特開2023-158299積層セラミック電子部品、回路基板及び積層セラミック電子部品の製造方法
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2023158299
(43)【公開日】2023-10-30
(54)【発明の名称】積層セラミック電子部品、回路基板及び積層セラミック電子部品の製造方法
(51)【国際特許分類】
H01G 4/30 20060101AFI20231023BHJP
H01G 2/06 20060101ALI20231023BHJP
【ＦＩ】
H01G4/30 512
H01G2/06 500
H01G4/30 517
H01G4/30 513
H01G4/30 201M
H01G4/30 201N
H01G4/30 201F
H01G4/30 311Z
【審査請求】未請求
【請求項の数】17
【出願形態】ＯＬ
(21)【出願番号】P 2022068047
(22)【出願日】2022-04-18
(71)【出願人】
【識別番号】000204284
【氏名又は名称】太陽誘電株式会社
(74)【代理人】
【識別番号】100087480
【弁理士】
【氏名又は名称】片山 修平
(72)【発明者】
【氏名】富澤 祐寿
(72)【発明者】
【氏名】須賀 康友
(72)【発明者】
【氏名】加藤 靖也
【テーマコード（参考）】
5E001
5E082
【Ｆターム（参考）】
5E001AD01
5E001AE01
5E001AE02
5E001AE03
5E001AF06
5E001AH03
5E001AJ02
5E001AJ03
5E082AA01
5E082AB03
5E082BC35
5E082EE04
5E082EE23
5E082EE35
5E082FF05
5E082FG04
5E082FG18
5E082FG26
5E082FG46
5E082GG10
5E082GG11
5E082JJ03
5E082JJ12
5E082MM05
5E082PP09
(57)【要約】
【課題】信頼性を高めることが可能な積層セラミック電子部品、それが実装された回路基板及び積層セラミック電子部品の製造方法を提供する。
【解決手段】積層セラミック電子部品は、セラミック素体と、Ｘ軸方向に相互に対向する第１及び第２外部電極とを具備する。セラミック素体は、複数の内部電極と、第１及び第２端面と、第１及び第２端面間を接続する４つの接続面と、を有し、直方体状に構成される。接続面は、第１及び第２外部電極間に位置する凹凸領域を有する。凹凸領域は、Ｘ軸と交差する延在方向に沿って形成され、深さ方向及び延在方向と直交する配列方向に沿って配列された複数の凹部と、複数の凹部の間に配置された凸部と、を含む。凹部の深さ方向における深さは、０．１μｍ以上２．５μｍ未満である。凹部の配列方向に沿った配列ピッチは１μｍ以上８０μｍ以下である。
【選択図】図５
【解決手段】積層セラミック電子部品は、セラミック素体と、Ｘ軸方向に相互に対向する第１及び第２外部電極とを具備する。セラミック素体は、複数の内部電極と、第１及び第２端面と、第１及び第２端面間を接続する４つの接続面と、を有し、直方体状に構成される。接続面は、第１及び第２外部電極間に位置する凹凸領域を有する。凹凸領域は、Ｘ軸と交差する延在方向に沿って形成され、深さ方向及び延在方向と直交する配列方向に沿って配列された複数の凹部と、複数の凹部の間に配置された凸部と、を含む。凹部の深さ方向における深さは、０．１μｍ以上２．５μｍ未満である。凹部の配列方向に沿った配列ピッチは１μｍ以上８０μｍ以下である。
【選択図】図５
【特許請求の範囲】
【請求項1】
セラミック層を介して第１軸方向に積層された複数の内部電極と、前記複数の内部電極が引き出され、前記第１軸方向に直交する第２軸に垂直な第１及び第２端面と、前記第１及び第２端面間を接続し、前記第２軸方向に沿って延びる４つの接続面と、を有する直方体状のセラミック素体と、
前記第１及び第２端面にそれぞれ配置され、前記第２軸方向に相互に対向する第１及び第２外部電極と、
を具備し、
前記接続面のうちの少なくとも一つは、前記第１及び第２外部電極間に位置する凹凸領域を有し、
前記凹凸領域は、
前記第２軸と交差する延在方向に沿って形成され、前記第２軸及び前記延在方向と直交する深さ方向に陥凹し、前記深さ方向及び前記延在方向と直交する配列方向に沿って配列された複数の凹部と、
前記複数の凹部の間に配置された凸部と、を含み、
前記凹部の前記深さ方向における深さは、０．１μｍ以上２．５μｍ未満であり、
前記凹部の前記配列方向に沿った配列ピッチは１μｍ以上８０μｍ以下である
積層セラミック電子部品。
前記第１及び第２端面にそれぞれ配置され、前記第２軸方向に相互に対向する第１及び第２外部電極と、
を具備し、
前記接続面のうちの少なくとも一つは、前記第１及び第２外部電極間に位置する凹凸領域を有し、
前記凹凸領域は、
前記第２軸と交差する延在方向に沿って形成され、前記第２軸及び前記延在方向と直交する深さ方向に陥凹し、前記深さ方向及び前記延在方向と直交する配列方向に沿って配列された複数の凹部と、
前記複数の凹部の間に配置された凸部と、を含み、
前記凹部の前記深さ方向における深さは、０．１μｍ以上２．５μｍ未満であり、
前記凹部の前記配列方向に沿った配列ピッチは１μｍ以上８０μｍ以下である
積層セラミック電子部品。
【請求項2】
請求項１に記載の積層セラミック電子部品であって、
前記凹部の深さに対する前記凹部の配列ピッチは、０．４１倍以上７００倍以下である
積層セラミック電子部品。
前記凹部の深さに対する前記凹部の配列ピッチは、０．４１倍以上７００倍以下である
積層セラミック電子部品。
【請求項3】
請求項１に記載の積層セラミック電子部品であって、
前記凹部の深さに対する前記凹部の配列ピッチの倍率は、２．５倍以上８０倍以下である
積層セラミック電子部品。
前記凹部の深さに対する前記凹部の配列ピッチの倍率は、２．５倍以上８０倍以下である
積層セラミック電子部品。
【請求項4】
請求項１に記載の積層セラミック電子部品であって、
前記第１軸方向における寸法が、１１０μｍ以下である
積層セラミック電子部品。
前記第１軸方向における寸法が、１１０μｍ以下である
積層セラミック電子部品。
【請求項5】
請求項１に記載の積層セラミック電子部品であって、
前記凹凸領域を有する前記接続面のうちの少なくとも一つは、
前記第２軸方向と、前記第１軸及び前記第２軸に直交する第３軸方向と、に沿って延びる
積層セラミック電子部品。
前記凹凸領域を有する前記接続面のうちの少なくとも一つは、
前記第２軸方向と、前記第１軸及び前記第２軸に直交する第３軸方向と、に沿って延びる
積層セラミック電子部品。
【請求項6】
請求項１に記載の積層セラミック電子部品であって、
前記凹凸領域を有する前記接続面のうちの少なくとも一つは、
前記第１及び第２外部電極に覆われた一対の電極形成領域と、前記一対の電極形成領域間の中間領域と、を有し、
前記凹凸領域は、前記中間領域のみに形成される
積層セラミック電子部品。
前記凹凸領域を有する前記接続面のうちの少なくとも一つは、
前記第１及び第２外部電極に覆われた一対の電極形成領域と、前記一対の電極形成領域間の中間領域と、を有し、
前記凹凸領域は、前記中間領域のみに形成される
積層セラミック電子部品。
【請求項7】
請求項１記載の積層セラミック電子部品であって、
前記第１及び第２外部電極は、それぞれ、
導電性薄膜と、前記導電性薄膜上に形成されたメッキ膜と、を有する
積層セラミック電子部品。
前記第１及び第２外部電極は、それぞれ、
導電性薄膜と、前記導電性薄膜上に形成されたメッキ膜と、を有する
積層セラミック電子部品。
【請求項8】
請求項７に記載の積層セラミック電子部品であって、
前記導電性薄膜の厚みは、１．０μｍ以下である
積層セラミック電子部品。
前記導電性薄膜の厚みは、１．０μｍ以下である
積層セラミック電子部品。
【請求項9】
請求項７又は８に記載の積層セラミック電子部品であって、
前記導電性薄膜は、スパッタ膜で構成される
積層セラミック電子部品。
前記導電性薄膜は、スパッタ膜で構成される
積層セラミック電子部品。
【請求項10】
請求項１に記載の積層セラミック電子部品であって、
前記凹部の前記延在方向は、前記第２軸と直交する方向である
積層セラミック電子部品。
前記凹部の前記延在方向は、前記第２軸と直交する方向である
積層セラミック電子部品。
【請求項11】
請求項１に記載の積層セラミック電子部品であって、
前記凹部の前記延在方向は、前記第２軸と鋭角をなして交差する方向である
積層セラミック電子部品。
前記凹部の前記延在方向は、前記第２軸と鋭角をなして交差する方向である
積層セラミック電子部品。
【請求項12】
請求項１に記載の積層セラミック電子部品であって、
前記凹部及び前記凸部の算術平均高さＳａは、それぞれ、１．０μｍ以下である
積層セラミック電子部品。
前記凹部及び前記凸部の算術平均高さＳａは、それぞれ、１．０μｍ以下である
積層セラミック電子部品。
【請求項13】
請求項１に記載の積層セラミック電子部品であって、
前記凹部及び前記凸部の最大高さＳｚは、それぞれ、５．０μｍ以下である
積層セラミック電子部品。
前記凹部及び前記凸部の最大高さＳｚは、それぞれ、５．０μｍ以下である
積層セラミック電子部品。
【請求項14】
請求項１に記載の積層セラミック電子部品であって、
前記凹部及び前記凸部の算術平均高さＳａの差の絶対値は、０．０６μｍ以下である
積層セラミック電子部品。
前記凹部及び前記凸部の算術平均高さＳａの差の絶対値は、０．０６μｍ以下である
積層セラミック電子部品。
【請求項15】
請求項１に記載の積層セラミック電子部品であって、
前記凹部及び前記凸部の最大高さＳｚの差の絶対値は、４．０μｍ以下である
積層セラミック電子部品。
前記凹部及び前記凸部の最大高さＳｚの差の絶対値は、４．０μｍ以下である
積層セラミック電子部品。
【請求項16】
積層セラミック電子部品と、
前記積層セラミック電子部品を実装する実装基板と、
を具備し、
前記積層セラミック電子部品は、
セラミック層を介して第１軸方向に積層された複数の内部電極と、前記複数の内部電極が引き出され、前記第１軸方向に直交する第２軸に垂直な第１及び第２端面と、前記第１及び第２端面間を接続し、前記第２軸方向に沿って延びる４つの接続面と、を有する直方体状のセラミック素体と、
前記第１及び第２端面にそれぞれ配置され、前記第２軸方向に相互に対向し、前記実装基板に接続された第１及び第２外部電極と、
を有し、
前記接続面のうち、前記実装基板に対向する面の少なくとも一つは、前記第１及び第２外部電極間に位置する凹凸領域を有し、
前記凹凸領域は、
前記第２軸と交差する延在方向に沿って形成され、前記第２軸及び前記延在方向と直交する深さ方向に陥凹し、前記深さ方向及び前記延在方向と直交する配列方向に沿って配列された複数の凹部と、
前記複数の凹部の間に配置された凸部と、を含み、
前記凹部の前記深さ方向における深さは、０．１μｍ以上２．５μｍ未満であり、
前記凹部の前記配列方向に沿った配列ピッチは１μｍ以上８０μｍ以下である
回路基板。
前記積層セラミック電子部品を実装する実装基板と、
を具備し、
前記積層セラミック電子部品は、
セラミック層を介して第１軸方向に積層された複数の内部電極と、前記複数の内部電極が引き出され、前記第１軸方向に直交する第２軸に垂直な第１及び第２端面と、前記第１及び第２端面間を接続し、前記第２軸方向に沿って延びる４つの接続面と、を有する直方体状のセラミック素体と、
前記第１及び第２端面にそれぞれ配置され、前記第２軸方向に相互に対向し、前記実装基板に接続された第１及び第２外部電極と、
を有し、
前記接続面のうち、前記実装基板に対向する面の少なくとも一つは、前記第１及び第２外部電極間に位置する凹凸領域を有し、
前記凹凸領域は、
前記第２軸と交差する延在方向に沿って形成され、前記第２軸及び前記延在方向と直交する深さ方向に陥凹し、前記深さ方向及び前記延在方向と直交する配列方向に沿って配列された複数の凹部と、
前記複数の凹部の間に配置された凸部と、を含み、
前記凹部の前記深さ方向における深さは、０．１μｍ以上２．５μｍ未満であり、
前記凹部の前記配列方向に沿った配列ピッチは１μｍ以上８０μｍ以下である
回路基板。
【請求項17】
セラミック層を介して第１軸方向に積層された複数の内部電極と、前記複数の内部電極が引き出され、前記第１軸方向に直交する第２軸に垂直な第１及び第２端面と、前記第１及び第２端面間を接続し、前記第２軸方向に沿って延びる４つの接続面と、を有する直方体状の未焼成のセラミック素体を形成し、
前記セラミック素体を焼成し、
焼成された前記セラミック素体の前記４つの接続面のうちの少なくとも一つと、前記第１及び第２端面と、に導電性薄膜を形成し、
前記接続面上の前記導電性薄膜に対し、前記第２軸と交差する走査方向に沿って短パルスレーザを照射することで、前記導電性薄膜を除去し、かつ、前記接続面に、前記走査方向に沿って凹部を形成する
積層セラミック電子部品の製造方法。
前記セラミック素体を焼成し、
焼成された前記セラミック素体の前記４つの接続面のうちの少なくとも一つと、前記第１及び第２端面と、に導電性薄膜を形成し、
前記接続面上の前記導電性薄膜に対し、前記第２軸と交差する走査方向に沿って短パルスレーザを照射することで、前記導電性薄膜を除去し、かつ、前記接続面に、前記走査方向に沿って凹部を形成する
積層セラミック電子部品の製造方法。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、積層セラミック電子部品、それが実装された回路基板及び積層セラミック電子部品の製造方法に関する。
【背景技術】
【0002】
積層セラミックコンデンサ等の積層セラミック電子部品は、例えば、セラミック素体と、セラミック素体の端部に配置された第１及び第２外部電極と、を備える。セラミック素体にリーク電流が発生した場合、これらの外部電極間の絶縁抵抗が低下し、積層セラミック電子部品の故障が発生しやすくなる。
【0003】
例えば、高温多湿環境においては、積層セラミック電子部品の表面に結露が生じ、それによってセラミック素体の表面にリーク電流が発生し得る。そこで、特許文献１には、積層セラミック電子部品の表面に撥水剤を設ける技術が開示されている。
【先行技術文献】
【特許文献】
【0004】
【特許文献1】特開２０２１－９７０７８号公報
【発明の概要】
【発明が解決しようとする課題】
【0005】
しかしながら、特許文献１に記載の技術では、撥水剤の塗布時に外部電極をマスキングする必要があり、特に小型の積層セラミック電子部品に対しては、工程が煩雑になり得る。このため、より簡便で、かつ、小型の積層セラミック電子部品にも適した方法で、積層セラミック電子部品の信頼性を高めることができる技術が求められている。
【0006】
以上のような事情に鑑み、本発明の目的は、信頼性を高めることが可能な積層セラミック電子部品、それが実装された回路基板及び積層セラミック電子部品の製造方法を提供することにある。
【課題を解決するための手段】
【0007】
上記目的を達成するため、本発明の一形態に係る積層セラミック電子部品は、セラミック素体と、第１及び第２外部電極と、を具備する。
前記セラミック素体は、セラミック層を介して第１軸方向に積層された複数の内部電極と、前記複数の内部電極が引き出され、前記第１軸方向に直交する第２軸に垂直な第１及び第２端面と、前記第１及び第２端面間を接続し、前記第２軸方向に沿って延びる４つの接続面と、を有し、直方体状に構成される。
前記第１及び第２外部電極は、前記第１及び第２端面にそれぞれ配置され、前記第２軸方向に相互に対向する。
前記接続面のうちの少なくとも一つは、前記第１及び第２外部電極間に位置する凹凸領域を有する。
前記凹凸領域は、
前記第２軸と交差する延在方向に沿って形成され、前記第２軸及び前記延在方向と直交する深さ方向に陥凹し、前記深さ方向及び前記延在方向と直交する配列方向に沿って配列された複数の凹部と、
前記複数の凹部の間に配置された凸部と、を含む。
前記凹部の前記深さ方向における深さは、０．１μｍ以上２．５μｍ未満である。
前記凹部の前記配列方向に沿った配列ピッチは１μｍ以上８０μｍ以下である。
前記セラミック素体は、セラミック層を介して第１軸方向に積層された複数の内部電極と、前記複数の内部電極が引き出され、前記第１軸方向に直交する第２軸に垂直な第１及び第２端面と、前記第１及び第２端面間を接続し、前記第２軸方向に沿って延びる４つの接続面と、を有し、直方体状に構成される。
前記第１及び第２外部電極は、前記第１及び第２端面にそれぞれ配置され、前記第２軸方向に相互に対向する。
前記接続面のうちの少なくとも一つは、前記第１及び第２外部電極間に位置する凹凸領域を有する。
前記凹凸領域は、
前記第２軸と交差する延在方向に沿って形成され、前記第２軸及び前記延在方向と直交する深さ方向に陥凹し、前記深さ方向及び前記延在方向と直交する配列方向に沿って配列された複数の凹部と、
前記複数の凹部の間に配置された凸部と、を含む。
前記凹部の前記深さ方向における深さは、０．１μｍ以上２．５μｍ未満である。
前記凹部の前記配列方向に沿った配列ピッチは１μｍ以上８０μｍ以下である。
【0008】
この構成では、複数の凹部及び凸部が第２軸と交差する延在方向に沿って形成されるため、接続面に沿った第１及び第２外部電極間の長さを増加させることができる。これにより、マイグレーションによるリーク電流等を抑制することができ、積層セラミック電子部品の絶縁抵抗の低下を抑制することができる。また、凹部の深さを０．１μｍ以上２．５μｍ未満、凹部の配列ピッチを１μｍ以上８０μｍ以下とすることで、凹凸領域のクラック及びカケ等の不具合を抑制することができる。したがって、積層セラミック電子部品の信頼性を向上させることができる。
【0009】
前記凹部の深さに対する前記凹部の配列ピッチは、０．４１倍以上７００倍以下であってもよい。
これにより、凹部及び凸部による起伏が十分に形成されるとともに、凹凸領域のクラック及びカケ等の不具合をより確実に抑制することができる。
これにより、凹部及び凸部による起伏が十分に形成されるとともに、凹凸領域のクラック及びカケ等の不具合をより確実に抑制することができる。
【0010】
また、同様の観点から、前記凹部の深さに対する前記凹部の配列ピッチの倍率は、２．５倍以上８０倍以下であってもよい。
【0011】
前記第１軸方向における寸法が、１１０μｍ以下であってもよい。
これにより、積層セラミック電子部品を薄く構成することができる。
これにより、積層セラミック電子部品を薄く構成することができる。
【0012】
例えば、前記凹凸領域を有する前記接続面のうちの少なくとも一つは、前記第２軸方向と、前記第１軸及び前記第２軸に直交する第３軸方向と、に沿って延びていてもよい。
【0013】
例えば、前記凹凸領域を有する前記接続面のうちの少なくとも一つは、
前記第１及び第２外部電極に覆われた一対の電極形成領域と、前記一対の電極形成領域間の中間領域と、を有し、
前記凹凸領域は、前記中間領域のみに形成されてもよい。
電極形成領域に凹凸領域が形成されないことで、外部電極を平坦化することができ、実装時の不具合を抑制することができる。
前記第１及び第２外部電極に覆われた一対の電極形成領域と、前記一対の電極形成領域間の中間領域と、を有し、
前記凹凸領域は、前記中間領域のみに形成されてもよい。
電極形成領域に凹凸領域が形成されないことで、外部電極を平坦化することができ、実装時の不具合を抑制することができる。
【0014】
前記第１及び第２外部電極は、それぞれ、
導電性薄膜と、前記導電性薄膜上に形成されたメッキ膜と、を有していてもよい。
導電性薄膜をメッキ膜の下地とすることで、外部電極を薄く構成しやすくなる。
導電性薄膜と、前記導電性薄膜上に形成されたメッキ膜と、を有していてもよい。
導電性薄膜をメッキ膜の下地とすることで、外部電極を薄く構成しやすくなる。
【0015】
具体的に、前記導電性薄膜の厚みは、１．０μｍ以下であってもよい。
また、前記導電性薄膜は、スパッタ膜で構成されてもよい。
また、前記導電性薄膜は、スパッタ膜で構成されてもよい。
【0016】
例えば、前記凹部の前記延在方向は、前記第２軸と直交する方向であってもよい。
あるいは、前記凹部の前記延在方向は、前記第２軸と鋭角をなして交差する方向であってもよい。
あるいは、前記凹部の前記延在方向は、前記第２軸と鋭角をなして交差する方向であってもよい。
【0017】
例えば、前記凹部及び前記凸部の算術平均高さＳａは、それぞれ、１．０μｍ以下であってもよい。
例えば、前記凹部及び前記凸部の最大高さＳｚは、それぞれ、５．０μｍ以下であってもよい。
これらにより、凹部及び凸部を平滑化することができ、セラミック素体のクラックやカケをより確実に抑制することができる。
例えば、前記凹部及び前記凸部の最大高さＳｚは、それぞれ、５．０μｍ以下であってもよい。
これらにより、凹部及び凸部を平滑化することができ、セラミック素体のクラックやカケをより確実に抑制することができる。
【0018】
例えば、前記凹部及び前記凸部の算術平均高さＳａの差の絶対値は、０．０６μｍ以下であってもよい。
例えば、前記凹部及び前記凸部の最大高さＳｚの差の絶対値は、４．０μｍ以下であってもよい。
例えば、前記凹部及び前記凸部の最大高さＳｚの差の絶対値は、４．０μｍ以下であってもよい。
【0019】
本発明の他の形態に係る回路基板は、積層セラミック電子部品と、前記積層セラミック電子部品を実装する実装基板と、を具備する。
前記積層セラミック電子部品は、セラミック素体と、第１及び第２外部電極と、を有する。
前記セラミック素体は、セラミック層を介して第１軸方向に積層された複数の内部電極と、前記複数の内部電極が引き出され、前記第１軸方向に直交する第２軸に垂直な第１及び第２端面と、前記第１及び第２端面間を接続し、前記第２軸方向に沿って延びる４つの接続面と、を有し、直方体状に構成される。
前記第１及び第２外部電極は、前記第１及び第２端面にそれぞれ配置され、前記第２軸方向に相互に対向し、前記実装基板に接続される。
前記接続面のうち、前記実装基板に対向する面の少なくとも一つは、前記第１及び第２外部電極間に位置する凹凸領域を有する。
前記凹凸領域は、
前記第２軸と交差する延在方向に沿って形成され、前記第２軸及び前記延在方向と直交する深さ方向に陥凹し、前記深さ方向及び前記延在方向と直交する配列方向に沿って配列された複数の凹部と、
前記複数の凹部の間に配置された凸部と、を含む。
前記凹部の前記深さ方向における深さは、０．１μｍ以上２．５μｍ未満である。
前記凹部の前記配列方向に沿った配列ピッチは１μｍ以上８０μｍ以下である。
前記積層セラミック電子部品は、セラミック素体と、第１及び第２外部電極と、を有する。
前記セラミック素体は、セラミック層を介して第１軸方向に積層された複数の内部電極と、前記複数の内部電極が引き出され、前記第１軸方向に直交する第２軸に垂直な第１及び第２端面と、前記第１及び第２端面間を接続し、前記第２軸方向に沿って延びる４つの接続面と、を有し、直方体状に構成される。
前記第１及び第２外部電極は、前記第１及び第２端面にそれぞれ配置され、前記第２軸方向に相互に対向し、前記実装基板に接続される。
前記接続面のうち、前記実装基板に対向する面の少なくとも一つは、前記第１及び第２外部電極間に位置する凹凸領域を有する。
前記凹凸領域は、
前記第２軸と交差する延在方向に沿って形成され、前記第２軸及び前記延在方向と直交する深さ方向に陥凹し、前記深さ方向及び前記延在方向と直交する配列方向に沿って配列された複数の凹部と、
前記複数の凹部の間に配置された凸部と、を含む。
前記凹部の前記深さ方向における深さは、０．１μｍ以上２．５μｍ未満である。
前記凹部の前記配列方向に沿った配列ピッチは１μｍ以上８０μｍ以下である。
【0020】
本発明のさらに他の形態に係る積層セラミック電子部品の製造方法は、セラミック層を介して第１軸方向に積層された複数の内部電極と、前記複数の内部電極が引き出され、前記第１軸方向に直交する第２軸に垂直な第１及び第２端面と、前記第１及び第２端面間を接続し、前記第２軸方向に沿って延びる４つの接続面と、を有する直方体状の未焼成のセラミック素体を形成する工程を含む。
前記セラミック素体が焼成される。
焼成された前記セラミック素体の前記４つの接続面のうちの少なくとも一つと、前記第１及び第２端面と、に導電性薄膜が形成される。
前記接続面上の前記導電性薄膜に対し、前記第２軸と交差する走査方向に沿って短パルスレーザを照射することで、前記導電性薄膜が除去され、かつ、前記接続面に、前記走査方向に沿って凹部が形成される。
前記セラミック素体が焼成される。
焼成された前記セラミック素体の前記４つの接続面のうちの少なくとも一つと、前記第１及び第２端面と、に導電性薄膜が形成される。
前記接続面上の前記導電性薄膜に対し、前記第２軸と交差する走査方向に沿って短パルスレーザを照射することで、前記導電性薄膜が除去され、かつ、前記接続面に、前記走査方向に沿って凹部が形成される。
【発明の効果】
【0021】
以上のように、本発明によれば、信頼性を高めることが可能な積層セラミック電子部品、それが実装された回路基板及び積層セラミック電子部品の製造方法を提供することができる。
【図面の簡単な説明】
【0022】
【図1】本発明の第１実施形態に係る積層セラミックコンデンサを示す図である。
【図4】上記積層セラミックコンデンサの上面図（平面図）である。
【図6】本実施形態に係る積層セラミックコンデンサを実装した回路基板の断面図である。
【図7】上記積層セラミックコンデンサの製造方法を示すフローチャートである。
【図8】上記積層セラミックコンデンサの製造過程を示す斜視図であり、ステップＳ０１を説明する図である。
【図9】上記積層セラミックコンデンサの製造過程を示す断面図であり、ステップＳ０４を説明する図である。
【図10】上記積層セラミックコンデンサの製造過程を示す斜視図であり、ステップＳ０５を説明する図である。
【図11】Ａは、上記積層セラミックコンデンサの製造過程のステップＳ０５を説明する模式的な平面図であり、短パルスレーザの走査ライン上のスポットを模式的に示す図である。Ｂは、短パルスレーザの各スポットに照射されるレーザ光のエネルギ分布とスポット径、加工径について説明するグラフである。
【図12】Ａは、上記積層セラミックコンデンサの製造過程のステップＳ０５を説明する模式的な平面図であり、走査方向と直交する方向（Ｘ軸方向）に隣り合うスポットによって形成される加工領域を示す図である。Ｂは、走査方向と直交する方向（Ｘ軸方向）に隣り合う２つのスポットにおけるレーザ光のエネルギ分布の例を示すグラフである。Ｃは、Ｂのエネルギ分布を有するスポットによって形成される凹部及び凸部の断面を模式的に示す図である。
【図13】Ａ，Ｂは、それぞれ、同一のスポット径を有し出力の異なるレーザ光のエネルギ分布について説明するグラフである。
【図14】短パルスレーザの出力を９Ｗ、７Ｗ、５Ｗとした場合の、凸部と凹部の表面粗さの値を示すグラフであり、Ａが算術平均高さＳａの値を示し、Ｂが最大高さＳｚの値を示す。
【図15】図１４Ａの結果から算出された、凸部Ｐ２と凹部Ｐ１の算術平均高さＳａの差の絶対値を示すグラフである。Ｂは、図１４Ｂの結果から算出された、凸部Ｐ２と凹部Ｐ１の最大高さＳｚの差の絶対値を示すグラフである。
【図18】上記積層セラミックコンデンサの製造過程を示す断面図であり、ステップＳ０４を説明する図である。
【図21】上記積層セラミックコンデンサの製造方法を示すフローチャートである。
【図25】本発明の第４実施形態に係る積層セラミックコンデンサの上面図（平面図）である。
【発明を実施するための形態】
【0023】
以下、図面を参照しながら、本発明の実施形態を説明する。なお、図面には、適宜、相互に直交するＸ軸、Ｙ軸、及びＺ軸が示されている。Ｘ軸、Ｙ軸、及びＺ軸は、積層セラミックコンデンサに対して固定された固定座標系を規定する。
【0024】
＜第１実施形態＞
［積層セラミックコンデンサの全体構成］
図１～３は、本発明の第１実施形態に係る積層セラミックコンデンサ１０を示す図である。図１は、積層セラミックコンデンサ１０の斜視図である。図２は、積層セラミックコンデンサ１０の図１のＡ－Ａ'線に沿った断面図である。図３は、積層セラミックコンデンサ１０の図１のＢ－Ｂ'線に沿った断面図である。
［積層セラミックコンデンサの全体構成］
図１～３は、本発明の第１実施形態に係る積層セラミックコンデンサ１０を示す図である。図１は、積層セラミックコンデンサ１０の斜視図である。図２は、積層セラミックコンデンサ１０の図１のＡ－Ａ'線に沿った断面図である。図３は、積層セラミックコンデンサ１０の図１のＢ－Ｂ'線に沿った断面図である。
【0025】
積層セラミックコンデンサ１０は、セラミック素体１１と、第１外部電極１４ａと、第２外部電極１４ｂと、を備える。
【0026】
セラミック素体１１は、Ｙ軸方向及びＺ軸方向に沿って延びる第１端面１１ａ及び第２端面１１ｂと、Ｘ軸方向及びＺ軸方向に沿って延びる第１側面１１ｃ及び第２側面１１ｄと、Ｘ軸方向及びＹ軸方向に沿って延びる第１主面１１ｅ及び第２主面１１ｆと、を有する直方体として構成される。なお、「直方体」とは、実質的に直方体状であればよく、例えば、セラミック素体の表面に緩やかな凹凸が形成されていてもよく、セラミック素体１１の各面を接続する稜部が丸みを帯びていてもよい。
【0027】
第１及び第２端面１１ａ，１１ｂは、Ｘ軸に垂直な平坦面として構成される。本実施形態に係る平坦面とは、全体的に見たときに平坦と認識される面であれば厳密に平面でなくてもよく、例えば、表面の微小な凹凸形状や、所定の範囲に存在する緩やかな湾曲形状などを有する面も含まれる。
【0028】
本実施形態において、第１側面１１ｃ、第２側面１１ｄ、第１主面１１ｅ、及び第２主面１１ｆは、それぞれ、第１及び第２端面１１ａ，１１ｂ間を接続し、Ｘ軸方向に沿って延びる接続面Ｓとして構成される。後述するように、４つの接続面Ｓのうち、少なくとも一つの面は凹凸領域Ｐを有する。
【0029】
本実施形態の積層セラミックコンデンサ１０は、Ｚ軸方向における厚みが薄い低背型として構成される。具体的に、積層セラミックコンデンサ１０のＺ軸方向における寸法は、例えば、１００μｍ以下である。また、積層セラミックコンデンサ１０のＸ軸方向における寸法は、例えば、０．１ｍｍ以上２．０ｍｍ以下である。積層セラミックコンデンサ１０のＹ軸方向における寸法は、例えば、０．１ｍｍ以上２．０ｍｍ以下である。積層セラミックコンデンサ１０は、Ｘ軸方向及びＹ軸方向のどちらに長手を有していてもよく、図１～３に示す例では、Ｘ軸方向に長手を有している。なお、積層セラミックコンデンサ１０のある方向における「寸法」は、当該方向における最大寸法とする。
【0030】
第１外部電極１４ａは、第１端面１１ａに配置される。第２外部電極１４ｂは、第２端面１１ｂに配置される。外部電極１４ａ，１４ｂは、Ｘ軸方向に相互に対向する。なお、後述するように、外部電極１４ａ，１４ｂは、端面１１ａ，１１ｂから他の面に延びていてもよい。
【0031】
セラミック素体１１は、セラミック層を介してＺ軸方向に積層された第１内部電極１２及び第２内部電極１３を有する。図２及び図３に示す例において、内部電極１２，１３は、いずれもＸ－Ｙ平面に沿って延びるシート状であり、Ｚ軸方向に沿って交互に配置されている。
【0032】
内部電極１２，１３は、導電性成分を主成分として含む。当該導電性成分としては、典型的にはニッケル（Ｎｉ）が挙げられ、この他にも、銅（Ｃｕ）、パラジウム（Ｐｄ）、白金（Ｐｔ）、銀（Ａｇ）、金（Ａｕ）、及びこれらの合金などが挙げられる。
【0033】
例えば、各内部電極１２，１３のＺ軸方向における厚みは、例えば、０．２μｍ以上１．０μｍ以下とすることができる。これにより、内部電極１２，１３を薄く構成することができる。なお、内部電極１２，１３の層数は、図示の例に限定されない。
【0034】
第１内部電極１２は、第１端面１１ａに引き出され、第２端面１１ｂからは離間している。これにより、第１内部電極１２は、第１端面１１ａにおいて第１外部電極１４ａと接続され、第２外部電極１４ｂとは絶縁される。第２内部電極１３は、第２端面１１ｂに引き出され、第１端面１１ａからは離間している。これにより、第２内部電極１３は、第２端面１１ｂにおいて第２外部電極１４ｂに接続され、第１外部電極１４ａとは絶縁される。
【0035】
このような構成により、積層セラミックコンデンサ１０では、外部電極１４ａ，１４ｂ間に電圧が印加されると、内部電極１２，１３間の複数のセラミック層に電圧が加わる。これにより、積層セラミックコンデンサ１０には、外部電極１４ａ，１４ｂ間の電圧に応じた電荷が蓄えられる。
【0036】
セラミック素体１１は、内部電極１２，１３間のセラミック層に加えて、内部電極１２，１３の周囲もセラミックスで構成される。セラミック素体１１に用いられる誘電体セラミックスは、例えば、一般式ＡＢＯ３で表されるペロブスカイト構造を有する。ペロブスカイト構造を有する誘電体セラミックスとしては、例えば、チタン酸バリウム（ＢａＴｉＯ３）に代表される、バリウム（Ｂａ）及びチタン（Ｔｉ）を含む材料が挙げられる。
【0037】
具体的に、誘電体セラミックスは、チタン酸バリウムの他、チタン酸ストロンチウム（ＳｒＴｉＯ３）、チタン酸カルシウム（ＣａＴｉＯ３）、チタン酸マグネシウム（ＭｇＴｉＯ３）、ジルコン酸カルシウム（ＣａＺｒＯ３）、チタン酸ジルコン酸カルシウム（Ｃａ（Ｔｉ，Ｚｒ，Ｔｉ）Ｏ３）、チタン酸ジルコン酸バリウムカルシウム（（Ｂａ，Ｃａ）（Ｔｉ，Ｚｒ）Ｏ３）、ジルコン酸バリウム（ＢａＺｒＯ３）、酸化チタン（ＴｉＯ２）などの組成系でもよい。
【0038】
各セラミック層のＺ軸方向における厚みは、例えば、０．２μｍ以上１．０μｍ以下とすることができる。これにより、セラミック素体１１を薄く構成できるとともに、積層セラミックコンデンサ１０の静電容量を高めることができる。
【0039】
［外部電極の構成］
図１及び図２に示すように、第１外部電極１４ａは、第１端面１１ａから第１主面１１ｅ及び両側面１１ｃ，１１ｄに延出している。同様に、第２外部電極１４ｂは、第２端面１１ｂから第１主面１１ｅ及び両側面１１ｃ，１１ｄに延出している。外部電極１４ａ，１４ｂは、端面１１ａ，１１ｂ及び側面１１ｃ，１１ｄのＺ軸方向下端部（第２主面１１ｆ側の端部）まで形成されていなくてもよく、端面１１ａ，１１ｂに露出する全ての内部電極１２，１３の端部を覆っていればよい。
図１及び図２に示すように、第１外部電極１４ａは、第１端面１１ａから第１主面１１ｅ及び両側面１１ｃ，１１ｄに延出している。同様に、第２外部電極１４ｂは、第２端面１１ｂから第１主面１１ｅ及び両側面１１ｃ，１１ｄに延出している。外部電極１４ａ，１４ｂは、端面１１ａ，１１ｂ及び側面１１ｃ，１１ｄのＺ軸方向下端部（第２主面１１ｆ側の端部）まで形成されていなくてもよく、端面１１ａ，１１ｂに露出する全ての内部電極１２，１３の端部を覆っていればよい。
【0040】
各外部電極１４ａ，１４ｂは、本実施形態において、複数の層を有する。具体的に、外部電極１４ａ，１４ｂは、それぞれ、導電性薄膜１４１と、導電性薄膜１４１上に形成されたメッキ膜１４２と、を有する。
【0041】
導電性薄膜１４１は、本実施形態において、スパッタリング法によって形成されたスパッタ膜として構成される。あるいは、導電性薄膜１４１は、無電解メッキ法、蒸着法、印刷法又はディップ法等によって形成された導電性薄膜であってもよい。導電性薄膜１４１は、例えば、Ｔｉ，Ｎｉ，Ａｇ，Ａｕ，Ｐｔ，Ｐｄ，Ｃｕ，タンタル（Ｔａ），タングステン（Ｗ）又はその合金等を含む。導電性薄膜１４１は、１層でもよいし、複数の層を含んでいてもよい。
【0042】
導電性薄膜１４１の厚みは、例えば１．０μｍ以下であってもよい。これにより、外部電極１４ａ，１４ｂを薄く構成でき、積層セラミックコンデンサ１０をより薄く構成することができる。
【0043】
メッキ膜１４２は、外部電極１４ａ，１４ｂの外層をなし、導電性薄膜１４１を覆う。メッキ膜１４２は、導電性薄膜１４１を下地として、電解メッキ法等の湿式メッキ法によって形成された膜であり、１層又は複数の層を有する。メッキ膜１４２の各層は、例えば、Ｎｉ、Ｃｕ、スズ（Ｓｎ）、Ｐｄ、Ａｇの少なくともいずれか１つを主成分とする。
【0044】
これらの外部電極１４ａ，１４ｂは、導通してショートすることを抑制するため、確実に絶縁されていることが必要である。一方で、近年の積層セラミックコンデンサ１０の小型化に鑑み、外部電極１４ａ，１４ｂ間の距離も短くなり、外部電極１４ａ，１４ｂの導通のリスクが高まっている。また、積層セラミックコンデンサ１０の使用態様の多様化に伴い、積層セラミックコンデンサ１０が高湿度環境下で使用されることも多くなっている。このことも、積層セラミックコンデンサ１０の絶縁不良のリスクを高める要因となっている。
【0045】
例えば、高湿度環境では、セラミック素体１１の表面に結露が生じ、外部電極１４ａ，１４ｂ中の金属がイオン化して溶け出すことがある。これにより、金属イオンがセラミック素体１１の表面を移動する、いわゆるマイグレーションが発生し得る。一方の外部電極から溶け出した金属イオンが他方の外部電極に近づくに従い、セラミック素体１１の表面にリーク電流が発生するリスクが高まる。このため、外部電極１４ａ，１４ｂ間の金属イオンの移動距離が長い方が、積層セラミックコンデンサ１０の絶縁不良のリスクが低下すると考えられる。
【0046】
また例えば、メッキ膜１４２の形成時に、導電性薄膜１４１からセラミック素体１１の表面にメッキ膜１４２が伸びる、いわゆるメッキ伸びが生じることがある。メッキ伸びが生じた場合、実装基板への実装時に、外部電極１４ａ，１４ｂ上に形成されたハンダ同士が接触しやすくなり、ショートを引き起こす可能性が高まる。
【0047】
本発明者らは、このような積層セラミックコンデンサ１０の絶縁不良を抑制するため、セラミック素体１１の表面に凹凸（起伏）を形成し、外部電極１４ａ，１４ｂ間におけるセラミック素体１１の表面に沿った長さを長くすることに想到した。さらに、本発明者らは、凹凸の形状によってはセラミック素体１１のクラック等の不具合が発生しやすくなることから、積層セラミックコンデンサ１０の信頼性を高めるために最適な凹凸の形状を見出した。以下、本実施形態における凹凸領域Ｐの構成について説明する。
【0048】
［凹凸領域の構成］
図４は、積層セラミックコンデンサ１０をＺ軸方向の上方（第１主面１１ｅ側）から見た平面図である。
本実施形態において、第１主面１１ｅは、外部電極１４ａ，１４ｂ間に位置する凹凸領域Ｐを有する。なお、本実施形態においては、第１主面１１ｅに加えて、第１側面１１ｃ及び第２側面１１ｄも凹凸領域Ｐを有していてもよい。以下では、第１主面１１ｅにおける凹凸領域Ｐについて詳細に説明し、第１側面１１ｃ及び第２側面１１ｄにおける凹凸領域Ｐについては後述する。
図４は、積層セラミックコンデンサ１０をＺ軸方向の上方（第１主面１１ｅ側）から見た平面図である。
本実施形態において、第１主面１１ｅは、外部電極１４ａ，１４ｂ間に位置する凹凸領域Ｐを有する。なお、本実施形態においては、第１主面１１ｅに加えて、第１側面１１ｃ及び第２側面１１ｄも凹凸領域Ｐを有していてもよい。以下では、第１主面１１ｅにおける凹凸領域Ｐについて詳細に説明し、第１側面１１ｃ及び第２側面１１ｄにおける凹凸領域Ｐについては後述する。
【0049】
本実施形態において、接続面Ｓとして構成される第１主面１１ｅは、外部電極１４ａ，１４ｂに覆われた一対の電極形成領域Ｓ１と、一対の電極形成領域Ｓ１の間の中間領域Ｓ２と、を有しており、凹凸領域Ｐは、中間領域Ｓ２のみに形成される。つまり、電極形成領域Ｓ１には凹凸領域Ｐは形成されない。これにより、外部電極１４ａ，１４ｂを平坦化することができ、実装時の積層セラミックコンデンサ１０の姿勢を安定させることができる。
【0050】
凹凸領域Ｐは、複数の凹部Ｐ１と、複数の凹部Ｐ１の間に配置された複数の凸部Ｐ２と、を含む。なお、図４において、凸部Ｐ２を斜線のパターンで表している。
【0051】
本実施形態において、各凹部Ｐ１は、Ｙ軸方向に沿って形成され、Ｚ軸方向に陥凹する。複数の凹部Ｐ１は、Ｘ軸方向に沿って規則的に配列される。つまり、本実施形態において、凹部Ｐ１の延在方向はＹ軸方向に平行であり、深さ方向はＺ軸方向に平行であり、配列方向はＸ軸方向に平行である。凹部Ｐ１は、深さ方向及び配列方向に平行な横断面（例えばＸ－Ｚ断面）において、最も深い部分である底部Ｐ１０を含む（図５参照）。凹部Ｐ１の延在方向は、底部Ｐ１０の延在方向とする。
【0052】
凸部Ｐ２は、凹部Ｐ１の間においてＹ軸方向に沿って形成される。凸部Ｐ２は、横断面（例えばＸ－Ｚ断面）において最も突出する頂部Ｐ２０を含む（図５参照）。凸部Ｐ２の延在方向は、頂部Ｐ２０の延在方向であり、本実施形態においてＹ軸方向に平行である。
【0053】
例えば積層セラミックコンデンサ１０のＸ軸方向の寸法が１．０ｍｍの場合、凹凸領域Ｐに含まれる凹部Ｐ１の本数は、２本以上であり、６０本以下であることが好ましい。凹凸領域Ｐに含まれる凸部Ｐ２の本数は、１本以上であり、５９本以下であることが好ましい。積層セラミックコンデンサ１０のＸ軸方向における寸法に占める、凹凸領域ＰのＸ軸方向における寸法の割合は、５％以上６０％以下であることが好ましい。また、凹凸領域Ｐは、第１主面１１ｅのＹ軸方向における全体にわたって形成されていることが好ましい。凹部Ｐ１および凸部Ｐ２の本数は、外部電極１４ａ，１４ｂ間のＸ軸方向の長さに応じて適宜調整することができる。
【0054】
なお、本実施形態において、凹凸領域Ｐは、レーザの照射によって形成することができる。より詳細には、凹凸領域Ｐは、例えば、第１主面１１ｅの全体に形成された導電性薄膜に短パルスレーザを照射し、導電性薄膜を昇華させて除去する際の走査痕として形成される。この場合、凹部Ｐ１及び凸部Ｐ２の形状は、短パルスレーザの照射条件及び走査条件によって調整することができる。凹凸領域Ｐの形成方法の詳細については、後述する。
【0055】
本実施形態において、凹凸領域Ｐは、Ｙ軸方向に延びる凹部Ｐ１と凸部Ｐ２がＸ軸方向に交互に並び、Ｘ軸方向に沿って一定の間隔で起伏する構成となる。これにより、凹凸領域Ｐの表面をＸ軸方向に横切るためには、凹部Ｐ１及び凸部Ｐ２による起伏を通ることになる。すなわち、凹凸領域Ｐにより、外部電極１４ａ，１４ｂ間のＸ－Ｚ断面における第１主面１１ｅの輪郭の長さを長くすることができる。
【0056】
したがって、凹凸領域Ｐにより、外部電極１４ａ，１４ｂ間の導通のリスクを低減することができる。例えば、マイグレーション発生時においては、一方の外部電極から溶け出した金属イオンが他方の外部電極に近づくリスクを低減でき、リーク電流の発生を抑制することができる。また、凹部Ｐ１及び凸部Ｐ２の起伏により、Ｘ軸方向に沿ったメッキ伸びを抑制することができる。
【0057】
一方で、凹部Ｐ１の深さが深すぎる場合は、凸部Ｐ２が鋭く突出し、セラミック素体１１のクラックやカケが発生しやすくなる。また、凹部Ｐ１の配列ピッチが狭すぎたり広すぎたりする場合は、クラックやカケのリスクを高めるとともに、凹部Ｐ１及び凸部Ｐ２の起伏が十分に得られなくなる等の不具合が生じる。そこで、本実施形態では、凹部Ｐ１の形状を以下のように設定することで、凹凸に伴う不具合を抑制しつつ、外部電極１４ａ，１４ｂ間の導通の抑制を図る。
【0058】
図５は、図２の一部を拡大する断面図である。なお、図５及び図２等の断面図においては、凹凸領域Ｐの深さを実際よりも強調して示している。図５に示すように凹凸領域Ｐは緩やかな湾曲形状が繰り返されて形成されている。
【0059】
本実施形態において、凹部Ｐ１の深さｄ１は、０．１μｍ以上２．５μｍ未満である。これにより、凹部Ｐ１の深さを緩やかなものとし、凸部Ｐ２におけるクラックを抑制することができる。深さｄ１は、好ましくは０．２μｍ以上２．３μｍ以下であり、より好ましくは０．５μｍ以上２．０μｍ以下である。これにより、凹部Ｐ１による第１主面１１ｅの表面積を拡大する効果が得られるとともに、凸部Ｐ２におけるクラックやカケをより確実に抑制することができる。
【0060】
凹部Ｐ１のＺ軸方向（深さ方向）における深さｄ１は、凹凸領域Ｐの横断面（例えばＸ－Ｚ断面）における、凸部Ｐ２の頂部Ｐ２０から凹部Ｐ１の底部Ｐ１０までの寸法とする。凹凸領域Ｐに含まれる凹部Ｐ１の深さが異なる場合は、複数の凹部Ｐ１の深さの平均値を深さｄ１とする。また、凹部Ｐ１の両側の頂部Ｐ２０の高さが異なる場合には、高い方の頂部Ｐ２０から凹部Ｐ１の底部Ｐ１０までの寸法を測定する。
【0061】
隣り合う凹部Ｐ１の底部Ｐ１０間のＸ軸方向（配列方向）に沿った寸法を、凹部Ｐ１の配列ピッチｄ２とする。例えば、凹部Ｐ１の配列ピッチｄ２は、凹凸領域Ｐの横断面（例えばＸ－Ｚ断面）における複数箇所の底部Ｐ１０間の寸法の平均値とすることができる。なお深さｄ１および配列ピッチｄ２の平均値は、例えばランダムに選択した１０カ所を測定して算出した値を採用することができる。
【0062】
凹部Ｐ１の配列ピッチｄ２は、１μｍ以上８０μｍ以下であり、好ましく２μｍ以上７０μｍ以下であり、より好ましくは５μｍ以上４０μｍ以下である。配列ピッチｄ２を上記範囲とすることで、Ｘ軸方向に沿った起伏を効果的に形成できるとともに、セラミック素体１１のクラックやカケを抑制することができる。また、配列ピッチｄ２を８０μｍ以下とすることで、短パルスレーザを照射して導電性薄膜を除去する際の、導電性薄膜の残存を抑制することもできる。
【0063】
凹部Ｐ１の深さｄ１に対する凹部Ｐ１の配列ピッチｄ２の倍率は、好ましくは０．４１倍以上７００倍以下、より好ましくは２．５倍以上８０倍以下である。これにより、凹部Ｐ１の深さｄ１に対して凹部Ｐ１の配列ピッチｄ２を十分に大きくすることができ、第１主面１１ｅに安定したうねりを形成することができる。
【0064】
ここで、本実施形態における凹部Ｐ１及び凸部Ｐ２は、表面粗さとは異なり、接続面Ｓ内において一定の間隔で形成される起伏として構成される。このため、凹部Ｐ１及び凸部Ｐ２各々において、面粗さ等の表面粗さが測定できる。
【0065】
凹部Ｐ１及び凸部Ｐ２の表面粗さは、小さいことが好ましい。例えば、凹部Ｐ１及び凸部Ｐ２の算術平均高さＳａは、それぞれ、好ましくは１．１μｍ以下であり、より好ましくは０．５μｍ以下である。また、凹部Ｐ１及び凸部Ｐ２の最大高さＳｚは、それぞれ、好ましくは５．１μｍ以下であり、より好ましくは３．０μｍ以下である。
【0066】
これにより、凸部Ｐ２及び凹部Ｐ１の表面が十分に平滑化され、クラック等の損傷を抑制することができる。また、積層セラミックコンデンサ１０を実装基板に実装した後、樹脂で封止する場合に、凹凸領域Ｐと実装基板や他の電子部品との間に樹脂が入り込みやすくなり、樹脂の封止による絶縁性を高めることができる。
【0067】
さらに、凸部Ｐ２及び凹部Ｐ１の算術平均高さＳａの差の絶対値は、０．０６μｍ以下であることが好ましく、０．０４μｍ以下であることがより好ましい。また、凸部Ｐ２及び凹部Ｐ１の最大高さＳｚの差の絶対値は、４．０μｍ以下であることが好ましく、２．０μｍ以下であることがより好ましい。これにより、凸部Ｐ２及び凹部Ｐ１の表面の平滑性をより高めることができ、クラック等の損傷の抑制効果及び樹脂による封止性を高める効果をより高めることができる。
【0068】
凸部Ｐ２及び凹部Ｐ１の表面粗さＳａ，Ｓｚは、これらの延在方向に沿って測定された面粗さとする。具体的に、凸部Ｐ２及び凹部Ｐ１の各々の表面粗さＳａ，Ｓｚの測定領域は、頂部Ｐ２０又は底部Ｐ１０を含む領域であって、延在方向に沿った長さが例えば３０～２００μｍ、それと直交する配列方向に沿った幅が０．５～１０μｍの領域とする。複数の凹部Ｐ１及び凸部Ｐ２に対しては、それらについて測定された表面粗さＳａ，Ｓｚの平均値を算出する。
【0069】
凸部Ｐ２及び凹部Ｐ１の表面粗さＳａ，Ｓｚは、例えば、短パルスレーザの照射によって凹凸領域Ｐを形成する場合に、短パルスレーザの出力によって制御することができる。これについては、後述する。
【0070】
また、第１主面１１ｅ以外の接続面Ｓにおける凹凸領域Ｐも、第１主面１１ｅの凹凸領域Ｐと同様の形状を有していればよい。接続面Ｓのうちの２面以上が凹凸領域Ｐを有することで、積層セラミックコンデンサ１０の信頼性をより向上させることができる。
【0071】
具体的に、各接続面Ｓにおける凹部Ｐ１は、Ｘ軸と交差する延在方向に沿って形成され、Ｘ軸及び延在方向と直交する深さ方向に陥凹し、深さ方向及び延在方向と直交する配列方向に沿って配列される。凸部Ｐ２は、複数の凹部Ｐ１の間に配置される。凹部Ｐ１の深さ方向における深さは、０．１μｍ以上２．５μｍ未満であり、凹部Ｐ１の配列方向に沿ったピッチは１μｍ以上８０μｍ以下である。例えば、第１側面１１ｃ及び第２側面１１ｄにおいて、凹部Ｐ１の延在方向は、Ｘ軸と交差する方向であり、例えばＺ軸方向に平行であってもよい。凹部Ｐ１の深さ方向は、例えばＹ軸方向に平行である。
【0072】
［回路基板］
上記構成の積層セラミックコンデンサ１０は、例えば回路基板１００に実装される。図６は、本実施形態に係る回路基板１００の断面図である。
上記構成の積層セラミックコンデンサ１０は、例えば回路基板１００に実装される。図６は、本実施形態に係る回路基板１００の断面図である。
【0073】
回路基板１００は、積層セラミックコンデンサ１０と、積層セラミックコンデンサ１０を実装する実装基板１１０と、を有する。実装基板１１０は、積層セラミックコンデンサ１０と接続されるランド（接続電極）１１１を有する。積層セラミックコンデンサ１０の外部電極１４ａ，１４ｂは、例えばハンダＨによってランド１１１に接続される。
【0074】
回路基板１００の製造過程においては、まず、実装基板１１０の各ランド１１１上にそれぞれハンダＨが配置される。積層セラミックコンデンサ１０は、セラミック素体１１の第１主面１１ｅを実装基板１１０と対向させ、外部電極１４ａ，１４ｂの位置をランド１１１の位置に合わせた状態で、実装基板１１０上に配置される。
【0075】
積層セラミックコンデンサ１０が配置された実装基板１１０をリフロー炉などで加熱することで、ランド１１１上のハンダＨが溶融する。これにより、溶融状態のハンダＨは、実装基板１１０のランド１１１、及び積層セラミックコンデンサ１０の外部電極１４ａ，１４ｂの表面に沿って濡れ広がる。ハンダＨが冷却され凝固することで、積層セラミックコンデンサ１０が実装基板１１０に接続される。
【0076】
溶融状態のハンダＨは、基本的には外部電極１４ａ，１４ｂの表面に濡れ広がるが、外部電極１４ａ，１４ｂが薄い場合には、第１主面１１ｅ等のセラミック素体１１の表面にも広がる可能性がある。仮に、外部電極１４ａ，１４ｂの双方のハンダＨが接触した場合は、外部電極１４ａ，１４ｂが導通し、ショートが発生し得る。
【0077】
これに対し、本実施形態では、第１主面１１ｅが凹凸領域Ｐを有し、Ｘ軸と交差（直交）するＹ軸方向に沿って凹部Ｐ１及び凸部Ｐ２が形成されている。このため、ハンダＨがＸ軸方向に沿って広がりにくく、外部電極１４ａ，１４ｂ各々のハンダＨが接触するリスクを低減することができる。
【0078】
また、上述のように、外部電極１４ａ，１４ｂのＸ軸方向に沿ったメッキ伸びも形成されにくいため、外部電極１４ａ，１４ｂの導通のリスクを低減することができる。
【0079】
さらに、回路基板１００は、実装基板１１０上に塗布された樹脂膜によって封止されることがある。この場合に、第１主面１１ｅが凹凸領域Ｐを有することで、凹部Ｐ１が延在方向であるＹ軸方向へ樹脂を誘導し、第１主面１１ｅと実装基板１１０との隙間に樹脂が進入しやすくなる。これにより、樹脂膜による絶縁効果を高めることができる。
【0080】
さらに、凹部Ｐ１及び凸部Ｐ２の表面粗さＳａ，Ｓｚ、並びに凹部Ｐ１及び凸部Ｐ２の表面粗さＳａ，Ｓｚの差の絶対値が上述の範囲であることにより、凹部Ｐ１及び凸部Ｐ２の表面の平滑性が高められる。これにより、封止用樹脂が、凹凸領域Ｐと実装基板１１０との間により一層進入しやすくなる。
【0081】
［積層セラミックコンデンサの製造方法］
図７は、積層セラミックコンデンサ１０の製造方法を示すフローチャートである。図８～１５は、積層セラミックコンデンサ１０の製造過程について説明する図である。以下、これらの図を参照しながら、積層セラミックコンデンサ１０の製造方法について説明する。
図７は、積層セラミックコンデンサ１０の製造方法を示すフローチャートである。図８～１５は、積層セラミックコンデンサ１０の製造過程について説明する図である。以下、これらの図を参照しながら、積層セラミックコンデンサ１０の製造方法について説明する。
【0082】
（ステップＳ０１：セラミックシート積層）
本ステップでは、図８を参照し、セラミックシート１０１，１０２，１０３を積層することで、積層シート１０４を作製する。
本ステップでは、図８を参照し、セラミックシート１０１，１０２，１０３を積層することで、積層シート１０４を作製する。
【0083】
セラミックシート１０１，１０２，１０３は、誘電体セラミックスを主成分とする、未焼成のセラミックグリーンシートとして構成される。これらのセラミックシート１０１，１０２，１０３は、ドクターブレード法、ダイコータ法、グラビアコータ法などを用いてシート状に成形される。
【0084】
図８に示すように、セラミックシート１０１，１０２には、内部電極パターン１１２，１１３が形成される。内部電極パターン１１２，１１３は、セラミックシート１０１，１０２に導電性ペーストを塗布することにより形成される。第１内部電極パターン１１２は、第１内部電極１２に対応し、第１セラミックシート１０１上に形成される。第２内部電極パターン１１３は、第２内部電極１３に対応し、第２セラミックシート１０２上に形成される。なお、セラミックシート１０３には、内部電極パターンが形成されない。
【0085】
図８に示す各セラミックシート１０１，１０２，１０３には、セラミック素体１１を個片化する際のカットラインＬｘ，Ｌｙが示されている。各内部電極パターン１１２，１１３は、例えば、１本のカットラインＬｙを跨いで延びる矩形状に構成される。第２内部電極パターン１１３は、第１内部電極パターン１１２とＸ軸方向又はＹ軸方向に１チップ分ずれて形成されている。
【0086】
そして、図８に示すように、内部電極パターン１１２，１１３が形成されたセラミックシート１０１，１０２を交互に積層し、その上下に、内部電極パターンを含まないセラミックシート１０３を積層する。これらのセラミックシート１０１，１０２，１０３は、圧着されることにより一体化される。なお、セラミックシート１０１，１０２，１０３の枚数は、図８に示す例に限定されない。
【0087】
（ステップＳ０２：切断）
本ステップでは、積層シート１０４をカットラインＬｘ，Ｌｙに沿って切断することにより、未焼成のセラミック素体１１を作製する。切断には、押し切り、ブレードダイシング等の方法を用いることができる。
本ステップでは、積層シート１０４をカットラインＬｘ，Ｌｙに沿って切断することにより、未焼成のセラミック素体１１を作製する。切断には、押し切り、ブレードダイシング等の方法を用いることができる。
【0088】
（ステップＳ０３：焼成）
本ステップでは、未焼成のセラミック素体１１を焼結させる。これにより、図１～３に示すセラミック素体１１が作製される。焼成温度は、セラミック素体１１の焼結温度に基づいて決定することができる。例えば、チタン酸バリウム（ＢａＴｉＯ３）系材料を用いる場合には、焼成温度は１０００～１３５０℃程度とすることができる。また、焼成は、例えば、還元雰囲気下、又は低酸素分圧雰囲気下において行うことができる。
本ステップでは、未焼成のセラミック素体１１を焼結させる。これにより、図１～３に示すセラミック素体１１が作製される。焼成温度は、セラミック素体１１の焼結温度に基づいて決定することができる。例えば、チタン酸バリウム（ＢａＴｉＯ３）系材料を用いる場合には、焼成温度は１０００～１３５０℃程度とすることができる。また、焼成は、例えば、還元雰囲気下、又は低酸素分圧雰囲気下において行うことができる。
【0089】
（ステップＳ０４：導電性薄膜形成）
本ステップでは、図９を参照し、端面１１ａ，１１ｂと、４つの接続面Ｓのうちの少なくとも一つの面と、に導電性薄膜Ｅを形成する。本実施形態において、導電性薄膜Ｅは、例えば、第１主面１１ｅ、第１及び第２端面１１ａ，１１ｂ、第１及び第２側面１１ｃ，１１ｄの５面に形成され、第２主面１１ｆには形成されない。この導電性薄膜Ｅは、次のステップで一部が除去され、外部電極１４ａ，１４ｂの導電性薄膜１４１を構成する。
本ステップでは、図９を参照し、端面１１ａ，１１ｂと、４つの接続面Ｓのうちの少なくとも一つの面と、に導電性薄膜Ｅを形成する。本実施形態において、導電性薄膜Ｅは、例えば、第１主面１１ｅ、第１及び第２端面１１ａ，１１ｂ、第１及び第２側面１１ｃ，１１ｄの５面に形成され、第２主面１１ｆには形成されない。この導電性薄膜Ｅは、次のステップで一部が除去され、外部電極１４ａ，１４ｂの導電性薄膜１４１を構成する。
【0090】
本実施形態において、導電性薄膜Ｅは、スパッタリングによって形成される。スパッタリングは、例えば、第１主面１１ｅを成膜対象として行われてもよい。これにより、第１主面１１ｅだけでなく、端面１１ａ，１１ｂ、及び側面１１ｃ，１１ｄにも成膜材料が回り込む。この結果、セラミック素体１１がＺ軸方向に薄い場合は、第１主面１１ｅを成膜対象とするスパッタリングによって、端面１１ａ，１１ｂに露出する内部電極１２，１３を十分に覆う導電性薄膜Ｅを形成することができる。
【0091】
あるいは、スパッタリングは、セラミック素体１１の向きを変えて、成膜対象の各面に対して行われてもよい。
【0092】
導電性薄膜Ｅをスパッタリングによって形成することで、例えば１．０μｍ以下の厚みで導電性薄膜Ｅを形成することができる。これにより、積層セラミックコンデンサ１０を薄く構成できるとともに、次のステップにおける短パルスレーザの照射によって、導電性薄膜Ｅを除去しやすくなる。
【0093】
本実施形態では、第１主面１１ｅの全体に導電性薄膜Ｅを形成する。このため、スパッタリングに際し、マスクを必要としない。したがって、マスクの形成及び除去の工程を省略することができ、製造効率を高めることができる。また、マスクの形成に高い精度が必要となる、小型の積層セラミックコンデンサ１０に対しても有利となる。
【0094】
（ステップＳ０５：短パルスレーザの照射）
本ステップでは、接続面Ｓ上の導電性薄膜Ｅに対し、パルス幅の短い短パルスレーザを照射する。これにより、短パルスレーザが照射された領域の導電性薄膜Ｅが昇華して除去され、外部電極１４ａ，１４ｂの導電性薄膜１４１が形成される。これに伴い、接続面Ｓに凹凸領域Ｐが形成される。
本ステップでは、接続面Ｓ上の導電性薄膜Ｅに対し、パルス幅の短い短パルスレーザを照射する。これにより、短パルスレーザが照射された領域の導電性薄膜Ｅが昇華して除去され、外部電極１４ａ，１４ｂの導電性薄膜１４１が形成される。これに伴い、接続面Ｓに凹凸領域Ｐが形成される。
【0095】
具体的に、本ステップで利用する短パルスレーザは、パルス幅がピコ秒領域以下であるパルスレーザから選択可能である。このような短パルスレーザとしては、パルス幅がピコ秒領域であるピコ秒レーザや、パルス幅がフェムト秒領域であるフェムト秒レーザなどが挙げられる。具体的に、短パルスレーザのパルス幅は、１００ピコ秒以下であることが好ましい。このような短パルスレーザを用いることで、レーザ光の各スポットにおけるエネルギ強度が高くなる。これにより、導電性薄膜Ｅが溶融したり、セラミック素体１１が焼き焦げたりすることなく、導電性薄膜Ｅを確実に昇華させることができる。
【0096】
本実施形態では、接続面ＳのＸ軸方向中央部に形成された導電性薄膜Ｅを除去する。接続面Ｓ上の導電性薄膜ＥのＸ軸方向における長さに対する、導電性薄膜Ｅの除去される領域のＸ軸方向における長さの比率は、例えば、５％以上６０％以下であることが好ましい。また、導電性薄膜Ｅは、接続面ＳのＸ軸と直交する方向における全体にわたって除去されることが好ましい。
【0097】
本ステップにおける短パルスレーザの照射は、導電性薄膜Ｅが形成された接続面Ｓ各々に対して行われることが好ましい。これにより、導電性薄膜Ｅがセラミック素体１１のＸ軸方向中央部で確実に分断され、外部電極１４ａ，１４ｂ各々の導電性薄膜１４１が形成される。
【0098】
【0099】
図１０に示す例では、複数のセラミック素体１１をＹ軸方向に並べてレーザＬを照射している。これにより、複数のセラミック素体１１の導電性薄膜Ｅに連続してレーザＬを照射することができ、製造効率を高めることができる。但し、これに限定されず、単一のセラミック素体１１に対してレーザＬを照射してもよい。
【0100】
レーザＬは、レーザ発振器によって照射され、走査機構によって走査される。図１０におけるＬｅは、レーザ光を集光してスポット径を調整するためのレンズを示す。
【0101】
レーザＬは、例えば凹部Ｐ１の延在方向であるＹ軸方向を走査方向として、導電性薄膜Ｅ上を走査される。レーザＬは、１本の走査ラインに沿って走査された後、Ｘ軸方向にずれて次の走査ラインに沿って走査される。このように、レーザＬが複数の走査ラインに沿って繰り返し走査されることで、導電性薄膜Ｅが所定の幅ずつ除去されるとともに、第１主面１１ｅに複数本の走査痕が形成される。
【0102】
本実施形態では、レーザＬの走査痕によって第１主面１１ｅに凹部Ｐ１が形成される。このため、レーザ照射後の第１主面１１ｅ上には、走査方向であるＹ軸方向に沿って形成された複数の凹部Ｐ１が、Ｘ軸方向に沿って配列される。また、隣り合う凹部Ｐ１間に凸部Ｐ２が形成される。この結果、第１主面１１ｅ上に凹凸領域Ｐが形成される。
【0103】
凹部Ｐ１の本数は、走査ラインの数によって調整される。凹部Ｐ１の形状は、以下に説明するように、レーザＬのスポットのサイズ及び出力等によって調整可能である。なお、レーザＬにおける出力や走査速度、レーザ光の波長、パルスの周波数等の具体的な条件は、導電性薄膜Ｅやセラミック素体１１を構成する材料や、導電性薄膜Ｅの膜厚等に応じて適宜決定され得る。例えば、レーザ光の波長は、紫外領域（２００ｎｍ以上）～可視光領域（１０００ｎｍ以下）の波長から選択することができ、このようなレーザＬとして例えばグリーンレーザを用いることができる。
【0104】
図１１Ａは、レーザＬの走査ラインＬｎ上のスポットＳｐ１を模式的に示す平面図である。図１１Ｂは、各スポットＳｐ１に照射されるレーザ光のエネルギ分布とスポット径、加工径について説明するグラフであり、縦方向がエネルギ強度、横軸がスポット中心Ｓｐ０を中心とした位置を示す。なお、以下の説明では、レーザＬのスポットＳｐ１が略円形である例について説明するが、これに限定されない。
【0105】
図１１Ａに示すように、短パルスレーザＬは、複数のスポットＳｐ１が走査ラインＬｎに沿った走査方向に重なるように照射される。図１１Ｂに示すように、各スポットＳｐ１に照射されるレーザ光のエネルギ分布は、例えばガウシアン分布を有し、スポット中心Ｓｐ０に近づくに従い、エネルギ強度が大きくなる。
【0106】
導電性薄膜Ｅを昇華させるためには、図１１Ｂに示す所定の閾値Ｔｈ以上のエネルギを要する。このため、スポット径ｄ３に対し、導電性薄膜Ｅが除去される加工領域Ｓｐ２の加工径ｄ４は小さくなる。つまり、図１１Ａに示すように、実際に導電性薄膜Ｅが除去される加工領域Ｓｐ２のサイズは、スポットＳｐ１のサイズよりも小さくなる。
【0107】
加工領域Ｓｐ２では、導電性薄膜Ｅとともにセラミック素体１１の一部も除去される。図１１Ｂに示すように、加工領域Ｓｐ２に照射されるレーザ光のエネルギは、スポット中心Ｓｐ０に向かうに従い強くなるため、加工領域Ｓｐ２は、スポット中心Ｓｐ０を中心として凹んだ形状となる。つまり、加工領域Ｓｐ２によって凹部Ｐ１が形成され、スポット中心Ｓｐ０によって底部Ｐ１０が形成される。
【0108】
図１１Ａに示すように、加工領域Ｓｐ２が走査方向に連続して形成されることで、走査方向に沿って凹部Ｐ１が形成される。このため、凹部Ｐ１の溝幅は、加工領域Ｓｐ２のサイズ、つまり加工径ｄ４に依存する。加工径ｄ４は、加工精度と加工効率とのバランスを考慮して、１０μｍ以上１００μｍ以下であることが好ましい。
【0109】
一方で、加工領域Ｓｐ２の周縁部では、凹部Ｐ１の深さが徐々に浅くなり、導電性薄膜Ｅの残存も生じやすくなる。このため、図１２Ａに示すように、隣り合う走査ラインＬｎ上の加工領域Ｓｐ２は、加工径ｄ４に対して所定の割合（ラップ率Ｒ）で重複させる。ラップ率Ｒ（％）は、加工径ｄ４を１００％とした場合の、２つの加工領域Ｓｐ２のＸ軸方向に重複する長さの割合とする。本実施形態において、ラップ率Ｒは、導電性薄膜Ｅの残存を防止するため、１０％以上９５％以下であることが好ましく、３０％以上９０％以下であることがより好ましい。なお、図１２Ａでは、便宜上、走査ラインＬｎ上の複数の加工領域Ｓｐ２を、連続した帯状の領域として示している。
【0110】
図１２Ｂは、走査方向と直交する方向（Ｘ軸方向）に隣り合う２つのスポットＳｐ１におけるレーザ光のエネルギ分布の例を示すグラフであり、縦方向がエネルギ強度、横軸がＸ軸方向における位置を示す。図１２Ｃは、図１２Ｂに示すエネルギ分布を有するスポットＳｐ１に対応して形成される、凹部Ｐ１及び凸部Ｐ２の断面形状の例を示す図である。
【0111】
図１２Ｂ，Ｃに示すように、各走査ラインＬｎ上のスポット中心Ｓｐ０に、凹部Ｐ１の底部Ｐ１０が形成され、２つのスポット中心Ｓｐ０間の、照射されるエネルギ強度の和が最も低い部分に、凸部Ｐ２の頂部Ｐ２０が形成される。隣り合う走査ラインＬｎ間の距離（走査ピッチ）は、隣り合う凹部Ｐ１の底部Ｐ１０間の距離である配列ピッチｄ２に一致する。
【0112】
そこで、配列ピッチｄ２は、ラップ率Ｒ（％）と加工径ｄ４とを用いて、以下の式で表される。
ｄ２＝（１００－Ｒ）×ｄ４
ｄ２＝（１００－Ｒ）×ｄ４
【0113】
このように、本実施形態における凹部Ｐ１の配列ピッチｄ２は、ラップ率Ｒ（％）と加工径ｄ４とによって制御することができる。
【0114】
続いて、凹部Ｐ１の深さの制御方法について説明する。図１３Ａ，Ｂは、同一のスポット径ｄ３を有し出力の異なるレーザ光のエネルギ分布について説明するグラフであり、縦方向がエネルギ強度、横軸がスポット中心Ｓｐ０を中心とした位置を示す。
【0115】
図１３Ａ，Ｂに示す例では、太線が最も大きい出力Ｐｗ１のレーザ、実線が２番目に大きい出力Ｐｗ２のレーザ、破線が最も小さい出力Ｐｗ３のレーザにおける、スポットのエネルギ分布をそれぞれ示す。上述のように、凹部Ｐ１の底部Ｐ１０は、各スポットＳｐ１のエネルギ強度が最大となるスポット中心Ｓｐ０に形成され、凹部Ｐ１の深さは、各スポットＳｐ１のエネルギ強度の最大値と正の相関を有する。このため、レーザＬの出力を大きくすることで、凹部Ｐ１の深さを深くすることができる。図１３Ａ，Ｂに示す例では、Ｐｗ３、Ｐｗ２、Ｐｗ１のレーザの順に、凹部Ｐ１を深く形成することができる。
【0116】
【0117】
さらに、レーザＬの出力は、凸部Ｐ２及び凹部Ｐ１の表面粗さを制御することもできる。以下、試験例を示して説明する。
【0118】
図１４Ａ及びＢは、短パルスレーザの出力を９Ｗ、７Ｗ、５Ｗとした場合の、凸部Ｐ２と凹部Ｐ１の表面粗さの値を示すグラフであり、図１４Ａは算術平均高さＳａの値を示し、図１４Ｂは最大高さＳｚの値を示す。これらの図において、横軸は短パルスレーザの出力を示す。図１５Ａは、図１４Ａの結果から算出された、凸部Ｐ２と凹部Ｐ１の算術平均高さＳａの差の絶対値を示すグラフである。図１５Ｂは、図１４Ｂの結果から算出された、凸部Ｐ２と凹部Ｐ１の最大高さＳｚの差の絶対値を示すグラフである。これらのグラフにおいて、横軸が短パルスレーザの出力、縦軸が算術平均高さＳａ又は最大高さＳｚの差の絶対値（μｍ）を示す。なお、図１４及び図１５における「未処理」は、導電性薄膜Ｅの形成前の第１主面１１ｅについての測定値を示す。
【0119】
これらの試験において、凹部Ｐ１は７本形成した。また、短パルスレーザとして５３２ｎｍの波長を有するＹＡＧレーザを用い、レーザの走査方向をＹ軸方向、レーザのパルスを１０～２０ピコ秒、レーザの走査速度を１０００ｍ／秒、レーザのパルスの周波数を４００ｋＨｚとした。また、これらの試験では、レーザの出力以外の条件を、実質的に同一とした。
【0120】
凸部Ｐ２及び凹部Ｐ１の表面粗さは、５箇所の測定領域の面粗さの平均値として算出された。測定領域は、延在方向に沿った長さが２００μｍ、それと直交する配列方向に沿った幅が１０μｍの領域とした。また、算術平均高さＳａ及び最大高さＳｚは、レーザ顕微鏡（株式会社キーエンス製、ＶＫ－Ｘ３０００）を用いて測定された。
【0121】
図１４Ａ，Ｂ及び図１５Ａ，Ｂに示すように、レーザＬの出力が大きくなるに従い、凹部Ｐ１と凸部Ｐ２の表面粗さの差が大きくなることがわかった。この結果から、凸部Ｐ２及び凹部Ｐ１の算術平均高さＳａの差の絶対値を０．０５μｍ以下、凸部Ｐ２及び凹部Ｐ１の最大高さＳｚの差の絶対値を２．０μｍ以下とするためには、短パルスレーザの出力を例えば７Ｗ以下とすることが好ましい。
【0122】
（ステップＳ０６：メッキ層形成）
最後に、加工された導電性薄膜１４１上に、単層又は複数層のメッキ膜１４２を形成することにより、図１～３に示す積層セラミックコンデンサ１０を作製する。メッキ膜１４２は、例えば、電解メッキ法によって形成することができる。
最後に、加工された導電性薄膜１４１上に、単層又は複数層のメッキ膜１４２を形成することにより、図１～３に示す積層セラミックコンデンサ１０を作製する。メッキ膜１４２は、例えば、電解メッキ法によって形成することができる。
【0123】
［実施例及び比較例］
上記実施形態の実施例及び比較例について説明する。短パルスレーザの出力（パワー）、スポット径ｄ３及びラップ率Ｒを変更して、実施例１～６及び比較例１，２の積層セラミックコンデンサのサンプルを作製した。実施例１～６では、第１主面上における凹部の深さが０．１μｍ以上２．５μｍ未満で、かつ、凹部の配列ピッチが１μｍ以上８０μｍ以下となる条件でサンプルを作製した。比較例１では、凹部の深さが２．５μｍとなる条件でサンプルを作製した。比較例２では、凹部の配列ピッチが９０μｍとなる条件でサンプルを作製した。実施例１～６及び比較例１，２各々の短パルスレーザの条件、及び製造後の凹部の形状を、表１に示す。
上記実施形態の実施例及び比較例について説明する。短パルスレーザの出力（パワー）、スポット径ｄ３及びラップ率Ｒを変更して、実施例１～６及び比較例１，２の積層セラミックコンデンサのサンプルを作製した。実施例１～６では、第１主面上における凹部の深さが０．１μｍ以上２．５μｍ未満で、かつ、凹部の配列ピッチが１μｍ以上８０μｍ以下となる条件でサンプルを作製した。比較例１では、凹部の深さが２．５μｍとなる条件でサンプルを作製した。比較例２では、凹部の配列ピッチが９０μｍとなる条件でサンプルを作製した。実施例１～６及び比較例１，２各々の短パルスレーザの条件、及び製造後の凹部の形状を、表１に示す。
【0124】
上記実施例及び比較例では、いずれも、積層セラミックコンデンサのサンプルのＸ軸、Ｙ軸、Ｚ軸のサイズを１．０ｍｍ×０．５ｍｍ×０．１１ｍｍとした。また、上記実施例及び比較例では、いずれも、短パルスレーザとして５３２ｎｍの波長を有するＹＡＧレーザを用い、レーザの走査方向をＹ軸方向、当該レーザのパルスを１０～２０ｐ秒、レーザの走査速度を１０００ｍ／秒、パルスの周波数を４００ｋＨｚとした。また、短パルスレーザの走査には、ガルバノスキャナとｆシータ（θ）レンズを用いた。なお、上記実施例及び比較例では、積層セラミックコンデンサのサンプルにおける凹凸領域の形状以外の構成を実質的に同様とした。
【0125】
【表1】
【0126】
実施例１～６及び比較例１，２のサンプルの凹凸領域を外観検査し、クラック、導電性薄膜の残存等の構造欠陥がないものをＯＫ、構造欠陥が発生したものをＮＧとした。この結果を、表１に示す。
【0127】
表１に示すように、実施例１～６のサンプルでは、凹凸領域に構造欠陥が見られず、ＯＫ評価であった。一方、凹部の深さが２．５μｍである比較例１では、凹凸領域にクラックが発生し、ＮＧ評価であった。また、凹部の配列ピッチが９０μｍである比較例２では、凹凸領域に導電性薄膜が残存しており、ＮＧ評価であった。
【0128】
これらの結果から、比較例１及び２のサンプルでは、クラックや導電性薄膜の残存の影響で、表面や内部でのリーク電流が発生しやすい状態であることがわかった。一方で、実施例１～６では、凹凸が形成されていることに加えて、表面の構造欠陥がなく、信頼性を向上できることがわかった。
【0129】
［変形例］
図１６は、本実施形態の変形例に係る積層セラミックコンデンサ１０Ａを示す図であり、図２に相当する位置の断面図である。
同図に示すように、第１主面１１ｅ（接続面Ｓ）の全体が凹凸領域Ｐで構成されていてもよい。この場合、例えば、図９に示すように、第１及び第２端面１１ａ，１１ｂと、第１主面１１ｅ、と、に導電性薄膜Ｅを形成した後、短パルスレーザＬを第１主面１１ｅの全体に照射し、第１主面１１ｅの全体に凹凸領域Ｐを形成することができる。
図１６は、本実施形態の変形例に係る積層セラミックコンデンサ１０Ａを示す図であり、図２に相当する位置の断面図である。
同図に示すように、第１主面１１ｅ（接続面Ｓ）の全体が凹凸領域Ｐで構成されていてもよい。この場合、例えば、図９に示すように、第１及び第２端面１１ａ，１１ｂと、第１主面１１ｅ、と、に導電性薄膜Ｅを形成した後、短パルスレーザＬを第１主面１１ｅの全体に照射し、第１主面１１ｅの全体に凹凸領域Ｐを形成することができる。
【0130】
また、外部電極１４ａ，１４ｂは、端面１１ａ，１１ｂから第１主面１１ｅに延在しておらず、端面１１ａ，１１ｂにのみ形成されていてもよい。
【0131】
＜第２実施形態＞
図１７は、本発明の第２実施形態に係る積層セラミックコンデンサ１０Ｂを示す図であり、図２に相当する位置の断面図である。
以下、上述の実施形態に対応する構成については、同一の符号を付して適宜説明を省略する。
図１７は、本発明の第２実施形態に係る積層セラミックコンデンサ１０Ｂを示す図であり、図２に相当する位置の断面図である。
以下、上述の実施形態に対応する構成については、同一の符号を付して適宜説明を省略する。
【0132】
図１７に示すように、本実施形態に係る積層セラミックコンデンサ１０Ｂでは、第１主面１１ｅに加えて、第２主面１１ｆも凹凸領域Ｐを有する。なお、図示は省略するが、第１実施形態と同様に、側面１１ｃ，１１ｄも凹凸領域Ｐを有していてもよい。
【0133】
積層セラミックコンデンサ１０Ｂの製造方法の一例としては、図１８に示すように、ステップＳ０４において、端面１１ａ，１１ｂと、主面１１ｅ、１１ｆと、に導電性薄膜Ｅを形成する。そして、ステップＳ０５において、主面１１ｅ，１１ｆに短パルスレーザを照射して、導電性薄膜Ｅを除去するとともに、凹凸領域Ｐを形成する。
【0134】
なお、本実施形態においては、ステップＳ０４において、導電性薄膜Ｅをセラミック素体１１の６面全てに形成し、ステップＳ０５において、主面１１ｅ，１１ｆと、側面１１ｃ、１１ｄと、に短パルスレーザを照射してもよい。
【0135】
この構成では、主面１１ｅ、１１ｆの双方が凹凸領域Ｐを有することで、これらの面における外部電極１４ａ，１４ｂの導通を効果的に抑制することができる。例えば、積層セラミックコンデンサ１０Ｂを実装基板１１０に実装したとき、実装基板１１０と反対側となる上側の主面には結露が残りやすくなる。これに対し、積層セラミックコンデンサ１０では、第１主面１１ｅ又は第２主面１１ｆのどちらが上側に位置する場合でも、主面１１ｅ、１１ｆの双方が凹凸領域Ｐを有することによって、当該上側の主面に生ずる結露のＸ軸方向における移動を効果的に抑制することができる。したがって、上記構成によれば、外部電極間のマイグレーションの進行をより確実に遅くすることができ、積層セラミックコンデンサ１０の信頼性を向上させることができる。
【0136】
図１７に示す例においては、主面１１ｅ，１１ｆが、それぞれ、一対の電極形成領域Ｓ１と、中間領域Ｓ２と、を有し、中間領域Ｓ２のみに凹凸領域Ｐが形成されている。
あるいは、図１９に示す積層セラミックコンデンサ１０Ｃのように、図１６に示す例と同様に、少なくとも一方の主面１１ｅ，１１ｆの全体に凹凸領域Ｐが形成されてもよい。
あるいは、図１９に示す積層セラミックコンデンサ１０Ｃのように、図１６に示す例と同様に、少なくとも一方の主面１１ｅ，１１ｆの全体に凹凸領域Ｐが形成されてもよい。
【0137】
【0138】
図２０に示すように、本実施形態に係る積層セラミックコンデンサ１０Ｄでは、外部電極１４ａ，１４ｂが２種類の下地膜を有している。具体的に、外部電極１４ａ，１４ｂは、導電性薄膜Ｅによって形成された導電性薄膜１４１及びメッキ膜１４２に加えて、導電性焼結膜１４３を有している。導電性焼結膜１４３は、端面１１ａ，１１ｂ上に形成され、例えば、導電性ペーストを焼き付けた膜として構成される。
【0139】
図２１は、本実施形態の製造方法を示すフローチャートである。同図に示すように、本実施形態の積層セラミックコンデンサ１０Ｄの製造方法は、第１実施形態と同様のステップＳ０１～Ｓ０６に加えて、ステップＳ０４における導電性薄膜の形成工程の前に、ステップＳ０７の導電性焼結膜の形成工程を含む。
【0140】
ステップＳ０７において、導電性焼結膜１４３を形成するための導電性ペーストは、例えば、端面１１ａ，１１ｂをそれぞれ覆い、主面１１ｅ，１１ｆ及び側面１１ｃ，１１ｄの一部に延出するように塗布される。導電性ペーストの塗布方法は特に限定されず、ディップ法、印刷法等を適宜選択できる。導電性焼結膜１４３は、導電性薄膜１４１よりも厚く形成され、短パルスレーザの照射によって昇華しにくいため、レーザの照射領域には形成されない。
【0141】
ステップＳ０４において、導電性薄膜Ｅは、端面１１ａ，１１ｂと、第１主面１１ｅを含む接続面Ｓと、に形成されるとともに、導電性焼結膜１４３上に形成される。ステップＳ０５においては、第１実施形態と同様に、導電性薄膜Ｅに短パルスレーザＬが照射されることで、導電性薄膜Ｅが除去されるとともに、第１主面１１ｅを含む接続面Ｓに凹凸領域Ｐが形成される。
【0142】
なお、本実施形態における製造方法は図２１の例に限定されず、例えば、ステップＳ０３の前に、導電性焼結膜１４３の導電性ペーストを塗布し、ステップＳ０３において、セラミック素体１１と導電性焼結膜１４３を同時に焼成してもよい。
【0143】
本実施形態においては、端面１１ａ，１１ｂ上に導電性焼結膜１４３が形成されることで、外部電極１４ａ，１４ｂが内部電極１２，１３とより確実に接続される。また、この構成によっても、凹凸領域Ｐにより、凹凸に伴う不具合を抑制しつつ、外部電極１４ａ，１４ｂの導通を効果的に抑制することができる。
【0144】
図２２～図２４は、本実施形態の変形例に係る積層セラミックコンデンサ１０Ｅ，１０Ｆ，１０Ｇをそれぞれ示す図であり、図２に相当する位置の断面図である。
図２２に示すように、積層セラミックコンデンサ１０Ｅでは、第１実施形態の変形例（図１６）と同様に、第１主面１１ｅの全体に凹凸領域Ｐが形成されてもよい。
あるいは、図２３に示すように、積層セラミックコンデンサ１０Ｆでは、第２実施形態（図１７）と同様に、第１主面１１ｅに加えて、第２主面１１ｆも凹凸領域Ｐを有していてもよい。
あるいは、図２４に示すように、積層セラミックコンデンサ１０Ｇでは、第２実施形態の変形例（図１９）と同様に、主面１１ｅ，１１ｆの少なくとも一方の全体に凹凸領域Ｐが形成されてもよい。
図２２に示すように、積層セラミックコンデンサ１０Ｅでは、第１実施形態の変形例（図１６）と同様に、第１主面１１ｅの全体に凹凸領域Ｐが形成されてもよい。
あるいは、図２３に示すように、積層セラミックコンデンサ１０Ｆでは、第２実施形態（図１７）と同様に、第１主面１１ｅに加えて、第２主面１１ｆも凹凸領域Ｐを有していてもよい。
あるいは、図２４に示すように、積層セラミックコンデンサ１０Ｇでは、第２実施形態の変形例（図１９）と同様に、主面１１ｅ，１１ｆの少なくとも一方の全体に凹凸領域Ｐが形成されてもよい。
【0145】
＜第４実施形態＞
上述の実施形態では、凹部Ｐ１がＹ軸方向に沿って形成される例を示したが、これに限定されず、凹部Ｐ１はＸ軸方向と交差する方向に沿って形成されればよい。
上述の実施形態では、凹部Ｐ１がＹ軸方向に沿って形成される例を示したが、これに限定されず、凹部Ｐ１はＸ軸方向と交差する方向に沿って形成されればよい。
【0146】
図２５は、本発明の第４実施形態に係る積層セラミックコンデンサ１０Ｈを示す上面図（平面図）であり、第１主面１１ｅを示す図である。
同図に示すように、積層セラミックコンデンサ１０Ｈでは、凹凸領域Ｐの凹部Ｐ１が、Ｘ軸と鋭角をなして交差する延在方向に沿って形成される。これによっても、外部電極１４ａ，１４ｂ間のＸ－Ｚ断面における第１主面１１ｅの輪郭の長さを長くすることができ、外部電極１４ａ，１４ｂの導通を抑制することができる。
同図に示すように、積層セラミックコンデンサ１０Ｈでは、凹凸領域Ｐの凹部Ｐ１が、Ｘ軸と鋭角をなして交差する延在方向に沿って形成される。これによっても、外部電極１４ａ，１４ｂ間のＸ－Ｚ断面における第１主面１１ｅの輪郭の長さを長くすることができ、外部電極１４ａ，１４ｂの導通を抑制することができる。
【0147】
さらに、この構成では、外部電極１４ａ，１４ｂの凹凸領域Ｐに面する内縁部１４４が、凹部Ｐ１及び凸部Ｐ２に接する。一般に、セラミック素体１１の内縁部１４４と接する部分は、実装後に基板の歪み等によって応力が生じやすく、内縁部１４４に沿ってクラックが進展しやすい。これに対し、上記構成では、凹部Ｐ１及び凸部Ｐ２が内縁部１４４と接しているため、内縁部１４４に沿ってクラックが進展しにくくなる。したがって、セラミック素体１１におけるクラックの進展及びそれによる絶縁抵抗の低下をより効果的に抑制することができる。
【0148】
＜その他の実施形態＞
以上、本発明の各実施形態について説明したが、本発明は上述の実施形態にのみ限定されるものではなく、本発明の要旨を逸脱しない範囲内において種々変更を加え得ることは勿論である。例えば本発明の実施形態は各実施形態を組み合わせた実施形態とすることができる。
以上、本発明の各実施形態について説明したが、本発明は上述の実施形態にのみ限定されるものではなく、本発明の要旨を逸脱しない範囲内において種々変更を加え得ることは勿論である。例えば本発明の実施形態は各実施形態を組み合わせた実施形態とすることができる。
【0149】
上述の実施形態では、平行な方向に沿って短パルスレーザが繰り返し走査される例について説明したが、平行な方向に沿って繰り返し走査された後、その走査後の面に対し、その方向と交差する方向に沿って繰り返し走査されてもよい。これにより、後から走査された方向に沿って凹部が形成されるともに、凹凸領域内の導電性薄膜の残存をより確実に防止することができる。
【0150】
上述の実施形態では、凹凸領域が短パルスレーザの走査によって形成される例について説明したが、凹凸領域の形成方法はこれに限定されない。
【0151】
本発明は、積層セラミックコンデンサのみならず、セラミック素体と第１及び第２外部電極とを有する積層セラミック電子部品全般に適用可能である。本発明を適用可能な積層セラミック電子部品としては、積層セラミックコンデンサ以外に、例えば、チップバリスタ、チップサーミスタ、積層インダクタなどが挙げられる。
【0152】
本発明に係る積層セラミック電子部品は、Ｘ軸方向における寸法がＹ軸方向における寸法よりも大きい構成に限定されず、Ｙ軸方向における寸法がＸ軸方向における寸法よりも大きい構成であってもよい。またＸ軸方向における寸法とＹ軸方向における寸法が同じ構成であってもよい。
【0153】
本発明に係る積層セラミック電子部品は、２つの外部電極を備えた２端子型に限定されず、３つ以上の外部電極を備えた多端子型であってもよい。この場合は、極性の異なる外部電極が対向する方向を第２軸方向とし、これらの外部電極間に配置されたセラミック素体の表面を接続面とする。極性の異なる外部電極の対向する方向が複数存在する場合には、これらのうちの１つの方向を、第２軸方向とする。そして、接続面に、第２軸と交差する延在方向に沿って形成され、第２軸及び延在方向と直交する深さ方向に陥凹し、深さ方向及び延在方向と直交する配列方向に沿って配列された複数の凹部と、複数の凹部の間に配置された凸部と、を含み、上述の深さ及び配列ピッチを有する凹凸領域を形成する。これによっても、極性の異なる外部電極の導通を効果的に抑制することができ、信頼性を向上させることができる。
【符号の説明】
【0154】
１０，１０Ａ，１０Ｂ，１０Ｃ，１０Ｄ，１０Ｅ，１０Ｆ，１０Ｇ，１０Ｈ 積層セラミックコンデンサ
１１ セラミック素体
１１ａ，１１ｂ 端面
１１ｃ，１１ｄ 側面
１１ｅ，１１ｆ 主面
１２，１３ 内部電極
１４ａ，１４ｂ 外部電極
１４１ 下地膜（第２下地膜）
１４２ メッキ膜
Ｐ 凹凸領域
Ｐ１ 凹部
Ｐ２ 凸部
Ｓ 接続面
Ｓ１ 電極形成領域
Ｓ２ 中間領域
１１ セラミック素体
１１ａ，１１ｂ 端面
１１ｃ，１１ｄ 側面
１１ｅ，１１ｆ 主面
１２，１３ 内部電極
１４ａ，１４ｂ 外部電極
１４１ 下地膜（第２下地膜）
１４２ メッキ膜
Ｐ 凹凸領域
Ｐ１ 凹部
Ｐ２ 凸部
Ｓ 接続面
Ｓ１ 電極形成領域
Ｓ２ 中間領域
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】