特開 2023-159485 半導体装置およびその製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2023159485

(43)【公開日】2023-11-01

(54)【発明の名称】半導体装置およびその製造方法

(51)【国際特許分類】

   H10B 43/27 20230101AFI20231025BHJP

   H01L 21/336 20060101ALI20231025BHJP

   H01L 21/768 20060101ALI20231025BHJP

【ＦＩ】

H01L27/11582

H01L29/78 371

H01L21/90 D

【審査請求】未請求

【請求項の数】14

【出願形態】ＯＬ

(21)【出願番号】P 2022069153

(22)【出願日】2022-04-20

(71)【出願人】

【識別番号】318010018

【氏名又は名称】キオクシア株式会社

(74)【代理人】

【識別番号】100176599

【弁理士】

【氏名又は名称】高橋 拓也

(74)【代理人】

【識別番号】100205095

【弁理士】

【氏名又は名称】小林 啓一

(74)【代理人】

【識別番号】100208775

【弁理士】

【氏名又は名称】栗田 雅章

(72)【発明者】

【氏名】小田 穣

(72)【発明者】

【氏名】岩崎 太一

【テーマコード（参考）】

5F033

5F083

5F101

【Ｆターム（参考）】

5F033JJ08

5F033JJ17

5F033JJ18

5F033JJ19

5F033JJ33

5F033KK01

5F033NN07

5F033NN29

5F033PP06

5F033QQ09

5F033QQ16

5F033QQ48

5F033VV16

5F033XX00

5F033XX09

5F083EP17

5F083EP22

5F083EP76

5F083ER21

5F083GA10

5F083JA35

5F083JA36

5F083JA39

5F083JA40

5F083MA06

5F083MA16

5F083MA19

5F083PR03

5F083PR21

5F083PR22

5F083PR40

5F083ZA01

5F101BA41

5F101BB02

5F101BD16

5F101BD30

5F101BD34

5F101BE07

5F101BH02

5F101BH14

(57)【要約】

【課題】コンタクトにおける耐熱性が高く、抵抗値が低い半導体装置およびその製造方法を提供する。
【解決手段】実施形態に係る半導体装置は、第１面を有する半導体基板と前記第１面に設けられ、第１導電形の不純物を含む第１領域と、前記第１領域に接する第１コンタクトと、を備え、前記第１コンタクトは、下面が前記第１領域に接する第１金属層と、下面が前記第１金属層に接する第２金属層と、下面が前記第２金属層に接する第３金属層とを有する。
【選択図】図１

【特許請求の範囲】

【請求項1】

第１面を有する半導体基板と、
前記第１面に設けられ、第１導電形の不純物を含む第１領域と、
前記第１領域に接する第１コンタクトと、
を備え、
前記第１コンタクトは、下面が前記第１領域に接する第１金属層と、
下面が前記第１金属層に接する第２金属層と、
下面が前記第２金属層に接する第３金属層と、
を有する半導体装置。

【請求項2】

前記第１面に設けられ、前記第１面に沿った方向において、前記第１領域と並び、前記第１導電形の不純物を含む第２領域と、
前記第１面に設けられ、前記第１領域と前記第２領域との間に位置する電極と、を更に有する、請求項１に記載の半導体装置。

【請求項3】

前記第２領域に接する第２コンタクトを更に備え、
前記第２コンタクトは、下面が前記第２領域に接する第４金属層と、
下面が前記第４金属層に接する第５金属層と、
下面が前記第５金属層に接する第６金属層と、
を有する、請求項２に記載の半導体装置。

【請求項4】

前記第２金属層は、チタン（Ｔｉ）、ハフニウム（Ｈｆ）、アルミニウム（Ａｌ）の少なくとも１つの金属を含む、請求項１に記載の半導体装置。

【請求項5】

前記第１金属層および第３金属層は、窒化チタン（ＴｉＮ）を含む、請求項４に記載の半導体装置。

【請求項6】

前記第５金属層は、チタン（Ｔｉ）、ハフニウム（Ｈｆ）、アルミニウム（Ａｌ）の少なくとも１つの金属を含む、請求項３に記載の半導体装置。

【請求項7】

前記第４金属層および第６金属層は、窒化チタン（ＴｉＮ）を含む、請求項６に記載の半導体装置。

【請求項8】

メモリセルアレイ領域を更に有し、
前記第１金属層、前記第２金属層および前記第３金属層は、前記半導体基板と前記メモリセルアレイ領域との間に設けられる、請求項１に記載の半導体装置。

【請求項9】

第１面を有する半導体基板と、
前記第１面に設けられ、第１導電形の不純物を含む第１領域と、
前記第１領域に接するコンタクトと、
を備え、
前記コンタクトの底面および側面は、第１金属層、第２金属層および第３金属層を含む積層構造であり、
前記第１金属層の下面は前記第１領域に接し、前記第２金属層の下面は前記第１金属層に接し、前記第３金属層の下面は前記第２金属層に接する、半導体装置。

【請求項10】

前記第２金属層は、チタン（Ｔｉ）、ハフニウム（Ｈｆ）、アルミニウム（Ａｌ）の少なくとも１つを含む請求項９に記載の半導体装置。

【請求項11】

前記第１金属層および第３金属層は、窒化チタン（ＴｉＮ）を含む請求項１０に記載の半導体装置。

【請求項12】

第１面を有する半導体基板に第１導電形の不純物を導入して第１領域を形成し、
前記第１領域に接する第１金属層を形成し、前記第１金属層に接する第２金属層を形成し、前記第２金属層に接する第３金属層を形成することにより、前記第１金属層、前記第２金属層および前記第３金属層の積層構造を有するコンタクトを形成する、半導体装置の製造方法。

【請求項13】

前記第２金属層は、チタン（Ｔｉ）、ハフニウム（Ｈｆ）、アルミニウム（Ａｌ）の少なくとも１つの金属を含む、請求項１２に記載の半導体装置の製造方法。

【請求項14】

前記第１金属層および第３金属層は、窒化チタン（ＴｉＮ）を含む、請求項１３に記載の半導体装置の製造方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明の実施形態は、半導体装置およびその製造方法に関する。

【背景技術】

【0002】

半導体装置では、半導体基板に設けられた半導体部から電気的な接続を得るためにコンタクトが設けられている。コンタクトは積層構造を有しているが、半導体装置の微細化、高性能化に伴い、より高い特性が求められている。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】米国特許出願公開第２０２０／００９１０６４号明細書

【発明の概要】

【発明が解決しようとする課題】

【0004】

コンタクトにおける耐熱性が高く、抵抗値が低い半導体装置およびその製造方法を提供する。

【課題を解決するための手段】

【0005】

実施形態に係る半導体装置は、第１面を有する半導体基板と前記第１面に設けられ、第１導電形の不純物を含む第１領域と、前記第１領域に接する第１コンタクトと、を備え、前記第１コンタクトは、下面が前記第１領域に接する第１金属層と、下面が前記第１金属層に接する第２金属層と、下面が前記第２金属層に接する第３金属層とを有する。

【図面の簡単な説明】

【0006】

【図1】本実施形態に係る半導体装置の構成を示す断面図。

【図2】本実施形態に係る半導体装置の製造方法の一部を示す断面図。

【図3】図２に続く、本実施形態に係る半導体装置の製造方法の一部を示す断面図。

【図4】図３に続く、本実施形態に係る半導体装置の製造方法の一部を示す断面図。

【図5】図４に続く、本実施形態に係る半導体装置の製造方法の一部を示す断面図。

【図6】図５に続く、本実施形態に係る半導体装置の製造方法の一部を示す断面図。

【図7】図６に続く、本実施形態に係る半導体装置の製造方法の一部を示す断面図。

【図8】ＣＵＡ構造の半導体装置の構成を示す断面図。

【図9】第１の比較例に係る半導体装置の構成を示す断面図。

【図10】第２の比較例に係る半導体装置の構成を示す断面図。

【発明を実施するための形態】

【0007】

以下、図面を参照して、本実施形態について説明する。以下に説明する図面の記載において、同一または類似の部分には同一または類似の符号を付している。ただし、図面は模式的なものであり、厚みと平面寸法との関係等は現実のものとは異なる。

【0008】

また、本明細書においては、半導体部に積層されたゲート絶縁膜及びゲート電極の積層方向をＺ方向と呼ぶ。Ｚ方向と垂直な方向をＸ方向と呼び、Ｚ方向及びＸ方向と垂直な方向をＹ方向と呼ぶ。

【0009】

また、本明細書において、「上」や「下」等の表現は、半導体部及びゲート電極を基準とする。例えば、上記Ｚ方向に沿って半導体部からゲート電極に向かう向きを上とし、Ｚ方向に沿ってゲート電極から半導体部に向かう向きを下とする。また、ある構成について上面や下面と言う場合には、Ｚ方向と交差する面であって、上向きの面又は下向きの面を意味する事とする。また、ある構成について上端又は下端と言う場合には、Ｚ方向の端部であって、上方に位置する端部、又は、下方に位置する端部を意味する事とする。また、第２方向と交差する面を側面と呼ぶ。

【0010】

最初に、図１を参照して、本実施形態に係る半導体装置の構成を説明する。説明の都合上、図１では一部の構成を省略する。

【0011】

図１に示すように、本実施形態に係る半導体装置はトランジスタＴｒ１を含む。以下では、トランジスタＴｒ１がＰチャネル型の電界効果トランジスタである場合を例に挙げて説明する。トランジスタＴｒ１は、Ｚ方向に並ぶ半導体部１００及び電極部２００を備える。また、半導体装置は、電極部２００のＸ方向側面に設けられた側壁絶縁膜３１０と、半導体部１００及び電極部２００を覆うライナー膜３２０と、半導体部１００に接続されたコンタクト４００ａ及び４００ｂと、これらを覆う層間絶縁膜５００とを備える。

【0012】

半導体部１００は、半導体基板１０１は第１面と第１面とは反対側の第２面とを有する。第１拡散領域１１０及び第２拡散領域１２０は第１面側に設けられる。第２拡散領域１２０は、第１拡散領域１１０とＸ方向に沿った方向に電極部２００を介して設けられている。第１拡散領域１１０はコンタクト４００ａに、第２拡散領域１２０はコンタクト４００ｂに接続されている。

【0013】

半導体基板１０１は、例えば、表面にＮ型ウェル領域及びＰ型ウェル領域が設けられた半導体基板であり、不純物を含むシリコン（Ｓｉ）等を含む。図１に示したトランジスタＴｒ１は、半導体基板１０１の、Ｎ型ウェル領域が設けられた部分に位置する。Ｎ型ウェル領域は、例えば、リン（Ｐ）等のＮ型不純物を含むシリコン（Ｓｉ）等を含む。半導体基板１０１の第１拡散領域１１０と第２拡散領域１２０の間の領域はチャネル領域となっており、Ｎ型半導体として機能する。また、半導体基板１０１の第１拡散領域１１０と第２拡散領域１２０の間の領域には、Ｅｘｔｅｎｓｉｏｎ領域やＨａｌｏ領域等が設けられていてもよい。

【0014】

第１拡散領域１１０は、ソース領域として機能する。第１拡散領域１１０は、例えば、ホウ素（Ｂ）等のＰ型の不純物を含むシリコン（Ｓｉ）等を含み、Ｐ型半導体として機能する。

【0015】

第２拡散領域１２０は、ドレイン領域として機能する。第２拡散領域１２０は、例えば、ホウ素（Ｂ）等のＰ型の不純物を含むシリコン（Ｓｉ）等を含み、Ｐ型半導体として機能する。

【0016】

電極部２００は、第１拡散領域１１０と第２拡散領域１２０との間の上に設けられている。すなわち、電極部２００は、第１拡散領域１１０と第２拡散領域１２０との間に位置する。電極部２００は、半導体基板１０１の上面に順に積層されたゲート絶縁膜２１０、ゲート電極２２０、及び、キャップ絶縁膜２３０を備える。ゲート絶縁膜２１０は、例えば、酸化シリコン（ＳｉＯ２）等を含む。ゲート電極２２０は、金属であっても良く、ホウ素（Ｂ）、またはリン（Ｐ）等の不純物が注入されたポリシリコン（ｐｏｌｙ－Ｓｉ）であっても良い。あるいは、金属とポリシリコンとの積層膜であっても良い。キャップ絶縁膜２３０は、例えば、窒化シリコン（ＳｉＮ）等を含む。

【0017】

側壁絶縁膜３１０は、例えば、窒化シリコン（ＳｉＮ）やシリコン酸化膜（ＳｉＯ２）、またはこれらの積層膜等を含む。ライナー膜３２０は、例えば、窒化シリコン（ＳｉＮ）等を含む。

【0018】

コンタクト４００ａ及び４００ｂは、例えば、金属等の導電性のコンタクトであり、Ｚ方向に延伸する。コンタクト４００ａは、ソースコンタクトとして用いられる。コンタクト４００ｂは、ドレインコンタクトとして用いられる。コンタクト４００ａ及び４００ｂは、第１金属層４０１、第２金属層４０２、第３金属層４０３及び第４金属層４０４を含む積層構造を有する。第１金属層４０１は、例えば、窒化チタン（ＴｉＮ）等を含む。コンタクト４００aに含まれる第１金属層４０１は、その下面が第１拡散領域１１０に接し、コンタクト４００ｂに含まれる第１金属層４０１は、その下面が第２拡散領域１２０に接する。第２金属層４０２は、チタン（Ｔｉ）、ハフニウム（Ｈｆ）、アルミニウム（Ａｌ）等の電子親和力が高い金属を少なくとも含む金属層である。コンタクト４００aに含まれる第２金属層４０２の下面は、第１拡散領域１１０と接している第１金属層４０１の上面と接する。コンタクト４００bに含まれる第２金属層４０２の下面は、第２拡散領域１２０と接している第１金属層４０１の上面と接する。第３金属層４０３は、窒化チタン（ＴｉＮ）等を含む。第４金属層４０４は、タングステン（Ｗ）等を含む。第３金属層４０３の下面は、第２金属層４０２の上面と接する。層間絶縁膜５００は、例えば、酸化シリコン（ＳｉＯ２）等を含む。

【0019】

第１金属層４０１、第３金属層４０３は、バリア性を有し、金属材料の拡散防止や相互反応防止するバリア金属層である。

【0020】

また、第２金属層４０２は、含有する金属の還元作用により、第１金属層４０１の成膜過程で、半導体基板１０１の表面に形成された自然酸化膜中の酸素（Ｏ）と結合する。そのため、第２金属層４０２は、最終的に酸素を取り込んだ層となる。このような反応を、「スキャベンジング（Ｓｃａｖｅｎｇｉｎｇ）反応」と称す。第２金属層４０２において生じるスキャベンジング反応により、半導体基板１０１と第１金属層４０１間の界面に酸化膜が形成することを抑制することができる。

【0021】

次に、本実施形態に係る半導体装置の製造方法について説明する。図２から図７は、本実施形態に係る半導体装置の製造方法の一部を示す断面図である。図２から図７は、図１と同じ断面において、トランジスタＴｒ１と、コンタクト３００ａ及び３００ｂが形成される工程を示している。

【0022】

まず、図２に示すように、リン（Ｐ）等のＮ型不純物が注入された半導体基板１０１上に、ゲート絶縁膜２１０、ゲート電極２２０、及び、キャップ絶縁膜２３０を順に形成する。

【0023】

次に、図３に示すように、側壁絶縁膜３１０を形成する。そして、ホウ素（Ｂ）等のＰ型の不純物を注入する。これにより、第１拡散領域１１０と第２拡散領域１２０が形成される。

【0024】

次に、図４に示すように、ライナー膜３２０及び層間絶縁膜５００を順に形成する。

【0025】

次に、図５に示すように、コンタクトホールＣＨａ及びＣＨｂを形成する。コンタクトホールＣＨａ及びＣＨｂの形成方法としては、例えば、以下のような方法があげられる。まず、層間絶縁膜５００上にコンタクト３００ａ及び３００ｂの形成位置が開口した図示しないレジストパターンを形成する。次に、レジストパターンをマスクにして第１拡散領域１１０と第２拡散領域１２０の上面が露出するまで異方性エッチングを行う。このようにして、コンタクトホールＣｈａ及びＣＨｂが形成される。その後、半導体部１００の上面に薄い自然酸化膜（図示無し）が形成されてしまう。 次に、図６に示すように、層間絶縁膜５００上とコンタクトホールＣＨａ及びＣＨｂの底面及び側面に、第１金属層４０１、第２金属層４０２、第３金属層４０３及び第４金属層４０４を順に形成する。第１金属層４０１は、例えば、ＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法やＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法等によって形成される。第２金属層４０２は、例えば、ＰＬＤ（Ｐｈｙｓｉｃａｌ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法やＣＶＤ法等によって形成される。第３金属層４０３は、例えば、ＡＬＤ法やＣＶＤ法等によって形成される。第４金属層４０４は、例えば、ＣＶＤ法等によって形成される。第２金属層４０２は、チタン（Ｔｉ）、ハフニウム（Ｈｆ）、アルミニウム（Ａｌ）等の電子親和力が高い金属を含む金属層であるため、還元作用によりスキャベンジング反応が生じ、半導体部１００の表面の自然酸化膜（図示無し）の酸素と反応して酸素を取り込む。これにより、自然酸化膜（図示無し）は薄膜化あるいは除去される。

【0026】

次に、図７に示すように、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法等により第４金属層４０４、第３金属層４０３、第２金属層４０２および第１金属層４０１を削り、層間絶縁膜５００の上面を露出させる。

【0027】

このようにして、本実施形態に係る半導体装置を製造することが出来る。

【0028】

なお、本実施形態に係る半導体装置は、図８に示すようなＣＵＡ（ＣＭＯＳ Ｕｎｄｅｒ Ａｒｒａｙ）構造であってもよい。ＣＵＡ構造とは、メモリセルアレイ領域ＭＡＲの下方に周辺回路領域ＰＣＲが設けられた構造である。メモリセルアレイ領域ＭＡＲはメモリセルとして機能し、例えば、複数のワード線が積層された積層体に、半導体層および電荷蓄積層がZ方向に設けられた構造を有する。トランジスタＴｒ１は、例えば、図８の領域Ａ等に設けられる。すなわち、トランジスタＴｒ１は、メモリセルアレイ領域ＭＡＲの下部に設けられる。ＣＵＡ構造に本実施形態の構造を適用した際の利点については、後述する。

【0029】

続いて、本実施形態に係る半導体装置の利点について、比較例を用いて説明する。まず、第１の利点について、第１の比較例を用いて説明する。図９は、第１の比較例に係る半導体装置の構成を示す図である。図９に示すように、第１の比較例のトランジスタＴｒ２は、半導体部１００に接続されたコンタクト４００ｃ及び４００ｄを備える。

【0030】

コンタクト４００ａ及び４００ｂは、第１金属層４０５、第２金属層４０６及び第３金属層４０７を含む積層構造を有する。第１金属層４０５は、例えば、チタン（Ｔｉ）等を含む金属層である。第１金属層４０５は、第１拡散領域１１０及び第２拡散領域１２０と反応してシリサイド１３０を形成する。第２金属層４０６は、例えば、窒化チタン（ＴｉＮ）等を含むバリア金属層である。第３金属層４０７は、タングステン（Ｗ）等である。

【0031】

上記のように、第１の比較例では、半導体部１００に接する第１金属層４０５がチタン（Ｔｉ）等を含む金属層となっている。これは、チタン（Ｔｉ）等を第１拡散領域１１０及び第２拡散領域１２０と反応させて、シリサイド１３０を形成するためである。このシリサイド１３０は、半導体部１００とコンタクト４００ｃ及び４００ｄとの界面における高抵抗化を防ぐために形成される。しかしながら、メモリセルアレイ領域ＭＡＲ形成時の高温処理により、シリサイド１３０の異常成長が発生してコンタクト不良を発生させる場合がある。

【0032】

それに対して、本実施形態に係る半導体装置では、第１金属層４０１がバリア金属層となっているため、半導体部１００とコンタクト４００ａ及び４００ｂとの間にシリサイド１３０が形成されることを抑制することができる。本実施形態に係る半導体装置では、シリサイドの形成が完全に防がれ、シリサイドが存在しない場合もある。これにより、高温処理によるコンタクト不良を抑制することが出来る。その結果、半導体部１００とコンタクト４００ａ及び４００ｂ周辺の耐熱性を向上させることが出来る。

【0033】

特に、第１の比較例の構造を図８に示すＣＵＡ構造の領域Ａに用いた場合、ＣＵＡ構造の製造プロセスでは、周辺回路領域ＰＣＲと、周辺回路ＰＣＲとメモリセルアレイ領域ＭＡＲとを結線するコンタクトを形成した後に、メモリセルアレイ領域ＭＡＲが形成される。一方で、メモリセルアレイ領域ＭＡＲの周辺に周辺回路領域ＰＣＲが設けられるＣＮＡ（ＣＭＯＳ Ｎｅｘｔ ｔｏ Ａｒｒａｙ）構造では、周辺回路領域ＰＣＲを形成し、メモリセルアレイ領域ＭＡＲを形成したのちに、それぞれのコンタクトを形成する。つまり、周辺回路ＰＣＲとメモリセルアレイ領域ＭＡＲとを結線するコンタクトと、メモリセルアレイ領域ＭＡＲを形成する順番は、ＣＮＡ構造とＣＵＡ構造を比較すると逆になった製造プロセスとなっている。そのため、ＣＵＡ構造の製造プロセスでは、周辺回路領域ＰＣＲとメモリセルアレイ領域ＭＡＲとを結線するコンタクトに対して、メモリセルアレイ領域ＭＡＲの製造工程に含まれる８５０℃以上の高温処理による熱負荷がかかってしまう。したがって、上述した本実施形態に係る半導体装置の効果（シリサイド異常成長の発生を抑制し耐熱性を向上させる）がより有効となる。

【0034】

つづいて、第２の利点について、第２の比較例を用いて説明する。図１０は、第２の比較例に係る半導体装置の構成を示す図である。図１０に示すように、第２の比較例のトランジスタＴｒ３は、半導体部１００に接続されたコンタクト４００ｅ及び４００ｆを備える。

【0035】

コンタクト４００ｅ及び４００ｆは、第１金属層４０８及び第２金属層４０９を含む。第１金属層４０８は、例えば、窒化チタン（ＴｉＮ）等を含むバリア金属層である。第２金属層４０９は、タングステン（Ｗ）等である。

【0036】

上記のように、第２の比較例では、半導体部１００に接する第１金属層４０８がバリア金属層となっている。そのため、第１の比較例を用いて説明したように、半導体部１００とコンタクト４００ｅ及び４００ｆ周辺の耐熱性が向上した構造となっている。しかしながら、バリア金属層と半導体部１００が接する構造では、半導体部１００とコンタクト４００ｃ及び４００ｄとの界面が高抵抗化してしまうということが分かっている。これは、コンタクトホールＣＨａ及びＣＨｂの形成後に、半導体部１００の上面に薄い自然酸化膜が形成されてしまうことに起因する。

【0037】

それに対して、本実施形態に係る半導体装置では、第１金属層４０１と第３金属層４０３との間に、第２金属層４０２が設けられた積層構造を備える。第１金属層４０１及び第３金属層４０３は、バリア金属層である。第２金属層４０２は、チタン（Ｔｉ）、ハフニウム（Ｈｆ）、アルミニウム（Ａｌ）等の電子親和力が高い金属を含む金属層。前述のとおり、第２金属層４０２は、電子親和力が高い金属を含む金属層であるため、還元作用によりスキャベンジング反応が生じ、半導体部１００の表面の自然酸化膜の酸素と反応して酸素を取り込む。これにより、自然酸化膜を薄膜化あるいは除去することが出来る。本実施形態に係る半導体装置では、自然酸化膜が完全に除去され、自然酸化膜が存在しない場合もある。そのため、第２の比較例に示す構成と比較して、半導体部１００とコンタクト４００ａ、４００ｂ間の抵抗値を低くすることができる。

【0038】

また、本実施形態に係る半導体装置では、第２金属層４０２によるスキャベンジング反応は、半導体部１００だけでなく、層間絶縁膜５００においても生じる。シリコン酸化物である層間絶縁膜５００においてスキャベンジング反応が生じることにより、コンタクト４００ａ及び４００ｂ近傍の層間絶縁膜５００は、酸素が抜かれた状態となり、誘電率が低下し、寄生容量も低下する。これにより、半導体基板１０１上に形成された半導体素子の動作速度を向上させることができる。

【0039】

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

【符号の説明】

【0040】

１００…半導体部、１０１…半導体基板、１１０…第１拡散領域、１２０…第２拡散領域、２００…電極部、２１０…ゲート絶縁膜、２２０…ゲート電極、２３０…キャップ絶縁膜、３１０…側壁絶縁膜、３２０…ライナー膜、４００ａ、４００ｂ…コンタクト、４０１…第１金属層、４０２…第２金属層、４０３…第３金属層、４０４…第４金属層、５００…層間絶縁膜

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】