特開 2023-160005 半導体装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2023160005

(43)【公開日】2023-11-02

(54)【発明の名称】半導体装置

(51)【国際特許分類】

   H01L 21/822 20060101AFI20231026BHJP

【ＦＩ】

H01L27/04 P

H01L27/04 A

【審査請求】未請求

【請求項の数】11

【出願形態】ＯＬ

(21)【出願番号】P 2022069989

(22)【出願日】2022-04-21

(71)【出願人】

【識別番号】302062931

【氏名又は名称】ルネサスエレクトロニクス株式会社

(74)【代理人】

【識別番号】110001195

【氏名又は名称】弁理士法人深見特許事務所

(72)【発明者】

【氏名】白石 信仁

(72)【発明者】

【氏名】鈴村 直仁

【テーマコード（参考）】

5F038

【Ｆターム（参考）】

5F038AR07

5F038AR08

5F038CA02

5F038CA20

5F038EZ14

5F038EZ15

5F038EZ20

(57)【要約】

【課題】製造工程の信頼性を確保することが可能な半導体装置を提供する。
【解決手段】半導体装置は、第１層間絶縁膜と、第２層間絶縁膜と、第１配線と、第２配線と、抵抗膜とを備えている。第１配線は、第１層間絶縁膜上に配置されている。第２層間絶縁膜は、第１層と第２層とを有する。第１層は、第１配線を覆うように第１層間絶縁膜上に配置されている。抵抗膜は、第１層上に配置されている。抵抗膜は、シリコンクロム、炭素が導入されているシリコンクロム、ニッケルクロム、窒化チタン及び窒化タンタルからなる群から選択される少なくとも１つを含んでいる。第２層は、抵抗膜を覆うように第１層上に配置されている。第２配線は、第２層上に配置されている。抵抗膜は、第２層間絶縁膜の厚さ方向において、第２配線よりも第１配線に近い。
【選択図】図１

【特許請求の範囲】

【請求項1】

第１層間絶縁膜と、
第２層間絶縁膜と、
第１配線と、
第２配線と、
抵抗膜とを備え、
前記第１配線は、前記第１層間絶縁膜上に配置されており、
前記第２層間絶縁膜は、第１層と、第２層とを有し、
前記第１層は、前記第１配線を覆うように前記第１層間絶縁膜上に配置されており、
前記抵抗膜は、前記第１層上に配置されており、
前記抵抗膜は、シリコンクロム、炭素が導入されているシリコンクロム、ニッケルクロム、窒化チタン及び窒化タンタルからなる群から選択される少なくとも１つを含み、
前記第２層は、前記抵抗膜を覆うように前記第１層上に配置されており、
前記第２配線は、前記第２層上に配置されており、
前記抵抗膜は、前記第２層間絶縁膜の厚さ方向において、前記第２配線よりも前記第１配線に近い、半導体装置。

【請求項2】

前記第２層上に配置されている第３配線をさらに備え、
前記第３配線は、前記第２配線と隣り合って並んでおり、
前記第２配線と前記第３配線との間には、隙間が設けられており、
前記隙間は、平面視において前記抵抗膜の少なくとも一部と重なっている、請求項１に記載の半導体装置。

【請求項3】

前記第２層上に配置されている第３配線をさらに備え、
前記第３配線は、前記第２配線と隣り合って並んでおり、
前記第２配線と前記第３配線との間には、隙間が設けられており、
前記隙間から露出している前記第２層の上面には、溝が形成されており、
前記隙間は、平面視において前記抵抗膜の少なくとも一部と重なっており、
前記抵抗膜は、前記第２層間絶縁膜の厚さ方向において、前記溝の底よりも前記第１配線に近い、請求項１に記載の半導体装置。

【請求項4】

絶縁体で形成されているエッチングストッパ膜をさらに備え、
前記エッチングストッパ膜は、前記抵抗膜上に配置されており、
前記第２層は、前記抵抗膜及び前記エッチングストッパ膜を覆うように前記第１層上に配置されている、請求項１に記載の半導体装置。

【請求項5】

前記絶縁体は、酸窒化シリコンで形成されている、請求項４に記載の半導体装置。

【請求項6】

前記エッチングストッパ膜は、前記抵抗膜をパターンニングするためのマスクである、請求項４に記載の半導体装置。

【請求項7】

前記第１配線及び前記第２配線は、それぞれアルミニウム又はアルミニウム合金で形成されている、請求項１に記載の半導体装置。

【請求項8】

前記第１層間絶縁膜の上面には、第１配線溝が形成されており、
前記第１配線は、前記第１配線溝に埋め込まれており、
前記第２層の上面には、第２配線溝が形成されており、
前記第２配線は、前記第２配線溝に埋め込まれており、
前記第１配線及び前記第２配線は、それぞれ銅又は銅合金で形成されている、請求項１に記載の半導体装置。

【請求項9】

前記抵抗膜は、前記第２層間絶縁膜の厚さ方向において、前記第２配線溝の底よりも前記第１配線に近い、請求項８に記載の半導体装置。

【請求項10】

前記第２配線の厚さは、前記第１配線の厚さよりも大きい、請求項１に記載の半導体装置。

【請求項11】

ビアプラグをさらに備え、
前記第１層には、前記第１層を厚さ方向に沿って貫通し、前記第１配線の一部を露出させるビアホールが形成されており、
前記ビアプラグは、前記ビアホールに埋め込まれており、かつ前記抵抗膜と前記第１配線とを電気的に接続している、請求項１に記載の半導体装置。

【発明の詳細な説明】

【技術分野】

【0001】

本開示は、半導体装置に関する。

【背景技術】

【0002】

特開２０１１－１５５１９２号公報（特許文献１）に記載の半導体装置は、第１層間絶縁膜及び第２層間絶縁膜と、複数の配線層と、金属配線層とを有している。第１配線は、最上層の配線層に含まれている配線である。第１配線は、第１層間絶縁膜上に配置されている。第２層間絶縁膜は、第１配線を覆うように第１層間絶縁膜上に配置されている。金属配線層は、第２層間絶縁膜上に配置されており、かつ第１配線に電気的に接続されている。金属配線層は、抵抗素子を構成している。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】特開２０１１－１５５１９２号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

特許文献１に記載の半導体装置において、最上層以外の配線層に含まれている配線を第２配線とし、第２配線を覆っている層間絶縁膜を第３層間絶縁膜とし、第３層間絶縁膜上に配置されている配線を第３配線とする。金属配線層を第３層間絶縁膜上に配置しようとする場合、第３配線を形成する際に第３層間絶縁膜がオーバーエッチングされ、第３層間絶縁膜から金属配線層が露出してしまうことがある。

【0005】

金属配線層がクロム等の高融点金属で形成されていると、金属配線層が第３層間絶縁膜から露出することによりクロム等が周囲に撒き散らされてしまい、製造工程の信頼性を低下させてしまう。その他の課題及び新規な特徴は、本明細書の記載及び添付図面から明らかになるであろう。

【課題を解決するための手段】

【0006】

本開示の半導体装置は、第１層間絶縁膜と、第２層間絶縁膜と、第１配線と、第２配線と、抵抗膜とを備える。第１配線は、第１層間絶縁膜上に配置されている。第２層間絶縁膜は、第１層と、第２層とを有する。第１層は、第１配線を覆うように第１層間絶縁膜上に配置されている。抵抗膜は、第１層上に配置されている。抵抗膜は、シリコンクロム、炭素が導入されているシリコンクロム、ニッケルクロム、窒化チタン及び窒化タンタルからなる群から選択される少なくとも１つを含む。第２層は、抵抗膜を覆うように第１層上に配置されている。第２配線は、第２層上に配置されている。抵抗膜は、第２層間絶縁膜の厚さ方向において、第２配線よりも第１配線に近い。

【発明の効果】

【0007】

本開示の半導体装置によると、製造工程における信頼性を確保することが可能である。

【図面の簡単な説明】

【0008】

【図1】半導体装置ＤＥＶ１の断面図である。

【図2】半導体装置ＤＥＶ１の製造工程図である。

【図3】第１配線形成工程Ｓ１を説明する断面図である。

【図4】第１層間絶縁膜形成工程Ｓ２を説明する断面図である。

【図5】ビアホール形成工程Ｓ３を説明する断面図である。

【図6】ビアプラグ形成工程Ｓ４を説明する断面図である。

【図7】抵抗膜形成工程Ｓ５を説明する断面図である。

【図8】第２層間絶縁膜形成工程Ｓ６を説明する断面図である。

【図9】第２配線形成工程Ｓ７を説明する断面図である。

【図10】半導体装置ＤＥＶ２の断面図である。

【図11】半導体装置ＤＥＶ３の断面図である。

【図12】半導体装置ＤＥＶ３の製造工程図である。

【図13】抵抗膜形成工程Ｓ９を説明する断面図である。

【図14】半導体装置ＤＥＶ４の断面図である。

【図15】半導体装置ＤＥＶ４の製造工程図である。

【図16】第１配線形成工程Ｓ１０を説明する断面図である。

【図17】第２配線形成工程Ｓ１１を説明する断面図である。

【図18】半導体装置ＤＥＶ５の断面図である。

【図19】半導体装置ＤＥＶ５の製造工程図である。

【発明を実施するための形態】

【0009】

本開示の実施形態の詳細を、図面を参照しながら説明する。以下の図面では、同一又は相当する部分に同一の参照符号を付し、重複する説明は繰り返さないものとする。

【0010】

（第１実施形態）
第１実施形態に係る半導体装置を説明する。第１実施形態に係る半導体装置を、半導体装置ＤＥＶ１とする。

【0011】

＜半導体装置ＤＥＶ１の構成＞
以下に、半導体装置ＤＥＶ１の構成を説明する。

【0012】

図１は、半導体装置ＤＥＶ１の断面図である。図１に示されるように、半導体装置ＤＥＶ１は、半導体基板ＳＵＢと、複数の層間絶縁膜ＩＬＤとを有している。複数の層間絶縁膜ＩＬＤは、半導体基板ＳＵＢ上に配置されている。半導体基板ＳＵＢは、例えば単結晶シリコン（Ｓｉ）により形成されている。層間絶縁膜ＩＬＤは、例えば、シリコン酸化物（ＳｉＯ_２）で形成されている。複数の層間絶縁膜ＩＬＤのうちの１つを、層間絶縁膜ＩＬＤ１とする。

【0013】

半導体装置ＤＥＶ１は、配線ＷＬ１及び配線ＷＬ２を有している。配線ＷＬ１及び配線ＷＬ２は、層間絶縁膜ＩＬＤ１上に配置されている。配線ＷＬ２は、配線ＷＬ１と間隔を空けて並んでいる。配線ＷＬ１と層間絶縁膜ＩＬＤ１との間及び配線ＷＬ２と層間絶縁膜ＩＬＤ１との間には、バリアメタルＢＭ１が配置されている。配線ＷＬ１上及び配線ＷＬ２上には、バリアメタルＢＭ２が配置されている。配線ＷＬ１及び配線ＷＬ２は、アルミニウム（Ａｌ）又はアルミニウム合金で形成されている。すなわち、配線ＷＬ１及び配線ＷＬ２は、アルミニウム配線である。バリアメタルＢＭ１及びバリアメタルＢＭ２は、窒化チタン（ＴｉＮ）膜及びチタン（Ｔｉ）膜の積層膜により構成されている。

【0014】

複数の層間絶縁膜ＩＬＤのうちの他の１つを、層間絶縁膜ＩＬＤ２とする。層間絶縁膜ＩＬＤ２は、第１層ＩＬＤ２ａと、第２層ＩＬＤ２ｂとを有している。第１層ＩＬＤ２ａは、配線ＷＬ１、配線ＷＬ２、バリアメタルＢＭ１及びバリアメタルＢＭ２を覆うように層間絶縁膜ＩＬＤ１上に配置されている。第１層ＩＬＤ２ａには、ビアホールＶＨ１及びビアホールＶＨ２が形成されている。ビアホールＶＨ１及びビアホールＶＨ２は、第１層ＩＬＤ２ａを厚さ方向に沿って貫通している。ビアホールＶＨ１の底部及びビアホールＶＨ２の底部において、それぞれ配線ＷＬ１の一部及び配線ＷＬ２の一部が露出している。「厚さ方向」は、層間絶縁膜ＩＬＤ１の上面や層間絶縁膜ＩＬＤ２の上面に垂直な方向と定義される。

【0015】

半導体装置ＤＥＶ１は、ビアプラグＶＰ１及びビアプラグＶＰ２を有している。ビアプラグＶＰ１及びビアプラグＶＰ２は、それぞれビアホールＶＨ１及びビアホールＶＨ２に埋め込まれている。ビアプラグＶＰ１の下端は、配線ＷＬ１に電気的に接続されている。ビアプラグＶＰ２の下端は、配線ＷＬ２に電気的に接続されている。ビアプラグＶＰ１及びビアプラグＶＰ２は、例えば、タングステン（Ｗ）で形成されている。

【0016】

半導体装置ＤＥＶ１は、抵抗膜ＲＦを有している。抵抗膜ＲＦは、シリコンクロム（ＳｉＣｒ）、炭素（Ｃ）が導入されているシリコンクロム、ニッケルクロム（ＮｉＣｒ）、窒化チタン及び窒化タンタル（ＴａＮ）からなる群から選択される少なくとも１つを含んでいる。抵抗膜ＲＦは、第１層ＩＬＤ２ａ上に配置されている。抵抗膜ＲＦは、ビアプラグＶＰ１の上端及びビアプラグＶＰ２の上端に電気的に接続されている。これにより、抵抗膜ＲＦは、配線ＷＬ１及び配線ＷＬ２に電気的に接続されている。

【0017】

第２層ＩＬＤ２ｂは、抵抗膜ＲＦを覆うように第１層ＩＬＤ２ａ上に配置されている。半導体装置ＤＥＶ１は、配線ＷＬ３及び配線ＷＬ４を有している。配線ＷＬ３及び配線ＷＬ４は、第２層ＩＬＤ２ｂ上に配置されている。配線ＷＬ３と層間絶縁膜ＩＬＤ２との間及び配線ＷＬ４と層間絶縁膜ＩＬＤ２との間に、バリアメタルＢＭ３が配置されている。配線ＷＬ１上及び配線ＷＬ２上には、バリアメタルＢＭ４が配置されている。

【0018】

配線ＷＬ３及び配線ＷＬ４は、アルミニウム又はアルミニウム合金で形成されている。すなわち、配線ＷＬ３及び配線ＷＬ４は、アルミニウム配線である。バリアメタルＢＭ３及びバリアメタルＢＭ４は、窒化チタン膜及びチタン膜の積層膜により構成されている。

【0019】

配線ＷＬ４は、配線ＷＬ３と間隔を空けて並んでいる。すなわち、配線ＷＬ３と配線ＷＬ４との間からは、第２層ＩＬＤ２ｂの上面が露出している。抵抗膜ＲＦは、層間絶縁膜ＩＬＤ２の厚さ方向において配線ＷＬ３（配線ＷＬ４）よりも配線ＷＬ１（配線ＷＬ２）に近い。つまり、抵抗膜ＲＦは、層間絶縁膜ＩＬＤ２の厚さ方向における中央（図１中に点線で示されている）よりも、配線ＷＬ１（配線ＷＬ２）側にある。このことを別の観点から言えば、層間絶縁膜ＩＬＤ２の厚さ方向における抵抗膜ＲＦの下面とバリアメタルＢＭ２の上面との間の距離は、層間絶縁膜ＩＬＤ２の厚さ方向における抵抗膜ＲＦの上面とバリアメタルＢＭ３の下面との間の距離又は抵抗膜ＲＦの上面と層間絶縁膜ＩＬＤ２の最上面との間の距離よりも小さい。ここで、層間絶縁膜ＩＬＤ２の厚さ方向における中央とは、層間絶縁膜ＩＬＤ２の最上面と配線ＷＬ１（配線ＷＬ２）との間における層間絶縁膜ＩＬＤ２の中央と定義される。すなわち、厚さ方向において、層間絶縁膜ＩＬＤ２の中央と層間絶縁膜ＩＬＤ２の最上面との間の距離は、層間絶縁膜ＩＬＤ２の中央と配線ＷＬ１（配線ＷＬ２）の上面との間の間隔と等しい。

【0020】

配線ＷＬ３と配線ＷＬ４との間から露出している第２層ＩＬＤ２ｂの上面には、溝ＴＲ１が形成されている。溝ＴＲ１は、平面視において、抵抗膜ＲＦの一部と重なっている。抵抗膜ＲＦは、好ましくは、層間絶縁膜ＩＬＤ２の厚さ方向において、溝ＴＲ１の底よりも配線ＷＬ１（配線ＷＬ２）に近い。

【0021】

複数の層間絶縁膜ＩＬＤのうちの他の１つを、層間絶縁膜ＩＬＤ３とする。層間絶縁膜ＩＬＤ３は、配線ＷＬ３及び配線ＷＬ４を覆うように層間絶縁膜ＩＬＤ２上に配置されている。図示されていないが、層間絶縁膜ＩＬＤ３上には、配線がさらに配置されている。

【0022】

＜半導体装置ＤＥＶ１の製造方法＞
以下に、半導体装置ＤＥＶ１の製造方法を説明する。

【0023】

図２は、半導体装置ＤＥＶ１の製造工程図である。図２に示されるように、半導体装置ＤＥＶ１の製造方法は、第１配線形成工程Ｓ１と、第１層間絶縁膜形成工程Ｓ２と、ビアホール形成工程Ｓ３と、ビアプラグ形成工程Ｓ４と、抵抗膜形成工程Ｓ５と、第２層間絶縁膜形成工程Ｓ６と、第２配線形成工程Ｓ７と、第３層間絶縁膜形成工程Ｓ８とを有している。

【0024】

第１配線形成工程Ｓ１が行われる前に、層間絶縁膜ＩＬＤ１及びそれよりも下層にある構造が形成されている。これらの構造は、従来公知の方法により形成されていればよいため、ここでは説明を省略する。

【0025】

図３は、第１配線形成工程Ｓ１を説明する断面図である。図３に示されるように、第１配線形成工程Ｓ１では、層間絶縁膜ＩＬＤ１上に、配線ＷＬ１、配線ＷＬ２、バリアメタルＢＭ１及びバリアメタルＢＭ２が形成される。第１配線形成工程Ｓ１では、第１に、例えばスパッタリング法により、バリアメタルＢＭ１、配線ＷＬ１（配線ＷＬ２）及びバリアメタルＢＭ２の構成材料が順次成膜される。第２に、成膜されたバリアメタルＢＭ２の構成材料上に、レジストパターンが形成される。レジストパターンは、フォトレジストを露光及び現像することにより形成される。

【0026】

第３に、上記のレジストパターンをマスクとして、成膜されたバリアメタルＢＭ１、配線ＷＬ１（配線ＷＬ２）及びバリアメタルＢＭ２の構成材料がエッチングされる。以上により、配線ＷＬ１、配線ＷＬ２、バリアメタルＢＭ１及びバリアメタルＢＭ２が形成される。上記のエッチングの際、バリアメタルＢＭ１、配線ＷＬ１（配線ＷＬ２）及びバリアメタルＢＭ２の残渣が層間絶縁膜ＩＬＤ１上に残されていると、この残渣を介して配線ＷＬ１と配線ＷＬ２とが短絡してしまう場合がある。配線ＷＬ１と配線ＷＬ２との間の確実な分離のため、層間絶縁膜ＩＬＤ１がオーバーエッチングされる。その結果、配線ＷＬ１と配線ＷＬ２との間から露出している層間絶縁膜ＩＬＤ１の上面には、溝が形成される。なお、配線ＷＬ１、配線ＷＬ２、バリアメタルＢＭ１及びバリアメタルＢＭ２の形成後には、上記のレジストパターンが除去される。

【0027】

図４は、第１層間絶縁膜形成工程Ｓ２を説明する断面図である。第１層間絶縁膜形成工程Ｓ２では、図４に示されるように、配線ＷＬ１、配線ＷＬ２、バリアメタルＢＭ１及びバリアメタルＢＭ２を覆うように、層間絶縁膜ＩＬＤ１上に第１層ＩＬＤ２ａが形成される。第１層間絶縁膜形成工程Ｓ２では、第１に、第１層ＩＬＤ２ａの構成材料が、配線ＷＬ１、配線ＷＬ２、バリアメタルＢＭ１及びバリアメタルＢＭ２を覆うように、層間絶縁膜ＩＬＤ１上に例えばＣＶＤ（Chemical Vapor Deposition）法により成膜される。第２に、成膜された第１層ＩＬＤ２ａの構成材料の上面が、例えばＣＭＰ（Chemical Mechanical Polishing）法により平坦化される。以上により、第１層ＩＬＤ２ａが形成される。

【0028】

図５は、ビアホール形成工程Ｓ３を説明する断面図である。図５に示されるように、ビアホール形成工程Ｓ３では、第１層ＩＬＤ２ａにビアホールＶＨ１及びビアホールＶＨ２が形成される。ビアホール形成工程Ｓ３では、第１に、第１層ＩＬＤ２ａ上に、レジストパターンが形成される。レジストパターンは、フォトレジストを露光及び現像することにより形成される。第２に、上記のレジストパターンをマスクとして第１層ＩＬＤ２ａがエッチングされる。以上により、ビアホールＶＨ１及びビアホールＶＨ２が形成される。なお、ビアホールＶＨ１及びビアホールＶＨ２の形成後には、上記のレジストパターンが除去される。

【0029】

図６は、ビアプラグ形成工程Ｓ４を説明する断面図である。図６に示されるように、ビアプラグ形成工程Ｓ４では、ビアホールＶＨ１中及びビアホールＶＨ２中にビアプラグＶＰ１及びビアプラグＶＰ２が形成される。ビアプラグ形成工程Ｓ４では、第１に、例えばＣＶＤ法により、ビアホールＶＨ１及びビアホールＶＨ２が、ビアプラグＶＰ１（ビアプラグＶＰ２）の構成材料により埋め込まれる。第２に、ビアホールＶＨ１及びビアホールＶＨ２からはみ出したビアプラグＶＰ１（ビアプラグＶＰ２）の構成材料が、例えばＣＭＰ法により除去される。以上により、ビアプラグＶＰ１及びビアプラグＶＰ２が形成される。

【0030】

図７は、抵抗膜形成工程Ｓ５を説明する断面図である。図７に示されるように、抵抗膜形成工程Ｓ５では、第１層ＩＬＤ２ａ上に抵抗膜ＲＦが形成される。抵抗膜形成工程Ｓ５では、第１に、第１層ＩＬＤ２ａ上に抵抗膜ＲＦの構成材料が、例えばスパッタリング法により成膜される。第２に、成膜された抵抗膜ＲＦの構成材料上にレジストパターンが形成される。レジストパターンは、フォトレジストを露光及び現像することにより形成される。第２に、上記のレジストパターンをマスクとして、成膜された抵抗膜ＲＦの構成材料がエッチングされる。以上により、抵抗膜ＲＦが形成される。なお、抵抗膜ＲＦの形成後に、上記のレジストパターンは除去される。

【0031】

図８は、第２層間絶縁膜形成工程Ｓ６を説明する断面図である。第２層間絶縁膜形成工程Ｓ６では、図８に示されるように、抵抗膜ＲＦを覆うように、第１層ＩＬＤ２ａ上に第２層ＩＬＤ２ｂが形成される。第２層間絶縁膜形成工程Ｓ６では、第１に、第２層ＩＬＤ２ｂの構成材料が、抵抗膜ＲＦを覆うように第１層ＩＬＤ２ａ上に例えばＣＶＤ法により成膜される。第２に、成膜された第２層ＩＬＤ２ｂの構成材料の上面が、例えばＣＭＰ法により平坦化される。以上により、第２層ＩＬＤ２ｂが形成される。

【0032】

図９は、第２配線形成工程Ｓ７を説明する断面図である。図９に示されるように、第２配線形成工程Ｓ７では、第２層ＩＬＤ２ｂ上に、配線ＷＬ３、配線ＷＬ４、バリアメタルＢＭ３及びバリアメタルＢＭ４が形成される。第２配線形成工程Ｓ７では、第１に、例えばスパッタリング法により、バリアメタルＢＭ３、配線ＷＬ３（配線ＷＬ４）及びバリアメタルＢＭ４の構成材料が順次成膜される。第２に、成膜されたバリアメタルＢＭ４の構成材料上にレジストパターンが形成される。レジストパターンは、フォトレジストを露光及び現像することにより形成される。

【0033】

第３に、上記のレジストパターンをマスクとして、成膜されたバリアメタルＢＭ３、配線ＷＬ３（配線ＷＬ４）及びバリアメタルＢＭ４の構成材料がエッチングされる。以上により、配線ＷＬ３、配線ＷＬ４、バリアメタルＢＭ３及びバリアメタルＢＭ４が形成される。上記のエッチングの際、バリアメタルＢＭ３、配線ＷＬ３（配線ＷＬ４）及びバリアメタルＢＭ４の構成材料の残渣が第２層ＩＬＤ２ｂ上に残されていると、この残渣を介して配線ＷＬ３と配線ＷＬ４とが短絡されてしまう場合がある。配線ＷＬ３と配線ＷＬ４との間の確実な分離のため、第２層ＩＬＤ２ｂがオーバーエッチングされる。その結果、配線ＷＬ３と配線ＷＬ４との間から露出している第２層ＩＬＤ２ｂの上面には、溝ＴＲ１が形成される。なお、上記のレジストパターンは、配線ＷＬ３、配線ＷＬ４、バリアメタルＢＭ３及びバリアメタルＢＭ４の形成後に除去される。

【0034】

第３層間絶縁膜形成工程Ｓ８では、配線ＷＬ３、配線ＷＬ４、バリアメタルＢＭ３及びバリアメタルＢＭ４を覆うように、第２層ＩＬＤ２ｂ上に層間絶縁膜ＩＬＤ３が形成される。第３層間絶縁膜形成工程Ｓ８では、第１に、層間絶縁膜ＩＬＤ３の構成材料が、配線ＷＬ３、配線ＷＬ４、バリアメタルＢＭ３及びバリアメタルＢＭ４を覆うように第２層ＩＬＤ２ｂ上に例えばＣＶＤ法により成膜される。第２に、成膜された層間絶縁膜ＩＬＤ３の構成材料の上面が、例えばＣＭＰ法により平坦化される。以上により、図１に示される構造の半導体装置ＤＥＶ１が形成される。

【0035】

＜半導体装置ＤＥＶ１の効果＞
半導体装置ＤＥＶ１の効果を、比較例に係る半導体装置と対比しながら説明する。比較例に係る半導体装置を、半導体装置ＤＥＶ２とする。

【0036】

図１０は、半導体装置ＤＥＶ２の断面図である。図１０に示されるように、半導体装置ＤＥＶ２では、抵抗膜ＲＦが層間絶縁膜ＩＬＤ２の厚さ方向における中央（図１０中に点線で示されている）の近傍にある。つまり、半導体装置ＤＥＶ２では、抵抗膜ＲＦと層間絶縁膜ＩＬＤ２の最上面との間の距離が、抵抗膜ＲＦと配線ＷＬ１の上面（配線ＷＬ２の上面）との間の距離に等しい。その他の点に関して、半導体装置ＤＥＶ２の構成は、半導体装置ＤＥＶ１の構成と共通している。

【0037】

半導体装置ＤＥＶ２では、抵抗膜ＲＦが層間絶縁膜ＩＬＤ２の厚さ方向における中央の近傍にあるため、層間絶縁膜ＩＬＤ２の厚さ方向における溝ＴＲ１と抵抗膜ＲＦとの間の距離が小さくなっている。そのため、半導体装置ＤＥＶ２では、第２配線形成工程Ｓ７が行われる際のオーバーエッチングにより、溝ＴＲ１の底から抵抗膜ＲＦが露出してしまうことがある。溝ＴＲ１の底から抵抗膜ＲＦが露出されて抵抗膜ＲＦがエッチングに用いられるプラズマに曝されると、抵抗膜ＲＦの構成材料が周辺に撒き散らされる。その結果、半導体装置ＤＥＶ２の製造工程では、製造工程の信頼性が低下するおそれがある。また、抵抗膜ＲＦが溝ＴＲ１の底から露出されてプラズマに曝されると、抵抗膜ＲＦの特性が大きく変動する、より具体的には抵抗膜ＲＦの抵抗値が上昇してしまうおそれがある。

【0038】

半導体装置ＤＥＶ２では、製造工程の信頼性低下や抵抗膜ＲＦの特性変動の抑制するために配線ＷＬ１（配線ＷＬ２）を平面視において抵抗膜ＲＦと重なるように配置する必要があるが、そうすると第２層ＩＬＤ２ｂ上の配線レイアウトの自由度が損なわれる。

【0039】

他方で、半導体装置ＤＥＶ１では、抵抗膜ＲＦが層間絶縁膜ＩＬＤ２の厚さ方向における中央よりも配線ＷＬ１（配線ＷＬ２）側にあるため、層間絶縁膜ＩＬＤ２の厚さ方向における溝ＴＲ１と抵抗膜ＲＦとの間の距離が大きくなっている。その結果、半導体装置ＤＥＶ１では、半導体装置ＤＥＶ２では、第２配線形成工程Ｓ７が行われる際のオーバーエッチングにより、溝ＴＲ１の底から抵抗膜ＲＦが露出しがたい。そのため、半導体装置ＤＥＶ１によると、第２層ＩＬＤ２ｂ上の配線レイアウトの自由度を損なうことなく、抵抗膜ＲＦの構成材料が周辺に撒き散らされることを抑制可能であるととともに抵抗膜ＲＦの特性変動を抑制可能である。

【0040】

半導体装置ＤＥＶ１では、抵抗膜ＲＦが層間絶縁膜ＩＬＤ２の厚さ方向における中央よりも配線ＷＬ１（配線ＷＬ２）側にある結果、層間絶縁膜ＩＬＤ２の厚さ方向における抵抗膜ＲＦと配線ＷＬ１（配線ＷＬ２）の間の距離が小さくなるため、抵抗膜ＲＦにおいて発生した熱が配線ＷＬ１（配線ＷＬ２）を介して放熱されやすくなる。抵抗膜ＲＦの放熱性は、抵抗膜ＲＦがビアプラグＶＰ１及びビアプラグＶＰ２により配線ＷＬ１及び配線ＷＬ２に電気的に接続されている場合には、さらに改善される。

【0041】

また、抵抗膜ＲＦが層間絶縁膜ＩＬＤ２の厚さ方向において溝ＴＲ１の底よりも配線ＷＬ１（配線ＷＬ２）に近い場合には、層間絶縁膜ＩＬＤ２の厚さ方向における溝ＴＲ１と抵抗膜ＲＦとの間の距離がさらに大きくなるため、抵抗膜ＲＦの構成材料が周辺に撒き散らされることをさらに抑制可能であるととともに、抵抗膜ＲＦの特性変動をさらに抑制可能である。この場合、層間絶縁膜ＩＬＤ２の厚さ方向における抵抗膜ＲＦと配線ＷＬ１（配線ＷＬ２）の間の距離がさらに小さくなるため、抵抗膜ＲＦの放熱性もさらに改善可能である。

【0042】

（第２実施形態）
第２実施形態に係る半導体装置を説明する。第２実施形態に係る半導体装置を、半導体装置ＤＥＶ３とする。ここでは、半導体装置ＤＥＶ１と異なる点を主に説明し、重複する説明は繰り返さないものとする。

【0043】

＜半導体装置ＤＥＶ３の構成＞
以下に、半導体装置ＤＥＶ３の構成を説明する。

【0044】

図１１は、半導体装置ＤＥＶ３の断面図である。図１１に示されるように、半導体装置ＤＥＶ３は、半導体基板ＳＵＢと、層間絶縁膜ＩＬＤ１、層間絶縁膜ＩＬＤ２及び層間絶縁膜ＩＬＤ３と、配線ＷＬ１、配線ＷＬ２、配線ＷＬ３及び配線ＷＬ４と、バリアメタルＢＭ１、バリアメタルＢＭ２、バリアメタルＢＭ３及びバリアメタルＢＭ４と、抵抗膜ＲＦと、ビアプラグＶＰ１及びビアプラグＶＰ２とを有している。

【0045】

半導体装置ＤＥＶ３では、層間絶縁膜ＩＬＤ２の厚さ方向において、抵抗膜ＲＦが、配線ＷＬ３（配線ＷＬ４）よりも配線ＷＬ１（配線ＷＬ２）に近い。半導体装置ＤＥＶ３では、抵抗膜ＲＦが、好ましくは、層間絶縁膜ＩＬＤ２の厚さ方向において溝ＴＲ１の底よりも配線ＷＬ１（配線ＷＬ２）に近い。これらの点に関して、半導体装置ＤＥＶ３の構成は、半導体装置ＤＥＶ１の構成と共通している。

【0046】

半導体装置ＤＥＶ３は、エッチングストッパ膜ＥＳＦをさらに有している。エッチングストッパ膜ＥＳＦは、絶縁性の材料で形成されている。エッチングストッパ膜ＥＳＦは、例えば酸窒化シリコン（ＳｉＯＮ）により形成されている。エッチングストッパ膜ＥＳＦは、例えば、抵抗膜ＲＦをパターンニングするためのマスク（ハードマスク）である。エッチングストッパ膜ＥＳＦの構成材料は、第２配線形成工程Ｓ７において行われるエッチングのエッチングレートが第２層ＩＬＤ２ｂの構成材料よりも小さくなるように選択される。半導体装置ＤＥＶ３では、第２層ＩＬＤ２ｂが、抵抗膜ＲＦ及びエッチングストッパ膜ＥＳＦを覆うように層間絶縁膜ＩＬＤ１上に配置されている。これらの点に関して、半導体装置ＤＥＶ３の構成は、半導体装置ＤＥＶ１の構成と異なっている。

【0047】

＜半導体装置ＤＥＶ３の製造方法＞
以下に、半導体装置ＤＥＶ３の製造方法を説明する。

【0048】

図１２は、半導体装置ＤＥＶ３の製造工程図である。図１２に示されるように、半導体装置ＤＥＶ３の製造方法は、第１配線形成工程Ｓ１と、第１層間絶縁膜形成工程Ｓ２と、ビアホール形成工程Ｓ３と、ビアプラグ形成工程Ｓ４と、抵抗膜形成工程Ｓ９と、第２層間絶縁膜形成工程Ｓ６と、第２配線形成工程Ｓ７と、第３層間絶縁膜形成工程Ｓ８とを有している。すなわち、半導体装置ＤＥＶ３の製造方法は、抵抗膜形成工程Ｓ５に代えて抵抗膜形成工程Ｓ９を有している点に関して、半導体装置ＤＥＶ１の製造方法と異なっている。

【0049】

図１３は、抵抗膜形成工程Ｓ９を説明する断面図である。図１３に示されるように、抵抗膜形成工程Ｓ９では、第１層ＩＬＤ２ａ上に抵抗膜ＲＦが形成されるとともに、抵抗膜ＲＦ上にエッチングストッパ膜ＥＳＦが形成される。抵抗膜形成工程Ｓ９では、第１に、第１層ＩＬＤ２ａ上に、抵抗膜ＲＦの構成材料及びエッチングストッパ膜ＥＳＦの構成材料が順次成膜される。第２に、成膜されたエッチングストッパ膜ＥＳＦ上に、レジストパターンが形成される。第３に、上記のレジストパターンをマスクとして、エッチングストッパ膜ＥＳＦの構成材料がエッチングされる。これにより、エッチングストッパ膜ＥＳＦが形成される。なお、エッチングストッパ膜ＥＳＦの形成後に、上記のレジストパターンは除去される。

【0050】

第４に、エッチングストッパ膜ＥＳＦをマスクとして、成膜された抵抗膜ＲＦの構成材料がエッチングされる。なお、抵抗膜ＲＦの形成後に、エッチングストッパ膜ＥＳＦは除去されない。以上により、抵抗膜ＲＦ及びエッチングストッパ膜ＥＳＦが形成される。

【0051】

＜半導体装置ＤＥＶ３の効果＞
以下に、半導体装置ＤＥＶ３の効果を説明する。

【0052】

半導体装置ＤＥＶ３では、第２配線形成工程Ｓ７において行われるオーバーエッチングにより溝ＴＲ１の底からエッチングストッパ膜ＥＳＦが露出しても、エッチングストッパ膜ＥＳＦの構成材料と層間絶縁膜ＩＬＤ２の構成材料とが異なるため、当該オーバーエッチングがエッチングストッパ膜ＥＳＦにより停止される。そのため、半導体装置ＤＥＶ３によると、第２配線形成工程Ｓ７が行われる際のオーバーエッチングにより溝ＴＲ１の底から抵抗膜ＲＦが露出しがたく、抵抗膜ＲＦの構成材料が周辺に撒き散らされること及び抵抗膜ＲＦの特性変動をさらに抑制可能である。

【0053】

（第３実施形態）
第３実施形態に係る半導体装置を説明する。第３実施形態に係る半導体装置を、半導体装置ＤＥＶ４とする。ここでは、半導体装置ＤＥＶ１と異なる点を主に説明し、重複する説明は繰り返さないものとする。

【0054】

＜半導体装置ＤＥＶ４の構成＞
以下に、半導体装置ＤＥＶ４の構成を説明する。

【0055】

図１４は、半導体装置ＤＥＶ４の断面図である。図１４に示されるように、半導体装置ＤＥＶ３は、半導体基板ＳＵＢと、層間絶縁膜ＩＬＤ１、層間絶縁膜ＩＬＤ２及び層間絶縁膜ＩＬＤ３と、配線ＷＬ１、配線ＷＬ２及び配線ＷＬ３と、抵抗膜ＲＦと、ビアプラグＶＰ１及びビアプラグＶＰ２とを有している。半導体装置ＤＥＶ４では、抵抗膜ＲＦが、層間絶縁膜ＩＬＤ２の厚さ方向における中央（図１４中において点線で示されている）よりも配線ＷＬ１（配線ＷＬ２）側にある。これらの点に関して、半導体装置ＤＥＶ４の構成は、半導体装置ＤＥＶ１の構成と共通している。

【0056】

半導体装置ＤＥＶ４では、層間絶縁膜ＩＬＤ１の上面に、配線溝ＴＲ２及び配線溝ＴＲ３が形成されている。半導体装置ＤＥＶ４では、第２層ＩＬＤ２ｂの上面に、配線溝ＴＲ４が形成されている。半導体装置ＤＥＶ４では、配線ＷＬ１、配線ＷＬ２及び配線ＷＬ３が、それぞれ配線溝ＴＲ２、配線溝ＴＲ３及び配線溝ＴＲ４に埋め込まれている。半導体装置ＤＥＶ４では、配線ＷＬ１、配線ＷＬ２及び配線ＷＬ３が銅（Ｃｕ）配線である。すなわち、半導体装置ＤＥＶ４では、配線ＷＬ１、配線ＷＬ２及び配線ＷＬ３が銅又は銅合金により形成されている。

【0057】

半導体装置ＤＥＶ４では、ビアプラグＶＰ１及びビアプラグＶＰ２は、それぞれビアホールＶＨ１及びビアホールＶＨ２に埋め込まれている。ビアプラグＶＰ１及びビアプラグＶＰ２は、例えば、タングステン又は銅で形成されている。

【0058】

半導体装置ＤＥＶ４では、配線溝ＴＲ４が平面視において抵抗膜ＲＦの少なくとも一部に重なっている。半導体装置ＤＥＶ４では、層間絶縁膜ＩＬＤ２の厚さ方向において、抵抗膜ＲＦが、配線溝ＴＲ４の底よりも配線ＷＬ１（配線ＷＬ２）に近い。

【0059】

半導体装置ＤＥＶ４では、配線溝ＴＲ２の底面上及び側面上並びに配線溝ＴＲ３の底面上及び側面上にバリアメタルＢＭ５が配置されており、配線溝ＴＲ４の底面上及び側面上にバリアメタルＢＭ６が配置されている。これらの点に関して、半導体装置ＤＥＶ４の構成は、半導体装置ＤＥＶ１の構成と異なっている。

【0060】

＜半導体装置ＤＥＶ４の製造方法＞
以下に、半導体装置ＤＥＶ４の製造方法を説明する。

【0061】

図１５は、半導体装置ＤＥＶ４の製造工程図である。図１５に示されるように、半導体装置ＤＥＶ４の製造方法は、第１配線形成工程Ｓ１に代えて第１配線形成工程Ｓ１０を有しており、第２配線形成工程Ｓ７に代えて第２配線形成工程Ｓ１１を有している。半導体装置ＤＥＶ４の製造方法は、これらの点に関して、半導体装置ＤＥＶ１の製造方法と異なっている。

【0062】

図１６は、第１配線形成工程Ｓ１０を説明する断面図である。第１配線形成工程Ｓ１０では、図１６に示されるように、配線溝ＴＲ２、配線溝ＴＲ３、バリアメタルＢＭ５、配線ＷＬ１及び配線ＷＬ２が形成される。第１配線形成工程Ｓ１０では、第１に、層間絶縁膜ＩＬＤ１の上面に、配線溝ＴＲ２及び配線溝ＴＲ３が形成される。配線溝ＴＲ２及び配線溝ＴＲ３は、層間絶縁膜ＩＬＤ１上に配置されているレジストパターンをマスクとして層間絶縁膜ＩＬＤ１の上面をエッチングすることにより形成される。なお、このレジストパターンは、配線溝ＴＲ２及び配線溝ＴＲ３の形成後に除去される。

【0063】

第２に、層間絶縁膜ＩＬＤ１上に、バリアメタルＢＭ５の構成材料がスパッタリング法等により成膜される。第３に、バリアメタルＢＭ５上に、スパッタリング法等によりシード層が形成される。第４に、上記のシード層に通電して電解めっきを行うことにより、配線溝ＴＲ２及び配線溝ＴＲ３が、配線ＷＬ１（配線ＷＬ２）の構成材料により埋め込まれる。第５に、配線溝ＴＲ２及び配線溝ＴＲ３からはみ出しているバリアメタルＢＭ５の構成材料及び配線ＷＬ１（配線ＷＬ２）の構成材料が、例えばＣＭＰ法により除去される。以上により、バリアメタルＢＭ５、配線ＷＬ１及び配線ＷＬ２が形成される。

【0064】

図１７は、第２配線形成工程Ｓ１１を説明する断面図である。第２配線形成工程Ｓ１１では、図１７に示されるように、配線溝ＴＲ４、バリアメタルＢＭ６及び配線ＷＬ３が形成される。第２配線形成工程Ｓ１１では、第１に、第２層ＩＬＤ２ｂの上面に、配線溝ＴＲ４が形成される。配線溝ＴＲ４は、第２層ＩＬＤ２ｂ上に配置されているレジストパターンをマスクとして第２層ＩＬＤ２ｂの上面をエッチングすることにより形成される。なお、このレジストパターンは、配線溝ＴＲ４の形成後に除去される。

【0065】

第２に、第２層ＩＬＤ２ｂ上に、バリアメタルＢＭ６の構成材料がスパッタリング法等により成膜される。第４に、バリアメタルＢＭ６上に、スパッタリング法等によりシード層が形成される。第４に、上記のシード層に通電して電解めっきを行うことにより、配線溝ＴＲ４が配線ＷＬ３の構成材料により埋め込まれる。第５に、配線溝ＴＲ４からはみ出しているバリアメタルＢＭ６の構成材料及び配線ＷＬ３の構成材料が、例えばＣＭＰ法により除去される。以上により、バリアメタルＢＭ６及び配線ＷＬ３が形成される。

【0066】

＜半導体装置ＤＥＶ４の効果＞
以下に、半導体装置ＤＥＶ４の効果を説明する。

【0067】

半導体装置ＤＥＶ４では、抵抗膜ＲＦが層間絶縁膜ＩＬＤ２の厚さ方向における中央よりも配線ＷＬ１（配線ＷＬ２）側にある。そのため、第２配線形成工程Ｓ１１において配線溝ＴＲ４を形成するエッチングが行われる際に、配線溝ＴＲ４の底から抵抗膜ＲＦが露出しがたい。そのため、半導体装置ＤＥＶ４によると、抵抗膜ＲＦの構成材料が周辺に撒き散らされること及び抵抗膜ＲＦの特性変動を抑制可能である。

【0068】

半導体装置ＤＥＶ４では、配線ＷＬ１、配線ＷＬ２及び配線ＷＬ３が、銅配線である。銅は、アルミニウムと比較して高い熱伝導率を有する。そのため、半導体装置ＤＥＶ４では、配線ＷＬ１、配線ＷＬ２及び配線ＷＬ３がアルミニウム配線である場合と比較して、抵抗膜ＲＦにおいて発生した熱が配線ＷＬ１（配線ＷＬ２）を介してより放熱されやすくなる。抵抗膜ＲＦの放熱性は、抵抗膜ＲＦがビアプラグＶＰ１及びビアプラグＶＰ２により配線ＷＬ１及び配線ＷＬ２に電気的に接続されている場合には、さらに改善される。

【0069】

（第４実施形態）
第４実施形態に係る半導体装置を説明する。第４実施形態に係る半導体装置を、半導体装置ＤＥＶ５とする。ここでは、半導体装置ＤＥＶ１と異なる点を主に説明し、重複する説明は繰り返さないものとする。

【0070】

＜半導体装置ＤＥＶ５の構成＞
以下に、半導体装置ＤＥＶ５の構成を説明する。

【0071】

図１８は、半導体装置ＤＥＶ５の断面図である。図１８に示されるように、半導体装置ＤＥＶ５は、半導体基板ＳＵＢと、層間絶縁膜ＩＬＤ１及び層間絶縁膜ＩＬＤ２と、配線ＷＬ１、配線ＷＬ２、配線ＷＬ３及び配線ＷＬ４と、バリアメタルＢＭ１、バリアメタルＢＭ２、バリアメタルＢＭ３及びバリアメタルＢＭ４と、抵抗膜ＲＦと、ビアプラグＶＰ１及びビアプラグＶＰ２とを有している。

【0072】

半導体装置ＤＥＶ５では、層間絶縁膜ＩＬＤ２の厚さ方向において、抵抗膜ＲＦが、配線ＷＬ３（配線ＷＬ４）よりも配線ＷＬ１（配線ＷＬ２）に近い。半導体装置ＤＥＶ５では、抵抗膜ＲＦが、好ましくは、層間絶縁膜ＩＬＤ２の厚さ方向において溝ＴＲ１の底よりも配線ＷＬ１（配線ＷＬ２）に近い。これらの点に関して、半導体装置ＤＥＶ５の構成は、半導体装置ＤＥＶ１の構成と共通している。

【0073】

半導体装置ＤＥＶ５では、配線ＷＬ３の厚さが配線ＷＬ１の厚さ及び配線ＷＬ２の厚さよりも大きく、配線ＷＬ４の厚さが配線ＷＬ１の厚さ及び配線ＷＬ２の厚さよりも大きくなっている。半導体装置ＤＥＶ５では、配線ＷＬ１、配線ＷＬ２、配線ＷＬ３及び配線ＷＬ４が、例えばグローバル配線である。半導体装置ＤＥＶ５では、配線ＷＬ３及び配線ＷＬ４が例えば最上層の配線である。そのため、半導体装置ＤＥＶ５は、層間絶縁膜ＩＬＤ３に代えて、パッシベーション膜ＰＶを有している。パッシベーション膜ＰＶは、配線ＷＬ３及び配線ＷＬ４を覆うように、第２層ＩＬＤ２ｂ上に配置されている。パッシベーション膜ＰＶは、例えば窒化シリコン（ＳｉＮ）により形成されている。半導体装置ＤＥＶ５は、これらの点に関して、半導体装置ＤＥＶ１の構成と異なっている。

【0074】

＜半導体装置ＤＥＶ５の製造方法＞
以下に、半導体装置ＤＥＶ５の製造方法を説明する。

【0075】

図１９は、半導体装置ＤＥＶ５の製造工程図である。図１９に示されるように、半導体装置ＤＥＶ５の製造方法は、第１配線形成工程Ｓ１と、第１層間絶縁膜形成工程Ｓ２と、ビアホール形成工程Ｓ３と、ビアプラグ形成工程Ｓ４と、抵抗膜形成工程Ｓ５と、第２層間絶縁膜形成工程Ｓ６と、第２配線形成工程Ｓ７と、パッシベーション膜形成工程Ｓ１２とを有している。すなわち、半導体装置ＤＥＶ５の製造方法は、第３層間絶縁膜形成工程Ｓ８に代えてパッシベーション膜形成工程Ｓ１２を有している点に関して、半導体装置ＤＥＶ１の製造方法と異なっている。なお、パッシベーション膜形成工程Ｓ１２では、パッシベーション膜ＰＶが、例えばＣＶＤ法により、配線ＷＬ３及び配線ＷＬ４を覆うように第２層ＩＬＤ２ｂ上に形成される。

【0076】

＜半導体装置ＤＥＶ５の効果＞
以下に、半導体装置ＤＥＶ５の効果を説明する。

【0077】

配線ＷＬ３及び配線ＷＬ４の厚さが大きくなると、第２配線形成工程Ｓ７におけるオーバーエッチング量が増加するため、溝ＴＲ１が深くなる。すなわち、配線ＷＬ３及び配線ＷＬ４の厚さが大きくなると、溝ＴＲ１の底から抵抗膜ＲＦが露出しやすくなる。

【0078】

しかしながら、半導体装置ＤＥＶ５では、層間絶縁膜ＩＬＤ２の厚さ方向において抵抗膜ＲＦが配線ＷＬ３（配線ＷＬ４）よりも配線ＷＬ１（配線ＷＬ２）に近いため、溝ＴＲ１が深くなっても、溝ＴＲ１の底から抵抗膜ＲＦが露出しにくい。このように、半導体装置ＤＥＶ５によると、配線ＷＬ３及び配線ＷＬ４が配線ＷＬ１（配線ＷＬ２）よりも厚くなる場合であっても、抵抗膜ＲＦの構成材料が周辺に撒き散らされること及び抵抗膜ＲＦの特性変動を抑制可能である。

【0079】

なお、半導体装置ＤＥＶ５では、グローバル配線層に抵抗膜ＲＦが配置されていることにより、抵抗膜ＲＦを半導体装置ＤＥＶ５に含まれている複数の回路間で共用することができるため、チップ面積を縮小することが可能となる。

【0080】

以上、本発明者によってなされた発明を実施形態に基づき具体的に説明したが、本発明は上記の実施形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

【符号の説明】

【0081】

ＢＭ１，ＢＭ２，ＢＭ３，ＢＭ４，ＢＭ５，ＢＭ６ バリアメタル、ＤＥＶ１，ＤＥＶ２，ＤＥＶ３，ＤＥＶ４，ＤＥＶ５ 半導体装置、ＥＳＦ エッチングストッパ膜、ＩＬＤ 層間絶縁膜、ＩＬＤ１，ＩＬＤ２ 層間絶縁膜、ＩＬＤ２ａ 第１層、ＩＬＤ２ｂ 第２層、ＩＬＤ３ 層間絶縁膜、ＰＶ パッシベーション膜、ＲＦ 抵抗膜、Ｓ１ 第１配線形成工程、Ｓ２ 第１層間絶縁膜形成工程、Ｓ３ ビアホール形成工程、Ｓ４ ビアプラグ形成工程、Ｓ５ 抵抗膜形成工程、Ｓ６ 第２層間絶縁膜形成工程、Ｓ７ 第２配線形成工程、Ｓ８ 第３層間絶縁膜形成工程、Ｓ９ 抵抗膜形成工程、Ｓ１０ 第１配線形成工程、Ｓ１１ 第２配線形成工程、Ｓ１２ パッシベーション膜形成工程、ＳＵＢ 半導体基板、ＴＲ１ 溝、ＴＲ２，ＴＲ３，ＴＲ４ 配線溝、ＶＨ１，ＶＨ２ ビアホール、ＶＰ１，ＶＰ２ ビアプラグ、ＷＬ１，ＷＬ２，ＷＬ３，ＷＬ４ 配線。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】

【図17】

【図18】

【図19】