特開 2023-160645 半導体ユニット

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2023160645

(43)【公開日】2023-11-02

(54)【発明の名称】半導体ユニット

(51)【国際特許分類】

   H01L 25/07 20060101AFI20231026BHJP

   H02M 7/48 20070101ALI20231026BHJP

【ＦＩ】

H01L25/04 C

H02M7/48 Z

【審査請求】未請求

【請求項の数】9

【出願形態】ＯＬ

(21)【出願番号】P 2022071134

(22)【出願日】2022-04-22

(71)【出願人】

【識別番号】000005234

【氏名又は名称】富士電機株式会社

(74)【代理人】

【識別番号】110002918

【氏名又は名称】弁理士法人扶桑国際特許事務所

(72)【発明者】

【氏名】五十嵐 征輝

【テーマコード（参考）】

5H770

【Ｆターム（参考）】

5H770AA15

5H770AA21

5H770DA05

5H770DA44

5H770JA11W

5H770QA06

5H770QA12

5H770QA16

5H770QA22

5H770QA33

(57)【要約】

【課題】並列に接続された半導体モジュール間のスイッチング時の電流分担を均等化する。
【解決手段】ラミネート配線１３は、キャパシタ１１ａ～１１ｄの端子１１ａ１～１１ｄ１と半導体モジュール１２ａ～１２ｆの各正端子１２ａ１～１２ｆ１とを接続する第１導電体１３ａと、キャパシタ１１ａ～１１ｄの端子１１ａ２～１１ｄ２と各負端子１２ａ２～１２ｆ２とを接続する第２導電体１３ｂと、絶縁体１３ｃとを有する。ここで、第１導電体１３ａ及び第２導電体１３ｂの少なくとも一方（図１の例では両方）にスリット１３ａ１～１３ａ５，１３ｂ１～１３ｂ５を設けることで、端子１１ａ１～１１ｄ１から最も近い正端子１２ａ１～１２ｆ１までのインダクタンス値と、負端子１２ａ２～１２ｆ２から最も近い端子１１ａ２～１１ｄ２までのインダクタンス値との合計値のばらつきが半導体モジュール１２ａ～１２ｆの間で１０ｎＨ以下となるようにしている。
【選択図】図１

【特許請求の範囲】

【請求項1】

第１の端子及び第２の端子を有する１または複数のキャパシタと、
それぞれが、正端子、負端子及び第１出力端子を有する複数の半導体モジュールと、
前記第１の端子と各前記正端子とを接続する第１導電体と、前記第２の端子と各前記負端子とを接続する第２導電体と、前記第１導電体と前記第２導電体との間に配置され、前記第１導電体と前記第２導電体とを絶縁する絶縁体とを有し、前記第１導電体及び前記第２導電体の少なくとも一方にスリットを設けることで、前記第１の端子から最も近い前記正端子までのインダクタンス値と、前記負端子から最も近い前記第２の端子までのインダクタンス値との合計値のばらつきが前記複数の半導体モジュールの間で１０ｎＨ以下となるラミネート配線と、
それぞれの前記第１出力端子に接続される各接続部と、第２出力端子と、前記各接続部と前記第２出力端子とを電気的に接続する中間部と、を有する出力配線と、
を備える半導体ユニット。

【請求項2】

前記スリットは、前記第１導電体及び前記第２導電体の両方に設けられ、平面視で重なる位置に配置されている、請求項１に記載の半導体ユニット。

【請求項3】

前記スリットは、前記第１の端子と前記正端子とを接続する前記第１導電体の経路の配線幅、または、前記第２の端子と前記負端子とを接続する前記第２導電体の経路の配線幅の少なくとも一方が、前記１または複数のキャパシタとの距離が近い程、狭くなるように設けられている、請求項１に記載の半導体ユニット。

【請求項4】

前記出力配線は、前記各接続部から前記第２出力端子までのインダクタンス値のばらつきが１０ｎＨ以下である、請求項１乃至３の何れか一項に記載の半導体ユニット。

【請求項5】

前記中間部は、前記第２出力端子から離れている部分ほど配線幅が広くなるように形成されている、請求項１に記載の半導体ユニット。

【請求項6】

前記複数の半導体モジュールは、環状に配置されており、前記複数の半導体モジュールのそれぞれの前記正端子は、環の中央部分に配置される前記第１導電体を介して、前記第１の端子に電気的に接続され、前記複数の半導体モジュールのそれぞれの前記負端子は、前記中央部分に配置される前記第２導電体を介して、前記第２の端子に電気的に接続されている、請求項１に記載の半導体ユニット。

【請求項7】

環状に配置された前記複数の半導体モジュールは、高さ、長さ、または幅を表す３辺のうち、最も長い辺が、前記環の中心軸に平行になるように配置されている、請求項６に記載の半導体ユニット。

【請求項8】

前記出力配線の前記各接続部は、環状に配置された前記複数の半導体モジュールのそれぞれの前記第１出力端子から、前記環の中心軸方向に伸びるように形成されている、請求項６に記載の半導体ユニット。

【請求項9】

前記出力配線と前記ラミネート配線のそれぞれは、前記環の中心軸を同軸とした同軸配線部を含む、請求項６に記載の半導体ユニット。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、並列に接続される複数の半導体モジュールを有する半導体ユニットに関する。

【背景技術】

【0002】

通電電流能力を向上させるため、ＩＧＢＴ（Insulated Gate Bipolar Transistor）やパワーＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）などのスイッチング素子を含む半導体モジュールを複数並列接続した半導体ユニットがある。

【0003】

また、第１導電体と第２導電体を含むラミネート配線を用いて、半導体モジュールを複数並列接続する技術がある。たとえば、直流電源として機能するキャパシタの２つの端子のうち一方に接続される第１導電体に、各半導体モジュールの正端子が接続され、キャパシタの２つの端子のうち他方に接続される第２導電体に、各半導体モジュールの負端子が接続される。複数の半導体モジュールの出力端子は、半導体ユニットの出力端子に電気的に接続される。

【0004】

なお、従来、並列に接続された複数の半導体スイッチを含むインバータユニットにおいて、入力配線と対向の位置に出力配線を配置し、電流のアンバランスが生じないように電流経路を一番長い経路で揃えたような構造とする技術がある（たとえば、特許文献１参照）。しかし、この構造の場合、電流経路が長くなるため配線インダクタンスが大きくなり、スイッチング時のサージ電圧が大きくなる。また、スイッチング時の高周波電流が流れる経路も長くなるため、放射ノイズなどのＥＭＩ（Electro-Magnetic Interference）問題も発生する。

【0005】

なお、従来、複数並列に接続した半導体モジュールにおける電流のアンバランスを解消するためにブスバーにスリットを設けることが提案されている（たとえば、特許文献２，３参照）。また、並列接続された複数の半導体チップにおいて、各チップのエミッタ電極を、個別に配置されたターミナルを介して、同じ導電部材に接続することが知られている（たとえば、特許文献４参照）。

【0006】

また、複数の半導体モジュールの配置の仕方に関して、回転軸の周りにコンデンサモジュールを設け、そのコンデンサモジュールの外周面上に複数の半導体モジュールを周方向に並べて配置する手法がある（たとえば、特許文献５参照）。また、モータの軸などを通すための孔が形成された円筒状のケースの周囲に、複数の半導体モジュールを同心円状に配置する手法がある（たとえば、特許文献６参照）。

【0007】

また、並列に接続したスイッチング素子のエミッタに接続される配線に流れる循環電流を検出し、その結果に基づいてゲート駆動回路により各スイッチング素子のオンオフを制御する技術がある（たとえば、特許文献７参照）。

【先行技術文献】

【特許文献】

【0008】

【特許文献1】特開２０１６－１７４５０３号公報

【特許文献2】特開２０１７－１３９９１５号公報

【特許文献3】特開２００６－２０３９７４号公報

【特許文献4】特開２０２０－１５６３１０号公報

【特許文献5】特開２０２１－１９３８３号公報

【特許文献6】国際公開第２０１６－１２５６７３号

【特許文献7】特開２０１５－１４９８２８号公報

【発明の概要】

【発明が解決しようとする課題】

【0009】

ラミネート配線を用いてキャパシタと各半導体モジュールの正負端子を接続することで、複数の半導体モジュールを並列接続する技術では、キャパシタと各半導体モジュールの正負端子との間で、配線インダクタンスが不均等となる。また、各半導体モジュールの出力端子と、半導体ユニットの出力端子との間で配線インダクタンスが不均等となる。このため、スイッチング時の電流分担も不均等となる問題があった。

【0010】

本発明は、このような点に鑑みてなされたものであり、並列に接続された半導体モジュール間のスイッチング時の電流分担を均等化可能な半導体ユニットを提供することを目的とする。

【課題を解決するための手段】

【0011】

本発明の一観点によれば、第１の端子及び第２の端子を有する１または複数のキャパシタと、それぞれが、正端子、負端子及び第１出力端子を有する複数の半導体モジュールと、前記第１の端子と各前記正端子とを接続する第１導電体と、前記第２の端子と各前記負端子とを接続する第２導電体と、前記第１導電体と前記第２導電体との間に配置され、前記第１導電体と前記第２導電体とを絶縁する絶縁体とを有し、前記第１導電体及び前記第２導電体の少なくとも一方にスリットを設けることで、前記第１の端子から最も近い前記正端子までのインダクタンス値と、前記負端子から最も近い前記第２の端子までのインダクタンス値との合計値のばらつきが前記複数の半導体モジュールの間で１０ｎＨ以下となるラミネート配線と、それぞれの前記第１出力端子に接続される各接続部と、第２出力端子と、前記各接続部と前記第２出力端子とを電気的に接続する中間部と、を有する出力配線と、を備える半導体ユニットが提供される。

【発明の効果】

【0012】

開示の技術によれば、並列に接続された半導体モジュール間のスイッチング時の電流分担を均等化できる。

【図面の簡単な説明】

【0013】

【図1】第１の実施の形態の半導体ユニットを示す平面図である。

【図2】第１導電体と第２導電体に設けられたスリットの例を示す斜視図である。

【図3】第１の実施の形態の半導体ユニットの等価回路の一例を示す図である。

【図4】比較例の半導体ユニットを示す平面図である。

【図5】比較例の半導体ユニットの等価回路を示す図である。

【図6】第１の実施の形態の半導体ユニットの変形例を示す平面図である。

【図7】第２の実施の形態の半導体ユニットを示す平面図である。

【図8】図７のＶＩＩＩ－ＶＩＩＩ線における断面図である。

【図9】キャパシタとラミネート配線との接続関係を示す平面図である。

【図10】同軸配線部の一例を示す斜視図である。

【図11】第２の実施の形態の半導体ユニットの変形例を示す平面図である。

【図12】図１１のＸＩＩ－ＸＩＩ線における断面図である。

【発明を実施するための形態】

【0014】

以下、発明を実施するための形態を、図面を参照しつつ説明する。なお、以下の説明において、「上」、「下」、「おもて面」、「裏面」は、相対的な位置関係を特定する便宜的な表現に過ぎず、本発明の技術的思想を限定するものではない。たとえば、「上」及び「下」は、必ずしも地面に対する鉛直方向を意味しない。つまり、「上」及び「下」の方向は、重力方向に限定されない。

【0015】

（第１の実施の形態）
図１は、第１の実施の形態の半導体ユニットを示す平面図である。
半導体ユニット１０は、第１の端子及び第２の端子を有する１または複数のキャパシタ（図１の例では４つのキャパシタ１１ａ，１１ｂ，１１ｃ，１１ｄ）を有する。キャパシタ１１ａ～１１ｄは、直流電源として機能する。以下、第１の端子は、端子１１ａ１，１１ｂ１，１１ｃ１，１１ｄ１と表記する。第２の端子は、端子１１ａ２，１１ｂ２，１１ｃ２，１１ｄ２と表記する。

【0016】

さらに、半導体ユニット１０は、それぞれが、正端子、負端子及び第１出力端子を有する複数の半導体モジュール（図１の例では、６つの半導体モジュール１２ａ，１２ｂ，１２ｃ，１２ｄ，１２ｅ，１２ｆ）を有する。図１において、半導体モジュール１２ａ～１２ｆの正端子は、正端子１２ａ１，１２ｂ１，１２ｃ１，１２ｄ１，１２ｅ１，１２ｆ１であり、半導体モジュール１２ａ～１２ｆの負端子は、負端子１２ａ２，１２ｂ２，１２ｃ２，１２ｄ２，１２ｅ２，１２ｆ２である。

【0017】

また、半導体モジュール１２ａ～１２ｆの第１出力端子は、図１の例ではそれぞれ２つある。半導体モジュール１２ａの第１出力端子は、第１出力端子１２ａ３，１２ａ４、半導体モジュール１２ｂの第１出力端子は、第１出力端子１２ｂ３，１２ｂ４、半導体モジュール１２ｃの第１出力端子は、第１出力端子１２ｃ３，１２ｃ４である。また、半導体モジュール１２ｄの第１出力端子は、第１出力端子１２ｄ３，１２ｄ４、半導体モジュール１２ｅの第１出力端子は、第１出力端子１２ｅ３，１２ｅ４、半導体モジュール１２ｆの第１出力端子は、第１出力端子１２ｆ３，１２ｆ４である。

【0018】

半導体モジュール１２ａ～１２ｆのそれぞれは、後述の図３において説明するように、たとえば、スイッチング素子の一例であるＩＧＢＴを直列に接続し、各スイッチング素子にそれぞれダイオードを逆並列に接続した構成を有する。なお、半導体モジュールの数は６つに限定されず、２以上であればよい。

【0019】

さらに、半導体ユニット１０は、ラミネート配線１３を有する。ラミネート配線１３は、裏面に第１導電体１３ａ、おもて面に第２導電体１３ｂ、第１導電体１３ａと第２導電体１３ｂの間に、第１導電体１３ａと第２導電体１３ｂよりもＸ－Ｙ平面の面積が大きい絶縁体１３ｃを有する。ラミネート配線１３は、キャパシタ１１ａ～１１ｄの上方に配置されている。第１導電体１３ａは、キャパシタ１１ａ～１１ｄの端子１１ａ１～１１ｄ１と、正端子１２ａ１～１２ｆ１のそれぞれとを接続する。第２導電体１３ｂは、キャパシタ１１ａ～１１ｄの端子１１ａ２～１１ｄ２と、負端子１２ａ２～１２ｆ２のそれぞれとを接続する。絶縁体１３ｃは、第１導電体１３ａと第２導電体１３ｂとの間に配置され、第１導電体１３ａと第２導電体１３ｂとを絶縁する。

【0020】

第１導電体１３ａと第２導電体１３ｂの材料として、たとえば、銅やアルミニウムが用いられる。絶縁体１３ｃの材料として、たとえば、ＰＥＴ（Poly Ethylene Terephthalate）フィルムやガラスエポキシ樹脂などの樹脂材が用いられる。

【0021】

第１導電体１３ａ及び第２導電体１３ｂの少なくとも一方には、端子１１ａ１～１１ｄ１から最も近い正端子１２ａ１～１２ｆ１までのインダクタンス値と、負端子１２ａ２～１２ｆ２から最も近い端子１１ａ２～１１ｄ２までのインダクタンス値との合計値のばらつきが半導体モジュール１２ａ～１２ｆの間で１０ｎＨ以下となるように、スリットが設けられている。

【0022】

図２は、第１導電体と第２導電体に設けられたスリットの例を示す斜視図である。図１、図２の例では、スリットは第１導電体１３ａ及び第２導電体１３ｂの両方に設けられ、平面視で重なる位置に配置されている。図２に示されているように、第１導電体１３ａには、スリット１３ａ１，１３ａ２，１３ａ３，１３ａ４，１３ａ５が設けられており、第２導電体１３ｂには、スリット１３ｂ１，１３ｂ２，１３ｂ３，１３ｂ４，１３ｂ５が設けられている。

【0023】

図１の例では、スリット１３ａ１～１３ａ５，１３ｂ１～１３ｂ５は、平面視で、Ｘ方向に隣接する半導体モジュールの正端子と負端子の間に設けられている。

【0024】

また、半導体ユニット１０は、出力配線１４を有する。出力配線１４は、半導体モジュール１２ａ～１２ｆのそれぞれの第１出力端子１２ａ３～１２ｆ３，１２ａ４～１２ｆ４に接続される接続部１４ａ１，１４ａ２，１４ａ３，１４ａ４，１４ａ５，１４ａ６と、中間部１４ｂと、第２出力端子１４ｃを有する。

【0025】

たとえば、半導体モジュール１２ａの第１出力端子１２ａ３，１２ａ４は、接続部１４ａ１に接続されており、半導体モジュール１２ｂの第１出力端子１２ｂ３，１２ｂ４は、接続部１４ａ２に接続されている。中間部１４ｂは、接続部１４ａ１～１４ａ６のそれぞれと第２出力端子１４ｃとを電気的に接続する。第２出力端子１４ｃは、半導体ユニット１０の出力端子に相当する。

【0026】

図３は、第１の実施の形態の半導体ユニットの等価回路の一例を示す図である。
図１に示した半導体モジュール１２ａ～１２ｆのそれぞれは、ＩＧＢＴとダイオードによる上アームと下アームを有する。

【0027】

半導体モジュール１２ａは、ＩＧＢＴ２０ａ，２２ａ、ダイオード２１ａ，２３ａを有し、半導体モジュール１２ｂは、ＩＧＢＴ２０ｂ，２２ｂ、ダイオード２１ｂ，２３ｂを有する。半導体モジュール１２ｃは、ＩＧＢＴ２０ｃ，２２ｃ、ダイオード２１ｃ，２３ｃを有し、半導体モジュール１２ｄは、ＩＧＢＴ２０ｄ，２２ｄ、ダイオード２１ｄ，２３ｄを有する。半導体モジュール１２ｅは、ＩＧＢＴ２０ｅ，２２ｅ、ダイオード２１ｅ，２３ｅを有し、半導体モジュール１２ｆは、ＩＧＢＴ２０ｆ，２２ｆ、ダイオード２１ｆ，２３ｆを有する。

【0028】

半導体モジュール１２ａにおいて、ＩＧＢＴ２０ａのコレクタとダイオード２１ａのカソードは、正端子１２ａ１に接続されている。ＩＧＢＴ２０ａのエミッタとダイオード２１ａのアノードは、第１出力端子１２ａ３，１２ａ４及びＩＧＢＴ２２ａのコレクタとダイオード２３ａのカソードに接続されている。ＩＧＢＴ２２ａのエミッタとダイオード２３ａのアノードは、負端子１２ａ２に接続されている。他の半導体モジュール１２ｂ～１２ｆについても同様の回路構成となっている。

【0029】

上アームのＩＧＢＴ２０ａ～２０ｆのゲートには図示しないゲート制御回路が接続され、ＩＧＢＴ２０ａ～２０ｆは、同じタイミングでオンまたはオフされる。下アームのＩＧＢＴ２２ａ～２２ｆのゲートにも図示しないゲート制御回路が接続され、ＩＧＢＴ２２ａ～２２ｆは、ＩＧＢＴ２０ａ～２０ｆとは逆位相のタイミングで、オンまたはオフされる。

【0030】

図３の等価回路には、各部の配線インダクタンスが示されている。
図１、図２に示したようにスリット１３ａ１～１３ａ５を設けることで、キャパシタ１１ａ～１１ｄと、正端子１２ａ１～１２ｆ１との間の配線インダクタンスは、配線インダクタンス３０，３１ａ，３１ｂ，３１ｃ，３１ｄ，３１ｅ，３１ｆに分かれる。配線インダクタンス３０は、第１導電体１３ａにおいて、スリットが設けられていない配線幅が広い部分の配線インダクタンスである。配線インダクタンス３１ａ～３１ｆは、スリット１３ａ１～１３ａ５によって区切られた配線幅が狭い部分の配線インダクタンスである。

【0031】

たとえば、配線インダクタンス３１ａは、第１導電体１３ａの左端部とスリット１３ａ１との間の部分における配線インダクタンスである。配線インダクタンス３１ｂは、第１導電体１３ａにおけるスリット１３ａ１，１３ａ２間の部分における配線インダクタンスである。

【0032】

同様に、図１、図２に示したようにスリット１３ｂ１～１３ｂ５を設けることで、キャパシタ１１ａ～１１ｄと、負端子１２ａ２～１２ｆ２との間の配線インダクタンスは、配線インダクタンス３２，３３ａ，３３ｂ，３３ｃ，３３ｄ，３３ｅ，３３ｆに分かれる。配線インダクタンス３２は、第２導電体１３ｂにおいて、スリットが設けられていない配線幅が広い部分の配線インダクタンスである。配線インダクタンス３３ａ～３３ｆは、スリット１３ｂ１～１３ｂ５によって区切られた配線幅が狭い部分の配線インダクタンスである。

【0033】

たとえば、配線インダクタンス３３ａは、第２導電体１３ｂの左端部とスリット１３ｂ１との間の部分における配線インダクタンスである。配線インダクタンス３３ｂは、第２導電体１３ｂにおけるスリット１３ｂ１，１３ｂ２間の部分における配線インダクタンスである。

【0034】

また、第１出力端子１２ａ３，１２ａ４～１２ｆ３，１２ｆ４と第２出力端子１４ｃとの間の配線インダクタンスは、配線インダクタンス３４ａ，３４ｂ，３４ｃ，３４ｄ，３４ｅ，３４ｆ，３５に分かれる。配線インダクタンス３４ａ～３４ｆは、出力配線１４の接続部１４ａ１～１４ａ６における配線インダクタンスであり、配線インダクタンス３５は、出力配線１４の中間部１４ｂにおける配線インダクタンスである。

【0035】

なお、図３には、半導体モジュール１２ａ～１２ｆ内における配線インダクタンスについても図示されている。配線インダクタンス３６ａ，３６ｂ，３６ｃ，３６ｄ，３６ｅ，３６ｆは、半導体モジュール１２ａ～１２ｆのそれぞれの上アームと、正端子１２ａ１～１２ｆ１のそれぞれとの間の配線の配線インダクタンスである。配線インダクタンス３７ａ，３７ｂ，３７ｃ，３７ｄ，３７ｅ，３７ｆは、半導体モジュール１２ａ～１２ｆのそれぞれの下アームと、負端子１２ａ２～１２ｆ２のそれぞれとの間の配線の配線インダクタンスである。配線インダクタンス３８ａ，３８ｂ，３８ｃ，３８ｄ，３８ｅ，３８ｆは、半導体モジュール１２ａ～１２ｆのそれぞれの上アーム及び下アームと、第１出力端子１２ａ３，１２ａ４～１２ｆ３，１２ｆ４のそれぞれとの間の配線の配線インダクタンスである。

【0036】

図１、図２に示したようにスリット１３ａ１～１３ａ５，１３ｂ１～１３ｂ５を設けることで、キャパシタ１１ａ～１１ｄと、半導体モジュール１２ａ～１２ｆとの間の配線インダクタンスは、同等のインダクタンス値となる。その理由を以下に説明する。

【0037】

ラミネート配線１３の配線インダクタンスは、配線幅と、第１導電体１３ａと第２導電体１３ｂとの間隔とに、反比例の大きさとなる。このため、スリットが設けられておらず配線幅が広い部分の配線インダクタンス３０，３２のインダクタンス値より、スリットによって区切られた配線幅が狭い部分の配線インダクタンス３１ａ～３１ｆ，３３ａ～３３ｆのインダクタンス値の方が大きくなる。配線幅が広い部分と配線幅が狭い部分の配線幅の差が大きいと、キャパシタ１１ａ～１１ｄと、半導体モジュール１２ａ～１２ｆとの間の配線インダクタンスのインダクタンス値は、ほぼ、配線インダクタンス３１ａ～３１ｆ，３３ａ～３３ｆのインダクタンス値となる。スリットによって区切られる配線幅が同等になるようにスリットを設けることで、配線インダクタンス３１ａ～３１ｆ，３３ａ～３３ｆのインダクタンス値を揃えることができ、その結果、キャパシタ１１ａ～１１ｄと、半導体モジュール１２ａ～１２ｆとの間の配線インダクタンスを同等のインダクタンス値とすることができる。このようにして、端子１１ａ１～１１ｄ１から最も近い正端子１２ａ１～１２ｆ１までのインダクタンス値と、負端子１２ａ２～１２ｆ２から最も近い端子１１ａ２～１１ｄ２までのインダクタンス値との合計値のばらつきが半導体モジュール１２ａ～１２ｆの間で１０ｎＨ以下とすることができる。

【0038】

なお、半導体モジュール１２ａ～１２ｆのそれぞれにおいて、配線インダクタンス３６ａ～３６ｆのインダクタンス値と、配線インダクタンス３７ａ～３７ｆのインダクタンス値との和が１０ｎＨ程度であるため、ばらつきを１０ｎＨ以下としている。

【0039】

スリット１３ａ１～１３ａ５，１３ｂ１～１３ｂ５の位置や形状は、ばらつきが１０ｎＨ以下となれば、上記の形態に特に限定されるわけではない。

【0040】

さらに、第１の実施の形態の半導体ユニット１０において、上記のような接続部１４ａ１～１４ａ６と中間部１４ｂとを設けることで、第２出力端子１４ｃと半導体モジュール１２ａ～１２ｆとの間の配線インダクタンスを同等のインダクタンス値とすることができる。接続部１４ａ１～１４ａ６は、中間部１４ｂと比べて配線幅が狭いため、配線インダクタンス３５のインダクタンス値より、配線インダクタンス３４ａ～３４ｆのインダクタンス値の方が大きくなる。接続部１４ａ１～１４ａ６と中間部１４ｂの配線幅の差が大きいと、第２出力端子１４ｃと、半導体モジュール１２ａ～１２ｆとの間の配線インダクタンスのインダクタンス値は、ほぼ、配線インダクタンス３４ａ～３４ｆのインダクタンス値となる。同じ配線幅の接続部１４ａ１～１４ａ６を設けることで、配線インダクタンス３４ａ～３４ｆのインダクタンス値を揃えることができ、その結果、第２出力端子１４ｃと、半導体モジュール１２ａ～１２ｆとの間の配線インダクタンスを同等のインダクタンス値とすることができる。このようにして、出力側に関しても、接続部１４ａ１～１４ａ６のそれぞれから第２出力端子１４ｃまでのインダクタンス値のばらつきが半導体モジュール１２ａ～１２ｆの間で１０ｎＨ以下とすることができる。

【0041】

半導体ユニット１０の動作例を説明する。
半導体モジュール１２ａ～１２ｆの上アームのＩＧＢＴ２０ａ～２０ｆがオンすると、キャパシタ１１ａ～１１ｄから、半導体モジュール１２ａ～１２ｆ、第２出力端子１４ｃの経路で電流が流れる。このとき、配線インダクタンス３０、配線インダクタンス３１ａ～３１ｆ、配線インダクタンス３６ａ～３６ｆ、配線インダクタンス３８ａ～３８ｆ、配線インダクタンス３４ａ～３４ｆ、配線インダクタンス３５を介して電流が流れる。

【0042】

一方、半導体モジュール１２ａ～１２ｆの下アームのＩＧＢＴ２２ａ～２２ｆがオンすると、第２出力端子１４ｃから、半導体モジュール１２ａ～１２ｆ、キャパシタ１１ａ～１１ｄの経路で電流が流れる。このとき、配線インダクタンス３５、配線インダクタンス３４ａ～３４ｆ、配線インダクタンス３７ａ～３７ｆ、配線インダクタンス３３ａ～３３ｆ、配線インダクタンス３２を介して電流が流れる。

【0043】

スイッチング時の電流変化により、各配線インダクタンスにはＶ＝Ｌ・ｄｉ／ｄｔの電圧が発生する。

【0044】

このような半導体ユニット１０を２台用いることで、単相インバータが実現され、半導体ユニット１０を３台用いることで、三相インバータが実現される。

【0045】

上記のように、第１の実施の形態の半導体ユニット１０では、キャパシタ１１ａ～１１ｄから半導体モジュール１２ａ～１２ｆの間、及び半導体モジュール１２ａ～１２ｆから第２出力端子１４ｃの間の配線インダクタンスが均等に配分される。このため、半導体モジュール１２ａ～１２ｆの間で、スイッチング時の電流分担を均等化できる。

【0046】

（比較例）
図４は、比較例の半導体ユニットを示す平面図である。図４において、図１に示した要素と同じ要素については同一符号が付されている。

【0047】

比較例の半導体ユニット４０は、第１の実施の形態の半導体ユニット１０と同様に、裏面に第１導電体４１ａ、おもて面に第２導電体４１ｂ、第１導電体４１ａと第２導電体４１ｂの間に、第１導電体４１ａと第２導電体４１ｂよりもＸ－Ｙ平面の面積が大きい絶縁体４１ｃを有するラミネート配線４１を備えるが、第１導電体４１ａ、第２導電体４１ｂにはスリットが設けられていない。

【0048】

また、比較例の半導体ユニット４０の出力配線４２は、第１出力端子１２ａ３，１２ａ４～１２ｆ３，１２ｆ４が接続される共通配線４２ａと、共通配線４２ａの中央部分に接続された第２出力端子４２ｂを有する。出力配線４２は、第１の実施の形態の半導体ユニット１０のような接続部１４ａ１～１４ａ６を有しない。

【0049】

図５は、比較例の半導体ユニットの等価回路を示す図である。図５において、図３に示した要素と同一の要素については同一符号が付されている。

【0050】

配線インダクタンス４５ａ，４５ｂ，４５ｃ，４５ｄは、キャパシタ１１ａ～１１ｄと正端子１２ａ１～１２ｆ１との間の配線インダクタンスである。配線インダクタンス４６ａ，４６ｂ，４６ｃ，４６ｄは、キャパシタ１１ａ～１１ｄと負端子１２ａ２～１２ｆ２との間の配線インダクタンスである。

【0051】

配線インダクタンス４７ａは、第１出力端子１２ａ３，１２ａ４と第１出力端子１２ｂ３，１２ｂ４の間の配線インダクタンスである。配線インダクタンス４７ｂは、第１出力端子１２ｂ３，１２ｂ４と第１出力端子１２ｃ３，１２ｃ４の間の配線インダクタンスである。配線インダクタンス４７ｃは、第１出力端子１２ｃ３，１２ｃ４と第２出力端子４２ｂの間の配線インダクタンスである。配線インダクタンス４７ｄは、第２出力端子４２ｂと第１出力端子１２ｄ３，１２ｄ４の間の配線インダクタンスである。配線インダクタンス４７ｅは、第１出力端子１２ｄ３，１２ｄ４と第１出力端子１２ｅ３，１２ｅ４の間の配線インダクタンスである。配線インダクタンス４７ｆは、第１出力端子１２ｅ３，１２ｅ４と第１出力端子１２ｆ３，１２ｆ４の間の配線インダクタンスである。

【0052】

このような半導体ユニット４０では、配線インダクタンス４５ａ～４５ｄのインダクタンス値が不均等となり、配線インダクタンス４６ａ～４６ｄのインダクタンス値も不均等となる。キャパシタ１１ａ～１１ｄから正端子１２ａ１～１２ｆ１、負端子１２ａ２～１２ｆ２までの距離が不均等であるためである。

【0053】

さらに、以下のように出力側の配線インダクタンスのインダクタンス値も不均等となる。たとえば、半導体モジュール１２ａの第１出力端子１２ａ３，１２ａ４と第２出力端子４２ｂとの間の配線インダクタンスは、配線インダクタンス４７ａ，４７ｂ，４７ｃとなる。これに対して、半導体モジュール１２ｃの第１出力端子１２ｃ３，１２ｃ４と第２出力端子４２ｂとの間の配線インダクタンスは、配線インダクタンス４７ｃのみとなる。このため、半導体モジュール１２ｃには、半導体モジュール１２ａよりも大きい電流が流れ、スイッチング時の電流分担が不均等になる。

【0054】

このような比較例の半導体ユニット４０に対して、第１の実施の形態の半導体ユニット１０では、上記のように配線インダクタンスが均等化されるため、半導体モジュール１２ａ～１２ｆの間で、スイッチング時の電流分担を均等化できる。また、これにより、半導体モジュール１２ａ～１２ｆの電流ディレーティング（電流アンバランスによる発熱を考慮した電流低減分）を小さくできる。このため、同じ定格の半導体モジュールを使用する際に、半導体ユニット１０の電流定格を大きくすることができる。

【0055】

（変形例）
図６は、第１の実施の形態の半導体ユニットの変形例を示す平面図である。図６において、図１に示した要素と同じ要素については同一符号が付されている。

【0056】

変形例の半導体ユニット５０では、端子１１ａ１～１１ｄ１と正端子１２ａ１～１２ｆ１とを接続する第１導電体１３ａの経路の配線幅、または、端子１１ａ２～１１ｄ２と負端子１２ａ２～１２ｆ２とを接続する第２導電体１３ｂの経路の配線幅の少なくとも一方が、キャパシタ１１ａ～１１ｄとの距離が近い程、狭くなるようにスリットが設けられている。このため、スリットの形状が第１の実施の形態の半導体ユニット１０におけるスリットとは異なっている。

【0057】

図６の例では、正端子１２ｃ１，１２ｄ１は、正端子１２ａ１，１２ｆ１よりもキャパシタ１１ａ～１１ｄとの距離が近い。このため、正端子１２ｃ１，１２ｄ１と端子１１ａ１～１１ｄ１とを接続する第１導電体１３ａの経路の配線幅が、正端子１２ａ１，１２ｆ１と端子１１ａ１～１１ｄ１とを接続する第１導電体１３ａの経路の配線幅よりも狭くなるようにスリット５１ａ１，５１ａ２，５１ａ３が設けられている。スリット１３ａ１，１３ａ５がＩ字であるのに対して、スリット５１ａ１～５１ａ３は、Ｔ字状に形成されている。

【0058】

同様に、図６の例では、負端子１２ｃ２，１２ｄ２は、負端子１２ａ２，１２ｆ２よりもキャパシタ１１ａ～１１ｄとの距離が近い。このため、負端子１２ｃ２，１２ｄ２と端子１１ａ２～１１ｄ２とを接続する第２導電体１３ｂの経路の配線幅が、負端子１２ａ２，１２ｆ２と端子１１ａ２～１１ｄ２とを接続する第２導電体１３ｂの経路の配線幅よりも狭くなるようにスリット５１ｂ１，５１ｂ２，５１ｂ３が設けられている。スリット１３ｂ１，１３ｂ５がＩ字であるのに対して、スリット５１ｂ１～５１ｂ３は、Ｔ字状に形成されている。

【0059】

上記のようにスリットを設けることで、キャパシタ１１ａ～１１ｄとの距離を考慮した配線幅とすることができるため、より配線インダクタンスを均等化できる。

【0060】

さらに、変形例の半導体ユニット５０では、出力配線５２の中間部５２ａは、第２出力端子１４ｃから離れている部分ほど配線幅が広くなるように形成されている。これにより、第２出力端子１４ｃからの距離を考慮した配線幅で、中間部５２ａを接続部１４ａ１～１４ａ６に接続することができる。このため、より配線インダクタンスを均等化できる。

【0061】

（第２の実施の形態）
図７は、第２の実施の形態の半導体ユニットを示す平面図である。また、図８は、図７のＶＩＩＩ－ＶＩＩＩ線における断面図である。また、図９は、キャパシタとラミネート配線との接続関係を示す平面図である。また、図１０は、同軸配線部の一例を示す斜視図である。なお、図７～図９において、図１に示した要素と同じ要素については同一符号が付されている。

【0062】

第２の実施の形態の半導体ユニット６０では、図７に示すように、半導体モジュール１２ａ～１２ｆは、平面視で環状に配置されている。図７、図８に示すように第１導電体６１ａ、第２導電体６１ｂ、絶縁体６１ｃを含むラミネート配線６１は、環の中央部分に配置されている。

【0063】

なお、半導体モジュール１２ａ～１２ｄの下面には冷却フィン（たとえば、図８の冷却フィン６３ａ，６３ｄ）が設けられている。

【0064】

図８、図９に示すように、半導体モジュール１２ａ～１２ｆのそれぞれの正端子１２ａ１～１２ｆ１は、環の中央部分に配置される第１導電体６１ａを介して、キャパシタ１１ａ～１１ｄの端子１１ａ１～１１ｄ１に電気的に接続されている。また、半導体モジュール１２ａ～１２ｆのそれぞれの負端子１２ａ２～１２ｆ２は、環の中央部分に配置される第２導電体６１ｂを介して、キャパシタ１１ａ～１１ｄの端子１１ａ２～１１ｄ２に電気的に接続されている。

【0065】

また、図９に示すように、第１導電体６１ａと第２導電体６１ｂにおいて、隣接する半導体モジュールの正端子と負端子との間にスリットが設けられている。スリット６１ａ１，６１ａ２，６１ａ３，６１ａ４，６１ａ５，６１ａ６は、第１導電体６１ａに設けられるスリットであり、スリット６１ｂ１，６１ｂ２，６１ｂ３，６１ｂ４，６１ｂ５，６１ｂ６は、第２導電体６１ｂに設けられるスリットである。スリット６１ａ１～６１ａ６とスリット６１ｂ１～６１ｂ６は、平面視で重なる位置に配置されている。

【0066】

なお、図９の例は、キャパシタ１１ａ～１１ｄは、円形のラミネート配線６１の中央部分に配置されているため、キャパシタ１１ａ～１１ｄから正端子１２ａ１～１２ｆ１または負端子１２ａ２～１２ｆ２までの配線距離はほぼ同じ長さとすることができる。このため、半導体モジュール１２ａ～１２ｆ間の配線インダクタンスのインダクタンス値のばらつきは少ないため、スリットは設けなくてもよいが、スリットを設けることで、よりばらつきを少なくすることができる。

【0067】

さらに、ラミネート配線６１は、同軸配線部６１ｄ，６１ｅを有する。同軸配線部６１ｄは、円形の第１導電体６１ａに接続され、同軸配線部６１ｅは、円形の第２導電体６１ｂに接続されている。同軸配線部６１ｅは、同軸配線部６１ｄの内周側に配置されている。同軸配線部６１ｄ，６１ｅの間には絶縁体が設けられていてもよい。

【0068】

また、出力配線６２は、半導体モジュール１２ａ～１２ｆの第１出力端子１２ａ３，１２ａ４～１２ｆ３，１２ｆ４に接続される配線部６２ａ１，６２ａ２，６２ａ３，６２ａ４，６２ａ５，６２ａ６、同軸配線部６２ｂ、配線部６２ｃを有する。

【0069】

配線部６２ａ１～６２ａ６は、半導体モジュール１２ａ～１２ｆの第１出力端子１２ａ３，１２ａ４～１２ｆ３，１２ｆ４から、環の中心軸方向に伸びるように形成されており、同軸配線部６２ｂに接続されている。

【0070】

図１０に示すように、同軸配線部６２ｂと、同軸配線部６１ｄ，６１ｅは環の中心軸を同軸としている。同軸配線部６２ｂは、ラミネート配線６１による同軸配線部６１ｄ，６１ｅの外周側に位置する。

【0071】

配線部６２ｃは、配線部６２ａ１～６２ａ６を電気的に接続する。なお、配線部６２ｃはなくてもよい。

【0072】

このような出力配線６２において、配線部６２ａ１～６２ａ６は、図１に示した接続部１４ａ１～１４ａ６と同様の機能をもつ。また、同軸配線部６２ｂは、図１に示した中間部１４ｂとして機能する。図１の第２出力端子１４ｃに対応する構成は、図示を省略しているが、同軸配線部６２ｂの上方に位置し、たとえば、キャパシタ１１ａ～１１ｄを充電する外部電源に接続される。

【0073】

なお、半導体ユニット６０の等価回路は、図３に示した等価回路とほぼ同様であるが、配線部６２ｃが設けられる場合、図３の第１出力端子１２ａ３，１２ａ４～１２ｆ３，１２ｆ４の部分が接続されることになる。

【0074】

上記のような、出力配線６２を設けることで、半導体モジュール１２ａ～１２ｆ間で、第２出力端子までの配線距離を揃えることができ、配線インダクタンスのインダクタンス値のばらつきを抑えることができる。

【0075】

さらに、第２の実施の形態の半導体ユニット６０では、ラミネート配線６１と出力配線６２が、同軸配線部６１ｄ，６１ｅ，６２ｂを有することで、スイッチング時の高周波電流による電磁界振動を、同軸配線部６２ｂによりシールドできる。このため、ＥＭＩノイズも低減させることができる。

【0076】

（変形例）
図１１は、第２の実施の形態の半導体ユニットの変形例を示す平面図である。また、図１２は、図１１のＸＩＩ－ＸＩＩ線における断面図である。なお、図１１～図１２において、図１に示した要素と同じ要素については同一符号が付されている。

【0077】

変形例の半導体ユニット７０は、半導体ユニット６０と同様、半導体モジュール１２ａ～１２ｆが、平面視で環状に配置されているが、高さ、長さ、または幅を表す３辺のうち、最も長い辺が、環の中心軸に平行になるように配置されている。図１２には、半導体モジュール１２ａの寸法に関する模式図が示されている。図１２の例では、高さＨ、長さＬ、幅Ｗのうち、Ｌが最も長いため、Ｌの辺が環の中心軸に平行になるように配置されている。

【0078】

また、半導体モジュール１２ａ～１２ｆのそれぞれの外周面には冷却フィン６３ａ，６３ｂ，６３ｃ，６３ｄ，６３ｅ，６３ｆが配置されている。

【0079】

ラミネート配線７１は、平面視で六角形の、第１導電体７１ａ、第２導電体７１ｂ、絶縁体７１ｃを有する。第１導電体７１ａ、第２導電体７１ｂと、キャパシタ１１ａ～１１ｄのそれぞれの端子、半導体モジュール１２ａ～１２ｆのそれぞれの正端子、負端子との接続関係は、図９と同様である。第１導電体７１ａ、第２導電体７１ｂに、図９に示したようなスリットが設けられていてもよい。

【0080】

さらに、ラミネート配線７１は、平面視で六角形の同軸配線部７１ｄ，７１ｅを有する。同軸配線部７１ｄは、第１導電体７１ａに接続され、同軸配線部７１ｅは、第２導電体７１ｂに接続されている。同軸配線部７１ｅは、同軸配線部７１ｄの内周側に配置されている。同軸配線部７１ｄ，７１ｅの間には絶縁体が設けられていてもよい。

【0081】

また、出力配線は、半導体モジュール１２ａ～１２ｆの第１出力端子１２ａ３，１２ａ４～１２ｆ３，１２ｆ４（図１２では図示を省略している）に接続される配線部７２ａ１，７２ａ２，７２ａ３，７２ａ４，７２ａ５，７２ａ６と、平面視で六角形の同軸配線部７２ｂを有する。

【0082】

配線部７２ａ１～７２ａ６は、半導体モジュール１２ａ～１２ｆの第１出力端子１２ａ３，１２ａ４～１２ｆ３，１２ｆ４から、環の中心軸方向に伸びるように形成されており、同軸配線部７２ｂに接続されている。

【0083】

図１１、図１２に示すように、同軸配線部７２ｂと、同軸配線部７１ｄ，７１ｅは環の中心軸を同軸としている。同軸配線部７２ｂは、ラミネート配線７１による同軸配線部７１ｄ，７１ｅの外周側に位置する。

【0084】

上記のような変形例の半導体ユニット７０においても、半導体ユニット６０と同様の効果が得られる。さらに半導体ユニット７０では、高さ、長さ、または幅を表す３辺のうち、最も長い辺が、環の中心軸に平行になるように半導体モジュール１２ａ～１２ｆが配置されているため、半導体ユニット７０のＸ方向、Ｙ方向の大きさを小さくすることができる。また、図１１、図１２の例では、半導体モジュール１２ａ～１２ｆの第１出力端子１２ａ３，１２ａ４～１２ｆ３，１２ｆ４を近づけられるため、出力配線の配線長を短くすることができる。

【0085】

以上、実施の形態に基づき、本発明の半導体ユニットの一観点について説明してきたが、これらは一例にすぎず、上記の記載に限定されるものではない。

【符号の説明】

【0086】

１０ 半導体ユニット
１１ａ～１１ｄ キャパシタ
１１ａ１～１１ｄ１，１１ａ２～１１ｄ２ 端子
１２ａ～１２ｆ 半導体モジュール
１２ａ１～１２ｆ１ 正端子
１２ａ２～１２ｆ２ 負端子
１２ａ３，１２ａ４～１２ｆ３，１２ｆ４ 第１出力端子
１３ ラミネート配線
１３ａ 第１導電体
１３ａ１～１３ａ５，１３ｂ１～１３ｂ５ スリット
１３ｂ 第２導電体
１３ｃ 絶縁体
１４ 出力配線
１４ａ１～１４ａ６ 接続部
１４ｂ 中間部
１４ｃ 第２出力端子

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】