(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2023161307
(43)【公開日】2023-11-07
(54)【発明の名称】半導体装置およびその製造方法
(51)【国際特許分類】
H10B 51/30 20230101AFI20231030BHJP
【FI】
H01L27/1159
【審査請求】未請求
【請求項の数】18
【出願形態】OL
(21)【出願番号】P 2022071615
(22)【出願日】2022-04-25
(71)【出願人】
【識別番号】302062931
【氏名又は名称】ルネサスエレクトロニクス株式会社
(74)【代理人】
【識別番号】110002066
【氏名又は名称】弁理士法人筒井国際特許事務所
(72)【発明者】
【氏名】大森 和幸
(72)【発明者】
【氏名】山口 直
【テーマコード(参考)】
5F083
【Fターム(参考)】
5F083FR06
5F083GA11
5F083GA21
5F083GA27
5F083JA02
5F083JA03
5F083JA05
5F083JA35
5F083JA36
5F083JA39
5F083JA40
5F083JA53
5F083JA60
5F083NA03
5F083PR21
5F083PR22
5F083PR33
5F083PR34
(57)【要約】
【課題】半導体装置の信頼性を向上させる。
【解決手段】強誘電体メモリセルMCは、半導体基板SUB上に形成された常誘電体膜ILと、常誘電体膜IL上に形成された強誘電体層FELとを備える。強誘電体層FELは、強誘電体膜FE1、FE2および複数の粒GRを含む。強誘電体膜FE1、FE2は、金属酸化物および第1元素を含む材料で構成されている。複数の粒GRは、強誘電体膜強誘電体膜FE1、FE2を構成する材料と異なる材料によって構成され、且つ、強誘電体からなる。
【選択図】
図1
【特許請求の範囲】
【請求項1】
半導体基板上に形成された常誘電体膜と、
前記常誘電体膜上に形成された強誘電体層と、
を備え、
前記強誘電体層は、強誘電体膜、および、前記強誘電体膜の内部に設けられた複数の粒を含み、
前記強誘電体膜は、金属酸化物および第1元素を含む材料で構成され、
前記複数の粒は、前記強誘電体膜を構成する材料と異なる材料によって構成され、且つ、強誘電体からなる、半導体装置。
【請求項2】
請求項1に記載の半導体装置において、
前記複数の粒の残留分極の大きさは、前記強誘電体膜の残留分極の大きさよりも大きい、半導体装置。
【請求項3】
請求項1に記載の半導体装置において、
前記金属酸化物は、ハフニウム酸化物またはガリウム酸化物であり、
前記第1元素は、ジルコニウム、シリコン、ゲルマニウム、イットリウム、ランタンまたはイッテルビウムの何れかであり、
前記複数の粒は、それぞれ、窒化アルミニウム、酸化ガリウムまたは酸化ランタンであり、
前記強誘電体膜は、中心対称ではない結晶である、半導体装置。
【請求項4】
請求項1に記載の半導体装置において、
前記複数の粒の面密度は、1×1013/cm2以上且つ1×1014/cm2以下の範囲内である、半導体装置。
【請求項5】
請求項1に記載の半導体装置において、
前記強誘電体膜は、第1強誘電体膜と第2強誘電体膜との積層膜からなり、
前記複数の粒は、前記第1強誘電体膜と前記第2強誘電体膜との間に、互いに分離して形成されている、半導体装置。
【請求項6】
請求項1に記載の半導体装置において、
電気的に書き換え可能な強誘電体メモリセルを備え、
前記強誘電体メモリセルは、
前記常誘電体膜と、
前記強誘電体層と、
前記強誘電体層上に形成されたゲート電極と、
前記半導体基板に形成されたソース領域およびドレイン領域と、
を有する、半導体装置。
【請求項7】
(a)半導体基板上に常誘電体膜を形成する工程、
(b)前記常誘電体膜上に、金属酸化物および第1元素を含む材料で構成されたアモルファス膜を形成する工程、
(c)前記アモルファス膜の内部に、複数の粒を設ける工程、
(d)前記(b)工程および前記(c)工程の後、前記アモルファス膜上に金属膜を形成する工程、
(e)前記(d)工程後、熱処理を施すことで、前記アモルファス膜を結晶化して直方晶の強誘電体膜を形成する工程、
を備え、
前記複数の粒は、前記強誘電体膜を構成する材料と異なる材料によって構成され、且つ、強誘電体からなる、半導体装置の製造方法。
【請求項8】
請求項7に記載の半導体装置の製造方法において、
前記(b)工程は、
(b1)前記常誘電体膜上に、金属酸化物および第1元素を含む材料で構成された第1アモルファス膜を形成する工程、
(b2)前記第1アモルファス膜上に、金属酸化物および前記第1元素を含む材料で構成された第2アモルファス膜を形成する工程、
を有し、
前記(e)工程では、前記第1アモルファス膜が、結晶化されて直方晶の第1強誘電体膜として形成され、前記第2アモルファス膜が、結晶化されて直方晶の第2強誘電体膜として形成され、
前記(c)工程は、前記(b1)工程と前記(b2)工程との間で行われ、
前記(c)工程では、前記複数の粒は、アルミニウムからなるターゲット、および、アルゴンガスと窒素ガスとの混合ガスを用いた反応性スパッタリング法によって、前記第1アモルファス膜上に形成され、
前記混合ガス中の窒素ガスの比率は、24%以上である、半導体装置の製造方法。
【請求項9】
請求項7に記載の半導体装置の製造方法において、
前記(c)工程は、前記(b)工程後、イオン注入法によって、前記複数の粒を前記アモルファス膜の内部に導入することで行われる、半導体装置の製造方法。
【請求項10】
請求項7に記載の半導体装置の製造方法において、
前記複数の粒の残留分極の大きさは、前記強誘電体膜の残留分極の大きさよりも大きい、半導体装置の製造方法。
【請求項11】
請求項7に記載の半導体装置の製造方法において、
前記第1元素は、ジルコニウム、シリコン、ゲルマニウム、イットリウム、ランタンまたはイッテルビウムの何れかであり、
前記複数の粒は、それぞれ、窒化アルミニウム、酸化ガリウムまたは酸化ランタンであり、
前記強誘電体膜は、中心対称ではない結晶である、半導体装置の製造方法。
【請求項12】
請求項7に記載の半導体装置の製造方法において、
前記複数の粒の面密度は、1×1013/cm2以上且つ1×1014/cm2以下の範囲内である、半導体装置の製造方法。
【請求項13】
(a)半導体基板上に常誘電体膜を形成する工程、
(b)前記常誘電体膜上に、金属酸化物および第1元素を含む材料で構成されたアモルファス膜を形成する工程、
(c)前記アモルファス膜の下面上または上面上に、複数の粒を設ける工程、
(d)前記(b)工程および前記(c)工程の後、前記アモルファス膜上に金属膜を形成する工程、
(e)前記(d)工程後、熱処理を施すことで、前記アモルファス膜を結晶化して直方晶の強誘電体膜を形成する工程、
を備え、
前記(e)工程によって、前記複数の粒は、前記強誘電体膜の内部に拡散し、
前記複数の粒は、前記強誘電体膜を構成する材料と異なる材料によって構成され、且つ、強誘電体からなる、半導体装置の製造方法。
【請求項14】
請求項13に記載の半導体装置の製造方法において、
前記(c)工程は、前記(b)工程と前記(d)工程との間で行われ、
前記(c)工程では、前記複数の粒は、アルミニウムからなるターゲット、および、アルゴンガスと窒素ガスとの混合ガスを用いた反応性スパッタリング法によって、前記アモルファス膜上に形成され、
前記混合ガス中の窒素ガスの比率は、24%以上である、半導体装置の製造方法。
【請求項15】
請求項13に記載の半導体装置の製造方法において、
前記(c)工程は、前記(a)工程と前記(b)工程との間で行われ、
前記(c)工程では、前記複数の粒は、アルミニウムからなるターゲット、および、アルゴンガスと窒素ガスとの混合ガスを用いた反応性スパッタリング法によって、前記常誘電体膜上に形成され、
前記混合ガス中の窒素ガスの比率は、24%以上である、半導体装置の製造方法。
【請求項16】
請求項13に記載の半導体装置の製造方法において、
前記複数の粒の残留分極の大きさは、前記強誘電体膜の残留分極の大きさよりも大きい、半導体装置の製造方法。
【請求項17】
請求項13に記載の半導体装置の製造方法において、
前記第1元素は、ジルコニウム、シリコン、ゲルマニウム、イットリウム、ランタンまたはイッテルビウムの何れかであり、
前記複数の粒は、それぞれ、窒化アルミニウム、酸化ガリウムまたは酸化ランタンであり、
前記強誘電体膜は、中心対称ではない結晶である、半導体装置の製造方法。
【請求項18】
請求項13に記載の半導体装置の製造方法において、
前記複数の粒の面密度は、1×1013/cm2以上且つ1×1014/cm2以下の範囲内である、半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体装置およびその製造方法に関し、特に、強誘電体メモリセルを備えた半導体装置およびその製造方法に関する。
【背景技術】
【0002】
近年、低電圧で動作する半導体記憶素子として、強誘電体膜を用いた強誘電体メモリセルが開発されている。強誘電体メモリセルは、強誘電体の分極の方向を制御することで、書込み状態および消去状態を変化させる不揮発性メモリセルである。強誘電体メモリセルでは、強誘電体膜の結晶粒径および結晶配向がはらつくことで、ゲート電圧に対する閾値電圧のばらつきが大きくなるという虞がある。
【0003】
例えば、特許文献1には、半導体基板上に第1アモルファス膜を形成し、第1アモルファス膜上にAlなどの複数の粒を形成し、複数の粒を覆うように、第2アモルファス膜を形成し、その後、熱処理を施すことで、直方晶の強誘電体膜を形成する技術が開示されている。このような技術によって、強誘電体膜の結晶粒径および結晶配向を揃えることができる。なお、上記強誘電体膜は金属酸化物膜であり、例えばジルコニウムなどの元素が含まれたHfO2膜である。
【先行技術文献】
【特許文献】
【0004】
【発明の概要】
【発明が解決しようとする課題】
【0005】
上述の特許文献1に開示されている技術では、複数の粒が常誘電体であるので、強誘電体膜の全体において、分極の大きさにばらつきが生じる箇所があるという課題がある。それ故、ゲート電圧に対する閾値電圧のばらつきが完全に解消できず、メモリウィンドウ(閾値電圧の変化量)が小さい強誘電体メモリセルが形成される虞がある。
【0006】
基本的に、メモリウィンドウが大きい方が、強誘電体メモリセルの読出し動作において、強誘電体メモリセルが書込み状態または消去状態の何れかであるかを判定し易いので、強誘電体メモリセルの記憶情報を正確に読み出すことができる。
【0007】
本願の主な目的は、強誘電体膜の結晶粒径および結晶配向を揃えると共に、メモリウィンドウが大きい強誘電体メモリセルを提供することで、半導体装置の信頼性を向上させることにある。その他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになる。
【課題を解決するための手段】
【0008】
本願において開示される実施の形態のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【0009】
一実施の形態である半導体装置は、半導体基板上に形成された常誘電体膜と、前記常誘電体膜上に形成された強誘電体層と、を備える。ここで、前記強誘電体層は、強誘電体膜、および、前記強誘電体膜の内部に設けられた複数の粒を含み、前記強誘電体膜は、金属酸化物および第1元素を含む材料で構成され、前記複数の粒は、前記強誘電体膜を構成する材料と異なる材料によって構成され、且つ、強誘電体からなる。
【0010】
一実施の形態である半導体装置の製造方法は、(a)半導体基板上に常誘電体膜を形成する工程、(b)前記常誘電体膜上に、金属酸化物および第1元素を含む材料で構成されたアモルファス膜を形成する工程、(c)前記アモルファス膜の内部に、複数の粒を設ける工程、(d)前記(b)工程および前記(c)工程の後、前記アモルファス膜上に金属膜を形成する工程、(e)前記(d)工程後、熱処理を施すことで、前記アモルファス膜を結晶化して直方晶の強誘電体膜を形成する工程、を備える。ここで、前記複数の粒は、前記強誘電体膜を構成する材料と異なる材料によって構成され、且つ、強誘電体からなる。
【0011】
一実施の形態である半導体装置の製造方法は、(a)半導体基板上に常誘電体膜を形成する工程、(b)前記常誘電体膜上に、金属酸化物および第1元素を含む材料で構成されたアモルファス膜を形成する工程、(c)前記アモルファス膜の下面上または上面上に、複数の粒を設ける工程、(d)前記(b)工程および前記(c)工程の後、前記アモルファス膜上に金属膜を形成する工程、(e)前記(d)工程後、熱処理を施すことで、前記アモルファス膜を結晶化して直方晶の強誘電体膜を形成する工程、を備える。ここで、前記(e)工程によって、前記複数の粒は、前記強誘電体膜の内部に拡散し、前記複数の粒は、前記強誘電体膜を構成する材料と異なる材料によって構成され、且つ、強誘電体からなる。
【発明の効果】
【0012】
一実施の形態によれば、半導体装置の信頼性を向上させることができる。
【図面の簡単な説明】
【0013】
【
図1】実施の形態1における半導体装置を示す断面図である。
【
図2】強誘電体メモリの各動作時の印加電圧を示す表である。
【
図3】本願発明者らによる実験の結果を示すグラフである。
【
図4】実施の形態1における半導体装置の製造工程を示す断面図である。
【
図5】
図4に続く半導体装置の製造工程を示す断面図である。
【
図6】
図5に続く半導体装置の製造工程を示す断面図である。
【
図7】
図6に続く半導体装置の製造工程を示す断面図である。
【
図8】
図7に続く半導体装置の製造工程を示す断面図である。
【
図9】
図8に続く半導体装置の製造工程を示す断面図である。
【
図10】実施の形態2における半導体装置を示す断面図である。
【
図11】実施の形態2における半導体装置の製造工程を示す断面図である。
【
図12】
図11に続く半導体装置の製造工程を示す断面図である。
【
図13】
図12に続く半導体装置の製造工程を示す断面図である。
【
図14】
図13に続く半導体装置の製造工程を示す断面図である。
【
図15】実施の形態3における半導体装置の製造工程を示す断面図である。
【
図16】
図15に続く半導体装置の製造工程を示す断面図である。
【
図17】実施の形態3の変形例における半導体装置の製造工程を示す断面図である。
【
図18】
図17に続く半導体装置の製造工程を示す断面図である。
【
図19】
図18に続く半導体装置の製造工程を示す断面図である。
【発明を実施するための形態】
【0014】
以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
【0015】
(実施の形態1)
<半導体装置の構造>
以下に
図1~
図3を用いて、実施の形態1における半導体装置について説明する。半導体装置は、電気的に書き換え可能な不揮発性メモリセルとして、強誘電体メモリセルMCを有する。
図1には、強誘電体層FELをトランジスタに適用したMFIS(Metal Ferroelectric Insulator Semiconductor)構造と呼ばれる強誘電体メモリセルMCが示されている。
【0016】
図1に示されるように、半導体基板SUBは、例えばp型の単結晶シリコン(Si)などからなる。半導体基板SUBには、p型のウェル領域PWが形成されている。
【0017】
ウェル領域PWを含む半導体基板SUB上には、常誘電体膜ILが形成されている。常誘電体膜ILは、例えば酸化シリコン膜または酸窒化シリコン膜であり、例えば1nm以上且つ3nm以下の厚さを有する。常誘電体膜ILは、半導体基板SUBと後述の強誘電体層FELとの界面を安定させる目的で設けられた膜である。または、常誘電体膜ILは、強誘電体メモリセルMCの動作時に、後述のゲート電極GEに電圧を加えた際に、半導体基板SUBから電子が強誘電体層FELに入ることを防止する目的で設けられた膜である。
【0018】
常誘電体膜IL上には、強誘電体層FELが形成されている。実施の形態1における強誘電体層FELは、強誘電体膜FE1、強誘電体膜FE2および複数の粒GRを含む。強誘電体層FELの詳細な構造については、後で説明する。
【0019】
強誘電体層FEL上には、金属膜MFが形成されている。金属膜MFは、例えば窒化チタン膜、窒化タンタル膜またはタングステン膜からなる導電性膜である。金属膜MFの厚さは、例えば10nm以上且つ20nm以下である。
【0020】
金属膜MFは、強誘電体層FELの製造工程中に、強誘電体膜FE1および強誘電体膜FE2に応力を与え、強誘電体膜FE1および強誘電体膜FE2の各々の結晶の配向性を制御するために設けられたキャップ膜である。従って、強誘電体層FELの形成後に、強誘電体膜FE1および強誘電体膜FE2の各々が直方晶の結晶として存在できる場合には、金属膜MFを除去しても構わない。しかし、金属膜MFを除去したことで、強誘電体膜FE1および強誘電体膜FE2の各々の結晶の配向性がばらつく場合もあるので、金属膜MFを残しておいた方が、より好ましい。なお、金属膜MFを残した場合には、金属膜MFは、後述のゲート電極GEの一部としても機能する。
【0021】
金属膜MF上には、ゲート電極GEが形成されている。ゲート電極GEは、例えばn型の不純物が導入された多結晶シリコン膜からなる導電性膜である。ゲート電極GEを構成する材料としては、多結晶シリコン膜に代えて、窒化チタン膜、アルミニウム膜若しくはタングステン膜などの金属膜、または、これらを適宜積層させた積層膜であってもよい。
【0022】
ゲート電極GEの側面上には、サイドウォールスペーサSWが形成されている。サイドウォールスペーサSWは、例えば酸化シリコン膜と窒化シリコン膜との積層膜からなる。
【0023】
サイドウォールスペーサSWの下の半導体基板SUBには、低濃度のn型不純物領域であるエクステンション領域EXが形成されている。また、サイドウォールスペーサSWから露出している半導体基板SUBには、エクステンション領域EXよりも高濃度のn型不純物領域である拡散領域NDが形成されている。エクステンション領域EXおよび拡散領域NDは、互いに接続されており、それぞれ強誘電体メモリセルMCのソース領域の一部またはドレイン領域の一部を構成している。
【0024】
なお、ここでは図示していないが、ゲート電極GE上および拡散領域ND上には、例えばコバルトシリサイド、ニッケルシリサイドまたはニッケルプラチナシリサイドなどからなるシリサイド層が形成されていてもよい。
【0025】
<強誘電体メモリセルMCの動作>
図2は、強誘電体メモリセルMCの各動作時における印加電圧を示している。ゲート電極GEにゲート電圧Vgが印加され、ソース領域となる拡散領域NDにソース電圧Vsが印加され、ドレイン領域となる拡散領域NDにドレイン電圧Vdが印加され、ウェル領域PWにバックゲート電圧Vbが印加される。
【0026】
書込み動作では、
図2の「書込み動作」の欄に示すような電圧が、強誘電体メモリセルMCに印加される。これにより、強誘電体層FELに負の残留分極が残り、分極の向きが上向きとなり、強誘電体メモリセルMCの閾値電圧が上昇する。その結果、強誘電体メモリセルMCは書込み状態となる。
【0027】
消去動作では、
図2の「消去動作」の欄に示すような電圧が、強誘電体メモリセルMCに印加される。これにより、強誘電体層FELに正の残留分極が残り、分極の向きが下向きとなり、強誘電体メモリセルMCの閾値電圧が低下する。その結果、強誘電体メモリセルMCは消去状態となる。
【0028】
読出し動作時にゲート電極GEに印加される電圧は、書込み状態における強誘電体メモリセルMCの閾値電圧より小さく、且つ、消去状態における強誘電体メモリセルMCの閾値電圧より大きくなるように設定されている。また、ドレイン電圧Vdは、例えば1~3V程度の正電圧Vddである。これにより、書込み状態の強誘電体メモリセルMCでは電流が流れないか、電流が流れたとしても、その量は微量である。一方で、消去状態の強誘電体メモリセルMCでは大きな電流が流れる。このように、強誘電体メモリセルMCに流れる電流値の大きさに基づいて、強誘電体メモリセルMCの記憶状態を判定できる。
【0029】
<強誘電体層の詳細な構造>
強誘電体層FELは、強誘電体膜、および、上記強誘電体膜の内部に設けられた複数の粒GRを含む。実施の形態1では、上記強誘電体膜は、強誘電体膜FE1と強誘電体膜FE2との積層膜からなり、複数の粒GRは、強誘電体膜FE1および強誘電体膜FE2の内部に設けられている。すなわち、複数の粒GRは、強誘電体膜FE1と強誘電体膜FE2との間に、互いに分離して形成されている。
【0030】
強誘電体膜FE1および強誘電体膜FE2の各々は、金属酸化物膜からなり、例えば窒化シリコン膜よりも高い誘電率を有する高誘電率膜である。また、強誘電体膜FE1および強誘電体膜FE2の各々の厚さは、例えば2以上且つ10nm以下である。この場合、強誘電体層FELの全体の厚さは、例えば4以上且つ20nm以下である。
【0031】
また、強誘電体膜FE1および強誘電体膜FE2の各々は、外部から電界が発生すると誘電分極が生じ、電界を取り去っても分極がゼロにならない物質、つまり強誘電体によって構成されている絶縁膜である。すなわち、電界が印加されていない状態でも、強誘電体膜FE1および強誘電体膜FE2に、ある大きさを有する残留分極が存在する。強誘電体は、外部に電場がなくても電気双極子が整列している物質であり、双極子の方向が電場によって変化できる物質である。
【0032】
そして、強誘電体膜FE1および強誘電体膜FE2の各々は、中心対称ではない結晶である必要がある。言い換えれば、中心対称の結晶により形成される膜は、常誘電体膜である。従って、強誘電体メモリセルMCでは、強誘電体層FELの残留分極の増大、強誘電体としての性能の向上、および、強誘電体メモリセルMCの駆動電力の低減を実現するために、強誘電体膜FE1および強誘電体膜FE2を構成する結晶を中心対称ではない結晶、例えば直方晶または六方晶、で形成する必要がある。
【0033】
実施の形態1において、強誘電体膜FE1および強誘電体膜FE2の各々は、金属酸化物および第1元素を含む材料で構成されている。金属酸化物は、例えば、ハフニウム酸化物(HfO2)またはガリウム酸化物(Ga2O3)などである。第1元素は、例えばジルコニウム(Zr)である。第1元素は、ジルコニウムに代えて、シリコン(Si)、ゲルマニウム(Ge)、イットリウム(Y)、ランタン(La)またはイッテルビウム(Yb)であってもよい。
【0034】
複数の粒GRは、強誘電体層FELの製造工程中において、強誘電体膜FE1および強誘電体膜FE2を直方晶の結晶とするための結晶核として機能する。従って、複数の粒GRは、互いに分離されている複数の粒からなる。なお、複数の粒GRが強誘電体膜を結晶化するための結晶核として機能してさえいれば、複数の粒GRのいくつかは互いに接していても良い。
【0035】
言い換えれば、複数の粒GRは、強誘電体膜FE1および強誘電体膜FE2のように連続的に形成された膜ではなく、不連続的に形成されている。仮に、複数の粒GRの各々が結びついて膜として形成されていると、結晶核としての機能が低下することになる。また、複数の粒GRの面密度は、1×1013/cm2以上且つ1×1014/cm2以下の範囲内であり、5×1013/cm2であることが最も好ましい。
【0036】
複数の粒GRは、例えば窒化アルミニウム(AlN)である。また、複数の粒GRは、窒化アルミニウムに代えて、酸化ガリウム(GaO)または酸化ランタン(LaO)であってもよい。実施の形態1において、複数の粒GRの各々は、2~4個の原子の集合体から構成される。
【0037】
実施の形態1における複数の粒GRは、強誘電体膜FE1および強誘電体膜FE2と同様に、強誘電体であり、直方晶の結晶である。また、複数の粒GRを構成する材料は、強誘電体膜FE1および強誘電体膜FE2を構成する材料と異なる。複数の粒GRの残留分極の大きさは、強誘電体膜FE1および強誘電体膜FE2の残留分極の大きさよりも大きい。
【0038】
図3は、本願発明者らによる実験の結果を示すグラフである。
図3の縦軸は、閾値電圧の変化量を示すメモリウィンドウ・マージンである。
図3の横軸は、ゲート電極GEのゲート長である。また、
図3の「AlN」は、実施の形態1のように、複数の粒GRが強誘電体の窒化アルミニウムである場合を示している。
図3の「Al」は、例えば特許文献1のように、複数の粒GRが常誘電体のアルミニウムである場合を示している。
【0039】
上述のように、複数の粒GRが常誘電体である場合、強誘電体層FELの全体において、残留分極の大きさにばらつきが生じ易く、閾値電圧のばらつきが完全に解消し難い虞があった。
【0040】
図3の結果から、各ゲート長において、「AlN」の方が「Al」よりも閾値電圧の変化量が大きくなっていることが判る。すなわち、実施の形態1では、強誘電体である複数の粒GRを適用したことによって、強誘電体層FELの残留分極の大きさのばらつきが解消されたと推察される。従って、強誘電体メモリセルMCの読出し動作において、強誘電体メモリセルMCが書込み状態または消去状態の何れかであるかを判定し易いので、記憶情報を正確に読み出すことができる。これにより、半導体装置の信頼性を向上させることができる。
【0041】
また、複数の粒GRの残留分極の大きさは、強誘電体膜FE1および強誘電体膜FE2の残留分極の大きさよりも大きい。これにより、強誘電体層FELに存在する残留分極の大きさを更に大きくすることができるので、閾値電圧の変化量を更に大きくすることができる。
【0042】
なお、他の強誘電体メモリセルの強誘電体層FELの例として、強誘電体膜FE1上に、複数の粒GRと同じ材料からなる他の強誘電体膜を積層させることも考えられる。しかし、その場合、強誘電体膜FE1の結晶化を促進できず、強誘電体膜FE1全体を直方晶にし難い虞がある。
【0043】
実施の形態1では、複数の粒GRが、強誘電体膜FE1および強誘電体膜FE2の内部に存在し、強誘電体膜FE1および強誘電体膜FE2を直方晶の結晶とするための結晶核として機能する。そのため、強誘電体膜FE1および強誘電体膜FE2の全体を直方晶として形成することができる。
【0044】
<半導体装置の製造方法>
以下に
図4~
図9を用いて、実施の形態1における半導体装置の製造方法について説明する。
【0045】
まず、
図4に示されるように、例えばp型の不純物が導入された単結晶シリコンからなる半導体基板SUBを準備する。次に、フォトリソグラフィ技術およびイオン注入法によって、半導体基板SUBにp型のウェル領域PWを形成する。
【0046】
次に、
図5に示されるように、半導体基板SUB上に、例えば熱酸化法またはCVD(Chemical Vapor Deposition)法によって、例えば酸化シリコン膜からなる常誘電体膜ILを形成する。次に、常誘電体膜IL上に、例えばALD(Atomic Layer Deposition)法によって、アモルファス膜AM1を形成する。
【0047】
アモルファス膜AM1は、例えば、金属酸化物および第1元素を含む材料で構成されている。金属酸化物は、例えば、ハフニウム酸化物(HfO2)またはガリウム酸化物(Ga2O3) などである。第1元素は、例えばジルコニウム(Zr)である。第1元素は、ジルコニウムに代えて、シリコン(Si)、ゲルマニウム(Ge)、イットリウム(Y)、ランタン(La)またはイッテルビウム(Yb)の何れかであってもよい。アモルファス膜AM1の厚さは、例えば2以上且つ10nm以下である。
【0048】
次に、
図6に示されるように、アモルファス膜AM1上に、反応性スパッタリング法によって、複数の粒GRを形成する。複数の粒GRは、例えば窒化アルミニウム(AlN)である。また、複数の粒GRは、窒化アルミニウムに代えて、酸化ガリウム(GaO)または酸化ランタン(LaO)であってもよい。また、複数の粒GRは、アモルファス膜AM1を構成する材料と異なる材料によって構成され、強誘電体であり、直方晶の結晶である。
【0049】
複数の粒GRが窒化アルミニウムである場合、反応性スパッタリング法では、アルミニウムからなるターゲット、および、アルゴンガス(Arガス)と窒素ガス(N2ガス)との混合ガスが用いられる。この際、混合ガス中の窒素ガスの比率を24%以上にしたポイズンモードを採用することで、強誘電体の窒化アルミニウムが複数の粒GRとして形成される。また、複数の粒GRの面密度は、1×1013/cm2以上且つ1×1014/cm2以下の範囲内であり、5×1013/cm2であることが最も好ましい。また、複数の粒GRがアモルファス膜AM1中に拡散しすぎる事を防止するために、反応性スパッタリング法は、1~150℃の範囲の温度で行われることが好ましい。
【0050】
複数の粒GRは、互いに分離されている。言い換えれば、複数の粒GRは、アモルファス膜AM1のように連続的に形成された膜ではなく、不連続的に形成されている。すなわち、複数の粒GRは、アモルファス膜AM1の全体を覆っておらず、アモルファス膜AM1上に点在している。従って、アモルファス膜AM1の一部は複数の粒GRによって覆われ、アモルファス膜AM1のその他の部分は、複数の粒GRから露出している。
【0051】
また、複数の粒GRの一部は、アモルファス膜AM1の上面上に堆積するが、アモルファス膜AM1内の上面近傍に導入されている複数の粒GRも存在する。このため、後述のアモルファス膜AM1などを結晶化させる工程において、複数の粒GRが結晶核として機能することができる。
【0052】
次に、
図7に示されるように、アモルファス膜AM1上に、例えばALD法によって、アモルファス膜AM2を形成する。この工程で、複数の粒GRは、アモルファス膜AM2によって覆われる。すなわち、アモルファス膜AM1およびアモルファス膜AM2の内部に、複数の粒GRが設けられる。アモルファス膜AM2は、アモルファス膜AM1と同じ材料からなる。アモルファス膜AM2の厚さは、例えば2以上且つ10nm以下である。
【0053】
次に、アモルファス膜AM2上に、例えばCVD法またはスパッタリング法を用いて、例えば窒化チタン、窒化タンタルまたはタングステンからなる金属膜MFを形成する。金属膜MFの厚さは、例えば10nm以上且つ20nm以下である。金属膜MFは、主に、アモルファス膜AM1およびアモルファス膜AM2に応力を加えるために設けられている。
【0054】
次に、
図8に示されるように、熱処理を施すことで、アモルファス膜AM1を結晶化して直方晶の強誘電体膜FE1を形成し、アモルファス膜AM2を結晶化して直方晶の強誘電体膜FE2を形成する。これにより、強誘電体膜FE1、強誘電体膜FE2および複数の粒GRを含む強誘電体層FELが形成される。
【0055】
この熱処理は、RTA(Rapid Thermal Annealing)法によって、600℃以下の温度で行うこともできるが、電磁波として、例えば周波数1GHz以上且つ10GHz以下のマイクロ波を用いて行うことが好ましい。また、この熱処理は、周波数2.45GHzのマイクロ波を用いて行うことが、より好ましい。マイクロ波を用いた熱処理は、低温での結晶化が可能であり、例えば400℃以下の温度で行うことができる。
【0056】
このマイクロ波を用いた熱処理では、電場(電界)の振動方向が、金属膜MFの上面、または、半導体基板SUBの上面に対して90度(垂直)となるように、マイクロ波を照射する。このようなマイクロ波などの電磁波では、分極結晶にエネルギーが吸収されるので、分極結晶である強誘電体膜FE1および強誘電体膜FE2が形成され易い。従って、上述のように、結晶化のための熱処理を、400℃以下の低温で行うことが容易となる。
【0057】
また、この結晶化工程では、強誘電体膜FE1および強誘電体膜FE2の各々の配向性は、金属膜MFからの応力によって制御される。すなわち、アモルファス膜AM1およびアモルファス膜AM2を、強誘電体膜FE1および強誘電体膜FE2へ結晶化させる際に、金属膜MFは、強誘電体膜FE1および強誘電体膜FE2の各々の結晶相を、直方晶に配向させる機能を有する。
【0058】
また、実施の形態1では、アモルファス膜AM1およびアモルファス膜AM2の内部に、複数の粒GRが形成されている。これら複数の粒GRが、結晶化工程において結晶核として機能する。
【0059】
次に、
図9に示されるように、金属膜MF上に、例えばCVD法によって、例えばn型の不純物が導入された多結晶シリコンからなる導電性膜を形成する。次に、フォトリソグラフィ技術およびドライエッチング処理によって、上記導電性膜、金属膜MF、強誘電体膜FE1、強誘電体膜FE2および常誘電体膜ILを選択的にパターニングする。
【0060】
このパターニングによって残された上記導電性膜がゲート電極GEとして機能し、金属膜MFは、ゲート電極GEの一部として機能する。なお、強誘電体層FELを直方晶の結晶として十分に維持できる場合には、上記導電性膜の形成前に、金属膜MFを除去してもよい。
【0061】
次に、ゲート電極GEから露出している半導体基板SUBに、フォトリソグラフィ技術およびイオン注入法によって、n型の不純物領域であるエクステンション領域EXを形成する。
【0062】
その後、以下の工程を経て、
図1に示される強誘電体メモリセルMCを備えた半導体装置が製造される。
【0063】
まず、ゲート電極GEを覆うように、例えばCVD法によって、例えば酸化シリコン膜と窒化シリコン膜とを順次形成する。次に、異方性エッチング処理によって、窒化シリコン膜を加工する。その後、ゲート電極GEの上面上などに形成されている酸化シリコン膜を除去する。これにより、ゲート電極GEの側面上に、酸化シリコン膜と窒化シリコン膜との積層膜からなるサイドウォールスペーサSWが形成される。
【0064】
次に、サイドウォールスペーサSWから露出している半導体基板SUBに、フォトリソグラフィ技術およびイオン注入法によって、n型の不純物領域である拡散領域NDを形成する。拡散領域NDは、エクステンション領域EXよりも高い不純物濃度を有し、エクステンション領域EXと接続している。拡散領域NDおよびエクステンション領域EXは、それぞれ、強誘電体メモリセルMCのソース領域の一部またはドレイン領域の一部を構成する。
【0065】
その後、必要に応じて、拡散領域NDおよびゲート電極GEの各々の上面上に、サリサイド(Salicide:Self Aligned Silicide)技術によって、コバルトシリサイド、ニッケルシリサイドまたはニッケルプラチナシリサイドのようなシリサイド層を形成してもよい。
【0066】
(実施の形態2)
以下に
図10~
図14を用いて、実施の形態2における半導体装置およびその製造方法について説明する。なお、以下の説明では、実施の形態1との相違点について主に説明し、実施の形態1と重複する点については説明を省略する。
【0067】
実施の形態1では、強誘電体層FELの強誘電体膜として、強誘電体膜FE1および強誘電体膜FE2の2層構造を適用し、複数の粒GRが、強誘電体膜FE1および強誘電体膜FE2の内部に設けられていた。
【0068】
図10に示されるように、実施の形態2では、強誘電体層FELの強誘電体膜として、強誘電体膜FE3の1層構造を適用し、複数の粒GRが、強誘電体膜FE3の内部に設けられている。強誘電体膜FE3は、実施の形態1の強誘電体膜FE1および強誘電体膜FE2と同じ材料からなる。強誘電体膜FE3の厚さは、強誘電体膜FE1の厚さと強誘電体膜FE2の厚さとの合計値になるように設定され、例えば4以上且つ20nm以下である。
【0069】
また、実施の形態1と同様に、複数の粒GRを構成する材料は、強誘電体膜FE3を構成する材料と異なり、複数の粒GRの残留分極の大きさは、強誘電体膜FE3の残留分極の大きさよりも大きい。
【0070】
実施の形態2でも、複数の粒GRが強誘電体であるので、強誘電体層FELの残留分極の大きさのばらつきが解消され、閾値電圧の変化量が大きくなる。従って、半導体装置の信頼性を向上させることができる。
【0071】
以下に
図11~
図14を用いて、実施の形態2における半導体装置の製造方法について説明する。
図11は、
図4の後の製造工程を示している。
【0072】
図11に示されるように、半導体基板SUB上に、実施の形態1と同様の手法によって、常誘電体膜ILを形成する。次に、常誘電体膜IL上に、例えばALD法によって、アモルファス膜AM3を形成する。アモルファス膜AM3は、実施の形態1のアモルファス膜AM1およびアモルファス膜AM2と同じ材料からなる。アモルファス膜AM3の厚さは、アモルファス膜AM1の厚さとアモルファス膜AM2の厚さとの合計値になるように設定され、例えば4以上且つ20nm以下である。
【0073】
次に、
図12に示されるように、イオン注入法によって、複数の粒GRをアモルファス膜AM3の内部に導入する。実施の形態2においても、複数の粒GRの面密度は、1×10
13/cm
2以上且つ1×10
14/cm
2以下の範囲内であり、5×10
13/cm
2であることが最も好ましい。
【0074】
次に、
図13に示されるように、アモルファス膜AM3上に、実施の形態1と同様の手法によって、金属膜MFを形成する。
【0075】
次に、
図14に示されるように、実施の形態1と同様の熱処理を施すことで、アモルファス膜AM3を結晶化して直方晶の強誘電体膜FE3を形成する。これにより、強誘電体膜FE3および複数の粒GRを含む強誘電体層FELが形成される。また、実施の形態1と同様に、この結晶化工程では、強誘電体膜FE3の配向性は、金属膜MFからの応力によって制御され、複数の粒GRが、結晶核として機能する。
【0076】
その後、実施の形態1の
図9以降と同じ工程を経て、ゲート電極GE、エクステンション領域EX、サイドウォールスペーサSWおよび拡散領域NDを形成することで、
図10に示される強誘電体メモリセルMCを備えた半導体装置が製造される。
【0077】
(実施の形態3)
以下に
図15および
図16を用いて、実施の形態3における半導体装置の製造方法について説明する。なお、以下の説明では、実施の形態2との相違点について主に説明し、実施の形態2と重複する点については説明を省略する。
【0078】
実施の形態3における強誘電体メモリセルMCの構造は、実施の形態2の
図10とほぼ同じであり、強誘電体層FELは、強誘電体膜FE3と、強誘電体膜FE3の内部に設けられた複数の粒GRとを含む。
【0079】
また、実施の形態3では、アモルファス膜AM3の下面上または上面上に、複数の粒GRを設け、アモルファス膜AM3を結晶化して強誘電体膜FE3にするための熱処理によって、複数の粒GRを強誘電体膜FE3の内部へ拡散させる。ここでは、アモルファス膜AM3の上面上に、複数の粒GRを設ける場合について説明する。
【0080】
図15は、
図11の後の製造工程を示している。
図15に示されるように、アモルファス膜AM3上に、実施の形態1と同様の反応性スパッタリング法によって、複数の粒GRを形成する。
【0081】
次に、
図16に示されるように、アモルファス膜AM3上に、実施の形態1と同様の手法によって、金属膜MFを形成する。複数の粒GRは、金属膜MFによって覆われる。
【0082】
次に、実施の形態1と同様の熱処理を施すことで、アモルファス膜AM3を結晶化して直方晶の強誘電体膜FE3を形成する。また、この熱処理によって、アモルファス膜AM3の上面上に設けられていた複数の粒GRは、強誘電体膜FE3の内部に拡散する。なお、実施の形態3でも、強誘電体膜FE3の配向性は、金属膜MFからの応力によって制御され、複数の粒GRは、拡散しながら結晶核としても機能する。
【0083】
以上のようにして、
図14の構造を得る。その後、実施の形態1の
図9以降と同じ工程を経て、
図10に示される強誘電体メモリセルMCを備えた半導体装置が製造される。
【0084】
(変形例)
以下に
図17~
図19を用いて、実施の形態3の変形例における半導体装置の製造方法について説明する。この変形例では、アモルファス膜AM3の下面上に、複数の粒GRを設ける場合について説明する。
【0085】
図17は、
図4の後の製造工程を示している。
図17に示されるように、半導体基板SUB上に、実施の形態1と同様の手法によって、常誘電体膜ILを形成する。次に、常誘電体膜IL上に、実施の形態1と同様の反応性スパッタリング法によって、複数の粒GRを形成する。
【0086】
次に、
図18に示されるように、常誘電体膜IL上に、例えばALD法によって、アモルファス膜AM3を形成する。複数の粒GRは、アモルファス膜AM3によって覆われる。
【0087】
次に、
図19に示されるように、アモルファス膜AM3上に、実施の形態1と同様の手法によって、金属膜MFを形成する。次に、実施の形態1と同様の熱処理を施すことで、アモルファス膜AM3を結晶化して直方晶の強誘電体膜FE3を形成する。また、この熱処理によって、アモルファス膜AM3の下面上に設けられていた複数の粒GRは、強誘電体膜FE3の内部に拡散する。なお、変形例でも、強誘電体膜FE3の配向性は、金属膜MFからの応力によって制御され、複数の粒GRは、拡散しながら結晶核としても機能する。
【0088】
以上のようにして、
図14の構造を得る。その後、実施の形態1の
図9以降と同じ工程を経て、
図10に示される強誘電体メモリセルMCを備えた半導体装置が製造される。
【0089】
以上、本発明を実施するための形態に基づき具体的に説明したが、本発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能である。
【符号の説明】
【0090】
AM1~AM3 アモルファス膜
EX エクステンション領域
FE1~FE3 強誘電体膜
FEL 強誘電体層
GE ゲート電極
GR 粒
IL 常誘電体膜
MC 強誘電体メモリセル
MF 金属膜
ND 拡散領域
PW ウェル領域
SUB 半導体基板
SW サイドウォールスペーサ