特開 2023-161578 複雑な電子システムのハードウェア機能ブロックのための故障モード、影響、および診断分析（ＦＭＥＤＡ）自動化のためのモデル駆動手法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2023161578

(43)【公開日】2023-11-07

(54)【発明の名称】複雑な電子システムのハードウェア機能ブロックのための故障モード、影響、および診断分析（ＦＭＥＤＡ）自動化のためのモデル駆動手法

(51)【国際特許分類】

   G06F 30/33 20200101AFI20231030BHJP

   G06F 115/02 20200101ALN20231030BHJP

   G06F 115/08 20200101ALN20231030BHJP

   G06F 119/20 20200101ALN20231030BHJP

【ＦＩ】

G06F30/33

G06F115:02

G06F115:08

G06F119:20

【審査請求】未請求

【請求項の数】12

【出願形態】ＯＬ

【外国語出願】

(21)【出願番号】P 2023070883

(22)【出願日】2023-04-24

(31)【優先権主張番号】63/334,665

(32)【優先日】2022-04-25

(33)【優先権主張国・地域又は機関】US

(31)【優先権主張番号】18/301,248

(32)【優先日】2023-04-16

(33)【優先権主張国・地域又は機関】US

【公序良俗違反の表示】

（特許庁注：以下のものは登録商標）

１．ＶＥＲＩＬＯＧ

(71)【出願人】

【識別番号】521196590

【氏名又は名称】アルテリス・インコーポレイテッド

【氏名又は名称原語表記】ＡＲＴＥＲＩＳ， ＩＮＣ．

(74)【代理人】

【識別番号】110001195

【氏名又は名称】弁理士法人深見特許事務所

(72)【発明者】

【氏名】ステファノ・ロレンツィーニ

(72)【発明者】

【氏名】ブノワ・ドゥ・レスキュール

【テーマコード（参考）】

5B146

【Ｆターム（参考）】

5B146AA22

5B146GA05

5B146GL00

(57)【要約】      （修正有）

【課題】ハードウェアモデルに関する故障モード特性及び安全性データを含む分析を可能にし、安全性ライブラリコンポーネント及びＩＰハードウェアをコンパイルするシステム及び方法を提供する。
【解決手段】方法は、電子システムのハードウェア機能ブロック（ＩＰ）上で故障モード、影響及び診断分析（ＦＭＥＤＡ）を実行する。分析は、安全性ライブラリコンポーネントのライブラリにアクセスすることであって、各安全性ライブラリコンポーネントは、ハードウェアモデルに関する故障モード特性および安全性データを含む。方法はまた、安全性ライブラリコンポーネント及びハードウェアＩＰをコンパイルすることを含む。コンパイルすることは、ハードウェアＩＰ内のハードウェアモデルのインスタンスを対応する安全性ライブラリコンポーネントにマッピングし、対応するコンポーネントの特性および安全性データを集約することを含む。
【選択図】図１

【特許請求の範囲】

【請求項1】

電子システムのハードウェアＩＰ上で故障モード、影響、および診断分析（ＦＭＥＤＡ）を実行するコンピュータ実装方法であって、前記方法は、
安全性ライブラリコンポーネントのライブラリにアクセスするステップであって、各安全性ライブラリコンポーネントは、ハードウェアモデルに関する故障モード特性および安全性データを含む、安全性ライブラリコンポーネントのライブラリにアクセスするステップと、
前記ハードウェアＩＰ内のハードウェアモデルのインスタンスを対応する安全性ライブラリコンポーネントにマッピングし、前記対応するコンポーネントの前記特性および安全性データを集約するステップを含む、前記安全性ライブラリコンポーネントおよび前記ハードウェアＩＰをコンパイルするステップと、を含む、方法。

【請求項2】

各安全性ライブラリコンポーネントは、属性および安全値を含む、請求項１に記載の方法。

【請求項3】

各安全性ライブラリコンポーネントは、ハードウェアモデルにマッピングするための情報を含み、前記ライブラリコンポーネントを前記ＩＰブロックにマッピングするステップは、前記ライブラリコンポーネント内の前記マッピング情報にアクセスするステップを含む、請求項１に記載の方法。

【請求項4】

前記集約された特性および安全性データからグローバルメトリックを生成するステップをさらに含む、請求項１に記載の方法。

【請求項5】

修正されたハードウェアＩＰを受信するステップと、
前記安全性ライブラリコンポーネントおよび前記修正されたハードウェアＩＰを再コンパイルするステップと、
をさらに含む、請求項１に記載の方法。

【請求項6】

前記再コンパイルするステップは、前記修正されたハードウェアＩＰにおいて変更されていないインスタンスにマッピングされたコンポーネントを再使用するステップを含む、請求項５に記載の方法。

【請求項7】

前記再コンパイルするステップは、前記修正されたハードウェアＩＰから削除されたインスタンスに対応する安全性ライブラリコンポーネントをデマッピングするステップを含む、請求項５に記載の方法。

【請求項8】

前記再コンパイルするステップは、前記修正されたハードウェアＩＰ内の修正された機能を有するインスタンスにマッピングされた安全性ライブラリコンポーネントをデマッピングし、前記修正された機能を有する前記インスタンスに新しい安全性ライブラリコンポーネントをマッピングするステップを含む、請求項５に記載の方法。

【請求項9】

各安全性ライブラリコンポーネントは、安全値および設計データを含み、前記方法は、ゲート数および面積の推定値を生成するために前記安全値および設計データを抽出するステップをさらに含む、請求項１に記載の方法。

【請求項10】

前記ハードウェアＩＰブロックおよび前記ライブラリは、システムオンチップ用である、請求項１に記載の方法。

【請求項11】

実行されると、コンピューティングプラットフォームに、電子システムのハードウェア機能ブロック（ＩＰ）に対して故障モード、影響、および診断分析（ＦＭＥＤＡ）を実行させるデータで符号化された電子メモリを備える物品であって、前記ＦＭＥＤＡは、
安全性ライブラリコンポーネントのライブラリを参照するステップであって、各安全性ライブラリコンポーネントは、ハードウェアモデルに関する故障モード特性および安全性データを含む、安全性ライブラリコンポーネントのライブラリを参照するステップと、
前記ハードウェアＩＰ内のインスタンスを対応する安全性ライブラリコンポーネントにマッピングし、前記マッピングされたコンポーネントの前記特性および安全性データを集約するステップを含む、前記安全性ライブラリコンポーネントおよび前記ハードウェアＩＰをコンパイルするステップと、を含む、物品。

【請求項12】

合成ツールであって、
メモリと、
処理ユニットと、を備え、
前記メモリは、前記ツールに機能ブロック（ＩＰ）に関する故障モード、影響、および診断分析（ＦＭＥＤＡ）を実行させるために前記処理ユニットによって実行されるコードを格納し、前記分析は、
安全性コンポーネントライブラリにアクセスすることであって、前記ライブラリ内の各コンポーネントは、前記ＩＰのモデル表現に関する故障モード特性および安全性データを有する、アクセスすることと、
前記安全性ライブラリコンポーネントおよび前記ＩＰをコンパイルすることであって、前記コンパイルすることは、
前記ＩＰハードウェア内のインスタンスを対応する安全性ライブラリコンポーネントにマッピングすることと、
前記マッピングされたコンポーネントの前記特性および安全性データを集約することと、を含む、コンパイルすることと、を含む、合成ツール。

【発明の詳細な説明】

【技術分野】

【0001】

関連出願の相互参照
本出願は、その全開示が参照により本明細書に組み込まれる、Ｓｔｅｆａｎｏ ＬＯＲＥＮＺＩＮＩらによって２０２２年４月２５日に出願され、「ＳＹＮＴＨＥＳＩＳ ＴＯＯＬ ＦＯＲ ＡＵＴＯＭＡＴＩＣ ＧＥＮＥＲＡＴＩＯＮ ＯＦ ＳＣＡＬＡＢＬＥ ＡＮＤ ＲＥＵＳＡＢＬＥ ＦＡＩＬＵＲＥ ＭＯＤＥ，ＥＦＦＥＣＴＳ，ＡＮＤ ＤＩＡＧＮＯＳＴＩＣ ＡＮＡＬＹＳＩＳ（ＦＭＥＤＡ）ＩＮ ＣＯＭＰＬＥＸ ＳＹＳＴＥＭ－ＯＮ－ＣＨＩＰ（ＳｏＣ）」と題する米国仮出願第６３／３３４，６６５号の利益を主張する。

【0002】

技術分野
本技術は、ハードウェア機能ブロック（ＩＰ）の故障モード、影響、診断分析（ＦＭＥＤＡ）に関する。ＦＭＥＤＡは、システムオンチップ（ＳｏＣ）または他の複雑な電子システムのハードウェアＩＰ上で実行されてもよい。

【背景技術】

【0003】

背景
故障モード、影響、および診断分析（ＦＭＥＤＡ）は、サブシステムおよび製品レベルの故障率、故障モード、および診断能力を得るための系統的分析技術を指す。この技術は、システムオンチップ（ＳｏＣ）または他の複雑な電子システムの設計中に利用することができる。例えば、ＳｏＣの初期設計は、ハードウェアモデルまたは機能ブロック（ＩＰ）ブロックの多くのインスタンスをトップレベルハードウェアＩＰに組み立てることによって生成され得る。ＦＭＥＤＡは、ハードウェアＩＰ上で実行されてもよい。

【0004】

ＦＭＥＤＡは、スプレッドシートまたは他のテーブルを生成することを含んでもよい。ハードウェアモデルごとの故障モード情報の行は、手動で切り取られてスプレッドシートに貼り付けられる。各行は、ハードウェアＩＰ内のインスタンスの故障モードに対応する。各インスタンスは複数の故障モードを有する可能性があるため、単一のインスタンスに関連付けられた複数の行が存在する可能性がある。テーブルが完成した後、システムおよびサブシステムの故障率、故障モード、および診断能力を取るために、アルゴリズムをＦＭＥＤＡテーブルに適用することができる。

【0005】

ハードウェアＩＰは、通常、複数の設計反復および頻繁な設計変更を受ける。ＦＭＥＤＡはまた、修正されたハードウェアＩＰ上で実行され、これは、変更を反映するためにテーブルが複数回修正されることを意味する。さらに、修正または複数のＦＭＥＤＡ反復は、ａ）ハードウェア（例えばベリログ）パラメータによるＩＰ再構成、およびｂ）他のＩＰによって再利用されたＲＴＬモデルからの新しいＩＰの導出によって引き起こされ得る。

【0006】

ＦＭＥＤＡテーブルを手動で生成および修正することは、面倒で、時間がかかり、非効率的である。これは、高度に構成可能であり、設計中に多くの修正を受ける可能性があるＳｏＣの設計にとって、特に面倒で、時間がかかり、非効率的である。したがって、ハードウェアモデルに関する故障モード特性および安全性データを含む分析を可能にし、安全性ライブラリコンポーネントおよびＩＰハードウェアをコンパイルするシステムおよび方法が必要とされている。

【発明の概要】

【課題を解決するための手段】

【0007】

概要
本発明の様々な実施形態および態様によれば、システム、物品、およびコンピュータ実装は、電子システムのハードウェア機能ブロック（ＩＰ）に対して故障モード、影響、および診断分析（ＦＭＥＤＡ）を実行するために使用される。分析は、安全性ライブラリコンポーネントのライブラリにアクセスすることであって、各安全性ライブラリコンポーネントは、ハードウェアモデルに関する故障モード特性および安全性データを含む、アクセスすることと、安全性ライブラリコンポーネントおよびハードウェアＩＰをコンパイルすることとを含む。コンパイルすることは、ハードウェアＩＰ内のハードウェアモデルのインスタンスを対応する安全性ライブラリコンポーネントにマッピングし、対応するコンポーネントの特性および安全性データを集約することを含む。

【0008】

図面の簡単な説明
本発明をより完全に理解するために、添付の図面を参照する。本発明は、図面または図（図）を参照して以下の説明の態様および実施形態に従って説明され、同様の番号は同じまたは同様の要素を表す。これらの図面は、本発明の範囲内の限定と見なされるべきではないことを理解し、本発明の現在説明されている態様および実施形態ならびに現在理解されている最良の形態は、添付の図面を使用することによってさらなる詳細と共に説明される。

【図面の簡単な説明】

【0009】

【図1】本発明の様々な態様および実施形態による、電子システムのハードウェア機能ブロックに対して故障モード、影響、および診断分析（ＦＭＥＤＡ）を自動的に実行するコンピュータ実装方法の図である。

【図2】本発明の様々な態様および実施形態による安全性ライブラリコンポーネントの図である。

【図3】本発明の様々な態様および実施形態によるＦＭＥＤＡを実行するためのツールを含むシステムの図である。

【図4】本発明の様々な態様および実施形態によるハードウェア機能ブロック（ＩＰ）の階層表現の図である。

【図5】本発明の様々な態様および実施形態によるＦＭＥＤＡを実行するコンピュータ実装方法の図である。

【発明を実施するための形態】

【0010】

詳細な説明
以下では、本発明の様々な態様および実施形態を説明する本技術の様々な例について説明する。一般に、実施例は、本発明の態様を説明するために任意の組み合わせで使用することができる。原理、態様、および実施形態（ならびにその特定の例）を列挙する本明細書のすべての記述は、その構造的および機能的等価物の両方を包含することを意図している。提供される例は、非限定的な例として意図されている。さらに、そのような等価物は、現在知られている等価物および将来開発される等価物の両方、すなわち、構造にかかわらず同じ機能を実行する開発された任意の要素を含むことが意図される。

【0011】

本明細書で使用される場合、単数形「ａ」、「ａｎ」および「ｔｈｅ」は、文脈が明らかにそうでないことを示さない限り、複数の指示対象を含むことに留意されたい。本明細書を通して、「一実施形態」、「実施形態」、「特定の実施形態」、「様々な実施形態」、または同様の文言への言及は、実施形態に関連して説明される特定の態様、特性、構造、または特徴が本発明の少なくとも１つの実施形態に含まれることを意味する。

【0012】

したがって、本明細書における語句「一実施形態では」、「少なくとも１つの実施形態では」、「実施形態では」、「特定の実施形態では」、「いくつかの実施形態では」、および同様の文言の出現は、必ずしもそうとは限らないが、すべて同じ実施形態または同様の実施形態を指し得る。さらに、本明細書に記載された本発明の態様および実施形態は単なる例示であり、当業者によって理解される本発明の範囲または精神を限定するものとして解釈されるべきではない。開示された発明は、本明細書に記載された任意の新規な態様を含む任意の実施形態において効果的に作成または使用される。本発明の原理、態様、および実施形態を列挙する本明細書のすべての記述は、その構造的および機能的等価物の両方を包含することを意図している。そのような等価物は、現在知られている等価物および将来開発される等価物の両方を含むことが意図される。さらに、「含む（ｉｎｃｌｕｄｉｎｇ）」、「含む（ｉｎｃｌｕｄｅｓ）」、「有する（ｈａｖｉｎｇ）」、「有する（ｈａｓ）」、「有する（ｗｉｔｈ）」という用語、またはそれらの変形が詳細な説明および特許請求の範囲のいずれかで使用される限り、そのような用語は、「備える（ｃｏｍｐｒｉｓｉｎｇ）」という用語と同様に包括的であることを意図している。

【0013】

「ソース」、「マスタ」、および「イニシエータ」という用語は、ハードウェア機能ブロック（ＩＰ）モジュール／ブロックまたはユニットを指し、これらの用語は、本発明の範囲および実施形態内で交換可能に使用される。本明細書で使用される場合、「シンク」、「スレーブ」、および「ターゲット」という用語は、ハードウェアＩＰモジュールまたはユニットを指し、これらの用語は、本発明の範囲および実施形態内で交換可能に使用される。本明細書で使用される場合、トランザクションは、要求トランザクションまたは応答トランザクションであり得る。要求トランザクションの例は、書き込み要求および読み出し要求を含む。

【0014】

本発明の様々な態様および実施形態によれば、ハードウェアＩＰの故障モード、影響、および診断分析は、自動化され、モデル駆動される。ハードウェアＩＰは、特定のシステムに限定されない。しかしながら、これは、高度に構成可能であり、設計中に複数の修正を受ける可能性があるシステムオンチップ（ＳｏＣ）などの複雑な電子システムに特に有用である。

【0015】

複雑な電子システムの一例として、システムオンチップ（ＳｏＣ）は、ネットワークオンチップ（ＮｏＣ）を介して通信するマルチプロセッサシステムを含む。ＳｏＣのハードウェアＩＰは、イニシエータＩＰおよびターゲットＩＰのインスタンスを含む。トランザクションは、業界標準プロトコルを使用してイニシエータから１つまたは複数のターゲットに送信される。ＮｏＣに接続されたイニシエータは、１つまたは複数のターゲットを選択するために、アドレスを使用して１つまたは複数のターゲットに要求トランザクションを送信する。ＮｏＣは、アドレスを復号し、イニシエータからターゲットに要求を転送する。ターゲットはトランザクションを処理し、応答トランザクションを送信し、これはＮｏＣによってイニシエータに戻される。したがって、ＳｏＣおよびＮｏＣは、複雑さおよび構成可能性を含む。

【0016】

本発明の様々な態様および実施形態による、ハードウェア機能ブロックに対してＦＭＥＤＡを自動的に実行するコンピュータ実装モデル駆動方法を示す図１を参照する。

【0017】

ブロック１１０において、ハードウェアＩＰが生成される。ＳｏＣのハードウェアＩＰを検討する。ＳｏＣの要件が生成される。要求は、マーケティング、販売、顧客の意図などによって決定されてもよい。システム設計者は、要求に関連する仕様を生成する。本明細書は、ＩＣシステムのチップ定義、技術、ドメイン、およびレイアウトを提供する。

【0018】

コンポーネントのＩＰブロックまたはハードウェアモデル（例えば、プロセッサコア、メモリなど）は、設計者のライブラリから選択される。ＩＰブロックまたはハードウェアモデルは、論理、セル、または集積回路レイアウト設計の再利用可能なユニットを指すことができる。ハードウェアモデルは、Ｖｅｒｉｌｏｇなどのハードウェア記述言語のレジスタ転送レベル（ＲＴＬ）で記述することができる。

【0019】

ハードウェアモデルのインスタンスは、最上位レベルのハードウェアＩＰに組み立てられる。階層は、ハードウェアモデルの接続を指す。

【0020】

サブシステムおよびシステムレベルの故障率、故障モードおよび診断能力を得るために、ハードウェアＩＰ上でモデル駆動ＦＭＥＤＡが実行される。

【0021】

ブロック１２０において、ハードウェアＩＰがアクセスされる。例えば、ハードウェアＩＰは、ネットワークを介してリモートストレージからダウンロードされてもよいし、ローカルメモリから読み出されてもよい。

【0022】

ブロック１３０において、ＲＴＬ設計者または安全エンジニアなどのユーザによって作成された安全性ライブラリコンポーネントのライブラリがアクセスされる。例えば、ライブラリは、ネットワークを介してリモート記憶装置からダウンロードされ、ローカルメモリから読み出されるなどしてもよい。各安全性ライブラリコンポーネントは、ハードウェアＩＰブロックに関する故障モード特性および安全性データを含む。各安全性ライブラリコンポーネントはまた、ＩＰブロックにマッピングされることを可能にする情報を含む。

【0023】

ブロック１４０において、安全性ライブラリコンポーネントおよびハードウェアＩＰがコンパイルされる。コンパイルは、ライブラリ内の特定の安全性ライブラリコンポーネントをハードウェアＩＰ内の対応するインスタンスにマッピングまたはリンクすることと、対応するコンポーネントのマッピングされた安全性ライブラリコンポーネントに含まれる特性および安全性データを集約するステップとを含む。様々な態様および実施形態によれば、各安全性ライブラリコンポーネントは、（ＲＴＬ合成と同様に）インスタンスにマッピングされる。言い換えれば、複数のインスタンスは同じモデルを参照することができ、その逆はない。例えば、特性および安全性データは、ＦＭＥＤＡテーブルなどのデータ構造に集約されてもよい。コンパイルが完了すると、ＦＭＥＤＡテーブルは、故障モード、安全機構、および関連する安全性データの完全なセットを有する。本発明の態様および実施形態によれば、内部フォーマットは、ＦＭＥＤＡのコンテンツのコンパイルおよび正しい表現に適応するのに適した任意のフォーマットおよび言語を有することができる。ＦＭＥＤＡがエクスポートされると、通常はＭＳエクセルフォーマットファイルである「テーブル」になる。本発明の態様および実施形態によれば、出力は、サードパーティツールがテーブルを生成し、合成ステップを避けるまたはスキップすることを可能にするスクリプトであってもよい。この例では、スクリプトはテーブルではないが、依然としてテーブルを記述しており、例えば、故障モードは次のように表すことができる。

【0024】

ｃｒｅａｔｅ＿ｆａｉｌｕｒｅ＿ｍｏｄｅ＜ＩＤ＞＜ｄｅｓｃｒｉｐｔｉｏｎ＞＜ｓａｆｔｅｙ ｄａｔａ＞など。

【0025】

１００個の故障モードがある場合、このコマンドは１００個になる。
ブロック１５０において、集約された特性および安全性データが処理されて、故障モード、安全機構、および安全性メトリックを含む関連する安全性データの完全なセットが提供される。メトリックは、システムおよびコンポーネントレベルの単一点故障メトリック（ＳＰＦＭ）、潜在的故障メトリック（ＬＦＭ）、およびＨＷランダム故障の確率メトリック（ＰＭＦＨ）を含む。

【0026】

したがって、ＦＭＥＤＡに対するこのモデル駆動手法は、ＦＭＥＤＡテーブル、または特性および安全性データを集約する他の構造を生成するための安全性コンポーネントライブラリおよびコンパイラを導入する。モデル指向手法は、ＦＭＥＤＡテーブルに情報を手動で切り取って貼り付けるよりもはるかに高速で効率的である。速度の向上により、高レベルの設計で実行することが可能になる。これは重要な利点である。

【0027】

モデル駆動手法は、特定のハードウェア要素のコンテキストに関係なく、任意のハードウェアモデルを特徴付ける方法を提供する。これにより、コンテキスト外の安全性の特性付けが可能になる。本発明の態様および実施形態によれば、モード駆動手法は、そのような安全性コンポーネントの再利用を可能にした。

【0028】

モデル指向手法は、高度に構成可能で、複数の設計変更を受けるＩＰハードウェアにとって大きな利点を実現する。

【0029】

ブロック１６０において、ハードウェアＩＰが修正される。ハードウェアＩＰの修正には多くの理由が考えられる。要件が修正される可能性があり、規則に違反する可能性があり、ＦＭＥＤＡの結果が許容できない可能性があるなどである。その結果、ハードウェアモデルがＩＰハードウェア内で移動される可能性があり、ハードウェアモデルの機能が変更される可能性があり、異なるハードウェアモデルのインスタンスが追加される可能性があり、ハードウェアモデルのインスタンスが削除される可能性などがある。

【0030】

本発明の態様および実施形態によれば、ＩＰブロック修正変更が実施される。例えば、新しいＮｏＣバージョンは、輸送マトリックスのスイッチ性能を管理するためのより高度なアービタを実装する（新しいＲＴＬモデル）。設計者は、（この安全性コンポーネントがＦＭＥＤＡでインスタンス化されるコンテキストを考慮せずに）安全性コンポーネントをライブラリに追加するだけであり、ＦＭＥＤＡコンパイラは、ＦＭＥＤＡを更新して、古いスイッチに関連する故障モードを除去し、ＦＭＥＤＡの適切な場所でアービタの新しい安全性コンポーネント（安全性の特性付け）からの故障モードをインスタンス化する。

【0031】

本発明の態様および実施形態によれば、ＩＰ再構成が実施される。例えば、新しいＮｏＣバージョンは、以前の構成を変更することによって生成され、以前の構成は４つのイニシエータと１０個のターゲットＩＰを接続しており、新しいものは２つのターゲットを追加し、１つのイニシエータのプロトコルをＡＨＢからＡＸＩに変更する。これは、１つのＮｏＣインターフェースのプロトコルを変更し、２つの追加のターゲットに対して２つ以上のＮｏＣインターフェースをインスタンス化することを意味する。この場合、すべての安全性コンポーネントは既にライブラリに存在し（これらはＲＴＬモデルのように構成可能である）、ＦＭＥＤＡコンパイラによって使用され、ａ）ＡＨＢプロトコルの代わりにＡＸＩを実装するＮｏＣインターフェースの安全性の特性付けを安全性ライブラリから回復し、ｂ）２つの追加のＮｏＣインターフェースの安全性の特性付けを安全性ライブラリから回復する。そのような特性からのこれらの追加の故障モードは、ＦＭＥＤＡの適切な場所に配置される。

【0032】

ブロック１７０において、安全性コンポーネントのライブラリは、ＩＰブロックに対する任意の変更を反映するように更新される。本発明の態様および実施形態によれば、新しいハードウェアモデルが企図される。ライブラリは、設計者によって提供された新しいハードウェア仕様に従って、（変更によって必要とされる場合）安全性エンジニアによって手動で更新される。

【0033】

ブロック１８０において、修正されたハードウェア記述および更新されたライブラリがアクセスされ、再コンパイルされる。再コンパイルは、修正された説明においてハードウェアモデルが変更されていないインスタンスに既にマッピングされている安全性ライブラリコンポーネントを再利用することを含む。すなわち、未変更のハードウェアモデルの対応する安全性ライブラリコンポーネントへのマッピングが再利用される。安全性ライブラリコンポーネントの再利用は、ＩＰ記述内のすべてのインスタンスを再マッピングするよりも速く、より計算効率的である。

【0034】

説明に追加されたインスタンス、および機能が変更されたインスタンスに対して、新しいマッピングが実行される。マッピングは、ハードウェアＩＰから削除されたインスタンスおよび機能が変更されたインスタンスのマッピングのものが削除される。

【0035】

ブロック１９０において、ハードウェアＩＰに対する追加の修正が行われ、ＦＭＥＤＡが所望される場合、または修正以外の何らかの理由でＦＭＥＤＡが所望される場合、制御はブロック１６０に戻る。ＦＭＥＤＡが完了すると、最終結果が利用可能になる（ブロック１９５）。本発明の態様および実施形態によれば、一般に、改訂は、ａ）追加された新しい機能のようなＩＰ変更、ｂ）ＩＰ再構成、および／またはｃ）他のＩＰのＲＴＬモデルから導出された、新しいＩＰのためのＦＭＥＤＡの導出のために必要とされるＦＭＥＤＡ再反復であってもよい。この例では、新しいＦＭＥＤＡを迅速にコンパイルするために、既存の他のＩＰの安全性ライブラリを再利用することによって、新しいＦＭＥＤＡを作成することができる。

【0036】

図１の方法は、単一の当事者または複数の当事者によって実行されてもよい。システムオンチップの例を検討する。第１の例として、システム設計者は、ブロック１１０および１６０（例えば、ハードウェアＩＰを生成するか、またはＲＴＬを生成する）を実行し、ブロック１２０～１４０および１７０～１８０を実行するツールを使用する。ライブラリは、ツールの一部として提供されてもよく、またはライブラリ所有者によって維持され、リモートでアクセスされてもよい。第２の例として、システム設計者はステップ１１０および１６０を実行し、ブロック１２０～１４０および１７０～１８０を実行するサードパーティサービスにＩＰハードウェアを提供する。

【0037】

モデル駆動手法の別の利点は、トレーサビリティである。ＦＭＥＤＡは、実際の設計と密接に関連している。要求や仕様に対するトレーサビリティは、異なるフェーズで行われる（水平トレーサビリティ）。本明細書の方法は、完全なＳｏＣライフサイクル（垂直トレーサビリティ）の実行に沿って、ＦＭＥＤＡ、およびＦＭＥＡ、ＤＦＡ、およびＦＴＡなどの他のタイプの安全性分析をリンクする能力を可能にする。このように、安全性分析は、設計プロセスに沿った一貫性を保証するために、設計進化および変更管理（および安全設計トレーサビリティ）と共に進化する。

【0038】

ここで、安全性ライブラリコンポーネント２００の特定の特徴を示す図２を参照する。各安全性ライブラリコンポーネント２００は、ハードウェアモデルの安全性の特性付けから導出された属性および安全値を含む。例えば、図２の安全性ライブラリコンポーネント２００は、安全性分析を条件とする安全性パラメータ２０２を含むことができる。

【0039】

本発明の態様および実施形態によれば、安全性分析は、論理プロセスにおけるまさに最初のステップであり、安全性ライブラリはまだ存在しない。したがって、安全性分析は分離されたプロセスであり、ＩＰの仕様を分析し、ＩＰの仕様を詳述し、ＩＰの仕様を安全性コンポーネントに実装されたスケーラブルな安全性の特性付けに置き換えることによって行われる。安全性コンポーネントの言語および意味は、ＦＭＥＤＡ合成（すなわち、スケーラブルな方法で）によって効果的に使用され得る方法でそのような安全性の特性付けを記述することを可能にする。

【0040】

図２の安全性ライブラリコンポーネント２００はまた、安全性情報２０４および安全性指示２０６を含むことができる。安全性指示は、安全性機構の１つまたは複数の名前を含むことができる。安全性機構は、その関連する故障モードの発生を検出する役割を担う。

【0041】

属性は、各故障モードの説明、各故障モードの属性、各故障モードの安全性機構、および各故障モードの安全値を提供する。故障モードの属性および安全値は、標準的なＦＭＥＤＡテーブルの行に見られる情報のタイプと同様であり得る。例えば、属性は、故障モード、故障の理由、および故障の結果のテキスト記述を含むことができる。属性はまた、故障モードが安全関連であるかどうか、および故障が特定のメトリックのセットに影響を及ぼすかどうかを含むことができる。属性は、安全性メトリックを生成するために特定の安全値がどのように処理されるかを案内する特性をさらに含むことができる。

【0042】

本発明の態様および実施形態によれば、自動化の一態様は、図２のパラメータとして示されている実際のハードウェアに従って安全性メトリック結果を「パラメータ化」または条件づけることができる。本発明の態様および実施形態によれば、パラメータは、特定の故障モード（行）が存在するかどうかを決定する。本発明の態様および実施形態によれば、パラメータは、特定の故障モードの診断カバレッジ（属性）の値を条件づけることができる。

【0043】

安全値は、関連する故障モードに関する確率の数値である。安全値の例には、故障モード分布（例えば、故障モードが発生した場合、論理の何パーセントが故障するか）、特定の故障を検出する安全性機構の能力（例えば、安全性機構が特定の故障を検出する時間の割合）、および故障の安全性を表すパーセンテージ（例えば、特定の故障中に１万個のゲートのうち２千個が安全である場合、２０％）が含まれるが、これに限定されない。

【0044】

図２の安全性ライブラリコンポーネント２００はまた、ライブラリ安全性コンポーネント２００がハードウェアモデルのインスタンスにマッピングされることを可能にする情報を提供する安全性指示２０６を含む。本発明の態様および実施形態によれば、指示は自動化をサポートし、特に安全性コンポーネントとＲＴＬモデル（相手側）との間の「リンク」の作成をサポートする。本発明の態様および実施形態によれば、安全性コンポーネントは、その安全性コンポーネントがどのＲＴＬモデルに関連付けられているかを説明する情報（指示）を含む。例えば、安全性コンポーネントＡＬＵは、ＲＴＬモデルａｌｕ３２ｂｉｔ（ファイルａｌｕ３２ｂｉｔｓ．ｖ）に関連付けられるものとする。この方法は、同じ安全性コンポーネントを別の実装ａｌｕ３２ｂｉｔｓ＿ｆａｓｔに容易に再割り当てすることを可能にする。

【0045】

本発明の態様および実施形態によれば、安全性コンポーネントの内部には複数の故障モードがある。安全性データ、したがって最終メトリックの計算を自動化するために、各故障モードまたは故障メトリック（ＦＭ）は、特定の設計ブロック（通常は小さい）にマッピングされるものとする。このマッピング操作は、各ＦＭと「ＦＭの根本原因」である対応する設計ブロック、すなわち、故障の場合にそのＦＭを生成するゲートのプールとの間の関係を作成する。したがって、この情報が安全性コンポーネントに入ると、特定のＩＰのマッピングは、変更によってトリガされるその再反復および適応を含む。これは、手動で行われる最も問題があり面倒な操作の１つである。したがって、情報を安全性コンポーネントに組み込み、マッピングを自動化するプロセスは、本発明の価値ある態様であり、ＦＭＥＤＡの生産性を向上させるためにツールによって自動的に行われる。

【0046】

安全性コンポーネント２００はまた、設計情報推定２０８を含むことができる。設計情報の例は、ゲートカウント、シーケンシャル要素、およびメモリビットを含むが、これらに限定されない。

【0047】

安全性ライブラリコンポーネントは、安全性パラメータ２０２、安全性情報２０４、安全性指示２０６および設計情報推定２０８を記述することができる特定の安全性言語（セマンティック）によってサポートされてもよい。

【0048】

ここで図３を参照すると、ＩＰハードウェア上でＦＭＥＤＡを実行するためのツールを含むシステム３００が示されている。ツールは、コンパイラ３２０を実行するようにプログラムされたコンピュータ３１０を含む。コンパイラ３２０は、図１のブロック１２０、１３０、１４０、１７０および１８０の機能を実行することができる。コンパイラ３２０は、ＦＭＥＤＡテーブル３３０を生成する。本発明の態様および実施形態によれば、テーブルは、サードパーティコマンドを含むスクリプトを含み、スクリプトは依然としてテーブルフォーマットを記述する。このスクリプトは、ツールによって消費または使用されて、ＭＳエクセルテーブルまたはテーブルのグラフィカルユーザインターフェース（ＧＵＩ）表現を生成することができる。

【0049】

いくつかの実施形態では、コンピュータ３１０はまた、図１のブロック１５０の機能を実行する安全性カーネル３４０でプログラムされてもよい。カーネル３４０は、安全性データを計算してＦＭＥＤＡ３０５テーブルに入力し、グローバル安全性メトリックを計算することができる。

【0050】

システム３００は、コンパイラ３２０によってアクセスされる、１つまたは複数の安全性コンポーネントライブラリ３５０（複数の安全性ライブラリ３５０が存在し得る）をさらに含む。ライブラリ３５０は、リモートまたはローカルのデータベースに格納することができる。

【0051】

システム３００は、ハードウェア構成を受け取り、ハードウェアモデルのインスタンスのハードウェア階層表現を生成し、階層表現をデータベース３７０に格納するためのハードウェア生成器３６０をさらに含むことができる。コンパイラ３２０はまた、データベース３７０から階層表現にアクセスする。

【0052】

本発明の態様および実施形態によれば、データベース３７０は、ゲートレベル情報を生成するためにツールがＲＴＬ設計を合成する場合などは、ＩＰ ＲＴＬモデルである。階層はＲＴＬモデルにおいて暗黙的であり、ＦＭＥＤＡコンパイラによって構築することができる。ＲＴＬ合成のような階層は、ＦＭの場合のように、設計のどの時点でツールがいくつかの物理的要素をインスタンス化するかを理解する必要がある。これは、それらのＦＭの安全性データがコンテキストに依存するためであり、例えば、設計階層の異なる点で２回インスタンス化された同じ安全性コンポーネントは異なるゲートカウントを継承し、それによってＦＭ記述が同じであるにもかかわらず異なる安全性データを生成する。ゲートカウント抽出は、設計データ抽出器３４０によって行われる。本発明の態様および実施形態によれば、抽出される設計データは、ゲートカウント、シーケンシャルセルカウント、およびメモリビットを含む。

【0053】

コンピュータ３１０は、設計データ抽出器３４０でさらにプログラムすることができる。安全性コンポーネント２００は、ハードウェアモデルを実装するために使用されるゲートの数に関する情報を含むことができる。例えば、安全性を示す割合が総ゲート数を示してもよいし、設計情報２０８がゲート数を示してもよい。設計データ抽出器３４０は、この情報を使用して、ゲートカウントおよび面積のより良い推定値を生成する。

【0054】

本発明の態様および実施形態によれば、安全性コンポーネントに含まれる設計データ（例えば、ゲートカウント）は、ライブラリのコンパイル中に提供される安全性エンジニア推定値であり、設計データ抽出器３４０が使用されない場合に使用される。これにより、ＦＭＥＤＡ探索がカウントの推定値を決定することが可能になり、設計データ抽出器３４０なしでは、ＦＭＥＤＡ精度が低くなる。設計データ抽出器３４０がＲＴＬファイルからゲートカウントを抽出するために使用されるとき、決定され、推定値を安全性コンポーネントに置き換える。

【0055】

本発明の態様および実施形態によれば、設計データ抽出器３４０は、接続することができるＦＭＥＤＡコンパイラ（迅速な設計合成）またはＲＴＬ合成ツールに実装されたゲートカウント抽出器とすることができる。

【0056】

ここで、例を提供する。この例では、階層形式のハードウェアＩＰブロックがコンパイラ３２０によってアクセスされる。また、コンパイラ３２０は、安全性コンポーネントライブラリ３５０および階層表現にアクセスし、コンパイルを実行してＦＭＥＤＡテーブル３２０を生成する。

【0057】

ここで図４を参照すると、ハードウェアＩＰ４１０の階層表現４００が示されている。ハードウェアＩＰ ４１０は、ハードウェアモデルのインスタンスの階層として表される。ハードウェアモデルのインスタンスは、複雑なハードウェア機能を実現するためにハードウェアモデル４３０（ＭＯＤ Ａ、ＭＯＤ Ｂ、．．．ＭＯＤ Ｉ）にマッピングされた階層的推論４２０（Ｉ１、Ｉ２、．．．Ｉ１１）のインデントと共に図で示されている。各推論は、ハードウェア要素の特定のハードウェアモデルを一意に参照するインスタンスである。ハードウェアモデルは、ハードウェア機能挙動（例えば、設計仕様、ＳｙｓｔｅｍＣ、Ｓｙｓｔｅｍ Ｖｅｒｉｌｏｇ、Ｖｅｒｉｌｏｇ、ＶＨＤＬ）を含む。本発明のいくつかの態様および実施形態によれば、ハードウェアモデルはまた設計情報（例えば、ゲートの数、シーケンシャルセルおよびメモリビット）を含み、設計情報は、利用可能な場合、上述のように安全性データの精度を高めるために使用される。本発明のいくつかの態様および実施形態によれば、結果として得られる設計階層は、情報が存在するときに、ハードウェアモデル設計情報によって強化された、実施するための特定の機能による、ハードウェアモデルインスタンスの接続を表す。

【0058】

本発明のいくつかの態様および実施形態によるコードを実行するコンパイラ３１０のためのプロセス５００を示す図５をさらに参照する。ステップ５０２において、コンパイラ３１０は、完全設計モデルをインポート、受信、またはアクセスする。ステップ５０４において、ＦＭＥＤＡ構造が合成される。本発明の態様および実施形態によれば、構造はテーブルを表し、この時点で、コンパイラまたはツールは実際のＩＰハードウェア（例えば２００行、すなわちＦＭ）に従ってサイズを決定しており、ツールは、行ごとに、どの安全性コンポーネントが割り当てられるべきかを知っている。連続するステップでは、ステップ５０６および５０８に示すように、現在空の行にデータが入力される。ステップ５０６において、ＦＭＥＤＡテーブル３３０は、安全性ライブラリから取得した、または安全性ライブラリでアクセスされた安全情報を使用して入力される。ステップ５０８において、ＦＭＥＤＡテーブル３３０は、安全性ライブラリ３５０から取得した、安全性ライブラリでアクセスされた安全性データを使用して入力される。ステップ５１０において、コンパイラ３１０または他のツールは、設計のためのグローバルメトリックを決定または計算する。

【0059】

ハードウェア設計の修正のためにハードウェアＩＰに適用される変更は、その設計階層に影響を及ぼしており、コンパイラを再実行することによって自動的に反映される。ハードウェア要素の修正には、ハードウェア構成の変更と、新規／既存の機能（設計再構成、設計強化、設計導出など）の包含／排除の両方が含まれる。

【0060】

本発明の様々な態様による特定の方法は、非一時的コンピュータ可読媒体に記憶された命令によって実行することができる。非一時的コンピュータ可読媒体は、１つまたは複数のプロセッサによって実行されると、システムまたはコンピュータに本明細書に記載の方法のステップを実行させる命令を含むコードを格納する。非一時的コンピュータ可読媒体は、回転磁気ディスク、回転光ディスク、フラッシュランダムアクセスメモリ（ＲＡＭ）チップ、および他の機械的に動くまたは固体状態の記憶媒体を含む。任意のタイプのコンピュータ可読媒体は、様々な例による命令を含むコードを格納するのに適している。

【0061】

特定の例を本明細書で説明してきたが、異なる例から異なるコンポーネントの異なる組み合わせが可能であり得ることに留意されたい。顕著な特性は、例をよりよく説明するために提示される。しかしながら、説明したようなこれらの例の機能的態様を修正することなく、特定の特性を追加、変更、および／または省略することができることは明らかである。

【0062】

様々な例は、機械のいずれかまたは組み合わせの挙動を使用する方法である。方法の例は、世界のどこででもほとんどの構成ステップが行われる完璧なものである。例えば、本発明の様々な態様および実施形態によれば、ＩＰ要素またはユニットは、プロセッサ（例えば、ＣＰＵまたはＧＰＵ）、ランダムアクセスメモリ（ＲＡＭ－例えば、オフチップダイナミックＲＡＭまたはＤＲＡＭ）、イーサネット（登録商標）、ＷｉＦｉ、３Ｇ、４Ｇロングタームエボリューション（ＬＴＥ）、５Ｇ、および他の無線インターフェース標準無線などの有線または無線接続用のネットワークインターフェースを含む。ＩＰはまた、必要に応じて、タッチスクリーンセンサ、地理位置情報受信機、マイクロフォン、スピーカ、Ｂｌｕｅｔｏｏｔｈ（登録商標）周辺機器、およびＵＳＢデバイス（とりわけ、キーボードおよびマウスなど）などの様々な周辺デバイスのための様々なＩ／Ｏインターフェースデバイスを含むことができる。ＲＡＭデバイスに格納された命令を実行することによって、プロセッサは、本明細書に記載の方法のステップを実行する。

【0063】

いくつかの例は、本明細書に記載の方法のためのそのような命令を格納するように構成された１つまたは複数の非一時的コンピュータ可読媒体である。必要なコードのいずれかを含む非一時的コンピュータ可読媒体を保持する機械であれば、一例を実施することができる。いくつかの例は、半導体チップなどの物理デバイス、そのようなデバイスの論理的または機能的挙動のハードウェア記述言語表現、およびそのようなハードウェア記述言語表現を格納するように構成された１つまたは複数の非一時的コンピュータ可読媒体として実装することができる。原理、態様、および実施形態を列挙する本明細書の説明は、その構造的および機能的等価物の両方を包含する。結合されているものとして本明細書に記載された要素は、直接的な接続によって、または１つまたは複数の他の介在要素と間接的に実現可能な有効な関係を有する。

【0064】

当業者は、多くの修正および変形を認識するであろう。修正および変形は、開示された特性の任意の関連する組み合わせを含む。原理、態様、および実施形態を列挙する本明細書の説明は、その構造的および機能的等価物の両方を包含する。「結合された（ｃｏｕｐｌｅｄ）」または「通信可能に結合された（ｃｏｍｍｕｎｉｃａｔｉｖｅｌｙ ｃｏｕｐｌｅｄ）」として本明細書に記載された要素は、直接的な接続によって、または１つまたは複数の他の介在要素を使用する間接接続によって実現可能な有効な関係を有する。別のデバイス、モジュール、または要素と「通信する」または「通信している」ものとして本明細書で説明される実施形態は、任意の形態の通信またはリンクを含み、有効な関係を含む。例えば、通信リンクは、有線接続、無線プロトコル、近接場プロトコル、またはＲＦＩＤを使用して確立され得る。

【0065】

したがって、本発明の範囲は、本明細書に示され説明される例示的な実施形態に限定されることを意図しない。むしろ、本発明の範囲および精神は、添付の特許請求の範囲によって具体化される。

【図1】

【図2】

【図3】

【図4】

【図5】

【外国語明細書】