(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2023161625
(43)【公開日】2023-11-08
(54)【発明の名称】電子回路及びシステム
(51)【国際特許分類】
G06F 21/62 20130101AFI20231031BHJP
G06F 11/22 20060101ALI20231031BHJP
【ＦＩ】
G06F21/62
G06F11/22 606B
【審査請求】未請求
【請求項の数】6
【出願形態】ＯＬ
(21)【出願番号】P 2022072067
(22)【出願日】2022-04-26
(71)【出願人】
【識別番号】000001487
【氏名又は名称】フォルシアクラリオン・エレクトロニクス株式会社
(74)【代理人】
【識別番号】100078880
【弁理士】
【氏名又は名称】松岡 修平
(74)【代理人】
【識別番号】100183760
【弁理士】
【氏名又は名称】山鹿 宗貴
(72)【発明者】
【氏名】中村 浩之
【テーマコード（参考）】
5B048
【Ｆターム（参考）】
5B048AA11
5B048BB01
(57)【要約】
【課題】コンピュータへの不正アクセスを防止するための電子回路を提供すること。
【解決手段】電子回路は、複数の第１端子と、複数の第２端子と、各第１端子と各第２端子との配線パターンを記憶する記憶部と、ユーザにより入力された入力キーを取得する取得部と、取得部により取得された入力キーが予め設定されたキーと一致する場合、記憶部に記憶された配線パターンに従って、対応する各第１端子と各第２端子とを接続する接続部と、を含む。
【選択図】図２
【解決手段】電子回路は、複数の第１端子と、複数の第２端子と、各第１端子と各第２端子との配線パターンを記憶する記憶部と、ユーザにより入力された入力キーを取得する取得部と、取得部により取得された入力キーが予め設定されたキーと一致する場合、記憶部に記憶された配線パターンに従って、対応する各第１端子と各第２端子とを接続する接続部と、を含む。
【選択図】図２
【特許請求の範囲】
【請求項1】
複数の第１端子と、
複数の第２端子と、
各前記第１端子と各前記第２端子との配線パターンを記憶する記憶部と、
ユーザにより入力された入力キーを取得する取得部と、
前記取得部により取得された入力キーが予め設定されたキーと一致する場合、前記記憶部に記憶された配線パターンに従って、対応する前記各第１端子と前記各第２端子とを接続する接続部と、を含む、
電子回路。
複数の第２端子と、
各前記第１端子と各前記第２端子との配線パターンを記憶する記憶部と、
ユーザにより入力された入力キーを取得する取得部と、
前記取得部により取得された入力キーが予め設定されたキーと一致する場合、前記記憶部に記憶された配線パターンに従って、対応する前記各第１端子と前記各第２端子とを接続する接続部と、を含む、
電子回路。
【請求項2】
前記複数の第１端子がデバッガ装置と接続され、
前記複数の第２端子が前記デバッガ装置によりデバッグが行われるコンピュータと接続される、
請求項１に記載の電子回路。
前記複数の第２端子が前記デバッガ装置によりデバッグが行われるコンピュータと接続される、
請求項１に記載の電子回路。
【請求項3】
複数の物理スイッチを含み、
前記取得部は、前記複数の物理スイッチのそれぞれのオンオフ状態に応じた値を前記入力キーとして取得する、
請求項１又は請求項２に記載の電子回路。
前記取得部は、前記複数の物理スイッチのそれぞれのオンオフ状態に応じた値を前記入力キーとして取得する、
請求項１又は請求項２に記載の電子回路。
【請求項4】
前記複数の第１端子と前記複数の第２端子とを接続するスイッチマトリクス回路を含み、
前記取得部により取得された入力キーが予め設定されたキーと一致する場合、前記接続部は、前記記憶部に記憶された配線パターンに従って前記スイッチマトリクス回路の接続を制御することにより、対応する前記各第１端子と前記各第２端子とを接続する、
請求項１又は請求項２に記載の電子回路。
前記取得部により取得された入力キーが予め設定されたキーと一致する場合、前記接続部は、前記記憶部に記憶された配線パターンに従って前記スイッチマトリクス回路の接続を制御することにより、対応する前記各第１端子と前記各第２端子とを接続する、
請求項１又は請求項２に記載の電子回路。
【請求項5】
一対の電子回路を含むシステムであって、
前記電子回路は、
複数の第１端子と、
複数の第２端子と、
各前記第１端子と各前記第２端子との配線パターンを記憶する記憶部と、
ユーザにより入力された入力キーを取得する取得部と、
前記取得部により取得された入力キーが予め設定されたキーと一致する場合、前記記憶部に記憶された配線パターンに従って、対応する前記各第１端子と前記各第２端子とを接続する接続部と、を含み、
一方の前記電子回路は、
前記複数の第１端子がデバッガ装置と接続され、
前記複数の第２端子が他方の前記電子回路と接続され、
前記他方の電子回路は、
前記複数の第１端子が前記一方の電子回路と接続され、
前記複数の第２端子が前記デバッガ装置によりデバッグが行われるコンピュータと接続される、
システム。
前記電子回路は、
複数の第１端子と、
複数の第２端子と、
各前記第１端子と各前記第２端子との配線パターンを記憶する記憶部と、
ユーザにより入力された入力キーを取得する取得部と、
前記取得部により取得された入力キーが予め設定されたキーと一致する場合、前記記憶部に記憶された配線パターンに従って、対応する前記各第１端子と前記各第２端子とを接続する接続部と、を含み、
一方の前記電子回路は、
前記複数の第１端子がデバッガ装置と接続され、
前記複数の第２端子が他方の前記電子回路と接続され、
前記他方の電子回路は、
前記複数の第１端子が前記一方の電子回路と接続され、
前記複数の第２端子が前記デバッガ装置によりデバッグが行われるコンピュータと接続される、
システム。
【請求項6】
前記記憶部は、複数の前記入力キーのそれぞれに対応する複数の前記配線パターンを記憶し、
前記一方の電子回路において、前記複数の入力キーのうちの第１の入力キーに対応する配線パターンに従って前記各第１端子と前記各第２端子とが接続された場合に、前記他方の電子回路において、前記取得部が、前記複数の入力キーのうち、前記第１の入力キーと対となる第２の入力キーを取得すると、前記他方の電子回路において、前記接続部が、前記第２の入力キーに対応する配線パターンに従って、対応する前記各第１端子と前記各第２端子とを接続する、
請求項５に記載のシステム。
前記一方の電子回路において、前記複数の入力キーのうちの第１の入力キーに対応する配線パターンに従って前記各第１端子と前記各第２端子とが接続された場合に、前記他方の電子回路において、前記取得部が、前記複数の入力キーのうち、前記第１の入力キーと対となる第２の入力キーを取得すると、前記他方の電子回路において、前記接続部が、前記第２の入力キーに対応する配線パターンに従って、対応する前記各第１端子と前記各第２端子とを接続する、
請求項５に記載のシステム。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、電子回路及びシステムに関する。
【背景技術】
【0002】
ソフトウェア開発者がデバッガ装置を用いてマイクロコンピュータのデバッグを行うことがある。ソフトウェア開発者は、例えば特許文献１に示されるように、ＪＴＡＧ（Joint Text Action Group）プロトコルでマイクロコンピュータにアクセスする。これにより、マイクロコンピュータのデバッグを行うことができる。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特開２０００－４００５６号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
例えば、権限の無いユーザや第三者（以下「第三者等」と記す。）が、デバッガ装置のような、マイクロコンピュータへのアクセスを可能にする装置を用いて、マイクロコンピュータに実装されるソフトウェアを改変することが考えられる。このような不正アクセスによるソフトウェアの改変を防止する仕組みが求められる。
【0005】
本発明は上記の事情に鑑み、コンピュータへの不正アクセスを防止するための電子回路及びシステムを提供することを目的とする。
【課題を解決するための手段】
【0006】
本発明の一実施形態に係る電子回路は、複数の第１端子と、複数の第２端子と、各第１端子と各第２端子との配線パターンを記憶する記憶部と、ユーザにより入力された入力キーを取得する取得部と、取得部により取得された入力キーが予め設定されたキーと一致する場合、記憶部に記憶された配線パターンに従って、対応する各第１端子と各第２端子とを接続する接続部と、を含む。
【発明の効果】
【0007】
本発明の一実施形態によれば、コンピュータへの不正アクセスを防止するための電子回路及びシステムが提供される。
【図面の簡単な説明】
【0008】
【図1】本発明の一実施形態に係るシステムを含む各装置の接続構成例を示す図である。
【図2】本発明の一実施形態に係る電子回路の構成を示す図である。
【図3】本発明の一実施形態において、キーが不一致の場合の、スイッチマトリクス回路の接続例を示す図である。
【図4】本発明の一実施形態において、キーが不一致の場合の、スイッチマトリクス回路の接続例を示す図である。
【図5】本発明の別の一実施形態に係る内部メモリを示す図である。
【図6】本発明の別の一実施形態に係る内部メモリを示す図である。
【図7A】本発明の別の一実施形態において、正しい組合せのキーが入力された場合の、スイッチマトリクス回路の接続例を示す図である。
【図7B】本発明の別の一実施形態において、正しい組合せのキーが入力されない場合の、スイッチマトリクス回路の接続例を示す図である。
【発明を実施するための形態】
【0009】
以下、本発明の一実施形態に係る電子回路及びシステムについて説明する。
【0010】
本発明の一実施形態に係る電子回路及びシステムは、コンピュータへの不正アクセスを防止するための構成を含む。不正アクセス防止の対象となるコンピュータは、例えば、ＥＣＵ（Engine Control Unit）に含まれるマイクロコンピュータであり、集積回路上にＳｏＣ（System-on-a-chip）として実装される。
【0011】
なお、不正アクセス防止の対象となるコンピュータは、車両に搭載されるＥＣＵ用のマイクロコンピュータに限らず、他の装置（例えば、スマートフォン、フィーチャフォン、タブレット端末、ＰＣ（Personal Computer）、ＰＤＡ（Personal Digital Assistant）、ＰＮＤ（Portable Navigation Device）、携帯ゲーム機等）に搭載されるマイクロコンピュータであってもよい。上記において「コンピュータ」は、例えば、プロセッサ、ＭＰＵ（Micro Processor Unit）、ＭＣＵ（Micro Controller Unit）、ＣＰＵ（Central Processing Unit）に読み替えてもよい。
【0012】
図１は、本実施形態に係るシステム１を含む各装置の接続構成例を示す図である。この接続構成例に含まれるシステム１は、一対の電子回路１００、２００を含む。電子回路１００は、一方の電子回路の一例であり、電子回路２００は、他方の電子回路の一例である。
【0013】
図１に示される接続構成例において、符号１０、２０、３０は、それぞれ、ＥＣＵ、治具、ソフトウェア開発用ＰＣを示す。
【0014】
ＥＣＵ１０は、マイクロコンピュータ１２及びコネクタ１４（例えば６ピンのコネクタ）を備える。ＥＣＵ１０の集積回路上にオンチップ化されたマイクロコンピュータ１２は、メモリ１２Ｍを含む。
【0015】
メモリ１２Ｍは、例えば、フラッシュメモリ、ＥＰＲＯＭ（Erasable Programmable ROM）、ＥＥＰＲＯＭ（Electrically Erasable Programmable ROM）等の不揮発性の半導体メモリである。メモリ１２Ｍには、ＥＣＵ１０の動作を制御するプログラム１２Ｐが格納される。
【0016】
治具２０は、デバッグ用治具であり、ＪＴＡＧコントローラ２２及びコネクタ２４（例えば６ピンのコネクタ）を備える。ＪＴＡＧコントローラ２２は、ＪＴＡＧフォーマットに準拠したコントローラであり、例えば、ＴＤＩ（Test Data In）、ＴＤＯ（Test Data Out）、ＴＣＫ（Test Clock）、ＴＭＳ（Test Mode Select）、ＴＲＳＴ（Test Reset）等の信号線を有する。すなわち、ＪＴＡＧコントローラ２２は、デバッグを行うデバッガ装置の一例である。
【0017】
コネクタ２４がコネクタ１４と接続されることにより、ＪＴＡＧコントローラ２２とマイクロコンピュータ１２とが通信可能に接続される。
【0018】
ソフトウェア開発用ＰＣ３０は、例えばＵＳＢ（Universal Serial Bus）ケーブルを介して治具２０と接続される。ソフトウェア開発用ＰＣ３０は、例えば汎用のＰＣであり、ＪＴＡＧコントローラ２２の動作を制御するデバッグ用ソフトウェアがインストールされる。
【0019】
オペレータ（例えばソフトウェア開発者）は、ソフトウェア開発用ＰＣ３０を操作してＪＴＡＧコントローラ２２を動作させることにより、メモリ１２Ｍに格納されたプログラム１２Ｐに対する書き込み等を行うことができる。すなわち、オペレータは、マイクロコンピュータ１２のデバッグを行うことができる。
【0020】
例えば、第三者等が、ソフトウェア開発用ＰＣ３０を操作してＪＴＡＧコントローラ２２を動作させることにより、メモリ１２Ｍに格納されたプログラム１２Ｐを改変することが考えられる。
【0021】
このような不正アクセスを防止するため、図１に示される接続構成例では、治具２０においてＪＴＡＧコントローラ２２とコネクタ２４との間に電子回路１００が設置されるとともに、ＥＣＵ１０においてマイクロコンピュータ１２とコネクタ１４との間に電子回路２００が設置される。
【0022】
ＪＴＡＧコントローラ２２とマイクロコンピュータ１２との間の経路に電子回路１００及び２００を設置することにより、例えば、第三者等がマイクロコンピュータ１２にアクセスすることが難しくなる。
【0023】
なお、図１に示される接続構成例はあくまで一例である。別の例として、電子回路１００は、治具２０に実装されず、ＥＣＵ１０と治具２０との間の経路に設置されてもよい。
【0024】
以下、電子回路１００及び２００を設置したことで不正アクセスが難しくなることの具体的説明を行う。
【0025】
図２は、主に、電子回路１００及び２００の構成を示す図である。本実施形態において、電子回路１００と電子回路２００は同一の構成を有する。そのため、電子回路１００の説明をもって、電子回路２００の説明は適宜省略する。
【0026】
図２に示されるように、電子回路１００は、スイッチマトリクス回路１１０、スイッチ１２０、レジスタ１３０及びマイクロコンピュータ１４０を備える。マイクロコンピュータ１２と区別しやすくする都合上、マイクロコンピュータ１４０を「制御回路１４０」と記す。
【0027】
スイッチ１２０は、例えばｎ個のスイッチが並べて配置されたディップスイッチ（Dual In-line Package switch）である。すなわち、スイッチ１２０は、複数（ｎ個）の物理スイッチを含む。オペレータは、各物理スイッチをオン又はオフすることができる。
【0028】
レジスタ１３０は、スイッチ１２０と接続される。レジスタ１３０には、スイッチ１２０に設けられたｎ個のスイッチのそれぞれから、オンオフ状態に応じた値（０又は１）が入力される。すなわち、レジスタ１３０は、ｎ個の値（ｎビットのデータ列）を保持するｎビットのレジスタである。
【0029】
なお、レジスタ１３０に接続される要素はスイッチ１２０に限らない。別の実施形態では、所定のコントローラがレジスタ１３０に接続されてもよい。このコントローラは、例えば、オペレータの操作に応じてｎビットのデータ列を発生させるソフトウェア治具が組み込まれた回路基板であり、発生されたｎビットのデータ列をレジスタ１３０に供給する。
【0030】
制御回路１４０は、レジスタ１３０に保持されたｎビットのデータ列を、スイッチマトリクス回路１１０の接続を制御するためのキーとして取得する。すなわち、制御回路１４０は、ユーザにより入力された入力キーを取得する取得部として動作する。より詳細には、取得部として動作する制御回路１４０は、複数の物理スイッチのそれぞれのオンオフ状態に応じた値（ｎビットのデータ列）を入力キーとして取得する。
【0031】
スイッチマトリクス回路１１０は、入出力ポートとして、複数の第１ポート１１２及び複数の第２ポート１１４を有する。一例として、第１ポート１１２は６つあり、また、第２ポート１１４も６つある。便宜上、６つの第１ポート１１２のそれぞれに、符号「１１２Ａ」、「１１２Ｂ」、「１１２Ｃ」、「１１２Ｄ」、「１１２Ｅ」、「１１２Ｆ」を付す。また、図中、第１ポート１１２を示すブロック内に、対応するアルファベット（Ａ～Ｆ）を付す。
【0032】
ＪＴＡＧコントローラ２２は、第１ポート１１２Ａ～１１２Ｆと接続される６ピンのコネクタ２２Ｃを備える。コネクタ２２Ｃの各ピンは、ＴＤＩ、ＴＤＯ、ＴＣＫ、ＴＭＳ、ＴＲＳＴ等の各信号線に接続される。
【0033】
第１ポート１１２Ａ～１１２Ｆの配列は、ＪＴＡＧコントローラ２２のコネクタ２２Ｃのピン配列に従って決まる。例えば、コネクタ２２ＣのＴＤＩピンに対してＴＤＩをアサインした第１ポート２１２が接続され、また、ＴＤＯピンに対してＴＤＯをアサインした第１ポート２１２が接続されるように、第１ポート２１２の配列が決まる。
【0034】
図２の例では、上から順に、第１ポート１１２Ａ、１１２Ｂ、１１２Ｃ、１１２Ｄ、１１２Ｅ、１１２Ｆが配列される。例えば、第１ポート１１２Ａ、１１２Ｂ、１１２Ｃ、１１２Ｄ、１１２Ｅ、１１２Ｆがそれぞれ、ＴＤＩ、ＴＤＯ、ＴＣＫ、ＴＭＳ、ＴＲＳＴ、ＶＲｅｆに対応する。以下、このピン配列を「規定ピン配列」と記す。
【0035】
スイッチマトリクス回路１１０は、制御回路１４０より入力される制御信号に従い、マトリクス状に配置された各スイッチのオンとオフを設定する。これにより、第１ポート１１２と第２ポート１１４との接続が、制御信号に応じた接続に設定される。このように、スイッチマトリクス回路１１０は、第１ポート１１２と第２ポート１１４とを接続する構成の一例である。
【0036】
第１ポート１１２は、第１端子の一例であり、第２ポート１１４は、第２端子の一例である。電子回路１００において、第１ポート１１２は、デバッガ装置の一例であるＪＴＡＧコントローラ２２と接続される。第２ポート１１４は、コネクタ２４、１４及び電子回路２００を介して、ＪＴＡＧコントローラ２２によりデバッグが行われるマイクロコンピュータ１２と接続される。
【0037】
制御回路１４０は、内部メモリ１４２を備える。内部メモリ１４２には、配線パターンＣＰ１及びキーＫ１が記憶される。配線パターンＣＰ１は、各第１ポート１１２と各第２ポート１１４とを接続するための配線パターンの一例である。すなわち、内部メモリ１４２は、各第１端子と各第２端子との配線パターンを記憶する記憶部として動作する。
【0038】
キーＫ１は、予め設定されたｎビットのデータ列である。制御回路１４０は、レジスタ１３０に保持されたｎビットのデータ列とキーＫ１とを照合する。制御回路１４０は、このデータ列とキーＫ１とが一致する場合、内部メモリ１４２に記憶された配線パターンＣＰ１に従ってスイッチマトリクス回路１１０を制御し、第１ポート１１２Ａ～１１２Ｆのそれぞれを第２ポート１１４のそれぞれに接続する。
【0039】
便宜上、第１ポート１１２Ａと接続される第２ポート１１４に符号「１１４ａ」を付す。第１ポート１１２Ｂと接続される第２ポート１１４に符号「１１４ｂ」を付す。第１ポート１１２Ｃと接続される第２ポート１１４に符号「１１４ｃ」を付す。第１ポート１１２Ｄと接続される第２ポート１１４に符号「１１４ｄ」を付す。第１ポート１１２Ｅと接続される第２ポート１１４に符号「１１４ｅ」を付す。第１ポート１１２Ｆと接続される第２ポート１１４に符号「１１４ｆ」を付す。また、図中、第２ポート１１４を示すブロック内に、対応するアルファベット（ａ～ｆ）を付す。
【0040】
図３は、レジスタ１３０に保持されたｎビットのデータ列とキーＫ１とが一致しない場合の、第１ポート１１２と第２ポート１１４との接続例を示す図である。
【0041】
制御回路１４０は、レジスタ１３０に保持されたｎビットのデータ列とキーＫ１とを照合し、双方が一致しない場合、例えば図３に示される配線パターンでスイッチマトリクス回路１１０の接続を制御する。
【0042】
図３の例によれば、各第１ポート１１２Ａ～１１２Ｆに入力される信号が第２ポート１１４側で検出されない。そのため、キーＫ１を知らない第三者等は、マイクロコンピュータ１２にアクセスすることができない。また、例えばＪＴＡＧコントローラ２２の出力ラインに正しい信号が流れないため、第三者等が例えば測定器を用いて出力ラインの通信状態を解析した場合にも、その解析データをもとにマイクロコンピュータ１２にアクセスしてプログラム１２Ｐを改変することは難しい。
【0043】
このように、本実施形態によれば、ＪＴＡＧコントローラ２２とマイクロコンピュータ１２との間の経路に電子回路１００を設置することで、第三者等による不正アクセスを防止することができる。
【0044】
電子回路２００も電子回路１００と同様に、スイッチマトリクス回路２１０、スイッチ２２０、レジスタ２３０及び制御回路２４０を備える。スイッチマトリクス回路２１０も、スイッチマトリクス回路１１０と同様に、入出力ポートとして、複数（例えば６つ）の第１ポート２１２及び複数（例えば６つ）の第２ポート２１４を有する。
【0045】
電子回路２００において、第１ポート２１２は、コネクタ１４、２４及び電子回路１００を介して、デバッガ装置の一例であるＪＴＡＧコントローラ２２と接続される。第２ポート２１４は、ＪＴＡＧコントローラ２２によりデバッグが行われるマイクロコンピュータ１２と接続される。
【0046】
電子回路１００の第２ポート１１４ａ～１１４ｆは、それぞれ、コネクタ２４及び１４を介して電子回路２００の各第１ポート２１２に接続される。便宜上、第２ポート１１４ａと接続される第１ポート２１２に符号「２１２ａ」を付す。第２ポート１１４ｂと接続される第１ポート２１２に符号「２１２ｂ」を付す。第２ポート１１４ｃと接続される第１ポート２１２に符号「２１２ｃ」を付す。第２ポート１１４ｄと接続される第１ポート２１２に符号「２１２ｄ」を付す。第２ポート１１４ｅと接続される第１ポート２１２に符号「２１２ｅ」を付す。第２ポート１１４ｆと接続される第１ポート２１２に符号「２１２ｆ」を付す。また、図中、第１ポート２１２を示すブロック内に、対応するアルファベット（ａ～ｆ）を付す。
【0047】
また、便宜上、６つの第２ポート２１４のそれぞれに、符号「２１４Ａ」、「２１４Ｂ」、「２１４Ｃ」、「２１４Ｄ」、「２１４Ｅ」、「２１４Ｆ」を付す。また、図中、第２ポート２１４を示すブロック内に、対応するアルファベット（Ａ～Ｆ）を付す。
【0048】
マイクロコンピュータ１２は、第２ポート２１４Ａ～２１４Ｆと接続される６ピンのコネクタ１２Ｃを備える。コネクタ１２Ｃの各ピンも、ＪＴＡＧコントローラ２２のコネクタ２２Ｃと同様に、ＴＤＩ、ＴＤＯ、ＴＣＫ、ＴＭＳ、ＴＲＳＴ等の各信号線に接続される。
【0049】
第２ポート２１４Ａ～２１４Ｆの配列も、第１ポート１１２Ａ～１１２Ｆと同様に、マイクロコンピュータ１２のコネクタ１２Ｃのピン配列に従って決まる。コネクタ１２Ｃのピン配列は、ＪＴＡＧコントローラ２２のコネクタ２２Ｃと同じ規定ピン配列である。そのため、第１ポート１１２Ａ～１１２Ｆと同様に、上から順に、第２ポート２１４Ａ、２１４Ｂ、２１４Ｃ、２１４Ｄ、２１４Ｅ、２１４Ｆが配列される。
【0050】
制御回路２４０の内部メモリ２４２にも、配線パターンＣＰ１及びキーＫ１と同様の、配線パターンＣＰ２及びキーＫ２が記憶される。
【0051】
制御回路２４０は、レジスタ２３０に保持されたｎビットのデータ列（言い換えると、スイッチ２２０に含まれる各スイッチのオンオフ状態に応じた値）とキーＫ２とを照合する。制御回路２４０は、このデータ列とキーＫ２とが一致する場合、内部メモリ２４２に記憶された配線パターンＣＰ２に従ってスイッチマトリクス回路２１０を制御し、第１ポート２１２ａ～２１２ｆのそれぞれを、対応する第２ポート２１４Ａ～２１４Ｆのそれぞれに接続する。
【0052】
すなわち、制御回路２４０は、取得部により取得された入力キー（例えばｎビットのデータ列）が予め設定されたキー（例えばキーＫ２）と一致する場合、記憶部（例えば内部メモリ２４２）に記憶された配線パターン（配線パターンＣＰ２）に従ってスイッチマトリクス回路２１０の接続を制御することにより、対応する各第１端子と各第２端子とを接続する接続部として動作する。
【0053】
キーＫ１とキーＫ２は、同一のデータ列であってもよく、また、異なるデータ列であってもよい。
【0054】
このように、電子回路１００側で入れ替えられたピン配列が電子回路２００側で元のピン配列である規定ピン配列に復元される。すなわち、規定ピン配列を有する装置（ＪＴＡＧコントローラ２２とマイクロコンピュータ１２）間に一対の電子回路１００、２００を設置することにより、経路中の信号線の配列が入れ替えられつつもＪＴＡＧコントローラ２２とマイクロコンピュータ１２との間の正常な通信が担保される。
【0055】
図４は、レジスタ２３０に保持されたｎビットのデータ列とキーＫ２とが一致しない場合の、第１ポート２１２と第２ポート２１４との接続例を示す図である。
【0056】
制御回路２４０は、レジスタ２３０に保持されたｎビットのデータ列とキーＫ２とを照合し、双方が一致しない場合、例えば図４に示される配線パターンでスイッチマトリクス回路２１０の接続を制御する。
【0057】
図４の例によれば、各第１ポート２１２ａ～２１２ｆに入力される信号が第２ポート２１４側で検出されない。例えば、ＴＤＯが入力される第１ポート２１２ｂは、ＴＣＫをアサインした第２ポート２１４Ｃと接続される。そのため、第２ポート２１４Ｃでは、正常な波形が検出されない。マイクロコンピュータ１２に正しい信号が流れないため、キーＫ２を知らない第三者等は、マイクロコンピュータ１２にアクセスすることができない。
【0058】
このように、本実施形態によれば、ＪＴＡＧコントローラ２２とマイクロコンピュータ１２との間の経路に電子回路２００を設置することで、第三者等による不正アクセスを防止することができる。
【0059】
また、本実施形態によれば、ＪＴＡＧコントローラ２２とマイクロコンピュータ１２との間の経路中の信号線の接続をハードウェア的に撹乱する構成を採用するため、ＪＴＡＧコントローラ２２側の制御にもマイクロコンピュータ１２側の制御にも影響を及ぼすことなく、第三者等による不正アクセスを防止することができる。そのため、上記経路中に電子回路１００及び２００を設置したことに伴うＪＴＡＧコントローラ２２やマイクロコンピュータ１２での不具合の発生が低く抑えられ、また、電子回路１００及び２００を、不正アクセス防止のための汎用の回路として種々の製品に適用することができる。そのため、不正アクセス防止のための仕組みを導入したことによるコストの増加が低く抑えられる。
【0060】
以上が本発明の例示的な実施形態の説明である。本発明の実施形態は、上記に説明したものに限定されず、本発明の技術的思想の範囲において様々な変形が可能である。例えば明細書中に例示的に明示される実施形態等又は自明な実施形態等を適宜組み合わせた内容も本願の実施形態に含まれる。
【0061】
上記の実施形態では、電子回路１００、２００のそれぞれに、配線パターンＣＰ１、ＣＰ２が１つずつしか記憶されていないが、本発明の構成はこれに限らない。
【0062】
【0063】
図５及び図６に示されるように、別の実施形態では、内部メモリ１４２、２４２のそれぞれ、テーブル１４４、２４４が格納される。テーブル１４４には、キーＫ１と配線パターンＰ１とを関連付けたレコードが複数登録される。テーブル２４４には、キーＫ２と配線パターンＰ２とを関連付けたレコードが複数登録される。
【0064】
例えば、レジスタ１３０に保持されたｎビットのデータ列がキーＫ１ａと一致する場合、制御回路１４０は、キーＫ１ａに関連付けられたパターンＣＰ１ａを読み出し、読み出されたパターンＣＰ１ａに従ってスイッチマトリクス回路１１０を制御し、第１ポート１１２Ａ～１１２Ｆのそれぞれを第２ポート１１４のそれぞれに接続する。
【0065】
また、例えば、レジスタ２３０に保持されたｎビットのデータ列がキーＫ２ａと一致する場合、制御回路２４０は、キーＫ２ａに関連付けられたパターンＣＰ２ａを読み出し、読み出されたパターンＣＰ２ａに従ってスイッチマトリクス回路２１０を制御し、第１ポート２１２のそれぞれを第２ポート２１４Ａ～２１４Ｆのそれぞれに接続する。
【0066】
オペレータは、電子回路１００のスイッチ１２０にキーＫ１を入力するとともに、入力されたキーＫ１に対応するキーＫ２を電子回路２００のスイッチ２２０に入力することにより、ＪＴＡＧコントローラ２２とマイクロコンピュータ１２とを通信可能に接続することができる。一例として、キーＫ１ａとキーＫ２ａとが対応し、また、キーＫ１ｂとキーＫ２ｂとが対応する。
【0067】
【0068】
図７Ａの例では、電子回路１００のスイッチ１２０にキーＫ１ａが入力され、且つ、キーＫ１ａに対応するキーＫ２ａが電子回路２００のスイッチ２２０に入力されたものとする。この場合、スイッチマトリクス回路１１０側で入れ替えられたピン配列がスイッチマトリクス回路２１０側で元のピン配列である規定ピン配列に復元される。そのため、ＪＴＡＧコントローラ２２とマイクロコンピュータ１２とが通信可能に接続される。
【0069】
図７Ｂの例では、電子回路１００のスイッチ１２０にキーＫ１ａが入力され、且つ、キーＫ１ａに対応しないキーＫ２ｂが電子回路２００のスイッチ２２０に入力されたものとする。この場合、スイッチマトリクス回路１１０側で入れ替えられたピン配列がスイッチマトリクス回路２１０側で元のピン配列である規定ピン配列に復元されない。
【0070】
この結果、第２ポート２１４Ａ（ＴＤＩポート）にＴＣＫが入力され、第２ポート２１４Ｂ（ＴＤＯポート）にＴＲＳＴが入力され、第２ポート２１４Ｃ（ＴＣＫポート）にＴＤＩが入力され、第２ポート２１４Ｄ（ＴＭＳポート）にＶＲｅｆが入力され、第２ポート２１４Ｅ（ＴＲＳＴポート）にＴＭＳが入力され、第２ポート２１４Ｆ（ＶＲｅｆポート）にＴＤＯが入力される。そのため、ＪＴＡＧコントローラ２２とマイクロコンピュータ１２とが正常に通信することができない。
【0071】
このように、別の実施形態では、正しい組合せのキーＫ１とキーＫ２が入力されなければ、ＪＴＡＧコントローラ２２とマイクロコンピュータ１２とが正常に通信することができない。
【0072】
別の実施形態において、記憶部として動作する内部メモリ１４２及び２４２は、複数の入力キーのそれぞれに対応する複数の配線パターンを記憶する。一方の電子回路（例えば電子回路１００）において、複数の入力キーのうちの第１の入力キー（例えばキーＫ１ａ）に対応する配線パターン（例えばパターンＣＰ１ａ）に従って各第１端子と各第２端子とが接続された場合に、他方の電子回路（例えば電子回路２００）において、取得部として動作する制御回路２４０が、複数の入力キーのうち、第１の入力キーと対となる第２の入力キー（例えばキーＫ２ａ）を取得すると、接続部として動作する制御回路２４０が、第２の入力キーに対応する配線パターン（例えばパターンＣＰ２ａ）に従って、対応する各第１端子と各第２端子とを接続する。
【0073】
なお、第１の入力キーとこれに対応する第２の入力キーは、同一のデータ列であってもよく、また、異なるデータ列であってもよい。
【0074】
また、別の実施形態において、有効なキーＫ１とキーＫ２との組合せが製品毎（例えば車種毎）に変えられてもよい。
【0075】
例えば、製品Ａ向けのＥＣＵ１０に備えられる電子回路２００では、キーＫ２ａが入力されたときだけキーの照合が成功となる。また、製品Ｂ向けのＥＣＵ１０に備えられる電子回路２００では、キーＫ２ｂが入力されたときだけキーの照合が成功となる。
【0076】
製品Ａの例では、電子回路１００、２００のそれぞれにおいて、キーＫ１ａ、Ｋ２ａが入力されたときに限り、ＪＴＡＧコントローラ２２とマイクロコンピュータ１２とが通信可能に接続される。製品Ｂの例では、電子回路１００、２００のそれぞれにおいて、キーＫ１ｂ、Ｋ２ｂが入力されたときに限り、ＪＴＡＧコントローラ２２とマイクロコンピュータ１２とが通信可能に接続される。
【0077】
このように、製品毎に設定されたキー（キーＫ１とキーＫ２）が入力されない限り、ＪＴＡＧコントローラ２２とマイクロコンピュータ１２とが正常に通信できないようにしてもよい。
【符号の説明】
【0078】
１ ：システム
１０ ：ＥＣＵ
１２ ：マイクロコンピュータ
１２Ｍ ：メモリ
１２Ｐ ：プログラム
２０ ：治具
２２ ：ＪＴＡＧコントローラ
１００ ：電子回路
１１０ ：スイッチマトリクス回路
１１２ ：第１ポート
１１４ ：第２ポート
１２０ ：スイッチ
１３０ ：レジスタ
１４０ ：制御回路
１４２ ：内部メモリ
２００ ：電子回路
２１０ ：スイッチマトリクス回路
２１２ ：第１ポート
２１４ ：第２ポート
２２０ ：スイッチ
２３０ ：レジスタ
２４０ ：制御回路
２４２ ：内部メモリ
１０ ：ＥＣＵ
１２ ：マイクロコンピュータ
１２Ｍ ：メモリ
１２Ｐ ：プログラム
２０ ：治具
２２ ：ＪＴＡＧコントローラ
１００ ：電子回路
１１０ ：スイッチマトリクス回路
１１２ ：第１ポート
１１４ ：第２ポート
１２０ ：スイッチ
１３０ ：レジスタ
１４０ ：制御回路
１４２ ：内部メモリ
２００ ：電子回路
２１０ ：スイッチマトリクス回路
２１２ ：第１ポート
２１４ ：第２ポート
２２０ ：スイッチ
２３０ ：レジスタ
２４０ ：制御回路
２４２ ：内部メモリ
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7A】
【図7B】