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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2023161717
(43)【公開日】2023-11-08
(54)【発明の名称】リアルタイムクロックモジュール
(51)【国際特許分類】
G06F 11/34 20060101AFI20231031BHJP
【ＦＩ】
G06F11/34 176
【審査請求】未請求
【請求項の数】10
【出願形態】ＯＬ
(21)【出願番号】P 2022072223
(22)【出願日】2022-04-26
(71)【出願人】
【識別番号】000002369
【氏名又は名称】セイコーエプソン株式会社
(74)【代理人】
【識別番号】100090387
【弁理士】
【氏名又は名称】布施 行夫
(74)【代理人】
【識別番号】100090398
【弁理士】
【氏名又は名称】大渕 美千栄
(74)【代理人】
【識別番号】100148323
【弁理士】
【氏名又は名称】川▲崎▼ 通
(74)【代理人】
【識別番号】100168860
【弁理士】
【氏名又は名称】松本 充史
(72)【発明者】
【氏名】須藤 泰宏
【テーマコード（参考）】
5B042
【Ｆターム（参考）】
5B042GA38
5B042MA08
5B042MC35
5B042MC40
(57)【要約】
【課題】タイムスタンプにおいてアプリケーション毎に不要なイベントデータを記憶させないようにすることが可能なリアルタイムクロックモジュールを提供すること。
【解決手段】計時を行って時刻データを生成する計時回路と、イベントの発生に応じて、複数種類のイベントデータの少なくとも１つを、記憶対象となる対象イベントデータとして選択するとともに、前記時刻データの少なくとも一部の時刻桁に対応するデータを、記憶対象となる対象時刻データとして選択する選択回路と、前記対象時刻データ及び前記対象イベントデータを記憶するメモリー回路と、を備える、リアルタイムクロックモジュール。
【選択図】図２
【解決手段】計時を行って時刻データを生成する計時回路と、イベントの発生に応じて、複数種類のイベントデータの少なくとも１つを、記憶対象となる対象イベントデータとして選択するとともに、前記時刻データの少なくとも一部の時刻桁に対応するデータを、記憶対象となる対象時刻データとして選択する選択回路と、前記対象時刻データ及び前記対象イベントデータを記憶するメモリー回路と、を備える、リアルタイムクロックモジュール。
【選択図】図２
【特許請求の範囲】
【請求項1】
計時を行って時刻データを生成する計時回路と、
イベントの発生に応じて、複数種類のイベントデータの少なくとも１つを、記憶対象となる対象イベントデータとして選択するとともに、前記時刻データの少なくとも一部の時刻桁に対応するデータを、記憶対象となる対象時刻データとして選択する選択回路と、
前記対象時刻データ及び前記対象イベントデータを記憶するメモリー回路と、を備える、リアルタイムクロックモジュール。
イベントの発生に応じて、複数種類のイベントデータの少なくとも１つを、記憶対象となる対象イベントデータとして選択するとともに、前記時刻データの少なくとも一部の時刻桁に対応するデータを、記憶対象となる対象時刻データとして選択する選択回路と、
前記対象時刻データ及び前記対象イベントデータを記憶するメモリー回路と、を備える、リアルタイムクロックモジュール。
【請求項2】
前記選択回路は、
前記対象イベントデータを指定する命令セットを記憶する不揮発性メモリーと、
前記命令セットに基づいて前記対象イベントデータを選択するプロセッサーと、を含む、請求項１に記載のリアルタイムクロックモジュール。
前記対象イベントデータを指定する命令セットを記憶する不揮発性メモリーと、
前記命令セットに基づいて前記対象イベントデータを選択するプロセッサーと、を含む、請求項１に記載のリアルタイムクロックモジュール。
【請求項3】
前記選択回路は、前記イベントが発生した後、次の時刻更新タイミングが到来した後に前記対象時刻データを取得して前記メモリー回路に記憶させる、請求項１に記載のリアルタイムクロックモジュール。
【請求項4】
電源電圧を監視し、電源電圧監視データを生成する電源電圧監視回路を備え、
前記複数種類のイベントデータは前記電源電圧監視データを含む、請求項１に記載のリアルタイムクロックモジュール。
前記複数種類のイベントデータは前記電源電圧監視データを含む、請求項１に記載のリアルタイムクロックモジュール。
【請求項5】
前記イベントは、前記リアルタイムクロックモジュールの外部から入力される外部入力信号によって発生し、
前記複数種類のイベントデータは、前記外部入力信号に対応するデータを含む、請求項１に記載のリアルタイムクロックモジュール。
前記複数種類のイベントデータは、前記外部入力信号に対応するデータを含む、請求項１に記載のリアルタイムクロックモジュール。
【請求項6】
前記複数種類のイベントデータは、外部のセンサーデバイスが検出したデータに基づくセンサーデータを含む、請求項１に記載のリアルタイムクロックモジュール。
【請求項7】
前記センサーデバイスは、温度センサーであり、
前記センサーデータは、温度データを含む、請求項６に記載のリアルタイムクロックモジュール。
前記センサーデータは、温度データを含む、請求項６に記載のリアルタイムクロックモジュール。
【請求項8】
前記センサーデバイスは、位置情報センサーであり、
前記センサーデータは、位置データを含む、請求項６に記載のリアルタイムクロックモジュール。
前記センサーデータは、位置データを含む、請求項６に記載のリアルタイムクロックモジュール。
【請求項9】
前記センサーデバイスは、慣性センサーであり、
前記センサーデータは、慣性データを含む、請求項６に記載のリアルタイムクロックモジュール。
前記センサーデータは、慣性データを含む、請求項６に記載のリアルタイムクロックモジュール。
【請求項10】
振動子と、
前記振動子を発振させてクロック信号を生成する発振回路と、を備え、
前記計時回路は前記クロック信号に基づいて前記計時を行う、請求項１乃至９のいずれか一項に記載のリアルタイムクロックモジュール。
前記振動子を発振させてクロック信号を生成する発振回路と、を備え、
前記計時回路は前記クロック信号に基づいて前記計時を行う、請求項１乃至９のいずれか一項に記載のリアルタイムクロックモジュール。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、リアルタイムクロックモジュールに関する。
【背景技術】
【0002】
特許文献１には、計時を行って複数の桁からなる時刻データを生成する計時部と、時刻データを記録するメモリーと、複数の桁を備えた時刻データのうちの一部の桁を選択する記録桁設定手段と、イベント発生を検出するイベント検出回路と、イベントが発生した場合、記録桁設定手段で選択した桁のみを備えた時刻データとイベント発生とをメモリーに記録する制御回路と、を備えたイベントレコーダーが開示されている。このイベントレコーダーによれば、メモリーに記録される時刻のデータ量を減らして、メモリーの容量を節約することができる。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特開２００９－０１９９９６号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
しかしながら、特許文献１に記載のイベントレコーダーでは、イベント発生時にメモリーに保存される時刻データの桁を選択することができるが、同時に保存されるイベントデータの種類は固定されており、アプリケーションによっては不要なイベントデータがメモリーに保存される場合がある。
【課題を解決するための手段】
【0005】
本発明に係るリアルタイムクロックモジュールの一態様は、
計時を行って時刻データを生成する計時回路と、
イベントの発生に応じて、複数種類のイベントデータの少なくとも１つを、記憶対象となる対象イベントデータとして選択するとともに、前記時刻データの少なくとも一部の時刻桁に対応するデータを、記憶対象となる対象時刻データとして選択する選択回路と、
前記対象時刻データ及び前記対象イベントデータを記憶するメモリー回路と、を備える。
計時を行って時刻データを生成する計時回路と、
イベントの発生に応じて、複数種類のイベントデータの少なくとも１つを、記憶対象となる対象イベントデータとして選択するとともに、前記時刻データの少なくとも一部の時刻桁に対応するデータを、記憶対象となる対象時刻データとして選択する選択回路と、
前記対象時刻データ及び前記対象イベントデータを記憶するメモリー回路と、を備える。
【図面の簡単な説明】
【0006】
【図1】第１実施形態のリアルタイムクロックモジュールを含むシステムの構成例を示す図。
【図2】第１実施形態のリアルタイムクロックモジュールの機能ブロック図。
【図3】プロセッサーの構成例を示す図。
【図4】第１実施形態におけるキャプチャーデータの一例を示す図。
【図5】選択回路によるタイムスタンプ処理の一例を示すタイミングチャート図。
【図6】第２実施形態のリアルタイムクロックモジュールを含むシステムの構成例を示す図。
【図7】第２実施形態のリアルタイムクロックモジュールの機能ブロック図。
【図8】第２実施形態におけるキャプチャーデータの一例を示す図。
【発明を実施するための形態】
【0007】
以下、本発明の好適な実施形態について図面を用いて詳細に説明する。なお、以下に説明する実施の形態は、特許請求の範囲に記載された本発明の内容を不当に限定するもので
はない。また以下で説明される構成の全てが本発明の必須構成要件であるとは限らない。
はない。また以下で説明される構成の全てが本発明の必須構成要件であるとは限らない。
【0008】
１．第１実施形態
図１は、第１実施形態のリアルタイムクロックモジュールを含むシステムの構成例を示す図である。
図１は、第１実施形態のリアルタイムクロックモジュールを含むシステムの構成例を示す図である。
【0009】
図１に示すように、第１実施形態のリアルタイムクロックモジュール１は、メイン電源４、バックアップ電源５及びホストデバイス６と接続される。
【0010】
リアルタイムクロックモジュール１は、メイン電源４から電源電圧ＶＤＤが供給され、バックアップ電源５から電源電圧ＶＢＡＴが供給される。リアルタイムクロックモジュール１は、メイン電源４から電源電圧ＶＤＤが供給されているときは電源電圧ＶＤＤで動作し、メイン電源４からの電源電圧ＶＤＤの供給が遮断されると電源電圧ＶＢＡＴで動作する。したがって、リアルタイムクロックモジュール１は、メイン電源４からの電源電圧ＶＤＤの供給が遮断されている間も計時動作を継続することができる。
【0011】
ホストデバイス６は、メイン電源４から電源電圧ＶＤＤが供給されて動作する。本実施形態では、ホストデバイス６とリアルタイムクロックモジュール１とは、ホストデバイス６がマスター、リアルタイムクロックモジュール１がスレーブとして、Ｉ２Ｃバスを介して通信する。Ｉ２Ｃは、Inter-Integrated Circuitの略である。ホストデバイス６は、例えば、ＭＣＵやＭＰＵによって実現される。ＭＣＵはMicro Controller Unitの略であり、ＭＰＵはMicro Processor Unitの略である。
【0012】
【0013】
リアルタイムクロックモジュール１は、メイン電源４からリアルタイムクロック回路３の端子Ｐ１を介して電源電圧ＶＤＤが供給され、バックアップ電源５からリアルタイムクロック回路３の端子Ｐ２を介して電源電圧ＶＢＡＴが供給される。
【0014】
振動子２は、音叉型水晶振動子、ＡＴカット水晶振動子、ＳＣカット水晶振動子等であってもよいし、ＳＡＷ共振子や水晶振動子以外の圧電振動子であってもよい。ＳＡＷは、Surface Acoustic Waveの略である。また、振動子２は、シリコン半導体を材料とするＭＥＭＳ振動子であってもよい。ＭＥＭＳは、Micro Electro Mechanical Systemsの略である。振動子２は、圧電効果によって励振されてもよいし、クーロン力によって駆動されてもよい。
【0015】
リアルタイムクロック回路３は、発振回路１０、分周回路２０、計時回路３０、イベントトリガー回路４０、選択回路５０、メモリー回路６０、レジスター群７０、インターフェース回路８０、温度センサー９０、発振監視回路１００、電源電圧監視回路１１０、電源電圧選択回路１２０、電源回路１３０及び割込発生回路１４０を備える。ただし、リアルタイムクロック回路３は、これらの要素の一部を省略又は変更し、あるいは他の要素を追加した構成としてもよい。本実施形態では、リアルタイムクロック回路３は、１チップの集積回路であるが、複数チップの集積回路で構成されてもよいし、少なくとも一部がディスクリート部品で構成されてもよい。
【0016】
電源電圧監視回路１１０は、電源電圧ＶＤＤを監視し、電源電圧ＶＤＤが所定の電圧値ＶＴ１以上であるか否かを判定し、判定信号ＶＤＥＴを出力する。本実施形態では、電源電圧監視回路１１０は、電源電圧ＶＤＤが電圧値ＶＴ１以上であると判定した場合はハイ
レベルの判定信号ＶＤＥＴを出力し、電源電圧ＶＤＤが電圧値ＶＴ１未満であると判定した場合はローレベルの判定信号ＶＤＥＴを出力する。
レベルの判定信号ＶＤＥＴを出力し、電源電圧ＶＤＤが電圧値ＶＴ１未満であると判定した場合はローレベルの判定信号ＶＤＥＴを出力する。
【0017】
また、電源電圧監視回路１１０は、電源電圧ＶＤＤを監視し、電源電圧ＶＤＤが所定の電圧値ＶＴ２以下であるか否かを判定し、第１電源電圧低下信号ＶＤＤＬＯＷを出力する。本実施形態では、電源電圧監視回路１１０は、電源電圧ＶＤＤが電圧値ＶＴ２以下であると判定した場合はハイレベルの第１電源電圧低下信号ＶＤＤＬＯＷを出力し、電源電圧ＶＤＤが電圧値ＶＴ２よりも大きいと判定した場合はローレベルの第１電源電圧低下信号ＶＤＤＬＯＷを出力する。なお、電圧値ＶＴ２は、電圧値ＶＴ１と同じであってもよいし、異なっていてもよい。
【0018】
また、電源電圧監視回路１１０は、電源電圧ＶＢＡＴを監視し、電源電圧ＶＢＡＴが所定の電圧値ＶＴ３以下であるか否かを判定し、第２電源電圧低下信号ＶＢＡＴＬＯＷを出力する。本実施形態では、電源電圧監視回路１１０は、電源電圧ＶＢＡＴが電圧値ＶＴ３以下であると判定した場合はハイレベルの第２電源電圧低下信号ＶＢＡＴＬＯＷを出力し、電源電圧ＶＢＡＴが電圧値ＶＴ３よりも大きいと判定した場合はローレベルの第２電源電圧低下信号ＶＢＡＴＬＯＷを出力する。
【0019】
また、電源電圧監視回路１１０は、電源電圧選択回路１２０から出力される電源電圧ＶＯＵＴを監視し、電源電圧ＶＯＵＴが所定の電圧値ＶＴ４以下であるか否かを判定し、第３電源電圧低下信号ＶＴＭＰＬＯＷを出力する。本実施形態では、電源電圧監視回路１１０は、電源電圧ＶＯＵＴが電圧値ＶＴ４以下であると判定した場合はハイレベルの第３電源電圧低下信号ＶＴＭＰＬＯＷを出力し、電源電圧ＶＯＵＴが電圧値ＶＴ４よりも大きいと判定した場合はローレベルの第３電源電圧低下信号ＶＴＭＰＬＯＷを出力する。
【0020】
このように、電源電圧監視回路１１０は、電源電圧ＶＤＤ，ＶＢＡＴ，ＶＯＵＴを監視し、それぞれ電源電圧監視データである第１電源電圧低下信号ＶＤＤＬＯＷ、第２電源電圧低下信号ＶＢＡＴＬＯＷ及び第３電源電圧低下信号ＶＴＭＰＬＯＷを生成する。
【0021】
電源電圧選択回路１２０は、判定信号ＶＤＥＴに基づいて電源電圧ＶＤＤ又は電源電圧ＶＢＡＴを選択して電源電圧ＶＯＵＴとして出力する。具体的には、電源電圧選択回路１２０は、判定信号ＶＤＥＴがハイレベルである場合、すなわち、電源電圧監視回路１１０により電源電圧ＶＤＤが電圧値ＶＴ１以上であると判定された場合は、電源電圧ＶＤＤを選択する。また、電源電圧選択回路１２０は、判定信号ＶＤＥＴがローレベルである場合、すなわち、電源電圧監視回路１１０により電源電圧ＶＤＤが電圧値ＶＴ１未満であると判定された場合は、電源電圧ＶＢＡＴを選択する。
【0022】
したがって、メイン電源４からリアルタイムクロックモジュール１に電源電圧ＶＤＤが供給されているときは、電源電圧ＶＯＵＴは、電源電圧ＶＤＤであり、ＶＴ１以上の所定の電圧値である。メイン電源４からリアルタイムクロックモジュール１への電源電圧ＶＤＤの供給が遮断されると、電源電圧ＶＯＵＴは、直ちに電源電圧ＶＢＡＴに切り替わり、ＶＴ１以下の所定の電圧値となる。そのため、リアルタイムクロックモジュール１は、メイン電源４からの電源電圧ＶＤＤの供給が遮断されている間も計時動作を継続することができる。これに対して、リアルタイムクロックモジュール１の動作を制御するホストデバイス６は、メイン電源４から電源電圧ＶＤＤが供給されて動作し、メイン電源４からの電源電圧ＶＤＤの供給が遮断されると動作を停止する。
【0023】
電源回路１３０は、電源電圧ＶＯＵＴに基づいて、一定の電圧値の安定化された電源電圧ＶＯＳＣ及び電源電圧ＶＬＯＧＩＣを生成する。電源回路１３０は、例えば、レギュレーターによって実現される。
【0024】
電源電圧ＶＯＳＣは、発振回路１０に供給される。また、電源電圧ＶＬＯＧＩＣは、分周回路２０、計時回路３０、イベントトリガー回路４０、選択回路５０、メモリー回路６０、レジスター群７０、インターフェース回路８０、温度センサー９０、発振監視回路１００、電源電圧監視回路１１０及び割込発生回路１４０に供給される。
【0025】
温度センサー９０は、温度に応じて大きさが変化する温度信号ＶＴＭＰを出力する。温度信号ＶＴＭＰは、デジタル信号であってもよいし、アナログ信号であってもよい。
【0026】
発振回路１０は、振動子２を発振させて第１クロック信号ＣＫ１を生成する。具体的には、発振回路１０は、リアルタイムクロック回路３の端子Ｐ３，Ｐ４を介して振動子２の両端と電気的に接続されており、振動子２の出力信号を増幅してフィードバックすることにより振動子２を発振させて第１クロック信号ＣＫ１を出力する。また、発振回路１０は、温度センサー９０から出力される温度信号ＶＴＭＰに応じて第１クロック信号ＣＫ１の周波数を変化させることにより、第１クロック信号ＣＫ１の周波数が温度によらず一定となるように制御する温度補償回路を内蔵している。本実施形態では、第１クロック信号ＣＫ１の周波数は３２．７６８ｋＨｚである。ただし、第１クロック信号ＣＫ１の周波数は特に限定されない。本実施形態では、電源電圧ＶＯＵＴが電圧値ＶＴ４よりも大きい場合、すなわち、第３電源電圧低下信号ＶＴＭＰＬＯＷがローレベルのときは、温度補償回路が正常に動作する。一方、電源電圧ＶＯＵＴが電圧値ＶＴ４以下の場合、すなわち、第３電源電圧低下信号ＶＴＭＰＬＯＷがハイレベルのときは、温度補償回路の正常動作が保証されないので、温度補償回路は動作を停止する。
【0027】
発振監視回路１００は、第１クロック信号ＣＫ１を監視し、発振回路１０が発振動作を停止したか否かを判定し、発振停止信号ＦＳＴを出力する。本実施形態では、発振監視回路１００は、第１クロック信号ＣＫ１の論理レベルが所定時間継続して反転しない場合に発振回路１０が発振動作を停止したと判定し、ハイレベルの発振停止信号ＦＳＴを出力する。また、発振監視回路１００は、第１クロック信号ＣＫ１論理レベルが所定時間内に反転する場合に発振回路１０が発振動作を停止していないと判定し、ローレベルの発振停止信号ＦＳＴを出力する。このように、発振監視回路１００は、第１クロック信号ＣＫ１を監視し、発振監視データである発振停止信号ＦＳＴを生成する。
【0028】
分周回路２０は、第１クロック信号ＣＫ１を分周して、所望の周波数を有する第２クロック信号ＣＫ２を生成する。本実施形態では、分周回路２０の分周比が３２であり、第２クロック信号ＣＫ２の周波数は１．０２４ｋＨｚである。ただし、分周回路２０の分周比や第２クロック信号ＣＫ２の周波数は特に限定されない。
【0029】
計時回路３０は、第２クロック信号ＣＫ２に基づいて計時を行って時刻データＴＭを生成する。本実施形態では、時刻データＴＭは、時刻桁として、１／１０２４秒、秒、分、時、日、月、年を有する。具体的には、時刻データＴＭは、１／１０２４秒単位の時刻を０～１０２３で表すバイナリー形式のサブ秒データ、秒単位の時刻を０～５９で表すＢＣＤ形式の秒データ、分単位の時刻を０～５９で表すＢＣＤ形式の分データ、時単位の時刻を０～２３で表すＢＣＤ形式の時データ、日単位の時刻を１～３１で表すＢＣＤ形式の日データ、月単位の時刻を１～１２で表すＢＣＤ形式の月データ及び年単位の時刻を０～９９９９で表すＢＣＤ形式の年データによって構成されている。ＢＣＤは、Binary Coded Decimalの略である。
【0030】
イベントトリガー回路４０には、ホストデバイス６からリアルタイムクロック回路３の端子Ｐ７，Ｐ８，Ｐ９を介してそれぞれ入力される第１イベント信号ＥＶＩＮ１、第２イベント信号ＥＶＩＮ２及び第３イベント信号ＥＶＩＮ３が入力される。また、イベントト
リガー回路４０には、インターフェース回路８０から出力されるイベントコマンド検出信号ＷＲＣｏｍが入力される。また、イベントトリガー回路４０には、電源電圧監視回路１１０から出力される第１電源電圧低下信号ＶＤＤＬＯＷ、第２電源電圧低下信号ＶＢＡＴＬＯＷ及び第３電源電圧低下信号ＶＴＭＰＬＯＷが入力される。また、イベントトリガー回路４０には、発振監視回路１００から出力される発振停止信号ＦＳＴが入力される。そして、イベントトリガー回路４０は、イベントコマンド検出信号ＷＲＣｏｍ、第１電源電圧低下信号ＶＤＤＬＯＷ、第２電源電圧低下信号ＶＢＡＴＬＯＷ、第３電源電圧低下信号ＶＴＭＰＬＯＷ及び発振停止信号ＦＳＴの少なくとも１つの立ち上がりエッジが発生すると、ハイパルスのイベントトリガー信号ＴＲＧを出力する。また、イベントトリガー回路４０は、第１イベント信号ＥＶＩＮ１の指定されたエッジ、第２イベント信号ＥＶＩＮ２の指定されたエッジ及び第３イベント信号ＥＶＩＮ３の指定されたエッジの少なくとも１つが発生した場合も、ハイパルスのイベントトリガー信号ＴＲＧを出力する。イベントトリガー信号ＴＲＧを発生させる第１イベント信号ＥＶＩＮ１、第２イベント信号ＥＶＩＮ２及び第３イベント信号ＥＶＩＮ３の各エッジは、レジスター群７０に含まれるイベント制御レジスターによって、それぞれ立ち上がりエッジ、立ち下がりエッジ又は両エッジを指定可能であってもよい。
リガー回路４０には、インターフェース回路８０から出力されるイベントコマンド検出信号ＷＲＣｏｍが入力される。また、イベントトリガー回路４０には、電源電圧監視回路１１０から出力される第１電源電圧低下信号ＶＤＤＬＯＷ、第２電源電圧低下信号ＶＢＡＴＬＯＷ及び第３電源電圧低下信号ＶＴＭＰＬＯＷが入力される。また、イベントトリガー回路４０には、発振監視回路１００から出力される発振停止信号ＦＳＴが入力される。そして、イベントトリガー回路４０は、イベントコマンド検出信号ＷＲＣｏｍ、第１電源電圧低下信号ＶＤＤＬＯＷ、第２電源電圧低下信号ＶＢＡＴＬＯＷ、第３電源電圧低下信号ＶＴＭＰＬＯＷ及び発振停止信号ＦＳＴの少なくとも１つの立ち上がりエッジが発生すると、ハイパルスのイベントトリガー信号ＴＲＧを出力する。また、イベントトリガー回路４０は、第１イベント信号ＥＶＩＮ１の指定されたエッジ、第２イベント信号ＥＶＩＮ２の指定されたエッジ及び第３イベント信号ＥＶＩＮ３の指定されたエッジの少なくとも１つが発生した場合も、ハイパルスのイベントトリガー信号ＴＲＧを出力する。イベントトリガー信号ＴＲＧを発生させる第１イベント信号ＥＶＩＮ１、第２イベント信号ＥＶＩＮ２及び第３イベント信号ＥＶＩＮ３の各エッジは、レジスター群７０に含まれるイベント制御レジスターによって、それぞれ立ち上がりエッジ、立ち下がりエッジ又は両エッジを指定可能であってもよい。
【0031】
選択回路５０は、イベントの発生に応じて、複数種類のイベントデータの少なくとも１つを、記憶対象となる対象イベントデータとして選択するとともに、計時回路３０が生成した時刻データＴＭの少なくとも一部の時刻桁に対応するデータを、記憶対象となる対象時刻データとして選択する。すなわち、選択回路５０は、イベントトリガー回路４０から出力されるイベントトリガー信号ＴＲＧに応じて、対象イベントデータ及び対象時刻データを選択する。
【0032】
複数種類のイベントデータは、それぞれ電源電圧監視回路１１０が生成した電源電圧監視データである第１電源電圧低下信号ＶＤＤＬＯＷ、第２電源電圧低下信号ＶＢＡＴＬＯＷ及び第３電源電圧低下信号ＶＴＭＰＬＯＷを含んでもよい。また、複数種類のイベントデータは、発振監視回路１００が生成した発振監視データである発振停止信号ＦＳＴを含んでもよい。
【0033】
また、イベントは、リアルタイムクロックモジュール１の外部から入力される外部入力信号によって発生し、複数種類のイベントデータは、当該外部入力信号に対応するデータを含んでもよい。本実施形態では、当該外部入力信号は、第１イベント信号ＥＶＩＮ１、第２イベント信号ＥＶＩＮ２、第３イベント信号ＥＶＩＮ３及びイベントを発生させるイベント発生コマンドであり、当該外部入力信号に対応するデータは、第１イベント信号ＥＶＩＮ１、第２イベント信号ＥＶＩＮ２、第３イベント信号ＥＶＩＮ３及びイベントコマンド検出信号ＷＲＣｏｍである。
【0034】
そして、選択回路５０は、対象時刻データ及び対象イベントデータを含むキャプチャーデータＣＰＤＴをメモリー回路６０に記憶させる。すなわち、選択回路５０は、イベントトリガー信号ＴＲＧに応じて、対象時刻データと対象イベントデータとを対応づけてメモリー回路６０に記憶させるタイムスタンプ処理を行う。
【0035】
本実施形態では、選択回路５０は、プロセッサー５１と、不揮発性メモリー５２とを含む。不揮発性メモリー５２は、対象時刻データ及び対象イベントデータを指定する命令セット５２１を記憶しており、プロセッサー５１は、第１クロック信号ＣＫ１に同期して、命令セット５２１に基づいて対象時刻データ及び対象イベントデータを選択し、メモリー回路６０に記憶させる。すなわち、命令セット５２１は、選択回路５０がタイムスタンプ処理を行うために必要な複数の命令コードによって構成される。
【0036】
なお、消費電力を低減させるために、プロセッサー５１は、イベントトリガー信号ＴＲＧの発生によってスリープ状態から復帰して電源回路１３０の制御処理及びタイムスタンプ処理を行い、これらの処理を終了すると再びスリープ状態に移行してもよい。
【0037】
図３は、プロセッサー５１の構成例を示す図である。図３に示すように、プロセッサー５１は、フェッチ回路５１１、デコード回路５１２、論理演算回路５１３、データバッファー５１４及びキャプチャー回路５１５を含む。
【0038】
フェッチ回路５１１は、第１クロック信号ＣＫ１に同期して、命令セット５２１に含まれる各命令コードを順番にフェッチする。
【0039】
デコード回路５１２は、第１クロック信号ＣＫ１に同期して、フェッチ回路５１１がフェッチした各命令コードを順番にデコードし、デコード結果に応じた制御信号を出力する。
【0040】
論理演算回路５１３は、デコード回路５１２から出力される制御信号に応じて複数の入力データから選択された１つ又は２つの入力データに対して、当該制御信号に応じて複数種類の論理演算から選択された論理演算を行う。複数の入力データは、時刻データＴＭに含まれるサブ秒データ、秒データ、分データ、時データ、日データ、月データ及び年データ、複数種類のイベントデータに含まれる第１電源電圧低下信号ＶＤＤＬＯＷ、第２電源電圧低下信号ＶＢＡＴＬＯＷ、第３電源電圧低下信号ＶＴＭＰＬＯＷ、発振停止信号ＦＳＴ、第１イベント信号ＥＶＩＮ１、第２イベント信号ＥＶＩＮ２、第３イベント信号ＥＶＩＮ３及びイベントコマンド検出信号ＷＲＣｏｍ等である。複数種類の論理演算は、例えば、スルー演算、ＮＯＴ演算、ＡＮＤ演算、ＯＲ演算、ＸＯＲ演算、ビットシフト演算、加算、減算等である。
【0041】
データバッファー５１４は、第１クロック信号ＣＫ１に同期して、論理演算回路５１３から出力されるデータを保持する。
【0042】
キャプチャー回路５１５は、デコード回路５１２から出力される制御信号に従い、第１クロック信号ＣＫ１に同期して、データバッファー５１４が保持しているデータをメモリー回路６０の現在のアドレスに書き込み、アドレスをインクリメントする。データバッファー５１４には、キャプチャーデータＣＰＤＴを構成する、例えば８ビットの各データが順番に保持され、キャプチャー回路５１５は、当該各データをメモリー回路６０に書き込む。
【0043】
本実施形態では、プロセッサー５１は、命令セット５２１に従い、イベントトリガー信号ＴＲＧが発生したときに、選択された対象時刻データ及び対象イベントデータを含むキャプチャーデータＣＰＤＴをメモリー回路６０に記憶させることができる。すなわち、キャプチャーデータＣＰＤＴを構成する各データは、命令セット５２１によって任意に選択可能である。
【0044】
また、プロセッサー５１は、命令セット５２１に従い、イベントトリガー信号ＴＲＧが発生したときに、イベントトリガー信号ＴＲＧの発生要因が、第１電源電圧低下信号ＶＤＤＬＯＷ、第２電源電圧低下信号ＶＢＡＴＬＯＷ、第３電源電圧低下信号ＶＴＭＰＬＯＷ、発振停止信号ＦＳＴ、第１イベント信号ＥＶＩＮ１、第２イベント信号ＥＶＩＮ２、第３イベント信号ＥＶＩＮ３、及びイベントコマンド検出信号ＷＲＣｏｍから選択された１種類又は複数種類の信号のいずれかである場合のみ、タイムスタンプ処理を行うこともできる。すなわち、タイムスタンプ処理のトリガー要因となる信号は、命令セット５２１によって任意に選択可能である。例えば、命令セット５２１により、タイムスタンプ処理の
トリガー要因となる信号として第１イベント信号ＥＶＩＮ１のみが選択された場合、プロセッサー５１は、イベントトリガー信号ＴＲＧが発生したときに第１イベント信号ＥＶＩＮ１の論理レベルに基づいて、イベントトリガー信号ＴＲＧの発生要因が第１イベント信号ＥＶＩＮ１であるか否かを判定し、判定結果に基づいてタイムスタンプ処理を行うか否かを決定することができる。
トリガー要因となる信号として第１イベント信号ＥＶＩＮ１のみが選択された場合、プロセッサー５１は、イベントトリガー信号ＴＲＧが発生したときに第１イベント信号ＥＶＩＮ１の論理レベルに基づいて、イベントトリガー信号ＴＲＧの発生要因が第１イベント信号ＥＶＩＮ１であるか否かを判定し、判定結果に基づいてタイムスタンプ処理を行うか否かを決定することができる。
【0045】
図２の説明に戻り、メモリー回路６０は、選択回路５０が選択した対象時刻データ及び対象イベントデータを含むキャプチャーデータＣＰＤＴを記憶する。本実施形態では、メモリー回路６０は、ＳＲＡＭ等の揮発性のメモリーであり、Ｎ個のキャプチャーデータＣＰＤＴを記憶可能なＮ段ＦＩＦＯとして機能する。すなわち、メモリー回路６０は、Ｎ回のイベントの発生に対するＮ個のキャプチャーデータＣＰＤＴを同時に記憶可能である。ＳＲＡＭは、Static Random Access Memoryの略であり、ＦＩＦＯはFirst In First Outの略である。
【0046】
プロセッサー５１は、イベントトリガー信号ＴＲＧに基づくタイムスタンプ処理を終了すると、割込発生回路１４０にタイムスタンプ終了信号ＴＳＥＮＤを出力する。
【0047】
割込発生回路１４０は、タイムスタンプ終了信号ＴＳＥＮＤに基づいて割込み信号ＩＮＴを発生し、割込み信号ＩＮＴを、リアルタイムクロック回路３の端子Ｐ１０を介してホストデバイス６に出力する。ホストデバイス６は、割込み信号ＩＮＴを受けると、所定の割込み処理を行う。例えば、ホストデバイス６は、リアルタイムクロックモジュール１に対してタイムスタンプのデータ読み出しを要求するコマンドを送信し、リアルタイムクロックモジュール１からメモリー回路６０に記憶されているキャプチャーデータＣＰＤＴを受信する。
【0048】
なお、システム全体としての消費電力を低減させるために、ホストデバイス６は、処理を行わないときはスリープ状態に移行し、スリープ状態のときに割込み信号ＩＮＴを受けると、スリープ状態から復帰してタイムスタンプのデータを読み出す処理を行い、必要な処理を終了すると再びスリープ状態に移行する。
【0049】
レジスター群７０は、各種のレジスターを備えている。例えば、レジスター群７０は、イベント制御レジスター、フラグレジスター、コマンドトリガーレジスター等を含む。イベント制御レジスターは、例えば、イベントトリガー信号ＴＲＧを発生させる第１イベント信号ＥＶＩＮ１、第２イベント信号ＥＶＩＮ２及び第３イベント信号ＥＶＩＮ３の各エッジとして、立ち上がりエッジ、立ち下がりエッジ又は両エッジのいずれかを指定するための各２ビットのデータ等を保持する。フラグレジスターは、第１電源電圧低下信号ＶＤＤＬＯＷの立ち上がりエッジの発生によって１が設定される第１電源電圧低下フラグ、第２電源電圧低下信号ＶＢＡＴＬＯＷの立ち上がりエッジの発生によって１が設定される第２電源電圧低下フラグ、第３電源電圧低下信号ＶＴＭＰＬＯＷの立ち上がりエッジの発生によって１が設定される第３電源電圧低下フラグ、発振停止信号ＦＳＴの立ち上がりエッジの発生によって１が設定される発振停止フラグ等を保持する。コマンドトリガーレジスターは、イベント発生コマンドに応じてイベントコマンド検出信号ＷＲＣｏｍを発生させるためのレジスターである。
【0050】
インターフェース回路８０は、リアルタイムクロックモジュール１とホストデバイス６との間の通信のインターフェース回路である。インターフェース回路８０による通信では、ホストデバイス６がマスターであり、リアルタイムクロックモジュール１がスレーブである。すなわち、インターフェース回路８０は、ホストデバイス６に対してスレーブインターフェースとして機能する。本実施形態では、インターフェース回路８０は、Ｉ２Ｃバス対応のインターフェース回路であり、リアルタイムクロック回路３の端子Ｐ５を介して
入力されるシリアルクロック信号ＳＣＬと、リアルタイムクロック回路３の端子Ｐ６を介して入出力されるシリアルデータ信号ＳＤＡとに基づいて、ホストデバイス６と通信する。ただし、インターフェース回路８０は、ＳＰＩなどの他のシリアルバス対応のインターフェース回路であってもよいし、パラレルバス対応のインターフェース回路であってもよい。ＳＰＩは、Serial Peripheral Interfaceの略である。
入力されるシリアルクロック信号ＳＣＬと、リアルタイムクロック回路３の端子Ｐ６を介して入出力されるシリアルデータ信号ＳＤＡとに基づいて、ホストデバイス６と通信する。ただし、インターフェース回路８０は、ＳＰＩなどの他のシリアルバス対応のインターフェース回路であってもよいし、パラレルバス対応のインターフェース回路であってもよい。ＳＰＩは、Serial Peripheral Interfaceの略である。
【0051】
インターフェース回路８０は、ホストデバイス６から端子Ｐ５，Ｐ６を介してコマンドを受信し、受信したコマンドに応じた各種の処理を行う。
【0052】
具体的には、インターフェース回路８０は、ホストデバイス６から時刻設定を要求するコマンドを受信した場合、計時回路３０が生成する時刻データＴＭを、当該コマンドに含まれる時刻データに更新する。
【0053】
また、インターフェース回路８０は、ホストデバイス６から時刻読み出しを要求するコマンドを受信した場合、計時回路３０が生成する時刻データＴＭを取得し、ホストデバイス６に送信する。
【0054】
また、インターフェース回路８０は、ホストデバイス６からタイムスタンプのデータ読み出しを要求するコマンドを受信した場合、メモリー回路６０からキャプチャーデータＣＰＤＴを読み出し、ホストデバイス６に送信する。
【0055】
また、インターフェース回路８０は、ホストデバイス６からレジスター群７０に含まれる各種のレジスターに対するデータの書き込みや読み出しを要求するコマンドを受信した場合、対象のレジスターに対するデータの書き込みや読み出しを行う。例えば、インターフェース回路８０は、コマンドトリガーレジスターへの任意のデータの書き込みを要求するコマンドであるイベント発生コマンドを受信した場合、イベントコマンド検出信号ＷＲＣｏｍを発生させる。
【0056】
また、インターフェース回路８０は、ホストデバイス６から不揮発性メモリー５２に対するデータの書き込みや読み出しを要求するコマンドを受信した場合、不揮発性メモリー５２に対するデータの書き込みや読み出しを行う。例えば、リアルタイムクロックモジュール１の出荷前の検査工程において、ホストデバイス６として機能する検査装置が、不揮発性メモリー５２への命令セット５２１の書き込みを要求するコマンドを送信し、インターフェース回路８０は、当該コマンドを受信して不揮発性メモリー５２に命令セット５２１を書き込む。
【0057】
図４は、メモリー回路６０に記憶されるキャプチャーデータＣＰＤＴの一例を示す図である。図４の例では、キャプチャーデータＣＰＤＴは６４ビットのデータであり、例えば、メモリー回路６０のアドレス０ｘ０～０ｘ０７に記憶される。
【0058】
具体的には、メモリー回路６０のアドレス０ｘ０において、ビット７～２には時刻データＴＭに含まれる１０ビットのサブ秒データの下位６ビットのデータが記憶され、ビット１には第３イベント信号ＥＶＩＮ３の論理レベルに対応するデータが記憶され、ビット０には第２イベント信号ＥＶＩＮ２の論理レベルに対応するデータが記憶される。
【0059】
また、メモリー回路６０のアドレス０ｘ１において、ビット７～４には時刻データＴＭに含まれる７ビットの秒データの下位４ビットのデータが記憶され、ビット３～０には１０ビットのサブ秒データの上位４ビットのデータが記憶される。
【0060】
また、メモリー回路６０のアドレス０ｘ２において、ビット７～３には時刻データＴＭ
に含まれる５ビットの分データが記憶され、ビット２～０には７ビットの秒データの上位３ビットのデータが記憶される。
に含まれる５ビットの分データが記憶され、ビット２～０には７ビットの秒データの上位３ビットのデータが記憶される。
【0061】
また、メモリー回路６０のアドレス０ｘ３において、ビット７～２には時刻データＴＭに含まれる６ビットの時データが記憶され、ビット１～０には７ビットの分データの上位２ビットのデータが記憶される。
【0062】
また、メモリー回路６０のアドレス０ｘ４において、ビット７～６には時刻データＴＭに含まれる５ビットの月データの下位２ビットのデータが記憶され、ビット５～０には時刻データＴＭに含まれる６ビットの日データが記憶される。
【0063】
また、メモリー回路６０のアドレス０ｘ５において、ビット７～３には時刻データＴＭに含まれる８ビットの年データの下位５ビットのデータが記憶され、ビット２～０には５ビットの月データの上位３ビットのデータが記憶される。
【0064】
また、メモリー回路６０のアドレス０ｘ６において、ビット７には第２電源電圧低下信号ＶＢＡＴＬＯＷの論理レベルに対応するデータが記憶され、ビット６には第３電源電圧低下信号ＶＴＭＰＬＯＷの論理レベルに対応するデータが記憶され、ビット５には第１電源電圧低下信号ＶＤＤＬＯＷの論理レベルに対応するデータが記憶され、ビット４には発振停止信号ＦＳＴの論理レベルに対応するデータが記憶され、ビット３には第１イベント信号ＥＶＩＮ１の論理レベルに対応するデータが記憶され、ビット２～０には８ビットの年データの上位３ビットのデータが記憶される。
【0065】
また、メモリー回路６０のアドレス０ｘ７には、タイムスタンプ処理のトリガーとなった要因を示すデータが記憶される。具体的には、第３イベント信号ＥＶＩＮ３がトリガー要因であればビット７に１が記憶され、第２イベント信号ＥＶＩＮ２がトリガー要因であればビット６に１が記憶され、第１イベント信号ＥＶＩＮ１がトリガー要因であればビット５に１が記憶され、第２電源電圧低下信号ＶＢＡＴＬＯＷがトリガー要因であればビット４に１が記憶され、第３電源電圧低下信号ＶＴＭＰＬＯＷがトリガー要因であればビット３に１が記憶され、第１電源電圧低下信号ＶＤＤＬＯＷがトリガー要因であればビット２に１が記憶され、発振停止信号ＦＳＴがトリガー要因であればビット１に１が記憶され、イベントコマンド検出信号ＷＲＣｏｍがトリガー要因であればビット０に１が記憶される。
【0066】
なお、図４の例では、サブ秒データ、秒データ、分データ、時データ、日データ、月データ及び年データが対象時刻データであり、その他のすべてのデータが対象イベントデータである。
【0067】
図４の例では、タイムスタンプの対象となるキャプチャーデータＣＰＤＴは６４ビットのデータであり、選択回路５０がキャプチャーデータＣＰＤＴを一括してメモリー回路６０に書き込むためには、メモリー回路６０の１つのアドレスに６４ビットのデータを割り当てる必要があり、メモリー回路６０や選択回路５０のサイズが大きくなってしまう。そのため、本実施形態では、メモリー回路６０の１つのアドレスに８ビットのデータを割り当て、選択回路５０が８ビットのデータを取得してメモリー回路６０に書き込む処理を８回行うように構成することで、メモリー回路６０や選択回路５０のサイズを低減させているが、一方で選択回路５０がキャプチャーデータＣＰＤＴに必要なデータを取得するために少なくとも８サイクルが必要となる。したがって、仮に、選択回路５０が時刻データＴＭを取得している期間中に、時刻データＴＭが更新される時刻更新タイミングが到来すると、キャプチャーデータＣＰＤＴに含まれる対象時刻データは、一部が更新前のデータであるのに対して他の一部が更新後のデータになってしまい、メモリー回路６０に誤った対
象時刻データが記憶されてしまう可能性がある。
象時刻データが記憶されてしまう可能性がある。
【0068】
そこで、本実施形態では、選択回路５０は、イベントが発生した後、すなわちイベントトリガー信号ＴＲＧが発生した後、次の時刻更新タイミングが到来した後に対象時刻データを取得してメモリー回路６０に記憶させるタイムスタンプ処理を行う。図５は、選択回路５０によるタイムスタンプ処理の一例を示すタイミングチャート図である。図５において、キャプチャーデータＣＰＤＴは６４ビットのデータであるものとしている。
【0069】
図５の例では、時刻ｔ１における第１クロック信号ＣＫ１の立ち上がりエッジに同期してイベントトリガー信号ＴＲＧがローレベルからハイレベルに変化し、時刻ｔ２における第１クロック信号ＣＫ１の立ち上がりエッジに同期してイベントトリガー信号ＴＲＧがハイレベルからローレベルに変化している。すなわち、時刻ｔ１～ｔ２において、タイムスタンプ処理のトリガーとなるイベントトリガー信号ＴＲＧが発生している。
【0070】
時刻ｔ３における第１クロック信号ＣＫ１の立ち上がりエッジに同期して、サブ秒データＳＳＢがｎからｎ＋１に変化することにより時刻データＴＭが更新される。すなわち、時刻ｔ３が、イベントトリガー信号ＴＲＧが発生した後の次の時刻更新タイミングに相当する。
【0071】
時刻ｔ３において時刻更新タイミングが到来した後、まず、選択回路５０は、時刻ｔ４における第１クロック信号ＣＫ１の立ち上がりエッジに同期して、キャプチャーデータＣＰＤＴの１番目の８ビットデータＤ０をデータバッファー５１４に取得する。
【0072】
次に、選択回路５０は、時刻ｔ５における第１クロック信号ＣＫ１の立ち上がりエッジに同期して、書き込み信号ｗｒをハイレベルに設定し、メモリーアドレスｍａｄｄｒを０ｘ０に設定し、メモリーデータｍｄａｔａをデータバッファー５１４が保持する８ビットデータＤ０に設定する。書き込み信号ｗｒ、メモリーアドレスｍａｄｄｒ及びメモリーデータｍｄａｔａは、キャプチャー回路５１５からメモリー回路６０に供給される。また、選択回路５０は、時刻ｔ５における第１クロック信号ＣＫ１の立ち上がりエッジに同期して、キャプチャーデータＣＰＤＴの２番目の８ビットデータＤ１をデータバッファー５１４に取得する。
【0073】
次に、時刻ｔ６における第１クロック信号ＣＫ１の立ち上がりエッジに同期して、メモリー回路６０のアドレス０ｘ０に８ビットデータＤ０が書き込まれる。また、選択回路５０は、時刻ｔ６における第１クロック信号ＣＫ１の立ち上がりエッジに同期して、メモリーアドレスｍａｄｄｒを０ｘ１に設定し、メモリーデータｍｄａｔａをデータバッファー５１４が保持する８ビットデータＤ１に設定する。さらに、選択回路５０は、時刻ｔ６における第１クロック信号ＣＫ１の立ち上がりエッジに同期して、キャプチャーデータＣＰＤＴの３番目の８ビットデータＤ２をデータバッファー５１４に取得する。
【0074】
次に、時刻ｔ７における第１クロック信号ＣＫ１の立ち上がりエッジに同期して、メモリー回路６０のアドレス０ｘ１に８ビットデータＤ１が書き込まれる。また、選択回路５０は、時刻ｔ７における第１クロック信号ＣＫ１の立ち上がりエッジに同期して、メモリーアドレスｍａｄｄｒを０ｘ２に設定し、メモリーデータｍｄａｔａをデータバッファー５１４が保持する８ビットデータＤ２に設定する。さらに、選択回路５０は、時刻ｔ７における第１クロック信号ＣＫ１の立ち上がりエッジに同期して、キャプチャーデータＣＰＤＴの４番目の８ビットデータＤ３をデータバッファー５１４に取得する。
【0075】
次に、時刻ｔ８における第１クロック信号ＣＫ１の立ち上がりエッジに同期して、メモリー回路６０のアドレス０ｘ２に８ビットデータＤ２が書き込まれる。また、選択回路５
０は、時刻ｔ８における第１クロック信号ＣＫ１の立ち上がりエッジに同期して、メモリーアドレスｍａｄｄｒを０ｘ３に設定し、メモリーデータｍｄａｔａをデータバッファー５１４が保持する８ビットデータＤ３に設定する。さらに、選択回路５０は、時刻ｔ８における第１クロック信号ＣＫ１の立ち上がりエッジに同期して、キャプチャーデータＣＰＤＴの５番目の８ビットデータＤ４をデータバッファー５１４に取得する。
０は、時刻ｔ８における第１クロック信号ＣＫ１の立ち上がりエッジに同期して、メモリーアドレスｍａｄｄｒを０ｘ３に設定し、メモリーデータｍｄａｔａをデータバッファー５１４が保持する８ビットデータＤ３に設定する。さらに、選択回路５０は、時刻ｔ８における第１クロック信号ＣＫ１の立ち上がりエッジに同期して、キャプチャーデータＣＰＤＴの５番目の８ビットデータＤ４をデータバッファー５１４に取得する。
【0076】
次に、時刻ｔ９における第１クロック信号ＣＫ１の立ち上がりエッジに同期して、メモリー回路６０のアドレス０ｘ３に８ビットデータＤ３が書き込まれる。また、選択回路５０は、時刻ｔ９における第１クロック信号ＣＫ１の立ち上がりエッジに同期して、メモリーアドレスｍａｄｄｒを０ｘ４に設定し、メモリーデータｍｄａｔａをデータバッファー５１４が保持する８ビットデータＤ４に設定する。さらに、選択回路５０は、時刻ｔ９における第１クロック信号ＣＫ１の立ち上がりエッジに同期して、キャプチャーデータＣＰＤＴの６番目の８ビットデータＤ５をデータバッファー５１４に取得する。
【0077】
次に、時刻ｔ１０における第１クロック信号ＣＫ１の立ち上がりエッジに同期して、メモリー回路６０のアドレス０ｘ４に８ビットデータＤ４が書き込まれる。また、選択回路５０は、時刻ｔ１０における第１クロック信号ＣＫ１の立ち上がりエッジに同期して、メモリーアドレスｍａｄｄｒを０ｘ５に設定し、メモリーデータｍｄａｔａをデータバッファー５１４が保持する８ビットデータＤ５に設定する。さらに、選択回路５０は、時刻ｔ１０における第１クロック信号ＣＫ１の立ち上がりエッジに同期して、キャプチャーデータＣＰＤＴの７番目の８ビットデータＤ６をデータバッファー５１４に取得する。
【0078】
次に、時刻ｔ１１における第１クロック信号ＣＫ１の立ち上がりエッジに同期して、メモリー回路６０のアドレス０ｘ５に８ビットデータＤ５が書き込まれる。また、選択回路５０は、時刻ｔ１１における第１クロック信号ＣＫ１の立ち上がりエッジに同期して、メモリーアドレスｍａｄｄｒを０ｘ６に設定し、メモリーデータｍｄａｔａをデータバッファー５１４が保持する８ビットデータＤ６に設定する。さらに、選択回路５０は、時刻ｔ１１における第１クロック信号ＣＫ１の立ち上がりエッジに同期して、キャプチャーデータＣＰＤＴの８番目の８ビットデータＤ７をデータバッファー５１４に取得する。
【0079】
次に、時刻ｔ１２における第１クロック信号ＣＫ１の立ち上がりエッジに同期して、メモリー回路６０のアドレス０ｘ６に８ビットデータＤ６が書き込まれる。また、選択回路５０は、時刻ｔ１２における第１クロック信号ＣＫ１の立ち上がりエッジに同期して、メモリーアドレスｍａｄｄｒを０ｘ７に設定し、メモリーデータｍｄａｔａをデータバッファー５１４が保持する８ビットデータＤ７に設定する。
【0080】
次に、時刻ｔ１３における第１クロック信号ＣＫ１の立ち上がりエッジに同期して、メモリー回路６０のアドレス０ｘ７に８ビットデータＤ７が書き込まれる。また、選択回路５０は、時刻ｔ１３における第１クロック信号ＣＫ１の立ち上がりエッジに同期して、書き込み信号ｗｒをローレベルに設定する。
【0081】
その後、時刻ｔ１４における第１クロック信号ＣＫ１の立ち上がりエッジに同期して、サブ秒データＳＳＢがｎ＋１からｎ＋２に変化することにより時刻データＴＭが更新される。すなわち、時刻ｔ４において、さらに次の時刻更新タイミングが到来する。
【0082】
このように、図５の例では、選択回路５０は、時刻ｔ１～ｔ２においてイベントトリガー信号ＴＲＧが発生した後、時刻ｔ３において次の時刻更新タイミングが到来してから時刻ｔ１４においてさらに次の時刻更新タイミングが到来するまでの間に、キャプチャーデータＣＰＤＴを構成する各８ビットデータを取得してメモリー回路６０に書き込む。したがって、選択回路５０がキャプチャーデータＣＰＤＴに含まれる対象時刻データを取得し
ている期間中に時刻更新タイミングが到来しないので、選択回路５０は、対象イベントデータを正しい対象時刻データと対応づけてメモリー回路６０に記憶させることができる。なお、対象イベントデータは時刻の変化に影響されないため、選択回路５０が対象イベントデータを取得している期間については時刻更新タイミングが到来することは許容される。
ている期間中に時刻更新タイミングが到来しないので、選択回路５０は、対象イベントデータを正しい対象時刻データと対応づけてメモリー回路６０に記憶させることができる。なお、対象イベントデータは時刻の変化に影響されないため、選択回路５０が対象イベントデータを取得している期間については時刻更新タイミングが到来することは許容される。
【0083】
以上に説明したように、第１実施形態のリアルタイムクロックモジュール１では、選択回路５０は、イベントの発生に応じて、複数種類のイベントデータの少なくとも１つを、記憶対象となる対象イベントデータとして選択するとともに、時刻データＴＭの少なくとも一部の時刻桁に対応するデータを、記憶対象となる対象時刻データとして選択し、対象時刻データ及び対象イベントデータを含むキャプチャーデータＣＰＤＴをメモリー回路６０に記憶させる。具体的には、選択回路５０において、プロセッサー５１が不揮発性メモリー５２に記憶されている命令セット５２１に基づいて対象時刻データ及び対象イベントデータを選択する。したがって、第１実施形態のリアルタイムクロックモジュール１によれば、タイムスタンプにおいてアプリケーション毎に不要なイベントデータをメモリー回路６０に記憶させないようにすることができる。さらに、リアルタイムクロックモジュール１がメモリー回路６０にキャプチャーデータＣＰＤＴを書き込むため、リアルタイムクロックモジュール１よりも消費電力の大きいホストデバイス６がスリープする期間を長くすることができるので、システム全体としての消費電力を低減させることができる。
【0084】
また、第１実施形態のリアルタイムクロックモジュール１では、選択回路５０は、イベントが発生した後、次の時刻更新タイミングが到来した後に対象時刻データを取得してメモリー回路６０に記憶させる。したがって、第１実施形態のリアルタイムクロックモジュール１によれば、イベントの発生に応じて、選択回路５０が対象時刻データを取得している期間中に時刻更新タイミングが到来しないので、誤った対象時刻データがメモリー回路６０に記憶されるおそれが低減される。
【0085】
また、第１実施形態のリアルタイムクロックモジュール１によれば、選択回路５０は、イベントの発生に応じて、対象イベントデータとして、電源電圧監視データである第１電源電圧低下信号ＶＤＤＬＯＷ、第２電源電圧低下信号ＶＢＡＴＬＯＷ又は第３電源電圧低下信号ＶＴＭＰＬＯＷを選択してメモリー回路６０に記憶させることができる。
【0086】
また、第１実施形態のリアルタイムクロックモジュール１によれば、選択回路５０は、イベントの発生に応じて、対象イベントデータとして、イベントを発生させる外部入力信号に対応するデータである第１イベント信号ＥＶＩＮ１、第２イベント信号ＥＶＩＮ２、第３イベント信号ＥＶＩＮ３又はイベントコマンド検出信号ＷＲＣｏｍを選択してメモリー回路６０に記憶させることができる。
【0087】
２．第２実施形態
第２実施形態のリアルタイムクロックモジュール１について、第１実施形態と同様の構成要素には同じ符号を付し、第１実施形態と重複する説明は省略または簡略し、主に第１実施形態と異なる内容について説明する。
第２実施形態のリアルタイムクロックモジュール１について、第１実施形態と同様の構成要素には同じ符号を付し、第１実施形態と重複する説明は省略または簡略し、主に第１実施形態と異なる内容について説明する。
【0088】
図６は、第２実施形態のリアルタイムクロックモジュール１を含むシステムの構成例を示す図である。
【0089】
図６に示すように、第２実施形態のリアルタイムクロックモジュール１は、メイン電源４、バックアップ電源５、ホストデバイス６及びＭ個のセンサーデバイス７－１～７－Ｍと接続される。Ｍは１以上の整数である。
【0090】
第１実施形態と同様、リアルタイムクロックモジュール１は、メイン電源４から電源電圧ＶＤＤが供給され、バックアップ電源５から電源電圧ＶＢＡＴが供給される。リアルタイムクロックモジュール１は、メイン電源４から電源電圧ＶＤＤが供給されているときは電源電圧ＶＤＤで動作し、メイン電源４からの電源電圧ＶＤＤの供給が遮断されると電源電圧ＶＢＡＴで動作する。したがって、リアルタイムクロックモジュール１は、メイン電源４からの電源電圧ＶＤＤの供給が遮断されている間も計時動作を継続することができる。
【0091】
第１実施形態と同様、ホストデバイス６は、メイン電源４から電源電圧ＶＤＤが供給されて動作し、ホストデバイス６とリアルタイムクロックモジュール１とは、ホストデバイス６がマスター、リアルタイムクロックモジュール１がスレーブとして、Ｉ２Ｃバスを介して通信する。
【0092】
センサーデバイス７－１～７－Ｍは、例えば、温度センサー、位置情報センサー、慣性センサー等である。リアルタイムクロックモジュール１とセンサーデバイス７－１～７－Ｍは、リアルタイムクロックモジュール１がマスター、センサーデバイス７－１～７－Ｍがスレーブとして、Ｉ２Ｃバスを介して通信する。
【0093】
図７は、第２実施形態のリアルタイムクロックモジュール１の機能ブロック図である。図７に示すように、第２実施形態のリアルタイムクロックモジュール１は、センサーデバイス７－１～７－Ｍが接続され、リアルタイムクロック回路３がセンサーインターフェース回路１５０を備える点が第１実施形態のリアルタイムクロックモジュール１と異なる。
【0094】
センサーインターフェース回路１５０には、電源電圧ＶＬＯＧＩＣが供給される。センサーインターフェース回路１５０は、リアルタイムクロックモジュール１と、リアルタイムクロックモジュール１の外部のＭ個のセンサーデバイス７－１～７－Ｍとの間の通信のインターフェース回路である。Ｍは１以上の整数である。センサーインターフェース回路１５０による通信では、リアルタイムクロックモジュール１がマスター、具体的にはプロセッサー５１がマスターであり、センサーデバイス７－１～７－Ｍがスレーブである。すなわち、センサーインターフェース回路１５０は、センサーデバイス７－１～７－Ｍに対してマスターインターフェースとして機能する。本実施形態では、センサーインターフェース回路１５０は、Ｉ２Ｃバス対応のインターフェース回路であり、リアルタイムクロック回路３の端子Ｐ１１を介して出力されるシリアルクロック信号ＳＣＬ２と、リアルタイムクロック回路３の端子Ｐ１２を介して入出力されるシリアルデータ信号ＳＤＡ２とに基づいて、センサーデバイス７－１～７－Ｍと通信する。ただし、センサーインターフェース回路１５０は、ＳＰＩなどの他のシリアルバス対応のインターフェース回路であってもよいし、パラレルバス対応のインターフェース回路であってもよい。
【0095】
センサーインターフェース回路１５０は、プロセッサー５１の指示に応じたコマンドを端子Ｐ１１，Ｐ１２を介してセンサーデバイス７－１～７－Ｍに送信し、センサーデバイス７－１～７－Ｍは、当該コマンドを受信して当該コマンドに応じた各種の処理を行う。
【0096】
特に、本実施形態では、センサーインターフェース回路１５０は、プロセッサー５１の指示に応じて、センサーデバイス７－ｉに対して検出したデータの送信を要求するコマンドを送信し、センサーデバイス７－ｉは当該コマンドを受信し、検出したデータをセンサーインターフェース回路１５０に送信する。センサーインターフェース回路１５０は、センサーデバイス７－ｉが検出したデータを受信し、受信した当該データをプロセッサー５１に送信する。ｉは、１以上Ｍ以下のいずれかの整数である。
【0097】
第２実施形態でも、第１実施形態と同様、選択回路５０は、イベントの発生に応じて、
すなわちイベントトリガー信号ＴＲＧに応じて、複数種類のイベントデータの少なくとも１つを、記憶対象となる対象イベントデータとして選択するとともに、計時回路３０が生成した時刻データＴＭの少なくとも一部の時刻桁に対応するデータを、記憶対象となる対象時刻データとして選択する。
すなわちイベントトリガー信号ＴＲＧに応じて、複数種類のイベントデータの少なくとも１つを、記憶対象となる対象イベントデータとして選択するとともに、計時回路３０が生成した時刻データＴＭの少なくとも一部の時刻桁に対応するデータを、記憶対象となる対象時刻データとして選択する。
【0098】
第１実施形態と同様、複数種類のイベントデータは、第１電源電圧低下信号ＶＤＤＬＯＷ、第２電源電圧低下信号ＶＢＡＴＬＯＷ、第３電源電圧低下信号ＶＴＭＰＬＯＷ、発振停止信号ＦＳＴ、第１イベント信号ＥＶＩＮ１、第２イベント信号ＥＶＩＮ２、第３イベント信号ＥＶＩＮ３及びイベントコマンド検出信号ＷＲＣｏｍを含んでもよい。
【0099】
さらに、第２実施形態では、複数種類のイベントデータは、センサーデバイス７－１～７－Ｍが検出したデータに基づくセンサーデータをさらに含む。例えば、センサーデバイス７－１～７－Ｍのいずれかが温度センサーであり、センサーデータは、温度データを含んでもよい。この場合、発振回路１０に含まれる温度補償回路は、温度センサー９０から出力される温度信号ＶＴＭＰに代えて、センサーデバイス７－１～７－Ｍのいずれかである温度センサーが検出したデータを用いてもよい。また、例えば、センサーデバイス７－１～７－Ｍのいずれかが位置情報センサーであり、センサーデータは、位置データを含んでもよい。位置情報センサーは、例えば、ＧＰＳセンサーであってもよい。ＧＰＳは、Global Positioning SystemあるいはGlobal Positioning Satelliteの略である。また、例えば、センサーデバイス７－１～７－Ｍのいずれかが慣性センサーであり、センサーデータは、慣性データを含んでもよい。例えば、慣性センサーが加速度センサーであって、慣性データが加速度データであってもよい。また、例えば、慣性センサーが角速度センサーであって、慣性データが角速度データであってもよい。また、例えば、慣性センサーがＩＭＵであり、慣性データが加速度データ及び角速度データを含むデータであってもよい。ＩＭＵは、Inertial Measurement Unitの略である。
【0100】
そして、選択回路５０は、対象時刻データ及び対象イベントデータを含むキャプチャーデータＣＰＤＴをメモリー回路６０に記憶させる。すなわち、選択回路５０は、イベントトリガー信号ＴＲＧに応じて、対象時刻データと対象イベントデータとを対応づけてメモリー回路６０に記憶させるタイムスタンプ処理を行う。
【0101】
図８は、第２実施形態においてメモリー回路６０に記憶されるキャプチャーデータＣＰＤＴの一例を示す図である。図８の例では、キャプチャーデータＣＰＤＴは６４ビットのデータであり、例えば、メモリー回路６０のアドレス０ｘ０～０ｘ０７に記憶される。
【0102】
具体的には、メモリー回路６０のアドレス０ｘ０において、ビット７には０が記憶され、ビット６～０には時刻データＴＭに含まれる７ビットの秒データが記憶される。
【0103】
また、メモリー回路６０のアドレス０ｘ１において、ビット７には０が記憶され、ビット６～０には時刻データＴＭに含まれる７ビットの分データが記憶される。
【0104】
また、メモリー回路６０のアドレス０ｘ２において、ビット７，６には０が記憶され、ビット５～０には時刻データＴＭに含まれる６ビットの時データが記憶される。
【0105】
また、メモリー回路６０のアドレス０ｘ３において、ビット７，６には０が記憶され、ビット５～０には時刻データＴＭに含まれる６ビットの日データが記憶される。
【0106】
また、メモリー回路６０のアドレス０ｘ４において、ビット７には第３イベント信号ＥＶＩＮ３の論理レベルに対応するデータが記憶され、ビット６には第２イベント信号ＥＶＩＮ２の論理レベルに対応するデータが記憶され、ビット５には第１イベント信号ＥＶＩ
Ｎ１の論理レベルに対応するデータが記憶され、ビット４～０には時刻データＴＭに含まれる５ビットの月データが記憶される。
Ｎ１の論理レベルに対応するデータが記憶され、ビット４～０には時刻データＴＭに含まれる５ビットの月データが記憶される。
【0107】
また、メモリー回路６０のアドレス０ｘ５において、ビット７～３には時刻データＴＭに含まれる８ビットの年データが記憶される。
【0108】
また、メモリー回路６０のアドレス０ｘ６において、ビット７～０にはセンサーデータの上位８ビットのデータが記憶される。
【0109】
また、メモリー回路６０のアドレス０ｘ７において、ビット７～０にはセンサーデータの下位８ビットのデータが記憶される。
【0110】
なお、図８の例では、秒データ、分データ、時データ、日データ、月データ及び年データが対象時刻データであり、その他のすべてのデータが対象イベントデータである。
【0111】
図８の例では、タイムスタンプの対象となるキャプチャーデータＣＰＤＴは６４ビットのデータであり、メモリー回路６０の１つのアドレスに８ビットのデータを割り当て、選択回路５０が８ビットのデータを取得してメモリー回路６０に書き込む処理を８回行う。したがって、仮に、選択回路５０が時刻データＴＭを取得している期間中に、時刻データＴＭが更新される時刻更新タイミングが到来すると、キャプチャーデータＣＰＤＴに含まれる対象時刻データは、一部が更新前のデータであるのに対して他の一部が更新後のデータになってしまい、メモリー回路６０に誤った対象時刻データが記憶されてしまう可能性がある。
【0112】
そこで、第２実施形態でも、第１実施形態と同様、選択回路５０は、イベントが発生した後、すなわちイベントトリガー信号ＴＲＧが発生した後、次の時刻更新タイミングが到来した後に対象時刻データを取得してメモリー回路６０に記憶させるタイムスタンプ処理を行う。選択回路５０によるタイムスタンプ処理の一例を示すタイミングチャートは図５と同様であってもよいので、その図示及び説明を省略する。
【0113】
以上に説明した第２実施形態のリアルタイムクロックモジュール１によれば、第１実施形態のリアルタイムクロックモジュール１と同様の効果を奏することができる。
【0114】
さらに、第２実施形態のリアルタイムクロックモジュール１によれば、選択回路５０は、イベントの発生に応じて、対象イベントデータとして、センサーデータである温度データ、位置データ、慣性データ等を選択してメモリー回路６０に記憶させることができる。
【0115】
３．変形例
本発明は本実施形態に限定されず、本発明の要旨の範囲内で種々の変形実施が可能である。
本発明は本実施形態に限定されず、本発明の要旨の範囲内で種々の変形実施が可能である。
【0116】
例えば、上記の各実施形態では、選択回路５０が選択する対象時刻データ及び対象イベントデータは、イベントトリガー信号ＴＲＧの発生要因によらず同じであったが、イベントトリガー信号ＴＲＧの発生要因毎に異なってもよい。
【0117】
また、例えば、上記の各実施形態では、選択回路５０においてプロセッサー５１が命令セット５２１に基づくソフトウェア処理を行うことで対象時刻データ及び対象イベントデータを任意に選択可能であったが、選択回路５０は、不揮発性メモリー５２又はレジスター群７０に含まれる所定のレジスターに任意に設定された選択用データに基づいて対象時刻データ及び対象イベントデータを選択するハードウェアとして構成されてもよい。
【0118】
また、例えば、上記の各実施形態では、命令セット５２１は、対象時刻データ及び対象イベントデータを指定しているが、対象時刻データを指定せずに対象イベントデータを指定してもよい。すなわち、選択回路５０が選択する対象時刻データは、種類が固定されていて命令セット５２１によって選択不可能であり、対象イベントデータは命令セット５２１によって任意に選択可能であってもよい。
【0119】
上述した実施形態および変形例は一例であって、これらに限定されるわけではない。例えば、各実施形態および各変形例を適宜組み合わせることも可能である。
【0120】
本発明は、実施の形態で説明した構成と実質的に同一の構成（例えば、機能、方法及び結果が同一の構成、あるいは目的及び効果が同一の構成）を含む。また、本発明は、実施の形態で説明した構成の本質的でない部分を置き換えた構成を含む。また、本発明は、実施の形態で説明した構成と同一の作用効果を奏する構成又は同一の目的を達成することができる構成を含む。また、本発明は、実施の形態で説明した構成に公知技術を付加した構成を含む。
【0121】
上述した実施形態および変形例から以下の内容が導き出される。
【0122】
リアルタイムクロックモジュールの一態様は、
計時を行って時刻データを生成する計時回路と、
イベントの発生に応じて、複数種類のイベントデータの少なくとも１つを、記憶対象となる対象イベントデータとして選択するとともに、前記時刻データの少なくとも一部の時刻桁に対応するデータを、記憶対象となる対象時刻データとして選択する選択回路と、
前記対象時刻データ及び前記対象イベントデータを記憶するメモリー回路と、を備える。
計時を行って時刻データを生成する計時回路と、
イベントの発生に応じて、複数種類のイベントデータの少なくとも１つを、記憶対象となる対象イベントデータとして選択するとともに、前記時刻データの少なくとも一部の時刻桁に対応するデータを、記憶対象となる対象時刻データとして選択する選択回路と、
前記対象時刻データ及び前記対象イベントデータを記憶するメモリー回路と、を備える。
【0123】
このリアルタイムクロックモジュールによれば、イベントの発生に応じて、対象時刻データとともに複数種類のイベントデータから選択した対象イベントデータをメモリー回路に記憶するので、タイムスタンプにおいてアプリケーション毎に不要なイベントデータを記憶させないようにすることができる。
【0124】
前記リアルタイムクロックモジュールの一態様において、
前記選択回路は、
前記対象イベントデータを指定する命令セットを記憶する不揮発性メモリーと、
前記命令セットに基づいて前記対象イベントデータを選択するプロセッサーと、を含んでもよい。
前記選択回路は、
前記対象イベントデータを指定する命令セットを記憶する不揮発性メモリーと、
前記命令セットに基づいて前記対象イベントデータを選択するプロセッサーと、を含んでもよい。
【0125】
このリアルタイムクロックモジュールによれば、プロセッサーが命令セットに基づいて対象イベントデータを選択することにより、タイムスタンプにおいてアプリケーション毎に不要なイベントデータをメモリー回路に記憶させないようにすることができる。
【0126】
前記リアルタイムクロックモジュールの一態様において、
前記選択回路は、前記イベントが発生した後、次の時刻更新タイミングが到来した後に前記対象時刻データを取得して前記メモリー回路に記憶させてもよい。
前記選択回路は、前記イベントが発生した後、次の時刻更新タイミングが到来した後に前記対象時刻データを取得して前記メモリー回路に記憶させてもよい。
【0127】
このリアルタイムクロックモジュールによれば、イベントの発生に応じて、選択回路が対象時刻データを取得している期間中に時刻更新タイミングが到来しないので、誤った対象時刻データがメモリー回路に記憶されるおそれが低減される。
【0128】
前記リアルタイムクロックモジュールの一態様は、
電源電圧を監視し、電源電圧監視データを生成する電源電圧監視回路を備え、
前記複数種類のイベントデータは前記電源電圧監視データを含んでもよい。
電源電圧を監視し、電源電圧監視データを生成する電源電圧監視回路を備え、
前記複数種類のイベントデータは前記電源電圧監視データを含んでもよい。
【0129】
このリアルタイムクロックモジュールによれば、イベントの発生に応じて、対象イベントデータとして電源電圧監視データを選択してメモリー回路に記憶させることができる。
【0130】
前記リアルタイムクロックモジュールの一態様において、
前記イベントは、前記リアルタイムクロックモジュールの外部から入力される外部入力信号によって発生し、
前記複数種類のイベントデータは、前記外部入力信号に対応するデータを含んでもよい。
前記イベントは、前記リアルタイムクロックモジュールの外部から入力される外部入力信号によって発生し、
前記複数種類のイベントデータは、前記外部入力信号に対応するデータを含んでもよい。
【0131】
このリアルタイムクロックモジュールによれば、イベントの発生に応じて、対象イベントデータとして、イベントを発生させる外部入力信号に対応するデータを選択してメモリー回路に記憶させることができる。
【0132】
前記リアルタイムクロックモジュールの一態様において、
前記複数種類のイベントデータは、外部のセンサーデバイスが検出したデータに基づくセンサーデータを含んでもよい。
前記複数種類のイベントデータは、外部のセンサーデバイスが検出したデータに基づくセンサーデータを含んでもよい。
【0133】
このリアルタイムクロックモジュールによれば、イベントの発生に応じて、対象イベントデータとしてセンサーデータを選択してメモリー回路に記憶させることができる。
【0134】
前記リアルタイムクロックモジュールの一態様において、
前記センサーデバイスは、温度センサーであり、
前記センサーデータは、温度データを含んでもよい。
前記センサーデバイスは、温度センサーであり、
前記センサーデータは、温度データを含んでもよい。
【0135】
このリアルタイムクロックモジュールによれば、イベントの発生に応じて、対象イベントデータとして温度データを含むセンサーデータを選択してメモリー回路に記憶させることができる。
【0136】
前記リアルタイムクロックモジュールの一態様において、
前記センサーデバイスは、位置情報センサーであり、
前記センサーデータは、位置データを含んでもよい。
前記センサーデバイスは、位置情報センサーであり、
前記センサーデータは、位置データを含んでもよい。
【0137】
このリアルタイムクロックモジュールによれば、イベントの発生に応じて、対象イベントデータとして位置データを含むセンサーデータを選択してメモリー回路に記憶させることができる。
【0138】
前記リアルタイムクロックモジュールの一態様において、
前記センサーデバイスは、慣性センサーであり、
前記センサーデータは、慣性データを含んでもよい。
前記センサーデバイスは、慣性センサーであり、
前記センサーデータは、慣性データを含んでもよい。
【0139】
このリアルタイムクロックモジュールによれば、イベントの発生に応じて、対象イベントデータとして慣性データを含むセンサーデータを選択してメモリー回路に記憶させることができる。
【0140】
前記リアルタイムクロックモジュールの一態様は、
振動子と、
前記振動子を発振させてクロック信号を生成する発振回路と、を備え、
前記計時回路は前記クロック信号に基づいて前記計時を行ってもよい。
振動子と、
前記振動子を発振させてクロック信号を生成する発振回路と、を備え、
前記計時回路は前記クロック信号に基づいて前記計時を行ってもよい。
【0141】
このリアルタイムクロックモジュールによれば、振動子を発振させて得られた高精度なクロック信号に基づいて計時を行うことができる。
【符号の説明】
【0142】
１…リアルタイムクロックモジュール、２…振動子、３…リアルタイムクロック回路、４…メイン電源、５…バックアップ電源、６…ホストデバイス、７－１～７－Ｍ…センサーデバイス、１０…発振回路、２０…分周回路、３０…計時回路、４０…イベントトリガー回路、５０…選択回路、５１…プロセッサー、５２…不揮発性メモリー、６０…メモリー回路、７０…レジスター群、８０…インターフェース回路、９０…温度センサー、１００…発振監視回路、１１０…電源電圧監視回路、１２０…電源電圧選択回路、１３０…電源回路、１４０…割込発生回路、１５０…センサーインターフェース回路、５１１…フェッチ回路、５１２…デコード回路、５１３…論理演算回路、５１４…データバッファー、５１５…キャプチャー回路、５２１…命令セット
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】