特開 2023-161884 メモリシステム

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2023161884

(43)【公開日】2023-11-08

(54)【発明の名称】メモリシステム

(51)【国際特許分類】

   G06F 13/38 20060101AFI20231031BHJP

   G06F 13/42 20060101ALI20231031BHJP

   G06F 12/00 20060101ALI20231031BHJP

【ＦＩ】

G06F13/38 310D

G06F13/42 310

G06F13/38 350

G06F12/00 560B

G06F12/00 597U

【審査請求】未請求

【請求項の数】10

【出願形態】ＯＬ

(21)【出願番号】P 2022072506

(22)【出願日】2022-04-26

(71)【出願人】

【識別番号】318010018

【氏名又は名称】キオクシア株式会社

(74)【代理人】

【識別番号】110001737

【氏名又は名称】弁理士法人スズエ国際特許事務所

(72)【発明者】

【氏名】原村 颯

【テーマコード（参考）】

5B160

【Ｆターム（参考）】

5B160CB01

(57)【要約】

【課題】 不揮発性メモリに対するアクセス性能を向上できるメモリシステムを実現する。
【解決手段】 実施形態によれば、メモリシステムは、バッファ、不揮発性メモリ、およびコントローラを具備する。バッファは、ホストに送信されるべきパケットを第１上限数まで記憶可能である。コントローラは、不揮発性メモリに対するアクセスに関連するパケットを生成し、生成されたパケットをバッファに格納する。コントローラは、パケットを、バッファに記憶されていることが許可される数が第１上限数に制限される第１タイプのパケットと、バッファに記憶されていることが許可される数が第１上限数より小さい第２上限数に制限される第２タイプのパケットと、に分類し、バッファに記憶されている第２タイプのパケットの数を示す第２滞留パケット数が第２上限数以上であるならば、第２タイプの第２パケットを生成しないか、生成された第２パケットをバッファに格納しない。
【選択図】 図１３

【特許請求の範囲】

【請求項1】

ホストに接続可能なメモリシステムであって、
前記ホストに送信されるべきパケットを第１上限数まで記憶可能であるバッファと、
不揮発性メモリと、
前記不揮発性メモリに対するアクセスに関連するパケットを生成し、前記生成されたパケットを前記バッファに格納し、前記バッファに１つ以上の前記パケットが記憶されている場合、前記１つ以上のパケットを前記バッファに記憶された順に前記ホストに送信するコントローラと、
を具備し、
前記コントローラは、
前記パケットを、前記バッファに記憶されていることが許可される数が前記第１上限数に制限される第１タイプのパケットと、前記バッファに記憶されていることが許可される数が前記第１上限数より小さい第２上限数に制限される第２タイプのパケットと、に分類し、
前記第１タイプのパケットが生成されるべき場合、
前記バッファに記憶されている前記パケットの数を示す第１滞留パケット数が、前記第１上限数未満であるならば、前記第１タイプの第１パケットを生成し、生成された前記第１パケットを前記バッファに格納し、
前記第１滞留パケット数が前記第１上限数以上であるならば、前記第１パケットを生成しないか、あるいは前記生成された第１パケットを前記バッファに格納せず、
前記第２タイプのパケットが生成されるべき場合、
前記バッファに記憶されている前記第２タイプのパケットの数を示す第２滞留パケット数が、前記第２上限数未満であるならば、前記第２タイプの第２パケットを生成し、生成された前記第２パケットを前記バッファに格納し、
前記第２滞留パケット数が前記第２上限数以上であるならば、前記第２パケットを生成しないか、あるいは前記生成された第２パケットを前記バッファに格納しない、
メモリシステム。

【請求項2】

前記第１タイプは、コマンドを前記ホストのメモリから読み出すための第１メモリリード要求タイプと、応答を前記ホストの前記メモリに書き込むための第１メモリライト要求タイプと、のいずれかであり、
前記第２タイプは、前記不揮発性メモリから読み出されたデータを前記ホストの前記メモリに書き込むための第２メモリライト要求タイプと、前記不揮発性メモリに書き込まれるべきデータを前記ホストの前記メモリから読み出すための第２メモリリード要求タイプと、のいずれかである、
請求項１に記載のメモリシステム。

【請求項3】

前記コントローラは、
前記第１滞留パケット数が前記第２上限数以上であり、且つ、前記第２滞留パケット数が前記第２上限数未満であるならば、前記第２パケットを生成し、生成された前記第２パケットを前記バッファに格納する、
請求項１に記載のメモリシステム。

【請求項4】

前記第１滞留パケット数は、前記バッファに記憶されている前記第１タイプのパケットの数と前記第２タイプのパケットの数の合計である、
請求項１に記載のメモリシステム。

【請求項5】

前記コントローラは、さらに、
前記第２タイプのパケットが前記バッファに格納されたことに応じ、前記第２滞留パケット数に１を加算し、
前記第２タイプのパケットが前記バッファから消去されたことに応じ、前記第２滞留パケット数から１を減算する、
請求項１に記載のメモリシステム。

【請求項6】

前記第２上限数は、前記パケットが前記バッファを通過する速度を表すデータレートに基づいて決定される、
請求項１に記載のメモリシステム。

【請求項7】

前記コントローラは前記バッファを含む、
請求項１に記載のメモリシステム。

【請求項8】

前記第１上限数に対応する前記パケットのサイズの合計は、前記バッファの記憶容量よりも小さい、
請求項１に記載のメモリシステム。

【請求項9】

前記不揮発性メモリはＮＡＮＤ型フラッシュメモリである、
請求項１に記載のメモリシステム。

【請求項10】

ＰＣＩ Ｅｘｐｒｅｓｓ規格に準拠したシリアルインタフェースを介して前記ホストに接続可能である、
請求項１乃至請求項９のいずれか一項に記載のメモリシステム。

【発明の詳細な説明】

【技術分野】

【0001】

本発明の実施形態は、不揮発性メモリを制御する技術に関する。

【背景技術】

【0002】

ホストとメモリシステムとを接続するためのインタフェース規格の１つとして、ＰＣＩ Ｅｘｐｒｅｓｓ（ＰＣＩｅ）（登録商標）規格が知られている。ＰＣＩｅ規格に準拠したインタフェースにより、ホストとメモリシステムとはリンクと称される伝送経路を介して接続される。リンク上では、パケットを用いてデータが伝送される。パケットを用いて伝送されるデータは、例えば、ホストからメモリシステムへのコマンド、メモリシステムからホストへの応答、またはユーザデータを含む。

【0003】

メモリシステムからホストに送信されるべきパケットは、メモリシステムのバッファに格納される。バッファに複数のパケットが記憶されている場合、それら複数のパケットは、バッファに格納された順に、ホストに送信される。つまり、あるパケットは、そのパケットが格納された際にバッファに既に記憶されているパケット全てがホストに送信された後に、送信される。そのため、バッファに既に記憶されているパケットの送信に要する時間は、後に格納されたパケットをホストに送信する際のオーバーヘッドになる。

【0004】

ホストは、メモリシステムから送信されるある種のパケットに対して、メモリシステムに応答を送信する。そのようなパケットがメモリシステムから送信される際のオーバーヘッドが大きいほど、パケットに対する応答をメモリシステムが取得するまでの時間は遅延する。その場合、メモリシステムでは、例えば、単位期間においてホストから取得されるコマンドの数が減少する可能性がある。不揮発性メモリに対するアクセスを要求するコマンドが、単位期間においてホストから取得される数が減少したならば、不揮発性メモリに対するアクセス性能が低下し得る。

【先行技術文献】

【特許文献】

【0005】

【特許文献1】米国特許出願公開第２０１９／０２２９９０１号明細書

【特許文献2】米国特許出願公開第２０１７／００９１１０８号明細書

【特許文献3】米国特許出願公開第２０２１／０１０９６８１号明細書

【発明の概要】

【発明が解決しようとする課題】

【0006】

本発明の一実施形態は、不揮発性メモリに対するアクセス性能を向上できるメモリシステムを提供する。

【課題を解決するための手段】

【0007】

実施形態によれば、メモリシステムは、ホストに接続可能である。メモリシステムは、バッファ、不揮発性メモリ、およびコントローラを具備する。バッファは、ホストに送信されるべきパケットを第１上限数まで記憶可能である。コントローラは、不揮発性メモリに対するアクセスに関連するパケットを生成し、生成されたパケットをバッファに格納し、バッファに１つ以上のパケットが記憶されている場合、１つ以上のパケットをバッファに記憶された順にホストに送信する。コントローラは、パケットを、バッファに記憶されていることが許可される数が第１上限数に制限される第１タイプのパケットと、バッファに記憶されていることが許可される数が第１上限数より小さい第２上限数に制限される第２タイプのパケットと、に分類する。コントローラは、第１タイプのパケットが生成されるべき場合、バッファに記憶されているパケットの数を示す第１滞留パケット数が、第１上限数未満であるならば、第１タイプの第１パケットを生成し、生成された第１パケットをバッファに格納し、第１滞留パケット数が第１上限数以上であるならば、第１パケットを生成しないか、あるいは生成された第１パケットをバッファに格納しない。コントローラは、第２タイプのパケットが生成されるべき場合、バッファに記憶されている第２タイプのパケットの数を示す第２滞留パケット数が、第２上限数未満であるならば、第２タイプの第２パケットを生成し、生成された第２パケットをバッファに格納し、第２滞留パケット数が第２上限数以上であるならば、第２パケットを生成しないか、あるいは生成された第２パケットをバッファに格納しない。

【図面の簡単な説明】

【0008】

【図1】実施形態に係るメモリシステムを含む情報処理システムの構成例を示すブロック図。

【図2】同実施形態に係るメモリシステムにおけるＰＣＩｅインタフェースおよびＮＶＭｅコントローラの構成例を示すブロック図。

【図3】同実施形態に係るメモリシステムにおいて用いられるトランザクションレイヤパケット（ＴＬＰ）管理テーブルの構成例を示す図。

【図4】同実施形態に係るメモリシステムからホストに送信されるＴＬＰのオーバーヘッドの例を示す図。

【図5】同実施形態に係るメモリシステムからホストに送信されるＴＬＰのオーバーヘッドの別の例を示す図。

【図6】ホストから同実施形態に係るメモリシステムに送信されるＴＬＰのオーバーヘッドの例を示す図。

【図7】同実施形態に係るメモリシステムにおけるＴＬＰ格納制御動作の例を示すシーケンス図。

【図8】同実施形態に係るメモリシステムにおいて更新されたＴＬＰ管理テーブルの例を示す図。

【図9】同実施形態に係るメモリシステムにおけるＴＬＰ消去制御動作の例を示すシーケンス図。

【図10】同実施形態に係るメモリシステムにおいて更新されたＴＬＰ管理テーブルの別の例を示す図。

【図11】同実施形態に係るメモリシステムにおいて、（Ａ）上限数が設定されていない場合のバッファ滞留時間の例と、（Ｂ）上限数が設定されている場合のバッファ滞留時間の例とを示す図。

【図12】同実施形態に係るメモリシステムにおいて、ＴＬＰが送信バッファを通過する速度を表すデータレートの例を示す図。

【図13】同実施形態に係るメモリシステムにおいて実行される格納制御処理の手順の例を示すフローチャート。

【図14】同実施形態に係るメモリシステムにおいて実行される第１更新処理の手順の例を示すフローチャート。

【図15】同実施形態に係るメモリシステムにおいて実行される第２更新処理の手順の例を示すフローチャート。

【発明を実施するための形態】

【0009】

以下、実施の形態について図面を参照して説明する。

【0010】

まず図１を参照して、第１実施形態に係るメモリシステムを含む情報処理システム１の構成の例を説明する。情報処理システム１は、ホストデバイス２とメモリシステム３とを含む。

【0011】

ホストデバイス２は、データをメモリシステム３に格納する情報処理装置である。ホストデバイス２は、例えば、大量且つ多様なデータをメモリシステム３に格納するストレージサーバ、またはパーソナルコンピュータである。以下では、ホストデバイス２を、ホスト２と称する。

【0012】

メモリシステム３は、不揮発性メモリにデータを書き込み、不揮発性メモリからデータを読み出すように構成された半導体ストレージデバイスである。不揮発性メモリは、例えば、ＮＡＮＤ型フラッシュメモリである。メモリシステム３は、ストレージデバイスとも称される。メモリシステム３は、例えば、ソリッドステートドライブ（ＳＳＤ）として実現される。

【0013】

メモリシステム３は、ホスト２のストレージとして使用され得る。メモリシステム３は、ホスト２に接続される。

【0014】

ホスト２とメモリシステム３とを接続するためのインタフェースは、ＰＣＩ Ｅｘｐｒｅｓｓ（ＰＣＩｅ）（登録商標）、ＮＶＭ Ｅｘｐｒｅｓｓ（ＮＶＭｅ）（登録商標）等の規格に準拠する。

【0015】

メモリシステム３は、例えば、ＮＡＮＤ型フラッシュメモリ４、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）５、およびコントローラ６を備える。

【0016】

ＮＡＮＤ型フラッシュメモリ４は、１つ以上のメモリチップを含む。各メモリチップは、複数のブロックを含む。１つのブロックは、データ消去動作の最小単位として機能する。ブロックは、「消去ブロック」、または「物理ブロック」と称されることもある。複数のブロックのそれぞれは、複数のページを含む。複数のページのそれぞれは、単一のワード線に接続された複数のメモリセルを含む。１つのページは、データ書き込み動作およびデータ読み出し動作の単位として機能する。なお、ワード線がデータ書き込み動作およびデータ読み出し動作の単位として機能してもよい。

【0017】

ＤＲＡＭ５は、揮発性のメモリである。ＤＲＡＭ５の記憶領域は、例えば、ファームウェア（ＦＷ）の格納領域、論理物理アドレス変換テーブルのキャッシュ領域、およびユーザデータのバッファ領域として割り当てられる。

【0018】

コントローラ６は、ＮＡＮＤ型フラッシュメモリ４およびＤＲＡＭ５を制御するメモリコントローラである。コントローラ６は、例えば、Ｓｙｓｔｅｍ－ｏｎ－ａ－ｃｈｉｐ（ＳｏＣ）のような回路によって実現される。コントローラ６は、ＳＲＡＭまたはＤＲＡＭを内蔵していてもよい。この場合、コントローラ６の外部のＤＲＡＭ５が設けられていなくてもよい。

【0019】

コントローラ６は、例えば、ＣＰＵ１１、ＮＡＮＤインタフェース（ＮＡＮＤ Ｉ／Ｆ）１２、ＤＲＡＭインタフェース（ＤＲＡＭ Ｉ／Ｆ）１３、およびホストインタフェース（ホストＩ／Ｆ）１４を含む。これらＣＰＵ１１、ＮＡＮＤ Ｉ／Ｆ１２、ＤＲＡＭ Ｉ／Ｆ１３、およびホストＩ／Ｆ１４は、バス１０を介して接続されていてもよい。

【0020】

ＣＰＵ１１は、ＮＡＮＤ Ｉ／Ｆ１２、ＤＲＡＭ Ｉ／Ｆ１３、およびホストＩ／Ｆ１４を制御するように構成されたプロセッサである。ＣＰＵ１１は、ＮＡＮＤ型フラッシュメモリ４からＤＲＡＭ５にロードされたＦＷを実行することによって、様々な処理を行う。ＦＷは、ＣＰＵ１１に様々な処理を実行させるための命令群を含む制御プログラムである。ＣＰＵ１１は、ホスト２からの様々なコマンドを処理するためのコマンド処理等を実行することができる。ＣＰＵ１１の動作は、ＣＰＵ１１によって実行されるＦＷによって制御される。

【0021】

ＮＡＮＤ Ｉ／Ｆ１２は、コントローラ６とＮＡＮＤ型フラッシュメモリ４とを電気的に接続する。ＮＡＮＤ Ｉ／Ｆ１２は、Ｔｏｇｇｌｅ ＤＤＲ、Ｏｐｅｎ ＮＡＮＤ Ｆｌａｓｈ Ｉｎｔｅｒｆａｃｅ（ＯＮＦＩ）等のインタフェース規格に対応する。

【0022】

ＮＡＮＤ Ｉ／Ｆ１２は、ＮＡＮＤ型フラッシュメモリ４を制御するように構成されたＮＡＮＤ制御回路として機能する。ＮＡＮＤ Ｉ／Ｆ１２は、複数のチャネル（Ｃｈ）を介して、ＮＡＮＤ型フラッシュメモリ４内の複数のメモリチップにそれぞれ接続されていてもよい。複数のメモリチップが並列に駆動されることにより、ＮＡＮＤ型フラッシュメモリ４全体に対するアクセスを広帯域化することができる。

【0023】

ＤＲＡＭ Ｉ／Ｆ１３は、ＤＲＡＭ５へのアクセスを制御するように構成されたＤＲＡＭ制御回路として機能する。

【0024】

ホストＩ／Ｆ１４は、メモリシステム３とホスト２との間の通信を行うインタフェースとして機能する回路である。ホストＩ／Ｆ１４は、ホスト２にパケットを送信するための回路と、ホスト２からパケットを受信するための回路とを含む。パケットは、例えば、ＰＣＩｅ規格に準拠したパケットである。パケットは、例えば、コマンド、応答、またはユーザデータを含む。コマンドは、例えば、入出力（Ｉ／Ｏ）コマンド、または各種制御コマンドである。Ｉ／Ｏコマンドは、例えば、リードコマンド、またはライトコマンドである。

【0025】

ホストＩ／Ｆ１４は、例えば、ＰＣＩｅ Ｉ／Ｆ２１とＮＶＭｅコントローラ２２とを備える。

【0026】

ＰＣＩｅ Ｉ／Ｆ２１は、シリアルインタフェースを介してホスト２と接続する回路である。このシリアルインタフェースは、ホスト２とメモリシステム３とを相互接続可能なリンク３１を含む。ＰＣＩｅ Ｉ／Ｆ２１は、例えば、ＰＣＩｅ規格に準拠した物理的な接続形式を有する。ＰＣＩｅ Ｉ／Ｆ２１は、リンク３１を介してデータを物理的に送受信するインタフェース動作を行う。リンク３１では、パケットの形態でデータが伝送される。以下では、リンク３１を介して伝送されるパケットを、物理パケットと称する。

【0027】

ＰＣＩｅ Ｉ／Ｆ２１はさらに、リンク３１を管理し、ＮＶＭｅコントローラ２２とデータをやり取りするための処理を行う。より具体的には、ＰＣＩｅ Ｉ／Ｆ２１は、ＮＶＭｅコントローラ２２からトランザクションレイヤパケット（ＴＬＰ）を受け取る。ＰＣＩｅ Ｉ／Ｆ２１は、受け取ったＴＬＰを含む物理パケットを、リンク３１を介してホスト２に送信する。また、ＰＣＩｅ Ｉ／Ｆ２１は、リンク３１を介してホスト２から物理パケットを受信する。ＰＣＩｅ Ｉ／Ｆ２１は、受信された物理パケットを処理して、ＴＬＰを取得する。ＰＣＩｅ Ｉ／Ｆ２１は、取得されたＴＬＰをＮＶＭｅコントローラ２２に送出する。

【0028】

ＴＬＰは、ＰＣＩｅ規格で規定されたトランザクションレイヤのパケットである。ＴＬＰは、例えば、ＮＡＮＤ型フラッシュメモリ４に対するアクセスに関連するパケットである。ＴＬＰは、例えば、要求と応答のいずれかを含む。ＴＬＰは、ユーザデータをさらに含み得る。ＴＬＰにはシーケンス番号が付与される。シーケンス番号により、対応する１つのＴＬＰが一意に特定される。また、ＰＣＩｅ規格で規定されたＴＬＰのトランザクションタイプには、例えば、メモリリード要求（ＭＲｄ）、メモリライト要求（ＭＷｒ）、応答（Ｃｐｌ）、データ付き応答（ＣｐｌＤ）、タイプ０およびタイプ１のコンフィグレーションリード（ＣｆｇＲｄ０およびＣｆｇＲｄ１）、並びにタイプ０およびタイプ１のコンフィグレーションライト（ＣｆｇＷｒ０およびＣｆｇＷｒ１）が含まれる。

【0029】

本実施形態のメモリシステム３では、トランザクションタイプと用途との組み合わせに基づくＴＬＰのタイプを規定する。用途は、例えば、コマンドの伝送、コマンドに対する応答の伝送、およびユーザデータの伝送のいずれかである。以下では、トランザクションタイプと用途との組み合わせに基づくＴＬＰのタイプを、ＴＬＰタイプと称する。ＴＬＰタイプには、例えば、サブミッションキュー（ＳＱ）ｆｅｔｃｈ用のメモリリード要求（ＳＱ ｆｅｔｃｈ用ＭＲｄ）タイプ、ＳＱ ｆｅｔｃｈ用のデータ付き応答（ＳＱ ｆｅｔｃｈ用ＣｐｌＤ）タイプ、コンプリーションキュー（ＣＱ）ｅｎｔｒｙ用のメモリライト要求（ＣＱ ｅｎｔｒｙ用ＭＷｒ）タイプ、リードデータ用のメモリライト要求（リードデータ用ＭＷｒ）タイプ、ライトデータ用のメモリリード要求（ライトデータ用ＭＲｄ）タイプ、ライトデータ用のデータ付き応答（ライトデータ用ＣｐｌＤ）タイプ、およびポインタ用のメモリライト要求（ポインタ用ＭＷｒ）タイプが含まれる。ＴＬＰタイプには、トランザクションタイプと用途との様々な組み合わせに基づくタイプがさらに含まれ得る。

【0030】

ＳＱ ｆｅｔｃｈ用ＭＲｄタイプは、ホスト２に設けられたサブミッションキューからコマンドを読み出すメモリリード要求を表すタイプである。サブミッションキューは、複数のコマンドを記憶可能なキューである。サブミッションキューから読み出されたコマンドは、例えば、ＮＡＮＤ型フラッシュメモリ４に対するアクセスを要求するＩ／Ｏコマンドである。

【0031】

ＳＱ ｆｅｔｃｈ用ＣｐｌＤタイプは、ＳＱ ｆｅｔｃｈ用ＭＲｄタイプのＴＬＰに対するデータ付き応答を表すタイプである。ＳＱ ｆｅｔｃｈ用ＣｐｌＤタイプのＴＬＰは、ＳＱ ｆｅｔｃｈ用ＭＲｄタイプのＴＬＰに応じてサブミッションキューから読み出されたコマンドを含む。

【0032】

ＣＱ ｅｎｔｒｙ用ＭＷｒタイプは、ホスト２に設けられたコンプリーションキューに、コマンドに対する応答を書き込むメモリライト要求を表すタイプである。コンプリーションキューは、複数の応答を記憶可能なキューである。

【0033】

リードデータ用ＭＷｒタイプは、リードデータをホスト２内の記憶領域に書き込むメモリライト要求を表すタイプである。リードデータは、リードコマンドに応じてＮＡＮＤ型フラッシュメモリ４から読み出されたユーザデータである。

【0034】

ライトデータ用ＭＲｄタイプは、ライトデータをホスト２内の記憶領域から読み出すメモリリード要求を表すタイプである。ライトデータは、ライトコマンドに応じてＮＡＮＤ型フラッシュメモリ４に書き込まれるべきユーザデータである。

【0035】

ライトデータ用ＣｐｌＤタイプは、ライトデータ用ＭＲｄタイプのＴＬＰに対するデータ付き応答を表すタイプである。ライトデータ用ＣｐｌＤタイプのＴＬＰは、ライトデータ用ＭＲｄタイプのＴＬＰに応じてホスト２内の記憶領域から読み出されたユーザデータ（すなわち、ライトデータ）を含む。

【0036】

ポインタ用ＭＷｒタイプは、ＳＱ ＴａｉｌポインタとＣＱ Ｈｅａｄポインタのいずれかの値を、対応するドアベルレジスタに書き込むメモリライト要求を表すタイプである。ＳＱ Ｔａｉｌポインタは、コマンドが書き込まれるべきサブミッションキュー内の位置を示す。ＣＱ Ｈｅａｄポインタは、応答が取得されるべきコンプリーションキュー内の位置を示す。ＳＱ ＴａｉｌポインタとＣＱ Ｈｅａｄポインタそれぞれのドアベルレジスタは、メモリシステム３に設けられる。

【0037】

ＰＣＩｅ Ｉ／Ｆ２１は、ＴＬＰを、ＴＬＰタイプ毎に分類して処理し得る。

【0038】

ＮＶＭｅコントローラ２２は、ＮＡＮＤ型フラッシュメモリ４へのアクセスに関するトランザクションを処理する回路である。ＮＶＭｅコントローラ２２による動作は、例えば、ＮＶＭｅ規格に準拠する。ＮＶＭｅコントローラ２２は、ＴＬＰを、ＴＬＰタイプ毎に分類して処理し得る。

【0039】

具体的には、ＮＶＭｅコントローラ２２は、ＰＣＩｅ Ｉ／Ｆ２１からＴＬＰを受け取る。ＮＶＭｅコントローラ２２が受け取るＴＬＰのＴＬＰタイプは、例えば、ＳＱ ｆｅｔｃｈ用ＣｐｌＤタイプ、ライトデータ用ＣｐｌＤタイプ、およびポインタ用ＭＷｒタイプのいずれかである。ＮＶＭｅコントローラ２２は、受け取ったＴＬＰによる要求または応答に基づくトランザクションを処理する。

【0040】

また、ＮＶＭｅコントローラ２２は、ホスト２に送信されるべき要求または応答がある場合、その要求または応答に相当するＴＬＰを生成する。ＮＶＭｅコントローラ２２が生成するＴＬＰのＴＬＰタイプは、例えば、ＳＱ ｆｅｔｃｈ用ＭＲｄタイプ、ＣＱ ｅｎｔｒｙ用ＭＷｒタイプ、リードデータ用ＭＷｒタイプ、およびライトデータ用ＭＲｄタイプのいずれかである。ＮＶＭｅコントローラ２２は、生成されたＴＬＰをＰＣＩｅ Ｉ／Ｆ２１に送出する。送出されたＴＬＰは、リンク３１を介してホスト２に送信される。

【0041】

なお、コントローラ６内の各部の機能は、コントローラ６内の専用ハードウェアによって実現されてもよいし、ＣＰＵ１１がＦＷを実行することによって実現されてもよい。

【0042】

ここで、ＰＣＩｅ Ｉ／Ｆ２１およびＮＶＭｅコントローラ２２の構成について、より具体的に説明する。

【0043】

図２は、メモリシステム３におけるＰＣＩｅ Ｉ／Ｆ２１およびＮＶＭｅコントローラ２２の構成例を示すブロック図である。

【0044】

ＰＣＩｅ Ｉ／Ｆ２１は、送信バッファ２１１と管理部２１２とを備える。

【0045】

送信バッファ２１１は、例えば、揮発性のメモリである。送信バッファ２１１の記憶領域は、複数のＴＬＰを記憶可能である。送信バッファ２１１の記憶容量は、例えば、送信バッファ２１１が記憶可能なＴＬＰ数（すなわち、ＴＬＰのエントリ数）の上限で表される。送信バッファ２１１が記憶可能なＴＬＰ数の上限を、最大ＴＬＰ数とも称する。なお、最大ＴＬＰ数に対応するＴＬＰのサイズの合計は、送信バッファ２１１の記憶容量より小さくてもよい。すなわち、送信バッファ２１１の記憶領域は、ＴＬＰの記憶に使用されない領域を含んでいてもよい。

【0046】

送信バッファ２１１に記憶されている１つ以上のＴＬＰは、送信バッファ２１１に格納された順に、リンク３１を介してホスト２に送信される。送信バッファ２１１に記憶されている１つ以上のＴＬＰの順序は、変更できない。つまり、送信バッファ２１１に記憶されている１つ以上のＴＬＰがホスト２に送信される順序は、変更できない。

【0047】

送信バッファ２１１に記憶されているＴＬＰは、ホスト２に送信された後、そのＴＬＰがホスト２によって正常に受信されたことを示す肯定応答（ＡＣＫ）が受信された場合に、送信バッファ２１１から消去（パージ）される。また、送信バッファ２１１に記憶されているＴＬＰは、ホスト２に送信された後、そのＴＬＰがホスト２によって正常に受信されなかったことを示す否定応答（ＮＡＫ）が受信された場合に、ホスト２に再送される。送信バッファ２１１を用いてＴＬＰが再送可能であることにより、リンク３１を介したメモリシステム３からホスト２へのＴＬＰの送信はロバスト性を有している。

【0048】

管理部２１２は、送信バッファ２１１に記憶されているＴＬＰの数を、ＴＬＰタイプ毎に管理する。あるＴＬＰタイプのＴＬＰが送信バッファ２１１に記憶されている数を、そのＴＬＰタイプの滞留ＴＬＰ数と称する。滞留ＴＬＰ数は、対応するＴＬＰタイプのＴＬＰが送信バッファ２１１に格納されたことに応じて、１増加する。滞留ＴＬＰ数は、対応するＴＬＰタイプのＴＬＰが送信バッファ２１１から消去されたことに応じて、１減少する。管理部２１２は、例えば、ＴＬＰ管理テーブル２１３を用いて、ＴＬＰタイプ毎の滞留ＴＬＰ数を管理する。ＴＬＰ管理テーブル２１３の構成例については、図３を参照して後述する。また、管理部２１２は、ＴＬＰタイプ毎の滞留ＴＬＰ数をＮＶＭｅコントローラ２２に通知する。

【0049】

ＮＶＭｅコントローラ２２は、複数のＴＬＰ生成部２２０を備える。複数のＴＬＰ生成部２２０それぞれは、１つのＴＬＰタイプに対応する。複数のＴＬＰ生成部２２０それぞれは、対応するＴＬＰタイプのＴＬＰを生成して、送信バッファ２１１に格納する。以下では、複数のＴＬＰ生成部２２０の特定しない１つを指して、ＴＬＰ生成部２２０と称することがある。また、ＴＬＰ生成部２２０が対応するＴＬＰタイプを、対象ＴＬＰタイプとも称する。

【0050】

ＴＬＰ生成部２２０は、対象ＴＬＰタイプの滞留ＴＬＰ数と上限数（ｃｒｅｄｉｔ値）とに基づいて、ＴＬＰの生成を、あるいはＴＬＰの送信バッファ２１１への格納を、制御し得る。対象ＴＬＰタイプに対応する上限数は、送信バッファ２１１に記憶されていることが許可される、対象ＴＬＰタイプのＴＬＰの数の上限である。対象ＴＬＰタイプに対応する上限数は、例えば、バッファ通過データレートに基づいて決定される。バッファ通過データレートは、ＴＬＰが送信バッファ２１１を通過する速度を表すデータレートである。バッファ通過データレートは、例えば、リンク３１が準拠する世代（リビジョン）のＰＣＩｅ規格で規定されたデータレートおよび最大ペイロードサイズ（ＭＰＳ）に応じて変化する。対象ＴＬＰタイプに対して、上限数は設定されてもよいし、設定されなくてもよい。例えば、ＮＡＮＤ型フラッシュメモリ４に対するアクセス性能に関連する（あるいは、関連度が高い）ＴＬＰタイプに対しては、上限数が設定されない。例えば、ＮＡＮＤ型フラッシュメモリ４に対するアクセス性能に関連しない（あるいは、関連度が低い）ＴＬＰタイプに対しては、上限数が設定される。また、例えば、同一のＴＬＰタイプの多数のＴＬＰが連続して送信バッファ２１１に格納される可能性が高い場合、そのＴＬＰタイプに対して上限数が設定される。

【0051】

対象ＴＬＰタイプに対して上限数が設定されている場合、ＴＬＰ生成部２２０は、対象ＴＬＰタイプの滞留ＴＬＰ数が、設定された上限数に達するまで、対象ＴＬＰタイプのＴＬＰを送信バッファ２１１に格納可能である。より詳しくは、滞留ＴＬＰ数が上限数未満である場合、ＴＬＰ生成部２２０は、対象ＴＬＰタイプのＴＬＰを生成して、送信バッファ２１１に新たに格納可能である。滞留ＴＬＰ数が上限数に達している場合、ＴＬＰ生成部２２０は、対象ＴＬＰタイプのＴＬＰを新たに生成しないか、あるいは対象ＴＬＰタイプのＴＬＰを送信バッファ２１１に新たに格納しない。なお、滞留ＴＬＰ数が上限数未満であっても、送信バッファ２１１に記憶されているＴＬＰの総数（以下、総滞留ＴＬＰ数と称する）が最大ＴＬＰ数に達しているならば、ＴＬＰ生成部２２０は、対象ＴＬＰタイプのＴＬＰを新たに生成しないか、あるいは対象ＴＬＰタイプのＴＬＰを送信バッファ２１１に新たに格納しない。総滞留ＴＬＰ数は、例えば、全ＴＬＰタイプそれぞれの滞留ＴＬＰ数の総和である。また、総滞留ＴＬＰ数が上限数以上であり、且つ、滞留ＴＬＰ数が上限数未満であるならば、ＴＬＰ生成部２２０は、対象ＴＬＰタイプのＴＬＰを生成して、送信バッファ２１１に新たに格納可能である。つまり、総滞留ＴＬＰ数がやや多い状態であったとしても、滞留ＴＬＰ数が少なければ、ＴＬＰ生成部２２０は、対象ＴＬＰタイプのＴＬＰを送信バッファ２１１に格納できる。

【0052】

対象ＴＬＰタイプに対して上限数が設定されていない場合、ＴＬＰ生成部２２０は、総滞留ＴＬＰ数が最大ＴＬＰ数に達するまで、対象ＴＬＰタイプのＴＬＰを送信バッファ２１１に新たに格納可能である。より詳しくは、総滞留ＴＬＰ数が最大ＴＬＰ数未満である場合、ＴＬＰ生成部２２０は、対象ＴＬＰタイプのＴＬＰを生成して、送信バッファ２１１に新たに格納可能である。総滞留ＴＬＰ数が最大ＴＬＰ数に達している場合、ＴＬＰ生成部２２０は、対象ＴＬＰタイプのＴＬＰを新たに生成しないか、あるいは対象ＴＬＰタイプのＴＬＰを送信バッファ２１１に新たに格納しない。

【0053】

複数のＴＬＰ生成部２２０について、具体的な例を挙げて説明する。複数のＴＬＰ生成部２２０は、例えば、ＳＱ ｆｅｔｃｈ用ＭＲｄ ＴＬＰ生成部２２１、ＣＱ ｅｎｔｒｙ用ＭＷｒ ＴＬＰ生成部２２２、リードデータ用ＭＷｒ ＴＬＰ生成部２２３、およびライトデータ用ＭＲｄ ＴＬＰ生成部２２４を含む。

【0054】

ＳＱ ｆｅｔｃｈ用ＭＲｄ ＴＬＰ生成部２２１は、ＳＱ ｆｅｔｃｈ用ＭＲｄタイプのＴＬＰを生成する。以下では、ＳＱ ｆｅｔｃｈ用ＭＲｄタイプのＴＬＰを、ＳＱ ｆｅｔｃｈ用ＭＲｄ ＴＬＰと表記する。ＳＱ ｆｅｔｃｈ用ＭＲｄ ＴＬＰ生成部２２１は、生成されたＳＱ ｆｅｔｃｈ用ＭＲｄ ＴＬＰを送信バッファ２１１に格納する。

【0055】

ＳＱ ｆｅｔｃｈ用ＭＲｄタイプには、例えば、上限数が設定されない。この場合、総滞留ＴＬＰ数が最大ＴＬＰ数に達するまで、ＳＱ ｆｅｔｃｈ用ＭＲｄ ＴＬＰ生成部２２１は、ＳＱ ｆｅｔｃｈ用ＭＲｄ ＴＬＰを生成して、送信バッファ２１１に新たに格納可能である。なお、総滞留ＴＬＰ数が最大ＴＬＰ数に達しているならば、ＳＱ ｆｅｔｃｈ用ＭＲｄ ＴＬＰ生成部２２１は、ＳＱ ｆｅｔｃｈ用ＭＲｄ ＴＬＰを新たに生成しないか、あるいは生成されたＳＱ ｆｅｔｃｈ用ＭＲｄ ＴＬＰを送信バッファ２１１に新たに格納しない。

【0056】

ＣＱ ｅｎｔｒｙ用ＭＷｒ ＴＬＰ生成部２２２は、ＣＱ ｅｎｔｒｙ用ＭＷｒタイプのＴＬＰを生成する。以下では、ＣＱ ｅｎｔｒｙ用ＭＷｒタイプのＴＬＰを、ＣＱ ｅｎｔｒｙ用ＭＷｒ ＴＬＰと表記する。ＣＱ ｅｎｔｒｙ用ＭＷｒ ＴＬＰ生成部２２２は、生成されたＣＱ ｅｎｔｒｙ用ＭＷｒ ＴＬＰを送信バッファ２１１に格納する。

【0057】

ＣＱ ｅｎｔｒｙ用ＭＷｒタイプには、例えば、上限数が設定されない。この場合、総滞留ＴＬＰ数が最大ＴＬＰ数に達するまで、ＣＱ ｅｎｔｒｙ用ＭＷｒ ＴＬＰ生成部２２２は、ＣＱ ｅｎｔｒｙ用ＭＷｒ ＴＬＰを生成して、送信バッファ２１１に新たに格納可能である。なお、総滞留ＴＬＰ数が最大ＴＬＰ数に達しているならば、ＣＱ ｅｎｔｒｙ用ＭＷｒ ＴＬＰ生成部２２２は、ＣＱ ｅｎｔｒｙ用ＭＷｒ ＴＬＰを新たに生成しないか、あるいは生成されたＣＱ ｅｎｔｒｙ用ＭＷｒ ＴＬＰを送信バッファ２１１に新たに格納しない。

【0058】

リードデータ用ＭＷｒ ＴＬＰ生成部２２３は、リードデータ用ＭＷｒタイプのＴＬＰを生成する。以下では、リードデータ用ＭＷｒタイプのＴＬＰを、リードデータ用ＭＷｒ ＴＬＰと表記する。リードデータ用ＭＷｒ ＴＬＰ生成部２２３は、生成されたリードデータ用ＭＷｒ ＴＬＰを送信バッファ２１１に格納する。

【0059】

リードデータ用ＭＷｒタイプには、例えば、上限数が設定される。この場合、リードデータ用ＭＷｒ ＴＬＰ生成部２２３は、リードデータ用ＭＷｒタイプの滞留ＴＬＰ数が、設定された上限数に達するまで、リードデータ用ＭＷｒ ＴＬＰを送信バッファ２１１に格納可能である。より詳しくは、リードデータ用ＭＷｒタイプの滞留ＴＬＰ数がリードデータ用ＭＷｒタイプの上限数未満である場合、リードデータ用ＭＷｒ ＴＬＰ生成部２２３は、リードデータ用ＭＷｒ ＴＬＰを送信バッファ２１１に新たに格納可能である。リードデータ用ＭＷｒタイプの滞留ＴＬＰ数がリードデータ用ＭＷｒタイプの上限数に達している場合、リードデータ用ＭＷｒ ＴＬＰ生成部２２３は、リードデータ用ＭＷｒ ＴＬＰを新たに生成しないか、あるいはリードデータ用ＭＷｒ ＴＬＰを送信バッファ２１１に新たに格納しない。なお、滞留ＴＬＰ数がリードデータ用ＭＷｒタイプの上限数未満であっても、総滞留ＴＬＰ数が最大ＴＬＰ数に達しているならば、リードデータ用ＭＷｒ ＴＬＰ生成部２２３は、リードデータ用ＭＷｒ ＴＬＰを新たに生成しないか、あるいはリードデータ用ＭＷｒ ＴＬＰを送信バッファ２１１に新たに格納しない。また、総滞留ＴＬＰ数がリードデータ用ＭＷｒタイプの上限数以上であり、且つ、滞留ＴＬＰ数がリードデータ用ＭＷｒタイプの上限数未満であるならば、リードデータ用ＭＷｒ ＴＬＰ生成部２２３は、リードデータ用ＭＷｒタイプのＴＬＰを生成して、送信バッファ２１１に新たに格納可能である。

【0060】

ライトデータ用ＭＲｄ ＴＬＰ生成部２２４は、ライトデータ用ＭＲｄタイプのＴＬＰを生成する。以下では、ライトデータ用ＭＲｄタイプのＴＬＰを、ライトデータ用ＭＲｄ ＴＬＰと表記する。ライトデータ用ＭＲｄ ＴＬＰ生成部２２４は、生成されたライトデータ用ＭＲｄ ＴＬＰを送信バッファ２１１に格納する。

【0061】

ライトデータ用ＭＲｄタイプには、例えば、上限数が設定される。この場合、ライトデータ用ＭＲｄ ＴＬＰ生成部２２４は、ライトデータ用ＭＲｄタイプの滞留ＴＬＰ数が、設定された上限数に達するまで、ライトデータ用ＭＲｄ ＴＬＰを送信バッファ２１１に格納可能である。より詳しくは、ライトデータ用ＭＲｄタイプの滞留ＴＬＰ数がライトデータ用ＭＲｄタイプの上限数未満である場合、ライトデータ用ＭＲｄ ＴＬＰ生成部２２４は、ライトデータ用ＭＲｄ ＴＬＰを送信バッファ２１１に新たに格納可能である。ライトデータ用ＭＲｄタイプの滞留ＴＬＰ数がライトデータ用ＭＲｄタイプの上限数に達している場合、ライトデータ用ＭＲｄ ＴＬＰ生成部２２４は、ライトデータ用ＭＲｄ ＴＬＰを新たに生成しないか、あるいはライトデータ用ＭＲｄ ＴＬＰを送信バッファ２１１に新たに格納しない。なお、滞留ＴＬＰ数がライトデータ用ＭＲｄタイプの上限数未満であっても、総滞留ＴＬＰ数が最大ＴＬＰ数に達しているならば、ライトデータ用ＭＲｄ ＴＬＰ生成部２２４は、ライトデータ用ＭＲｄ ＴＬＰを新たに生成しないか、あるいはライトデータ用ＭＲｄ ＴＬＰを送信バッファ２１１に新たに格納しない。また、総滞留ＴＬＰ数がライトデータ用ＭＲｄタイプの上限数以上であり、且つ、滞留ＴＬＰ数がライトデータ用ＭＲｄタイプの上限数未満であるならば、ライトデータ用ＭＲｄ ＴＬＰ生成部２２４は、ライトデータ用ＭＲｄタイプのＴＬＰを生成して、送信バッファ２１１に新たに格納可能である。

【0062】

次いで、管理部２１２によって用いられるＴＬＰ管理テーブル２１３について説明する。図３は、ＴＬＰ管理テーブル２１３の構成例を示す。ＴＬＰ管理テーブル２１３は、１つ以上のエントリを含む。１つ以上のエントリそれぞれは、１つのＴＬＰタイプに対応する。各エントリは、例えば、ＴＬＰタイプフィールド、滞留ＴＬＰ数フィールド、およびシーケンス番号フィールドを含む。

【0063】

１つのエントリにおいて、ＴＬＰタイプフィールドは、対応するＴＬＰタイプを示す。滞留ＴＬＰ数フィールドは、対応するＴＬＰタイプの滞留ＴＬＰ数を示す。シーケンス番号フィールドは、送信バッファ２１１に記憶されている、対応するＴＬＰタイプのＴＬＰに付与されたシーケンス番号を示す。対応するＴＬＰタイプのＴＬＰが送信バッファ２１１に複数記憶されている場合、シーケンス番号フィールドは、それら複数のＴＬＰそれぞれに付与された複数のシーケンス番号を示す。

【0064】

図３に示す例では、ＴＬＰ管理テーブル２１３は、４つのエントリ５１、５２、５３、および５４を含む。

【0065】

エントリ５１のＴＬＰタイプフィールドは、エントリ５１に対応するＴＬＰタイプがＳＱ ｆｅｔｃｈ用ＭＲｄタイプであることを示す。エントリ５１の滞留ＴＬＰ数フィールドは、ＳＱ ｆｅｔｃｈ用ＭＲｄタイプの滞留ＴＬＰ数が０であることを示す。また、ＳＱ ｆｅｔｃｈ用ＭＲｄタイプの滞留ＴＬＰ数が０であるので、エントリ５１のシーケンス番号フィールドには、いずれのＴＬＰのシーケンス番号も設定されていない。

【0066】

エントリ５２のＴＬＰタイプフィールドは、エントリ５２に対応するＴＬＰタイプがＣＱ ｅｎｔｒｙ用ＭＷｒタイプであることを示す。エントリ５２の滞留ＴＬＰ数フィールドは、ＣＱ ｅｎｔｒｙ用ＭＷｒタイプの滞留ＴＬＰ数が１であることを示す。また、ＣＱ ｅｎｔｒｙ用ＭＷｒタイプの滞留ＴＬＰ数が１であるので、エントリ５２のシーケンス番号フィールドには、１つのＴＬＰのシーケンス番号“０”が設定されている。つまり、送信バッファ２１１には、シーケンス番号“０”が付与された１つのＣＱ ｅｎｔｒｙ用ＭＷｒ ＴＬＰが記憶されている。

【0067】

エントリ５３のＴＬＰタイプフィールドは、エントリ５３に対応するＴＬＰタイプがリードデータ用ＭＷｒタイプであることを示す。エントリ５３の滞留ＴＬＰ数フィールドは、リードデータ用ＭＷｒタイプの滞留ＴＬＰ数が５であることを示す。また、リードデータ用ＭＷｒタイプの滞留ＴＬＰ数が５であるので、エントリ５３のシーケンス番号フィールドには、５つのＴＬＰのシーケンス番号“１”、“２”、“３”、“４”、および“５”が設定されている。つまり、送信バッファ２１１には、シーケンス番号“１”、“２”、“３”、“４”、および“５”がそれぞれ付与された５つのリードデータ用ＭＷｒ ＴＬＰが記憶されている。

【0068】

エントリ５４のＴＬＰタイプフィールドは、エントリ５４に対応するＴＬＰタイプがライトデータ用ＭＲｄタイプであることを示す。エントリ５４の滞留ＴＬＰ数フィールドは、ライトデータ用ＭＲｄタイプの滞留ＴＬＰ数が３であることを示す。また、ライトデータ用ＭＲｄタイプの滞留ＴＬＰ数が３であるので、エントリ５４のシーケンス番号フィールドには、３つのＴＬＰのシーケンス番号“６”、“７”、および“８”が設定されている。つまり、送信バッファ２１１には、シーケンス番号“６”、“７”、および“８”がそれぞれ付与された３つのライトデータ用ＭＲｄ ＴＬＰが記憶されている。

【0069】

このようなＴＬＰ管理テーブル２１３を用いることにより、管理部２１２は、ＴＬＰタイプ毎の滞留ＴＬＰ数を管理できる。

【0070】

メモリシステム３に設けられる送信バッファ２１１の最大ＴＬＰ数は、例えば、メモリシステム３が準拠しているＰＣＩｅ規格の世代で規定された最大データレートに基づいて設計される。メモリシステム３が準拠しているリビジョンの最大データレートよりもリンク３１が低いデータレートで動作する場合、送信バッファ２１１の最大ＴＬＰ数は、その低いデータレートに対して過剰になる。例えば、送信バッファ２１１にＴＬＰが格納される速度が、リンク３１が動作するデータレートに関わらず一定（例えばメモリシステム３が準拠しているＰＣＩｅ規格の世代で規定された最大データレートに応じた速度）であるならば、送信バッファ２１１にＴＬＰが格納される速度と、リンク３１が実際に動作する低いデータレートとの速度差により、送信バッファ２１１にＴＬＰが滞留しやすくなる。これにより、例えば、過剰な数のＴＬＰが送信バッファ２１１に滞留することになる。

【0071】

あるＴＬＰが送信バッファ２１１に記憶されている時間を、そのＴＬＰのバッファ滞留時間と称する。あるＴＬＰのバッファ滞留時間は、そのＴＬＰが送信バッファ２１１に格納された際に送信バッファ２１１に既に格納されていたＴＬＰが、ホスト２に送信されるまでの時間を、オーバーヘッドとして含む。そのため、あるＴＬＰのバッファ滞留時間は、そのＴＬＰが送信バッファ２１１に格納された際に送信バッファ２１１に既に記憶されていたＴＬＰの数に応じて、長くなり得る。したがって、送信バッファ２１１の最大ＴＬＰ数が、リンク３１が実際に動作するデータレートに対して過剰である場合、ＴＬＰのバッファ滞留時間は長くなり得る。

【0072】

図４から図６を参照して、リンク３１を介してＴＬＰが伝送される場合に発生するオーバーヘッドについて説明する。

【0073】

図４は、メモリシステム３からホスト２に送信されるＴＬＰのオーバーヘッドの例を示す。ここでは、ＮＶＭｅコントローラ２２が、複数のリードデータ用ＭＷｒ ＴＬＰ７１１、７１２、７１３、７１４、……、７１５と、ＳＱ ｆｅｔｃｈ用ＭＲｄ ＴＬＰ７１６とを順に、送信バッファ２１１に格納することを想定する。

【0074】

ＰＣＩｅ Ｉ／Ｆ２１は、送信バッファ２１１内のリードデータ用ＭＷｒ ＴＬＰ７１１、７１２、７１３、７１４、……、７１５と、ＳＱ ｆｅｔｃｈ用ＭＲｄ ＴＬＰ７１６とを、送信バッファ２１１に格納された順に、リンク３１を介してホスト２に送信する。したがって、ＳＱ ｆｅｔｃｈ用ＭＲｄ ＴＬＰ７１６は、リードデータ用ＭＷｒ ＴＬＰ７１１、７１２、７１３、７１４、……、７１５全てが送信された後に、送信される。そのため、リードデータ用ＭＷｒ ＴＬＰ７１１、７１２、７１３、７１４、……、７１５の送信に要する時間は、ＳＱ ｆｅｔｃｈ用ＭＲｄ ＴＬＰ７１６を送信する際のオーバーヘッド７２になる。

【0075】

オーバーヘッド７２が大きいほど、ＳＱ ｆｅｔｃｈ用ＭＲｄ ＴＬＰ７１６に応じたコマンドをメモリシステム３がホスト２から取得するまでの時間は遅延する。その場合、メモリシステム３では、単位期間においてホスト２から取得されるコマンドの数が減少する。これによって、例えば、ＮＡＮＤ型フラッシュメモリ４に対するリードコマンドの数が減少したならば、ＮＡＮＤ型フラッシュメモリ４に対するリード性能が低下し得る。

【0076】

このように、ＳＱ ｆｅｔｃｈ用ＭＲｄ ＴＬＰ７１６が送信バッファ２１１に記憶されている時間（バッファ滞留時間）が、オーバーヘッド７２によって長くなることは、ＮＡＮＤ型フラッシュメモリ４に対するアクセス性能の低下を招く。

【0077】

図５は、メモリシステム３からホスト２に送信されるＴＬＰのオーバーヘッドの別の例を示す。ここでは、ＮＶＭｅコントローラ２２が、複数のライトデータ用ＭＲｄ ＴＬＰ７３１、７３２、７３３、７３４、……、７３５と、ＳＱ ｆｅｔｃｈ用ＭＲｄ ＴＬＰ７３６とを順に、送信バッファ２１１に格納することを想定する。

【0078】

ＰＣＩｅ Ｉ／Ｆ２１は、送信バッファ２１１内のライトデータ用ＭＲｄ ＴＬＰ７３１、７３２、７３３、７３４、……、７３５と、ＳＱ ｆｅｔｃｈ用ＭＲｄ ＴＬＰ７３６とを、送信バッファ２１１に格納された順に、リンク３１を介してホスト２に送信する。したがって、ＳＱ ｆｅｔｃｈ用ＭＲｄ ＴＬＰ７３６は、ライトデータ用ＭＲｄ ＴＬＰ７３１、７３２、７３３、７３４、……、７３５全てが送信された後に、送信される。そのため、ライトデータ用ＭＲｄ ＴＬＰ７３１、７３２、７３３、７３４、……、７３５の送信に要する時間は、ＳＱ ｆｅｔｃｈ用ＭＲｄ ＴＬＰ７３６を送信する際のオーバーヘッド７４になる。

【0079】

オーバーヘッド７４が大きいほど、ＳＱ ｆｅｔｃｈ用ＭＲｄ ＴＬＰ７３６に応じたコマンドをメモリシステム３がホスト２から取得するまでの時間は遅延する。その場合、メモリシステム３では、単位期間においてホスト２から取得されるコマンドの数が減少する。これによって、例えば、ＮＡＮＤ型フラッシュメモリ４に対するリードコマンドの数が減少したならば、ＮＡＮＤ型フラッシュメモリ４に対するリード性能が低下し得る。

【0080】

このように、ＳＱ ｆｅｔｃｈ用ＭＲｄ ＴＬＰ７３６が送信バッファ２１１に記憶されている時間が、オーバーヘッド７４によって長くなることは、ＮＡＮＤ型フラッシュメモリ４に対するアクセス性能の低下を招く。

【0081】

図６は、ホスト２からメモリシステム３に送信されるＴＬＰのオーバーヘッドの例を示す。メモリシステム３に設けられる送信バッファ２１１と同様に、ホスト２にも送信バッファ２５１が設けられる。ここでは、複数のライトデータ用ＣｐｌＤ ＴＬＰ７５１、７５２、７５３、７５４、……、７５５と、ＳＱ ｆｅｔｃｈ用ＣｐｌＤ ＴＬＰ７５６とが順に、送信バッファ２５１に格納されることを想定する。

【0082】

ライトデータ用ＣｐｌＤ ＴＬＰは、メモリシステム３から受信したライトデータ用ＭＲｄ ＴＬＰに対して応答するＴＬＰである。ライトデータ用ＣｐｌＤ ＴＬＰは、ホスト２内の記憶領域から読み出されたライトデータを含む。

【0083】

ＳＱ ｆｅｔｃｈ用ＣｐｌＤ ＴＬＰは、メモリシステム３から受信したＳＱ ｆｅｔｃｈ用ＭＲｄ ＴＬＰに対して応答するＴＬＰである。ＳＱ ｆｅｔｃｈ用ＣｐｌＤ ＴＬＰは、ホスト２内のサブミッションキューから取得されたコマンドを含む。

【0084】

ホスト２では、送信バッファ２５１内のライトデータ用ＣｐｌＤ ＴＬＰ７５１、７５２、７５３、７５４、……、７５５と、ＳＱ ｆｅｔｃｈ用ＣｐｌＤ ＴＬＰ７５６とが、送信バッファ２５１に格納された順に、リンク３１を介してメモリシステム３に送信される。したがって、ＳＱ ｆｅｔｃｈ用ＣｐｌＤ ＴＬＰ７５６は、ライトデータ用ＣｐｌＤ ＴＬＰ７５１、７５２、７５３、７５４、……、７５５全てが送信された後に、送信される。そのため、ライトデータ用ＣｐｌＤ ＴＬＰ７５１、７５２、７５３、７５４、……、７５５の送信に要する時間は、ＳＱ ｆｅｔｃｈ用ＣｐｌＤ ＴＬＰ７５６を送信する際のオーバーヘッド７６になる。

【0085】

オーバーヘッド７６が大きいほど、ＳＱ ｆｅｔｃｈ用ＣｐｌＤ ＴＬＰ７５６に含まれるコマンドをメモリシステム３がホスト２から取得するまでの時間は遅延する。その場合、メモリシステム３では、単位期間においてホスト２から取得されるコマンドの数が減少する。これによって、例えば、ＮＡＮＤ型フラッシュメモリ４に対するリードコマンドの数が減少したならば、ＮＡＮＤ型フラッシュメモリ４に対するリード性能が低下し得る。

【0086】

このように、ＳＱ ｆｅｔｃｈ用ＣｐｌＤ ＴＬＰ７５６が送信バッファ２５１に記憶されている時間が、オーバーヘッド７６によって長くなることは、ＮＡＮＤ型フラッシュメモリ４に対するアクセス性能の低下を招く。

【0087】

本実施形態に係るメモリシステム３は、送信バッファ２１１に記憶されているＴＬＰの上限数を、ＴＬＰタイプ毎に設定可能であるように構成される。上限数は、送信バッファ２１１の最大ＴＬＰ数よりも小さい。特定のＴＬＰタイプに対して上限数が設定された場合、メモリシステム３では、送信バッファ２１１に記憶されているその特定のＴＬＰタイプのＴＬＰの数は、上限数以下に制約される。これにより、送信バッファ２１１を用いてＴＬＰをホスト２に送信する際のオーバーヘッドを低減できる。オーバーヘッドが低減されるほど、ＴＬＰに対する応答をホスト２から取得するまでの時間が短縮される。そして、単位期間においてホスト２から取得されるコマンドの数が増加し得る。したがって、メモリシステム３では、上限数が設定されない場合と比較して、例えば、ＮＡＮＤ型フラッシュメモリ４に対するアクセスを要求するコマンドが、単位期間においてホスト２から取得される数を増加させて、ＮＡＮＤ型フラッシュメモリ４に対するアクセス性能を向上できる。

【0088】

図７は、メモリシステム３におけるＴＬＰ格納制御動作の例を示すシーケンス図である。ＴＬＰ格納制御動作は、例えば、ＴＬＰ生成部２２０が新たなＴＬＰを生成すべき場合に行われる。ここでは、ＴＬＰ生成部２２０に対応するＴＬＰタイプ（対象ＴＬＰタイプ）に対して上限数が設定されており、総滞留ＴＬＰ数が最大ＴＬＰ数に達していないことを想定する。

【0089】

まず、管理部２１２は、ＴＬＰ管理テーブル２１３を用いて、対象ＴＬＰタイプの滞留ＴＬＰ数を、ＴＬＰ生成部２２０に通知する（Ａ１）。管理部２１２は、ＴＬＰ格納制御動作が開始される前に、滞留ＴＬＰ数が変化したことに応じて、対象ＴＬＰタイプの滞留ＴＬＰ数をＴＬＰ生成部２２０に通知してもよい。あるいは、管理部２１２は、ＴＬＰ生成部２２０による要求に応じて、対象ＴＬＰタイプの滞留ＴＬＰ数をＴＬＰ生成部２２０に通知してもよい。

【0090】

次いで、ＴＬＰ生成部２２０は、通知された滞留ＴＬＰ数が上限数未満であるか否かを判定する（Ａ２）。

【0091】

通知された滞留ＴＬＰ数が上限数未満である場合、ＴＬＰ生成部２２０は新たなＴＬＰを生成する（Ａ３）。ＴＬＰ生成部２２０は、生成されたＴＬＰを送信バッファ２１１に格納する（Ａ４）。管理部２１２は、ＴＬＰ生成部２２０がＴＬＰを送信バッファ２１１に格納したことを検出する（Ａ５）。そして、管理部２１２は、対象ＴＬＰタイプに対応するＴＬＰ管理テーブル２１３のエントリを更新する（Ａ６）。具体的には、管理部２１２は、そのエントリにおいて、滞留ＴＬＰ数に１を加算する。また、管理部２１２は、そのエントリのシーケンス番号フィールドに、格納されたＴＬＰのシーケンス番号を追加する。さらに、管理部２１２は、増加した滞留ＴＬＰ数をＴＬＰ生成部２２０に通知してもよい（Ａ７）。

【0092】

このように、管理部２１２は、滞留ＴＬＰ数が上限数未満である場合に、新たなＴＬＰが送信バッファ２１１に格納されたことに応じて、滞留ＴＬＰ数を更新する。したがって、管理部２１２は滞留ＴＬＰ数を適切に管理できる。

【0093】

これに対して、通知された滞留ＴＬＰ数が上限数以上である場合、ＴＬＰ格納制御動作は終了する。つまり、滞留ＴＬＰ数が上限数に達しているので、ＴＬＰ生成部２２０は新たなＴＬＰを生成しない。これにより、上限数を超える数の対象ＴＬＰタイプのＴＬＰが、送信バッファ２１１に格納されない。

【0094】

以上のＴＬＰ格納制御動作により、メモリシステム３では、滞留ＴＬＰ数を適切に管理できると共に、上限数を超える数の対象ＴＬＰタイプのＴＬＰが送信バッファ２１１に格納されないように制御できる。なお、対象ＴＬＰタイプに対して上限数が設定されていない場合には、例えば、Ａ３からＡ６の動作が行われる。

【0095】

図８は、図７に示したＴＬＰ格納制御動作によって更新されたＴＬＰ管理テーブル２１３の例を示す。ここでは、ＳＱ ｆｅｔｃｈ用ＭＲｄ ＴＬＰ生成部２２１が新たなＴＬＰを生成して送信バッファ２１１に格納したことに応じて、図３に示したＴＬＰ管理テーブル２１３を管理部２１２が更新した場合を例示する。

【0096】

この場合、管理部２１２は、ＳＱ ｆｅｔｃｈ用ＭＲｄタイプに対応するエントリ５１において、滞留ＴＬＰ数に１を加算する。つまり、エントリ５１において、ＳＱ ｆｅｔｃｈ用ＭＲｄタイプの滞留ＴＬＰ数が０から１に更新される。

【0097】

また、管理部２１２は、エントリ５１のシーケンス番号フィールドに、新たに格納されたＳＱ ｆｅｔｃｈ用ＭＲｄ ＴＬＰに付与されたシーケンス番号“９”を追加する。つまり、シーケンス番号“９”が付与されたＳＱ ｆｅｔｃｈ用ＭＲｄ ＴＬＰが送信バッファ２１１に記憶されていることを示すように、エントリ５１が更新される。

【0098】

これにより、管理部２１２は、送信バッファ２１１に１つのＳＱ ｆｅｔｃｈ用ＭＲｄ ＴＬＰが記憶されていることを、管理できる。

【0099】

図９は、メモリシステム３におけるＴＬＰ消去制御動作の例を示すシーケンス図である。ＴＬＰ消去制御動作は、メモリシステム３からホスト２に送信されたＴＬＰに対するＡＣＫがホスト２から受信された場合に行われる。ＡＣＫは、対応するＴＬＰのシーケンス番号を含む。ＰＣＩｅ Ｉ／Ｆ２１は、ＡＣＫに含まれるシーケンス番号を用いて、ＡＣＫに対応するＴＬＰを特定する。ＰＣＩｅ Ｉ／Ｆ２１は、特定されたＴＬＰを送信バッファ２１１から消去する。

【0100】

管理部２１２は、ＴＬＰが送信バッファ２１１から消去されたことを検出する（Ｂ１）。そして、管理部２１２は、消去されたＴＬＰのＴＬＰタイプに対応するＴＬＰ管理テーブル２１３のエントリを更新する（Ｂ２）。具体的には、管理部２１２は、そのエントリにおいて、滞留ＴＬＰ数から１を減算する。また、管理部２１２は、そのエントリのシーケンス番号フィールドから、消去されたＴＬＰのシーケンス番号を削除する。さらに、管理部２１２は、減少した滞留ＴＬＰ数をＴＬＰ生成部２２０に通知してもよい（Ｂ３）。

【0101】

このように、管理部２１２は、送信バッファ２１１からＴＬＰが消去されたことに応じて、滞留ＴＬＰ数を更新する。したがって、管理部２１２は滞留ＴＬＰ数を適切に管理できる。

【0102】

図１０は、図９に示したＴＬＰ消去制御動作によって更新されたＴＬＰ管理テーブル２１３の例を示す。ここでは、ホスト２からＡＣＫが受信され、そのＡＣＫに対応するＣＱ ｅｎｔｒｙ用ＭＷｒ ＴＬＰが送信バッファ２１１から消去されたことに応じて、図８に示したＴＬＰ管理テーブル２１３を管理部２１２が更新した場合を例示する。

【0103】

この場合、管理部２１２は、ＣＱ ｅｎｔｒｙ用ＭＷｒタイプに対応するエントリ５２において、滞留ＴＬＰ数から１を減算する。つまり、エントリ５２において、ＣＱ ｅｎｔｒｙ用ＭＷｒタイプの滞留ＴＬＰ数が１から０に更新される。

【0104】

また、管理部２１２は、エントリ５２のシーケンス番号フィールドから、消去されたＣＱ ｅｎｔｒｙ用ＭＷｒ ＴＬＰに付与されたシーケンス番号“０”を削除する。つまり、送信バッファ２１１から消去された、シーケンス番号“０”が付与されたＣＱ ｅｎｔｒｙ用ＭＷｒ ＴＬＰを示さないように、エントリ５２が更新される。

【0105】

これにより、管理部２１２は、送信バッファ２１１にいずれのＣＱ ｅｎｔｒｙ用ＭＷｒ ＴＬＰも記憶されていないことを、管理できる。

【0106】

ここで、上限数の設定の有無に応じたバッファ滞留時間の差について説明する。図１１は、メモリシステム３において、（Ａ）上限数が設定されていない場合のバッファ滞留時間の例と、（Ｂ）上限数が設定されている場合のバッファ滞留時間の例とを示す。

【0107】

上限数が設定されていない場合、ＮＶＭｅコントローラ２２（より詳しくは、ＴＬＰ生成部２２０）は、送信バッファ２１１の最大ＴＬＰ数に達するまで、ＴＬＰを送信バッファ２１１に格納可能である。送信バッファ２１１に記憶されている複数のＴＬＰは、送信バッファ２１１に格納された順に、リンク３１を介してホスト２に送信される。

【0108】

例えば、図１１（Ａ）に示すように、ＮＶＭｅコントローラ２２が、送信バッファ２１１の最大ＴＬＰ数に達するまで、ＴＬＰ８１１～８２０を順に送信バッファ２１１に格納した場合を想定する。ＰＣＩｅ Ｉ／Ｆ２１は、ＴＬＰ８１１～８２０を、格納された順に、リンク３１を介してホスト２に送信する。したがって、最後に格納されたＴＬＰ８２０は、先に格納されていたＴＬＰ８１１～８１９全てが送信された後に、送信される。

【0109】

あるＴＬＰが送信バッファ２１１に記憶されている時間（バッファ滞留時間）は、そのＴＬＰが送信バッファ２１１に格納された際に送信バッファ２１１に既に格納されていたＴＬＰが、ホスト２に送信されるまでの時間を含む。そのため、あるＴＬＰのバッファ滞留時間は、そのＴＬＰが送信バッファ２１１に格納された際に送信バッファ２１１に既に格納されていたＴＬＰの数に応じて、長くなり得る。例えば、最後に格納されたＴＬＰ８２０のバッファ滞留時間８３は、ＴＬＰ８２０が格納された際に送信バッファ２１１に既に格納されていたＴＬＰ８１１～８１９がホスト２に送信されるまでの時間を含む。バッファ滞留時間８３が長いほど、ＴＬＰ８２０に対するホスト２による応答は遅延する。そのため、例えば、ＴＬＰ８２０がＳＱ ｆｅｔｃｈ用ＭＲｄ ＴＬＰであるならば、ＮＶＭｅコントローラ２２がＴＬＰ８２０を送信バッファ２１１に格納してから、ＴＬＰ８２０に対するホスト２からの応答に含まれるコマンドを取得するまでの時間が長くなる。

【0110】

これに対して、上限数が設定されている場合、ＮＶＭｅコントローラ２２は、あるＴＬＰタイプのＴＬＰを、そのＴＬＰタイプに対して設定されている上限数に達するまで、送信バッファ２１１に格納可能である。

【0111】

例えば、図１１（Ｂ）に示すように、ＮＶＭｅコントローラ２２がＴＬＰ８５１～８５５を順に送信バッファ２１１に格納した場合を想定する。ここでは、ＴＬＰ８５１～８５５が特定のＴＬＰタイプのＴＬＰであるものとする。また、この特定のＴＬＰタイプに対して設定されている上限数が５であるものとする。

【0112】

ＰＣＩｅ Ｉ／Ｆ２１は、ＴＬＰ８５１～８５５を、格納された順に、リンク３１を介してホスト２に送信する。したがって、最後に格納されたＴＬＰ８５５は、先に格納されていたＴＬＰ８５１～８５４全てが送信された後に、送信される。最後に格納されたＴＬＰ８５５のバッファ滞留時間８６は、ＴＬＰ８５５が格納された際に送信バッファ２１１に既に格納されていたＴＬＰ８５１～８５４がホスト２に送信されるまでの時間を含む。バッファ滞留時間８６は、送信バッファ２１１に同時に記憶されている特定のＴＬＰタイプのＴＬＰの数が上限数以下に制限されるので、図１１（Ａ）に示した上限数が設定されていない場合（より詳しくは、送信バッファ２１１の最大ＴＬＰ数に達するまでＴＬＰが格納された場合）のバッファ滞留時間８３よりも短くなる。そのため、例えば、ＴＬＰ８５５の後にＳＱ ｆｅｔｃｈ用ＭＲｄ ＴＬＰ８５６が送信バッファ２１１に格納されたならば、上限数が設定されていない場合と比較して、ＮＶＭｅコントローラ２２がＴＬＰ８５６を送信バッファ２１１に格納してから、ＴＬＰ８５６に対するホスト２からの応答に含まれるコマンドを取得するまでの時間が短縮され得る。

【0113】

図１２は、ＴＬＰが送信バッファ２１１を通過する速度を表すデータレート（バッファ通過データレート）の例を示す。ＴＬＰが送信バッファ２１１を通過する速度を表すデータレートは、例えば、リンク３１が準拠する世代のＰＣＩｅ規格で規定されたデータレートおよびＭＰＳに応じて変化する。

【0114】

リンク３１がＰＣＩｅ Ｇｅｎ２で規定されたデータレートで動作し、ＭＰＳが２５６バイトである場合、バッファ通過データレートは、例えば、１．８３ＧＢ／ｓである。リンク３１がＰＣＩｅ Ｇｅｎ２で規定されたデータレートで動作し、ＭＰＳが１Ｋバイトである場合、バッファ通過データレートは、例えば、１．９５ＧＢ／ｓである。

【0115】

リンク３１がＰＣＩｅ Ｇｅｎ４で規定されたデータレートで動作し、ＭＰＳが２５６バイトである場合、バッファ通過データレートは、例えば、７．２０ＧＢ／ｓである。リンク３１がＰＣＩｅ Ｇｅｎ４で規定されたデータレートで動作し、ＭＰＳが１Ｋバイトである場合、バッファ通過データレートは、例えば、７．７０ＧＢ／ｓである。

【0116】

リンク３１がＰＣＩｅ Ｇｅｎ５で規定されたデータレートで動作し、ＭＰＳが２５６バイトである場合、バッファ通過データレートは、例えば、１４．４０ＧＢ／ｓである。リンク３１がＰＣＩｅ Ｇｅｎ５で規定されたデータレートで動作し、ＭＰＳが１Ｋバイトである場合、バッファ通過データレートは、例えば、１５．３９ＧＢ／ｓである。

【0117】

したがって、リンク３１がＰＣＩｅ Ｇｅｎ４で規定されたデータレートで動作する場合のバッファ通過データレートは、リンク３１がＰＣＩｅ Ｇｅｎ２で規定されたデータレートで動作する場合のバッファ通過データレートの約４倍になる。また、リンク３１がＰＣＩｅ Ｇｅｎ５で規定されたデータレートで動作する場合のバッファ通過データレートは、リンク３１がＰＣＩｅ Ｇｅｎ２で規定されたデータレートで動作する場合のバッファ通過データレートの約８倍になる。

【0118】

送信バッファ２１１の最大ＴＬＰ数は、例えば、メモリシステム３で想定される最大データレートに基づいて決定される。メモリシステム３で想定される最大データレートは、メモリシステム３が準拠しているＰＣＩｅ規格の世代で規定された最大データレートである。メモリシステム３で想定される最大データレートよりもリンク３１が低いデータレートで動作する場合、送信バッファ２１１の最大ＴＬＰ数は、その低いデータレートに対して過剰になる。つまり、過剰な数のＴＬＰが送信バッファ２１１に滞留することになる。これによって、各ＴＬＰのバッファ滞留時間は長くなる。

【0119】

本実施形態に係るメモリシステム３では、図１１（Ｂ）に示すように、特定のＴＬＰタイプのＴＬＰが送信バッファ２１１に記憶されていることが許可される上限数が設定される。上限数は、例えば、バッファ通過データレートに基づいて決定される。リンク３１のデータレートが、メモリシステム３で想定される最大データレートよりも低い場合、上限数は、送信バッファ２１１の最大ＴＬＰ数よりも小さい。そして、上限数が設定されたＴＬＰタイプに対応するＴＬＰ生成部２２０は、そのＴＬＰタイプの滞留ＴＬＰ数が上限数を超えない範囲で、ＴＬＰを送信バッファ２１１に格納する。これにより、送信バッファ２１１を用いてＴＬＰをホスト２に送信する際のオーバーヘッドを低減できる。オーバーヘッドが低減されるほど、ＴＬＰに対する応答をホスト２から取得するまでの時間が短縮される。そして、単位期間においてホスト２から取得されるコマンドの数が増加し得る。したがって、メモリシステム３では、上限数が設定されない場合と比較して、例えば、ＮＡＮＤ型フラッシュメモリ４に対するアクセスを要求するコマンドが、単位期間においてホスト２から取得される数を増加させて、ＮＡＮＤ型フラッシュメモリ４に対するアクセス性能を向上できる。

【0120】

一例として、送信バッファ２１１の最大ＴＬＰ数が１２８であるケースを想定する。この最大ＴＬＰ数は、リンク３１がＰＣＩｅ Ｇｅｎ５で規定されたデータレートで動作することが想定された設計に基づくものである。リンク３１がＰＣＩｅ Ｇｅｎ５で規定されたデータレートで動作する場合、１つのＴＬＰ当たりの送信バッファ流出時間は、例えば、０．２マイクロ秒（μｓ）である。リンク３１がＰＣＩｅ Ｇｅｎ２で規定されたデータレートで動作する場合、１つのＴＬＰ当たりの送信バッファ流出時間は、例えば、１．６μｓである。送信バッファ流出時間は、送信バッファ２１１において、あるＴＬＰが送信対象になってからホスト２への送信が完了するまでの時間の平均である。あるＴＬＰは、そのＴＬＰが送信バッファ２１１に格納された際に既に記憶されていた全てのＴＬＰがホスト２に送信されたことに応じて、送信対象になる。

【0121】

このケースにおいて、リンク３１が想定通りにＰＣＩｅ Ｇｅｎ５で規定されたデータレートで動作する場合のバッファ滞留時間は、最大２５．６μｓ（＝０．２μｓ×１２８）である。

【0122】

ここで、リンク３１が実際にはＰＣＩｅ Ｇｅｎ２で規定されたデータレートで動作する際に、上限数を設定しない場合と、上限数を設定した場合とを考える。

【0123】

リンク３１が実際にはＰＣＩｅ Ｇｅｎ２で規定されたデータレートで動作し、上限数を設定しない場合、バッファ滞留時間は、最大２０４．８μｓ（＝１．６μｓ×１２８）である。したがって、ＰＣＩｅ Ｇｅｎ２でのバッファ滞留時間の最大値は、ＰＣＩｅ Ｇｅｎ５でのバッファ滞留時間の約１０倍になる。

【0124】

これに対して、リンク３１が実際にはＰＣＩｅ Ｇｅｎ２で規定されたデータレートで動作し、上限数を１６に設定した場合、バッファ滞留時間は、最大２５．６μｓ（＝１．６μｓ×１６）である。したがって、上限数を１６に設定することで、リンク３１がＰＣＩｅ Ｇｅｎ２で規定されたデータレートで動作する場合にも、リンク３１がＰＣＩｅ Ｇｅｎ５で規定されたデータレートで動作する場合と同様に、バッファ滞留時間の最大値を２５．６μｓに短縮できる。

【0125】

次いで、図１３から図１５を参照して、メモリシステム３において実行される処理について説明する。

【0126】

図１３は、ＮＶＭｅコントローラ２２のＴＬＰ生成部２２０によって実行される格納制御処理の手順の例を示すフローチャートである。格納制御処理は、送信バッファ２１１へのＴＬＰの格納を制御する処理である。ＴＬＰ生成部２２０は、ＴＬＰ生成部２２０に対応するＴＬＰタイプ（対象ＴＬＰタイプ）のＴＬＰを生成すべき場合に、格納制御処理を実行する。ここでは、送信バッファ２１１にＴＬＰを記憶可能な空き領域があること（すなわち、総滞留ＴＬＰ数が最大ＴＬＰ数に達していないこと）を想定する。

【0127】

まず、ＴＬＰ生成部２２０は、対象ＴＬＰタイプに対して上限数が設定されているか否かを判定する（ステップＳ１１）。対象ＴＬＰタイプに対する上限数は、送信バッファ２１１に記憶されていることが許可される対象ＴＬＰタイプのＴＬＰの数の上限である。

【0128】

対象ＴＬＰタイプに対して上限数が設定されていない場合（ステップＳ１１でｎｏ）、ＴＬＰ生成部２２０はＴＬＰ（すなわち、対象ＴＬＰタイプのＴＬＰ）を生成する（ステップＳ１２）。そして、ＴＬＰ生成部２２０は、生成されたＴＬＰを送信バッファ２１１に格納し（ステップＳ１３）、格納制御処理を終了する。

【0129】

これに対して、対象ＴＬＰタイプに対して上限数が設定されている場合（ステップＳ１１でｙｅｓ）、ＴＬＰ生成部２２０は、送信バッファ２１１に記憶されている対象ＴＬＰタイプのＴＬＰの数（第１滞留ＴＬＰ数）を取得する（ステップＳ１４）。第１滞留ＴＬＰ数は、例えば、管理部２１２によってＴＬＰ生成部２２０に通知される。ＴＬＰ生成部２２０は、第１滞留ＴＬＰ数の通知を、管理部２１２に要求してもよい。ＴＬＰ生成部２２０は、取得された第１滞留ＴＬＰ数が、対象ＴＬＰタイプに対する上限数未満であるか否かを判定する（ステップＳ１５）。

【0130】

第１滞留ＴＬＰ数が対象ＴＬＰタイプに対する上限数以上である場合（ステップＳ１５でｎｏ）、ＴＬＰ生成部２２０による処理はステップＳ１４に戻る。つまり、送信バッファ２１１に滞留している対象ＴＬＰタイプのＴＬＰの数が、対象ＴＬＰタイプに対する上限数に達している間、ＴＬＰ生成部２２０は、対象ＴＬＰタイプのＴＬＰを送信バッファ２１１に新たに格納することを待つように動作する。

【0131】

第１滞留ＴＬＰ数が対象ＴＬＰタイプに対する上限数未満である場合（ステップＳ１５でｙｅｓ）、ＴＬＰ生成部２２０はＴＬＰを生成する（ステップＳ１２）。そして、ＴＬＰ生成部２２０は、生成されたＴＬＰを送信バッファ２１１に格納し（ステップＳ１３）、格納制御処理を終了する。

【0132】

以上の格納制御処理により、ＴＬＰ生成部２２０は、対象ＴＬＰタイプに対して上限数が設定されていない場合と、第１滞留ＴＬＰ数が対象ＴＬＰタイプに対する上限数未満である場合とに、対象ＴＬＰタイプのＴＬＰを送信バッファ２１１に格納できる。また、ＴＬＰ生成部２２０は、第１滞留ＴＬＰ数が対象ＴＬＰタイプに対する上限数以上である場合、対象ＴＬＰタイプのＴＬＰを送信バッファ２１１に新たに格納しないように制御できる。

【0133】

図１４は、ＰＣＩｅ Ｉ／Ｆ２１の管理部２１２によって実行される第１更新処理の手順の例を示すフローチャートである。第１更新処理は、送信バッファ２１１に新たに格納されたＴＬＰに基づいて、ＴＬＰ管理テーブル２１３を更新する処理である。管理部２１２は、例えば、ＴＬＰが送信バッファ２１１に新たに格納されたことに応じて、第１更新処理を実行する。以下では、送信バッファ２１１に新たに格納されたＴＬＰを、対象ＴＬＰと称する。

【0134】

まず、管理部２１２は、対象ＴＬＰのシーケンス番号（以下、第１シーケンス番号と称する）を取得する（ステップＳ２１）。管理部２１２は、ＴＬＰ管理テーブル２１３において、対象ＴＬＰのＴＬＰタイプに対応するエントリ（以下、第１エントリと称する）を特定する（ステップＳ２２）。管理部２１２は、例えば、複数のＴＬＰ生成部２２０のいずれが対象ＴＬＰを送信バッファ２１１に格納したかに基づいて、対象ＴＬＰのＴＬＰタイプを特定する。あるいは、対象ＴＬＰに、対応するＴＬＰタイプを示す情報が付与されていてもよい。

【0135】

次いで、管理部２１２は、第１エントリにおいて、滞留ＴＬＰ数に１を加算する（ステップＳ２３）。そして、管理部２１２は、第１エントリのシーケンス番号フィールドに、第１シーケンス番号を追加し（ステップＳ２４）、第１更新処理を終了する。

【0136】

以上の第１更新処理により、管理部２１２は、ＴＬＰが送信バッファ２１１に格納されたことに応じて、そのＴＬＰのＴＬＰタイプに関連付けられた滞留ＴＬＰ数を１増加させることができる。また、管理部２１２は、シーケンス番号を用いて、そのＴＬＰが送信バッファ２１１に記憶されていることを管理できる。

【0137】

図１５は、ＰＣＩｅ Ｉ／Ｆ２１の管理部２１２によって実行される第２更新処理の手順の例を示すフローチャートである。第２更新処理は、送信バッファ２１１から消去されたＴＬＰに基づいて、ＴＬＰ管理テーブル２１３を更新する処理である。ＴＬＰは、対応するＡＣＫがホスト２から受信された場合に、送信バッファ２１１から消去される。管理部２１２は、例えば、送信バッファ２１１からＴＬＰが消去されたことに応じて、第２更新処理を実行する。

【0138】

まず、管理部２１２は、ホスト２から受信されたＡＣＫから、ＴＬＰのシーケンス番号（以下、第２シーケンス番号と称する）を取得する（ステップＳ３１）。管理部２１２は、ＴＬＰ管理テーブル２１３において、第２シーケンス番号を含むエントリ（以下、第２エントリと称する）を特定する（ステップＳ３２）。つまり、特定される第２エントリは、第２シーケンス番号を少なくとも示すシーケンス番号フィールドを含む。

【0139】

次いで、管理部２１２は、第２エントリにおいて、滞留ＴＬＰ数から１を減算する（ステップＳ３３）。そして、管理部２１２は、第２エントリのシーケンス番号フィールドから、第２シーケンス番号を削除し（ステップＳ３４）、第２更新処理を終了する。

【0140】

以上の第２更新処理により、管理部２１２は、ＴＬＰが送信バッファ２１１から消去されたことに応じて、そのＴＬＰのＴＬＰタイプに関連付けられた滞留ＴＬＰ数を１減少させることができる。また、管理部２１２は、第２シーケンス番号をＴＬＰ管理テーブル２１３（より詳しくは、第２エントリ）から削除することにより、消去されたＴＬＰの管理を終了できる。

【0141】

以上説明したように、実施形態によれば、不揮発性メモリに対するアクセス性能を向上できる。送信バッファ２１１は、ホスト２に送信されるべきパケット（例えば、ＴＬＰ）を第１上限数まで記憶可能である。ＮＶＭｅコントローラ２２（より詳しくは、ＴＬＰ生成部２２０）は、ＮＡＮＤ型フラッシュメモリ４に対するアクセスに関連するパケットを生成し、生成されたパケットを送信バッファ２１１に格納する。ＰＣＩｅ Ｉ／Ｆ２１は、送信バッファ２１１に１つ以上のパケットが記憶されている場合、１つ以上のパケットを送信バッファ２１１に記憶された順にホスト２に送信する。ＮＶＭｅコントローラ２２またはＰＣＩｅ Ｉ／Ｆ２１は、パケットを、送信バッファ２１１に記憶されていることが許可される数が第１上限数に制限される第１タイプのパケットと、送信バッファ２１１に記憶されていることが許可される数が第１上限数より小さい第２上限数に制限される第２タイプのパケットと、に分類する。ＮＶＭｅコントローラ２２は、第１タイプのパケットが生成されるべき場合、送信バッファ２１１に記憶されているパケットの数を示す第１滞留パケット数が、第１上限数未満であるならば、第１タイプの第１パケットを生成し、生成された第１パケットを送信バッファ２１１に格納し、第１滞留パケット数が第１上限数以上であるならば、第１パケットを生成しないか、あるいは生成された第１パケットを送信バッファ２１１に格納しない。ＮＶＭｅコントローラ２２は、第２タイプのパケットが生成されるべき場合、送信バッファ２１１に記憶されている第２タイプのパケットの数を示す第２滞留パケット数が、第２上限数未満であるならば、第２タイプの第２パケットを生成し、生成された第２パケットを送信バッファ２１１に格納し、第２滞留パケット数が第２上限数以上であるならば、第２パケットを生成しないか、あるいは生成された第２パケットを送信バッファ２１１に格納しない。

【0142】

以上の構成により、送信バッファ２１１に記憶されている第２タイプのパケットの数は、第２上限数以下に制約される。これにより、送信バッファ２１１を用いてパケットをホスト２に送信する際のオーバーヘッドを低減できる。オーバーヘッドが低減されるほど、パケットに対する応答をホスト２から取得するまでの時間が短縮される。そして、単位期間においてホスト２から取得されるコマンドの数が増加し得る。したがって、メモリシステム３では、上限数が設定されない場合と比較して、例えば、ＮＡＮＤ型フラッシュメモリ４に対するアクセスを要求するコマンドが、単位期間においてホスト２から取得される数を増加させて、ＮＡＮＤ型フラッシュメモリ４に対するアクセス性能を向上できる。

【0143】

本実施形態に記載された様々な機能の各々は、回路（処理回路）によって実現されてもよい。処理回路の例には、中央処理装置（ＣＰＵ）のような、プログラムされたプロセッサが含まれる。このプロセッサは、メモリに格納されたコンピュータプログラム（命令群）を実行することによって、記載された機能それぞれを実行する。このプロセッサは、電気回路を含むマイクロプロセッサであってもよい。処理回路の例には、デジタル信号プロセッサ（ＤＳＰ）、特定用途向け集積回路（ＡＳＩＣ）、マイクロコントローラ、コントローラ、他の電気回路部品も含まれる。本実施形態に記載されたＣＰＵ以外の他のコンポーネントの各々もまた処理回路によって実現されてもよい。

【0144】

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

【符号の説明】

【0145】

１…情報処理システム、２…ホスト、３…メモリシステム、４…ＮＡＮＤ型フラッシュメモリ、５…ＤＲＡＭ、６…コントローラ、１０…バス、１１…ＣＰＵ、１２…ＮＡＮＤ Ｉ／Ｆ、１３…ＤＲＡＭ Ｉ／Ｆ、１４…ホストＩ／Ｆ、２１…ＰＣＩｅ Ｉ／Ｆ、２２…ＮＶＭｅコントローラ、３１…リンク、２１１…送信バッファ、２１２…管理部、２１３…ＴＬＰ管理テーブル、２２０…ＴＬＰ生成部、２２１…ＳＱ ｆｅｔｃｈ用ＭＲｄ ＴＬＰ生成部、２２２…ＣＱ ｅｎｔｒｙ用ＭＷｒ ＴＬＰ生成部、２２３…リードデータ用ＭＷｒ ＴＬＰ生成部、２２４…ライトデータ用ＭＲｄ ＴＬＰ生成部。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】