(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2023162378
(43)【公開日】2023-11-08
(54)【発明の名称】半導体素子
(51)【国際特許分類】
H01L 33/20 20100101AFI20231031BHJP
H01L 33/16 20100101ALI20231031BHJP
H01L 33/32 20100101ALI20231031BHJP
H01L 33/38 20100101ALI20231031BHJP
H01S 5/22 20060101ALI20231031BHJP
H01S 5/343 20060101ALI20231031BHJP
H01S 5/042 20060101ALI20231031BHJP
【ＦＩ】
H01L33/20
H01L33/16
H01L33/32
H01L33/38
H01S5/22
H01S5/343 610
H01S5/042 612
【審査請求】有
【請求項の数】16
【出願形態】ＯＬ
(21)【出願番号】P 2023141584
(22)【出願日】2023-08-31
(62)【分割の表示】P 2021553694の分割
【原出願日】2020-10-29
(31)【優先権主張番号】P 2019196342
(32)【優先日】2019-10-29
(33)【優先権主張国・地域又は機関】JP
(71)【出願人】
【識別番号】000006633
【氏名又は名称】京セラ株式会社
(74)【代理人】
【識別番号】110000338
【氏名又は名称】弁理士法人 ＨＡＲＡＫＥＮＺＯ ＷＯＲＬＤ ＰＡＴＥＮＴ ＆ ＴＲＡＤＥＭＡＲＫ
(72)【発明者】
【氏名】村川 賢太郎
(57)【要約】 （修正有）
【課題】電極のＧａＮ系半導体に対するオーミック接触性を改善する。
【解決手段】窒化ガリウムを有する半導体素子Ｓであって、第１領域および前記第１領域より突出した帯状の凸部または前記第１領域より凹んだ帯状の凹部である第２領域を含む第１面３１を有する半導体層を備え、前記第１面のうち、前記第１領域または前記第２領域の表面の少なくとも一方は、（０００－１）面方位および（１－１００）面方位とは異なる面方位を含む結晶面を有している。
【選択図】図１
【解決手段】窒化ガリウムを有する半導体素子Ｓであって、第１領域および前記第１領域より突出した帯状の凸部または前記第１領域より凹んだ帯状の凹部である第２領域を含む第１面３１を有する半導体層を備え、前記第１面のうち、前記第１領域または前記第２領域の表面の少なくとも一方は、（０００－１）面方位および（１－１００）面方位とは異なる面方位を含む結晶面を有している。
【選択図】図１
【特許請求の範囲】
【請求項1】
窒化ガリウムを有する半導体素子であって、
第１領域および前記第１領域より突出した帯状の凸部または前記第１領域より凹んだ帯状の凹部である第２領域を含む第１面を有する半導体層を備え、
前記第１面のうち、前記第１領域または前記第２領域の表面の少なくとも一方は、（０００－１）面方位および（１－１００）面方位とは異なる面方位を含む結晶面を有しており、
前記半導体層は、前記第１面と対向する第２面をさらに有しており、
前記第２面はリッジを有し、
前記凸部は、互いに異なる面方位からなる３以上の結晶面を有している、半導体素子。
第１領域および前記第１領域より突出した帯状の凸部または前記第１領域より凹んだ帯状の凹部である第２領域を含む第１面を有する半導体層を備え、
前記第１面のうち、前記第１領域または前記第２領域の表面の少なくとも一方は、（０００－１）面方位および（１－１００）面方位とは異なる面方位を含む結晶面を有しており、
前記半導体層は、前記第１面と対向する第２面をさらに有しており、
前記第２面はリッジを有し、
前記凸部は、互いに異なる面方位からなる３以上の結晶面を有している、半導体素子。
【請求項2】
請求項１に記載の半導体素子であって、
前記第１面のうち、前記第１領域または前記第２領域の表面の少なくとも一方は、前記第２面が有する面方位に対向した面方位と異なる面方位を含む結晶面を有している、半導体素子。
前記第１面のうち、前記第１領域または前記第２領域の表面の少なくとも一方は、前記第２面が有する面方位に対向した面方位と異なる面方位を含む結晶面を有している、半導体素子。
【請求項3】
請求項１または２に記載の半導体素子であって、
前記凸部の前記３以上の結晶面のうち１つは、（０００－１）面方位および（１－１００）面方位を含む結晶面である、半導体素子。
前記凸部の前記３以上の結晶面のうち１つは、（０００－１）面方位および（１－１００）面方位を含む結晶面である、半導体素子。
【請求項4】
請求項１～３のいずれかに記載の半導体素子であって、
前記第１領域の表面は、前記第２領域の表面と異なる面方位を含む結晶面を有している、半導体素子。
前記第１領域の表面は、前記第２領域の表面と異なる面方位を含む結晶面を有している、半導体素子。
【請求項5】
請求項１～３のいずれかに記載の半導体素子であって、
前記第１領域の表面は、前記第２領域の表面と同一の面方位を含む結晶面を有している、半導体素子。
前記第１領域の表面は、前記第２領域の表面と同一の面方位を含む結晶面を有している、半導体素子。
【請求項6】
請求項１～５のいずれかに記載の半導体素子であって、
前記第１面の前記第１領域および前記第２領域に配された第１電極を、さらに備える、
半導体素子。
前記第１面の前記第１領域および前記第２領域に配された第１電極を、さらに備える、
半導体素子。
【請求項7】
請求項６に記載の半導体素子であって、
前記第１電極は、ｎ型電極である、半導体素子。
前記第１電極は、ｎ型電極である、半導体素子。
【請求項8】
請求項１～７のいずれかに記載の半導体素子であって、
前記第２面に配された第２電極をさらに有している、半導体素子。
前記第２面に配された第２電極をさらに有している、半導体素子。
【請求項9】
請求項１～８のいずれかに記載の半導体素子であって、
前記第１領域の表面は、（０００－１）面方位である、半導体素子。
前記第１領域の表面は、（０００－１）面方位である、半導体素子。
【請求項10】
請求項１～９のいずれかに記載の半導体素子であって、
前記第２領域の表面は、（０００－１）面方位である、半導体素子。
前記第２領域の表面は、（０００－１）面方位である、半導体素子。
【請求項11】
請求項１～１０のいずれかに記載の半導体素子であって、
前記第１面は、前記第２領域と、前記第２領域を挟んだ複数の第１領域を有している、半導体素子。
前記第１面は、前記第２領域と、前記第２領域を挟んだ複数の第１領域を有している、半導体素子。
【請求項12】
請求項１１に記載の半導体素子であって、
前記複数の第１領域の表面は、（０００－１）面方位および（１－１００）面方位とは異なる面方位を含む結晶面を有している、半導体素子。
前記複数の第１領域の表面は、（０００－１）面方位および（１－１００）面方位とは異なる面方位を含む結晶面を有している、半導体素子。
【請求項13】
請求項１～１１のいずれかに記載の半導体素子であって、
前記第１領域の表面は、（０００－１）面方位および（１－１００）面方位とは異なる面方位を含む結晶面を有している、半導体素子。
前記第１領域の表面は、（０００－１）面方位および（１－１００）面方位とは異なる面方位を含む結晶面を有している、半導体素子。
【請求項14】
請求項６または７に記載の半導体素子であって、
前記第１電極と前記第１領域との接触領域は、前記第１電極と前記第２領域との接触領域よりも大きい、半導体素子。
前記第１電極と前記第１領域との接触領域は、前記第１電極と前記第２領域との接触領域よりも大きい、半導体素子。
【請求項15】
請求項６または７に記載の半導体素子であって、
前記第１電極と前記第１領域との接触領域において、（０００－１）面方位または（１－１００）面方位を含む結晶面の面積は、（０００－１）面方位および（１－１００）面方位とは異なる面方位を含む結晶面の面積よりも小さい、半導体素子。
前記第１電極と前記第１領域との接触領域において、（０００－１）面方位または（１－１００）面方位を含む結晶面の面積は、（０００－１）面方位および（１－１００）面方位とは異なる面方位を含む結晶面の面積よりも小さい、半導体素子。
【請求項16】
請求項６または７に記載の半導体素子であって、
前記第１電極と前記第２領域との接触領域において、（０００－１）面方位または（１－１００）面方位を含む結晶面の面積は、（０００－１）面方位および（１－１００）面方位とは異なる面方位を含む結晶面の面積よりも小さい、半導体素子。
前記第１電極と前記第２領域との接触領域において、（０００－１）面方位または（１－１００）面方位を含む結晶面の面積は、（０００－１）面方位および（１－１００）面方位とは異なる面方位を含む結晶面の面積よりも小さい、半導体素子。
【請求項17】
請求項１６に記載の半導体素子であって、
前記凹部は、互いに異なる面方位から成る複数の結晶面を有している、半導体素子。
前記凹部は、互いに異なる面方位から成る複数の結晶面を有している、半導体素子。
【請求項18】
請求項１７に記載の半導体素子であって、
前記凹部の前記複数の結晶面のうち１つは、（０００－１）面方位および（１－１００）面方位を含む結晶面である、半導体素子。
前記凹部の前記複数の結晶面のうち１つは、（０００－１）面方位および（１－１００）面方位を含む結晶面である、半導体素子。
【請求項19】
請求項１～１８のいずれかに記載の半導体素子であって、
前記第１領域は、粗面領域をさらに有している、半導体素子。
前記第１領域は、粗面領域をさらに有している、半導体素子。
【請求項20】
基板を準備する工程と、
前記基板の第１面上に窒化ガリウムを有する半導体層を形成する工程と、
前記半導体層を前記基板から剥離する工程と、を備え、
前記半導体層を前記基板から剥離するときに、剥離面が（０００－１）面方位および（１－１００）面方位とは異なる面方位を含む結晶面となるように剥離する、半導体素子の製造方法。
前記基板の第１面上に窒化ガリウムを有する半導体層を形成する工程と、
前記半導体層を前記基板から剥離する工程と、を備え、
前記半導体層を前記基板から剥離するときに、剥離面が（０００－１）面方位および（１－１００）面方位とは異なる面方位を含む結晶面となるように剥離する、半導体素子の製造方法。
【請求項21】
請求項２０に記載の半導体素子の製造方法であって、
前記半導体層を前記基板から剥離するときに、前記半導体層に接続している前記基板の一部とともに、前記半導体層を剥離する、半導体素子の製造方法。
前記半導体層を前記基板から剥離するときに、前記半導体層に接続している前記基板の一部とともに、前記半導体層を剥離する、半導体素子の製造方法。
【請求項22】
請求項２１に記載の半導体素子の製造方法であって、
前記半導体層を前記基板から剥離するときに、前記半導体層の一部が前記基板上に残存するように、前記半導体層を剥離する、半導体素子の製造方法。
前記半導体層を前記基板から剥離するときに、前記半導体層の一部が前記基板上に残存するように、前記半導体層を剥離する、半導体素子の製造方法。
【請求項23】
請求項２０～２２のいずれかに記載の半導体素子の製造方法であって、
前記半導体層を形成する前に、前記基板の前記第１面上に、前記半導体層の成長の起点になる領域を露出させつつマスクを形成する工程を、さらに備え、
前記半導体層は、前記領域から前記マスクの表面に沿って成長する、半導体素子の製造方法。
前記半導体層を形成する前に、前記基板の前記第１面上に、前記半導体層の成長の起点になる領域を露出させつつマスクを形成する工程を、さらに備え、
前記半導体層は、前記領域から前記マスクの表面に沿って成長する、半導体素子の製造方法。
【請求項24】
請求項２３に記載の半導体素子の製造方法であって、
前記マスクの表面のうち前記半導体層が成長する表面は、凹凸を有している、半導体素子の製造方法。
前記マスクの表面のうち前記半導体層が成長する表面は、凹凸を有している、半導体素子の製造方法。
【請求項25】
窒化ガリウムを有する半導体素子であって、
第１領域および前記第１領域に隣接した第２領域を含む第１面を有する、基板を起点にエピタキシャル成長させた半導体層を、備え、
前記第２領域は、前記基板から分離したときに形成される剥離面であり、
前記剥離面は、（０００－１）面方位および（１－１００）面方位とは異なる面方位を含む結晶面を有している、半導体素子。
第１領域および前記第１領域に隣接した第２領域を含む第１面を有する、基板を起点にエピタキシャル成長させた半導体層を、備え、
前記第２領域は、前記基板から分離したときに形成される剥離面であり、
前記剥離面は、（０００－１）面方位および（１－１００）面方位とは異なる面方位を含む結晶面を有している、半導体素子。
【請求項26】
請求項２５に記載の半導体素子であって、
前記第２領域は、前記第１領域よりも突出する凸部を有し、
前記凸部は、第１凸領域と、前記第１凸領域よりも不純物濃度の少ない第２凸領域を有している、半導体素子。
前記第２領域は、前記第１領域よりも突出する凸部を有し、
前記凸部は、第１凸領域と、前記第１凸領域よりも不純物濃度の少ない第２凸領域を有している、半導体素子。
【請求項27】
請求項２６に記載の半導体素子であって、
前記第１凸領域は、前記第２凸領域よりも先端に位置している、半導体素子。
前記第１凸領域は、前記第２凸領域よりも先端に位置している、半導体素子。
【請求項28】
請求項２６に記載の半導体素子であって、
前記凸部は、第１凸領域と、前記第１凸領域よりも転位密度の少ない第２凸領域を有している、半導体素子。
前記凸部は、第１凸領域と、前記第１凸領域よりも転位密度の少ない第２凸領域を有している、半導体素子。
【請求項29】
請求項２６に記載の半導体素子であって、
前記凸部は、前記第１凸領域と前記第２凸領域とが接続した接続部を有しており、
前記接続部の転位密度は、前記第１凸領域よりも大きい、半導体素子。
前記凸部は、前記第１凸領域と前記第２凸領域とが接続した接続部を有しており、
前記接続部の転位密度は、前記第１凸領域よりも大きい、半導体素子。
【請求項30】
請求項２７に記載の半導体素子であって、
前記凸部は、前記第１凸領域と前記第２凸領域とが接続した接続部を有しており、
前記接続部の転位密度は、前記第２凸領域よりも大きい、半導体素子。
前記凸部は、前記第１凸領域と前記第２凸領域とが接続した接続部を有しており、
前記接続部の転位密度は、前記第２凸領域よりも大きい、半導体素子。
【請求項31】
請求項２６に記載の半導体素子であって、
前記第１凸領域は、前記第２凸領域よりも広い、半導体素子。
前記第１凸領域は、前記第２凸領域よりも広い、半導体素子。
【発明の詳細な説明】
【技術分野】
【0001】
本開示は、ＧａＮ系半導体からなる半導体素子および半導体素子の製造方法に関する。
【背景技術】
【0002】
従来の半導体素子および半導体素子の製造方法は、たとえば特許文献１に記載されている。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特開２０１１－６６３９８号公報
【発明の概要】
【0004】
本開示の半導体素子は、窒化ガリウムを有する半導体素子であって、第１領域および前記第１領域より突出した帯状の凸部または前記第１領域より凹んだ帯状の凹部である第２領域を含む第１面を有する半導体層を備え、前記第１面のうち、前記第１領域または前記第２領域の表面の少なくとも一方は、（０００－１）面方位および（１－１００）面方位とは異なる面方位を含む結晶面を有している。
【0005】
また本開示の半導体素子の製造方法は、基板を準備する工程と、前記基板の第１面上に窒化ガリウムを有する半導体層を形成する工程と、前記半導体層を前記基板から剥離する工程と、を備え、前記半導体層を前記基板から剥離するときに、剥離面が（０００－１）面方位および（１－１００）面方位とは異なる面方位を含む結晶面となるように剥離する。
【0006】
また本開示の半導体素子は、窒化ガリウムを有する半導体素子であって、第１領域および前記第１領域に隣接した第２領域を含む第１面を有する、基板を起点にエピタキシャル成長させた半導体層を、備え、前記第２領域は、前記基板から分離したときに形成される剥離面であり、前記剥離面は、（０００－１）面方位および（１－１００）面方位とは異なる面方位を含む結晶面を有している。
【図面の簡単な説明】
【0007】
本開示の目的、特色、および利点は、下記の詳細な説明と図面とからより明確になるであろう。
【図1】本開示の一実施形態の半導体素子を模式的に示す断面図である。
【図2】本開示の半導体素子の製造方法を説明するための図である。
【図3】ベース基板１の開口部付近の断面形状を示す拡大写真である。
【図4】ベース基板１の開口部付近の断面形状を示す拡大写真である。
【図5A】ベース基板１の第１ベース面上に堆積抑制マスクが積層された状態を模式的に示す断面図である。
【図5B】堆積抑制マスク上に半導体層が形成された状態を模式的に示す断面図である。
【図5C】半導体層にリッジが形成された状態を模式的に示す断面図である。
【図5D】リッジを有する半導体層の平面部にｎ型絶縁層が形成された状態を模式的に示す断面図である。
【図5E】リッジおよび絶縁層上にｐ型電極が積層された状態を模式的に示す断面図である。
【図5F】ｐ型電極上に電極パッドが積層された状態を模式的に示す断面図である。
【図5G】堆積抑制マスクが除去された状態を模式的に示す断面図である。
【図5H】ベース基板から分離された半導体レーザ素子を表裏反転した状態を模式的に示す断面図である。
【図5I】半導体レーザ素子の第２ベース面上にｎ型電極が積層された状態を模式的に示す断面図である。
【図5J】一対の共振器面が端面コートされた状態を模式的に示す断面図である。
【図5K】ｎ型電極を介して半導体レーザ素子が実装基板に接合された状態を模式的に示す断面図である。
【図7】本開示の一実施形態の半導体素子を模式的に示す断面図である。
【発明を実施するための形態】
【0008】
まず、本開示に係る半導体素子および半導体素子に製造方法が基礎とする構成について説明する。
【0009】
従来、半導体素子および半導体素子の製造方法は、たとえば前述の特許文献１に記載されるように、Ｃ面サファイア基板および（１１１）面方位のシリコン基板等のＧａＮ系半導体とは異なる物質からなるベース基板に、複数のストライプ状の開口を有するマスク層を形成し、開口から露出するベース基板の表面上にＧａＮ系半導体層を（０００１）面方位に選択成長させて、ＧａＮ系半導体素子を製造する。
【0010】
このような半導体素子の製造方法により製造されたＧａＮ系半導体層には電極が形成されるが、電極のＧａＮ系半導体に対するオーミック接触性などには、改善の余地があった。
【0011】
以下、本開示の実施形態について、図面を参照しつつ説明する。図面は図解を容易にするため、模式的に示されている。
【0012】
（第１実施形態）
図１は本開示の一実施形態の半導体素子を示す断面図である。本実施形態の半導体素子Ｓは、ＧａＮ系半導体から成り、ＧａＮ系半導体の（０００１）面方位（（０００１）面３２に垂直な方向）に結晶成長した結晶構造を有する。また、後述の図２に示すように、ベース基板１の一方主面である平面状の第１ベース面１ａに対向する、ＧａＮ系半導体の（０００－１）面方位の第１面３１を有する。第１面３１は、平面状の第１領域Ｗ１と、第１領域Ｗ１よりも突出した第２領域Ｗ２とを有している。したがって、第１面３１は、（０００－１）面とは異なる面方位を含む３つの結晶面１０ａ，１０ｂ，１０ｃ（第２領域Ｗ２）と、これらの結晶面１０ａ，１０ｂ，１０ｃの＜１１－２０＞方向（図１の左右方向）に位置する２つの窒素極性面（以下、「Ｎ面」ともいう）１０ｄ，１０ｅ（第１領域Ｗ１）と、を有する。
図１は本開示の一実施形態の半導体素子を示す断面図である。本実施形態の半導体素子Ｓは、ＧａＮ系半導体から成り、ＧａＮ系半導体の（０００１）面方位（（０００１）面３２に垂直な方向）に結晶成長した結晶構造を有する。また、後述の図２に示すように、ベース基板１の一方主面である平面状の第１ベース面１ａに対向する、ＧａＮ系半導体の（０００－１）面方位の第１面３１を有する。第１面３１は、平面状の第１領域Ｗ１と、第１領域Ｗ１よりも突出した第２領域Ｗ２とを有している。したがって、第１面３１は、（０００－１）面とは異なる面方位を含む３つの結晶面１０ａ，１０ｂ，１０ｃ（第２領域Ｗ２）と、これらの結晶面１０ａ，１０ｂ，１０ｃの＜１１－２０＞方向（図１の左右方向）に位置する２つの窒素極性面（以下、「Ｎ面」ともいう）１０ｄ，１０ｅ（第１領域Ｗ１）と、を有する。
【0013】
このような複数の結晶面は、後述するように、ベース基板１から半導体層３を剥離することによって形成された帯状の凸部９の破断面１０ａ、一方の側面１０ｂ、他方の側面１０ｃによって構成され、３以上の面方位が互いに異なる結晶面を有する。このような複数の結晶面１０ａ，１０ｂ，１０ｃは、凸部９によって形成されるので、（０００－１）面から該（０００－１）面方位（（０００－１）面に垂直な方向）に突出している。
【0014】
凸部９は、ベース基板１からエピタキシャル成長（ＥＬＯ；Epitaxial Lateral Overgrowth）したＧａＮ半導体である半導体層３のＮ面に、ＧａＮ半導体が突出した構造として実現されるので、Ｎ面（０００－１）以外の結晶面を露出させることができる。凸部９には、堆積抑制マスクを形成する際にすでに存在していたＧａＮが含まれ、ベース基板１側の不純物、例えばＳｉのドープ量を調整することによって、オーミック接触性を向上することができる。
【0015】
凸部９では、前述のように、３つの方位の異なる結晶面１０ａ，１０ｂ，１０ｃが露出するので、よりオーミック接触をとりやすくなる。３つの結晶面１０ａ，１０ｂ，１０ｃは、窒素極性面１０ｄ，１０ｅ以外の結晶面、例えばＭ面（１－１００）、Ａ面（１１－２０）、Ｒ面（１－１０２）が露出することになる。そして、ｎ型電極１２を複数の結晶面１０ａ，１０ｂ，１０ｃおよび窒素極性面１０ｄ，１０ｅに連続して形成される。これにより、ｎ型電極１２とのオーミック接触性を大幅に向上させて、ｎ型電極１２の密着性および安定性を向上させることができる。半導体層３の第１面３１に対向する第２面３２には、第２電極として、後述のｐ型電極１４が配される。
【0016】
オーミック接触性を判断するためのオーミック抵抗は、例えば、ＴＬＭ（Transmission Line Model）法またはＣＴＬＭ（Circular Transmission Line Model）法によって測定することができる。
【0017】
本実施形態における半導体素子は、第１面３１の中央部に凸部９を有していてもよい。言い換えれば、第１面３１は、第２領域Ｗ２を挟んだ複数の第１領域Ｗ１を有している。
【0018】
また、第１領域Ｗ１の表面は、第２領域Ｗ２の表面と同一の面方位を含む結晶面を有していてもよい。この場合、例えば、第２領域Ｗ２の一部の表面（例えば１０ａ）を研磨することによって、第１領域Ｗ１および第２領域Ｗ２が（０００－１）面方位の結晶面を有していてもよい。
【0019】
また、本実施形態における半導体素子において第１電極１２と第１領域Ｗ１との接触領域は、第１電極１２と前記第２領域Ｗ２との接触領域よりも大きくてもよい。
【0020】
第１電極１２と第２領Ｗ２との接触領域において、（０００－１）面方位または（１－１００）面方位を含む結晶面の面積は、（０００－１）面方位および（１－１００）面方位とは異なる面方位を含む結晶面の面積よりも小さくてもよい。
【0021】
図２は本開示の半導体素子の製造方法の一実施形態を説明するための図である。同図において、半導体素子の製造工程である工程（ａ），（ｂ），（ｃ），（ｄ）を示す。
【0022】
実施形態の半導体素子の製造方法は、前述の工程（ａ）～（ｄ）を繰り返す基板再使用工程を１回以上行なうことによって構成される。
【0023】
図２において、工程（ａ）はマスク形成工程を示し、工程（ｂ）は素子形成工程を示す。工程（ｃ）はマスク除去工程を示す。工程（ｄ）は素子分離工程を示す。
【0024】
各工程（ａ）～（ｄ）で共通して使用するベース基板１は、半導体の結晶成長の起点となる平坦な一方主面である第１ベース面１ａと、その裏面の平坦な他方主面である第２ベース面１ｂとを有する。第１ベース面１ａは、少なくとも表面が、窒化物半導体で覆われている。実施形態で使用するベース基板１は、例えば、窒化ガリウム（ＧａＮ）の単結晶インゴットから切り出したＧａＮ基板である。
【0025】
ＧａＮ基板は、半導体中にＳｉなどの不純物がドープされたｎ型基板またはｐ型基板のどちらでもよい。例えば、基板の不純物密度は１×１０１９ｃｍ－３程度以下のものを使用することができる。また、ベース基板１としては、ＧａＮ基板のほか、サファイア基板、シリコン基板、ＳｉＣ基板等のＧａＮ以外の基板の表面にＧａＮ半導体層を形成した基板を使用してもよい。
【0026】
ベース基板１の表面は、ＧａＮ層に限定されることはなく、ＧａＮ系半導体で構成されている基板であれば使用可能である。ここでいう「ＧａＮ系半導体」とは、例えば、ＡｌｘＧａｙＩｎｚＮ（０≦ｘ≦１－１≦ｙ≦１－１≦ｚ≦１；ｘ＋ｙ＋ｚ＝１）によって構成されるものいう。
【0027】
また、半導体の結晶成長の起点となる第１ベース面１ａを除く、第１ベース面１ａに対して反対側（下側）に位置するベース基板１の第２ベース面１ｂおよび基板端面１ｃには、保護層４が形成されていてもよい。保護層４は、後述の工程によるベース基板１の変質と、窒化物半導体の分解とを抑制するなどのために形成する。保護層４は、例えば、酸化アルミニウムまたはアルミナ等を含む層で形成されてもよい。ただし、基板端面１ｃには保護層４が無くてもよい。
【0028】
保護層４が無い場合には、ベース基板１の裏面が徐々に熱分解し変質しやすい。そのため、ベース基板１の裏面である第２ベース面１ｂの変質による熱輻射率の変化および熱輻射率の面内分布が生じる。これにより、半導体結晶の成長条件が最適条件からずれやすく、量産性を低下させる要因となる。本実施形態のように、ベース基板１の第２ベース面１ｂに保護層４を被覆することによって、ベース基板１の第２ベース面１ｂの変質を抑制し、半導体結晶の成長条件を安定させ、量産性を向上することができる。
【0029】
前述のベース基板１を用いた、第１回目の半導体素子の製造方法は、図２に示す工程（ａ）～（ｄ）を含む。工程（ａ）では、ベース基板１の第１ベース面１ａ上に堆積抑制マスク２を形成する。工程（ｂ）では、マスクされたベース基板１の第１ベース面１ａ上に半導体層３を形成する。工程（ｃ）では、エッチングにより堆積抑制マスク２を除去する。工程（ｄ）では、半導体層３をベース基板１の第１ベース面１ａから分離する。
【0030】
（１）工程（ａ）（一回目）
マスク形成工程である工程（ａ）では、ベース基板１（ＧａＮ基板）の第１ベース面１ａ上に、半導体結晶（半導体層３）の成長を抑制する堆積抑制マスク２を、予め定められたパターン状に形成する。
マスク形成工程である工程（ａ）では、ベース基板１（ＧａＮ基板）の第１ベース面１ａ上に、半導体結晶（半導体層３）の成長を抑制する堆積抑制マスク２を、予め定められたパターン状に形成する。
【0031】
具体的な例としては、堆積抑制マスク２として、厚さ１００～１０００ｎｍ程度のＳｉＯ２層を形成する。ＳｉＯ２層の形成は、まず、第１ベース面１ａ上に、堆積抑制マスク２の材料となる酸化ケイ素（ＳｉＯ２）を、ＰＣＶＤ（Plasma Chemical Vapor Deposition）法等によって、１００～１０００ｎｍ程度積層する。
【0032】
続いて、フォトリソグラフィー法とＨＦ（フッ酸）系ウェットエッチング、または、ＣＦ４等のフッ素系のガスを用いたドライエッチングにより、不要のＳｉＯ２層部位を取り除く。これにより、予め定められたパターン状のＳｉＯ２層を、堆積抑制マスク２として第１ベース面１ａ上に形成することができる。
【0033】
マスク２とマスク２の間の、帯状の溝（上向き開口）から覗く露出面Ｅは、前述の第１ベース面１ａが露出する、第１の結晶成長領域であり、続いて行われる工程（ｂ）において、半導体結晶の成長の起点となる領域である。
【0034】
露出面Ｅの（１１－２０）面方位、すなわち並行方向（図示左右方向）の幅である開口幅または溝幅は、例えば２～２０μｍである。また、実施形態における、堆積抑制マスク２の並行方向の幅は、例えば５０～２００μｍに設定される。
【0035】
堆積抑制マスク２の並行方向の幅と、露出面Ｅの並行方向の幅との関係は、以下に示す結晶成長速度の比率と成長させる半導体層３の厚みとを考慮して設定すればよい。つまり、結晶成長速度の比率とは、工程（ｂ）において形成される半導体層３の、ベース基板１の第１ベース面１ａに垂直な方向の結晶成長速度と、ベース基板１の第１ベース面１ａに平行な方向の結晶成長速度との比率である。
【0036】
また、堆積抑制マスク２のマスクパターンとしては、帯状またはストライプ状のほか、帯状体が縦横に直交するように複数配置した格子状であってもよい。一定の間隔（リピートピッチ）で分断された開口が複数回繰り返される、いわゆるリピート柄（パターン）であれば、どのようなパターンであってもよい。
【0037】
堆積抑制マスク２においては、表面にエッチングなどで凹凸をつけてもよい。これによって、工程（ｄ）により分離した半導体素子Ｓの裏面に凹凸をつけることができ、半導体素子Ｓの第１面３１（半導体素子Ｓを分離した後の剥離面）とｎ型電極１２との、オーミック接触性および密着性を向上させる効果を奏する。
【0038】
さらに、ベース基板１の第１ベース面１ａにおける、ベース基板１の基板端面１ｃ近傍の縁部領域も、後述の半導体層３の剥離・分離の容易さを考慮して、前述の堆積抑制マスク２で覆われている。これにより、ベース基板１の端に位置する、縁部近傍の半導体層３も、きれいに確実に剥離することができる。
【0039】
また、堆積抑制マスク２を構成するマスク材料としては、例えばＳｉＯ２等の酸化シリコンを含むものを用いる。堆積抑制マスク２は、気相成長によって、マスク材料の表面を起点として、半導体層３が成長しない材料であればよい。酸化シリコンを含むもの以外では、例えば、酸化ジルコニウム（ＺｒＯＸ）、酸化チタン（ＴｉＯＸ）、酸化アルミニウム（ＡｌＯＸ）等の酸化物を用いることができる。あるいは、クロム（Ｃｒ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、タンタル（Ｔａ）およびニオブ（Ｎｂ）等から選択される遷移金属を使用してもよい。また、マスク材料の堆積方法は、蒸着、スパッタリング、および塗布硬化等、マスク材料に適合した方法を適宜用いることができる。
【0040】
（２）工程（ｂ）（一回目）
素子形成工程である工程（ｂ）では、第１の結晶成長領域である露出面Ｅから、隣接する堆積抑制マスク２の上に広がるように半導体結晶を成長させ、素子となる半導体層３を形成する。本実施形態における半導体層３は窒化物半導体であり、エピタキシャル成長によって、窒化物半導体を、第１ベース面１ａから、堆積抑制マスク２の溝の上縁開口を越えて、該堆積抑制マスク２の上にまで、成長させる。
素子形成工程である工程（ｂ）では、第１の結晶成長領域である露出面Ｅから、隣接する堆積抑制マスク２の上に広がるように半導体結晶を成長させ、素子となる半導体層３を形成する。本実施形態における半導体層３は窒化物半導体であり、エピタキシャル成長によって、窒化物半導体を、第１ベース面１ａから、堆積抑制マスク２の溝の上縁開口を越えて、該堆積抑制マスク２の上にまで、成長させる。
【0041】
具体的な例として、素子形成工程には、ＩＩＩ族（第１３族元素）原料に塩化物を用いるハイドライド気相成長（ＨＶＰＥ；Hydride Vapor Phase Epitaxy)法、ＩＩＩ族原料に有機金属を用いる有機金属気相成長（ＭＯＣＶＤ；Metal Organic Chemical Vapor Deposition）法、または分子線気相成長（ＭＢＥ；Molecular Beam Epitaxy）法等の気相成長法を用いることができる。
【0042】
例えば、半導体層３であるＧａＮ層を、ＭＯＣＶＤ法で成長させる場合、まず、堆積抑制マスク２がパターン形成されたベース基板１を、エピタキシャル装置の反応室に挿入し、水素ガス、窒素ガス、または、水素と窒素の混合ガスと、アンモニア等のＶ族原料（第１５族元素含有）ガスを供給しながら、ベース基板１を加熱して、所定の成長温度、例えば１０５０～１１００℃まで、昇温させる。
【0043】
ついで、ベース基板１の温度が安定してから、上記ガスの他に、トリメチルガリウム（ＴＭＧ）等のＩＩＩ族（第１３族元素含有）原料を供給して、結晶成長領域である露出面Ｅから半導体層３を気相成長させる。
【0044】
このとき、Ｓｉ等のｎ型不純物、または、Ｍｇ等のｐ型不純物等の原料ガスを供給することによってドープ量を調製し、所望の導電型のＧａＮ層を得ることができる。また、成長結晶が堆積抑制マスク２間の溝の上縁開口を越える、または溝を埋め尽くす前に、原料の供給を一旦止めて、半導体結晶の成長をストップさせ、原料の供給を再開させる前に、後述の半導体層３の剥離を容易にする「脆弱部」を、部分的な層または膜として形成してもよい。
【0045】
脆弱部の例としては、例えば、ＧａＮ層を結晶成長させる場合、前述の溝内の開口側の上部半導体層３と露出面Ｅ側の下部半導体層３との間に、ＧａＮと、ＢＮ、ＡｌＮ、ＩｎＮ等との混晶結晶からなる層を、脆弱部として形成してもよい。
【0046】
他にも、脆弱部として、結晶成長層とは格子定数の異なる、ＡｌｘＧａｙＩｎｚＮ（０≦ｘ≦１－１≦ｙ＜１－１≦ｚ≦１；ｘ＋ｙ＋ｚ＝１）からなる半導体層３を形成してもよい。また、ＡｌＧａＮ層とＧａＮ層を交互に積層した、超格子構造の脆弱部を形成してもよい。結晶の成長条件を周期的に変化させて、ＧａＮの結晶粒の大きい層と結晶粒の小さな層とを交互に積み重ねるか、あるいは、ＧａＮのｎ型不純物として使用される、シリコン（Ｓｉ）の濃度を変化させる等、不純物濃度を変えた層を形成して、脆弱部を形成してもよい。
【0047】
これらの脆弱部によって、半導体素子Ｓをベース基板１から分離・剥離するとき、脆弱部に応力が集中して亀裂を発生させ易くなり、半導体素子Ｓを、ベース基板１から容易に分離することができる。さらに、これらの脆弱部によって、半導体素子Ｓの第１面３１の一部である凸部９の３つ結晶面１０ａ，１０ｂ，１０ｃを覆うようにｎ型電極１２を形成することでオーミック接触性を向上させることができる。
【0048】
前述の脆弱部を作製した場合、その脆弱部の上面（表面）を起点として、ＧａＮを横方向成長（ＥＬＯ；Epitaxial Lateral Over-Growth）させる。脆弱部を作製しない場合は先に述べたマスクとマスクの間の露出面Ｅ（ベース基板１の第１ベース面１ａ）を起点として、ＧａＮを横方向成長させる。例えば、ＭＯＣＶＤ法によって、ｎ型不純物として例えばＳｉがドープされたｎ+ 型ＧａＮ層を（０００１）面方位に島状に成長させる。ｎ+ 型ＧａＮ層の厚さは例えば１０μｍ、不純物濃度は例えば１×１０１８ｃｍ－３とする。ｎ+ 型ＧａＮ層とｎ+ 型ＧａＮ層との＜１１－２０＞方向の間隔は、例えば約１０μｍである。
【0049】
ｎ+ 型ＧａＮ層の成長は、例えば、温度１１００℃、圧力３０ｋＰａで行なう。ｎ+ 型ＧａＮ層の成長時には、例えば、原料ガスとしてＴＭＧおよびＮＨ３を用い、キャリアガスとしてＨ２およびＮ２を用い、ｎ型ドーパントとして窒素で希釈したＳｉＨ４を用いる。１つの島状のｎ+ 型ＧａＮ層は、１つのストライプウインドウから成長したものである。
【0050】
次に、縦方向への成長が促進されるように、結晶成長条件を調節して、ＭＯＣＶＤ法によって、ｎ+ 型ＧａＮ層上にｎ型ＧａＮ層を成長させる。このｎ型ＧａＮ層の厚さは、例えば５μｍ、不純物濃度は例えば１×１０１６ｃｍ－３とする。このようにして、ｎ型ＧａＮ層を成長させた後のｎ+ 型ＧａＮ層およびｎ型ＧａＮ層の全体の〈１１－２０〉方向の間隔は、例えば約５μｍである。
【0051】
半導体層３は、結晶成長面が堆積抑制マスク２の上縁を越えた後は、堆積抑制マスク２の上面に沿って横方向（図示左右方向）に成長する。そのため、半導体層３は、貫通転位が少ない、発光ダイオード（略称ＬＥＤ）およびレーザダイオード（略称ＬＤ）素子等への使用に適した半導体層とすることができる。
【0052】
そして、工程（ｂ）（一回目）は、それぞれのマスク間の露出面Ｅから成長を始めた各半導体層３が、隣接する半導体層３に接触した後、または互いに重なる前に、終了してもよいし、接触させてから終了させてもよい。
【0053】
（３）工程（ｃ）（一回目）
前述の工程（ｂ）（一回目）完了後、マスク除去工程である工程（ｃ）を行なう。工程（ｃ）では、ベース基板１を気相成長装置（エピタキシャル装置）から取り出し、成長した半導体層３を実質的に侵さないエッチャントを用いて、堆積抑制マスク２を除去する。
前述の工程（ｂ）（一回目）完了後、マスク除去工程である工程（ｃ）を行なう。工程（ｃ）では、ベース基板１を気相成長装置（エピタキシャル装置）から取り出し、成長した半導体層３を実質的に侵さないエッチャントを用いて、堆積抑制マスク２を除去する。
【0054】
例えば、ＳｉＯ２膜からなるマスクの場合、ＨＦ系ウェットエッチングを行なう。エッチングによって、各堆積抑制マスク２が除去され、半導体層３は、図２の（ｃ）に示すような、互いに隣接する堆積抑制マスク２と堆積抑制マスク２との間の露出面Ｅ上に、細い半導体の壁または柱からなる接続部だけを残す、略Ｔ字状の態様となる。この形状により、半導体層３の分離を円滑に行なうことができるようになる。
【0055】
（４）工程（ｄ）（一回目）
素子分離工程である工程（ｄ）では、半導体層３の１つの面（本実施形態では、第２面３２）に、ＡｕＳｎ等の材料を用いた半田からなる接着層５を有する支持基板６などの部材または治具などを用いて、半導体層３をベース基板１から分離し、それぞれ、個々の半導体素子Ｓとする。
素子分離工程である工程（ｄ）では、半導体層３の１つの面（本実施形態では、第２面３２）に、ＡｕＳｎ等の材料を用いた半田からなる接着層５を有する支持基板６などの部材または治具などを用いて、半導体層３をベース基板１から分離し、それぞれ、個々の半導体素子Ｓとする。
【0056】
工程（ｄ）では、まず、例えば、下面に接着層５を有する支持基板６を、ベース基板１の半導体層３が形成された面（すなわち、第１ベース面１ａに対向させて、接着層５を半導体層３に加圧および加熱し、接着させる。
【0057】
その後、接着層５に接着し一体となった半導体層３を、上方に引き剥がすように外力を加え、これら半導体層３を、ベース基板１の第１ベース面１ａから引き上げる。これにより、半導体素子Ｓの本体を分離することができる。
【0058】
工程（ｄ）では、前述のＡｕＳｎ等の材料を用いた半田からなる接着層５を用いて分離する工程の代わりに、ダイシングテープなどの粘着テープ、または両面テープなどを用いて分離してもよい。
【0059】
この半導体素子を分離した後のベース基板１に対して、研磨によって、エピタキシャル成長の工程での半導体素子Ｓの剥離の際のダメージを除去し、一回目の製造と同様の、マスク形成工程である工程（ａ）、素子形成工程である工程（ｂ）、マスク除去工程である工程（ｃ）および素子分離工程である工程（ｄ）を行なう。これにより、一回目の製造で得られたものと同等な、優れたオーミック接触性を有する高品質な半導体素子Ｓを、同じベース基板１を用いて、繰り返し製造することができる。ダメージの種類としては、ＳｉＯ２マスクとＧａとの反応によるピット、ＳｉＯ２のマスクの形成、昇温、除去工程によるＧａＮの表面荒れ、剥離により生じる転位などが挙げられる。
【0060】
このダメージ除去の工程には研磨のほか、ウェットエッチング、またはドライエッチングを用いてもよい。また、ダメージを除去せずにマスク開口部をずらすことにより、工程（ａ）～（ｄ）の各工程を繰り返してもよい。
【0061】
【0062】
したがって、使用後のベース基板１の第１ベース面１ａを１μｍ以下研磨またはウェットエッチングを行なうことによって、前述のピット、表面荒れ、転位などの結晶の格子欠陥を除去することができる。
【0063】
（第２実施形態）
図５Ａ～図５Ｋは、本開示に係る第２実施形態の半導体レーザ素子の製造手順を模式的に示す断面図である。図５Ａはベース基板１の第１ベース面１ａ上に堆積抑制マスク２が積層された状態を示し、図５Ｂは堆積抑制マスク２上に半導体層３が形成された状態を示す。図５Ｃは半導体層３にリッジ３ｃが形成された状態を示し、図５Ｄはリッジ３ｃを有する半導体層３の平面部３ｂに絶縁膜１５が形成された状態を示す。図５Ｅはリッジ３ｃおよび絶縁膜１５上にｐ型電極１４が積層された状態を示し、図５Ｆはｐ型電極１４上に電極パッド１６が積層された状態を示す。図５Ｇは堆積抑制マスク２が除去された状態を示し、図５Ｈはベース基板１から分離された半導体レーザ素子を表裏反転した状態を示す。図５Ｉは半導体層３の第１面３１上にｎ型電極１２が形成された状態を示し、図５Ｊは一対の共振器面が端面コートされた状態を示し、図５Ｋはｎ型電極１２を介して半導体レーザ素子が実装基板１７に接合された状態を示す。図６は、図５Ｈの上方から見た半導体層３の拡大写真である。なお、前述の実施形態と対応する部分には、同一の参照符を付し、重複する説明は省略する。
図５Ａ～図５Ｋは、本開示に係る第２実施形態の半導体レーザ素子の製造手順を模式的に示す断面図である。図５Ａはベース基板１の第１ベース面１ａ上に堆積抑制マスク２が積層された状態を示し、図５Ｂは堆積抑制マスク２上に半導体層３が形成された状態を示す。図５Ｃは半導体層３にリッジ３ｃが形成された状態を示し、図５Ｄはリッジ３ｃを有する半導体層３の平面部３ｂに絶縁膜１５が形成された状態を示す。図５Ｅはリッジ３ｃおよび絶縁膜１５上にｐ型電極１４が積層された状態を示し、図５Ｆはｐ型電極１４上に電極パッド１６が積層された状態を示す。図５Ｇは堆積抑制マスク２が除去された状態を示し、図５Ｈはベース基板１から分離された半導体レーザ素子を表裏反転した状態を示す。図５Ｉは半導体層３の第１面３１上にｎ型電極１２が形成された状態を示し、図５Ｊは一対の共振器面が端面コートされた状態を示し、図５Ｋはｎ型電極１２を介して半導体レーザ素子が実装基板１７に接合された状態を示す。図６は、図５Ｈの上方から見た半導体層３の拡大写真である。なお、前述の実施形態と対応する部分には、同一の参照符を付し、重複する説明は省略する。
【0064】
本実施形態の半導体素子である半導体レーザ素子は、縦５０～１３００μｍ、横３０～２５０μｍ、高さ５～１５０μｍの略直方体状であり、図５Ｋの紙面に垂直な長手方向に２つの共振器面が向かい合うように形成され、一方の共振器面からレーザ光を出射するように構成されている。
【0065】
ベース基板１は、ｎ型の窒化ガリウム（ＧａＮ）によって構成され、例えば、第１ベース面１ａおよび第２ベース面１ｂの法線がｃ軸方向またはｃ軸に対してオフ角を有する透明な基板であって、厚さが４０～６００μｍ程度である。ベース基板１は、直径が２インチ程度のＧａＮウェハから形成することが可能である。ベース基板１１は、Ｓｉなどのｎ型のドーパントがドープされており、導電性を有していてもよい。
【0066】
ベース基板１の第１ベース面１ａ上には、図５Ａに示されるように、ストライプ状に複数の溝２ａを有する堆積抑制マスク２が積層され、堆積抑制マスク２上に窒化物半導体をエピタキシャル成長させ、図５Ｂに示されるように半導体層３が積層される。堆積抑制マスク２としては、例えば、厚さ１００～１０００ｎｍ程度のＳｉＯ２層を形成する。ＳｉＯ２層の形成は、まず、第１ベース面１ａ上に、堆積抑制マスク２の材料となる酸化ケイ素（ＳｉＯ２）を、ＰＣＶＤ（Plasma Chemical Vapor Deposition)法等によって、１００～１０００ｎｍ程度積層する。続いて、フォトリソグラフィー法とＨＦ（フッ酸）系ウェットエッチング、または、ＣＦ４等のフッ素系のガスを用いたドライエッチングにより、不要のＳｉＯ２層部位を取り除く。これによって、予め定められたパターン状のＳｉＯ２層を、堆積抑制マスク２として形成することができる。堆積抑制マスク２の帯状の溝２ａからは、第１ベース面１ａが部分的に露出し、半導体結晶の成長の起点となる領域Ｅである。
【0067】
半導体層３は、図５Ｃに示されるように、ベース基板１とは反対側に、リッジ３ｃを有している。半導体層３のリッジ３ｃの上面を除く平面部３ｂには、図５Ｄに示されるように、絶縁膜１５が設けられている。また、半導体層３上には、第２電極であるｐ型電極１４が設けられている。本例では、リッジ３ｃ以外の半導体層３上に絶縁膜１５が設けられ、当該箇所では、絶縁膜１５を介して半導体層３上にｐ型電極１４が設けられている。このように、半導体層３とｐ型電極１４とは、全面で電気的に接続している必要はなく、本実施形態のように、ｐ型電極１４の下のリッジ３ｃ以外の部分が絶縁膜１５で覆われていてもよい。
【0068】
また、半導体層３は、図５Ｃに示されるように、ベース基板１に対向する領域に帯状の凸部９を有している。半導体層３の第１面３１には、図５Ｊに示されるように、第１電極であるｎ型電極１２が設けられている。本例では、凸部９を含む半導体層３の第１面３１にｎ型電極１２が設けられている。
【0069】
半導体層３は、厚さが２～５μｍ程度であり、窒化物半導体の薄膜が積層された構成とされる。たとえば、半導体層３は、ベース基板１の第１ベース面１ａ上に第１ｎ型窒化物半導体層、第２ｎ型窒化物半導体層、活性層、第１ｐ型窒化物半導体層、第２ｐ型窒化物半導体層、第３ｐ型窒化物半導体層、および第４ｐ型窒化物半導体層が、この順に積層されて構成されている。これらの半導体層３は、組成式でＩｎｘＡｌyＧａ１－ｘ－ｙＮ（０≦ｘ≦１－１≦ｙ≦１－１≦ｘ＋ｙ≦1）と表すことができる、窒化インジウム（ＩｎＮ），窒化アルミニウム（ＡｌＮ）、窒化ガリウム（ＧａＮ）の混晶が主成分である。また、半導体層３に含まれるｎ型不純物として、シリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）、錫（Ｓｎ）、硫黄（Ｓ）、酸素（Ｏ）、チタン（Ｔｉ）、亜鉛（Ｚｒ）、カドニウム（Ｃｄ）などを用いることが可能である。またｐ型不純物として、マグネシウム（Ｍｇ）、亜鉛（Ｚｎ）、ベリリウム（Ｂｅ）、マンガン（Ｍｎ）、カルシウム（Ｃａ）、ストロンチウム（Ｓｒ）などを用いることが可能である。活性層は、たとえば、ＩｎＧａＮのＩｎとＧａの成分の割合を変化させて障壁層、井戸層を繰り返し積層した多重量子井戸構造とすることができる。活性層は、不純物を添加しても添加しなくてもよい。
【0070】
第３ｐ型窒化物半導体層および第４ｐ型窒化物半導体層は、エッチングによって帯状に突出するように形成されたリッジ３ｃとなる。リッジ３ｃの幅は、２～２０μｍ程度であり、高さは－１．３～０．６μｍ程度である。リッジ３ｃは、長さ方向において、半導体層３の一方の共振器面から他方の共振器面までの全体に存在している。リッジ３ｃの長手方向の両端面のそれぞれは、半導体レーザ素子の共振器面に含まれている。各共振器面上に、アルミニウム酸窒化物（ＡｌＯｘＮｙ（０≦ｘ≦１－１≦ｙ≦１．５））、二酸化シリコン（ＳｉＯ２）、五酸化タンタル（Ｔａ２Ｏ５）などの薄膜でミラー層が形成されていてもよい。
【0071】
このように、半導体レーザ素子の半導体層３は、複数の半導体層が積層された積層体であって、第１領域Ｗ１とよりも突出する凸部９（第２領域Ｗ２）と、を有する積層体である半導体層３と、第１領域Ｗ１および第２領域Ｗ２上に位置するｎ型電極１２と、を備える。第１領域Ｗ１は、ｎ型電極１２との接触領域に、他の領域ｂよりも表面粗さの大きい粗面領域ａとを有している。なお、表面粗さは、例えば、原子間力顕微鏡（Atomic Force Microscope；ＡＦＭ）によって測定することができる。本例では、粗面領域ａと凸部９との間に、他の領域ｂが位置している。
【0072】
他の領域ｂは、凸部９の近傍で該凸部９に沿って帯状に延び、粗面領域ａは、他の領域ｂに沿って、帯状に延びて位置している。このような粗面領域ａは、ベース基板１に配された堆積抑制マスク２の少なくとも一部の表面を粗面にすることによって、その堆積抑制マスク２の表面に位置した半導体層３の第１領域Ｗ１の一部（粗面領域ａ）の表面粗さを調整することができる。第１領域Ｗ１の一部の表面粗さが大きいことによって、電極１２との接続を良好にすることができる。
【0073】
また、第１領域Ｗ１の一部の表面粗さが大きいことによって、（０００－１）面方位および（１－１００）面方位とは異なる面方位の結晶面を第１領域Ｗ１上に位置させることができる。すなわち、第１領域Ｗ１の表面は、（０００－１）面方位および（１－１００）面方位とは異なる面方位を含む結晶面を有することができる。この場合、粗面領域ａは、例えば、Ａ面（１１－２０）、Ｒ面（１－１０２）などの結晶面を有していてもよい。
【0074】
また、第１電極１２と第１領域Ｗ１との接触領域において、（０００－１）面方位または（１－１００）面方位を含む結晶面の面積は、（０００－１）面方位および（１－１００）面方位とは異なる面方位を含む結晶面の面積よりも小さくてもよい。
【0075】
凸部９の長手方向に垂直な方向（並行方向）において、第１領域Ｗ１の全幅をＢ０とし、他の領域ｂの幅をＢ１とし、粗面領域ａの幅をＢ２としたとき、他の領域ｂの幅Ｂ１は、全幅Ｂ０の１０％以上８０％以下であり、粗面領域ａの幅Ｂ２は、全幅Ｂ０の２０％以上９０％以下である。
【0076】
本例では、積層体である半導体層３は、ＧａＮ系半導体から成り、第１領域Ｗ１の他の領域ａおよび粗面領域ｂは、第１面３１の前述の３つの結晶面１０ａ，１０ｂ，１０ｃの＜１１－２０＞方向（図５Ｃの左右方向）に位置する２つの窒素極性面（以下、「Ｎ面」ともいう）である。
【0077】
他の領域ｂの表面粗さは０．０５ｎｍ以上１ｎｍ未満であり、粗面領域ａの表面粗さは、１ｎｍ以上１０００ｎｍ未満である。
【0078】
凸部９は、図７に示されるように、半導体層３側に位置する第１凸領域９ａと、第１凸領域９ａよりもベース基板１側（凸部９の先端側）に位置した第２凸領域９ｂとを有している。第２凸領域９ｂの不純物濃度は、第１凸領域９ａの不純物濃度よりも小さい。第１凸領域９ａは、第２凸領域９ｂよりも凸部９の先端側に位置していてもよい。これらの第１凸領域９ａおよび第２凸領域９ｂは接続された状態で、接続部を構成する。このような凸部９は、ベース基板１から、ベース基板１の一部を伴って半導体層３を分離することによって、形成することができる。
【0079】
第２凸領域９ｂの転位密度は、第１凸領域９ａの転位密度よりも小さくてもよい。凸部９は、ベース基板１の第１ベース面１ａの露出面Ｅに窒化物半導体が結晶成長することによって形成され、第１凸領域９ａと、第２凸領域９ｂとが接続した状態をいう。この場合、第１凸領域９ａの転位密度としては、例えば、１×１０４以上１×１０７以下であり、第２凸領域９ｂの転位密度としては、例えば、１×１０３以上５×１０６以下である。また、接続部の転位欠陥は、第２凸領域９ｂの転位欠陥よりも多くてもよい。また、接続部の転位欠陥は、第１凸領域９ａの転位欠陥よりも多くてもよい。半導体層３の成長時に成長条件を変動させることによって転位密度を調整することができる。すなわち、転位密度は、前記接続部の上方および下方に位置する領域よりも大きくてもよい。
【0080】
このような半導体結晶の結晶欠陥である転位の密度は、半導体層３の成長条件を適宜制御することによって、調整することができる。
【0081】
第１凸領域９ａの凸部９の突出方向における長さは、第２凸領域９ｂの凸部９の突出方向における長さよりも大きくてもよい。また、第１凸領域９ａの表面積は、第２凸領域９ｂの表面積よりも大きくてもよい。
【0082】
第１領域Ｗ１は、全面が粗面であってもよく、一部の領域だけが粗面であってもよい。また、一部の領域だけが粗面である場合に、その粗面領域ａは凸部９の近傍に位置していてもよい。すなわち、並行方向において、粗面領域ａの外縁と凸部９との間の領域の面積は、粗面領域ａの他方の外縁と半導体層３の外縁との間の領域の面積よりも小さくてもよい。
【0083】
凸部９の両側には、複数の粗面領域ａが位置してもよい。本例では、２つの粗面領域ａの間に凸部９が位置している。またこの場合、ｎ型電極１２は、凸部９の両側の粗面領域ａのうちいずれか一方の領域だけを覆う構成であってもよい。
【0084】
前述の実施形態では、半導体層３は帯状の凸部９を有する構成について述べたが、他の実施形態では、凸部９の代わりに、第１面３１が平坦状の第１領域Ｗ１よりも凹んだ帯状の凹部９’（第２領域Ｗ２）が設けられた構成であってもよい。このような構成においても、第１領域Ｗ１または第２領域Ｗ２の少なくとも一方は、（０００－１）面方位および（１－１００）面方位とは異なる面方位の結晶面を有することによって、電極等の導体層に対して高いオーミック接触性を有する結晶面を発現させ、層間の接合信頼性を向上することができる。なお、半導体層３を剥離する際の応力の発生する方向を調整することによって、図７の仮想線で示されるように凹部９´を形成し結晶面１０ａを発現させることができる。
【0085】
本実施形態の半導体素子Ｓは、ベース基板１の一方主面である平面状の第１ベース面１ａに対向する、ＧａＮ系半導体の（０００－１）面方位の第１面３１を有する。第１面３１は、平面状の第１領域Ｗ１と、第１領域Ｗ１よりも凹んだ第２領域Ｗ２とを有している。したがって、第１面３１は、（０００－１）面とは異なる面方位を含む複数の結晶面（第２領域Ｗ２）と、これらの結晶面の＜１１－２０＞方向（図１の左右方向）に位置する２つの窒素極性面（以下、「Ｎ面」ともいう）１０ｄ，１０ｅ（第１領域Ｗ１）と、を有する。など、複数の結晶面は、窒素極性面１０ｄ，１０ｅ以外の結晶面、例えばＭ面（１－１００）、Ａ面（１１－２０）、Ｒ面（１－１０２）が露出することになる。
【0086】
本開示は、次の態様（１）～（３２）が実施可能である。
【0087】
（１）窒化ガリウムを有する半導体素子であって、
第１領域および前記第１領域より突出した帯状の凸部または凹んだ凹部である第２領域を含む第１面を有する半導体層を備え、
前記第１面のうち、前記第１領域または前記第２領域の表面の少なくとも一方は、（０００－１）面方位および（１－１００）面方位とは異なる面方位を含む結晶面を有している、半導体素子。
第１領域および前記第１領域より突出した帯状の凸部または凹んだ凹部である第２領域を含む第１面を有する半導体層を備え、
前記第１面のうち、前記第１領域または前記第２領域の表面の少なくとも一方は、（０００－１）面方位および（１－１００）面方位とは異なる面方位を含む結晶面を有している、半導体素子。
【0088】
（２）前記半導体層は、前記第１面と対向する第２面をさらに有しており、
前記第１面のうち、前記第１領域または前記第２領域の表面の少なくとも一方は、前記第２面が有する面方位に対向した面方位と異なる面方位を含む結晶面を有している、半導体素子。
前記第１面のうち、前記第１領域または前記第２領域の表面の少なくとも一方は、前記第２面が有する面方位に対向した面方位と異なる面方位を含む結晶面を有している、半導体素子。
【0089】
（３）前記凸部は、互いに異なる面方位からなる３以上の結晶面を有している、半導体素子。
【0090】
（４）前記凸部の前記３以上の結晶面のうち１つは、（０００－１）面方位および（１－１００）面方位を含む結晶面である、半導体素子。
【0091】
（５）前記第１領域の表面は、前記第２領域の表面と異なる面方位を含む結晶面を有している、半導体素子。
【0092】
（６）前記第１領域の表面は、前記第２領域の表面と同一の面方位を含む結晶面を有している、半導体素子。
【0093】
（７）前記第１面の前記第１領域および前記第２領域に配された第１電極を、さらに備える、半導体素子。
【0094】
（８）前記第１電極は、ｎ型電極である、半導体素子。
【0095】
（９）前記半導体層は、第１面に対向する第２面をさらに有しており、
前記第２面に配された第２電極をさらに有している、半導体素子。
前記第２面に配された第２電極をさらに有している、半導体素子。
【0096】
（１０）前記第１領域の表面は、（０００－１）面方位である、半導体素子。
【0097】
（１１）前記第２領域の表面は、（０００－１）面方位である、半導体素子。
【0098】
（１２）前記第１面は、前記第２領域と、前記２領域を挟んだ複数の第２領域を有している、半導体素子。
【0099】
（１３）前記複数の第２領域の表面は、（０００－１）面方位および（１－１００）面方位とは異なる面方位を含む結晶面を有している、半導体素子。
【0100】
（１４）前記第１領域の表面は、（０００－１）面方位および（１－１００）面方位とは異なる面方位を含む結晶面を有している、半導体素子。
【0101】
（１５）前記第１電極と前記第１領域との接触領域は、前記第１電極と前記第２領域との接触領域よりも大きい、半導体素子。
【0102】
（１６）前記第１電極と第１領域との接触領域において、（０００－１）面方位または（１－１００）面方位を含む結晶面の面積は、（０００－１）面方位および（１－１００）面方位とは異なる面方位を含む結晶面の面積よりも小さい。
【0103】
（１７）前記第１電極と第２領域との接触領域において、（０００－１）面方位または（１－１００）面方位を含む結晶面の面積は、（０００－１）面方位および（１－１００）面方位とは異なる面方位を含む結晶面の面積よりも小さい。
【0104】
（１８）前記凹部は、互いに異なる面方位から成る複数の結晶面を有している、半導体素子。
【0105】
（１９）前記凹部の前記複数の結晶面のうち１つは、（０００－１）面方位および（１－１００）面方位を含む結晶面である、半導体素子。
【0106】
（２０）前記半導体層を前記基板から剥離するときに、前記半導体層に接続している前記基板の一部とともに、前記半導体層を剥離する、半導体素子の製造方法。
【0107】
（２１）前記半導体層を前記基板から剥離するときに、前記半導体層の一部が前記基板上に残存するように、前記半導体層を剥離する、半導体素子の製造方法。
【0108】
（２２）前記半導体層を形成する前に、前記基板の前記第１面上に、前記半導体層の成長の起点になる領域を露出させつつマスクを形成する工程を、さらに備え、
前記半導体層は、前記領域から前記マスクの表面に沿って成長する、半導体素子の製造方法。
前記半導体層は、前記領域から前記マスクの表面に沿って成長する、半導体素子の製造方法。
【0109】
（２３）前記マスクの表面のうち前記半導体層が成長する表面は、凹凸を有している、半導体素子の製造方法。
【0110】
（２４）窒化ガリウムを有する半導体素子であって、
第１領域および前記第１領域に隣接した第２領域を含む第１面を有する、基板を起点にエピタキシャル成長させた半導体層を、備え、
前記第２領域は、前記基板から分離したときに形成される剥離面であり、
前記剥離面は、（０００－１）面方位および（１－１００）面方位とは異なる面方位を含む結晶面を有している、半導体素子。
第１領域および前記第１領域に隣接した第２領域を含む第１面を有する、基板を起点にエピタキシャル成長させた半導体層を、備え、
前記第２領域は、前記基板から分離したときに形成される剥離面であり、
前記剥離面は、（０００－１）面方位および（１－１００）面方位とは異なる面方位を含む結晶面を有している、半導体素子。
【0111】
（２５）前記凸部は、第１凸領域と、前記第１凸領域よりも不純物濃度の少ない第２凸領域を有している、半導体素子。
【0112】
（２６）前記第１凸領域は、前記第２凸領域よりも先端に位置している、半導体素子。
【0113】
（２７）前記凸部は、第１凸領域と、前記第１凸領域よりも転位密度の少ない第２凸領域を有している、半導体素子。
【0114】
（２８）前記凸部は、前記第１凸領域と前記第２凸領域とが接続した接続部を有しており、
前記接続部の転位密度は、前記第１凸領域よりも大きい、半導体素子。
前記接続部の転位密度は、前記第１凸領域よりも大きい、半導体素子。
【0115】
（２９）前記凸部は、前記第１凸領域と前記第２凸領域とが接続した接続部を有しており、
前記凸部は、第１凸領域と、前記第１凸領域よりも転位密度の少ない第２凸領域を有している、半導体素子。
前記凸部は、第１凸領域と、前記第１凸領域よりも転位密度の少ない第２凸領域を有している、半導体素子。
【0116】
（３０）前記第凸部は、前記第１凸領域と前記第２凸領域とが接続した接続部を有しており、
前記接続部の転位密度は、前記第１凸領域よりも大きい、半導体素子。
前記接続部の転位密度は、前記第１凸領域よりも大きい、半導体素子。
【0117】
（３１）前記凸部７、前記第１凸領域と前記第２凸領域とが接続した接続部を有しており、
前記接続部の転位密度は、前記第２凸領域よりも大きい、半導体素子。
前記接続部の転位密度は、前記第２凸領域よりも大きい、半導体素子。
【0118】
（３２）前記第１凸領域は、前記第２凸領域よりも広い、半導体素子。
【0119】
本開示の半導体素子によれば、半導体素子はオーミック接触性の高い平面部１０ａ～１０ｅを有するので、半導体層３と絶縁膜１５および半導体層３とｎ型電極１２の間のオーミック接触性を改善するための処理を行なう工程を要せずに高い接合信頼性が得られ、半導体素子を、例えば半導体レーザ素子として実現することができる。これによって、半導体素子の生産性を向上させて、量産性に優れた半導体素子を提供することができる。
【0120】
本開示の半導体素子の製造方法によれば、工程数を増加させずにオーミック接触性の高い表面を有する半導体素子を実現することができる。これによって、高い接合信頼性を有する半導体素子の量産性を容易化することができる。
【0121】
以上、本開示について詳細に説明したが、本開示は、その精神または主要な特徴から逸脱することなく、他のいろいろな形態で実施できる。したがって、前述の実施形態はあらゆる点で単なる例示に過ぎず、本開示の範囲は請求の範囲に示すものであって、明細書本文には何ら拘束されない。さらに、請求の範囲に属する変形や変更は全て本開示の範囲内のものである。
【符号の説明】
【0122】
１ ベース基板
１ａ 第１ベース面
１ｂ 第２ベース面
１ｄ 縁部
２ 堆積抑制マスク
３ 半導体層
３ａ 半導体層の残部
３ｂ 平面部
３ｃ リッジ
４ 保護層
５ 接着層
６ 支持基板
９ 接続部
９ａ 第１凸領域
９ｂ 第２凸領域
１０ａ，１０ｂ，１０ｃ 複数の結晶面
１２ ｎ型電極
１４ ｐ型電極
１５ 絶縁層
１６ 実装基板
３１ 第１面
３２ 第２面
Ｅ 露出面
Ｓ 半導体素子
１ａ 第１ベース面
１ｂ 第２ベース面
１ｄ 縁部
２ 堆積抑制マスク
３ 半導体層
３ａ 半導体層の残部
３ｂ 平面部
３ｃ リッジ
４ 保護層
５ 接着層
６ 支持基板
９ 接続部
９ａ 第１凸領域
９ｂ 第２凸領域
１０ａ，１０ｂ，１０ｃ 複数の結晶面
１２ ｎ型電極
１４ ｐ型電極
１５ 絶縁層
１６ 実装基板
３１ 第１面
３２ 第２面
Ｅ 露出面
Ｓ 半導体素子
【図1】
【図2】
【図3】
【図4】
【図5A】
【図5B】
【図5C】
【図5D】
【図5E】
【図5F】
【図5G】
【図5H】
【図5I】
【図5J】
【図5K】
【図6】
【図7】
【手続補正書】
【提出日】2023-09-22
【手続補正1】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項1】
窒化ガリウムを有する半導体素子であって、
第１領域および前記第１領域より凹んだ帯状の凹部である第２領域を含む第１面を有する半導体層を備え、
前記半導体層は、前記第１面と対向する第２面をさらに有しており、
前記第２面はリッジを有し、
前記第２領域は、基板上に形成された前記半導体層を前記基板から剥離することにより形成された破断面を有する、（０００－１）面とは異なる面方位を含む複数の結晶面を有している、半導体素子。
第１領域および前記第１領域より凹んだ帯状の凹部である第２領域を含む第１面を有する半導体層を備え、
前記半導体層は、前記第１面と対向する第２面をさらに有しており、
前記第２面はリッジを有し、
前記第２領域は、基板上に形成された前記半導体層を前記基板から剥離することにより形成された破断面を有する、（０００－１）面とは異なる面方位を含む複数の結晶面を有している、半導体素子。
【請求項2】
請求項１に記載の半導体素子であって、
前記第１面のうち、前記第１領域または前記第２領域の表面の少なくとも一方は、前記第２面が有する面方位に対向した面方位と異なる面方位を含む結晶面を有している、半導体素子。
前記第１面のうち、前記第１領域または前記第２領域の表面の少なくとも一方は、前記第２面が有する面方位に対向した面方位と異なる面方位を含む結晶面を有している、半導体素子。
【請求項3】
請求項１または２に記載の半導体素子であって、
前記第１領域の表面は、前記第２領域の表面と異なる面方位を含む結晶面を有している、半導体素子。
前記第１領域の表面は、前記第２領域の表面と異なる面方位を含む結晶面を有している、半導体素子。
【請求項4】
請求項１または２に記載の半導体素子であって、
前記第１領域の表面は、前記第２領域の表面と同一の面方位を含む結晶面を有している、半導体素子。
前記第１領域の表面は、前記第２領域の表面と同一の面方位を含む結晶面を有している、半導体素子。
【請求項5】
請求項１～４のいずれかに記載の半導体素子であって、
前記第１面の前記第１領域および前記第２領域に配された第１電極を、さらに備える、半導体素子。
前記第１面の前記第１領域および前記第２領域に配された第１電極を、さらに備える、半導体素子。
【請求項6】
請求項５に記載の半導体素子であって、
前記第１電極は、ｎ型電極である、半導体素子。
前記第１電極は、ｎ型電極である、半導体素子。
【請求項7】
請求項１～６のいずれかに記載の半導体素子であって、
前記第２面に配された第２電極をさらに有している、半導体素子。
前記第２面に配された第２電極をさらに有している、半導体素子。
【請求項8】
請求項１～７のいずれかに記載の半導体素子であって、
前記第１領域の表面は、（０００－１）面方位である、半導体素子。
前記第１領域の表面は、（０００－１）面方位である、半導体素子。
【請求項9】
請求項１～８のいずれかに記載の半導体素子であって、
前記第２領域の表面は、（０００－１）面方位である、半導体素子。
前記第２領域の表面は、（０００－１）面方位である、半導体素子。
【請求項10】
請求項１～９のいずれかに記載の半導体素子であって、
前記第１面は、前記第２領域と、前記第２領域を挟んだ複数の第１領域を有している、半導体素子。
前記第１面は、前記第２領域と、前記第２領域を挟んだ複数の第１領域を有している、半導体素子。
【請求項11】
請求項１０に記載の半導体素子であって、
前記複数の第１領域の表面は、（０００－１）面方位および（１－１００）面方位とは異なる面方位を含む結晶面を有している、半導体素子。
前記複数の第１領域の表面は、（０００－１）面方位および（１－１００）面方位とは異なる面方位を含む結晶面を有している、半導体素子。
【請求項12】
請求項１～１０のいずれかに記載の半導体素子であって、
前記第１領域の表面は、（０００－１）面方位および（１－１００）面方位とは異なる面方位を含む結晶面を有している、半導体素子。
前記第１領域の表面は、（０００－１）面方位および（１－１００）面方位とは異なる面方位を含む結晶面を有している、半導体素子。
【請求項13】
請求項５または６に記載の半導体素子であって、
前記第１電極と前記第１領域との接触領域は、前記第１電極と前記第２領域との接触領域よりも大きい、半導体素子。
前記第１電極と前記第１領域との接触領域は、前記第１電極と前記第２領域との接触領域よりも大きい、半導体素子。
【請求項14】
請求項５または６に記載の半導体素子であって、
前記第１電極と前記第１領域との接触領域において、（０００－１）面方位または（１－１００）面方位を含む結晶面の面積は、（０００－１）面方位および（１－１００）面方位とは異なる面方位を含む結晶面の面積よりも小さい、半導体素子。
前記第１電極と前記第１領域との接触領域において、（０００－１）面方位または（１－１００）面方位を含む結晶面の面積は、（０００－１）面方位および（１－１００）面方位とは異なる面方位を含む結晶面の面積よりも小さい、半導体素子。
【請求項15】
請求項５または６に記載の半導体素子であって、
前記第１電極と前記第２領域との接触領域において、（０００－１）面方位または（１－１００）面方位を含む結晶面の面積は、（０００－１）面方位および（１－１００）面方位とは異なる面方位を含む結晶面の面積よりも小さい、半導体素子。
前記第１電極と前記第２領域との接触領域において、（０００－１）面方位または（１－１００）面方位を含む結晶面の面積は、（０００－１）面方位および（１－１００）面方位とは異なる面方位を含む結晶面の面積よりも小さい、半導体素子。
【請求項16】
請求項１～１５のいずれかに記載の半導体素子であって、
前記第１領域は、粗面領域をさらに有している、半導体素子。
前記第１領域は、粗面領域をさらに有している、半導体素子。