特開 2023-162754 半導体装置、その製造方法、並びにそれを備える電子機器

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2023162754

(43)【公開日】2023-11-09

(54)【発明の名称】半導体装置、その製造方法、並びにそれを備える電子機器

(51)【国際特許分類】

   H01L 29/78 20060101AFI20231101BHJP

   H01L 21/329 20060101ALI20231101BHJP

   H01L 29/739 20060101ALI20231101BHJP

   H01L 21/3205 20060101ALI20231101BHJP

【ＦＩ】

H01L29/78 657G

H01L29/78 657C

H01L29/90 S

H01L29/78 652Q

H01L29/78 652N

H01L29/78 655F

H01L21/88 Z

H01L21/88 P

【審査請求】未請求

【請求項の数】7

【出願形態】ＯＬ

(21)【出願番号】P 2022073354

(22)【出願日】2022-04-27

(71)【出願人】

【識別番号】000106276

【氏名又は名称】サンケン電気株式会社

(72)【発明者】

【氏名】石井 孝明

【テーマコード（参考）】

5F033

【Ｆターム（参考）】

5F033HH04

5F033UU03

5F033VV06

5F033XX10

(57)【要約】

【課題】
ゲート配線への入力信号の低下を抑制することができ、これにより、スイッチング素子の面内の電流密度の偏りが低減される半導体装置を提供する。
【解決手段】
ゲート配線112のシート抵抗値は、ゲート配線112と電気的に接続された第2端部22とを有する、ダイオード領域20のツェナーダイオード210の第１導電型（Ｎ型）の多結晶シリコンのシート抵抗値より小さい。
【選択図】図２

【特許請求の範囲】

【請求項1】

半導体基板に形成されている半導体装置であって、
高圧回路に電気的に接続されている第1の電極と、低圧回路に電気的に接続されている第2の電極と、前記第１の電極と前記第２の電極との間の電流を制御する第1導電型のポリシリコンからなるゲート配線と、を備える前記スイッチング素子が設けられた能動領域と、
第１導電型のポリシリコンと第２導電型のポリシリコンが直列接続されたダイオードが設けられており、前記スイッチング素子の前記第1の電極と同電位の第1の端と、前記スイッチング素子のゲート配線に電気的に接続されている第2の端とを備え、前記能動領域の外周に位置しているダイオード領域と、を備え、
前記ゲート配線の抵抗値が、前記ダイオード領域の前記ダイオードの第1導電型のポリシリコンの抵抗値よりも小さい、ことを特徴とする半導体装置。

【請求項2】

前記ダイオード領域が、並列接続した2つ以上のダイオード群を含み、各前記ダイオード群が前記能動領域の少なくとも一部を取り囲み、
前記ゲート配線の少なくとも一部が、ポリシリコンパターンであり、前記ポリシリコンパターンが、
複数の第1の部分と、
前記第1の部分の延伸する方向と交差する方向に沿って延伸する複数の第2の部分と、を含み、
前記第1の部分と前記第2の部分とは、前記ダイオード領域の前記第2の端にそれぞれ接続されている、ことを特徴とする請求項1に記載の半導体装置。

【請求項3】

前記ゲート配線のドーピング濃度が前記ダイオード領域の前記ダイオードの第1導電型のポリシリコンのドーピング濃度よりも大きい、ことを特徴とする請求項２に記載の半導体装置。

【請求項4】

半導体基板に形成されている半導体装置の製造方法であって、
高圧回路に電気的に接続されている第1の電極と、低圧回路に電気的に接続されている第2の電極と、前記第１の電極と前記第２の電極との間の電流を制御する第1導電型のポリシリコンからなるゲート配線と、を備える前記スイッチング素子が設けられた能動領域を形成することと、
第１導電型のポリシリコンと第２導電型のポリシリコンが直列接続されたダイオードが設けられており、前記スイッチング素子の前記第1の電極と同電位の第1の端と、前記スイッチング素子のゲート配線に電気的に接続されている第2の端とを備え、前記能動領域の外周に位置しているダイオード領域を形成することと、
前記ゲート配線の抵抗値を、前記ダイオード領域の前記ダイオードの第1導電型のポリシリコンの抵抗値よりも小さくさせる、ことを特徴とする製造方法。

【請求項5】

前記ダイオード領域を形成することは、並列接続した2つ以上のダイオード群を形成し、各前記ダイオード群が前記能動領域の少なくとも一部を取り囲み、
前記ゲート配線を形成することは、ポリシリコンパターンを用いて形成し、前記ポリシリコンパターンの複数の第1の部分を形成し、前記第1の部分の延伸する方向と交差する方向に沿って延伸して、前記ポリシリコンパターンの複数の第2の部分を形成し、前記第1の部分と前記第2の部分とを前記ダイオード領域の前記第2の端にそれぞれ接続させる、ことを特徴とする請求項5に記載の製造方法。

【請求項6】

前記ゲート配線のドーピング濃度を前記ダイオード領域の前記ダイオードの第1導電型のポリシリコンのドーピング濃度よりも大きくさせる、ことを特徴とする請求項５に記載の製造方法。

【請求項7】

請求項1から３のいずれか一項に記載の半導体装置を備える電子機器。

【発明の詳細な説明】

【技術分野】

【0001】

パワー半導体デバイスに高電圧、大電流を印加する分野において、デバイスの電極間に高電圧を印加する必要があるため、デバイスの各電極間に対する耐圧要求が比較的高い。通常、高電圧が印加された場合、電位勾配(すなわち「電界強度」)が局所的に大きくなる箇所で破壊が起こりやすいので、耐圧を高めるため、電位勾配が局所的にとても大きくなる箇所を生じないような構造が一般的に採用されている。

【0002】

従来技術では、絶縁ゲートバイポーラトランジスタ(Insulated Gate Bipolar Transistor、略称「IGBT」)構造を含むデバイスの外周領域において、能動領域を環状に囲むように、反対の導電型の半導体領域(ガードリングとも呼ばれる)の構造を用いることがある。このガードリングにより表面近傍の面内方向に局所的な電界強度の緩和が達成される。これにより、IGBTにおける耐圧を高めることができる。

【0003】

また、金属半導体酸化物電界効果管(Metal Oxide Semiconductor Field Effect Transistor、略称「MOSFET」)を有するデバイスにおいてもガードリングの構造を用いて、デバイスにおける電位勾配が局所的に大きくなる部位を緩和する。

【0004】

また、IGBTのコレクタとゲートとの間にツェナーダイオードを設け、サージが発生した場合にツェナーダイオードをブレークダウンさせて、その信号を入力信号としてIGBTを導通させることで、半導体装置のサージ耐量を向上させることもできる（例えば、下記特許文献１を参照）。

【0005】

上述した技術背景の説明は、本願の技術案を明確かつ完全に説明し、当業者の理解を容易にするために述べたものであることに留意すべきである。これらのシナリオが本願の背景技術部分において説明されているからといって、上記のシナリオが当業者に公知であるとは考えられない。

【先行技術文献】

【特許文献】

【0006】

【特許文献1】特開２０１３－４１９９４号公報

【発明の概要】

【発明が解決しようとする課題】

【0007】

ツェナーダイオードとスイッチング素子とを共に搭載した半導体装置において、ツェナーダイオードは通常ポリシリコンで形成されており、ポリシリコンのドーピング濃度が変化するとツェナーダイオードのオン特性も変化し、ツェナーダイオードの降伏特性も変化する。つまり、ツェナーダイオードのドーピング濃度を変えることで、ツェナーダイオードの降伏特性を調整し、半導体装置のサージ耐量を向上させることができる。
ところで、ツェナーダイオードの第1導電型のポリシリコンとスイッチング素子の第1導電型のゲート配線のポリシリコンは同じ工程でドーピングを行うため、一般的にツェナーダイオードの第1導電型のポリシリコンのドーピング濃度とゲート配線のドーピング濃度が等しくなっている。
そこで、高耐圧化や高サージエネルギーへの対応への対応をしようとすると、スイッチング素子のゲート電極への入力信号が低くなり、入力信号の伝達も小さくなり、能動領域全体に占めるスイッチング素子のオンする領域がより小さくなってしまう。

【0008】

そこで、本発明の課題は、かかる問題点に鑑みてなされたものであり、上記問題点を解決する半導体装置、その製造方法、およびそれを含む電子機器を提供することを目的とする。

【課題を解決するための手段】

【0009】

本発明の半導体装置は、半導体基板に形成されている半導体装置であって、高圧回路に電気的に接続されている第1の電極と、低圧回路に電気的に接続されている第2の電極と、第１の電極と第２の電極との間の電流を制御する第1導電型のポリシリコンからなるゲート配線と、を備えるスイッチング素子が設けられた能動領域と、第１導電型のポリシリコンと第２導電型のポリシリコンが直列接続されたダイオードが設けられており、スイッチング素子の第1の電極と同電位の第1の端と、スイッチング素子のゲート配線に電気的に接続されている第2の端とを備え、能動領域の外周に位置しているダイオード領域と、を備え、ゲート配線の抵抗値が、ダイオード領域のダイオードの第1導電型のポリシリコンの抵抗値よりも小さいことを特徴とする。
少なくとも1つの実施形態において、ダイオード領域が、並列接続した2つ以上のダイオード群を含み、各ダイオード群が前記能動領域の少なくとも一部を取り囲み、ゲート配線の少なくとも一部が、ポリシリコンパターンであり、ポリシリコンパターンが、複数の第1の部分と、第1の部分の延伸する方向と交差する方向に沿って延伸する複数の第2の部分と、を含み、第1の部分と第2の部分とは、ダイオード領域の前記第2の端にそれぞれ接続されていてもよい。
少なくとも1つの実施形態において、ゲート配線のドーピング濃度がダイオード領域のダイオードの第1導電型のポリシリコンのドーピング濃度よりも大きくしてもよい。

【0010】

本発明の第2の実施形態による半導体装置の製造方法は、高圧回路に電気的に接続されている第1の電極と、低圧回路に電気的に接続されている第2の電極と、第１の電極と第２の電極との間の電流を制御する第1導電型のポリシリコンからなるゲート配線と、を備えるスイッチング素子が設けられた能動領域を形成することと、第１導電型のポリシリコンと第２導電型のポリシリコンが直列接続されたダイオードが設けられており、スイッチング素子の第1の電極と同電位の第1の端と、スイッチング素子のゲート配線に電気的に接続されている第2の端とを備え、能動領域の外周に位置しているダイオード領域を形成することと、ゲート配線の抵抗値を、ダイオード領域のダイオードの第1導電型のポリシリコンの抵抗値よりも小さくさせることを特徴とする。
少なくとも一実施形態では、ダイオード領域を形成することは、並列接続した2つ以上のダイオード群を形成し、各ダイオード群が前記能動領域の少なくとも一部を取り囲み、ゲート配線を形成することは、ポリシリコンパターンを用いて形成し、ポリシリコンパターンの複数の第1の部分を形成し、第1の部分の延伸する方向と交差する方向に沿って延伸して、ポリシリコンパターンの複数の第2の部分を形成し、第1の部分と第2の部分とをダイオード領域の第2の端にそれぞれ接続させる。
少なくとも一実施形態では、ゲート配線のドーピング濃度をダイオード領域のダイオードの第1導電型のポリシリコンのドーピング濃度よりも大きくしてもよい。

【0011】

本願発明の第3の実施形態によれば、第1の実施形態に記載の半導体装置を備える電子機器が提供される。

【発明の効果】

【0012】

本発明によれば、ゲート配線の第1導電型のポリシリコンのシート抵抗値をツェナーダイオードの第1導電型のポリシリコンのシート抵抗値よりも小さくすることで、高耐圧化や高サージエネルギーへの対応を行ってもゲート配線への入力信号の低下を抑制することができ、これにより、スイッチング素子の面内の電流密度の偏りが低減される。その結果、半導体装置のサージ耐量を高めることができる。

【図面の簡単な説明】

【0013】

【図1】図1は、本願発明の実施形態の半導体装置の少なくとも一部を示す上面模式図である。

【図2】図2は、図1におけるA-A方向に沿って見た半導体装置の少なくとも一部の模式的な断面図である。

【図3】図3は、本願発明の一実施形態の半導体装置の応用例の少なくとも一部を示す等価回路図である。

【図4】図4は、図1の破線枠部分の拡大図である。

【図5】図5は、本願発明の一実施形態の半導体装置の製造方法を示す模式図である。

【発明を実施するための形態】

【0014】

図面を参照して、以下の説明書により、本願の前述及びその他の特徴が明らかになる。明細書および図面において、本願の原則が適用可能であることを示す一部の実施形態が具体的に開示されているが、本願は、記載された実施形態に限定されるものではなく、逆に、本願は、添付の請求の範囲内に含まれる全ての修正、変形および均等物を含むことが理解されるべきである。以下、本出願の様々な実施形態について、図面を用いて説明する。これらの実施形態は例示的であり、本願に対する制限ではない。
本願の実施形態において、用語「第1」、「第2」、「上」、「下」等は、異なる要素を区別するために用いられるが、これらの要素の空間的配列や時間的順序等を示すものではなく、これらの要素はこれらの用語に限定されるべきではない。用語「および／または」は、関連付けられて列挙された用語の1つまたは複数のうちのいずれかおよびすべての組合せを含む。「含む」、「含む」、「有する」などの用語は、記載された特徴、要素、要素またはコンポーネントの存在を意味するが、1つまたは複数の他の特徴、要素、要素またはコンポーネントの存在または追加は除外されない。
本願の実施形態において、単数形「一」、「当該」等は複数形を含み、広義には「一」又は「一」に限定されるものではなく「一」又は「一種類」と理解されるべきである。さらに、「記載された」という用語は、文脈が特に明示的に示されない限り、単数形および複数形を含むものと理解されるべきである。さらに、用語「根拠」は、「少なくとも部分的には......に基づいている」と理解され、用語「根拠」は、文脈が特に明確に指摘されていない限り、「少なくとも部分的には......に基づいている」と理解されるべきである。

【0015】

（第１の実施形態）
本願発明の第1の実施形態は、半導体装置を提供する。 図1は、本願発明の一実施形態の半導体装置の少なくとも一部を示す上面模式図であり、図2は、図1におけるA-A方向に沿って見た半導体装置の少なくとも一部の断面模式図である。
本願実施形態の半導体装置は、半導体基板上に形成されており、例えば、本願の実施形態の半導体装置は、IGBTで構成されていてもよい。

【0016】

図1に示すように、半導体装置1は、活性領域（能動領域）10と、ダイオード領域20と、ゲート配線112とを備え、図2に示すように、活性領域10は、スイッチング素子110（図2に示す）を備えている。 スイッチング素子110は、例えば、IGBTやMOSFET（Metal Oxide Semiconductor Field Effect Transistor）であってもよい。 スイッチング素子110は、第1の電極80と第2の電極190とを有し、ゲート配線112は、スイッチング素子110のオン・オフを制御するために用いることができる。 一実施形態では、スイッチング素子110は、低電圧回路と高電圧回路との間に接続され、第1の電極80が高電圧回路に電気的に接続され、第2の電極190が低電圧回路に電気的に接続され、例えば、第1の電極80がIGBTのコレクタまたはMOSFETのドレインとなり、第2の電極190がIGBTのエミッタまたはMOSFETのソースとなり、ゲート配線112がIGBTのゲートまたはMOSFETのゲートとなる。
なお、以下の本願の説明では、スイッチング素子110がIGBTである場合を例に挙げて説明するが、この説明は、スイッチング素子110がMOSFETである場合にも適用される。

【0017】

図2に示すように、ダイオード領域20は、ツェナーダイオード210を備え、ダイオード領域20は、図２に示すように、終端電極111と電気的に接続された第1端部21と、ゲート配線112と電気的に接続された第2端部22とを有する。終端電極111はスイッチング素子110の第1の電極80と同電位となっている。

【0018】

少なくとも1つの実施形態において、ゲート配線112のシート抵抗値は、ダイオード領域20のツェナーダイオード210の第１導電型（Ｎ型）の多結晶シリコンのシート抵抗値より小さい。例えば、図2に示すように、ゲート配線112はＮ型の不純物をドープした多結晶シリコンからなる。また、ツェナーダイオード210は多結晶シリコン材料から形成されており、例えば、ツェナーダイオード210はn型の不純物をドープしたポリシリコン40とp型の不純物をドープしたポリシリコン41とが直列接続されていてもよい。ポリシリコンのシート抵抗は多結晶シリコン中の不純物の濃度調整により調整することが可能である。 例えば、n型ポリシリコンで形成されたゲート配線112のシート抵抗値を30から50Ω／□に調整し、ツェナーダイオード210のn型ポリシリコン40のシート抵抗値を40から60Ω／□に調整してもよい。なお、本願の実施形態はこれに限られず、ゲート配線112及びツェナーダイオード210のポリシリコン40のシート抵抗値も実際の状況に応じて設定することが可能である。

【0019】

本願では、高耐圧化や高サージエネルギーへの対応でツェナーダイオードの動作抵抗を大きくしても、ゲート配線112のシート抵抗値をツェナーダイオード210のn型ポリシリコン40の抵抗値よりも小さくすることで、スイッチング素子110の制御電極への入力信号の低下を抑制することができ、能動領域に占めるスイッチング素子のオンする領域が狭まることを抑制することができる。これにより、スイッチング素子の面内の電流密度の偏りが低減される。その結果、半導体装置のサージ耐量を高めることができる。

【0020】

図3は、本発明の実施形態に係る半導体装置の1つのアプリケーションの少なくとも一部の等価回路図である。
図2の断面図に示す半導体装置1は、図3の回路構成の破線枠3 Aに対応する。図2の半導体装置1のスイッチング素子110およびツェナーダイオード210は、例えば、図3のIGBT103およびツェナーダイオード106にそれぞれ対応している。スイッチング素子110のゲート配線112の抵抗は、抵抗115に対応している。

【0021】

図3に示すように、直流電源101からトランス102の一次側102 Aへ流れる電流をIGBT 103によりオン状態からオフに制御し、トランス102の二次側102 Bに接続された負荷104へ電圧を出力する。さらに、IGBT103のコレクタ端子とゲート端子との間には、IGBT103のコレクタ−ゲート間の耐圧よりも耐圧が低いツェナーダイオード106が接続されている。

【0022】

駆動回路105からOFF信号、例えば0(V)の電圧信号によりIGBT103がOFF状態となると、トランス102の誘導電位(反電位)によりIGBT103のコレクタ-エミッタ間に過電圧が印加される。これにより、ツェナーダイオード106はIGBT103よりも先にブレークダウンし、ツェナーダイオード106に電流が流れる。そして、ツェナーダイオード106から抵抗109及び抵抗115に電流が流れ、IGBT103のゲート端子の電圧が上昇する。IGBT103のゲートエミッタ間電圧が閾値電圧を超えると、IGBT103はON状態となる。このため、トランス102の誘導電位によって発生した電流はIGBT103を流れる。ここで、ゲート入力信号が低下すると、能動領域に占めるスイッチング素子のオンする領域が狭まる。その結果、IGBT 103の面内の電流密度の偏りが生じ、IGBT103のサージ耐量を十分に確保することが困難となる。一方、本発明の実施の形態では、高耐圧化や高サージエネルギーへの対応でツェナーダイオードの動作抵抗を大きくしても、IGBT103のゲート配線抵抗115の抵抗値をツェナーダイオード106の抵抗値より小さくすることで、IGBT103のゲートの入力信号の低下を抑制することができ、能動領域に占めるスイッチング素子のオンする領域が狭まることを低減することができ、さらにIGBT103の面内のエミッタ電流密度の偏りを低減することができる。また、サージ耐量を十分に確保することができる。

【0023】

また、ツェナーダイオード107は、IGBT 103のゲート端子とエミッタ端子との間に並列に電気的に接続されていてもよい。これにより、ツェナーダイオード107は、IGBT103のゲートエミッタ間の耐圧よりも先に破壊され、IGBT103をトランス102の誘導電位による過電圧の影響から保護する。また、トランス102の一次側102 Aと二次側102 Bとの間に生じる寄生容量を抑制し、さらに場合によっては寄生容量のばらつきを抑制するために、トランス102の一次側102 Aと二次側102 Bとの間に容量が寄生容量よりも大きいコンデンサ108を配設してもよい。

【0024】

少なくとも1つの実施形態において、ゲート配線112の少なくとも一部は、図1に示すように、多結晶シリコンパターンを形成する多結晶シリコン材料から構成されていてもよく、ゲート配線112の多結晶シリコンパターンは、第1の部分310と、ゲート配線112が延びる方向(図1に示されていない)に延びる複数の第2の部分320とを含んでいてもよい。複数の第2の部分320は、第1の部分310が延びる方向と交差する方向に延び、第1の部分310および第2の部分320は、それぞれダイオード領域20の第2の端部に電気的に接続される。

【0025】

ゲート配線112は互いに交差する方向に格子状に配置され、ある部位のツェナーダイオード210に電流が流れると、格子状のゲート配線112によって最寄りのスイッチング素子のゲート配線112の電圧を上昇させて最寄りのスイッチング素子をON状態にすることができる。

【0026】

図4はダイオード領域20の拡大平面図である。少なくとも1つの実施形態では、図4に示すように、ダイオード領域20は、並列に接続された2つ以上のダイオード群210を含むことができ、例えば、能動領域10を囲む方向において、各ダイオード群210間は並列に接続され、各ダイオード群210は、能動領域10の少なくとも一部を囲む。また、1つのダイオード群210内の複数のダイオードは互いに直列接続されている。
また、図4に示すように、ポリシリコン40、41は、図4の水平方向に対する傾角θを例えば0＜θ＜90°に傾斜させてもよい。

【0027】

少なくとも1つの実施形態では、ゲート配線112のシート抵抗値はツェナーダイオード210のn型ポリシリコンのシート抵抗値よりも小さい。例えば、ゲート配線112とツェナーダイオード210のn型ポリシリコン40にドーピングを行った後、ゲート配線112のポリシリコンに不純物、例えばリンを追加注入することにより、ツェナーダイオード210内のn型ポリシリコン40の不純物濃度に比べてゲート配線112のn型ポリシリコンの不純物濃度が高くなり、ゲート配線112のシート抵抗値が小さくなる。例えば、ポリシリコン40のシート抵抗値は、40から60Ω／sqであってもよい。また、ゲート配線112のシート抵抗値は、20から45Ω／sqとすることができる。但し、本発明の実施例は、限定されるものではなく、実際の状況に応じてポリシリコン40及びゲート配線112のシート抵抗値を設定してもよい。また、ゲート配線112並びにn型ポリシリコン40にドーピングを行った後、ゲート配線112に不純物、例えばリンを追加注入することにより、ツェナーダイオード210内のn型ポリシリコン40の不純物濃度に比べてゲート配線112のn型ポリシリコンの不純物濃度が高くなり、ゲート配線112のシート抵抗値が小さくなる。

【0028】

少なくとも1つの実施形態では、図2に示すように、半導体装置1は、n+領域11に形成された終端電極111とをさらに含むことができる。半導体装置1は、第１の電極80をさらに含み、第１の電極80と終端電極111との電位は同電位であってもよい。半導体装置1は、スイッチング素子110のベース領域とソース領域とをそれぞれ実現するp型ベース領域120と、n+ソース領域130と、第２の電極190と、p型ベース領域120とn+ソース領域130と絶縁層を介してゲート配線112を備え、第２の電極190はp型ベース領域120とn+ソース領域130と電気的に接続されている。また、半導体装置1は、コレクタ機能を実現するp型半導体領域70と、電界の更なる広がりを抑制するためのn型半導体領域60と、n-ドリフト領域50とを備える。

【0029】

なお、本願の実施形態に係る半導体装置1は、実際の必要に応じて他の構成を含んでもよいし、図2に示す部分構成を含まなくてもよいし、具体的にどの構成が実際の必要に応じて関連技術を参考にして設けられてもよいかについては、本発明の実施形態はこれに限定されない。

【0030】

（第2の実施形態）
本願の第2の実施形態は、半導体装置の製造方法を提供する。図5は本発明の実施形態に係る製造方法の概略図である。

【0031】

本願の実施例では、半導体装置は半導体基板に形成され、この半導体装置は半導体製造プロセスを用いて製造される。図5に示すように、半導体装置の製造方法500は、能動領域を形成するステップ501とダイオード領域を形成するステップ503と、配線が形成されるステップ505とを含む。

【0032】

ステップ501において、能動領域にスイッチング素子を形成する。このスイッチング素子は、低圧回路と高圧回路との間に接続され、スイッチング素子の第1の電極は高圧回路に接続され、第2の電極は低圧回路に接続され、ゲート配線はスイッチング素子のオンとオフを制御することができる。スイッチング素子は、例えば、IGBT又はMOSFETであってもよく、第1の電極は、IGBTのコレクタ又はMOSFETのドレインであってもよく、第2の電極は、IGBTのエミッタ又はMOSFETのソースであってもよく、ゲート配線はＮ型のポリシリコンで形成されていてもよい。これにより、このスイッチング素子により低圧制御高圧の回路機能を実現することができる。本願の以下の説明において、スイッチング素子がIGBTの例で説明するが、スイッチング素子がMOSFETである場合にも同様に適用される。

【0033】

ステップ503において、ダイオード領域にツェナーダイオードを形成し、このダイオード領域は、第1端と第2端とを有し、第1端はスイッチング素子のゲート配線に電気的に接続され、第2端はスイッチング素子の第１電極と同電位であり、ダイオード領域は能動領域の外周に形成される。ダイオードは、例えばツェナーダイオードであり、Ｎ型とＰ型のポリシリコンから形成することができる。

【0034】

製造方法500において、ダイオード領域のツェナーダイオードのＮ型のポリシリコン抵抗値よりもゲート配線の抵抗値を小さくする。例えば、図2に示すように、多結晶シリコン材料を用いてゲート配線112およびツェナーダイオード210を形成することができる。例えば、ゲート配線112はn型ポリシリコンからなり、ツェナーダイオード210はn型ポリシリコン40およびp型ポリシリコン41からなるツェナーダイオードであってもよい。ポリシリコン中の不純物濃度を調整することにより、ポリシリコンのシート抵抗を調整することができ、例えば、ゲート配線112のポリシリコンのシート抵抗値を30～50Ω/sqに調整し、ツェナーダイオード210のn型ポリシリコン40のシート抵抗値を40～60Ω/sqに調整することができる。但し、本発明の実施例は、これらに限定されるものではなく、実際の状況に応じてゲート配線112とツェナーダ５イオード210のn型ポリシリコン40の抵抗値を設定してもよい。

【0035】

ゲート配線112のシート抵抗値をツェナーダイオード210のn型ポリシリコンのシート抵抗値よりも小さくすることで、スイッチング素子のゲートへの入力信号の低下を抑制することができ、これにより、スイッチング素子の面内の電流密度の偏りが低減される。その結果、半導体装置のサージ耐量を高めることができる。

【0036】

ゲート配線112は、例えば、多結晶シリコンパターンを含むことができ、図1に示すように、多結晶シリコンパターンは、複数の第1の部分310と複数の第2の部分320とを含むことができ、複数の第1の部分310は、ゲート配線112(図1には示されていない)が延びる方向に延びることができる。複数の第2の部分320は、第1の部分310が延びる方向と交差する方向に延び、第1の部分310および第2の部分320は、それぞれツェナーダイオード210に接続され、例えば、ツェナーダイオード210の第2の端部に電気的に接続される。

【0037】

これにより、ゲート配線112は互いに交差する方向に格子状に配置され、ある部位のツェナーダイオード210に電流が流れると、格子状のゲート配線112によって最寄りのスイッチング素子のゲート端子の電圧を上昇させることができ、最寄りのスイッチング素子をON状態とすることができる。

【0038】

ステップ503において、能動領域の少なくとも一部を囲むように並列に接続された2つ以上のダイオード群を形成し、例えば図4に示すように、能動領域10を囲む方向において、各ダイオード群210間が並列に接続され、各ダイオード群210が能動領域10の少なくとも一部を囲むようにしてもよい。また、1つのダイオード群210内において複数のダイオードを直列接続するように形成してもよい。また、図4に示すように、ポリシリコン40,41は、図4における水平方向に傾斜する傾斜角θとして、例えば0＜θ＜90°の傾斜角とすることができる。

【0039】

少なくとも1つの実施形態において、製造方法500において、ゲート配線112のシート抵抗値をツェナーダイオード210のシート抵抗値よりも小さくする。
例えば、ある工程でゲート配線112とn型ポリシリコン40にドーピングを行った後、ゲート配線112のポリシリコンに不純物、例えばリンを追加注入することにより、ツェナーダイオード210内のn型ポリシリコン40の不純物濃度に比べてゲート配線112の不純物濃度が高くなり、ゲート配線112のシート抵抗値が小さくなる。例えば、ポリシリコン40のシート抵抗値は、40から60Ω／sqであってもよい。また、ゲート配線112のシート抵抗値は、20から45Ω／sqとすることができる。但し、本発明の実施例は、限定されるものではなく、実際の状況に応じてポリシリコン40及びゲート配線112のシート抵抗値を設定してもよい。

【0040】

少なくとも1つの実施形態では、図2に示すように、製造方法500は、終端電極111をn+領域11に形成することを更に含むことができる。第１の電極80を形成し、第１の電極80と終端電極111との電位を同電位にすることもできる。また、p型ベース領域120、n+ソース領域130および第２の電極190を形成することを含み、p型ベース領域120およびn+ソース領域130は、スイッチング素子111のベース領域およびソース領域の機能をそれぞれ実現し、第２の電極190とp型ベース領域120およびn+ソース領域130とを電気的に接続することができる。コレクタ機能を実現するp型半導体領域70と、電界停止領域機能を実現するn型半導体領域60と、n-ドリフト領域50とを形成することも含まれる。なお、本願実施形態の製造方法500において、実際に必要に応じて半導体装置を形成してもよいし、形成した半導体装置は、他の構成を含んでいてもよいし、図2に示す部分構造を含まなくてもよいし、具体的には、どのような構成が実際に必要に応じて関連技術を参考にして設定できるかを含んでいてもよいので、本願実施形態はこれに限定されない。

【0041】

（第3の実施形態）
本願の第3の実施形態は、第1の実施形態の半導体装置を含む電子機器を提供する。第1の実施形態では、半導体装置の構成および機能について詳細に説明したが、その内容はここに組み込まれているので、ここでは説明を省略する。

【0042】

本願の第3の実施形態において、電子機器の応用分野を限定するものではなく、家電、自動車、変電所等に適用することができる。本願の第3の実施形態の電子機器による、ゲート配線112のシート抵抗値をツェナーダイオード210のシート抵抗値よりも小さくすることで、スイッチング素子のゲートへの入力信号の低下を抑制することができ、これにより、スイッチング素子の面内の電流密度の偏りが低減される。その結果、電子機器の安定性を高めることができることである。

【0043】

さらに、当業者が多くの努力をし、利用可能な時間、現在の技術的および経済的な考慮に駆られて多様な設計上の選択肢があるかもしれないが、本明細書に開示された理念および原理の指導の下で、これらのソフトウェア命令およびプログラムおよび集積回路(IC)を容易に実験的に生成することができる。

【0044】

要するに、本発明の様々な実施形態を、ソフトウェアまたは専用回路、ハードウェア、論理、またはそれらの任意の組み合わせで実施することができる。いくつかの態様はハードウェアで実施されてもよく、他の態様は、コントローラ、マイクロプロセッサ、または他のコンピューティングデバイスによって実行され得るファームウェアまたはソフトウェアで実施されてもよい。

【0045】

本発明の実施形態をブロック図、フローチャート、または他のイメージ表現を使用して図示および説明したが、本明細書で説明したブロック、デバイス、システムまたは方法は、これらの例に限定されるものではなく、ハードウェア、ソフトウェア、ファームウェア、専用回路またはロジック、汎用ハードウェアまたはコントローラ、または他のコンピューティングデバイス、またはそれらの組み合わせで実施できることを理解されたい。

【0046】

同様に、以上の説明にはいくつかの具体的な実施形態の詳細が含まれているが、これらの詳細は本発明の範囲の制限として解釈すべきではなく、具体的な実施形態の特定の特徴の説明として解釈すべきである。独立した実施形態に記載された幾つかの特徴は、別個の実施形態において組み合わせて実施されてもよい。逆に、個別の実施形態の文脈に記載された様々な特徴は、複数の実施形態において個別または適切な組み合わせで実施されてもよい。

【0047】

本発明を構造的特徴および/または方法論的行為特有の言語で記述しているが、特許請求の範囲において限定される本発明は、上記特定の特徴または行為に限定される必要はないことを理解されたい。逆に、上述したような特定の特徴及び行為は、これらの請求項を実施するための例示的な形態として開示される。

【0048】

以上、特定の実施形態に関連して本願について説明したが、これらの説明はすべて例示的であり、本願の保護範囲の制限ではないことを当業者は認識すべきである。当業者は、本願の精神及び原理に基づいて、本願に対して種々の変形及び修正を行うことができ、これらの変形及び修正も本願の範囲内にある。

【符号の説明】

【0049】

１０ 活性領域（能動領域）
２０ ダイオード領域
２１ 第1端部
２２ 第２端部
４０ n型ポリシリコン
４１ p型ポリシリコン
８０ 第１の電極
１１０ スイッチング素子
１１１ 終端電極
１１２ ゲート配線
１９０ 第2の電極
２１０ ツェナーダイオード（ダイオード群）
３１０ 第1の部分
３２０ 第2の部分

【図1】

【図2】

【図3】

【図4】

【図5】