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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2023162778
(43)【公開日】2023-11-09
(54)【発明の名称】半導体装置
(51)【国際特許分類】
H01L 27/06 20060101AFI20231101BHJP
H01L 21/8234 20060101ALI20231101BHJP
H01L 21/822 20060101ALI20231101BHJP
H01L 29/78 20060101ALI20231101BHJP
H01L 29/06 20060101ALI20231101BHJP
H01L 29/739 20060101ALI20231101BHJP
H01L 29/861 20060101ALI20231101BHJP
H01L 29/12 20060101ALI20231101BHJP
【ＦＩ】
H01L27/06 311C
H01L27/06 102A
H01L27/06 311A
H01L27/06 311B
H01L27/04 H
H01L29/78 653C
H01L29/78 652M
H01L29/78 652P
H01L29/78 657E
H01L29/78 652C
H01L29/78 652S
H01L29/78 652F
H01L29/78 655A
H01L29/78 657A
H01L29/91 L
H01L29/78 652T
H01L29/91 F
H01L29/91 C
【審査請求】未請求
【請求項の数】17
【出願形態】ＯＬ
(21)【出願番号】P 2022073407
(22)【出願日】2022-04-27
(71)【出願人】
【識別番号】000116024
【氏名又は名称】ローム株式会社
(74)【代理人】
【識別番号】100105957
【弁理士】
【氏名又は名称】恩田 誠
(74)【代理人】
【識別番号】100068755
【弁理士】
【氏名又は名称】恩田 博宣
(72)【発明者】
【氏名】大隅 悠史
【テーマコード（参考）】
5F038
5F048
【Ｆターム（参考）】
5F038AR09
5F038AV04
5F038AV05
5F038AV06
5F038BH02
5F038BH07
5F038BH13
5F038CA02
5F048AA09
5F048AB10
5F048AC06
5F048AC10
5F048BA02
5F048BA14
5F048BA15
5F048BB02
5F048BB05
5F048BB09
5F048BB19
5F048BC03
5F048BC07
5F048BC12
5F048BD07
5F048BF02
5F048BF07
5F048BF15
5F048BH04
5F048CA03
5F048CA09
5F048CB07
5F048CC02
5F048CC04
5F048CC06
5F048CC08
5F048CC10
5F048CC11
(57)【要約】
【課題】半導体装置を容易に製造すること。
【解決手段】半導体装置は、第１導電型の半導体層３３を有し、パワートランジスタを駆動する制御回路と、半導体層３３と電気的に接続され、制御回路の動作電圧が印加可能に構成された電源端子と、制御回路と電気的に接続された接地端子と、電源端子と接地端子との双方に電気的に接続され、電源端子に印加する静電気に起因する電流から制御回路を保護するＥＳＤ保護回路５０と、を備える。ＥＳＤ保護回路５０は、半導体層３３を用いた保護トランジスタ５１を有する。保護トランジスタ５１は、半導体層３３と、半導体層３３の表面３３ｓに形成された第２導電型の第１ウェル領域６１と、第１ウェル領域６１の表面に形成された第１導電型の第２ウェル領域６２と、によって構成されたバイポーラトランジスタである。
【選択図】図４
【解決手段】半導体装置は、第１導電型の半導体層３３を有し、パワートランジスタを駆動する制御回路と、半導体層３３と電気的に接続され、制御回路の動作電圧が印加可能に構成された電源端子と、制御回路と電気的に接続された接地端子と、電源端子と接地端子との双方に電気的に接続され、電源端子に印加する静電気に起因する電流から制御回路を保護するＥＳＤ保護回路５０と、を備える。ＥＳＤ保護回路５０は、半導体層３３を用いた保護トランジスタ５１を有する。保護トランジスタ５１は、半導体層３３と、半導体層３３の表面３３ｓに形成された第２導電型の第１ウェル領域６１と、第１ウェル領域６１の表面に形成された第１導電型の第２ウェル領域６２と、によって構成されたバイポーラトランジスタである。
【選択図】図４
【特許請求の範囲】
【請求項1】
第１導電型の半導体層を有し、出力用トランジスタを駆動する制御回路と、
前記半導体層と電気的に接続され、前記制御回路の動作電圧が印加可能に構成された電源端子と、
前記制御回路と電気的に接続された接地端子と、
前記電源端子と前記接地端子との双方に電気的に接続され、前記電源端子に印加する静電気に起因する電流から前記制御回路を保護する保護回路と、
を備え、
前記保護回路は、前記半導体層を用いた保護トランジスタを有し、
前記保護トランジスタは、
前記半導体層と、
前記半導体層の表面に形成された第２導電型の第１ウェル領域と、
前記第１ウェル領域の表面に形成された第１導電型の第２ウェル領域と、
によって構成されたバイポーラトランジスタである
半導体装置。
前記半導体層と電気的に接続され、前記制御回路の動作電圧が印加可能に構成された電源端子と、
前記制御回路と電気的に接続された接地端子と、
前記電源端子と前記接地端子との双方に電気的に接続され、前記電源端子に印加する静電気に起因する電流から前記制御回路を保護する保護回路と、
を備え、
前記保護回路は、前記半導体層を用いた保護トランジスタを有し、
前記保護トランジスタは、
前記半導体層と、
前記半導体層の表面に形成された第２導電型の第１ウェル領域と、
前記第１ウェル領域の表面に形成された第１導電型の第２ウェル領域と、
によって構成されたバイポーラトランジスタである
半導体装置。
【請求項2】
前記制御回路は、制御用トランジスタを含み、
前記制御用トランジスタは、横型のトランジスタである
請求項１に記載の半導体装置。
前記制御用トランジスタは、横型のトランジスタである
請求項１に記載の半導体装置。
【請求項3】
前記保護回路は、前記第１ウェル領域と前記接地端子とに電気的に接続された抵抗を有する
請求項１に記載の半導体装置。
請求項１に記載の半導体装置。
【請求項4】
前記抵抗は、導電性のポリシリコンによって形成されている
請求項３に記載の半導体装置。
請求項３に記載の半導体装置。
【請求項5】
前記半導体層の表面上に形成された絶縁層を備え、
前記抵抗は、前記絶縁層上に設けられている
請求項３または４に記載の半導体装置。
前記抵抗は、前記絶縁層上に設けられている
請求項３または４に記載の半導体装置。
【請求項6】
前記保護回路は、前記第２ウェル領域と前記接地端子とに電気的に接続されたツェナーダイオードを有する
請求項１に記載の半導体装置。
請求項１に記載の半導体装置。
【請求項7】
前記ツェナーダイオードは、
前記半導体層の表面に形成された第２導電型のウェル領域と、
前記ウェル領域の表面に形成された第１導電型の第１ダイオード側コンタクト領域と、
前記ウェル領域の表面のうち前記第１ダイオード側コンタクト領域とは異なる位置に形成された第２導電型の第２ダイオード側コンタクト領域と、
を含む
請求項６に記載の半導体装置。
前記半導体層の表面に形成された第２導電型のウェル領域と、
前記ウェル領域の表面に形成された第１導電型の第１ダイオード側コンタクト領域と、
前記ウェル領域の表面のうち前記第１ダイオード側コンタクト領域とは異なる位置に形成された第２導電型の第２ダイオード側コンタクト領域と、
を含む
請求項６に記載の半導体装置。
【請求項8】
前記ツェナーダイオードは、
平面視で前記ウェル領域を囲むダイオード側分離トレンチと、
前記ダイオード側分離トレンチの内壁に沿って形成されたダイオード側絶縁層と、
前記ダイオード側絶縁層に埋め込まれたダイオード側埋め込み電極と、
をさらに含む
請求項７に記載の半導体装置。
平面視で前記ウェル領域を囲むダイオード側分離トレンチと、
前記ダイオード側分離トレンチの内壁に沿って形成されたダイオード側絶縁層と、
前記ダイオード側絶縁層に埋め込まれたダイオード側埋め込み電極と、
をさらに含む
請求項７に記載の半導体装置。
【請求項9】
前記保護回路は、
前記第１ウェル領域と電気的に接続された第１トランジスタ側コンタクト部と、
前記第２ダイオード側コンタクト領域と電気的に接続された第２ダイオード側コンタクト部と、
前記第１トランジスタ側コンタクト部と電気的に接続されたトランジスタ側接続配線と、
前記第２ダイオード側コンタクト部と電気的に接続されたダイオード側配線と、
を有し、
前記トランジスタ側接続配線と前記ダイオード側配線とは、互いに電気的に接続されている
請求項７に記載の半導体装置。
前記第１ウェル領域と電気的に接続された第１トランジスタ側コンタクト部と、
前記第２ダイオード側コンタクト領域と電気的に接続された第２ダイオード側コンタクト部と、
前記第１トランジスタ側コンタクト部と電気的に接続されたトランジスタ側接続配線と、
前記第２ダイオード側コンタクト部と電気的に接続されたダイオード側配線と、
を有し、
前記トランジスタ側接続配線と前記ダイオード側配線とは、互いに電気的に接続されている
請求項７に記載の半導体装置。
【請求項10】
前記保護回路は、
前記第１ウェル領域と前記接地端子とに電気的に接続され、第１端子および第２端子を含む抵抗と、
前記第１ダイオード側コンタクト領域と電気的に接続された第１ダイオード側コンタクト部と、
前記ダイオード側埋め込み電極と電気的に接続された第２分離側コンタクト部と、
前記第２端子と電気的に接続された第２抵抗側コンタクト部と、
前記第１ダイオード側コンタクト部、前記第２分離側コンタクト部、および前記第２抵抗側コンタクト部と電気的に接続されたダイオード側接続配線と、
を有する
請求項８に記載の半導体装置。
前記第１ウェル領域と前記接地端子とに電気的に接続され、第１端子および第２端子を含む抵抗と、
前記第１ダイオード側コンタクト領域と電気的に接続された第１ダイオード側コンタクト部と、
前記ダイオード側埋め込み電極と電気的に接続された第２分離側コンタクト部と、
前記第２端子と電気的に接続された第２抵抗側コンタクト部と、
前記第１ダイオード側コンタクト部、前記第２分離側コンタクト部、および前記第２抵抗側コンタクト部と電気的に接続されたダイオード側接続配線と、
を有する
請求項８に記載の半導体装置。
【請求項11】
前記保護トランジスタは、
平面視で前記第１ウェル領域を囲むトランジスタ側分離トレンチと、
前記トランジスタ側分離トレンチの内壁に沿って形成されたトランジスタ側絶縁層と、
前記トランジスタ側絶縁層に埋め込まれたトランジスタ側埋め込み電極と、
をさらに含む
請求項１に記載の半導体装置。
平面視で前記第１ウェル領域を囲むトランジスタ側分離トレンチと、
前記トランジスタ側分離トレンチの内壁に沿って形成されたトランジスタ側絶縁層と、
前記トランジスタ側絶縁層に埋め込まれたトランジスタ側埋め込み電極と、
をさらに含む
請求項１に記載の半導体装置。
【請求項12】
前記第１ウェル領域の表面のうち前記第２ウェル領域よりも外側の領域に形成された第２導電型の第１トランジスタ側コンタクト領域と、
前記第２ウェル領域の表面に形成された第１導電型の第２トランジスタ側コンタクト領域と、
をさらに含む
請求項１または１１に記載の半導体装置。
前記第２ウェル領域の表面に形成された第１導電型の第２トランジスタ側コンタクト領域と、
をさらに含む
請求項１または１１に記載の半導体装置。
【請求項13】
前記保護回路は、
前記第１ウェル領域の表面のうち前記第２ウェル領域よりも外側の領域に形成された第２導電型の第１トランジスタ側コンタクト領域と、
前記第２ウェル領域の表面に形成された第１導電型の第２トランジスタ側コンタクト領域と、
前記第１ウェル領域と前記接地端子とに電気的に接続され、第１端子および第２端子を含む抵抗と、
前記第２トランジスタ側コンタクト領域と電気的に接続された第２トランジスタ側コンタクト部と、
前記トランジスタ側埋め込み電極と電気的に接続された第１分離側コンタクト部と、
前記第１端子と電気的に接続された第１抵抗側コンタクト部と、
前記第２トランジスタ側コンタクト部、前記第１分離側コンタクト部、および前記第１抵抗側コンタクト部と電気的に接続されたトランジスタ側接続配線と、
を有する
請求項１１に記載の半導体装置。
前記第１ウェル領域の表面のうち前記第２ウェル領域よりも外側の領域に形成された第２導電型の第１トランジスタ側コンタクト領域と、
前記第２ウェル領域の表面に形成された第１導電型の第２トランジスタ側コンタクト領域と、
前記第１ウェル領域と前記接地端子とに電気的に接続され、第１端子および第２端子を含む抵抗と、
前記第２トランジスタ側コンタクト領域と電気的に接続された第２トランジスタ側コンタクト部と、
前記トランジスタ側埋め込み電極と電気的に接続された第１分離側コンタクト部と、
前記第１端子と電気的に接続された第１抵抗側コンタクト部と、
前記第２トランジスタ側コンタクト部、前記第１分離側コンタクト部、および前記第１抵抗側コンタクト部と電気的に接続されたトランジスタ側接続配線と、
を有する
請求項１１に記載の半導体装置。
【請求項14】
前記保護回路は、
前記第１ウェル領域と前記接地端子とに電気的に接続された抵抗と、
前記第２ウェル領域と前記接地端子とに電気的に接続されたツェナーダイオードと、
を有し、
前記保護トランジスタと前記ツェナーダイオードは、平面視で第１方向に互いに離隔して配列されており、
前記保護トランジスタと前記抵抗は、平面視で前記第１方向と直交する第２方向に互いに離隔して配列されており、
前記ツェナーダイオードと前記抵抗は、前記第１方向に互いに離隔して配列されている
請求項１に記載の半導体装置。
前記第１ウェル領域と前記接地端子とに電気的に接続された抵抗と、
前記第２ウェル領域と前記接地端子とに電気的に接続されたツェナーダイオードと、
を有し、
前記保護トランジスタと前記ツェナーダイオードは、平面視で第１方向に互いに離隔して配列されており、
前記保護トランジスタと前記抵抗は、平面視で前記第１方向と直交する第２方向に互いに離隔して配列されており、
前記ツェナーダイオードと前記抵抗は、前記第１方向に互いに離隔して配列されている
請求項１に記載の半導体装置。
【請求項15】
前記出力用トランジスタを含む出力用チップと、
前記出力用チップとは個別に設けられており、前記制御回路を含む制御回路チップと、
を備え、
前記出力用チップと前記制御回路チップとは、接続部材によって電気的に接続されている
請求項１に記載の半導体装置。
前記出力用チップとは個別に設けられており、前記制御回路を含む制御回路チップと、
を備え、
前記出力用チップと前記制御回路チップとは、接続部材によって電気的に接続されている
請求項１に記載の半導体装置。
【請求項16】
前記出力用トランジスタが形成された第１領域と、
前記制御回路が形成された第２領域と、
を含む共通チップを備える
請求項１に記載の半導体装置。
前記制御回路が形成された第２領域と、
を含む共通チップを備える
請求項１に記載の半導体装置。
【請求項17】
前記出力用トランジスタは、縦型のトランジスタである
請求項２に記載の半導体装置。
請求項２に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【0001】
本開示は、半導体装置に関する。
【背景技術】
【0002】
パワートランジスタと、パワートランジスタの動作を制御する制御回路と、を備える半導体装置が知られている（たとえば、特許文献１参照）。特許文献１の半導体装置は、静電気放電（ＥＳＤ：electrostatic discharge）から保護するＥＳＤ保護回路を備える。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特開２０２０－１３６２８８号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
ところで、半導体装置の製造工程において、ＥＳＤ保護回路を形成するための専用の工程を有する場合、半導体装置の製造工程が複雑化してしまう。
【課題を解決するための手段】
【0005】
本開示の一態様による半導体装置は、第１導電型の半導体層を有し、出力用トランジスタを駆動する制御回路と、前記半導体層と電気的に接続され、前記制御回路の動作電圧が印加可能に構成された電源端子と、前記制御回路と電気的に接続された接地端子と、前記電源端子と前記接地端子との双方に電気的に接続され、前記電源端子に印加する静電気に起因する電流から前記制御回路を保護する保護回路と、を備え、前記保護回路は、前記半導体層を用いた保護トランジスタを有し、前記保護トランジスタは、前記半導体層と、前記半導体層の表面に形成された第２導電型の第１ウェル領域と、前記第１ウェル領域の表面に形成された第１導電型の第２ウェル領域と、によって構成されたバイポーラトランジスタである。
【発明の効果】
【0006】
本開示の半導体装置によれば、半導体装置を容易に製造できる。
【図面の簡単な説明】
【0007】
【発明を実施するための形態】
【0008】
以下、添付図面を参照して本開示における半導体装置の実施形態を説明する。なお、説明を簡単かつ明確にするために、図面に示される構成要素は必ずしも一定の縮尺で描かれていない。また、理解を容易にするために、断面図では、ハッチング線が省略されている場合がある。添付の図面は、本開示の実施形態を例示するに過ぎず、本開示を制限するものとみなされるべきではない。
【0009】
以下の詳細な記載は、本開示の例示的な実施形態を具体化する装置、システム、および方法を含む。この詳細な記載は本来説明のためのものに過ぎず、本開示の実施形態またはこのような実施形態の適用および使用を限定することを意図していない。
【0010】
【0011】
半導体装置１０は、複数の外部端子１１と、ダイパッド１２と、ダイパッド１２に搭載されるパワートランジスタチップ２０および制御回路チップ３０と、各外部端子１１の一部、ダイパッド１２、および各チップ２０，３０を封止する封止樹脂１３と、を備える。
【0012】
ダイパッド１２は、平板状に形成されている。ダイパッド１２の厚さ方向から視たダイパッド１２の形状は長手方向および短手方向を有する矩形状である。ダイパッド１２は、たとえば銅（Ｃｕ）、アルミニウム（Ａｌ）等の金属材料によって形成されている。以降の説明において、ダイパッド１２の厚さ方向を「ｚ方向」とし、ｚ方向と直交する方向のうち互いに直交する２方向を「ｘ方向」および「ｙ方向」とする。本実施形態では、ダイパッド１２の長手方向がｘ方向となり、ダイパッド１２の短手方向がｙ方向となる。また、ｚ方向から視ることを「平面視」という。ｚ方向は、封止樹脂１３の厚さ方向、換言すると半導体装置１０の厚さ方向であるともいえる。本実施形態では、ｘ方向が「第２方向」に対応しており、ｙ方向が「第１方向」に対応している。
【0013】
複数の外部端子１１は、平面視においてダイパッド１２の周囲に配置されている。本実施形態では、複数の外部端子１１のうちダイパッド１２のｘ方向の両側に配置された外部端子１１は、ダイパッド１２に対して対称形状となる。複数の外部端子１１のうちダイパッド１２のｙ方向の両側に配置された外部端子１１は、ダイパッド１２に対して対称形状となる。なお、複数の外部端子１１の形状および配置態様の各々は、任意に変更可能である。
【0014】
制御回路チップ３０は、パワートランジスタチップ２０とは個別に設けられている。パワートランジスタチップ２０および制御回路チップ３０は、ダイパッド１２上にｘ方向に並んで配置されている。一例では、パワートランジスタチップ２０および制御回路チップ３０は、はんだペーストまたはＡｇ（銀）ペースト等の導電性接合材ＳＤによってダイパッド１２に接合されている。本実施形態では、平面視において、パワートランジスタチップ２０の面積は、制御回路チップ３０の面積よりも大きい。平面視におけるパワートランジスタチップ２０の形状は正方形である。平面視における制御回路チップ３０の形状は、ｙ方向が長手方向となり、ｘ方向が短手方向となる矩形状である。つまり、制御回路チップ３０の短手方向は、パワートランジスタチップ２０および制御回路チップ３０の配列方向と一致している。なお、平面視におけるパワートランジスタチップ２０の面積は、設定されたオン抵抗に応じて適宜変更可能である。
【0015】
パワートランジスタチップ２０は、パワートランジスタ２１を含む。一例では、パワートランジスタ２１は、絶縁ゲート型のトランジスタの一例としてのパワーＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）が用いられている。制御回路チップ３０は、パワートランジスタ２１を駆動する制御回路３１を含む。パワートランジスタ２１および制御回路３１の詳細な構成は後述する。ここで、本実施形態では、パワートランジスタ２１は「出力用トランジスタ」に対応している。パワートランジスタチップ２０は「出力用チップ」に対応している。
【0016】
パワートランジスタチップ２０と制御回路チップ３０とは、複数本のワイヤＷＲによって接続されている。これにより、パワートランジスタ２１と制御回路３１とが電気的に接続されている。ここで、本実施形態では、ワイヤＷＲは「接続部材」に対応している。なお、接続部材は、パワートランジスタチップ２０と制御回路チップ３０とを電気的に接続することができれば、ワイヤＷＲに限られない。一例では、接続部材は、リボンであってもよい。
【0017】
封止樹脂１３は、エポキシ樹脂等の絶縁材料によって形成されている。本実施形態では、ダイパッド１２の全体を封止しているが、これに限られない。たとえば、封止樹脂１３は、ダイパッド１２の各チップ２０，３０が搭載される表面とは反対側の裏面が露出するようにダイパッド１２を封止してもよい。
【0018】
図２は、半導体装置１０の概略回路構成を示している。図２の半導体装置１０は、たとえばインバータ回路のハイサイド側のスイッチング素子（パワートランジスタ２１）と、このスイッチング素子の駆動を制御する制御用集積回路（制御回路３１）と、を含む構成として説明する。
【0019】
半導体装置１０は、外部端子１１として、電源端子１１Ａ、接地端子１１Ｂ、入力端子１１Ｃ、出力端子１１Ｄ、イネーブル端子１１Ｅ、およびセンス端子１１Ｆを備える。電源端子１１Ａ、接地端子１１Ｂ、入力端子１１Ｃ、イネーブル端子１１Ｅ、およびセンス端子１１Ｆは、制御回路３１に電気的に接続されている。電源端子１１Ａおよび出力端子１１Ｄは、パワートランジスタ２１に電気的に接続されている。
【0020】
電源端子１１Ａは、パワートランジスタ２１および制御回路３１の動作電圧（電源電圧ＶＢＢ）が印加可能に構成されている。電源電圧ＶＢＢは、たとえば１０Ｖ以上２０Ｖ以下である。接地端子１１Ｂは、グランドに接続される。
【0021】
入力端子１１Ｃは、たとえばＭＣＵ（Micro Controller Unit）、ＤＣ／ＤＣコンバータ、ＬＤＯ（Low Drop Out）等に電気的に接続される。入力端子１１Ｃは、制御回路３１に入力電圧を供給する。入力電圧は、たとえば１Ｖ以上１０Ｖ以下である。出力端子１１Ｄは、半導体装置１０が電力を供給する負荷Ｌに接続される。
【0022】
イネーブル端子１１Ｅは、ＭＣＵに電気的に接続されてもよい。イネーブル端子１１Ｅには、たとえば制御回路３１の一部または全部の機能を有効または無効にするための電気信号が入力される。センス端子１１Ｆは、抵抗器に電気的に接続されてもよい。抵抗器は、たとえば導電性のポリシリコンによって形成される。制御回路３１は、抵抗器を有するともいえる。
【0023】
パワートランジスタ２１は、ドレイン、ソース、およびゲートを含む。パワートランジスタ２１のドレインは電源端子１１Ａに電気的に接続されており、ソースは出力端子１１Ｄおよび制御回路３１に電気的に接続されており、ゲートは制御回路３１に電気的に接続されている。
【0024】
制御回路３１は、センサＭＩＳＦＥＴ４１、入力回路４２、電流電圧制御回路４３、保護回路４４、ゲート制御回路４５、アクティブクランプ回路４６、電流検出回路４７、電源逆接保護回路４８、および異常検出回路４９を含む。なお、図２では、アクティブクランプ回路４６は、「ＡＣＬ」として示している。また、図２では、センサＭＩＳＦＥＴ４１のドレインおよびパワートランジスタ２１のドレインを「Ｄ」として示し、ソースを「Ｓ」として示し、ゲートを「Ｇ」として示している。
【0025】
センサＭＩＳＦＥＴ４１のゲートはゲート制御回路４５に電気的に接続されており、ドレインは電源端子１１Ａに電気的に接続されており、ソースは電流検出回路４７に電気的に接続されている。センサＭＩＳＦＥＴ４１は、たとえば横型のトランジスタである。また、パワートランジスタ２１のゲートもゲート制御回路４５に電気的に接続されている。
【0026】
入力回路４２は、電源端子１１Ａおよび入力端子１１Ｃと、電流電圧制御回路４３とに電気的に接続されている。入力回路４２は、たとえばシュミットトリガ回路を含む。入力回路４２は、入力端子１１Ｃに印加された電気信号の波形を生成する。入力回路４２によって生成された信号は、電流電圧制御回路４３に入力される。
【0027】
電流電圧制御回路４３は、保護回路４４、ゲート制御回路４５、電源逆接保護回路４８、および異常検出回路４９に電気的に接続されている。電流電圧制御回路４３は、たとえばロジック回路を含む。電流電圧制御回路４３は、入力回路４２からの電気信号および保護回路４４からの電気信号に応じて、種々の電圧を生成する。一例では、電流電圧制御回路４３は、駆動電圧生成回路、第１定電圧生成回路、第２定電圧生成回路、および基準電圧・基準電流生成回路を含む。
【0028】
駆動電圧生成回路は、ゲート制御回路４５を駆動するための駆動電圧を生成する。駆動電圧は、ゲート制御回路４５に供給される。第１定電圧生成回路は、保護回路４４を駆動するための第１定電圧を生成する。第２定電圧生成回路は、保護回路４４を駆動するための第２定電圧を生成する。第１定電圧および第２定電圧は、保護回路４４に供給される。基準電圧・基準電流生成回路は、各種回路の基準電圧および基準電流を生成する。基準電圧および基準電流は、各種回路に供給される。
【0029】
第１定電圧生成回路はたとえばツェナーダイオードおよびレギュレータ回路の一方を含み、第２定電圧生成回路はたとえばツェナーダイオードおよびレギュレータ回路の他方を含む。基準電圧・基準電流生成回路は、たとえばコンパレータを含む。
【0030】
保護回路４４は、ゲート制御回路４５、電流検出回路４７、異常検出回路４９、パワートランジスタ２１のソース、およびセンサＭＩＳＦＥＴ４１のソースに電気的に接続されている。保護回路４４は、過電流保護回路、負荷オープン検出回路、過熱保護回路、および低電圧誤動作抑制回路を含む。
【0031】
過電流保護回路は、過電流からパワートランジスタ２１を保護する。過電流保護回路は、電流モニタ回路を含んでもよい。過電流保護回路によって生成された信号は、ゲート制御回路４５に入力される。負荷オープン検出回路は、負荷のショート状態およびオープン状態を検出する。負荷オープン検出回路によって生成された信号は、電流電圧制御回路４３に入力される。過熱保護回路は、パワートランジスタ２１の温度を監視し、過度な温度上昇からパワートランジスタ２１を保護する。過熱保護回路は、たとえば感温ダイオード、サーミスタ等の感温デバイスを含む。過熱保護回路によって生成された信号は、電流電圧制御回路４３に入力される。低電圧誤動作抑制回路は、電源電圧ＶＢＢが所定値未満である場合にパワートランジスタ２１が誤動作することを抑制する。低電圧誤動作抑制回路によって生成された信号は、電流電圧制御回路４３に入力される。
【0032】
ゲート制御回路４５は、パワートランジスタ２１のオン状態およびオフ状態と、センサＭＩＳＦＥＴ４１のオン状態およびオフ状態を制御する。ゲート制御回路４５は、パワートランジスタ２１のゲートおよびセンサＭＩＳＦＥＴ４１のゲートにゲート制御信号を供給する。より詳細には、ゲート制御回路４５は、電流電圧制御回路４３からの電気信号および保護回路４４からの電気信号に応じて、ゲート制御信号を生成する。生成されたゲート制御信号は、パワートランジスタ２１のゲートおよびセンサＭＩＳＦＥＴ４１のゲートに入力される。
【0033】
ゲート制御回路４５は、一例では、発振回路、チャージポンプ回路、および駆動信号出力回路を含む。
発振回路は、電流電圧制御回路４３からの電気信号に応じて発振し、所定の電気信号を生成する。発振回路によって生成された電気信号は、チャージポンプ回路に入力される。チャージポンプ回路は、発振回路からの電気信号を昇圧させる。チャージポンプ回路によって昇圧された電気信号は、駆動信号出力回路に入力される。駆動信号出力回路は、チャージポンプ回路からの電気信号および保護回路４４（具体的には、過電流保護回路）からの電気信号に応じてゲート制御信号を生成する。ゲート制御信号は、パワートランジスタ２１のゲートおよびセンサＭＩＳＦＥＴ４１のゲートに入力される。
発振回路は、電流電圧制御回路４３からの電気信号に応じて発振し、所定の電気信号を生成する。発振回路によって生成された電気信号は、チャージポンプ回路に入力される。チャージポンプ回路は、発振回路からの電気信号を昇圧させる。チャージポンプ回路によって昇圧された電気信号は、駆動信号出力回路に入力される。駆動信号出力回路は、チャージポンプ回路からの電気信号および保護回路４４（具体的には、過電流保護回路）からの電気信号に応じてゲート制御信号を生成する。ゲート制御信号は、パワートランジスタ２１のゲートおよびセンサＭＩＳＦＥＴ４１のゲートに入力される。
【0034】
駆動信号出力回路は、１または複数のトランジスタを含む。各トランジスタは、横型のトランジスタである。ここで、本実施形態では、駆動信号出力回路のトランジスタは「制御用トランジスタ」に対応している。また、センサＭＩＳＦＥＴ４１が「制御用トランジスタ」に対応していていてもよい。つまり、制御回路３１は、制御用トランジスタを含む。
【0035】
ゲート制御回路４５は、静電気放電（ＥＳＤ：Electro-Static Discharge）に対応するＥＳＤ保護回路５０をさらに含む。つまり、半導体装置１０は、ＥＳＤ保護回路５０を備えるともいえる。図示していないが、ＥＳＤ保護回路５０は、電源端子１１Ａと接地端子１１Ｂとの双方に電気的に接続されている。ＥＳＤ保護回路５０は、電源端子１１Ａに印加する静電気に起因する電流から制御回路３１を保護する。ここで、本実施形態では、ＥＳＤ保護回路５０は「保護回路」に対応している。なお、ＥＳＤ保護回路５０の詳細な構成については後述する。
【0036】
アクティブクランプ回路４６は、逆起電力からパワートランジスタ２１を保護する。アクティブクランプ回路４６は、電源端子１１Ａ、パワートランジスタ２１のゲート、およびセンサＭＩＳＦＥＴ４１のゲートに電気的に接続されている。アクティブクランプ回路４６は、たとえば複数のダイオードを含む。複数のダイオードは、ｐｎ接合ダイオードおよびツェナーダイオードの少なくとも一方を含んでもよい。
【0037】
電流検出回路４７は、パワートランジスタ２１およびセンサＭＩＳＦＥＴ４１に流れる電流を検出する。電流検出回路４７は、パワートランジスタ２１のソースおよびセンサＭＩＳＦＥＴ４１のソースに電気的に接続されている。また、電流検出回路４７は、異常検出回路４９に電気的に接続されている。電流検出回路４７は、パワートランジスタ２１によって生成された電気信号およびセンサＭＩＳＦＥＴ４１によって生成された電気信号に応じて、電流検出信号を生成する。電流検出信号は、異常検出回路４９に入力される。
【0038】
電源逆接保護回路４８は、電源が逆接続された際に、逆電圧から電流電圧制御回路４３、パワートランジスタ２１等を保護する。電源逆接保護回路４８は、接地端子１１Ｂおよび電流電圧制御回路４３に電気的に接続されている。
【0039】
異常検出回路４９は、保護回路４４の電圧を監視する。異常検出回路４９は、イネーブル端子１１Ｅおよびセンス端子１１Ｆと電気的に接続されている。過電流保護回路、負荷オープン検出回路、過熱保護回路、および低電圧誤動作抑制回路のいずれかに異常（電圧の変動等）が生じた場合、異常検出回路４９は、保護回路４４の電圧に応じた異常検出信号を生成する。異常検出信号は、たとえばセンス端子１１Ｆを介して半導体装置１０の外部に出力される。
【0040】
異常検出回路４９は、一例では、第１マルチプレクサ回路および第２マルチプレクサ回路を含む。
第１マルチプレクサ回路は、２つの入力部、１つの出力部、および１つの選択制御入力部を含む。第１マルチプレクサ回路の２つの入力部には、保護回路４４および電流検出回路４７が個別に電気的に接続されている。第１マルチプレクサ回路の出力部には第２マルチプレクサ回路が電気的に接続されている。第１マルチプレクサ回路の選択制御入力部には、電流電圧制御回路４３が電気的に接続されている。
第１マルチプレクサ回路は、２つの入力部、１つの出力部、および１つの選択制御入力部を含む。第１マルチプレクサ回路の２つの入力部には、保護回路４４および電流検出回路４７が個別に電気的に接続されている。第１マルチプレクサ回路の出力部には第２マルチプレクサ回路が電気的に接続されている。第１マルチプレクサ回路の選択制御入力部には、電流電圧制御回路４３が電気的に接続されている。
【0041】
第１マルチプレクサ回路は、電流電圧制御回路４３からの電気信号、保護回路４４からの電気信号、および電流検出回路４７からの電流検出信号に応じて、異常検出信号を生成する。異常検出信号は、第２マルチプレクサ回路に入力される。
【0042】
第２マルチプレクサ回路は、２つの入力部および１つの出力部を含む。第２マルチプレクサ回路の２つの入力部には、第１マルチプレクサ回路の出力部およびイネーブル端子１１Ｅが個別に電気的に接続されている。第２マルチプレクサ回路の出力部には、センス端子１１Ｆが電気的に接続されている。
【0043】
イネーブル端子１１ＥにＭＣＵが電気的に接続され、センス端子１１Ｆに抵抗器が電気的に接続されている場合、ＭＣＵからイネーブル端子１１Ｅにオン信号が入力され、センス端子１１Ｆから異常検出信号が取り出される。異常検出信号は、センス端子１１Ｆに電気的に接続された抵抗器によって電気信号に変換される。半導体装置１０の状態異常は、この電気信号に基づいて検出される。
【0044】
（パワートランジスタの構成）
図３は、パワートランジスタ２１の素子断面構造の一例を示している。
パワートランジスタチップ２０は、ｎ＋型の半導体基板２２およびｎ型のドリフト層２３を含む。ドリフト層２３は、半導体基板２２上に積層されている。
図３は、パワートランジスタ２１の素子断面構造の一例を示している。
パワートランジスタチップ２０は、ｎ＋型の半導体基板２２およびｎ型のドリフト層２３を含む。ドリフト層２３は、半導体基板２２上に積層されている。
【0045】
半導体基板２２は、ｚ方向が厚さ方向となる平板状に形成されている。半導体基板２２は、表面２２ｓと、表面２２ｓとは反対側の裏面２２ｒと、を含む。半導体基板２２の厚さは、たとえば５０μｍ以上４５０μｍ以下である。なお、半導体基板２２の厚さは任意に変更可能であり、たとえば５０μｍ以上１５０μｍ以下、１５０μｍ以上２５０μｍ以下、２５０μｍ以上３５０μｍ以下、または３５０μｍ以上４５０μｍ以下であってもよい。半導体基板２２は、シリコン（Ｓｉ）を含む材料によって形成されている。なお、半導体基板２２は、炭化シリコン（ＳｉＣ）または窒化ガリウム（ＧａＮ）を含む材料によって形成されていてもよい。
【0046】
ドリフト層２３は、半導体基板２２の表面２２ｓにおいてエピタキシャル成長させることによって形成されている。ドリフト層２３の厚さは、半導体基板２２の厚さよりも薄い。ドリフト層２３の厚さは、たとえば半導体基板２２の厚さの１／１０以下である。ドリフト層２３の厚さは、たとえば５μｍ以上２０μｍ以下である。ドリフト層２３の厚さは任意に変更可能であり、たとえば５μｍ以上１０μｍ以下、１０μｍ以上１５μｍ以下、または１５μｍ以上２０μｍ以下であってもよい。一例では、ドリフト層２３の厚さは、５μｍ以上１５μｍ以下である。
【0047】
ドリフト層２３は、半導体基板２２のｎ型不純物濃度未満のｎ型不純物濃度を有する。半導体基板２２のｎ型不純物濃度は、たとえば１×１０１８ｃｍ－３以上１×１０２０ｃｍ－３以下である。ドリフト層２３のｎ型不純物濃度は、たとえば１×１０１５ｃｍ－３以上１×１０１８ｃｍ－３以下である。
【0048】
ドリフト層２３の表層部には、ｐ型のボディ領域２３Ａが形成されている。ボディ領域２３Ａは、パワートランジスタ２１の基礎となる領域である。ボディ領域２３Ａのｐ型不純物濃度は、たとえば１×１０１６ｃｍ－３以上１×１０１８ｃｍ－３以下である。ボディ領域２３Ａの底部は、ドリフト層２３の底部（ドリフト層２３と半導体基板２２との境界部分）よりもドリフト層２３の表面２３ｓ寄りの位置に形成されている。ここで、ドリフト層２３の表面２３ｓは、半導体基板２２の表面２２ｓと同じ側を向く面である。ボディ領域２３Ａの厚さは、たとえば０．５μｍ以上２μｍ以下である。ボディ領域２３Ａの厚さは任意に変更可能であり、たとえば０．５μｍ以上１μｍ以下、１μｍ以上１．５μｍ以下、または１．５μｍ以上２μｍ以下であってもよい。
【0049】
パワートランジスタチップ２０は、ドリフト層２３の表面２３ｓに形成された複数のトレンチ２４を含む。複数のトレンチ２４は、ｘ方向において互いに離隔して配列されている。各トレンチ２４は、側壁２４Ａおよび底壁２４Ｂを有するとともに、ｙ方向に沿って延びている。各トレンチ２４は、ボディ領域２３Ａを貫通してドリフト層２３に達している。したがって、各トレンチ２４の底壁２４Ｂは、ドリフト層２３に隣接している。ここで、各トレンチ２４の深さ方向はｚ方向に相当する。各トレンチ２４の深さは、たとえば１μｍ以上１０μｍ以下である。各トレンチ２４の深さは任意に変更可能であり、たとえば１μｍ以上２μｍ以下、２μｍ以上４μｍ以下、４μｍ以上６μｍ以下、６μｍ以上８μｍ以下、または８μｍ以上１０μｍ以下であってもよい。一例では、各トレンチ２４の深さは、２μｍ以上６μｍ以下である。
【0050】
図３においては、各トレンチ２４の側壁２４Ａは、ドリフト層２３の表面２３ｓに対して略垂直な方向（ｚ方向）に延びるものとして描かれている。しかし、側壁２４Ａは、ドリフト層２３の表面２３ｓに対して略垂直な方向に延びていなくてもよい。たとえば、各トレンチ２４は、底壁２４Ｂに近くなるにつれて小さい幅を有するようなテーパ状に形成されていてもよい。また、図３において、各トレンチ２４の底壁２４Ｂは、そのｘ方向の両端部が半導体基板２２に向けて凸となる湾曲状に形成されたものとして描かれている。しかし、底壁２４Ｂの形状は任意に変更可能である。たとえば、各トレンチ２４の底壁２４Ｂは、ｚ方向に直交する平坦面であってもよいし、底壁２４Ｂの全体が半導体基板２２に向けて凸となる湾曲状に形成されてもよい。
【0051】
パワートランジスタチップ２０は、各トレンチ２４内に形成されたフィールドプレート電極２５ＦＰおよびゲート電極２５Ｇと、フィールドプレート電極２５ＦＰおよびゲート電極２５Ｇを相互に分離するとともに各トレンチ２４の側壁２４Ａおよび底壁２４Ｂを覆う絶縁層２６と、をさらに含む。
【0052】
ゲート電極２５Ｇは、トレンチ２４内においてフィールドプレート電極２５ＦＰよりも上方に配置されている。フィールドプレート電極２５ＦＰの幅は、ゲート電極２５Ｇの幅よりも小さい。ここで、フィールドプレート電極２５ＦＰの幅は、フィールドプレート電極２５ＦＰのｘ方向の大きさによって定義できる。ゲート電極２５Ｇの幅は、ゲート電極２５Ｇのｘ方向の大きさによって定義できる。
【0053】
ゲート電極２５Ｇおよびフィールドプレート電極２５ＦＰの双方は、たとえば、導電性ポリシリコン、タングステン（Ｗ）、アルミニウム（Ａｌ）、銅（Ｃｕ）のうち少なくとも１種を含む。本実施形態では、ゲート電極２５Ｇおよびフィールドプレート電極２５ＦＰの双方は、導電性ポリシリコンによって形成されている。
【0054】
絶縁層２６は、ゲート電極２５Ｇおよびフィールドプレート電極２５ＦＰの各々を覆うように設けられている。また、絶縁層２６は、ドリフト層２３の表面２３ｓを覆うように設けられている。絶縁層２６は、酸化シリコン（ＳｉＯ２）、窒化シリコン（ＳｉＮ）、酸化アルミニウム（Ａｌ２Ｏ３）、酸化ジルコニウム（ＺｒＯ２）、および酸化タンタル（Ｔａ２Ｏ３）のうち少なくとも１種を含む。絶縁層２６は、１種の単層構造であってもよいし、２種以上の積層構造であってもよい。本実施形態では、絶縁層２６は、ＳｉＯ２層の単層構造によって構成されている。
【0055】
パワートランジスタチップ２０は、ボディ領域２３Ａの表層部に形成されたｎ＋型の第１ソース領域２３Ｂおよびｐ＋型の第２ソース領域２３Ｃを含む。第１ソース領域２３Ｂおよび第２ソース領域２３Ｃは、ｘ方向において隣り合うトレンチ２４の間のボディ領域２３Ａに形成されている。第１ソース領域２３Ｂおよび第２ソース領域２３Ｃは、ｘ方向に並んで形成されている。第１ソース領域２３Ｂと第２ソース領域２３Ｃとは、ｘ方向において隣接している。第１ソース領域２３Ｂと第２ソース領域２３Ｃとは一体化されている。つまり、図３では、便宜上、第１ソース領域２３Ｂと第２ソース領域２３Ｃとを境界線によって区分しているが、第１ソース領域２３Ｂと第２ソース領域２３Ｃとの間の領域には、実際には明確な境界線はない。
【0056】
第１ソース領域２３Ｂおよび第２ソース領域２３Ｃのｎ型不純物濃度は、ドリフト層２３のｎ型不純物濃度よりも高い。第１ソース領域２３Ｂおよび第２ソース領域２３Ｃのｎ型不純物濃度は、たとえば１×１０１９ｃｍ－３以上１×１０２１ｃｍ－３以下である。
【0057】
パワートランジスタチップ２０は、絶縁層２６上に設けられた層間絶縁層２７と、第１ソース領域２３Ｂおよび第２ソース領域２３Ｃに接するコンタクト電極２８と、を含む。また、パワートランジスタチップ２０は、層間絶縁層２７上に形成されたソース電極２５Ｓと、半導体基板２２の裏面２２ｒに形成されたドレイン電極２５Ｄと、を含む。
【0058】
層間絶縁層２７は、平面視において絶縁層２６の略全域を覆っている。層間絶縁層２７は、ＳｉＯ２、ＳｉＮ、Ａｌ２Ｏ３、ＺｒＯ２、およびＴａ２Ｏ３のうち少なくとも１種を含む。層間絶縁層２７は、たとえばＳｉＯ２の一例としてＵＳＧ（Undoped Silica Glass）層を含む。層間絶縁層２７は、平坦化された表面２７ｓを有してもよい。層間絶縁層２７の表面２７ｓは、たとえばＣＭＰ（Chemical Mechanical Polishing）法によって研削された研削面である。層間絶縁層２７は、たとえばＳｉＯ２の一例としてＰＳＧ（Phosphor Silica Glass）およびＢＰＳＧ（Boron Phosphor Silicate Glass）のうち少なくとも１つを含んでもよい。
【0059】
コンタクト電極２８は、ｚ方向において層間絶縁層２７を貫通している。コンタクト電極２８は、第１ソース領域２３Ｂおよび第２ソース領域２３Ｃと電気的に接続されている。コンタクト電極２８は、たとえばタングステン（Ｗ）を含む材料によって形成されている。
【0060】
ソース電極２５Ｓは、層間絶縁層２７の表面２７ｓに形成されている。ソース電極２５Ｓは、コンタクト電極２８と電気的に接続されている。また、ソース電極２５Ｓは、フィールドプレート電極２５ＦＰと電気的に接続されている。ソース電極２５Ｓは、パワートランジスタチップ２０の表面に形成されているともいえる。ソース電極２５Ｓは、たとえばＡｌ－Ｓｉ－Ｃｕ合金、Ａｌ－Ｓｉ合金、およびＡｌ－Ｃｕ合金のうち少なくとも１種を含む。なお、フィールドプレート電極２５ＦＰは、ゲート電極２５Ｇと電気的に接続されていてもよい。つまり、フィールドプレート電極２５ＦＰは、ゲート電位であってもよい。
【0061】
パワートランジスタチップ２０は、層間絶縁層２７上に形成されたゲート配線２９Ａと、ゲート配線２９Ａとゲート電極２５Ｇとを電気的に接続するゲートコンタクト電極２９Ｂと、をさらに含む。ゲート配線２９Ａは、層間絶縁層２７の表面２７ｓに形成されている。ゲート電極２５Ｇは、たとえばポリシリコンによって形成されている。ゲートコンタクト電極２９Ｂは、層間絶縁層２７をｚ方向に貫通しており、ゲート配線２９Ａとゲート電極２５Ｇとの双方と接している。ゲートコンタクト電極２９Ｂは、たとえばコンタクト電極２８と同じ材料によって形成されている。
【0062】
ドレイン電極２５Ｄは、半導体基板２２の裏面２２ｒの全面にわたり形成されている。ドレイン電極２５Ｄは、パワートランジスタチップ２０の裏面に形成されているともいえる。このように、パワートランジスタ２１は、トレンチゲート型の縦型のトランジスタを構成している。ドレイン電極２５Ｄは、たとえばチタン（Ｔｉ）、ニッケル（Ｎｉ）、金（Ａｕ）、Ａｇ、およびＡｌのうち少なくとも１つを含む。ドレイン電極２５Ｄは、Ｔｉ、Ｎｉ、Ａｕ、Ａｇ、およびＡｌのいずれかを含む単層構造であってもよいし、複数を含む積層構造であってもよい。ドレイン電極２５Ｄは、図１のダイパッド１２と電気的に接続されている。ダイパッド１２は、図２の電源端子１１Ａと電気的に接続されている。これにより、ドレイン電極２５Ｄは、電源端子１１Ａと電気的に接続されている。
【0063】
なお、本開示において、ｎ型を第１導電型、およびｐ型を第２導電型ともいう。ｎ型不純物は、例えば、リン（Ｐ）、ヒ素（Ａｓ）などであってよい。また、ｐ型不純物は、例えば、ホウ素（Ｂ）、アルミニウム（Ａｌ）などであってよい。
【0064】
（ＥＳＤ保護回路の構成）
図４～図７を参照して、制御回路チップ３０、特にＥＳＤ保護回路５０の詳細な構成について説明する。図４は、制御回路チップ３０のうちＥＳＤ保護回路５０の概略断面構造を示している。図５は、制御回路チップ３０のうちＥＳＤ保護回路５０の概略平面構造を示している。図６は、ＥＳＤ保護回路５０の配線の概略平面構造を示している。図７は、ＥＳＤ保護回路５０の概略回路構成を示している。
図４～図７を参照して、制御回路チップ３０、特にＥＳＤ保護回路５０の詳細な構成について説明する。図４は、制御回路チップ３０のうちＥＳＤ保護回路５０の概略断面構造を示している。図５は、制御回路チップ３０のうちＥＳＤ保護回路５０の概略平面構造を示している。図６は、ＥＳＤ保護回路５０の配線の概略平面構造を示している。図７は、ＥＳＤ保護回路５０の概略回路構成を示している。
【0065】
図４に示すように、制御回路チップ３０は、ｎ＋型の半導体基板３２と、ｎ型の半導体層３３と、層間絶縁層３４と、を含む。半導体層３３は、半導体基板３２上に積層されている。層間絶縁層３４は、半導体層３３上に積層されている。
【0066】
半導体基板３２は、ｚ方向が厚さ方向となる平板状に形成されている。半導体基板３２は、表面３２ｓと、表面３２ｓとは反対側の裏面３２ｒと、を含む。半導体基板３２の厚さは、たとえば５０μｍ以上４５０μｍ以下である。なお、半導体基板３２の厚さは任意に変更可能であり、たとえば５０μｍ以上１５０μｍ以下、１５０μｍ以上２５０μｍ以下、２５０μｍ以上３５０μｍ以下、または３５０μｍ以上４５０μｍ以下であってもよい。半導体基板３２は、シリコン（Ｓｉ）を含む材料によって形成されている。
【0067】
半導体層３３は、半導体基板３２の表面３２ｓにおいてエピタキシャル成長させることによって形成されている。半導体層３３は、半導体基板３２の表面３２ｓと同じ側を向く表面３３ｓを含む。半導体層３３の厚さは、半導体基板３２の厚さよりも薄い。半導体層３３の厚さは、たとえば半導体基板３２の厚さの１／１０以下である。半導体層３３の厚さは、たとえば５μｍ以上２０μｍ以下である。半導体層３３の厚さは任意に変更可能であり、たとえば５μｍ以上１０μｍ以下、１０μｍ以上１５μｍ以下、または１５μｍ以上２０μｍ以下であってもよい。一例では、半導体層３３の厚さは、５μｍ以上１５μｍ以下である。
【0068】
半導体層３３は、半導体基板３２のｎ型不純物濃度未満のｎ型不純物濃度を有する。半導体基板３２のｎ型不純物濃度は、たとえば１×１０１８ｃｍ－３以上１×１０２０ｃｍ－３以下である。半導体層３３のｎ型不純物濃度は、たとえば１×１０１５ｃｍ－３以上１×１０１８ｃｍ－３以下である。
【0069】
層間絶縁層３４は、半導体層３３の表面３３ｓに接している。層間絶縁層３４は、制御回路チップ３０の各種配線と半導体層３３とを絶縁している。層間絶縁層３４は、平面視において半導体層３３の表面３３ｓの略全域を覆っている。層間絶縁層３４は、ＳｉＯ２、ＳｉＮ、Ａｌ２Ｏ３、ＺｒＯ２、およびＴａ２Ｏ３のうち少なくとも１種を含む。層間絶縁層３４は、たとえばＳｉＯ２の一例としてＵＳＧ層を含む。層間絶縁層３４は、平坦化された表面３４ｓを有してもよい。層間絶縁層３４の表面３４ｓは、たとえばＣＭＰ法によって研削された研削面である。層間絶縁層３４は、たとえばＳｉＯ２の一例としてＰＳＧおよびＢＰＳＧのうち少なくとも１つを含んでもよい。
【0070】
半導体基板３２の裏面３２ｒには、裏面電極３５が形成されている。裏面電極３５は、図１の導電性接合材ＳＤによってダイパッド１２に接合されている。ダイパッド１２は図２の電源端子１１Ａに電気的に接続されているため、裏面電極３５は、電源端子１１Ａと電気的に接続されている。これにより、制御回路チップ３０は、電源端子１１Ａと電気的に接続されている。このため、裏面電極３５には、電源電圧ＶＢＢが供給される。裏面電極３５は、たとえばＴｉ、Ｎｉ、Ａｕ、Ａｇ、およびＡｌのうち少なくとも１つを含む。裏面電極３５は、Ｔｉ、Ｎｉ、Ａｕ、Ａｇ、およびＡｌのいずれかを含む単層構造であってもよいし、複数を含む積層構造であってもよい。
【0071】
裏面電極３５は、ｎ＋型の半導体基板３２を介して半導体層３３と電気的に接続されている。このため、半導体層３３は、半導体基板３２、裏面電極３５、導電性接合材ＳＤ、およびダイパッド１２を介して電源端子１１Ａと電気的に接続されている。
【0072】
ＥＳＤ保護回路５０は、半導体層３３を含めて構成されている。このため、ＥＳＤ保護回路５０は、半導体層３３を有しているといえる。ＥＳＤ保護回路５０は、制御回路３１（図２参照）の一部であるため、制御回路３１は、半導体層３３を有するといえる。
【0073】
ＥＳＤ保護回路５０は、半導体層３３を用いた保護トランジスタ５１を有する。図７に示すように、保護トランジスタ５１は、バイポーラトランジスタである。保護トランジスタ５１は、ベース、コレクタ、およびエミッタを含む。図７では、保護トランジスタ５１のベースを「Ｂ」、コレクタを「Ｃ」、エミッタを「Ｅ」として示している。保護トランジスタ５１のコレクタは電源端子１１Ａに電気的に接続され、保護トランジスタ５１のエミッタは、グランドに電気的に接続されている。保護トランジスタ５１のベースはエミッタに電気的に接続されている。
【0074】
ＥＳＤ保護回路５０は、保護トランジスタ５１のベースと接地端子１１Ｂとの間に設けられた抵抗５２と、保護トランジスタ５１のエミッタと接地端子１１Ｂとの間に設けられたツェナーダイオード５３と、をさらに含む。ツェナーダイオード５３のカソードは保護トランジスタ５１のエミッタと電気的に接続され、ツェナーダイオード５３のアノードは接地端子１１Ｂと電気的に接続されている。抵抗５２は、ツェナーダイオード５３のアノードと電気的に接続されているともいえる。
【0075】
図５に示すように、ＥＳＤ保護回路５０は、ＥＳＤ保護回路５０が形成される領域を区画した素子分離部５４および電極パッド５５を含む。素子分離部５４は、ｘ方向において互いに離間した第１分離部５４Ａおよび第２分離部５４Ｂと、第１分離部５４Ａおよび第２分離部５４Ｂをｘ方向に連結する第３分離部５４Ｃと、を含む。第１分離部５４Ａおよび第２分離部５４Ｂは、たとえばｙ方向に延びている。第３分離部５４Ｃは、たとえばｘ方向に沿って延びている。電極パッド５５は、第１分離部５４Ａおよび第２分離部５４Ｂとのｘ方向の間に設けられた部分を含む。第３分離部５４Ｃは、電極パッド５５に対してｙ方向に離間して配置されている。平面視において、第１分離部５４Ａ、第２分離部５４Ｂ、第３分離部５４Ｃ、および電極パッド５５によって囲まれた矩形状の領域は、ＥＳＤ保護回路５０が形成される領域となる。電極パッド５５は、接地端子１１Ｂと同電位であってもよい。
【0076】
保護トランジスタ５１は、平面視で第１分離部５４Ａおよび第３分離部５４Ｃに隣接するように形成されている。一方、保護トランジスタ５１は、平面視で第２分離部５４Ｂに対してｘ方向に離隔して形成されている。また、保護トランジスタ５１は、平面視で電極パッド５５に対してｙ方向に離隔して形成されている。保護トランジスタ５１は、平面視において矩形状に形成されている。
【0077】
保護トランジスタ５１と抵抗５２とは、平面視でｘ方向に互いに離隔して配列されている。より詳細には、抵抗５２は、保護トランジスタ５１よりも第２分離部５４Ｂ寄りに配置されている。抵抗５２は、ｙ方向において第２ウェル領域６２の第２コンタクト領域６５からずれて配置されている。図５の例では、抵抗５２は、第２コンタクト領域６５よりもツェナーダイオード５３寄りに配置されている。抵抗５２は、ｘ方向から視て、第１ウェル領域６１と重なる位置に配置されている。
【0078】
抵抗５２は、ｘ方向に延びている。抵抗５２は第１端子５２Ａおよび第２端子５２Ｂを含む。第１端子５２Ａおよび第２端子５２Ｂは、ｙ方向において互いに揃った状態でｘ方向において互いに離間して配置されている。第１端子５２Ａは、ｘ方向において第２端子５２Ｂよりも保護トランジスタ５１寄りに配置されている。
【0079】
抵抗５２と第３分離部５４Ｃとのｙ方向の間には、複数の抵抗５２を配置するための抵抗用領域５６が形成されている。本実施形態では、抵抗５２は１つであるが、複数の抵抗５２が必要な場合、抵抗用領域５６に抵抗５２を配置することができる。
【0080】
保護トランジスタ５１とツェナーダイオード５３とは、平面視でｙ方向に互いに離隔して配列されている。より詳細には、ツェナーダイオード５３は、ｙ方向において保護トランジスタ５１および抵抗５２の双方よりも電極パッド５５寄りに配置されている。ツェナーダイオード５３は、保護トランジスタ５１とｙ方向に隣り合う位置に配置されている。ツェナーダイオード５３は、ｘ方向に延びている。図５の例では、ツェナーダイオード５３は、第１分離部５４Ａと第２分離部５４Ｂとの間のｘ方向の全体にわたり形成されている。
【0081】
以下、図４～図６を用いて、保護トランジスタ５１、抵抗５２、およびツェナーダイオード５３の詳細な構成について説明する。ここで、図４は、保護トランジスタ５１、抵抗５２、およびツェナーダイオード５３の電気的な接続関係を説明する関係上、保護トランジスタ５１、抵抗５２、およびツェナーダイオード５３を一列に配置するように示している。このため、説明の便宜上、図４の保護トランジスタ５１、抵抗５２、およびツェナーダイオード５３の配置関係と、図５および図６の保護トランジスタ５１、抵抗５２、およびツェナーダイオード５３の配置関係とは異なっている。また、図４の保護トランジスタ５１、抵抗５２、およびツェナーダイオード５３のサイズ関係と、図５および図６の保護トランジスタ５１、抵抗５２、およびツェナーダイオード５３のサイズ関係とは異なっている。
【0082】
（保護トランジスタ）
図４に示すように、保護トランジスタ５１は、半導体層３３と、半導体層３３の表面３３ｓに形成されたｐ型の第１ウェル領域６１と、第１ウェル領域６１の表面に形成されたｎ型の第２ウェル領域６２とによって構成されたバイポーラトランジスタである。半導体層３３はバイポーラトランジスタのコレクタを構成し、第１ウェル領域６１はバイポーラトランジスタのベースを構成し、第２ウェル領域６２はバイポーラトランジスタのエミッタを構成している。
図４に示すように、保護トランジスタ５１は、半導体層３３と、半導体層３３の表面３３ｓに形成されたｐ型の第１ウェル領域６１と、第１ウェル領域６１の表面に形成されたｎ型の第２ウェル領域６２とによって構成されたバイポーラトランジスタである。半導体層３３はバイポーラトランジスタのコレクタを構成し、第１ウェル領域６１はバイポーラトランジスタのベースを構成し、第２ウェル領域６２はバイポーラトランジスタのエミッタを構成している。
【0083】
図５に示すように、第１ウェル領域６１は、素子分離部６３によって区画された領域に形成されている。第１ウェル領域６１は、平面視で矩形状に形成されている。図４に示すように、第１ウェル領域６１の底部は、半導体層３３と隣接している。
【0084】
第１ウェル領域６１のｐ型不純物濃度は、半導体層３３のｎ型不純物濃度よりも高い。第１ウェル領域６１のｐ型不純物濃度は、たとえば１×１０１５ｃｍ－３以上１×１０１８ｃｍ－３以下である。
【0085】
第１ウェル領域６１の表面には、複数のｐ＋型の第１コンタクト領域６４が形成されている。第１コンタクト領域６４は、第１ウェル領域６１のうち第２ウェル領域６２とは異なる領域に形成されている。第１コンタクト領域６４は、たとえば平面視で互いに離隔して複数形成されている。複数の第１コンタクト領域６４は、たとえば平面視で第２ウェル領域６２を囲むように配置されている。つまり、複数の第１コンタクト領域６４は、第１ウェル領域６１の表面のうち第２ウェル領域６２よりも外側の領域に形成されている。第１コンタクト領域６４のｐ型不純物濃度は、第１ウェル領域６１のｐ型不純物濃度よりも高い。第１コンタクト領域６４のｐ型不純物濃度は、たとえば１×１０１９ｃｍ－３以上１×１０２１ｃｍ－３以下である。
【0086】
素子分離部６３は、半導体層３３の表面３３ｓに形成されたトランジスタ側分離トレンチ６３Ａと、トランジスタ側分離トレンチ６３Ａ内に形成されたトランジスタ側埋め込み電極６３Ｂと、トランジスタ側分離トレンチ６３Ａの側壁６３ＡＡおよび底壁６３ＡＢを覆うトランジスタ側絶縁層６３Ｃと、を含む。
【0087】
トランジスタ側分離トレンチ６３Ａは、平面視で第１ウェル領域６１を囲んでいる。換言すると、第１ウェル領域６１は、平面視でトランジスタ側分離トレンチ６３Ａによって囲まれた領域に形成されている。トランジスタ側分離トレンチ６３Ａは、側壁６３ＡＡおよび底壁６３ＡＢを有するとともに、平面視で矩形枠状に形成されている。トランジスタ側分離トレンチ６３Ａの底壁６３ＡＢは、半導体層３３に隣接している。ここで、トランジスタ側分離トレンチ６３Ａの深さ方向はｚ方向に相当する。トランジスタ側分離トレンチ６３Ａの深さは、たとえば１μｍ以上１０μｍ以下である。トランジスタ側分離トレンチ６３Ａの深さは任意に変更可能であり、たとえば１μｍ以上２μｍ以下、２μｍ以上４μｍ以下、４μｍ以上６μｍ以下、６μｍ以上８μｍ以下、または８μｍ以上１０μｍ以下であってもよい。一例では、トランジスタ側分離トレンチ６３Ａの深さは、２μｍ以上６μｍ以下である。トランジスタ側分離トレンチ６３Ａの底壁６３ＡＢは、第１ウェル領域６１の底部よりも半導体基板３２寄りに位置している。
【0088】
図４においては、トランジスタ側分離トレンチ６３Ａの側壁６３ＡＡは、半導体層３３の表面３３ｓに対して略垂直な方向（ｚ方向）に延びるものとして描かれている。しかし、側壁６３ＡＡは、半導体層３３の表面３３ｓに対して略垂直な方向に延びていなくてもよい。たとえば、トランジスタ側分離トレンチ６３Ａは、底壁６３ＡＢに近くなるにつれて小さい幅を有するようなテーパ状に形成されていてもよい。また、図４において、トランジスタ側分離トレンチ６３Ａの底壁６３ＡＢは、全体がｚ方向に直交する平坦面として描かれている。しかし、底壁６３ＡＢの形状は任意に変更可能である。たとえば、トランジスタ側分離トレンチ６３Ａの底壁６３ＡＢは、その全体が半導体基板３２に向けて凸となる湾曲状に形成されてもよい。
【0089】
トランジスタ側埋め込み電極６３Ｂは、図４の断面視においてｚ方向に延びている。トランジスタ側埋め込み電極６３Ｂは、たとえば、導電性ポリシリコン、Ｗ、Ａｌ、Ｃｕのうち少なくとも１種を含む。本実施形態では、トランジスタ側埋め込み電極６３Ｂは、導電性ポリシリコンによって形成されている。なお、トランジスタ側埋め込み電極６３Ｂの形状は任意に変更可能である。トランジスタ側埋め込み電極６３Ｂは、トランジスタ側分離トレンチ６３Ａの内壁（側面６３ＡＡおよび底壁６３ＡＢ）に形成されたトランジスタ側絶縁層６３Ｃによって形成された凹部の形状に応じて形成される。
【0090】
トランジスタ側絶縁層６３Ｃは、トランジスタ側埋め込み電極６３Ｂを覆うように設けられている。トランジスタ側絶縁層６３Ｃは、トランジスタ側分離トレンチ６３Ａの内壁（側面６３ＡＡおよび底壁６３ＡＢ）に沿って形成されている。また、トランジスタ側絶縁層６３Ｃは、半導体層３３の表面３３ｓを覆うように設けられている。このため、トランジスタ側埋め込み電極６３Ｂは、トランジスタ側分離トレンチ６３Ａ内においてトランジスタ側絶縁層６３Ｃに埋め込まれているともいえる。トランジスタ側絶縁層６３Ｃは、ＳｉＯ２、ＳｉＮ、Ａｌ２Ｏ３、ＺｒＯ２、およびＴａ２Ｏ３のうち少なくとも１種を含む。トランジスタ側絶縁層６３Ｃは、１種の単層構造であってもよいし、２種以上の積層構造であってもよい。本実施形態では、トランジスタ側絶縁層６３Ｃは、ＳｉＯ２層の単層構造によって構成されている。
【0091】
図５に示すように、第２ウェル領域６２は、素子分離部６３からｘ方向およびｙ方向において離隔して形成されている。第２ウェル領域６２は、平面視で矩形状に形成されている。図４に示すように、第２ウェル領域６２の底部は、第１ウェル領域６１の底部よりも第１ウェル領域６１の表面寄りに形成されている。第２ウェル領域６２のｎ型不純物濃度は、半導体層３３のｎ型不純物濃度よりも高い。第２ウェル領域６２のｎ型不純物濃度は、たとえば１×１０１５ｃｍ－３以上１×１０１８ｃｍ－３以下である。
【0092】
第２ウェル領域６２の表面には、ｎ＋型の第２コンタクト領域６５が形成されている。図５に示すように、第２コンタクト領域６５は、平面視で第２ウェル領域６２よりも一回り小さい矩形状に形成されている。第２コンタクト領域６５のｎ型不純物濃度は、第２ウェル領域６２のｎ型不純物濃度よりも高い。第２コンタクト領域６５のｎ型不純物濃度は、たとえば１×１０１９ｃｍ－３以上１×１０２１ｃｍ－３以下である。
【0093】
図４に示すように、ＥＳＤ保護回路５０は、第１コンタクト領域６４に電気的に接続された複数の第１コンタクト部６６と、第２コンタクト領域６５に電気的に接続された複数の第２コンタクト部６７と、トランジスタ側埋め込み電極６３Ｂに電気的に接続された複数の素子分離側コンタクト部６３Ｄと、を備える。第１コンタクト領域６４が第１ウェル領域６１に電気的に接続されているため、第１コンタクト部６６は、第１ウェル領域６１と電気的に接続されているともいえる。第２コンタクト領域６５が第２ウェル領域６２に電気的に接続されているため、第２コンタクト部６７は、第２ウェル領域６２に電気的に接続されているともいえる。ここで、本実施形態では、素子分離側コンタクト部６３Ｄは「第１分離側コンタクト」に対応している。
【0094】
各第１コンタクト部６６、各第２コンタクト部６７、および各素子分離側コンタクト部６３Ｄは、層間絶縁層３４をｚ方向に貫通している。各第１コンタクト部６６、各第２コンタクト部６７、および各素子分離側コンタクト部６３Ｄは、たとえばタングステン（Ｗ）、Ｔｉ、および窒化チタン（ＴｉＮ）のうち少なくとも１つによって形成されている。
【0095】
ここで、本実施形態では、第１コンタクト部６６は「第１トランジスタ側コンタクト部」に対応し、第２コンタクト部６７は「第２トランジスタ側コンタクト部」に対応している。また、第１コンタクト領域６４は「第１トランジスタ側コンタクト領域」に対応し、第２コンタクト領域６５は「第２トランジスタ側コンタクト領域」に対応している。
【0096】
ＥＳＤ保護回路５０は、第１コンタクト部６６に電気的に接続されたトランジスタ側接続配線６８と、第２コンタクト部６７に電気的に接続されたトランジスタ側配線６９と、を備える。つまり、第１コンタクト部６６は、トランジスタ側接続配線６８と第１コンタクト領域６４とを電気的に接続している。第２コンタクト部６７は、トランジスタ側配線６９と第２コンタクト領域６５とを電気的に接続している。これにより、第１ウェル領域６１はトランジスタ側接続配線６８と電気的に接続され、第２ウェル領域６２はトランジスタ側配線６９と電気的に接続されている。
【0097】
トランジスタ側接続配線６８およびトランジスタ側配線６９の双方は、層間絶縁層３４の表面３４ｓ上に形成されている。トランジスタ側接続配線６８は、素子分離側コンタクト部６３Ｄによってトランジスタ側埋め込み電極６３Ｂと電気的に接続されている。このため、第１ウェル領域６１は、トランジスタ側埋め込み電極６３Ｂと電気的に接続されている。トランジスタ側接続配線６８およびトランジスタ側配線６９の双方は、たとえばＴｉ、Ｎｉ、Ａｕ、Ａｇ、Ｃｕ、Ａｌ、Ｃｕ合金、およびＡｌ合金のうち少なくとも１つによって形成されている。なお、トランジスタ側埋め込み電極６３Ｂは、接地端子１１Ｂ（図１参照）と電気的に接続されていてもよい。
【0098】
（抵抗）
図４に示すように、抵抗５２は、トランジスタ側絶縁層６３Ｃ上に設けられている。より詳細には、抵抗５２は、トランジスタ側絶縁層６３Ｃのうち半導体層３３の表面３３ｓを覆う部分の上に設けられている。このため、抵抗５２は、半導体層３３と絶縁されている。抵抗５２は、たとえば導電性のポリシリコンによって形成されている。ここで、トランジスタ側絶縁層６３Ｃのうち半導体層３３の表面３３ｓを覆う部分は「半導体層の表面上に形成された絶縁層」に対応している。
図４に示すように、抵抗５２は、トランジスタ側絶縁層６３Ｃ上に設けられている。より詳細には、抵抗５２は、トランジスタ側絶縁層６３Ｃのうち半導体層３３の表面３３ｓを覆う部分の上に設けられている。このため、抵抗５２は、半導体層３３と絶縁されている。抵抗５２は、たとえば導電性のポリシリコンによって形成されている。ここで、トランジスタ側絶縁層６３Ｃのうち半導体層３３の表面３３ｓを覆う部分は「半導体層の表面上に形成された絶縁層」に対応している。
【0099】
ＥＳＤ保護回路５０は、抵抗５２の第１端子５２Ａに電気的に接続された第１抵抗側コンタクト部７１と、抵抗５２の第２端子５２Ｂに電気的に接続された第２抵抗側コンタクト部７２と、第２抵抗側コンタクト部７２に電気的に接続されたダイオード側接続配線７３と、を備える。
【0100】
第１抵抗側コンタクト部７１および第２抵抗側コンタクト部７２の双方は、層間絶縁層３４をｚ方向に貫通している。第１抵抗側コンタクト部７１および第２抵抗側コンタクト部７２の双方は、たとえば、Ｗ、Ｔｉ、ＴｉＮのうち少なくとも１つによって形成されている。
【0101】
第１抵抗側コンタクト部７１は、トランジスタ側接続配線６８と電気的に接続されている。このため、抵抗５２の第１端子５２Ａは、第１抵抗側コンタクト部７１、トランジスタ側接続配線６８、および第１コンタクト部６６を介して第１コンタクト領域６４に電気的に接続されている。換言すると、抵抗５２の第１端子５２Ａは、第１ウェル領域６１（保護トランジスタ５１のベース）に電気的に接続されている。
【0102】
ダイオード側接続配線７３は、層間絶縁層３４の表面３４ｓ上に形成されている。ダイオード側接続配線７３は、たとえばトランジスタ側接続配線６８と同じ材料によって形成されている。ダイオード側接続配線７３は、接地端子１１Ｂと電気的に接続されている。このため、抵抗５２の第２端子５２Ｂは、第２抵抗側コンタクト部７２およびダイオード側接続配線７３を介して接地端子１１Ｂと電気的に接続されている。このように、抵抗５２は、第１ウェル領域６１と接地端子１１Ｂとに電気的に接続されている。
【0103】
（ツェナーダイオード）
図４に示すように、ツェナーダイオード５３は、半導体層３３の表面３３ｓに形成されたｐ型のウェル領域８１と、ウェル領域８１の表面に形成されたｐ＋型の第１コンタクト領域８２と、ウェル領域８１の表面に形成されたｎ＋型の第２コンタクト領域８３と、を含む。これにより、第１コンタクト領域８２がアノードとなり、第２コンタクト領域８３がカソードとなるダイオードが構成されている。ここで、本実施形態では、第１コンタクト領域８２は「第１ダイオード側コンタクト領域」に対応し、第２コンタクト領域８３は「第２ダイオード側コンタクト領域」に対応している。
図４に示すように、ツェナーダイオード５３は、半導体層３３の表面３３ｓに形成されたｐ型のウェル領域８１と、ウェル領域８１の表面に形成されたｐ＋型の第１コンタクト領域８２と、ウェル領域８１の表面に形成されたｎ＋型の第２コンタクト領域８３と、を含む。これにより、第１コンタクト領域８２がアノードとなり、第２コンタクト領域８３がカソードとなるダイオードが構成されている。ここで、本実施形態では、第１コンタクト領域８２は「第１ダイオード側コンタクト領域」に対応し、第２コンタクト領域８３は「第２ダイオード側コンタクト領域」に対応している。
【0104】
図５に示すように、ツェナーダイオード５３は、素子分離部８４によって囲まれた領域に形成されている。図４に示すように、素子分離部８４は、保護トランジスタ５１の素子分離部６３と同様に、ダイオード側分離トレンチ８４Ａと、ダイオード側埋め込み電極８４Ｂと、ダイオード側絶縁層８４Ｃと、を含む。ダイオード側分離トレンチ８４Ａは、平面視でウェル領域８１を囲んでいる。ダイオード側絶縁層８４Ｃは、ダイオード側分離トレンチ８４Ａの内壁に沿って形成されている。ダイオード側埋め込み電極８４Ｂは、ダイオード側絶縁層８４Ｃに埋め込まれている。ダイオード側分離トレンチ８４Ａは素子分離部６３のトランジスタ側分離トレンチ６３Ａと同じ構成であり、ダイオード側埋め込み電極８４Ｂはトランジスタ側埋め込み電極６３Ｂと同じ構成であり、ダイオード側絶縁層８４Ｃはトランジスタ側絶縁層６３Ｃと同じ構成である。
【0105】
図５に示すように、ウェル領域８１は、平面視で素子分離部６３によって囲まれた領域の全体にわたり形成されている。ウェル領域８１のｐ型不純物濃度は、半導体層３３のｎ型不純物濃度よりも高い。また、本実施形態では、ウェル領域８１のｐ型不純物濃度は、保護トランジスタ５１の第１ウェル領域６１のｐ型不純物濃度よりも高い。なお、ウェル領域８１のｐ型不純物濃度は任意に変更可能である。一例では、ウェル領域８１のｐ型不純物濃度は、第１ウェル領域６１のｐ型不純物濃度と等しくてもよいし、第１ウェル領域６１のｐ型不純物濃度よりも低くてもよい。
【0106】
第１コンタクト領域８２および第２コンタクト領域８３の各々は複数形成されている。第１コンタクト領域８２および第２コンタクト領域８３の各々は、ｘ方向に延びている。第１コンタクト領域８２および第２コンタクト領域８３は、ｙ方向において交互に配置されている。なお、図４では説明の便宜上、２つの第１コンタクト領域８２と１つの第２コンタクト領域８３が示されているが、実際は図５のようにさらに多くの第１コンタクト領域８２および第２コンタクト領域８３が形成されている。なお、第１コンタクト領域８２および第２コンタクト領域８３の各々の個数は任意に変更可能である。
【0107】
図４に示すように、ＥＳＤ保護回路５０は、第１コンタクト領域８２に電気的に接続された第１ダイオード側コンタクト部８５と、第２コンタクト領域８３に電気的に接続された第２ダイオード側コンタクト部８６と、第２ダイオード側コンタクト部８６に電気的に接続されたダイオード側配線８７と、を備える。また、ＥＳＤ保護回路５０は、素子分離部８４のダイオード側埋め込み電極８４Ｂと電気的に接続された素子分離側コンタクト部８８を含む。ここで、本実施形態では、素子分離側コンタクト部８８は「第２分離側コンタクト部」に対応している。
【0108】
第１ダイオード側コンタクト部８５、第２ダイオード側コンタクト部８６、および素子分離側コンタクト部８８の各々は、層間絶縁層３４をｚ方向に貫通している。第１ダイオード側コンタクト部８５、第２ダイオード側コンタクト部８６、および素子分離側コンタクト部８８の各々は、たとえば、Ｗ、Ｔｉ、ＴｉＮのうち少なくとも１つによって形成されている。
【0109】
第１ダイオード側コンタクト部８５および素子分離側コンタクト部８８の双方は、ダイオード側接続配線７３と電気的に接続されている。つまり、ダイオード側接続配線７３には、第１ダイオード側コンタクト部８５、素子分離側コンタクト部８８、および第２抵抗側コンタクト部７２と電気的に接続されている。このため、第１コンタクト領域８２は、第１ダイオード側コンタクト部８５、ダイオード側接続配線７３、および第２抵抗側コンタクト部７２を介して抵抗５２の第２端子５２Ｂと電気的に接続されている。また、ダイオード側接続配線７３は、接地端子１１Ｂ（図２参照）と電気的に接続されているため、第１コンタクト領域８２（ツェナーダイオード５３のアノード）は、接地端子１１Ｂと電気的に接続されているともいえる。また、第１コンタクト領域８２は、第１ダイオード側コンタクト部８５、ダイオード側接続配線７３、および素子分離側コンタクト部８８を介して素子分離部８４のダイオード側埋め込み電極８４Ｂと電気的に接続されている。
【0110】
ダイオード側配線８７は、層間絶縁層３４の表面３４ｓ上に形成されている。ダイオード側配線８７は、たとえばトランジスタ側接続配線６８と同じ材料によって形成されている。ダイオード側配線８７とトランジスタ側配線６９とは、互いに電気的に接続されている。このため、第２コンタクト領域８３は、第２ダイオード側コンタクト部８６、ダイオード側配線８７、トランジスタ側配線６９、および第２コンタクト部６７を介して第２コンタクト領域６５と電気的に接続されている。つまり、第２コンタクト領域８３（ツェナーダイオード５３のカソード）は、保護トランジスタ５１の第２ウェル領域６２と電気的に接続されているともいえる。このように、ツェナーダイオード５３は、第２ウェル領域６２と接地端子１１Ｂとに電気的に接続されている。
【0111】
（配線）
次に、図６を参照して、ＥＳＤ保護回路５０の配線について説明する。
保護トランジスタ５１の第１ウェル領域６１と電気的に接続されたトランジスタ側接続配線６８は、平面視で第２ウェル領域６２を囲むように形成された枠状配線部６８Ａと、枠状配線部６８Ａのコーナ部分からｘ方向に延びる延長配線部６８Ｂと、を含む。複数の第１コンタクト部６６は、平面視で第２ウェル領域６２を囲むように枠状配線部６８Ａに配置されている。延長配線部６８Ｂは、抵抗５２の第１端子５２Ａと接続されている。
次に、図６を参照して、ＥＳＤ保護回路５０の配線について説明する。
保護トランジスタ５１の第１ウェル領域６１と電気的に接続されたトランジスタ側接続配線６８は、平面視で第２ウェル領域６２を囲むように形成された枠状配線部６８Ａと、枠状配線部６８Ａのコーナ部分からｘ方向に延びる延長配線部６８Ｂと、を含む。複数の第１コンタクト部６６は、平面視で第２ウェル領域６２を囲むように枠状配線部６８Ａに配置されている。延長配線部６８Ｂは、抵抗５２の第１端子５２Ａと接続されている。
【0112】
図示していないが、複数の第１コンタクト部６６および複数の素子分離側コンタクト部６３Ｄは、平面視で第２ウェル領域６２を囲むように配置されている。複数の第２コンタクト部６７は、平面視で第２コンタクト領域６５と重なる位置においてｘ方向およびｙ方向において互いに離隔して配置されている。一例では、複数の第２コンタクト部６７は、格子状に配置されている。
【0113】
抵抗５２の第２端子５２Ｂに接続されたダイオード側接続配線７３は、平面視で保護トランジスタ５１およびツェナーダイオード５３の双方を囲むように形成されている。ダイオード側接続配線７３は、電極パッド５５に接続されている。ダイオード側接続配線７３は、抵抗用領域５６を覆っている。ダイオード側接続配線７３は、保護トランジスタ５１とツェナーダイオード５３とのｙ方向の間においてｘ方向に延びる中間配線部７３Ａを含む。
【0114】
また、ダイオード側接続配線７３は、ツェナーダイオード５３の第１コンタクト領域８２と接続するダイオード接続配線部７３Ｂを含む。ダイオード接続配線部７３Ｂは、電極パッド５５に電気的に接続されている。ダイオード接続配線部７３Ｂは、平面視で櫛歯状に形成されている。より詳細には、ダイオード接続配線部７３Ｂは、ツェナーダイオード５３と電極パッド５５とのｙ方向の間に配置された第１部分と、平面視で各第１コンタクト領域８２を覆う複数の第２部分と、を含む。第１部分は、ｘ方向に沿って延びる帯状に形成されている。複数の第２部分は、ｘ方向において互いに離間して配列されている。各第２部分は、第１部分に接続されている。
【0115】
図示していないが、複数の第１ダイオード側コンタクト部８５および複数の素子分離側コンタクト部８８は、ツェナーダイオード５３に対して第１分離部５４Ａ寄り、第２分離部５４Ｂ寄り、および電極パッド５５寄りの各々に配置されている。つまり、複数の第１ダイオード側コンタクト部８５および素子分離側コンタクト部８８は、ツェナーダイオード５３に対して第３分離部５４Ｃ寄りに配置されていない。
【0116】
ダイオード側配線８７は、ツェナーダイオード５３に対して保護トランジスタ５１寄りに配置されている。ダイオード側配線８７は、平面視で櫛歯状に形成されている。より詳細には、ダイオード側配線８７は、ツェナーダイオード５３と保護トランジスタ５１とのｙ方向の間に配置された第１部分と、平面視で各第２コンタクト領域８３を覆う複数の第２部分と、を含む。第１部分は、ｘ方向に沿って延びる帯状に形成されている。複数の第２部分は、ｘ方向において互いに離間して配列されている。各第２部分は、第１部分に接続されている。ダイオード側配線８７の第２部分と、ダイオード接続配線部７３Ｂの第２部分とは、ｘ方向において１つずつ交互に配置されている。
【0117】
保護トランジスタ５１の第２ウェル領域６２と電気的に接続されたトランジスタ側配線６９は、平面視で第２ウェル領域６２の全面を覆うように形成されている。平面視においてトランジスタ側配線６９は、矩形状に形成されている。トランジスタ側配線６９は、接続配線８９（図４参照）によってダイオード側配線８７と電気的に接続されている。
【0118】
図示していないが、複数の第１ダイオード側コンタクト部８５は、第１コンタクト領域８２と重なる位置において、ｙ方向に互いに離隔して一列に配列されている。複数の第２ダイオード側コンタクト部８６は、第２コンタクト領域８３と重なる位置において、ｙ方向に互いに離隔して一列に配列されている。
【0119】
（作用）
本実施形態の半導体装置１０の作用について説明する。
制御回路３１は、たとえばツェナーダイオードを含むアクティブクランプ回路４６、第１定電圧生成回路、および第２定電圧生成回路を含む。ＥＳＤ保護回路５０のツェナーダイオード５３は、これら回路のツェナーダイオードと共通の工程で形成できる。この際、ＥＳＤ保護回路５０の保護トランジスタ５１の第１ウェル領域６１は、ツェナーダイオード５３のウェル領域８１と共通の工程で形成できる。
本実施形態の半導体装置１０の作用について説明する。
制御回路３１は、たとえばツェナーダイオードを含むアクティブクランプ回路４６、第１定電圧生成回路、および第２定電圧生成回路を含む。ＥＳＤ保護回路５０のツェナーダイオード５３は、これら回路のツェナーダイオードと共通の工程で形成できる。この際、ＥＳＤ保護回路５０の保護トランジスタ５１の第１ウェル領域６１は、ツェナーダイオード５３のウェル領域８１と共通の工程で形成できる。
【0120】
制御回路３１は、１または複数のトランジスタを含む駆動信号出力回路を有する。各トランジスタは、横型のトランジスタである。このため、トランジスタは、制御回路チップ３０の半導体層３３に、縦型のトランジスタのようにボディ領域を形成せずに、たとえばソース領域およびドレイン領域を半導体層３３の表層部に形成する。ここで、たとえば保護トランジスタ５１の第２ウェル領域６２は、上記ソース領域およびドレイン領域と同じ工程で形成される。
【0121】
制御回路３１は、センス端子１１Ｆに接続された抵抗器を有する。抵抗器は、たとえば導電性のポリシリコンによって形成される。ＥＳＤ保護回路５０の抵抗５２は、この抵抗器と共通の工程で形成できる。
【0122】
このように、保護トランジスタ５１、抵抗５２、およびツェナーダイオード５３の各々は、制御回路３１のＥＳＤ保護回路５０以外の回路を形成する工程と共通の工程で形成できる。つまり、ＥＳＤ保護回路５０を形成するための専用の工程を必要としない。
【0123】
図８は、ＥＳＤ保護回路５０のＴＬＰ（Transmission Line Pulse）測定の一例を示したＩ－Ｖ特性を示す特性図である。保護トランジスタ５１のコレクタ電圧ＶＰの電圧が上昇して所定の電圧ＶＴに達すると、スナップバックしてコレクタ電圧ＶＰが低下する。ここで、コレクタ電圧ＶＰが電圧ＶＴに達したとき、保護トランジスタ５１に電流が流れることによってスナップバックする。この電圧ＶＴをトリガ電圧ＶＴと称する。そして、スナップバックすることによってコレクタ電圧ＶＰは、所定の電圧ＶＨまで低下する。この電圧ＶＨをホールド電圧ＶＨと称する。その後、コレクタ電圧ＶＰに応じた電流が保護トランジスタ５１に流れる。
【0124】
抵抗５２の抵抗値に応じてＥＳＤ保護回路５０のトリガ電圧ＶＴが変化することを見出した。図９は、ＥＳＤ保護回路５０のトリガ電圧ＶＴと抵抗５２の抵抗値との関係を示すグラフである。図９に示すように、抵抗５２の抵抗値が大きくなるにつれてトリガ電圧ＶＴが低下する。これにより、抵抗５２の抵抗値を変更することによって、ＥＳＤ保護回路５０のトリガ電圧ＶＴが所望の電圧になるように調整できる。
【0125】
さらに、本願発明者は、ツェナーダイオード５３を保護トランジスタ５１と直列接続することによって、ホールド電圧ＶＨを高くすることができることを見出した。より詳細には、ツェナーダイオード５３のブレークダウン電圧が大きくなるにつれてホールド電圧ＶＨが高くなる。これは、ツェナーダイオード５３のカソードを保護トランジスタ５１のエミッタに電気的に接続することによって、ツェナーダイオード５３のブレークダウン電圧分だけホールド電圧ＶＨがかさ上げされたことに起因すると考えられる。これにより、ツェナーダイオード５３のブレークダウン電圧を変更することによって、ＥＳＤ保護回路５０のホールド電圧ＶＨが所望の電圧になるように調整できる。
【0126】
（効果）
本実施形態の半導体装置１０によれば、以下の効果が得られる。
（１）半導体装置１０は、第１導電型の半導体層３３を有し、パワートランジスタ２１を駆動する制御回路３１と、半導体層３３と電気的に接続され、制御回路３１の動作電圧が印加可能に構成された電源端子１１Ａと、制御回路３１と電気的に接続された接地端子１１Ｂと、電源端子１１Ａと接地端子１１Ｂとの双方に電気的に接続され、電源端子１１Ａに印加する静電気に起因する電流から制御回路３１を保護するＥＳＤ保護回路５０と、を備える。ＥＳＤ保護回路５０は、半導体層３３を用いた保護トランジスタ５１を有する。保護トランジスタ５１は、半導体層３３と、半導体層３３の表面３３ｓに形成された第２導電型の第１ウェル領域６１と、第１ウェル領域６１の表面に形成された第１導電型の第２ウェル領域６２と、によって構成されたバイポーラトランジスタである。
本実施形態の半導体装置１０によれば、以下の効果が得られる。
（１）半導体装置１０は、第１導電型の半導体層３３を有し、パワートランジスタ２１を駆動する制御回路３１と、半導体層３３と電気的に接続され、制御回路３１の動作電圧が印加可能に構成された電源端子１１Ａと、制御回路３１と電気的に接続された接地端子１１Ｂと、電源端子１１Ａと接地端子１１Ｂとの双方に電気的に接続され、電源端子１１Ａに印加する静電気に起因する電流から制御回路３１を保護するＥＳＤ保護回路５０と、を備える。ＥＳＤ保護回路５０は、半導体層３３を用いた保護トランジスタ５１を有する。保護トランジスタ５１は、半導体層３３と、半導体層３３の表面３３ｓに形成された第２導電型の第１ウェル領域６１と、第１ウェル領域６１の表面に形成された第１導電型の第２ウェル領域６２と、によって構成されたバイポーラトランジスタである。
【0127】
この構成によれば、保護トランジスタ５１が半導体層３３、第１ウェル領域６１、および第２ウェル領域６２によって構成されたバイポーラトランジスタであるため、保護トランジスタ５１がたとえば縦型のトランジスタによって構成される場合と比較して、保護トランジスタ５１を容易に製造できる。したがって、半導体装置１０を容易に製造できる。
【0128】
（２）制御回路３１は、複数のトランジスタを含む。複数のトランジスタは、横型のトランジスタである。
この構成によれば、保護トランジスタ５１の第１ウェル領域６１および第２ウェル領域６２は制御回路３１の複数のトランジスタの構成要素と共通する。このため、半導体層３３、第１ウェル領域６１、および第２ウェル領域６２によって構成されたバイポーラトランジスタである保護トランジスタ５１は、制御回路チップ３０の製造時において、制御回路３１の複数のトランジスタの構成要素と共通の工程で形成できる。したがって、制御回路チップ３０の工程数の増加を抑制できる。つまり、半導体装置１０の総工程数の増加を抑制できる。
この構成によれば、保護トランジスタ５１の第１ウェル領域６１および第２ウェル領域６２は制御回路３１の複数のトランジスタの構成要素と共通する。このため、半導体層３３、第１ウェル領域６１、および第２ウェル領域６２によって構成されたバイポーラトランジスタである保護トランジスタ５１は、制御回路チップ３０の製造時において、制御回路３１の複数のトランジスタの構成要素と共通の工程で形成できる。したがって、制御回路チップ３０の工程数の増加を抑制できる。つまり、半導体装置１０の総工程数の増加を抑制できる。
【0129】
（３）ＥＳＤ保護回路５０は、第１ウェル領域６１と接地端子１１Ｂとに電気的に接続された抵抗５２を有する。
この構成によれば、抵抗５２の抵抗値を変更することによってＥＳＤ保護回路５０のトリガ電圧ＶＴを変更できる。したがって、抵抗５２を用いてトリガ電圧ＶＴを所望の電圧となるように調整できる。
この構成によれば、抵抗５２の抵抗値を変更することによってＥＳＤ保護回路５０のトリガ電圧ＶＴを変更できる。したがって、抵抗５２を用いてトリガ電圧ＶＴを所望の電圧となるように調整できる。
【0130】
（４）抵抗５２は、導電性のポリシリコンによって形成されている。
この構成によれば、制御回路チップ３０を製造する工程において、抵抗５２は、センス端子１１Ｆに接続された抵抗器と共通の工程で製造できる。したがって、抵抗５２を形成するために専用の工程が不要となるため、制御回路チップ３０の工程数の増加を抑制できる。
この構成によれば、制御回路チップ３０を製造する工程において、抵抗５２は、センス端子１１Ｆに接続された抵抗器と共通の工程で製造できる。したがって、抵抗５２を形成するために専用の工程が不要となるため、制御回路チップ３０の工程数の増加を抑制できる。
【0131】
（５）半導体装置１０は、半導体層３３の表面３３ｓ上に形成されたトランジスタ側絶縁層６３Ｃを備える。抵抗５２は、トランジスタ側絶縁層６３Ｃ上に設けられている。
この構成によれば、素子分離部６３のトランジスタ側絶縁層６３Ｃによって半導体層３３と抵抗５２とが絶縁されるため、半導体層３３と抵抗５２との絶縁のための専用の部品が不要となる。したがって、制御回路チップ３０の部品点数の増加および工程数の増加の双方を抑制できる。
この構成によれば、素子分離部６３のトランジスタ側絶縁層６３Ｃによって半導体層３３と抵抗５２とが絶縁されるため、半導体層３３と抵抗５２との絶縁のための専用の部品が不要となる。したがって、制御回路チップ３０の部品点数の増加および工程数の増加の双方を抑制できる。
【0132】
（６）ＥＳＤ保護回路５０は、第２ウェル領域６２と接地端子１１Ｂとに電気的に接続されたツェナーダイオード５３を有する。
この構成によれば、ツェナーダイオード５３のブレークダウン電圧を変更することによってＥＳＤ保護回路５０のホールド電圧ＶＨを変更できる。したがって、ツェナーダイオード５３を用いてホールド電圧ＶＨを所望の電圧となるように調整できる。
この構成によれば、ツェナーダイオード５３のブレークダウン電圧を変更することによってＥＳＤ保護回路５０のホールド電圧ＶＨを変更できる。したがって、ツェナーダイオード５３を用いてホールド電圧ＶＨを所望の電圧となるように調整できる。
【0133】
（７）半導体装置１０は、パワートランジスタ２１を含むパワートランジスタチップ２０と、パワートランジスタチップ２０とは個別に設けられており、制御回路３１を含む制御回路チップ３０と、を備える。パワートランジスタチップ２０と制御回路チップ３０とは、接続部材としてのワイヤＷＲによって電気的に接続されている。制御回路３１は、制御用トランジスタを含む。パワートランジスタ２１は、縦型のトランジスタであり、制御用トランジスタは、横型のトランジスタである。
【0134】
たとえば、パワートランジスタ２１と制御回路３１とが共通のチップに形成された構成の場合、ＥＳＤ保護回路５０の保護トランジスタ５１は、パワートランジスタ２１と同じ縦型のトランジスタとして構成されていてもよい。しかし、パワートランジスタ２１と制御回路３１とが個別のチップに形成された場合、保護トランジスタ５１がパワートランジスタ２１と同じ縦型のトランジスタとして構成されると、保護トランジスタ５１を形成するための専用の工程が必要となる。
【0135】
この点、本実施形態では、上記（１）で述べたとおり、保護トランジスタ５１は制御回路３１のうちＥＳＤ保護回路５０とは別の回路と共通の工程で形成できるため、保護トランジスタ５１を形成するための専用の工程が不要である。このため、制御回路チップ３０の工程数の増加を抑制できる。
【0136】
［変更例］
上記実施形態は、以下のように変更して実施することができる。また、上記実施形態および以下の各変更例は、技術的に矛盾しない範囲で互いに組み合わせて実施することができる。
上記実施形態は、以下のように変更して実施することができる。また、上記実施形態および以下の各変更例は、技術的に矛盾しない範囲で互いに組み合わせて実施することができる。
【0137】
・パワートランジスタ２１の構成は、任意に変更可能である。一例では、パワートランジスタ２１は、ＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect-Transistor）またはＩＧＢＴ（Insulated Gate Bipolar Transistor）であってもよい。また、パワートランジスタ２１は、横型のトランジスタであってもよい。
【0138】
・抵抗５２は、導電性のポリシリコンに限られず、たとえばチップ抵抗であってもよい。この場合、抵抗５２は、トランジスタ側絶縁層６３Ｃ上に実装される。
・抵抗５２は、保護トランジスタ５１の素子分離部６３のうちのトランジスタ側絶縁層６３Ｃ上に設けられていたが、これに限られない。たとえば、抵抗５２は、半導体層３３の表面３３ｓにおいてトランジスタ側絶縁層６３Ｃとは個別に設けられた絶縁層上に設けられていてもよい。一例では、抵抗５２は、ツェナーダイオード５３の素子分離部８４のうちのダイオード側絶縁層８４Ｃ上に設けられていてもよい。また、一例では、抵抗５２は、トランジスタ側絶縁層６３Ｃおよびダイオード側絶縁層８４Ｃの双方とは異なり、半導体層３３の表面３３ｓ上に形成された絶縁層上に設けられていてもよい。
・抵抗５２は、保護トランジスタ５１の素子分離部６３のうちのトランジスタ側絶縁層６３Ｃ上に設けられていたが、これに限られない。たとえば、抵抗５２は、半導体層３３の表面３３ｓにおいてトランジスタ側絶縁層６３Ｃとは個別に設けられた絶縁層上に設けられていてもよい。一例では、抵抗５２は、ツェナーダイオード５３の素子分離部８４のうちのダイオード側絶縁層８４Ｃ上に設けられていてもよい。また、一例では、抵抗５２は、トランジスタ側絶縁層６３Ｃおよびダイオード側絶縁層８４Ｃの双方とは異なり、半導体層３３の表面３３ｓ上に形成された絶縁層上に設けられていてもよい。
【0139】
・抵抗５２の配置位置は任意に変更可能である。一例では、抵抗５２は、層間絶縁層３４の表面３４ｓ上に形成されていてもよい。
・ツェナーダイオード５３では、ｘ方向に延びる複数の第１コンタクト領域８２および複数の第２コンタクト領域８３がｙ方向において交互に配列されていたが、第１コンタクト領域８２および第２コンタクト領域８３の配列態様はこれに限られない。一例では、ｙ方向に延びる複数の第１コンタクト領域８２および複数の第２コンタクト領域８３がｘ方向において交互に配列されていてもよい。
・ツェナーダイオード５３では、ｘ方向に延びる複数の第１コンタクト領域８２および複数の第２コンタクト領域８３がｙ方向において交互に配列されていたが、第１コンタクト領域８２および第２コンタクト領域８３の配列態様はこれに限られない。一例では、ｙ方向に延びる複数の第１コンタクト領域８２および複数の第２コンタクト領域８３がｘ方向において交互に配列されていてもよい。
【0140】
・ＥＳＤ保護回路５０における保護トランジスタ５１、抵抗５２、およびツェナーダイオード５３の配置構成は任意に変更可能である。一例では、平面視において、保護トランジスタ５１とツェナーダイオード５３とのｘ方向の間に抵抗５２が配置されていてもよい。
【0141】
・ＥＳＤ保護回路５０の構成は任意に変更可能である。一例では、ＥＳＤ保護回路５０から抵抗５２を省略してもよい。また一例では、ＥＳＤ保護回路５０からツェナーダイオード５３を省略してもよい。また一例では、ＥＳＤ保護回路５０から抵抗５２およびツェナーダイオード５３の両方を省略してもよい。
【0142】
・パワートランジスタチップ２０内の各領域の導電型は、反転されてもよい。すなわち、ｐ型領域がｎ型領域とされ、ｎ型領域がｐ型領域とされてもよい。
・制御回路チップ３０内の各領域の導電型は、反転されてもよい。すなわち、ｐ型領域がｎ型領域とされ、ｎ型領域がｐ型領域とされてもよい。
・制御回路チップ３０内の各領域の導電型は、反転されてもよい。すなわち、ｐ型領域がｎ型領域とされ、ｎ型領域がｐ型領域とされてもよい。
【0143】
・半導体装置１０は、パワートランジスタチップ２０および制御回路チップ３０を備えていたが、これに限られず、図１０に示すように、半導体装置１０は、１つのチップにパワートランジスタ２１および制御回路３１が形成された構成であってもよい。より詳細には、半導体装置１０は、共通チップ９０を備える。共通チップ９０は、パワートランジスタ２１が形成された第１領域９１と、制御回路３１が形成された第２領域９２と、を含む。第１領域９１は、パワートランジスタ２１のトレンチ２４と第１ソース領域２３Ｂおよび第２ソース領域２３Ｃとが形成されたアクティブ領域と、アクティブ領域を取り囲む外周領域と、を含む。外周領域には、たとえばガードリングが設けられている。平面視において、第１領域９１の面積は、第２領域９２の面積よりも大きい。第２領域９２にはＥＳＤ保護回路５０が形成されている。
【0144】
パワートランジスタ２１と制御回路３１とは、配線９３によって電気的に接続されている。配線９３は、たとえば、共通チップ９０のチップ表面９０ｓに形成されている。配線９３は、チップ表面９０ｓのうち第１領域９１と第２領域９２とのｘ方向の間においてｘ方向に延びている。
【0145】
本明細書において、「ＡおよびＢのうちの少なくとも１つ」とは、「Ａのみ、または、Ｂのみ、または、ＡおよびＢの両方」を意味するものとして理解されるべきである。
本明細書で使用される「～上に」という用語は、文脈によって明らかにそうでないことが示されない限り、「～上に」と「～の上方に」の意味を含む。したがって、「第１層が第２層上に形成される」という表現は、或る実施形態では第１層が第２層に接触して第２層上に直接配置され得るが、他の実施形態では第１層が第２層に接触することなく第２層の上方に配置され得ることが意図される。すなわち、「～上に」という用語は、第１層と第２層との間に他の層が形成される構造を排除しない。
本明細書で使用される「～上に」という用語は、文脈によって明らかにそうでないことが示されない限り、「～上に」と「～の上方に」の意味を含む。したがって、「第１層が第２層上に形成される」という表現は、或る実施形態では第１層が第２層に接触して第２層上に直接配置され得るが、他の実施形態では第１層が第２層に接触することなく第２層の上方に配置され得ることが意図される。すなわち、「～上に」という用語は、第１層と第２層との間に他の層が形成される構造を排除しない。
【0146】
本明細書で使用される「垂直」、「水平」、「上方」、「下方」、「上」、「下」、「前方」、「後方」、「縦」、「横」、「左」、「右」、「前」、「後」などの方向を示す用語は、説明および図示された装置の特定の向きに依存する。本開示においては、様々な代替的な向きを想定することができ、したがって、これらの方向を示す用語は、狭義に解釈されるべきではない。
【0147】
例えば、本明細書で使用されるｚ方向は必ずしも鉛直方向である必要はなく、鉛直方向に完全に一致している必要もない。例えば、ｘ方向が鉛直方向であってもよく、またはｙ方向が鉛直方向であってもよい。
【0148】
［付記］
本開示から把握できる技術的思想を以下に記載する。なお、限定する意図ではなく理解の補助のために、付記に記載される構成要素には、実施形態中の対応する構成要素の参照符号が付されている。参照符号は、理解の補助のために例として示すものであり、各付記に記載された構成要素は、参照符号で示される構成要素に限定されるべきではない。
本開示から把握できる技術的思想を以下に記載する。なお、限定する意図ではなく理解の補助のために、付記に記載される構成要素には、実施形態中の対応する構成要素の参照符号が付されている。参照符号は、理解の補助のために例として示すものであり、各付記に記載された構成要素は、参照符号で示される構成要素に限定されるべきではない。
【0149】
（付記１）
第１導電型の半導体層（３３）を有し、出力用トランジスタ（２１）を駆動する制御回路（３１）と、
前記半導体層（３３）と電気的に接続され、前記制御回路（３１）の動作電圧が印加可能に構成された電源端子（１１Ａ）と、
前記制御回路（３１）と電気的に接続された接地端子（１１Ｂ）と、
前記電源端子（１１Ａ）と前記接地端子（１１Ｂ）との双方に電気的に接続され、前記電源端子（１１Ａ）に印加する静電気に起因する電流から前記制御回路（３１）を保護する保護回路（５０）と、
を備え、
前記保護回路（５０）は、前記半導体層（３３）を用いた保護トランジスタ（５１）を有し、
前記保護トランジスタ（５１）は、
前記半導体層（３３）と、
前記半導体層（３３）の表面（３３ｓ）に形成された第２導電型の第１ウェル領域（６１）と、
前記第１ウェル領域（６１）の表面に形成された第１導電型の第２ウェル領域（６２）と、
によって構成されたバイポーラトランジスタである
半導体装置（１０）。
第１導電型の半導体層（３３）を有し、出力用トランジスタ（２１）を駆動する制御回路（３１）と、
前記半導体層（３３）と電気的に接続され、前記制御回路（３１）の動作電圧が印加可能に構成された電源端子（１１Ａ）と、
前記制御回路（３１）と電気的に接続された接地端子（１１Ｂ）と、
前記電源端子（１１Ａ）と前記接地端子（１１Ｂ）との双方に電気的に接続され、前記電源端子（１１Ａ）に印加する静電気に起因する電流から前記制御回路（３１）を保護する保護回路（５０）と、
を備え、
前記保護回路（５０）は、前記半導体層（３３）を用いた保護トランジスタ（５１）を有し、
前記保護トランジスタ（５１）は、
前記半導体層（３３）と、
前記半導体層（３３）の表面（３３ｓ）に形成された第２導電型の第１ウェル領域（６１）と、
前記第１ウェル領域（６１）の表面に形成された第１導電型の第２ウェル領域（６２）と、
によって構成されたバイポーラトランジスタである
半導体装置（１０）。
【0150】
（付記２）
前記制御回路（３１）は、制御用トランジスタを含み、
前記制御用トランジスタは、横型のトランジスタである
付記１に記載の半導体装置。
前記制御回路（３１）は、制御用トランジスタを含み、
前記制御用トランジスタは、横型のトランジスタである
付記１に記載の半導体装置。
【0151】
（付記３）
前記保護回路（５０）は、前記第１ウェル領域（６１）と前記接地端子（１１Ｂ）とに電気的に接続された抵抗（５２）を有する
付記１または２に記載の半導体装置。
前記保護回路（５０）は、前記第１ウェル領域（６１）と前記接地端子（１１Ｂ）とに電気的に接続された抵抗（５２）を有する
付記１または２に記載の半導体装置。
【0152】
（付記４）
前記抵抗（５２）は、導電性のポリシリコンによって形成されている
付記３に記載の半導体装置。
前記抵抗（５２）は、導電性のポリシリコンによって形成されている
付記３に記載の半導体装置。
【0153】
（付記５）
前記半導体層（３３）の表面（３３ｓ）上に形成された絶縁層（６３Ｃ）を備え、
前記抵抗（５２）は、前記絶縁層（６３Ｃ）上に設けられている
付記３または４に記載の半導体装置。
前記半導体層（３３）の表面（３３ｓ）上に形成された絶縁層（６３Ｃ）を備え、
前記抵抗（５２）は、前記絶縁層（６３Ｃ）上に設けられている
付記３または４に記載の半導体装置。
【0154】
（付記６）
前記保護回路（５０）は、前記第２ウェル領域（６２）と前記接地端子（１１Ｂ）とに電気的に接続されたツェナーダイオード（５３）を有する
付記１～５のいずれか１つに記載の半導体装置。
前記保護回路（５０）は、前記第２ウェル領域（６２）と前記接地端子（１１Ｂ）とに電気的に接続されたツェナーダイオード（５３）を有する
付記１～５のいずれか１つに記載の半導体装置。
【0155】
（付記７）
前記ツェナーダイオード（５３）は、
前記半導体層（３３）の表面（３３ｓ）に形成された第２導電型のウェル領域（８１）と、
前記ウェル領域（８１）の表面に形成された第１導電型の第１ダイオード側コンタクト領域（８２）と、
前記ウェル領域（８１）の表面のうち前記第１ダイオード側コンタクト領域（８２）とは異なる位置に形成された第２導電型の第２ダイオード側コンタクト領域（８３）と、
を含む
付記６に記載の半導体装置。
前記ツェナーダイオード（５３）は、
前記半導体層（３３）の表面（３３ｓ）に形成された第２導電型のウェル領域（８１）と、
前記ウェル領域（８１）の表面に形成された第１導電型の第１ダイオード側コンタクト領域（８２）と、
前記ウェル領域（８１）の表面のうち前記第１ダイオード側コンタクト領域（８２）とは異なる位置に形成された第２導電型の第２ダイオード側コンタクト領域（８３）と、
を含む
付記６に記載の半導体装置。
【0156】
（付記８）
前記ツェナーダイオード（５３）は、
平面視で前記ウェル領域（８１）を囲むダイオード側分離トレンチ（８４Ａ）と、
前記ダイオード側分離トレンチ（８４Ａ）の内壁に沿って形成されたダイオード側絶縁層（８４Ｃ）と、
前記ダイオード側絶縁層（８４Ｃ）に埋め込まれたダイオード側埋め込み電極（８４Ｂ）と、
をさらに含む
付記７に記載の半導体装置。
前記ツェナーダイオード（５３）は、
平面視で前記ウェル領域（８１）を囲むダイオード側分離トレンチ（８４Ａ）と、
前記ダイオード側分離トレンチ（８４Ａ）の内壁に沿って形成されたダイオード側絶縁層（８４Ｃ）と、
前記ダイオード側絶縁層（８４Ｃ）に埋め込まれたダイオード側埋め込み電極（８４Ｂ）と、
をさらに含む
付記７に記載の半導体装置。
【0157】
（付記９）
前記保護回路（５０）は、
前記第１ウェル領域（６１）と電気的に接続された第１トランジスタ側コンタクト部（６６）と、
前記第２ダイオード側コンタクト領域（６６）と電気的に接続された第２ダイオード側コンタクト部（６７）と、
前記第１トランジスタ側コンタクト部（６６）と電気的に接続されたトランジスタ側接続配線（６８）と、
前記第２ダイオード側コンタクト部（８６）と電気的に接続されたダイオード側接続配線（７３）と、
を有し、
前記トランジスタ側接続配線（６８）と前記ダイオード側接続配線（７３）とは、互いに電気的に接続されている
付記７に記載の半導体装置。
前記保護回路（５０）は、
前記第１ウェル領域（６１）と電気的に接続された第１トランジスタ側コンタクト部（６６）と、
前記第２ダイオード側コンタクト領域（６６）と電気的に接続された第２ダイオード側コンタクト部（６７）と、
前記第１トランジスタ側コンタクト部（６６）と電気的に接続されたトランジスタ側接続配線（６８）と、
前記第２ダイオード側コンタクト部（８６）と電気的に接続されたダイオード側接続配線（７３）と、
を有し、
前記トランジスタ側接続配線（６８）と前記ダイオード側接続配線（７３）とは、互いに電気的に接続されている
付記７に記載の半導体装置。
【0158】
（付記１０）
前記保護回路（５０）は、
前記第１ウェル領域（６１）と前記接地端子（１１Ｂ）とに電気的に接続され、第１端子（５２Ａ）および第２端子（５２Ｂ）を含む抵抗（５２）と、
前記第１ダイオード側コンタクト領域（６５）と電気的に接続された第１ダイオード側コンタクト部（６６）と、
前記ダイオード側埋め込み電極（６３Ｂ）と電気的に接続された第２分離側コンタクト部（６３Ｄ）と、
前記第２端子（５２Ｂ）と電気的に接続された第２抵抗側コンタクト部（７２）と、
前記第１ダイオード側コンタクト部（６５）、前記第２分離側コンタクト部（６３Ｄ）、および前記第２抵抗側コンタクト部（７２）と電気的に接続されたトランジスタ側配線（６９）と、
を有する
付記８に記載の半導体装置。
前記保護回路（５０）は、
前記第１ウェル領域（６１）と前記接地端子（１１Ｂ）とに電気的に接続され、第１端子（５２Ａ）および第２端子（５２Ｂ）を含む抵抗（５２）と、
前記第１ダイオード側コンタクト領域（６５）と電気的に接続された第１ダイオード側コンタクト部（６６）と、
前記ダイオード側埋め込み電極（６３Ｂ）と電気的に接続された第２分離側コンタクト部（６３Ｄ）と、
前記第２端子（５２Ｂ）と電気的に接続された第２抵抗側コンタクト部（７２）と、
前記第１ダイオード側コンタクト部（６５）、前記第２分離側コンタクト部（６３Ｄ）、および前記第２抵抗側コンタクト部（７２）と電気的に接続されたトランジスタ側配線（６９）と、
を有する
付記８に記載の半導体装置。
【0159】
（付記１１）
前記保護トランジスタ（５１）は、
平面視で前記第１ウェル領域（６１）を囲むトランジスタ側分離トレンチ（６３Ａ）と、
前記トランジスタ側分離トレンチ（６３Ａ）の内壁（６３ＡＡ，６３ＡＢ）に沿って形成されたトランジスタ側絶縁層（６３Ｃ）と、
前記トランジスタ側絶縁層（６３Ｃ）に埋め込まれたトランジスタ側埋め込み電極（６３Ｂ）と、
をさらに含む
付記１～１０のいずれか１つに記載の半導体装置。
前記保護トランジスタ（５１）は、
平面視で前記第１ウェル領域（６１）を囲むトランジスタ側分離トレンチ（６３Ａ）と、
前記トランジスタ側分離トレンチ（６３Ａ）の内壁（６３ＡＡ，６３ＡＢ）に沿って形成されたトランジスタ側絶縁層（６３Ｃ）と、
前記トランジスタ側絶縁層（６３Ｃ）に埋め込まれたトランジスタ側埋め込み電極（６３Ｂ）と、
をさらに含む
付記１～１０のいずれか１つに記載の半導体装置。
【0160】
（付記１２）
前記第１ウェル領域（６１）の表面のうち前記第２ウェル領域（６２）よりも外側の領域に形成された第２導電型の第１トランジスタ側コンタクト領域（６４）と、
前記第２ウェル領域（６２）の表面に形成された第１導電型の第２トランジスタ側コンタクト領域（６５）と、
をさらに含む
付記１～１１のいずれか１つに記載の半導体装置。
前記第１ウェル領域（６１）の表面のうち前記第２ウェル領域（６２）よりも外側の領域に形成された第２導電型の第１トランジスタ側コンタクト領域（６４）と、
前記第２ウェル領域（６２）の表面に形成された第１導電型の第２トランジスタ側コンタクト領域（６５）と、
をさらに含む
付記１～１１のいずれか１つに記載の半導体装置。
【0161】
（付記１３）
前記保護回路（５０）は、
前記第１ウェル領域（６１）の表面のうち前記第２ウェル領域（６２）よりも外側の領域に形成された第２導電型の第１トランジスタ側コンタクト領域（６４）と、
前記第２ウェル領域（６２）の表面に形成された第１導電型の第２トランジスタ側コンタクト領域（６５）と、
前記第１ウェル領域（６１）と前記接地端子（１１Ｂ）とに電気的に接続され、第１端子（５２Ａ）および第２端子（５２Ｂ）を含む抵抗（５２）と、
前記第２トランジスタ側コンタクト領域（６５）と電気的に接続された第２トランジスタ側コンタクト部（６７）と、
前記トランジスタ側埋め込み電極（６３Ｂ）と電気的に接続された第１分離側コンタクト部（６３Ｄ）と、
前記第１端子（５２Ａ）と電気的に接続された第１抵抗側コンタクト部（７１）と、
前記第２トランジスタ側コンタクト部（６７）、前記第１分離側コンタクト部（６３Ｄ）、および前記第１抵抗側コンタクト部（６３Ｄ）と電気的に接続されたトランジスタ側接続配線（６８）と、
を有する
付記１１に記載の半導体装置。
前記保護回路（５０）は、
前記第１ウェル領域（６１）の表面のうち前記第２ウェル領域（６２）よりも外側の領域に形成された第２導電型の第１トランジスタ側コンタクト領域（６４）と、
前記第２ウェル領域（６２）の表面に形成された第１導電型の第２トランジスタ側コンタクト領域（６５）と、
前記第１ウェル領域（６１）と前記接地端子（１１Ｂ）とに電気的に接続され、第１端子（５２Ａ）および第２端子（５２Ｂ）を含む抵抗（５２）と、
前記第２トランジスタ側コンタクト領域（６５）と電気的に接続された第２トランジスタ側コンタクト部（６７）と、
前記トランジスタ側埋め込み電極（６３Ｂ）と電気的に接続された第１分離側コンタクト部（６３Ｄ）と、
前記第１端子（５２Ａ）と電気的に接続された第１抵抗側コンタクト部（７１）と、
前記第２トランジスタ側コンタクト部（６７）、前記第１分離側コンタクト部（６３Ｄ）、および前記第１抵抗側コンタクト部（６３Ｄ）と電気的に接続されたトランジスタ側接続配線（６８）と、
を有する
付記１１に記載の半導体装置。
【0162】
（付記１４）
前記保護回路（５０）は、
前記第１ウェル領域（６１）と前記接地端子（１１Ｂ）とに電気的に接続された抵抗（５２）と、
前記第２ウェル領域（６２）と前記接地端子（１１Ｂ）とに電気的に接続されたツェナーダイオード（５３）と、
を有し、
前記保護トランジスタ（５１）と前記ツェナーダイオード（５３）は、平面視で第１方向（ｙ方向）に互いに離隔して配列されており、
前記保護トランジスタ（５１）と前記抵抗（５２）は、平面視で前記第１方向（ｙ方向）と直交する第２方向（ｘ方向）に互いに離隔して配列されており、
前記ツェナーダイオード（５３）と前記抵抗（５２）は、前記第１方向（ｙ方向）に互いに離隔して配列されている
付記１に記載の半導体装置。
前記保護回路（５０）は、
前記第１ウェル領域（６１）と前記接地端子（１１Ｂ）とに電気的に接続された抵抗（５２）と、
前記第２ウェル領域（６２）と前記接地端子（１１Ｂ）とに電気的に接続されたツェナーダイオード（５３）と、
を有し、
前記保護トランジスタ（５１）と前記ツェナーダイオード（５３）は、平面視で第１方向（ｙ方向）に互いに離隔して配列されており、
前記保護トランジスタ（５１）と前記抵抗（５２）は、平面視で前記第１方向（ｙ方向）と直交する第２方向（ｘ方向）に互いに離隔して配列されており、
前記ツェナーダイオード（５３）と前記抵抗（５２）は、前記第１方向（ｙ方向）に互いに離隔して配列されている
付記１に記載の半導体装置。
【0163】
（付記１５）
前記出力用トランジスタ（２１）を含む出力用チップ（２０）と、
前記出力用チップ（２０）とは個別に設けられており、前記制御回路（３１）を含む制御回路チップ（３０）と、
を備え、
前記出力用チップ（２０）と前記制御回路チップ（３０）とは、接続部材（ＷＲ）によって電気的に接続されている
付記１～１４のいずれか１つに記載の半導体装置。
前記出力用トランジスタ（２１）を含む出力用チップ（２０）と、
前記出力用チップ（２０）とは個別に設けられており、前記制御回路（３１）を含む制御回路チップ（３０）と、
を備え、
前記出力用チップ（２０）と前記制御回路チップ（３０）とは、接続部材（ＷＲ）によって電気的に接続されている
付記１～１４のいずれか１つに記載の半導体装置。
【0164】
（付記１６）
前記出力用トランジスタ（２１）が形成された第１領域（９１）と、
前記制御回路（３１）が形成された第２領域（９２）と、
を含む共通チップ（９０）を備える
付記１～１４のいずれか１つに記載の半導体装置。
前記出力用トランジスタ（２１）が形成された第１領域（９１）と、
前記制御回路（３１）が形成された第２領域（９２）と、
を含む共通チップ（９０）を備える
付記１～１４のいずれか１つに記載の半導体装置。
【0165】
（付記１７）
前記出力用トランジスタ（２１）は、縦型のトランジスタである
付記１～１６のいずれか１つに記載の半導体装置。
前記出力用トランジスタ（２１）は、縦型のトランジスタである
付記１～１６のいずれか１つに記載の半導体装置。
【0166】
（付記１８）
第１導電型の半導体層（３３）を有する制御回路（３１）を保護可能に構成された保護回路（５０）であって、
前記保護回路（５０）は、前記制御回路（３１）の動作電圧が印加可能に構成された前記半導体層（３３）を用いた保護トランジスタ（５１）を有し、
前記保護トランジスタ（５１）は、
前記半導体層（３３）と、
前記半導体層（３３）の表面（３３ｓ）に形成された第２導電型の第１ウェル領域（６１）と、
前記第１ウェル領域（６１）の表面に形成された第１導電型の第２ウェル領域（６２）と、
によって構成されたバイポーラトランジスタである
保護回路（５０）。
第１導電型の半導体層（３３）を有する制御回路（３１）を保護可能に構成された保護回路（５０）であって、
前記保護回路（５０）は、前記制御回路（３１）の動作電圧が印加可能に構成された前記半導体層（３３）を用いた保護トランジスタ（５１）を有し、
前記保護トランジスタ（５１）は、
前記半導体層（３３）と、
前記半導体層（３３）の表面（３３ｓ）に形成された第２導電型の第１ウェル領域（６１）と、
前記第１ウェル領域（６１）の表面に形成された第１導電型の第２ウェル領域（６２）と、
によって構成されたバイポーラトランジスタである
保護回路（５０）。
【0167】
（付記１９）
前記第１ウェル領域（６１）と前記接地端子（１１Ｂ）とに電気的に接続された抵抗（５２）をさらに有する
付記１８に記載の保護回路。
前記第１ウェル領域（６１）と前記接地端子（１１Ｂ）とに電気的に接続された抵抗（５２）をさらに有する
付記１８に記載の保護回路。
【0168】
（付記２０）
前記第２ウェル領域（６２）と前記接地端子（１１Ｂ）とに電気的に接続されたツェナーダイオード（５３）をさらに有する
付記１８または１９に記載の保護回路。
前記第２ウェル領域（６２）と前記接地端子（１１Ｂ）とに電気的に接続されたツェナーダイオード（５３）をさらに有する
付記１８または１９に記載の保護回路。
【0169】
以上の説明は単に例示である。本開示の技術を説明する目的のために列挙された構成要素および方法（製造プロセス）以外に、より多くの考えられる組み合わせおよび置換が可能であることを当業者は認識し得る。本開示は、特許請求の範囲を含む本開示の範囲内に含まれるすべての代替、変形、および変更を包含することが意図される。
【符号の説明】
【0170】
１０…半導体装置
１１…外部端子
１１Ａ…電源端子
１１Ｂ…接地端子
１１Ｃ…入力端子
１１Ｄ…出力端子
１１Ｅ…イネーブル端子
１１Ｆ…センス端子
１２…ダイパッド
１３…封止樹脂
２０…パワートランジスタチップ
２１…パワートランジスタ
２２…半導体基板
２２ｓ…表面
２２ｒ…裏面
２３…ドリフト層
２３ｓ…表面
２３Ａ…ボディ領域
２３Ｂ…第１ソース領域
２３Ｃ…第２ソース領域
２４…トレンチ
２４Ａ…側壁
２４Ｂ…底壁
２５Ｄ…ドレイン電極
２５ＦＰ…フィールドプレート電極
２５Ｇ…ゲート電極
２５Ｓ…ソース電極
２６…絶縁層
２７…層間絶縁層
２７ｓ…表面
２８…コンタクト電極
２９Ａ…ゲート配線
２９Ｂ…ゲートコンタクト電極
３０…制御回路チップ
３１…制御回路
３２…半導体基板
３２ｓ…表面
３２ｒ…裏面
３３…半導体層
３３ｓ…表面
３４…層間絶縁層
３４ｓ…表面
３５…裏面電極
４１…センサＭＩＳＦＥＴ
４２…入力回路
４３…電流電圧制御回路
４４…保護回路
４５…ゲート制御回路
４６…アクティブクランプ回路
４７…電流検出回路
４８…電源逆接保護回路
４９…異常検出回路
５０…ＥＳＤ保護回路
５１…保護トランジスタ
５２…抵抗
５２Ａ…第１端子
５２Ｂ…第２端子
５３…ツェナーダイオード
５４…素子分離部
５４Ａ…第１分離部
５４Ｂ…第２分離部
５４Ｃ…第３分離部
５５…電極パッド
５６…抵抗用領域
６１…第１ウェル領域
６２…第２ウェル領域
６３…素子分離部
６３Ａ…トランジスタ側分離トレンチ
６３ＡＡ…側壁
６３ＡＢ…底壁
６３Ｂ…トランジスタ側埋め込み電極
６３Ｃ…トランジスタ側絶縁層
６３Ｄ…素子分離側コンタクト部
６４…第１コンタクト領域
６５…第２コンタクト領域
６６…第１コンタクト部
６７…第２コンタクト部
６８…トランジスタ側接続配線
６８Ａ…枠状配線部
６８Ｂ…延長配線部
６９…トランジスタ側配線
７１…第１抵抗側コンタクト部
７２…第２抵抗側コンタクト部
７３…ダイオード側接続配線
７３Ａ…中間配線部
７３Ｂ…ダイオード接続配線部
８１…ウェル領域
８２…第１コンタクト領域
８３…第２コンタクト領域
８４…素子分離部
８４Ａ…ダイオード側分離トレンチ
８４Ｂ…ダイオード側埋め込み電極
８４Ｃ…ダイオード側絶縁層
８５…第１ダイオード側コンタクト部
８６…第２ダイオード側コンタクト部
８７…ダイオード側配線
８８…素子分離側コンタクト部
８９…接続配線
９０…共通チップ
９０ｓ…チップ表面
９１…第１領域
９２…第２領域
９３…配線
ＷＲ…ワイヤ
ＳＤ…導電性接合材
Ｌ…負荷
１１…外部端子
１１Ａ…電源端子
１１Ｂ…接地端子
１１Ｃ…入力端子
１１Ｄ…出力端子
１１Ｅ…イネーブル端子
１１Ｆ…センス端子
１２…ダイパッド
１３…封止樹脂
２０…パワートランジスタチップ
２１…パワートランジスタ
２２…半導体基板
２２ｓ…表面
２２ｒ…裏面
２３…ドリフト層
２３ｓ…表面
２３Ａ…ボディ領域
２３Ｂ…第１ソース領域
２３Ｃ…第２ソース領域
２４…トレンチ
２４Ａ…側壁
２４Ｂ…底壁
２５Ｄ…ドレイン電極
２５ＦＰ…フィールドプレート電極
２５Ｇ…ゲート電極
２５Ｓ…ソース電極
２６…絶縁層
２７…層間絶縁層
２７ｓ…表面
２８…コンタクト電極
２９Ａ…ゲート配線
２９Ｂ…ゲートコンタクト電極
３０…制御回路チップ
３１…制御回路
３２…半導体基板
３２ｓ…表面
３２ｒ…裏面
３３…半導体層
３３ｓ…表面
３４…層間絶縁層
３４ｓ…表面
３５…裏面電極
４１…センサＭＩＳＦＥＴ
４２…入力回路
４３…電流電圧制御回路
４４…保護回路
４５…ゲート制御回路
４６…アクティブクランプ回路
４７…電流検出回路
４８…電源逆接保護回路
４９…異常検出回路
５０…ＥＳＤ保護回路
５１…保護トランジスタ
５２…抵抗
５２Ａ…第１端子
５２Ｂ…第２端子
５３…ツェナーダイオード
５４…素子分離部
５４Ａ…第１分離部
５４Ｂ…第２分離部
５４Ｃ…第３分離部
５５…電極パッド
５６…抵抗用領域
６１…第１ウェル領域
６２…第２ウェル領域
６３…素子分離部
６３Ａ…トランジスタ側分離トレンチ
６３ＡＡ…側壁
６３ＡＢ…底壁
６３Ｂ…トランジスタ側埋め込み電極
６３Ｃ…トランジスタ側絶縁層
６３Ｄ…素子分離側コンタクト部
６４…第１コンタクト領域
６５…第２コンタクト領域
６６…第１コンタクト部
６７…第２コンタクト部
６８…トランジスタ側接続配線
６８Ａ…枠状配線部
６８Ｂ…延長配線部
６９…トランジスタ側配線
７１…第１抵抗側コンタクト部
７２…第２抵抗側コンタクト部
７３…ダイオード側接続配線
７３Ａ…中間配線部
７３Ｂ…ダイオード接続配線部
８１…ウェル領域
８２…第１コンタクト領域
８３…第２コンタクト領域
８４…素子分離部
８４Ａ…ダイオード側分離トレンチ
８４Ｂ…ダイオード側埋め込み電極
８４Ｃ…ダイオード側絶縁層
８５…第１ダイオード側コンタクト部
８６…第２ダイオード側コンタクト部
８７…ダイオード側配線
８８…素子分離側コンタクト部
８９…接続配線
９０…共通チップ
９０ｓ…チップ表面
９１…第１領域
９２…第２領域
９３…配線
ＷＲ…ワイヤ
ＳＤ…導電性接合材
Ｌ…負荷
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】