2023-163197 整流回路およびそれを用いた電源

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2023163197

(43)【公開日】2023-11-10

(54)【発明の名称】整流回路およびそれを用いた電源

(51)【国際特許分類】

   H02M 7/21 20060101AFI20231102BHJP

   H02M 7/219 20060101ALI20231102BHJP

   H02M 3/28 20060101ALI20231102BHJP

【ＦＩ】

H02M7/21 A

H02M7/219

H02M3/28 F

【審査請求】未請求

【請求項の数】9

【出願形態】ＯＬ

(21)【出願番号】P 2022073931

(22)【出願日】2022-04-28

(71)【出願人】

【識別番号】000233273

【氏名又は名称】株式会社 日立パワーデバイス

(74)【代理人】

【識別番号】110000350

【氏名又は名称】ポレール弁理士法人

(72)【発明者】

【氏名】三輪 明寛

(72)【発明者】

【氏名】庄司 浩幸

(72)【発明者】

【氏名】坂野 順一

(72)【発明者】

【氏名】内海 智之

(72)【発明者】

【氏名】樋口 孝裕

【テーマコード（参考）】

5H006

5H730

【Ｆターム（参考）】

5H006CA02

5H006CA07

5H006CB01

5H006CC02

5H006DC05

5H730AA14

5H730AS01

5H730BB27

5H730BB62

5H730CC01

5H730DD04

5H730EE02

5H730EE03

5H730EE07

(57)【要約】      （修正有）

【課題】損失低減効果が大きい整流回路及びそれを用いた電源を提供する。
【解決手段】エンハンスメント型の第１のスイッチング素子ＱＬ１と、第１のスイッチング素子のドレイン側に直列に接続され、第１のスイッチング素子よりも高耐圧なデプレッション型の第２のスイッチング素子ＱＨ１と、エンハンスメント型の第３のスイッチング素子ＱＬ２と、第３のスイッチング素子のドレイン側に直列に接続され、第３のスイッチング素子よりも高耐圧なデプレッション型の第４のスイッチング素子ＱＨ２と、を備えた整流回路であって、第１のスイッチング素子のソースと第３のスイッチング素子のソースとが接続され、第１のスイッチング素子のゲートは第３のスイッチング素子と第４のスイッチング素子との間のノードに接続され、第３のスイッチング素子のゲートが第１のスイッチング素子と第２のスイッチング素子との間のノードに接続されている。
【選択図】図１

【特許請求の範囲】

【請求項1】

エンハンスメント型の第１のスイッチング素子と、
前記第１のスイッチング素子のドレイン側に直列に接続され、前記第１のスイッチング素子よりも高耐圧なデプレッション型の第２のスイッチング素子と、
エンハンスメント型の第３のスイッチング素子と、
前記第３のスイッチング素子のドレイン側に直列に接続され、前記第３のスイッチング素子よりも高耐圧なデプレッション型の第４のスイッチング素子と、を備えた整流回路において、
前記第１のスイッチング素子のソースと前記第３のスイッチング素子のソースとが接続され、
前記第１のスイッチング素子のゲートは前記第３のスイッチング素子と前記第４のスイッチング素子との間のノードに接続され、
前記第３のスイッチング素子のゲートは前記第１のスイッチング素子と前記第２のスイッチング素子との間のノードに接続されていることを特徴とする整流回路。

【請求項2】

請求項１に記載の整流回路において、
前記第２のスイッチング素子のゲートには第１の制御回路が接続され、前記第４のスイッチング素子のゲートには第２の制御回路が接続され、
前記第1のスイッチング素子と前記第２のスイッチング素子と前記第３のスイッチング素子と前記第４のスイッチング素子にＮチャネル型のスイッチング素子を適用する場合は、前記第４のスイッチング素子のドレインと前記第３のスイッチング素子のソース間に印加される電圧が第１の閾値電圧以下のとき、前記第２の制御回路が前記第４のスイッチング素子はオンに制御し、前記第４のスイッチング素子のドレインと前記第３のスイッチング素子のソース間に印加される電圧が前記第１の閾値電圧より大きいとき、前記第２の制御回路が前記第４のスイッチング素子をオフに制御し、前記第２のスイッチング素子のドレインと前記第１のスイッチング素子のソース間に印加される電圧が第２の閾値電圧以下のとき、前記第１の制御回路は前記第２のスイッチング素子をオンに制御し、前記第２のスイッチング素子のドレインと前記第１のスイッチング素子のソース間に印加される電圧が前記第２の閾値電圧より大きいとき、前記第１の制御回路が前記第２のスイッチング素子をオフに制御し、
前記第１の閾値電圧は前記第１のスイッチング素子のゲート閾値電圧以上、かつ、前記第１のスイッチング素子の正のゲート－ソース間耐圧より小さく、前記第２の閾値電圧は前記第３のスイッチング素子のゲート閾値電圧以上、かつ、前記第３のスイッチング素子の正のゲート－ソース間耐圧より小さく、前記第1のスイッチング素子と前記第２のスイッチング素子と前記第３のスイッチング素子と前記第４のスイッチング素子にＰチャネル型のスイッチング素子を適用する場合は、前記第４のスイッチング素子のドレインと前記第３のスイッチング素子のソース間に印加される電圧が第３の閾値電圧以上のとき、前記第２の制御回路が前記第４のスイッチング素子はオンに制御し、前記第４のスイッチング素子のドレインと前記第３のスイッチング素子のソース間に印加される電圧が前記第１の閾値電圧より小さいとき、前記第２の制御回路が前記第４のスイッチング素子をオフに制御し、
前記第２のスイッチング素子のドレインと前記第１のスイッチング素子のソース間に印加される電圧が第４の閾値電圧以上のとき、前記第１の制御回路は前記第２のスイッチング素子をオンに制御し、前記第２のスイッチング素子のドレインと前記第１のスイッチング素子のソース間に印加される電圧が前記第４の閾値電圧より小さいとき、前記第１の制御回路が前記第２のスイッチング素子をオフに制御し、
前記第３の閾値電圧は前記第１のスイッチング素子のゲート閾値電圧以下、かつ、前記第１のスイッチング素子の負のゲート－ソース間耐圧より大きく、前記第４の閾値電圧は前記第３のスイッチング素子のゲート閾値電圧以下、かつ、前記第３のスイッチング素子の負のゲート－ソース間耐圧より大きいことを特徴とする整流回路。

【請求項3】

請求項１に記載の整流回路において、
前記第２のスイッチング素子と前記第４のスイッチング素子は、ＳｉＣ－ＪＦＥＴであることを特徴とする整流回路。

【請求項4】

請求項１に記載の整流回路において、
前記第２のスイッチング素子と前記第４のスイッチング素子は、ＧａＮ－ＨＥＭＴであることを特徴とする整流回路。

【請求項5】

請求項１に記載の整流回路において、
前記第１のスイッチング素子のドレイン端子とソース端子にそれぞれカソードとアノードが接続された第１のツェナーダイオードと、
前記第３のスイッチング素子のドレイン端子とソース端子にそれぞれカソードとアノードが接続された第２のツェナーダイオードを備えることを特徴とする整流回路。

【請求項6】

請求項２に記載の整流回路において、
前記第１の制御回路は、第１の端子が前記第２のスイッチング素子のソースに接続され、第２の端子が前記第２のスイッチング素子のゲートに接続される第１の抵抗と、第１の端子が前記第２のスイッチング素子のゲートに接続され、第２の端子が前記第１のスイッチング素子のソースに接続される第２の抵抗と、第１の端子が前記第４のスイッチング素子のソースに接続され、第２の端子が前記第４のスイッチング素子のゲートに接続される第３の抵抗と、第１の端子が前記第４のスイッチング素子のゲートに接続され、第２の端子が前記第３のスイッチング素子のソースに接続される第１の抵抗を有することを特徴とする整流回路。

【請求項7】

請求項２に記載の整流回路において、
前記第１の制御回路において、前記第２のスイッチング素子のゲートが前記第１のスイッチング素子のソースに接続され、前記第２の制御回路において、前記第４のスイッチング素子のゲートが前記第３のスイッチング素子のソースに接続されることを特徴とする整流回路。

【請求項8】

請求項１に記載の整流回路において、
前記整流回路を１つの半導体パッケージに内蔵することを特徴とする整流回路。

【請求項9】

請求項１から８のいずれか１項に記載の整流回路を用いた電源。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、整流回路およびそれを用いた電源に関する。

【背景技術】

【0002】

交流を直流に整流するための整流回路は、一般的に、ダイオードやＭＯＳＦＥＴ（Ｍｅｔａｌ－Ｏｘｉｄｅ－Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ－Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）が使用されている。ダイオードを用いた整流は、ダイオードの内蔵ポテンシャルによる電圧降下があるため損失が大きいという課題がある。一方、ＭＯＳＦＥＴの同期整流は、ＭＯＳＦＥＴの内蔵ポテンシャルがなく０Ｖから順方向電流が立ち上がるため損失が低いというメリットがあり、ＭＯＳＦＥＴを用いることでより低損失な整流ができる。

【0003】

ＭＯＳＦＥＴを用いた整流回路として、例えば、特許文献１に記載の技術がある。特許文献１には、ＭＯＳＦＥＴのターンオン・オフのタイミングを決定するための電圧検出回路を用いずに、同期整流を実現する整流回路が示されている。この整流回路では、整流用ＭＯＳＦＥＴ（２３３）のドレイン－ソース間電圧を抵抗（１７１、１７２）で分圧し、ソースを共通とする別の整流用ＭＯＳＦＥＴ（１８３）のゲート－ソース間電圧に入力する（図２）。

【先行技術文献】

【特許文献】

【0004】

【特許文献1】特開２００５－２９５６２７号公報

【発明の概要】

【発明が解決しようとする課題】

【0005】

上記特許文献１の整流回路では、整流用ＭＯＳＦＥＴ（１８３）のゲート－ソース間電圧の波形が整流用ＭＯＳＦＥＴ（２３３）のドレイン－ソース間電圧の波形を抵抗分圧した波形となる。例えば正弦波電圧を整流する場合は整流用ＭＯＳＦＥＴ（１８３）のゲート－ソース間電圧も正弦波状となり、ゲート－ソース間電圧の立ち上がりと立ち下がりが遅くなるため、同期整流による損失低減効果が小さくなるという課題があった。

【0006】

そこで、本発明の目的は、整流用ＭＯＳＦＥＴを用いて同期整流を実施する整流回路において、従来よりも大きな損失低減効果を得ることが可能な整流回路及びそれを用いた電源を提供することにある。

【課題を解決するための手段】

【0007】

上記課題を解決するための本発明の一態様は、エンハンスメント型の第１のスイッチング素子と、第１のスイッチング素子のドレイン側に直列に接続され、第１のスイッチング素子よりも高耐圧なデプレッション型の第２のスイッチング素子と、エンハンスメント型の第３のスイッチング素子と、第３のスイッチング素子のドレイン側に直列に接続され、第３のスイッチング素子よりも高耐圧なデプレッション型の第４のスイッチング素子と、を備えた整流回路において、第１のスイッチング素子のソースと第３のスイッチング素子のソースとが接続され、第１のスイッチング素子のゲートは第３のスイッチング素子と第４のスイッチング素子との間のノードに接続され、第３のスイッチング素子のゲートは第１のスイッチング素子と第２のスイッチング素子との間のノードに接続されていることを特徴とする整流回路である。

【発明の効果】

【0008】

本発明によれば、整流用ＭＯＳＦＥＴを用いて同期整流を実施する整流回路において、従来よりも大きな損失低減効果を得ることが可能な整流回路及びそれを用いた電源を提供できる。これにより、整流回路及びそれを用いた電源の高密度実装が図れる。

【0009】

上記した以外の課題、構成及び効果は、以下の実施形態の説明により明らかにされる。

【図面の簡単な説明】

【0010】

【図1】実施例１の整流回路の構成を示す図

【図2】図１の整流回路による整流波形を示すグラフ

【図3】図１の整流回路を適用した整流ブリッジの構成を示す図

【図4】本発明の実施例２の整流回路の構成を示す図

【図5】本発明の実施例３の整流回路の構成を示す図

【図6】本発明の実施例４の整流回路の構成を示す図

【図7】本発明の実施例５の半導体パッケージの構成を示す図

【図8】本発明の実施例６のフロントエンド電源の構成を示す図

【図9】従来例１の整流回路の構成を示す図

【図10】図９の整流回路による整流波形を示すグラフ

【図11】比較例の整流回路の構成を示す図

【図12】図１１の整流回路による整流波形を示すグラフ

【発明を実施するための形態】

【0011】

以下、図面を用いて本発明の実施例を説明する。なお、各図面において同一の構成については同一の符号を付し、重複する説明についてはその詳細な説明は省略する。

【実施例0012】

図１から図３、及び図９から図１２を参照して、本発明の実施例１の整流回路の構成とその制御方法について説明する。図１は実施例１の整流回路の構成を示す図であり、図２は図１の整流回路による整流波形を示すグラフであり、図３は図１の整流回路を適用した整流ブリッジの構成を示す図である。なお、図９から図１２は、本発明の構成を分かり易くするために比較例として示す従来の整流回路の構成と整流波形を示す図である。

【0013】

先ず、図１を用いて、本実施例の整流回路の構成について説明する。本実施例の整流回路は、図１に示すように、本発明の整流回路は、エンハンスメント型のスイッチング素子ＱＬ１（第１のスイッチング素子）およびＱＬ２（第３のスイッチング素子）と、デプレッション型のスイッチング素子ＱＨ１（第２のスイッチング素子）およびＱＨ２（第４のスイッチング素子）と、ＱＨ１のゲートに接続される制御回路１およびＱＨ２のゲートに接続される制御回路２を備える。

【0014】

なお、図１では、図３の整流ブリッジのローサイドの２個の整流用ＭＯＳＦＥＴ ＬＱに適用する場合を例として、ＱＨ１とＱＨ２はデプレッション型のＮチャネル型ＭＯＳＦＥＴ、ＱＬ１とＱＬ２はエンハンスメント型のＮチャネル型ＭＯＳＦＥＴで表記している。また、本実施例の整流回路の動作は、ＱＨ１とＱＨ２はデプレッション型のＮチャネル型ＭＯＳＦＥＴ、ＱＬ１とＱＬ２はエンハンスメント型のＮチャネル型ＭＯＳＦＥＴを用いた場合の説明である。

【0015】

ただし、ＱＨ１とＱＨ２にＳｉＣ－ＪＦＥＴ（Ｊｕｎｃｔｉｏｎ－ｇａｔｅ Ｆｉｅｌｄ－Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）またはＧａＮ－ＨＥＭＴ（Ｈｉｇｈ Ｅｌｅｃｔｒｏｎ Ｍｏｂｉｌｉｔｙ Ｔｒａｎｓｉｓｔｏｒ）を使用する場合もある。

【0016】

次に、図２を用いて、本実施例の整流回路の動作について説明する。図２は、図１の整流回路を図３の整流ブリッジのローサイドの２個の整流用ＭＯＳＦＥＴＬＱに適用して、入力電圧Ｖｉｎに正弦波電圧を印加した場合の電圧波形を示す。期間Ｔ１はＱＨ１とＱＬ１の整流期間であり、ＱＨ２とＱＬ２の非整流期間である。また、期間Ｔ２はＱＨ１とＱＬ１の非整流期間であり、ＱＨ２とＱＬ２の整流期間である。

【0017】

ＱＨ１とＱＬ１の整流期間Ｔ１の開始直後、ＱＬ１はオフ状態であるため、整流電流はＱＬ１のボディダイオードを流れる。このとき、ＱＨ１のドレインとＱＬ１のソース間の電圧Ｖｄｓ１は閾値電圧Ｖｒｅｆ２より小さいため、制御回路１はＱＨ１のゲート電圧をＱＨ１のゲート閾値電圧以上に制御することで、ＱＨ１をオンに制御する。したがって、整流電流はＱＨ１のソース－ドレイン経路を流れる。また、制御回路２はＱＨ２のゲート電圧を制御することでＱＨ２をオン状態に制御する。その結果、ＱＨ２のソースからＱＬ２のドレイン－ソース間容量とＱＬ１のゲート－ソース間容量に電荷が流入し、ＱＬ２のドレイン－ソース間電圧とＱＬ１のゲート－ソース間電圧が増加する。このとき、ＱＬ２のドレイン－ソース間容量とＱＬ１のゲート－ソース間容量は並列に充電されるため、ＱＬ２のドレイン－ソース間電圧とＱＬ１のゲート－ソース間電圧は等しい。また、このときＱＨ２はオン状態であるため、ＱＨ２のドレイン－ソース間電圧はＱＬ２のドレイン－ソース間容量とＱＬ１のゲート－ソース間容量を充電する電流とＱＨ２のドレイン－ソース間抵抗によって生じる電圧降下に等しくなる。

【0018】

その後、入力電圧の増加に伴って、すなわち、ＱＨ２のドレインとＱＬ２のソース間電圧Ｖｄｓ２の増加にともなって、ＱＬ１のゲート－ソース間電圧も増加する。
その後、ＱＬ１のゲート－ソース間電圧がＱＬ１のゲート閾値電圧より大きくなると、ＱＬ１はターンオンし、整流電流はＱＬ１のボディダイオードからＱＬ１のソース－ドレイン経路に転流する。

【0019】

以上のように、整流期間においてＱＨ１とＱＬ１がオン状態となるため、整流電流による損失を削減可能である。

【0020】

その後、ＱＨ２のドレインとＱＬ２のソース間電圧Ｖｄｓ２がある閾値電圧Ｖｒｅｆ１より大きくなると、制御回路２はＱＨ２のゲート電圧をＱＨ２のゲート閾値電圧未満に制御することで、ＱＨ２をオフに制御する。ただし、閾値電圧Ｖｒｅｆ１はＱＬ１のゲート閾値電圧Ｖｌｔｈ１より十分に大きく、ＱＬ１のゲート－ソース間耐圧より小さい。

【0021】

その後、ＱＨ２のドレイン－ソース間容量の充電が始まり、入力電圧の増加に伴って、ＱＨ２のドレイン－ソース間電圧と、ＱＬ２のドレイン－ソース間電圧と、ＱＬ１のゲートソース間電圧が増加する。ただし、ＱＬ２のドレイン－ソース間容量とＱＬ１のゲート－ソース間容量は並列に接続され、これらの容量に対してＱＨ２のドレイン－ソース間容量は直列に接続されていることに加え、一般的にＭＯＳＦＥＴのゲート－ソース間容量はドレイン－ソース間容量と比較して大きいため、ＱＨ２のドレインとＱＬ２のソース間電圧Ｖｄｓ２の増加量は、ＱＨ２のドレイン－ソース間電圧の増加量が支配的である。その結果、ＱＨ２のドレインとＱＬ２のソース間電圧Ｖｄｓ２とＱＨ２のドレイン－ソース間電圧の増加に対して、ＱＬ２のドレイン－ソース間電圧とＱＬ１のゲート－ソース間電圧は概ね閾値電圧Ｖｒｅｆ１で一定となる。

【0022】

入力電圧が増加から減少に転じると、ＱＨ２のドレインとＱＬ２のソース間電圧Ｖｄｓ２も減少する。ＱＨ２のドレインとＱＬ２のソース間電圧Ｖｄｓ２の増加量はＱＨ２のドレイン－ソース間電圧の増加量が支配的であったのと同様の理由で、ＱＨ２のドレインとＱＬ２のソース間電圧Ｖｄｓ２の減少量はＱＨ２のドレイン－ソース間電圧の減少量が支配的である。その結果、ＱＨ２のドレインとＱＬ２のソース間電圧Ｖｄｓ２とＱＨ２のドレイン－ソース間電圧の減少に対して、ＱＬ２のドレイン－ソース間電圧とＱＬ１のゲート－ソース間電圧は概ね閾値電圧Ｖｒｅｆ１で一定となる。

【0023】

その後、ＱＨ２のドレインとＱＬ２のソース間電圧Ｖｄｓ２が閾値電圧Ｖｒｅｆ１に等しくなると、制御回路２はＱＨ２のゲート電圧をＱＨ２のゲート閾値電圧以上に制御することで、ＱＨ２をオンに制御する。

【0024】

その結果、ＱＬ１のゲート－ソース間容量とＱＬ２のドレイン－ソース間容量は並列に放電され、ＱＬ１のゲート－ソース間電圧Ｖｌｇｓ１が減少する。
ＱＬ１のゲート－ソース間電圧がＱＬ１のゲート閾値電圧Ｑｌｔｈ１未満になるとＱＬ１はオフになる。

【0025】

その後、入力電圧の極性が変化すると、ＱＨ２とＱＬ２の整流期間Ｔ２が開始される。前述のＱＨ１とＱＬ１の整流期間開Ｔ１において制御回路２がＱＨ２をオフするのと同様に、整流期間Ｔ２において制御回路１がＱＨ１をオフに制御する。

【0026】

以上がＱＨ１とＱＬ１のオン・オフである。ＱＨ２とＱＬ２についても同様にオン・オフする。ただし、制御に用いる閾値電圧Ｖｒｅｆ２はＱＬ２のゲート閾値電圧Ｖｌｔｈ２より十分に大きく、ＱＬ２のゲート－ソース間耐圧より小さい。上記の動作により、同期整流が実現される。

【0027】

≪従来例１≫
ここで、図９を用いて、従来の別の整流回路の構成について説明する。図９は従来例１の整流回路の構成を示す図であり、上記特許文献１の整流回路に相当する。図９の整流回路は、整流用ＭＯＳＦＥＴＱＲ１、ＱＲ２と、分圧抵抗Ｒｐ１１、Ｒｐ１２、Ｒｐ２１、Ｒｐ２２とから構成される。

【0028】

図１０を用いて、図９の整流回路の動作について説明する。図１０は図９の整流回路による整流波形を示すグラフであり、図９の整流回路を図３の整流ブリッジのローサイドの２個の整流用ＭＯＳＦＥＴＬＱに適用して、入力電圧Ｖｉｎに正弦波電圧を印加した場合の電圧波形を示す。期間Ｔ１は整流用ＭＯＳＦＥＴＱＲ１の整流期間であり、整流用ＭＯＳＦＥＴＱＲ２の非整流期間である。また、期間Ｔ２は整流用ＭＯＳＦＥＴＱＲ１の非整流期間であり、整流用ＭＯＳＦＥＴＱＲ２の整流期間である。

【0029】

例として、ＱＲ１の動作に着目する。期間Ｔ１において、ＱＲ２のドレイン－ソース間電圧Ｖｄｓ２を分圧抵抗Ｒｐ２１とＲｐ２２で分圧してＲｐ２２に生じる電圧がＱＲ１のゲート－ソース間に印加される。図１０では、ＱＲ１の整流期間である期間Ｔ１におけるＱＲ１のゲート－ソース間電圧Ｖｇｓ１の波形は抵抗分圧で小さくなった正弦波となる。

【0030】

このように、図９に示す整流回路では、整流期間に生成される整流用ＭＯＳＦＥＴのゲート－ソース間電圧は抵抗分圧で小さくなった正弦波となるため、整流期間の開始からゲート－ソース間電圧Ｖｇｓ１、Ｖｇｓ２が整流用ＭＯＳＦＥＴＱＲ１、ＱＲ２のゲート閾値電圧Ｖｔｈ１、Ｖｔｈ２より大きくなるまでの期間と、ゲート－ソース間電圧Ｖｇｓ１、Ｖｇｓ２が整流用ＭＯＳＦＥＴＱＲ１、ＱＲ２のゲート閾値電圧Ｖｔｈ１、Ｖｔｈ２より小さくなってから整流期間の終了までの期間が長くなる。すなわち、ゲート－ソース間電圧Ｖｇｓ１、Ｖｇｓ２の立ち上がりと立ち下がりが遅くなる。その結果、整流期間に対して整流用ＭＯＳＦＥＴがオンする期間の割合が小さくなるため、同期整流による損失低減効果が小さくなる。

【0031】

一方で、図１に示す本実施例の整流回路では、入力電圧が閾値電圧Ｖｒｅｆ１、Ｖｒｅｆ２よりそれぞれ小さい場合、入力電圧が抵抗分圧で小さくされることなくそのままＱＬ１のゲート－ソース間、ＱＬ２のゲート－ソース間に印加される（ここでは制御回路内のオン状態のスイッチの抵抗成分や配線の抵抗成分で生じる電圧降下は抵抗分圧とはみなさないこととする）。すなわち、図１の整流回路のゲート－ソース間電圧の立ち上がりと立ち下がりは、図９の整流回路と比較して早くなる。その結果、整流期間に対して整流用ＭＯＳＦＥＴがオンする期間の割合が大きくなるため、同期整流による損失低減効果が大きくなる。

【0032】

≪比較例≫
図１１を用いて、従来の別の整流回路の構成について説明する。図１１は比較例の整流回路の構成を示す図である。図１１の整流回路は、整流用ＭＯＳＦＥＴＱＲ１、ＱＲ２と、ＱＳ１、ＱＳ２から構成される。

【0033】

図１２を用いて、図１１の整流回路の動作について説明する。図１２は、図１１の整流回路を図３の整流ブリッジのローサイドの２個の整流用ＭＯＳＦＥＴＬＱに適用して、入力電圧Ｖｉｎに正弦波電圧を印加した場合の電圧波形を示す。期間Ｔ１は整流用ＭＯＳＦＥＴＱＲ１の整流期間であり、整流用ＭＯＳＦＥＴＱＲ２の非整流期間である。また、期間Ｔ２は整流用ＭＯＳＦＥＴＱＲ１の非整流期間であり、整流用ＭＯＳＦＥＴＱＲ２の整流期間である。

【0034】

図１１の整流回路では、ゲート－ソース間電圧の立ち上がりと立ち下がりは図１の整流回路のゲート－ソース間電圧の立ち上がりと立ち下がりと同等である。

【0035】

しかし、図１１の整流回路ではＱＳ１とＱＳ２にはＱＲ１とＱＲ２と同等の耐圧が要求される。例えば、商用整流回路に用いる場合、ＱＳ１、ＱＳ２、ＱＲ１、ＱＲ２には６００Ｖ耐圧のスイッチング素子が使用される。その結果、図１１の整流回路を実装する場合、絶縁を確保するために沿面距離を確保する必要があり、ＱＳ１とＱＳ２が高密度実装の弊害となる。

【0036】

一方で、図１に示す本実施例の整流回路では、ＱＨ１とＱＨ２は高耐圧が要求されるが、ＱＬ１とＱＬ２は低耐圧でよい。例えば、商用整流回路に用いる場合、ＱＨ１とＱＨ２は６００Ｖ耐圧のスイッチング素子、ＱＬ１とＱＬ２は２０Ｖ耐圧のスイッチング素子を使用可能である。その結果、図１１の整流回路では高耐圧のスイッチング素子が４個（ＱＲ１、ＱＲ２、ＱＳ１、ＱＳ２）が必要であるが、本実施例の整流回路は高耐圧のスイッチング素子は２個（ＱＨ１、ＱＨ２）である。

【0037】

以上説明したように、本実施例の整流回路により、同期整流による損失低減効果を保持したまま、高耐圧のスイッチング素子を削減可能である。

【実施例0038】

図４は本発明の実施例２の整流回路の構成を示す図である。図４を参照して、本発明の実施例２の整流回路の構成とその制御方法について説明する。本実施例は実施例１の具体的な回路構成例である。

【0039】

本実施例の整流回路は、図４に示すように、制御回路１において、ＱＨ１のゲートがＱＬ１のソースに接続され、制御回路２において、ＱＨ２のゲートがＱＬ２のソースに接続される。

【0040】

本構成により、閾値電圧Ｖｒeｆ１はＱＨ２のゲート閾値電圧Ｖｈｔｈ２の絶対値、閾値電圧Ｖｒｅｆ２はＱＨ１のゲート閾値電圧Ｖｈｔｈ１の絶対値となる。
したがって、Ｖｒｅｆ１とＶｒｅｆ２がＱＬ１のゲート閾値電圧Ｖｌｔｈ１とＱＬ２のゲート閾値電圧Ｖｌｔｈ２よりそれぞれ十分大きく、かつ、ＱＬ１のゲート－ソース間耐圧とＱＬ２のゲート－ソース間耐圧よりそれぞれ小さくなるように、ＱＨ２のゲート閾値電圧Ｖｈｔｈ２とＱＨ１のゲート閾値電圧Ｖｈｔｈ１を選定することで、同期整流を実現可能である。
本構成の効果として、制御回路１と制御回路２を簡便な構成で実現できる。