(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2023163451
(43)【公開日】2023-11-10
(54)【発明の名称】半導体記憶装置
(51)【国際特許分類】
G11C 16/32 20060101AFI20231102BHJP
H10B 43/27 20230101ALI20231102BHJP
H10B 41/27 20230101ALI20231102BHJP
H10B 41/40 20230101ALI20231102BHJP
H10B 43/40 20230101ALI20231102BHJP
H01L 21/336 20060101ALI20231102BHJP
【ＦＩ】
G11C16/32
H01L27/11582
H01L27/11556
H01L27/11526
H01L27/11573
H01L29/78 371
【審査請求】未請求
【請求項の数】20
【出願形態】ＯＬ
(21)【出願番号】P 2022074383
(22)【出願日】2022-04-28
(71)【出願人】
【識別番号】318010018
【氏名又は名称】キオクシア株式会社
(74)【代理人】
【識別番号】110001612
【氏名又は名称】弁理士法人きさらぎ国際特許事務所
(72)【発明者】
【氏名】加藤 光司
(72)【発明者】
【氏名】清水 佑樹
(72)【発明者】
【氏名】桶田 修平
【テーマコード（参考）】
5B225
5F083
5F101
【Ｆターム（参考）】
5B225CA14
5B225CA21
5B225EA05
5B225EF25
5B225FA01
5B225FA02
5B225FA07
5F083EP02
5F083EP18
5F083EP22
5F083EP32
5F083EP76
5F083ER21
5F083GA10
5F083JA02
5F083JA04
5F083JA14
5F083JA15
5F083JA19
5F083JA35
5F083JA36
5F083JA37
5F083JA38
5F083JA39
5F083JA40
5F083JA56
5F083MA06
5F083MA16
5F083MA19
5F083ZA01
5F101BA02
5F101BA46
5F101BB02
5F101BD16
5F101BD22
5F101BD30
5F101BD34
5F101BE07
(57)【要約】
【課題】好適に動作する半導体記憶装置を提供する。
【解決手段】半導体記憶装置は、第１範囲及び第２範囲を備える導電層と、第１範囲において導電層と対向する第１半導体層と、第２範囲において導電層と対向する第２半導体層と、第１半導体層の一端に電気的に接続された第１ビット線と、第２半導体層の一端に電気的に接続された第２ビット線と、を備える。第１電荷蓄積部を含む第１メモリセルに対して所定の動作を実行する場合の、第１ビット線のセンス時間を第１動作パラメータとし、第２電荷蓄積部を含む第２メモリセルに対して所定の動作を実行する場合の、第２ビット線のセンス時間を第２動作パラメータとすると、第２動作パラメータは、第１動作パラメータと異なる。
【選択図】図２８Ａ
【解決手段】半導体記憶装置は、第１範囲及び第２範囲を備える導電層と、第１範囲において導電層と対向する第１半導体層と、第２範囲において導電層と対向する第２半導体層と、第１半導体層の一端に電気的に接続された第１ビット線と、第２半導体層の一端に電気的に接続された第２ビット線と、を備える。第１電荷蓄積部を含む第１メモリセルに対して所定の動作を実行する場合の、第１ビット線のセンス時間を第１動作パラメータとし、第２電荷蓄積部を含む第２メモリセルに対して所定の動作を実行する場合の、第２ビット線のセンス時間を第２動作パラメータとすると、第２動作パラメータは、第１動作パラメータと異なる。
【選択図】図２８Ａ
【特許請求の範囲】
【請求項1】
基板と、
前記基板の表面と交差する第１方向において前記基板から離間し、前記第１方向と交差する第２方向に延伸し、前記第２方向に並ぶ第１範囲及び第２範囲を備える導電層と、
前記第１方向に延伸し、前記第１範囲において前記導電層と対向する第１半導体層と、
前記第１方向に延伸し、前記第２範囲において前記導電層と対向する第２半導体層と、
前記導電層及び前記第１半導体層の間に設けられた第１電荷蓄積部と、
前記導電層及び前記第２半導体層の間に設けられた第２電荷蓄積部と、
前記第１半導体層の一端に電気的に接続された第１ビット線と、
前記第２半導体層の一端に電気的に接続された第２ビット線と、
前記導電層に供給される電圧を制御するドライバ回路と
を備え、
前記第１電荷蓄積部を含む第１メモリセルに対して所定の動作を実行する場合の、前記第１ビット線に供給される一又は複数の電圧の大きさ及び供給時間、前記第１ビット線のセンス開始までの安定待ち時間、並びに、前記第１ビット線のセンス時間を第１動作パラメータとし、
前記第２電荷蓄積部を含む第２メモリセルに対して前記所定の動作を実行する場合の、前記第２ビット線に供給される一又は複数の電圧の大きさ及び供給時間、前記第２ビット線のセンス開始までの安定待ち時間、並びに、前記第２ビット線のセンス時間を第２動作パラメータとすると、
前記第２動作パラメータの少なくとも一部は、前記第１動作パラメータの少なくとも一部と異なる
半導体記憶装置。
前記基板の表面と交差する第１方向において前記基板から離間し、前記第１方向と交差する第２方向に延伸し、前記第２方向に並ぶ第１範囲及び第２範囲を備える導電層と、
前記第１方向に延伸し、前記第１範囲において前記導電層と対向する第１半導体層と、
前記第１方向に延伸し、前記第２範囲において前記導電層と対向する第２半導体層と、
前記導電層及び前記第１半導体層の間に設けられた第１電荷蓄積部と、
前記導電層及び前記第２半導体層の間に設けられた第２電荷蓄積部と、
前記第１半導体層の一端に電気的に接続された第１ビット線と、
前記第２半導体層の一端に電気的に接続された第２ビット線と、
前記導電層に供給される電圧を制御するドライバ回路と
を備え、
前記第１電荷蓄積部を含む第１メモリセルに対して所定の動作を実行する場合の、前記第１ビット線に供給される一又は複数の電圧の大きさ及び供給時間、前記第１ビット線のセンス開始までの安定待ち時間、並びに、前記第１ビット線のセンス時間を第１動作パラメータとし、
前記第２電荷蓄積部を含む第２メモリセルに対して前記所定の動作を実行する場合の、前記第２ビット線に供給される一又は複数の電圧の大きさ及び供給時間、前記第２ビット線のセンス開始までの安定待ち時間、並びに、前記第２ビット線のセンス時間を第２動作パラメータとすると、
前記第２動作パラメータの少なくとも一部は、前記第１動作パラメータの少なくとも一部と異なる
半導体記憶装置。
【請求項2】
前記第１範囲と第１回路との間を接続する第１配線と、前記第２範囲と第２回路との間を接続する第２配線と、を備え、
前記第１配線の抵抗が前記第２配線の抵抗よりも大きく、
前記第１メモリセルに対して前記所定の動作を実行する場合の、前記第１ビット線に供給される一又は複数の電圧の大きさ及び供給時間の少なくとも一方は、前記第２メモリセルに対して前記所定の動作を実行する場合の、前記第２ビット線に供給される一又は複数の電圧の大きさ及び供給時間の少なくとも一方よりも大きい
請求項１記載の半導体記憶装置。
前記第１配線の抵抗が前記第２配線の抵抗よりも大きく、
前記第１メモリセルに対して前記所定の動作を実行する場合の、前記第１ビット線に供給される一又は複数の電圧の大きさ及び供給時間の少なくとも一方は、前記第２メモリセルに対して前記所定の動作を実行する場合の、前記第２ビット線に供給される一又は複数の電圧の大きさ及び供給時間の少なくとも一方よりも大きい
請求項１記載の半導体記憶装置。
【請求項3】
前記第１範囲と第１回路との間を接続する第１配線と、前記第２範囲と第２回路との間を接続する第２配線と、を備え、
前記第１配線の抵抗が前記第２配線の抵抗よりも大きく、
前記第１メモリセルに対して前記所定の動作を実行する場合の、前記第１ビット線のセンス開始までの安定待ち時間は、前記第２メモリセルに対して前記所定の動作を実行する場合の、前記第２ビット線のセンス開始までの安定待ち時間よりも長い
請求項１記載の半導体記憶装置。
前記第１配線の抵抗が前記第２配線の抵抗よりも大きく、
前記第１メモリセルに対して前記所定の動作を実行する場合の、前記第１ビット線のセンス開始までの安定待ち時間は、前記第２メモリセルに対して前記所定の動作を実行する場合の、前記第２ビット線のセンス開始までの安定待ち時間よりも長い
請求項１記載の半導体記憶装置。
【請求項4】
前記第１範囲と第１回路との間を接続する第１配線と、前記第２範囲と第２回路との間を接続する第２配線と、を備え、
前記第１配線の抵抗が前記第２配線の抵抗よりも大きく、
前記第１メモリセルに対して前記所定の動作を実行する場合の、前記第１ビット線のセンス時間は、前記第２メモリセルに対して前記所定の動作を実行する場合の、前記第２ビット線のセンス時間よりも短い
請求項１記載の半導体記憶装置。
前記第１配線の抵抗が前記第２配線の抵抗よりも大きく、
前記第１メモリセルに対して前記所定の動作を実行する場合の、前記第１ビット線のセンス時間は、前記第２メモリセルに対して前記所定の動作を実行する場合の、前記第２ビット線のセンス時間よりも短い
請求項１記載の半導体記憶装置。
【請求項5】
前記第１半導体層の他端に電気的に接続された第１ソース線と、
前記第２半導体層の他端に電気的に接続された第２ソース線と、
前記第１範囲と第１回路との間を接続する第１配線と、
前記第２範囲と第２回路との間を接続する第２配線と、
を備え、
前記第１配線の抵抗が前記第２配線の抵抗よりも大きく、
前記第１メモリセルに対して前記所定の動作を実行する場合の、前記第１ソース線に供給される電圧の大きさ及び供給時間の少なくとも一方は、前記第２メモリセルに対して前記所定の動作を実行する場合の、前記第２ソース線に供給される電圧の大きさ及び供給時間の少なくとも一方よりも大きい
請求項１記載の半導体記憶装置。
前記第２半導体層の他端に電気的に接続された第２ソース線と、
前記第１範囲と第１回路との間を接続する第１配線と、
前記第２範囲と第２回路との間を接続する第２配線と、
を備え、
前記第１配線の抵抗が前記第２配線の抵抗よりも大きく、
前記第１メモリセルに対して前記所定の動作を実行する場合の、前記第１ソース線に供給される電圧の大きさ及び供給時間の少なくとも一方は、前記第２メモリセルに対して前記所定の動作を実行する場合の、前記第２ソース線に供給される電圧の大きさ及び供給時間の少なくとも一方よりも大きい
請求項１記載の半導体記憶装置。
【請求項6】
前記導電層に接続するコンタクトと、
前記第１範囲と前記コンタクトとの間に設けられた第３範囲と、
前記第２範囲と前記コンタクトとの間に設けられた第４範囲と
を備え、
前記第３範囲は、前記第４範囲よりも長い又は幅が短い
請求項１記載の半導体記憶装置。
前記第１範囲と前記コンタクトとの間に設けられた第３範囲と、
前記第２範囲と前記コンタクトとの間に設けられた第４範囲と
を備え、
前記第３範囲は、前記第４範囲よりも長い又は幅が短い
請求項１記載の半導体記憶装置。
【請求項7】
第１方向に複数並び、前記第１方向と交差する第２方向に延伸し、前記第１方向から見てセンスアンプ領域と重なる第１導電層及び前記第１方向から見て前記センスアンプ領域と重ならない第２導電層を備える導電層と、
前記第１方向に延伸し、前記第１導電層と対向する第１半導体層と、
前記第１方向に延伸し、前記第２導電層と対向する第２半導体層と、
前記第１導電層及び前記第１半導体層の間に設けられた第１電荷蓄積部と、
前記第２導電層及び前記第２半導体層の間に設けられた第２電荷蓄積部と、
前記第１半導体層の一端に電気的に接続された第１ビット線と、
前記第２半導体層の一端に電気的に接続された第２ビット線と、
前記第１導電層に供給される電圧を制御する第１ドライバ回路と、
前記第２導電層に供給される電圧を制御する第２ドライバ回路と
を備え、
前記第１電荷蓄積部を含む第１メモリセルに対して所定の動作を実行する場合の、前記第１導電層に供給される一又は複数の電圧の大きさ及び供給時間を第１動作パラメータとし、
前記第２電荷蓄積部を含む第２メモリセルに対して前記所定の動作を実行する場合の、前記第２導電層に供給される一又は複数の電圧の大きさ及び供給時間を第２動作パラメータとすると、
前記第２動作パラメータの少なくとも一部は、前記第１動作パラメータの少なくとも一部と異なる
半導体記憶装置。
前記第１方向に延伸し、前記第１導電層と対向する第１半導体層と、
前記第１方向に延伸し、前記第２導電層と対向する第２半導体層と、
前記第１導電層及び前記第１半導体層の間に設けられた第１電荷蓄積部と、
前記第２導電層及び前記第２半導体層の間に設けられた第２電荷蓄積部と、
前記第１半導体層の一端に電気的に接続された第１ビット線と、
前記第２半導体層の一端に電気的に接続された第２ビット線と、
前記第１導電層に供給される電圧を制御する第１ドライバ回路と、
前記第２導電層に供給される電圧を制御する第２ドライバ回路と
を備え、
前記第１電荷蓄積部を含む第１メモリセルに対して所定の動作を実行する場合の、前記第１導電層に供給される一又は複数の電圧の大きさ及び供給時間を第１動作パラメータとし、
前記第２電荷蓄積部を含む第２メモリセルに対して前記所定の動作を実行する場合の、前記第２導電層に供給される一又は複数の電圧の大きさ及び供給時間を第２動作パラメータとすると、
前記第２動作パラメータの少なくとも一部は、前記第１動作パラメータの少なくとも一部と異なる
半導体記憶装置。
【請求項8】
前記第１導電層と第１回路との間を接続する第１配線と、前記第２導電層と第２回路との間を接続する第２配線と、を備え、
前記第１配線の抵抗が前記第２配線の抵抗よりも大きく、
前記第１メモリセルに対して前記所定の動作を実行する場合の、前記第１導電層に供給される一又は複数の電圧の大きさ及び供給時間の少なくとも一方は、前記第２メモリセルに対して前記所定の動作を実行する場合の、前記第２導電層に供給される一又は複数の電圧の大きさ及び供給時間の少なくとも一方よりも大きい
請求項７記載の半導体記憶装置。
前記第１配線の抵抗が前記第２配線の抵抗よりも大きく、
前記第１メモリセルに対して前記所定の動作を実行する場合の、前記第１導電層に供給される一又は複数の電圧の大きさ及び供給時間の少なくとも一方は、前記第２メモリセルに対して前記所定の動作を実行する場合の、前記第２導電層に供給される一又は複数の電圧の大きさ及び供給時間の少なくとも一方よりも大きい
請求項７記載の半導体記憶装置。
【請求項9】
前記第１動作パラメータは、前記第１メモリセルに対して前記所定の動作を実行する場合の、前記第１ビット線に供給される一又は複数の電圧の大きさ及び供給時間、前記第１ビット線のセンス開始までの安定待ち時間、並びに、前記第１ビット線のセンス時間を含み、
前記第２動作パラメータは、前記第２メモリセルに対して前記所定の動作を実行する場合の、前記第２ビット線に供給される一又は複数の電圧の大きさ及び供給時間、前記第２ビット線のセンス開始までの安定待ち時間、並びに、前記第２ビット線のセンス時間を含む
請求項７記載の半導体記憶装置。
前記第２動作パラメータは、前記第２メモリセルに対して前記所定の動作を実行する場合の、前記第２ビット線に供給される一又は複数の電圧の大きさ及び供給時間、前記第２ビット線のセンス開始までの安定待ち時間、並びに、前記第２ビット線のセンス時間を含む
請求項７記載の半導体記憶装置。
【請求項10】
前記第１導電層と第１回路との間を接続する第１配線と、前記第２導電層と第２回路との間を接続する第２配線と、を備え、
前記第１配線の抵抗が前記第２配線の抵抗よりも大きく、
前記第１メモリセルに対して前記所定の動作を実行する場合の、前記第１ビット線に供給される一又は複数の電圧の大きさ及び供給時間の少なくとも一方は、前記第２メモリセルに対して前記所定の動作を実行する場合の、前記第２ビット線に供給される一又は複数の電圧の大きさ及び供給時間の少なくとも一方よりも大きい
請求項９記載の半導体記憶装置。
前記第１配線の抵抗が前記第２配線の抵抗よりも大きく、
前記第１メモリセルに対して前記所定の動作を実行する場合の、前記第１ビット線に供給される一又は複数の電圧の大きさ及び供給時間の少なくとも一方は、前記第２メモリセルに対して前記所定の動作を実行する場合の、前記第２ビット線に供給される一又は複数の電圧の大きさ及び供給時間の少なくとも一方よりも大きい
請求項９記載の半導体記憶装置。
【請求項11】
前記第１導電層と第１回路との間を接続する第１配線と、前記第２導電層と第２回路との間を接続する第２配線と、を備え、
前記第１配線の抵抗が前記第２配線の抵抗よりも大きく、
前記第１メモリセルに対して前記所定の動作を実行する場合の、前記第１ビット線のセンス開始までの安定待ち時間は、前記第２メモリセルに対して前記所定の動作を実行する場合の、前記第２ビット線のセンス開始までの安定待ち時間よりも長い
請求項９記載の半導体記憶装置。
前記第１配線の抵抗が前記第２配線の抵抗よりも大きく、
前記第１メモリセルに対して前記所定の動作を実行する場合の、前記第１ビット線のセンス開始までの安定待ち時間は、前記第２メモリセルに対して前記所定の動作を実行する場合の、前記第２ビット線のセンス開始までの安定待ち時間よりも長い
請求項９記載の半導体記憶装置。
【請求項12】
前記第１導電層と第１回路との間を接続する第１配線と、前記第２導電層と第２回路との間を接続する第２配線と、を備え、
前記第１配線の抵抗が前記第２配線の抵抗よりも大きく、
前記第１メモリセルに対して前記所定の動作を実行する場合の、前記第１ビット線のセンス時間は、前記第２メモリセルに対して前記所定の動作を実行する場合の、前記第２ビット線のセンス時間よりも短い
請求項９記載の半導体記憶装置。
前記第１配線の抵抗が前記第２配線の抵抗よりも大きく、
前記第１メモリセルに対して前記所定の動作を実行する場合の、前記第１ビット線のセンス時間は、前記第２メモリセルに対して前記所定の動作を実行する場合の、前記第２ビット線のセンス時間よりも短い
請求項９記載の半導体記憶装置。
【請求項13】
前記第１半導体層の他端に電気的に接続された第１ソース線と、
前記第２半導体層の他端に電気的に接続された第２ソース線と
前記第１導電層と第１回路との間を接続する第１配線と、
前記第２導電層と第２回路との間を接続する第２配線と、
を備え、
前記第１配線の抵抗が前記第２配線の抵抗よりも大きく、
前記第１メモリセルに対して前記所定の動作を実行する場合の、前記第１ソース線に供給される電圧の大きさ及び供給時間の少なくとも一方は、前記第２メモリセルに対して前記所定の動作を実行する場合の、前記第２ソース線に供給される電圧の大きさ及び供給時間の少なくとも一方よりも大きい
請求項７記載の半導体記憶装置。
前記第２半導体層の他端に電気的に接続された第２ソース線と
前記第１導電層と第１回路との間を接続する第１配線と、
前記第２導電層と第２回路との間を接続する第２配線と、
を備え、
前記第１配線の抵抗が前記第２配線の抵抗よりも大きく、
前記第１メモリセルに対して前記所定の動作を実行する場合の、前記第１ソース線に供給される電圧の大きさ及び供給時間の少なくとも一方は、前記第２メモリセルに対して前記所定の動作を実行する場合の、前記第２ソース線に供給される電圧の大きさ及び供給時間の少なくとも一方よりも大きい
請求項７記載の半導体記憶装置。
【請求項14】
前記第１配線は、前記第２配線よりも、銅で形成された配線層における配線長さが短い
請求項８記載の半導体記憶装置。
請求項８記載の半導体記憶装置。
【請求項15】
第１方向に複数並び、前記第１方向と交差する第２方向に延伸し、前記第１方向から見てセンスアンプ領域と重なる第１導電層及び前記第１方向から見て前記センスアンプ領域（ＲＳＡ）と重ならない第２導電層を備える導電層と、
前記第１方向に延伸し、前記第１導電層と対向する第１半導体層と、
前記第１方向に延伸し、前記第２導電層と対向する第２半導体層と、
前記第１導電層及び前記第１半導体層の間に設けられた第１電荷蓄積部と、
前記第２導電層及び前記第２半導体層の間に設けられた第２電荷蓄積部と、
前記第１半導体層の一端に電気的に接続された第１ビット線と、
前記第２半導体層の一端に電気的に接続され
た第２ビット線と、
前記第１導電層に供給される電圧を制御する第１ドライバ回路と、
前記第２導電層に供給される電圧を制御する第２ドライバ回路と、
前記第１導電層と第１回路との間を接続する第１配線と、
前記第２導電層と第２回路との間を接続する第２配線と、
を備え、
前記第１配線の抵抗が前記第２配線の抵抗よりも大きく、
前記第１電荷蓄積部を含む第１メモリセルに対して所定の動作を実行する場合の、前記第１ビット線に供給される一又は複数の電圧の大きさ及び供給時間、前記第１ビット線のセンス開始までの安定待ち時間、並びに、前記第１ビット線のセンス時間を前記第１動作パラメータとし、
前記第２電荷蓄積部を含む第２メモリセルに対して前記所定の動作を実行する場合の、前記第２ビット線に供給される一又は複数の電圧の大きさ及び供給時間、前記第２ビット線のセンス開始までの安定待ち時間、並びに、前記第２ビット線のセンス時間を前記第２動作パラメータとすると、
前記第２動作パラメータの少なくとも一部は、前記第１動作パラメータの少なくとも一部と異なる
半導体記憶装置。
前記第１方向に延伸し、前記第１導電層と対向する第１半導体層と、
前記第１方向に延伸し、前記第２導電層と対向する第２半導体層と、
前記第１導電層及び前記第１半導体層の間に設けられた第１電荷蓄積部と、
前記第２導電層及び前記第２半導体層の間に設けられた第２電荷蓄積部と、
前記第１半導体層の一端に電気的に接続された第１ビット線と、
前記第２半導体層の一端に電気的に接続され
た第２ビット線と、
前記第１導電層に供給される電圧を制御する第１ドライバ回路と、
前記第２導電層に供給される電圧を制御する第２ドライバ回路と、
前記第１導電層と第１回路との間を接続する第１配線と、
前記第２導電層と第２回路との間を接続する第２配線と、
を備え、
前記第１配線の抵抗が前記第２配線の抵抗よりも大きく、
前記第１電荷蓄積部を含む第１メモリセルに対して所定の動作を実行する場合の、前記第１ビット線に供給される一又は複数の電圧の大きさ及び供給時間、前記第１ビット線のセンス開始までの安定待ち時間、並びに、前記第１ビット線のセンス時間を前記第１動作パラメータとし、
前記第２電荷蓄積部を含む第２メモリセルに対して前記所定の動作を実行する場合の、前記第２ビット線に供給される一又は複数の電圧の大きさ及び供給時間、前記第２ビット線のセンス開始までの安定待ち時間、並びに、前記第２ビット線のセンス時間を前記第２動作パラメータとすると、
前記第２動作パラメータの少なくとも一部は、前記第１動作パラメータの少なくとも一部と異なる
半導体記憶装置。
【請求項16】
前記第１メモリセルに対して前記所定の動作を実行する場合の、前記第１ビット線に供給される一又は複数の電圧の大きさ及び供給時間の少なくとも一方は、前記第２メモリセルに対して前記所定の動作を実行する場合の、前記第２ビット線に供給される一又は複数の電圧の大きさ及び供給時間の少なくとも一方よりも大きい
請求項１５記載の半導体記憶装置。
請求項１５記載の半導体記憶装置。
【請求項17】
前記第１メモリセルに対して前記所定の動作を実行する場合の、前記第１ビット線のセンス開始までの安定待ち時間は、前記第２メモリセルに対して前記所定の動作を実行する場合の、前記第２ビット線のセンス開始までの安定待ち時間よりも長い
請求項１５記載の半導体記憶装置。
請求項１５記載の半導体記憶装置。
【請求項18】
前記第１メモリセルに対して前記所定の動作を実行する場合の、前記第１ビット線のセンス時間は、前記第２メモリセルに対して前記所定の動作を実行する場合の、前記第２ビット線のセンス時間よりも短い
請求項１５記載の半導体記憶装置。
請求項１５記載の半導体記憶装置。
【請求項19】
前記第１半導体層の他端に電気的に接続された第１ソース線と、
前記第２半導体層の他端に電気的に接続された第２ソース線と
を備え、
前記第１メモリセルに対して前記所定の動作を実行する場合の、前記第１ソース線に供給される電圧の大きさ及び供給時間の少なくとも一方は、前記第２メモリセルに対して前記所定の動作を実行する場合の、前記第２ソース線に供給される電圧の大きさ及び供給時間の少なくとも一方よりも大きい
請求項１５記載の半導体記憶装置。
前記第２半導体層の他端に電気的に接続された第２ソース線と
を備え、
前記第１メモリセルに対して前記所定の動作を実行する場合の、前記第１ソース線に供給される電圧の大きさ及び供給時間の少なくとも一方は、前記第２メモリセルに対して前記所定の動作を実行する場合の、前記第２ソース線に供給される電圧の大きさ及び供給時間の少なくとも一方よりも大きい
請求項１５記載の半導体記憶装置。
【請求項20】
前記第１配線及び前記第２配線は、材料、幅、高さ、及び長さの少なくとも一つが異なる
請求項２、８及び１５のいずれか１項記載の半導体記憶装置。
請求項２、８及び１５のいずれか１項記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【0001】
本実施形態は、半導体記憶装置に関する。
【背景技術】
【0002】
基板と、この基板の表面と交差する方向に積層された複数の導電層と、これら複数の導電層に対向する半導体層と、導電層及び半導体層の間に設けられたゲート絶縁層と、を備える半導体記憶装置が知られている。ゲート絶縁層は、例えば、窒化シリコン（Ｓｉ３Ｎ４）等の絶縁性の電荷蓄積層やフローティングゲート等の導電性の電荷蓄積層等の、データを記憶可能なメモリ部を備える。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特開２０１７－１５７２６０号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
好適に動作する半導体記憶装置を提供する。
【課題を解決するための手段】
【0005】
一の実施形態に係る半導体記憶装置は、基板と、基板の表面と交差する第１方向において前記基板から離間し、第１方向と交差する第２方向に延伸し、第２方向に並ぶ第１範囲及び第２範囲を備える導電層と、第１方向に延伸し、第１範囲において導電層と対向する第１半導体層と、第１方向に延伸し、第２範囲において導電層と対向する第２半導体層と、導電層及び第１半導体層の間に設けられた第１電荷蓄積部と、導電層及び第２半導体層の間に設けられた第２電荷蓄積部と、第１半導体層の一端に電気的に接続された第１ビット線と、第２半導体層の一端に電気的に接続された第２ビット線と、を備える。第１電荷蓄積部を含む第１メモリセルに対して所定の動作を実行する場合の、第１ビット線に供給される一又は複数の電圧の大きさ及び供給時間、第１ビット線のセンス開始までの安定待ち時間、並びに、第１ビット線のセンス時間を第１動作パラメータとし、第２電荷蓄積部を含む第２メモリセルに対して所定の動作を実行する場合の、第２ビット線に供給される一又は複数の電圧の大きさ及び供給時間、第２ビット線のセンス開始までの安定待ち時間、並びに、第２ビット線のセンス時間を第２動作パラメータとすると、第２動作パラメータの少なくとも一部は、第１動作パラメータの少なくとも一部と異なる。
【図面の簡単な説明】
【0006】
【図1】第１実施形態に係るメモリシステム１０の構成を示す模式的なブロック図である。
【図2】第１実施形態に係るメモリダイＭＤの構成を示す模式的なブロック図である。
【図3】メモリダイＭＤの一部の構成を示す模式的な回路図である。
【図5】電圧生成回路ＶＧ、ＣＧドライバ回路ＤＲＶ及びロウデコーダＲＤの構成を示す模式的な回路図である。
【図6】電圧生成回路ＶＧ中のチャージポンプ回路３２の構成を示す模式的な回路図である。
【図7】電圧出力回路３２ａの構成を示す模式的な回路図である。
【図8】可変抵抗素子３２ｂ４の構成を示す模式的な回路図である。
【図9】ロウ制御回路ＲｏｗＣ及びブロックデコーダＢＬＫＤの構成を示す模式的なブロック図である。
【図10】センスアンプモジュールＳＡＭの構成を示す模式的なブロック図である。
【図11】センスアンプユニットＳＡＵの構成を示す模式的な回路図である。
【図12】メモリダイＭＤの模式的な平面図である。
【図13】メモリダイＭＤの模式的な断面図である。
【図24】メモリセルＭＣのしきい値電圧について説明するための模式的な図である。
【図25】読み出し動作について説明するための模式的な断面図である。
【図26】読み出し動作について説明するためのタイミングチャートである。
【図27】第１実施形態に係る選択ワード線ＷＬＳの動作パラメータの調整を説明するための模式的な図である。
【図28A】第１実施形態に係るビット線ＢＬ及びソース線ＳＬ１，ＳＬ２の動作パラメータの調整を説明するための模式的な図である。
【図28B】シーケンサＳＱＣとセンスアンプモジュールＳＡＭ（１），ＳＡＭ（２）との間の制御信号ＳＧＬ１，ＳＧＬ２の信号線を示す図である。
【図29】第２実施形態に係る半導体記憶装置の読み出し動作について説明するためのタイミングチャートである。
【図30】第３実施形態に係る半導体記憶装置の書き込み動作について説明するためのフローチャートである。
【図31】書き込み動作に含まれるプログラム動作について説明するための模式的な断面図である。
【図32】書き込み動作に含まれるベリファイ動作について説明するための模式的な断面図である。
【図33】書き込み動作について説明するためのタイミングチャートである。
【図34】書き込み動作について説明するためのタイミングチャートである。
【図35】第４実施形態に係る半導体記憶装置の書き込み動作について説明するためのタイミングチャートである。
【図36】第５実施形態に係る半導体記憶装置の構成例を示す模式的な分解斜視図である。
【図37】チップＣＭの構成例を示す模式的な底面図である。
【図38】第５実施形態に係るメモリダイＭＤの一部の構成を示す模式的な断面図である。
【図39】第５実施形態に係るメモリダイＭＤの一部の構成を示す模式的な断面図である。
【図40】チップＣＰの構成例を示す模式的な平面図である。
【図43】第５実施形態に係る選択ワード線ＷＬＳの動作パラメータの調整を説明するための模式的な図である。
【図44】第５実施形態に係るビット線ＢＬ及びソース線ＳＬ１，ＳＬ２の動作パラメータの調整を説明するための模式的な図である。
【図45】第６実施形態に係る選択ワード線ＷＬＳの動作パラメータの調整を説明するための模式的な図である。
【図46】第６実施形態に係るビット線ＢＬ及びソース線ＳＬ１，ＳＬ２の動作パラメータの調整を説明するための模式的な図である。
【図47】三次元型のＮＯＲフラッシュメモリの構成例を示す模式的な回路図である。
【図48】第７実施形態に係る半導体記憶装置９００の構成例を示す模式的なブロック図である。
【図49】三次元型のＮＯＲフラッシュメモリの他の構成例を示す模式的な回路図である。
【図50】三次元型のＤＲＡＭの構成例を示す模式的な回路図である。
【図51】三次元型のＤＲＡＭの他の構成例を示す模式的な回路図である。
【図52】第９実施形態に係る半導体記憶装置１０００の構成例を示す模式的なブロック図である。
【図53】センスアンプ回路ｓａｃを含むセンスアンプｓａの構成例を示す回路図である。
【図54】ＤＲＡＭの構成を示す模式的なＸＹ断面図である。
【発明を実施するための形態】
【0007】
次に、実施形態に係る半導体記憶装置を、図面を参照して詳細に説明する。尚、以下の実施形態はあくまでも一例であり、本発明を限定する意図で示されるものではない。また、以下の図面は模式的なものであり、説明の都合上、一部の構成等が省略される場合がある。また、複数の実施形態について共通する部分には同一の符号を付し、説明を省略する場合がある。
【0008】
また、本明細書において「半導体記憶装置」と言った場合には、メモリダイを意味する事もあるし、メモリチップ、メモリカード、ＳＳＤ（Solid State Drive）等の、コントローラダイを含むメモリシステムを意味する事もある。更に、スマートホン、タブレット端末、パーソナルコンピュータ等の、ホストコンピュータを含む構成を意味する事もある。
【0009】
また、本明細書において「制御回路」と言った場合には、メモリダイに設けられたシーケンサ等の周辺回路を意味する事もあるし、メモリダイに接続されたコントローラダイ又はコントローラチップ等を意味する事もあるし、これらの双方を含む構成を意味する事もある。
【0010】
また、本明細書において、第１の構成が第２の構成に「電気的に接続されている」と言った場合、第１の構成は第２の構成に直接接続されていても良いし、第１の構成が第２の構成に配線、半導体部材又はトランジスタ等を介して接続されていても良い。例えば、３つのトランジスタを直列に接続した場合には、２つ目のトランジスタがＯＦＦ状態であったとしても、１つ目のトランジスタは３つ目のトランジスタに「電気的に接続」されている。
【0011】
また、本明細書において、第１の構成が第２の構成及び第３の構成の「間に接続されている」と言った場合、第１の構成、第２の構成及び第３の構成が直列に接続され、且つ、第２の構成が第１の構成を介して第３の構成に接続されていることを意味する場合がある。
【0012】
また、本明細書において、回路等が２つの配線等を「導通させる」と言った場合には、例えば、この回路等がトランジスタ等を含んでおり、このトランジスタ等が２つの配線の間の電流経路に設けられており、このトランジスタ等がＯＮ状態となることを意味する事がある。
【0013】
また、本明細書においては、基板の上面に対して平行な所定の方向をＸ方向、基板の上面に対して平行で、Ｘ方向と垂直な方向をＹ方向、基板の上面に対して垂直な方向をＺ方向と呼ぶ。
【0014】
また、本明細書においては、所定の面に沿った方向を第１方向、この所定の面に沿って第１方向と交差する方向を第２方向、この所定の面と交差する方向を第３方向と呼ぶことがある。これら第１方向、第２方向及び第３方向は、Ｘ方向、Ｙ方向及びＺ方向のいずれかと対応していても良いし、対応していなくても良い。
【0015】
また、本明細書において、「上」や「下」等の表現は、基板を基準とする。例えば、上記Ｚ方向に沿って基板から離れる向きを上と、Ｚ方向に沿って基板に近付く向きを下と呼ぶ。また、ある構成について下面や下端と言う場合には、この構成の基板側の面や端部を意味する事とし、上面や上端と言う場合には、この構成の基板と反対側の面や端部を意味する事とする。また、Ｘ方向又はＹ方向と交差する面を側面等と呼ぶ。
【0016】
【0017】
メモリシステム１０は、ホストコンピュータ２０から送信された信号に応じて、ユーザデータの読み出し、書き込み、消去等を行う。メモリシステム１０は、例えば、メモリチップ、メモリカード、ＳＳＤ又はその他のユーザデータを記憶可能なシステムである。メモリシステム１０は、複数のメモリダイＭＤと、コントローラダイＣＤと、を備える。
【0018】
メモリダイＭＤは、ユーザデータを記憶する。メモリダイＭＤは、複数のメモリブロックＢＬＫを備える。メモリブロックＢＬＫは、複数のページＰＧを備える。メモリブロックＢＬＫは、消去動作の実行単位であっても良い。ページＰＧは、読み出し動作及び書き込み動作の実行単位であっても良い。
【0019】
コントローラダイＣＤは、図１に示す様に、複数のメモリダイＭＤ及びホストコンピュータ２０に接続される。コントローラダイＣＤは、例えば、論物変換テーブル２１、ＦＡＴ（File Allocation Table）２２、消去回数保持部２３、ＥＣＣ回路２４、及び、ＭＰＵ（Micro Processor Unit）２５を備える。
【0020】
論物変換テーブル２１は、ホストコンピュータ２０から受信した論理アドレスと、メモリダイＭＤ中のページＰＧに割り当てられた物理アドレスと、を対応付けて保持する。論物変換テーブル２１は、例えば、図示しないＲＡＭ（Random Access Memory）等によって実現される。
【0021】
ＦＡＴ２２は、各ページＰＧの状態を示すＦＡＴ情報を保持する。この様なＦＡＴ情報としては、例えば、「有効」、「無効」、「消去済」を示す情報がある。例えば、「有効」であるページＰＧは、ホストコンピュータ２０からの命令に応じて読み出される有効なデータを記憶している。また、「無効」であるページＰＧは、ホストコンピュータ２０からの命令に応じて読み出されない無効なデータを記憶している。また、「消去済」であるページＰＧには、消去処理が実行されてからデータが記憶されていない。ＦＡＴ２２は、例えば、図示しないＲＡＭ等によって実現される。
【0022】
消去回数保持部２３は、メモリブロックＢＬＫに対応する物理アドレスと、メモリブロックＢＬＫに対して実行された消去動作の回数と、を対応付けて保持する。消去回数保持部２３は、例えば、図示しないＲＡＭ等によって実現される。
【0023】
ＥＣＣ回路２４は、メモリダイＭＤから読み出されたデータの誤りを検出し、可能な場合にはデータの訂正を行う。
【0024】
ＭＰＵ２５は、論物変換テーブル２１、ＦＡＴ２２、消去回数保持部２３及びＥＣＣ回路２４を参照して、論理アドレスと物理アドレスの変換、ビット誤り検出／訂正、ガベージコレクション（コンパクション）、ウェアレベリング等の処理を行う。
【0025】
［メモリダイＭＤの回路構成］
図２は、第１実施形態に係るメモリダイＭＤの構成を示す模式的なブロック図である。図３は、メモリダイＭＤの一部の構成を示す模式的な回路図である。図４は、図３のストリングユニットＳＵの構成を示す模式的な回路図である。図５は、電圧生成回路ＶＧ、ＣＧドライバ回路ＤＲＶ及びロウデコーダＲＤの構成を示す模式的な回路図である。図６は、電圧生成回路ＶＧ中のチャージポンプ回路３２の構成を示す模式的な回路図である。図７は、電圧出力回路３２ａの構成を示す模式的な回路図である。図８は、可変抵抗素子３２ｂ４の構成を示す模式的な回路図である。図９は、ロウ制御回路ＲｏｗＣ及びブロックデコーダＢＬＫＤの構成を示す模式的なブロック図である。図１０は、センスアンプモジュールＳＡＭの構成を示す模式的なブロック図である。図１１は、センスアンプユニットＳＡＵの構成を示す模式的な回路図である。
図２は、第１実施形態に係るメモリダイＭＤの構成を示す模式的なブロック図である。図３は、メモリダイＭＤの一部の構成を示す模式的な回路図である。図４は、図３のストリングユニットＳＵの構成を示す模式的な回路図である。図５は、電圧生成回路ＶＧ、ＣＧドライバ回路ＤＲＶ及びロウデコーダＲＤの構成を示す模式的な回路図である。図６は、電圧生成回路ＶＧ中のチャージポンプ回路３２の構成を示す模式的な回路図である。図７は、電圧出力回路３２ａの構成を示す模式的な回路図である。図８は、可変抵抗素子３２ｂ４の構成を示す模式的な回路図である。図９は、ロウ制御回路ＲｏｗＣ及びブロックデコーダＢＬＫＤの構成を示す模式的なブロック図である。図１０は、センスアンプモジュールＳＡＭの構成を示す模式的なブロック図である。図１１は、センスアンプユニットＳＡＵの構成を示す模式的な回路図である。
【0026】
尚、図２には、複数の制御端子等を図示している。これら複数の制御端子は、ハイアクティブ信号（正論理信号）に対応する制御端子として表される場合がある。また、複数の制御端子は、ローアクティブ信号（負論理信号）に対応する制御端子として表される場合がある。また、複数の制御端子は、ハイアクティブ信号及びローアクティブ信号の双方に対応する制御端子として表される場合がある。図２において、ローアクティブ信号に対応する制御端子の符号は、オーバーライン（上線）を含む。本明細書において、ローアクティブ信号に対応する制御端子の符号は、スラッシュ（“／”）を含む。尚、図２の記載は例示であり、具体的な態様は適宜調整可能である。例えば、一部又は全部のハイアクティブ信号をローアクティブ信号としたり、一部又は全部のローアクティブ信号をハイアクティブ信号としたりすることも可能である。
【0027】
図２に示す様に、メモリダイＭＤは、メモリセルアレイＭＣＡと、周辺回路ＰＣと、を備える。周辺回路ＰＣは、電圧生成回路ＶＧと、ロウデコーダＲＤと、センスアンプモジュールＳＡＭと、シーケンサＳＱＣと、を備える。また、周辺回路ＰＣは、キャッシュメモリＣＭと、アドレスレジスタＡＤＲと、コマンドレジスタＣＭＲと、ステータスレジスタＳＴＲと、を備える。また、周辺回路ＰＣは、入出力制御回路Ｉ／Ｏと、論理回路ＣＴＲと、を備える。また、周辺回路ＰＣは、ソース線ドライバ回路ＳＤＲＶ（図２８Ａ）を備える。
【0028】
［メモリセルアレイＭＣＡの回路構成］
メモリセルアレイＭＣＡは、図３に示す様に、上述した複数のメモリブロックＢＬＫを備える。これら複数のメモリブロックＢＬＫは、それぞれ、複数のストリングユニットＳＵを備える。これら複数のストリングユニットＳＵは、それぞれ、複数のメモリストリングＭＳを備える。これら複数のメモリストリングＭＳの一端は、それぞれ、ビット線ＢＬを介して周辺回路ＰＣに接続される。また、これら複数のメモリストリングＭＳの他端は、それぞれ、共通のソース線ＳＬ（後述する分割範囲ＤＵ１における共通のソース線ＳＬ１、及び、後述する分割範囲ＤＵ２における共通のソース線ＳＬ２；図４参照）を介して周辺回路ＰＣに接続される。
メモリセルアレイＭＣＡは、図３に示す様に、上述した複数のメモリブロックＢＬＫを備える。これら複数のメモリブロックＢＬＫは、それぞれ、複数のストリングユニットＳＵを備える。これら複数のストリングユニットＳＵは、それぞれ、複数のメモリストリングＭＳを備える。これら複数のメモリストリングＭＳの一端は、それぞれ、ビット線ＢＬを介して周辺回路ＰＣに接続される。また、これら複数のメモリストリングＭＳの他端は、それぞれ、共通のソース線ＳＬ（後述する分割範囲ＤＵ１における共通のソース線ＳＬ１、及び、後述する分割範囲ＤＵ２における共通のソース線ＳＬ２；図４参照）を介して周辺回路ＰＣに接続される。
【0029】
メモリストリングＭＳは、ドレイン側選択トランジスタＳＴＤと、複数のメモリセルＭＣ（メモリトランジスタ）と、ソース側選択トランジスタＳＴＳと、ソース側選択トランジスタＳＴＳｂと、を備える。ドレイン側選択トランジスタＳＴＤ、複数のメモリセルＭＣ、ソース側選択トランジスタＳＴＳ、及び、ソース側選択トランジスタＳＴＳｂは、ビット線ＢＬ及びソース線ＳＬの間に直列に接続される。以下、ドレイン側選択トランジスタＳＴＤ、ソース側選択トランジスタＳＴＳ、及び、ソース側選択トランジスタＳＴＳｂを、単に選択トランジスタ（ＳＴＤ、ＳＴＳ、ＳＴＳｂ）と呼ぶ事がある。
【0030】
メモリセルＭＣは、電界効果型のトランジスタである。メモリセルＭＣは、半導体層、ゲート絶縁膜、及び、ゲート電極を備える。半導体層は、チャネル領域として機能する。ゲート絶縁膜は、電荷蓄積膜を含む。メモリセルＭＣのしきい値電圧は、電荷蓄積膜中の電荷量に応じて変化する。メモリセルＭＣは、１ビット又は複数ビットのデータを記憶する。尚、１のメモリストリングＭＳに対応する複数のメモリセルＭＣのゲート電極には、それぞれ、ワード線ＷＬが接続される。これらワード線ＷＬは、それぞれ、１のメモリブロックＢＬＫ中の全てのメモリストリングＭＳに共通に接続される。
【0031】
選択トランジスタ（ＳＴＤ、ＳＴＳ、ＳＴＳｂ）は、電界効果型のトランジスタである。選択トランジスタ（ＳＴＤ、ＳＴＳ、ＳＴＳｂ）は、半導体層、ゲート絶縁膜、及び、ゲート電極を備える。半導体層はチャネル領域として機能する。選択トランジスタ（ＳＴＤ、ＳＴＳ、ＳＴＳｂ）のゲート電極には、それぞれ、選択ゲート線（ＳＧＤ、ＳＧＳ、ＳＧＳｂ）が接続される。１つのドレイン側選択ゲート線ＳＧＤは、１つのストリングユニットＳＵ中の全てのメモリストリングＭＳに共通に接続される。１つのソース側選択ゲート線ＳＧＳは、１つのメモリブロックＢＬＫ中の全てのメモリストリングＭＳに共通に接続される。１つのソース側選択ゲート線ＳＧＳｂは、１つのメモリブロックＢＬＫ中の全てのメモリストリングＭＳに共通に接続される。
【0032】
［ワード線ＷＬの分割範囲ＤＵ１，ＤＵ２］
図４に示す様に、複数のワード線ＷＬは、それぞれ、後述するフックアップ領域ＲＨＵ１，ＲＨＵ２（図１２等）によって２つの分割範囲ＤＵ１，ＤＵ２に物理的又は仮想的に分割されている。そして、例えば、複数のワード線ＷＬの分割範囲ＤＵ１，ＤＵ２には、それぞれ、１本のワード線ＷＬ（例えばワード線ＷＬ０）に接続された複数のメモリセルＭＣのうちの半数のメモリセルＭＣが接続される。
図４に示す様に、複数のワード線ＷＬは、それぞれ、後述するフックアップ領域ＲＨＵ１，ＲＨＵ２（図１２等）によって２つの分割範囲ＤＵ１，ＤＵ２に物理的又は仮想的に分割されている。そして、例えば、複数のワード線ＷＬの分割範囲ＤＵ１，ＤＵ２には、それぞれ、１本のワード線ＷＬ（例えばワード線ＷＬ０）に接続された複数のメモリセルＭＣのうちの半数のメモリセルＭＣが接続される。
【0033】
図４の例では、ストリングユニットＳＵは、ｎ本のワード線ＷＬ０～ＷＬｎ－１を備え、２ｍ本のビット線ＢＬ０～ＢＬ２ｍ－１を備えている。また、２ｍ本のビット線ＢＬ０～ＢＬ２ｍ－１には、２ｍ個のメモリストリングＭＳ０～ＭＳ２ｍ－１が接続されている。ｎ及びｍは１以上の整数である。この場合、ｎ本のワード線ＷＬ０～ＷＬｎ－１の分割範囲ＤＵ１には、それぞれ、ｍ個のメモリセルＭＣが接続される。また、ｎ本のワード線ＷＬ０～ＷＬｎ－１の分割範囲ＤＵ２にも、それぞれ、ｍ個のメモリセルＭＣが接続される。尚、ｎ本のワード線ＷＬ０～ＷＬｎ－１に接続された２ｍ個のメモリセルＭＣを、それぞれ、メモリセルＭＣ０～ＭＣｎ－１と呼ぶ場合がある。
【0034】
図４に示す様に、２ｍ本のメモリストリングＭＳ０～ＭＳ２ｍ－１のうち、分割範囲ＤＵ１におけるｍ本のメモリストリングＭＳ０～ＭＳｍ－１の一端は、それぞれ、分割範囲ＤＵ１におけるｍ本のビット線ＢＬ０～ＢＬｍ－１を介して周辺回路ＰＣに接続される。また、２ｍ本のメモリストリングＭＳ０～ＭＳ２ｍ－１のうち、分割範囲ＤＵ２におけるｍ本のメモリストリングＭＳｍ～ＭＳ２ｍ－１の一端は、それぞれ、分割範囲ＤＵ２におけるｍ本のビット線ＢＬｍ～ＢＬ２ｍ－１を介して周辺回路ＰＣに接続される。
【0035】
ソース線ＳＬ１，ＳＬ２は、図４に示す様に、分割範囲ＤＵ１，ＤＵ２に対応して設けられている。２ｍ本のメモリストリングＭＳ０～ＭＳ２ｍ－１のうち、分割範囲ＤＵ１におけるｍ本のメモリストリングＭＳ０～ＭＳｍ－１の他端は、それぞれ、分割範囲ＤＵ１における共通のソース線ＳＬ１を介して周辺回路ＰＣに接続される。また、２ｍ本のメモリストリングＭＳ０～ＭＳ２ｍ－１のうち、分割範囲ＤＵ２におけるｍ本のメモリストリングＭＳｍ～ＭＳ２ｍ－１の他端は、それぞれ、分割範囲ＤＵ２における共通のソース線ＳＬ２を介して周辺回路ＰＣに接続される。
【0036】
尚、上述した様に、複数のワード線ＷＬ０～ＷＬｎ－１は、２つの分割範囲ＤＵ１，ＤＵ２に物理的又は仮想的に分割されているが、後述する様に、１つのワード線ＷＬ（分割範囲ＤＵ１，ＤＵ２）は、そのワード線ＷＬに対応する配線及びコンタクトＣＣを介してワード線スイッチＷＬＳＷに接続される。従って、１つのワード線ＷＬ（分割範囲ＤＵ１，ＤＵ２）は、同じタイミングで同じ電圧が供給される。
【0037】
一方、分割範囲ＤＵ１に含まれる複数のビット線ＢＬと、分割範囲ＤＵ２に含まれる複数のビット線ＢＬは、異なるタイミングで異なる電圧が供給可能である。また、分割範囲ＤＵ１に対応するソース線ＳＬ１と、分割範囲ＤＵ２に対応するソース線ＳＬ２も、異なるタイミングで異なる電圧が供給可能である。
【0038】
尚、選択ゲート線（ＳＧＤ、ＳＧＳ、ＳＧＳｂ）は、ワード線ＷＬと同様に、２つの分割範囲ＤＵ１，ＤＵ２に物理的又は仮想的に分割されている。選択ゲート線（ＳＧＤ、ＳＧＳ、ＳＧＳｂ）は、配線及びコンタクトＣＣを介してワード線スイッチＷＬＳＷに接続される。従って、選択ゲート線（ＳＧＤ、ＳＧＳ、ＳＧＳｂ）は、それぞれ、同じタイミングで同じ電圧が供給される。
【0039】
［電圧生成回路ＶＧの回路構成］
電圧生成回路ＶＧ（図２）は、例えば図５に示す様に、複数の電圧生成ユニットｖｇ１～ｖｇ３を備える。電圧生成ユニットｖｇ１～ｖｇ３は、読み出し動作、書き込み動作及び消去動作において、所定の大きさの電圧を生成し、電圧供給線ＬＶＧを介して出力する。例えば、電圧生成ユニットｖｇ１は、書き込み動作において、後述するプログラム電圧ＶＰＧＭを出力する。また、電圧生成ユニットｖｇ２は、読み出し動作において、後述する読み出しパス電圧ＶＲＥＡＤを出力する。また、電圧生成ユニットｖｇ２は、書き込み動作において、後述する書き込みパス電圧ＶＰＡＳＳを出力する。また、電圧生成ユニットｖｇ３は、読み出し動作において、後述する読み出し電圧を出力する。また、電圧生成ユニットｖｇ３は、書き込み動作において、後述するベリファイ電圧を出力する。電圧生成ユニットｖｇ１～ｖｇ３は、例えば、チャージポンプ回路等の昇圧回路でも良いし、レギュレータ等の降圧回路でも良い。これら降圧回路及び昇圧回路は、それぞれ、電圧供給線ＬＰに接続される。電圧供給線ＬＰには、電源電圧ＶＣＣ又は接地電圧ＶＳＳ（図２）が供給される。これらの電圧供給線ＬＰは、例えば、パッド電極Ｐに接続される。電圧生成回路ＶＧから出力される動作電圧は、シーケンサＳＱＣからの制御信号に従って適宜調整される。
電圧生成回路ＶＧ（図２）は、例えば図５に示す様に、複数の電圧生成ユニットｖｇ１～ｖｇ３を備える。電圧生成ユニットｖｇ１～ｖｇ３は、読み出し動作、書き込み動作及び消去動作において、所定の大きさの電圧を生成し、電圧供給線ＬＶＧを介して出力する。例えば、電圧生成ユニットｖｇ１は、書き込み動作において、後述するプログラム電圧ＶＰＧＭを出力する。また、電圧生成ユニットｖｇ２は、読み出し動作において、後述する読み出しパス電圧ＶＲＥＡＤを出力する。また、電圧生成ユニットｖｇ２は、書き込み動作において、後述する書き込みパス電圧ＶＰＡＳＳを出力する。また、電圧生成ユニットｖｇ３は、読み出し動作において、後述する読み出し電圧を出力する。また、電圧生成ユニットｖｇ３は、書き込み動作において、後述するベリファイ電圧を出力する。電圧生成ユニットｖｇ１～ｖｇ３は、例えば、チャージポンプ回路等の昇圧回路でも良いし、レギュレータ等の降圧回路でも良い。これら降圧回路及び昇圧回路は、それぞれ、電圧供給線ＬＰに接続される。電圧供給線ＬＰには、電源電圧ＶＣＣ又は接地電圧ＶＳＳ（図２）が供給される。これらの電圧供給線ＬＰは、例えば、パッド電極Ｐに接続される。電圧生成回路ＶＧから出力される動作電圧は、シーケンサＳＱＣからの制御信号に従って適宜調整される。
【0040】
電圧生成回路ＶＧ中のチャージポンプ回路３２は、例えば図６に示す様に、電圧出力回路３２ａと、分圧回路３２ｂと、コンパレータ３２ｃと、を備える。電圧出力回路３２ａは、電圧供給線ＬＶＧに電圧ＶＯＵＴを出力する。分圧回路３２ｂは、電圧供給線ＬＶＧに接続される。コンパレータ３２ｃは、分圧回路３２ｂから出力される電圧ＶＯＵＴ´と参照電圧ＶＲＥＦとの大小関係に応じて、電圧出力回路３２ａにフィードバック信号ＦＢを出力する。
【0041】
電圧出力回路３２ａは、図７に示す様に、複数のトランジスタ３２ａ２ａ，３２ａ２ｂを備える。複数のトランジスタ３２ａ２ａ，３２ａ２ｂは、電圧供給線ＬＶＧ及び電圧供給線ＬＰの間に交互に接続される。図示の電圧供給線ＬＰには、電源電圧ＶＣＣが供給される。直列に接続された複数のトランジスタ３２ａ２ａ，３２ａ２ｂのゲート電極は、それぞれのドレイン電極及びキャパシタ３２ａ３に接続される。また、電圧出力回路３２ａは、ＡＮＤ回路３２ａ４と、レベルシフタ３２ａ５ａと、レベルシフタ３２ａ５ｂと、を備える。ＡＮＤ回路３２ａ４は、クロック信号ＣＬＫ及びフィードバック信号ＦＢの論理和を出力する。レベルシフタ３２ａ５ａは、ＡＮＤ回路３２ａ４の出力信号を昇圧して出力する。レベルシフタ３２ａ５ａの出力端子は、キャパシタ３２ａ３を介してトランジスタ３２ａ２ａのゲート電極に接続される。レベルシフタ３２ａ５ｂは、ＡＮＤ回路３２ａ４の出力信号の反転信号を昇圧して出力する。レベルシフタ３２ａ５ｂの出力端子は、キャパシタ３２ａ３を介してトランジスタ３２ａ２ｂのゲート電極に接続される。
【0042】
フィードバック信号ＦＢが“Ｈ”状態である場合、ＡＮＤ回路３２ａ４からは、クロック信号ＣＬＫが出力される。これに伴い、電圧供給線ＬＶＧから電圧供給線ＬＰに電子が移送され、電圧供給線ＬＶＧの電圧が増大する。一方、フィードバック信号ＦＢが“Ｌ”状態である場合、ＡＮＤ回路３２ａ４からは、クロック信号ＣＬＫが出力されない。従って、電圧供給線ＬＶＧの電圧は増大しない。
【0043】
分圧回路３２ｂは、図６に示す様に、抵抗素子３２ｂ２と、可変抵抗素子３２ｂ４と、を備える。抵抗素子３２ｂ２は、電圧供給線ＬＶＧ及び分圧端子３２ｂ１の間に接続される。可変抵抗素子３２ｂ４は、分圧端子３２ｂ１及び電圧供給線ＬＰの間に直列に接続される。この電圧供給線ＬＰには、接地電圧ＶＳＳが供給される。可変抵抗素子３２ｂ４の抵抗値は、動作電圧制御信号ＶＣＴＲＬに応じて調整可能である。従って、分圧端子３２ｂ１の電圧ＶＯＵＴ´の大きさは、動作電圧制御信号ＶＣＴＲＬに応じて調整可能である。
【0044】
可変抵抗素子３２ｂ４は、図８に示す様に、複数の電流経路３２ｂ５を備える。複数の電流経路３２ｂ５は、分圧端子３２ｂ１及び電圧供給線ＬＰの間に並列に接続される。複数の電流経路３２ｂ５は、それぞれ、直列に接続された抵抗素子３２ｂ６及びトランジスタ３２ｂ７を備える。各電流経路３２ｂ５に設けられた抵抗素子３２ｂ６の抵抗値は、お互いに異なっても良い。トランジスタ３２ｂ７のゲート電極には、それぞれ、動作電圧制御信号ＶＣＴＲＬの異なるビットが入力される。また、可変抵抗素子３２ｂ４は、トランジスタ３２ｂ７を含まない電流経路３２ｂ８を有しても良い。
【0045】
コンパレータ３２ｃは、図６に示す様に、フィードバック信号ＦＢを出力する。フィードバック信号ＦＢは、例えば、分圧端子３２ｂ１の電圧ＶＯＵＴ´が参照電圧ＶＲＥＦより大きい場合に“Ｌ”状態となる。また、フィードバック信号ＦＢは、例えば、電圧ＶＯＵＴ´が参照電圧ＶＲＥＦより小さい場合に“Ｈ”状態となる。
【0046】
尚、上記図５～図８を参照して説明した電圧生成回路ＶＧ（図２）は、ワード線ＷＬ（配線ＣＧ）に印加される、プログラム電圧ＶＰＧＭ、読み出しパス電圧ＶＲＥＡＤ、書き込みパス電圧ＶＰＡＳＳ、読み出し電圧、及びベリファイ電圧を生成する構成であった。しかしながら、電圧生成回路ＶＧは、ワード線ＷＬに印加される動作電圧だけでなく、メモリセルアレイＭＣＡに対する読み出し動作、書き込み動作及び消去動作に際してビット線ＢＬ、ソース線ＳＬ、及び選択ゲート線（ＳＧＤ、ＳＧＳ、ＳＧＳｂ）に印加される複数通りの動作電圧を生成し、複数の電圧供給線に出力することが可能である。これらの動作電圧は、シーケンサＳＱＣからの制御信号に従って適宜調整される。
【0047】
［ロウデコーダＲＤの回路構成］
ロウデコーダＲＤは、例えば図５に示す様に、ロウ制御回路ＲｏｗＣと、ワード線デコーダＷＬＤと、ＣＧドライバ回路ＤＲＶと、図示しないアドレスデコーダと、を備える。ロウ制御回路ＲｏｗＣは、例えば図９に示す様に、複数のブロックデコーダユニットｂｌｋｄと、ブロックデコーダＢＬＫＤと、を備える。
ロウデコーダＲＤは、例えば図５に示す様に、ロウ制御回路ＲｏｗＣと、ワード線デコーダＷＬＤと、ＣＧドライバ回路ＤＲＶと、図示しないアドレスデコーダと、を備える。ロウ制御回路ＲｏｗＣは、例えば図９に示す様に、複数のブロックデコーダユニットｂｌｋｄと、ブロックデコーダＢＬＫＤと、を備える。
【0048】
複数のブロックデコーダユニットｂｌｋｄは、メモリセルアレイＭＣＡ中の複数のメモリブロックＢＬＫに対応する。ブロックデコーダユニットｂｌｋｄは、複数のワード線スイッチＷＬＳＷを備える。複数のワード線スイッチＷＬＳＷは、メモリブロックＢＬＫ中の複数のワード線ＷＬに対応する。ワード線スイッチＷＬＳＷは、例えば、電界効果型のＮＭＯＳトランジスタである。ワード線スイッチＷＬＳＷのドレイン電極は、ワード線ＷＬに接続される。ワード線スイッチＷＬＳＷのソース電極は、配線ＣＧに接続される。配線ＣＧは、ロウ制御回路ＲｏｗＣ中の全てのブロックデコーダユニットｂｌｋｄに接続される。ワード線スイッチＷＬＳＷのゲート電極は、信号供給線ＢＬＫＳＥＬに接続される。信号供給線ＢＬＫＳＥＬは、全てのブロックデコーダユニットｂｌｋｄに対応して複数設けられる。また、信号供給線ＢＬＫＳＥＬは、ブロックデコーダユニットｂｌｋｄ中の全てのワード線スイッチＷＬＳＷに接続される。
【0049】
ブロックデコーダＢＬＫＤは、読み出し動作、書き込み動作等に際して、ブロックアドレスをデコードする。読み出し動作、書き込み動作等においては、例えば、アドレスレジスタＡＤＲ（図２）中のブロックアドレスに対応する一つの信号線ＢＬＫＳＥＬが“Ｈ”状態となり、その他の信号線ＢＬＫＳＥＬが“Ｌ”状態となる。例えば、一つの信号線ＢＬＫＳＥＬに正の大きさを有する所定の駆動電圧が供給され、その他の信号線ＢＬＫＳＥＬに接地電圧ＶＳＳ等が供給される。これにより、このブロックアドレスに対応する一つのメモリブロックＢＬＫ中の全てのワード線ＷＬが全ての配線ＣＧと導通する。また、その他のメモリブロックＢＬＫ中の全てのワード線ＷＬがフローティング状態となる。
【0050】
ワード線デコーダＷＬＤは、複数のワード線デコードユニットｗｌｄを備える。複数のワード線デコードユニットｗｌｄは、メモリストリングＭＳ中の複数のメモリセルＭＣに対応する。図示の例において、ワード線デコードユニットｗｌｄは、２つのトランジスタＴＷＬＳ，ＴＷＬＵを備える。トランジスタＴＷＬＳ，ＴＷＬＵは、例えば、電界効果型のＮＭＯＳトランジスタである。トランジスタＴＷＬＳ，ＴＷＬＵのドレイン電極は、配線ＣＧに接続される。トランジスタＴＷＬＳのソース電極は、配線ＣＧＳに接続される。トランジスタＴＷＬＵのソース電極は、配線ＣＧＵに接続される。トランジスタＴＷＬＳのゲート電極は、信号線ＷＬＳＥＬＳに接続される。トランジスタＴＷＬＵのゲート電極は、信号線ＷＬＳＥＬＵに接続される。信号線ＷＬＳＥＬＳは、全てのワード線デコードユニットｗｌｄに含まれる一方のトランジスタＴＷＬＳに対応して複数設けられる。信号線ＷＬＳＥＬＵは、全てのワード線デコードユニットｗｌｄに含まれる他方のトランジスタＴＷＬＵに対応して複数設けられる。
【0051】
読み出し動作、書き込み動作等においては、例えば、アドレスレジスタＡＤＲ（図２）中のページアドレスに対応する一つのワード線デコードユニットｗｌｄに対応する信号線ＷＬＳＥＬＳが“Ｈ”状態となり、これに対応するＷＬＳＥＬＵが“Ｌ”状態となる。また、それ以外のワード線デコードユニットｗｌｄに対応する信号線ＷＬＳＥＬＳが“Ｌ”状態となり、これに対応するＷＬＳＥＬＵが“Ｈ”状態となる。また、配線ＣＧＳには、選択ワード線ＷＬに対応する電圧が供給される。また、配線ＣＧＵには、非選択ワード線ＷＬに対応する電圧が供給される。これにより、上記ページアドレスに対応する一つのワード線ＷＬに、選択ワード線ＷＬに対応する電圧が供給される。また、その他のワード線ＷＬに、非選択ワード線ＷＬに対応する電圧が供給される。
【0052】
ＣＧドライバ回路ＤＲＶは、例えば、６つのトランジスタＴＤＲＶ１～ＴＤＲＶ６を備える。トランジスタＴＤＲＶ１～ＴＤＲＶ６は、例えば、電界効果型のＮＭＯＳトランジスタである。トランジスタＴＤＲＶ１～ＴＤＲＶ４のドレイン電極は、配線ＣＧＳに接続される。トランジスタＴＤＲＶ５，ＴＤＲＶ６のドレイン電極は、配線ＣＧＵに接続される。トランジスタＴＤＲＶ１のソース電極は、電圧供給線ＬＶＧ１を介して、電圧生成ユニットｖｇ１の出力端子に接続される。トランジスタＴＤＲＶ２，ＴＤＲＶ５のソース電極は、電圧供給線ＬＶＧ２を介して、電圧生成ユニットｖｇ２の出力端子に接続される。トランジスタＴＤＲＶ３のソース電極は、電圧供給線ＬＶＧ３を介して、電圧生成ユニットｖｇ３の出力端子に接続される。トランジスタＴＤＲＶ４，ＴＤＲＶ６のソース電極は、電圧供給線ＬＰを介して、パッド電極Ｐに接続される。トランジスタＴＤＲＶ１～ＴＤＲＶ６のゲート電極には、それぞれ、信号線ＶＳＥＬ１～ＶＳＥＬ６が接続される。
【0053】
読み出し動作、書き込み動作等においては、例えば、配線ＣＧＳに対応する複数の信号線ＶＳＥＬ１～ＶＳＥＬ４のうちの一つが“Ｈ”状態となり、その他が“Ｌ”状態となる。また、配線ＣＧＵに対応する２つの信号線ＶＳＥＬ５，ＶＳＥＬ６の一方が“Ｈ”状態となり、他方が“Ｌ”状態となる。
【0054】
図示しないアドレスデコーダは、例えば、シーケンサＳＱＣ（図２）からの制御信号に従って順次アドレスレジスタＡＤＲ（図２）のロウアドレスＲＡを参照する。ロウアドレスＲＡは、上述したブロックアドレス及びページアドレスを含む。アドレスデコーダは、上記信号線ＢＬＫＳＥＬ，ＷＬＳＥＬＳ，ＷＬＳＥＬＵの電圧を“Ｈ”状態又は“Ｌ”状態に制御する。
【0055】
尚、図５の例において、ロウデコーダＲＤには、１つのメモリブロックＢＬＫについて１つずつブロックデコーダユニットｂｌｋｄが設けられる。しかしながら、この構成は適宜変更可能である。例えば、２以上のメモリブロックＢＬＫについて１つずつブロックデコーダユニットｂｌｋｄが設けられても良い。
【0056】
［センスアンプモジュールＳＡＭの回路構成］
センスアンプモジュールＳＡＭ（図２）は、例えば図１０に示す様に、複数のセンスアンプユニットＳＡＵを備える。複数のセンスアンプユニットＳＡＵは、複数のビット線ＢＬに対応する。センスアンプユニットＳＡＵは、それぞれ、センスアンプＳＡと、配線ＬＢＵＳと、ラッチ回路ＳＤＬ，ＤＬ０～ＤＬｎＬ（ｎＬは自然数）と、を備える。センスアンプモジュールＳＡＭ（図２）には、プリチャージ用の充電トランジスタ５５（図１１）が設けられている。充電トランジスタ５５のゲートは、信号線ＬＢＰに接続され、充電トランジスタ５５の一端は、配線ＬＢＵＳに接続されている。充電トランジスタ５５の他端には、電圧ＶＨＬＢが供給される。信号線ＬＢＰは、シーケンサＳＱＣに接続される。配線ＬＢＵＳは、スイッチトランジスタＤＳＷを介して配線ＤＢＵＳに接続される。
センスアンプモジュールＳＡＭ（図２）は、例えば図１０に示す様に、複数のセンスアンプユニットＳＡＵを備える。複数のセンスアンプユニットＳＡＵは、複数のビット線ＢＬに対応する。センスアンプユニットＳＡＵは、それぞれ、センスアンプＳＡと、配線ＬＢＵＳと、ラッチ回路ＳＤＬ，ＤＬ０～ＤＬｎＬ（ｎＬは自然数）と、を備える。センスアンプモジュールＳＡＭ（図２）には、プリチャージ用の充電トランジスタ５５（図１１）が設けられている。充電トランジスタ５５のゲートは、信号線ＬＢＰに接続され、充電トランジスタ５５の一端は、配線ＬＢＵＳに接続されている。充電トランジスタ５５の他端には、電圧ＶＨＬＢが供給される。信号線ＬＢＰは、シーケンサＳＱＣに接続される。配線ＬＢＵＳは、スイッチトランジスタＤＳＷを介して配線ＤＢＵＳに接続される。
【0057】
センスアンプＳＡは、図１１に示す様に、センストランジスタ４１を備える。センストランジスタ４１は、ビット線ＢＬに流れる電流に応じて配線ＬＢＵＳの電荷を放電する。センストランジスタ４１のソース電極は接地電圧ＶＳＳが供給される電圧供給線に接続される。ドレイン電極は、スイッチトランジスタ４２を介して配線ＬＢＵＳに接続される。ゲート電極は、センスノードＳＥＮ、放電トランジスタ４３、ノードＣＯＭ、クランプトランジスタ４４及び耐圧トランジスタ４５を介してビット線ＢＬに接続される。尚、センスノードＳＥＮは、キャパシタ４８を介して内部制御信号線ＣＬＫＳＡに接続される。
【0058】
また、センスアンプＳＡは、電圧転送回路を備える。電圧転送回路は、ラッチ回路ＳＤＬにラッチされたデータに応じて、ノードＣＯＭ及びセンスノードＳＥＮを、電圧ＶＤＤが供給される電圧供給線又は電圧ＶＳＲＣが供給される電圧供給線と選択的に導通させる。電圧転送回路は、ノードＮ１と、充電トランジスタ４６と、充電トランジスタ４９と、充電トランジスタ４７と、放電トランジスタ５０と、を備える。充電トランジスタ４６は、ノードＮ１及びセンスノードＳＥＮの間に接続される。充電トランジスタ４９は、ノードＮ１及びノードＣＯＭの間に接続される。充電トランジスタ４７は、ノードＮ１及び電圧ＶＤＤが供給される電圧供給線の間に接続される。放電トランジスタ５０は、ノードＮ１及び電圧ＶＳＲＣが供給される電圧供給線の間に接続される。尚、充電トランジスタ４７及び放電トランジスタ５０のゲート電極は、ラッチ回路ＳＤＬのノードＩＮＶ＿Ｓに共通に接続される。
【0059】
尚、センストランジスタ４１、スイッチトランジスタ４２、放電トランジスタ４３、クランプトランジスタ４４、充電トランジスタ４６、充電トランジスタ４９及び放電トランジスタ５０は、例えば、エンハンスメント型のＮＭＯＳトランジスタである。耐圧トランジスタ４５は、例えば、デプレッション型のＮＭＯＳトランジスタである。充電トランジスタ４７は、例えば、ＰＭＯＳトランジスタである。
【0060】
また、スイッチトランジスタ４２のゲート電極は、信号線ＳＴＢに接続される。放電トランジスタ４３のゲート電極は、信号線ＸＸＬに接続される。クランプトランジスタ４４のゲート電極は、信号線ＢＬＣに接続される。耐圧トランジスタ４５のゲート電極は、信号線ＢＬＳに接続される。充電トランジスタ４６のゲート電極は、信号線ＨＬＬに接続される。充電トランジスタ４９のゲート電極は、信号線ＢＬＸに接続される。これらの信号線ＳＴＢ，ＸＸＬ，ＢＬＣ，ＢＬＳ，ＨＬＬ，ＢＬＸは、シーケンサＳＱＣに接続される。
【0061】
ラッチ回路ＳＤＬは、ノードＬＡＴ＿Ｓ，ＩＮＶ＿Ｓと、インバータ５１と、インバータ５２と、スイッチトランジスタ５３と、スイッチトランジスタ５４と、を備える。インバータ５１は、ノードＬＡＴ＿Ｓに接続された出力端子及びノードＩＮＶ＿Ｓに接続された入力端子を備える。インバータ５２は、ノードＬＡＴ＿Ｓに接続された入力端子及びノードＩＮＶ＿Ｓに接続された出力端子を備える。スイッチトランジスタ５３は、ノードＬＡＴ＿Ｓ及び配線ＬＢＵＳの間の電流経路に設けられる。スイッチトランジスタ５４は、ノードＩＮＶ＿Ｓ及び配線ＬＢＵＳの間の電流経路に設けられる。スイッチトランジスタ５３，５４は、例えば、ＮＭＯＳトランジスタである。スイッチトランジスタ５３のゲート電極は、信号線ＳＴＬを介してシーケンサＳＱＣに接続される。スイッチトランジスタ５４のゲート電極は、信号線ＳＴＩを介してシーケンサＳＱＣに接続される。
【0062】
ラッチ回路ＤＬ０～ＤＬｎＬは、ラッチ回路ＳＤＬとほぼ同様に構成される。ただし、上述の通り、ラッチ回路ＳＤＬのノードＩＮＶ＿ＳはセンスアンプＳＡ中の充電トランジスタ４７及び放電トランジスタ５０のゲート電極と導通している。ラッチ回路ＤＬ０～ＤＬｎＬは、この点においてラッチ回路ＳＤＬと異なる。
【0063】
スイッチトランジスタＤＳＷは、例えば、ＮＭＯＳトランジスタである。スイッチトランジスタＤＳＷは、配線ＬＢＵＳ及び配線ＤＢＵＳの間に接続される。スイッチトランジスタＤＳＷのゲート電極は、信号線ＤＢＳを介してシーケンサＳＱＣに接続される。
【0064】
尚、図１０に例示する様に、上述の信号線ＳＴＢ，ＨＬＬ，ＸＸＬ，ＢＬＸ，ＢＬＣ，ＢＬＳは、それぞれ、センスアンプモジュールＳＡＭに含まれる全てのセンスアンプユニットＳＡＵの間で共通に接続される。また、上述の内部制御信号線ＣＬＫＳＡは、センスアンプモジュールＳＡＭに含まれる全てのセンスアンプユニットＳＡＵの間で共通に接続される。また、上述の電圧ＶＤＤが供給される電圧供給線及び電圧ＶＳＲＣが供給される電圧供給線は、それぞれ、センスアンプモジュールＳＡＭに含まれる全てのセンスアンプユニットＳＡＵの間で共通に接続される。また、ラッチ回路ＳＤＬの信号線ＳＴＩ及び信号線ＳＴＬは、それぞれ、センスアンプモジュールＳＡＭに含まれる全てのセンスアンプユニットＳＡＵの間で共通に接続される。同様に、ラッチ回路ＤＬ０～ＤＬｎＬ中の信号線ＳＴＩ及び信号線ＳＴＬに対応する信号線ＴＩ０～ＴＩｎＬ，ＴＬ０～ＴＬｎＬは、それぞれ、センスアンプモジュールＳＡＭに含まれる全てのセンスアンプユニットＳＡＵの間で共通に接続される。一方、上述の信号線ＤＢＳは、それぞれ、センスアンプモジュールＳＡＭに含まれる全てのセンスアンプユニットＳＡＵに対応して複数設けられる。
【0065】
尚、センスアンプモジュールＳＡＭは、ワード線ＷＬの分割範囲ＤＵ１，ＤＵ２に対応する２つのセンスアンプモジュールＳＡＭ（１），ＳＡＭ（２）が設けられている（後述する図３０）。２つのセンスアンプモジュールＳＡＭ（１），ＳＡＭ（２）の構成は、図１０及び図１１を参照して説明したセンスアンプモジュールＳＡＭと同様である。
【0066】
［ソース線ドライバ回路ＳＤＲＶの構成］
ソース線ドライバ回路ＳＤＲＶ（後述する図２８Ａ）は、電圧生成回路ＶＧからの電圧をソース線ＳＬ１，ＳＬ２に供給する回路である。ソース線ドライバ回路ＳＤＲＶは、電圧生成回路ＶＧと電圧供給線を介して接続されると共に、ソース線ＳＬ１，ＳＬ２と接続される。
ソース線ドライバ回路ＳＤＲＶ（後述する図２８Ａ）は、電圧生成回路ＶＧからの電圧をソース線ＳＬ１，ＳＬ２に供給する回路である。ソース線ドライバ回路ＳＤＲＶは、電圧生成回路ＶＧと電圧供給線を介して接続されると共に、ソース線ＳＬ１，ＳＬ２と接続される。
【0067】
［キャッシュメモリＣＭの回路構成］
キャッシュメモリＣＭ（図２）は、複数のラッチ回路を備える。複数のラッチ回路は、配線ＤＢＵＳを介してセンスアンプモジュールＳＡＭ内のラッチ回路に接続される。これら複数のラッチ回路に含まれるデータＤＡＴは、順次センスアンプモジュールＳＡＭ又は入出力制御回路Ｉ／Ｏに転送される。
キャッシュメモリＣＭ（図２）は、複数のラッチ回路を備える。複数のラッチ回路は、配線ＤＢＵＳを介してセンスアンプモジュールＳＡＭ内のラッチ回路に接続される。これら複数のラッチ回路に含まれるデータＤＡＴは、順次センスアンプモジュールＳＡＭ又は入出力制御回路Ｉ／Ｏに転送される。
【0068】
また、キャッシュメモリＣＭには、図示しないデコード回路及びスイッチ回路が接続される。デコード回路は、アドレスレジスタＡＤＲに保持されたカラムアドレスＣＡをデコードする。スイッチ回路は、デコード回路の出力信号に応じて、カラムアドレスＣＡに対応するラッチ回路をバスＤＢ（図２）と導通させる。
【0069】
［シーケンサＳＱＣの回路構成］
シーケンサＳＱＣ（図２）は、コマンドレジスタＣＭＲに保持されたコマンドデータＤＣＭＤに従い、ロウデコーダＲＤ、センスアンプモジュールＳＡＭ、及び、電圧生成回路ＶＧに内部制御信号を出力する。また、シーケンサＳＱＣは、適宜自身の状態を示すステータスデータＤＳＴをステータスレジスタＳＴＲに出力する。
シーケンサＳＱＣ（図２）は、コマンドレジスタＣＭＲに保持されたコマンドデータＤＣＭＤに従い、ロウデコーダＲＤ、センスアンプモジュールＳＡＭ、及び、電圧生成回路ＶＧに内部制御信号を出力する。また、シーケンサＳＱＣは、適宜自身の状態を示すステータスデータＤＳＴをステータスレジスタＳＴＲに出力する。
【0070】
また、シーケンサＳＱＣは、レディ／ビジー信号を生成し、端子ＲＹ／／ＢＹに出力する。端子ＲＹ／／ＢＹが“Ｌ”状態の期間（ビジー期間）では、メモリダイＭＤへのアクセスが基本的には禁止される。また、端子ＲＹ／／ＢＹが“Ｈ”状態の期間（レディ期間）においては、メモリダイＭＤへのアクセスが許可される。
【0071】
［入出力制御回路Ｉ／Ｏの回路構成］
入出力制御回路Ｉ／Ｏは、データ信号入出力端子ＤＱ０～ＤＱ７と、トグル信号入出力端子ＤＱＳ，／ＤＱＳと、複数の入力回路と、複数の出力回路と、シフトレジスタと、バッファ回路と、を備える。複数の入力回路、複数の出力回路、シフトレジスタ及びバッファ回路は、それぞれ、電源電圧ＶＣＣＱ及び接地電圧ＶＳＳが供給される端子に接続される。
入出力制御回路Ｉ／Ｏは、データ信号入出力端子ＤＱ０～ＤＱ７と、トグル信号入出力端子ＤＱＳ，／ＤＱＳと、複数の入力回路と、複数の出力回路と、シフトレジスタと、バッファ回路と、を備える。複数の入力回路、複数の出力回路、シフトレジスタ及びバッファ回路は、それぞれ、電源電圧ＶＣＣＱ及び接地電圧ＶＳＳが供給される端子に接続される。
【0072】
データ信号入出力端子ＤＱ０～ＤＱ７を介して入力されたデータは、論理回路ＣＴＲからの内部制御信号に応じて、バッファ回路から、キャッシュメモリＣＭ、アドレスレジスタＡＤＲ又はコマンドレジスタＣＭＲに出力される。また、データ信号入出力端子ＤＱ０～ＤＱ７を介して出力されるデータは、論理回路ＣＴＲからの内部制御信号に応じて、キャッシュメモリＣＭ又はステータスレジスタＳＴＲからバッファ回路に入力される。
【0073】
複数の入力回路は、例えば、データ信号入出力端子ＤＱ０～ＤＱ７のいずれか、又は、トグル信号入出力端子ＤＱＳ，／ＤＱＳの双方に接続されたコンパレータを含む。複数の出力回路は、例えば、データ信号入出力端子ＤＱ０～ＤＱ７のいずれか、又は、トグル信号入出力端子ＤＱＳ，／ＤＱＳのいずれかに接続されたＯＣＤ（Off Chip Driver）回路を含む。
【0074】
［論理回路ＣＴＲの回路構成］
論理回路ＣＴＲ（図２）は、外部制御端子／ＣＥｎ，ＣＬＥ，ＡＬＥ，／ＷＥ，ＲＥ，／ＲＥを介してコントローラダイＣＤから外部制御信号を受信し、これに応じて入出力制御回路Ｉ／Ｏに内部制御信号を出力する。
論理回路ＣＴＲ（図２）は、外部制御端子／ＣＥｎ，ＣＬＥ，ＡＬＥ，／ＷＥ，ＲＥ，／ＲＥを介してコントローラダイＣＤから外部制御信号を受信し、これに応じて入出力制御回路Ｉ／Ｏに内部制御信号を出力する。
【0075】
［メモリダイＭＤの構造］
図１２は、メモリダイＭＤの模式的な平面図である。図１３は、メモリダイＭＤの模式的な断面図である。尚、図１３はメモリダイＭＤの模式的な構成について説明するための図であり、具体的な構成の数、形状、配置等を示すものでは無い。図１４は、図１２のＡで示した部分の模式的な拡大図である。ただし、図１４では、図１２の一部の構成（後述する第１フックアップ領域ＲＨＵ１）が省略されている。図１５～図１８は、図１４に示す構造の一部を省略して示す模式的な平面図である。図１９は、図１２のＢで示した部分の模式的な拡大図である。図２０は、図１９のＣで示した部分の模式的な拡大図である。図２１は、図１３のＤで示した部分の模式的な拡大図である。図２２は、図１４の模式的な拡大図である。図２３は、図２２に示す構造をＥ－Ｅ´線に沿って切断し、矢印の方向に沿って見た模式的な断面図である。
図１２は、メモリダイＭＤの模式的な平面図である。図１３は、メモリダイＭＤの模式的な断面図である。尚、図１３はメモリダイＭＤの模式的な構成について説明するための図であり、具体的な構成の数、形状、配置等を示すものでは無い。図１４は、図１２のＡで示した部分の模式的な拡大図である。ただし、図１４では、図１２の一部の構成（後述する第１フックアップ領域ＲＨＵ１）が省略されている。図１５～図１８は、図１４に示す構造の一部を省略して示す模式的な平面図である。図１９は、図１２のＢで示した部分の模式的な拡大図である。図２０は、図１９のＣで示した部分の模式的な拡大図である。図２１は、図１３のＤで示した部分の模式的な拡大図である。図２２は、図１４の模式的な拡大図である。図２３は、図２２に示す構造をＥ－Ｅ´線に沿って切断し、矢印の方向に沿って見た模式的な断面図である。
【0076】
尚、図１５～図１８は、図１４に記載された複数の導電層１１０のうち、所定の高さ位置に設けられたもの（導電層２００、導電層２１０、導電層２２０又は導電層２３０）を図示している。また、図１５～図１８では、Ｙ方向に並ぶ複数のメモリブロックＢＬＫのうち、Ｙ方向負側から数えて２番目及び４番目のメモリブロックＢＬＫに含まれる構成が省略されている。
【0077】
メモリダイＭＤは、例えば図１２に示す様に、半導体基板１００を備える。図示の例において、半導体基板１００にはＸ方向及びＹ方向に並ぶ４つのメモリセルアレイ領域ＲＭＣＡが設けられる。また、メモリセルアレイ領域ＲＭＣＡは、Ｘ方向に並ぶ２つのメモリホール領域ＲＭＨと、これらの間においてＸ方向に並ぶ２つの第１フックアップ領域ＲＨＵ１と、これらの間に設けられた第２フックアップ領域ＲＨＵ２と、を備える。
【0078】
尚、上記のワード線ＷＬの分割範囲ＤＵ１は、例えば、Ｘ方向に並ぶ２つのメモリホール領域ＲＭＨのうち、Ｘ方向負側のメモリホール領域ＲＭＨに対応するワード線ＷＬの範囲である。また、上記のワード線ＷＬの分割範囲ＤＵ２は、例えば、Ｘ方向に並ぶ２つのメモリホール領域ＲＭＨのうち、Ｘ方向正側のメモリホール領域ＲＭＨに対応するワード線ＷＬの範囲である。
【0079】
メモリダイＭＤは、例えば図１３に示す様に、半導体基板１００と、半導体基板１００上に設けられたトランジスタ層ＬＴＲと、トランジスタ層ＬＴＲの上方に設けられた配線層Ｄ０と、配線層Ｄ０の上方に設けられた配線層Ｄ１と、配線層Ｄ１の上方に設けられた配線層Ｄ２と、配線層Ｄ２の上方に設けられたメモリセルアレイ層ＬＭＣＡ１と、メモリセルアレイ層ＬＭＣＡ１の上方に設けられたメモリセルアレイ層ＬＭＣＡ２と、メモリセルアレイ層ＬＭＣＡ２の上方に設けられた配線層Ｍ０と、配線層Ｍ０の上方に設けられた図示しない配線層と、を備える。
【0080】
［半導体基板１００の構造］
半導体基板１００は、例えば、ホウ素（Ｂ）等のＰ型の不純物を含むＰ型のシリコン（Ｓｉ）からなる半導体基板である。半導体基板１００の表面には、リン（Ｐ）等のＮ型の不純物を含むＮ型ウェル領域と、ホウ素（Ｂ）等のＰ型の不純物を含むＰ型ウェル領域と、Ｎ型ウェル領域及びＰ型ウェル領域が設けられていない半導体基板領域と、絶縁領域１００Ｉと、が設けられている。
半導体基板１００は、例えば、ホウ素（Ｂ）等のＰ型の不純物を含むＰ型のシリコン（Ｓｉ）からなる半導体基板である。半導体基板１００の表面には、リン（Ｐ）等のＮ型の不純物を含むＮ型ウェル領域と、ホウ素（Ｂ）等のＰ型の不純物を含むＰ型ウェル領域と、Ｎ型ウェル領域及びＰ型ウェル領域が設けられていない半導体基板領域と、絶縁領域１００Ｉと、が設けられている。
【0081】
［トランジスタ層ＬＴＲの構造］
例えば図１３に示す様に、半導体基板１００の上面には、図示しない絶縁層を介して、配線層ＧＣが設けられている。配線層ＧＣは、半導体基板１００の表面と対向する複数の電極ｇｃを含む。また、半導体基板１００の各領域及び配線層ＧＣに含まれる複数の電極ｇｃは、それぞれ、コンタクトＣＳに接続されている。
例えば図１３に示す様に、半導体基板１００の上面には、図示しない絶縁層を介して、配線層ＧＣが設けられている。配線層ＧＣは、半導体基板１００の表面と対向する複数の電極ｇｃを含む。また、半導体基板１００の各領域及び配線層ＧＣに含まれる複数の電極ｇｃは、それぞれ、コンタクトＣＳに接続されている。
【0082】
半導体基板１００のＮ型ウェル領域、Ｐ型ウェル領域及び半導体基板領域は、それぞれ、周辺回路ＰＣを構成する複数のトランジスタＴｒのチャネル領域、及び、複数のキャパシタの一方の電極等として機能する。
【0083】
配線層ＧＣに含まれる複数の電極ｇｃは、それぞれ、周辺回路ＰＣを構成する複数のトランジスタＴｒのゲート電極、及び、複数のキャパシタの他方の電極等として機能する。
【0084】
コンタクトＣＳは、Ｚ方向に延伸し、下端において半導体基板１００又は電極ｇｃの上面に接続されている。コンタクトＣＳと半導体基板１００との接続部分には、Ｎ型の不純物又はＰ型の不純物を含む不純物領域が設けられている。コンタクトＣＳは、例えば、窒化チタン（ＴｉＮ）等のバリア導電膜及びタングステン（Ｗ）等の金属膜の積層膜等を含んでいても良い。
【0085】
［配線層Ｄ０，Ｄ１，Ｄ２の構造］
例えば図１３に示す様に、配線層Ｄ０，Ｄ１，Ｄ２に含まれる複数の配線は、メモリセルアレイＭＣＡ中の構成及び周辺回路ＰＣ中の構成の少なくとも一方に、電気的に接続される。
例えば図１３に示す様に、配線層Ｄ０，Ｄ１，Ｄ２に含まれる複数の配線は、メモリセルアレイＭＣＡ中の構成及び周辺回路ＰＣ中の構成の少なくとも一方に、電気的に接続される。
【0086】
配線層Ｄ０，Ｄ１，Ｄ２は、それぞれ、複数の配線ｄ０，ｄ１，ｄ２を含む。これら複数の配線ｄ０，ｄ１，ｄ２は、例えば、窒化チタン（ＴｉＮ）等のバリア導電膜及びタングステン（Ｗ）等の金属膜の積層膜等を含んでいても良い。
【0087】
［メモリセルアレイ層ＬＭＣＡ１，ＬＭＣＡ２のメモリホール領域ＲＭＨにおける構造］
例えば図１４に示す様に、メモリセルアレイ層ＬＭＣＡ１，ＬＭＣＡ２には、Ｙ方向に並ぶ複数のメモリブロックＢＬＫが設けられている。メモリブロックＢＬＫは、例えば図１９に示す様に、Ｙ方向に並ぶ複数のストリングユニットＳＵを備える。Ｙ方向において隣り合う２つのメモリブロックＢＬＫの間には、酸化シリコン（ＳｉＯ２）等のブロック間絶縁層ＳＴが設けられる。Ｙ方向において隣り合う２つのストリングユニットＳＵの間には、例えば図２０に示す様に、酸化シリコン（ＳｉＯ２）等のストリングユニット間絶縁層ＳＨＥが設けられる。
例えば図１４に示す様に、メモリセルアレイ層ＬＭＣＡ１，ＬＭＣＡ２には、Ｙ方向に並ぶ複数のメモリブロックＢＬＫが設けられている。メモリブロックＢＬＫは、例えば図１９に示す様に、Ｙ方向に並ぶ複数のストリングユニットＳＵを備える。Ｙ方向において隣り合う２つのメモリブロックＢＬＫの間には、酸化シリコン（ＳｉＯ２）等のブロック間絶縁層ＳＴが設けられる。Ｙ方向において隣り合う２つのストリングユニットＳＵの間には、例えば図２０に示す様に、酸化シリコン（ＳｉＯ２）等のストリングユニット間絶縁層ＳＨＥが設けられる。
【0088】
メモリブロックＢＬＫは、例えば図１３に示す様に、Ｚ方向に並ぶ複数の導電層１１０と、Ｚ方向に延伸する複数の半導体層１２０と、を備える。また、メモリブロックＢＬＫは、例えば図２１に示す様に、複数の導電層１１０及び複数の半導体層１２０の間にそれぞれ設けられた複数のゲート絶縁膜１３０と、を備える。
【0089】
導電層１１０は、Ｘ方向に延伸する略板状の導電層である。導電層１１０は、窒化チタン（ＴｉＮ）等のバリア導電膜及びタングステン（Ｗ）、モリブデン（Ｍｏ）等の金属膜の積層膜等を含んでいても良い。また、導電層１１０は、例えば、リン（Ｐ）又はホウ素（Ｂ）等の不純物を含む多結晶シリコン等を含んでいても良い。Ｚ方向に並ぶ複数の導電層１１０の間には、酸化シリコン（ＳｉＯ２）等の絶縁層１０１（図２１）が設けられている。
【0090】
導電層１１０の下方には、例えば図１３に示す様に、導電層１１１が設けられている。導電層１１１は、例えば、リン（Ｐ）又はホウ素（Ｂ）等の不純物を含む多結晶シリコン等を含んでいても良い。また、導電層１１１及び導電層１１０の間には、酸化シリコン（ＳｉＯ２）等の絶縁層が設けられている。
【0091】
導電層１１１の下方には、導電層１１２が設けられている。導電層１１２は、例えば、リン（Ｐ）又はホウ素（Ｂ）等の不純物を含む多結晶シリコン等を含んでいても良い。また、導電層１１２は、例えば、タングステン（Ｗ）等の金属、タングステンシリサイド等の導電層又はその他の導電層を含んでいても良い。また、導電層１１２及び導電層１１１の間には、酸化シリコン（ＳｉＯ２）等の絶縁層が設けられている。
【0092】
導電層１１２は、ソース線ＳＬ（図３）として機能する。導電層１１２は、メモリセルアレイ層ＬＭＣＡ１に設けられる。導電層１１２は、例えば、メモリセルアレイ領域ＲＭＣＡに含まれる２つのメモリホール領域ＲＭＨのうち、分割範囲ＤＵ１に対応するメモリホール領域ＲＭＨについて共通に設けられ、分割範囲ＤＵ２に対応するメモリホール領域ＲＭＨについて共通に設けられている（図１２）。
【0093】
導電層１１１は、ソース側選択ゲート線ＳＧＳｂ（図３）及びこれに接続された複数のソース側選択トランジスタＳＴＳｂのゲート電極として機能する。導電層１１１は、メモリセルアレイ層ＬＭＣＡ１に設けられ、Ｘ方向において並ぶ２つのメモリホール領域ＲＭＨ、これらの間に設けられた２つの第１フックアップ領域ＲＨＵ１、及び、これらの間に設けられた第２フックアップ領域ＲＨＵ２にわたってＸ方向に延伸する。導電層１１１は、メモリブロックＢＬＫ毎に電気的に独立している。
【0094】
また、複数の導電層１１０のうち、最下層に位置する一又は複数の導電層１１０は、ソース側選択ゲート線ＳＧＳ（図３）及びこれに接続された複数のソース側選択トランジスタＳＴＳのゲート電極として機能する。これらの導電層１１０は、メモリセルアレイ層ＬＭＣＡ１に設けられ、Ｘ方向において並ぶ２つのメモリホール領域ＲＭＨ、これらの間に設けられた２つの第１フックアップ領域ＲＨＵ１、及び、これらの間に設けられた第２フックアップ領域ＲＨＵ２にわたってＸ方向に延伸する。これら複数の導電層１１０は、メモリブロックＢＬＫ毎に電気的に独立している。
【0095】
また、これよりも上方に位置する複数の導電層１１０は、ワード線ＷＬ（図３）の一部及びこれに接続された複数のメモリセルＭＣ（図３）のゲート電極として機能する。これら複数の導電層１１０は、例えば図１５に例示する様に、メモリセルアレイ層ＬＭＣＡ１に設けられ、Ｘ方向において並ぶ２つのメモリホール領域ＲＭＨ、これらの間に設けられた２つの第１フックアップ領域ＲＨＵ１（図１５では省略。図１２参照）、及び、これらの間に設けられた第２フックアップ領域ＲＨＵ２にわたってＸ方向に延伸する。これら複数の導電層１１０は、２つのメモリホール領域ＲＭＨに設けられた２つの部分２０１と、これら２つの部分２０１の双方に接続された部分２０２と、を備える。２つの部分２０１は、部分２０２を介して電気的に接続されている。また、これら複数の導電層１１０は、メモリブロックＢＬＫ毎に電気的に独立している。尚、以下の説明では、この様な導電層１１０を、導電層２００と呼ぶ場合がある。
【0096】
また、これよりも上方には、Ｘ方向に並ぶ一対の導電層１１０の組が、Ｚ方向に積層されている。これら複数の導電層１１０の組は、ワード線ＷＬ（図３）の一部及びこれに接続された複数のメモリセルＭＣ（図３）のゲート電極として機能する。これら複数の導電層１１０の組は、メモリセルアレイ層ＬＭＣＡ１に設けられる。これら２つの導電層１１０は、例えば図１６に例示する様に、それぞれ、一方又は他方のメモリホール領域ＲＭＨ、一方又は他方の第１フックアップ領域ＲＨＵ１（図１６では省略。図１２参照）、及び、第２フックアップ領域ＲＨＵ２の一部にわたってＸ方向に延伸する。これら２つの導電層１１０は、コンタクトＣＣ及び配線を介して電気的に接続されている。また、これら複数の導電層１１０は、メモリブロックＢＬＫ毎に電気的に独立している。尚、以下の説明では、この様な導電層１１０を、導電層２１０と呼ぶ場合がある。
【0097】
また、これよりも上方に位置する複数の導電層１１０は、ワード線ＷＬ（図３）の一部及びこれに接続された複数のメモリセルＭＣ（図３）のゲート電極として機能する。これら複数の導電層１１０は、例えば図１７に例示する様に、メモリセルアレイ層ＬＭＣＡ２に設けられ、Ｘ方向において並ぶ２つのメモリホール領域ＲＭＨ、これらの間に設けられた２つの第１フックアップ領域ＲＨＵ１（図１７では省略。図１２参照）、及び、これらの間に設けられた第２フックアップ領域ＲＨＵ２にわたってＸ方向に延伸する。これら複数の導電層１１０は、２つのメモリホール領域ＲＭＨに設けられた２つの部分２２１と、これら２つの部分２２１の双方に接続された部分２２２と、を備える。２つの部分２２１は、部分２２２を介して電気的に接続されている。また、これら複数の導電層１１０は、メモリブロックＢＬＫ毎に電気的に独立している。尚、以下の説明では、この様な導電層１１０を、導電層２２０と呼ぶ場合がある。
【0098】
また、これよりも上方には、Ｘ方向に並ぶ一対の導電層１１０の組が、Ｚ方向に積層されている。これら複数の導電層１１０の組は、ワード線ＷＬ（図３）の一部及びこれに接続された複数のメモリセルＭＣ（図３）のゲート電極として機能する。これら複数の導電層１１０の組は、メモリセルアレイ層ＬＭＣＡ２に設けられる。これら２つの導電層１１０は、例えば図１８に例示する様に、それぞれ、一方又は他方のメモリホール領域ＲＭＨ、一方又は他方の第１フックアップ領域ＲＨＵ１（図１８では省略。図１２参照）、及び、第２フックアップ領域ＲＨＵ２の一部にわたってＸ方向に延伸する。これら２つの導電層１１０は、コンタクトＣＣ及び配線を介して電気的に接続されている。また、これら複数の導電層１１０は、メモリブロックＢＬＫ毎に電気的に独立している。尚、以下の説明では、この様な導電層１１０を、導電層２３０と呼ぶ場合がある。
【0099】
また、これよりも上方に位置する一又は複数の導電層１１０は、メモリセルアレイ層ＬＭＣＡ２に設けられ、ドレイン側選択ゲート線ＳＧＤ及びこれに接続された複数のドレイン側選択トランジスタＳＴＤ（図３）のゲート電極として機能する。これら複数の導電層１１０は、例えば図１９に例示する様に、その他の導電層１１０よりもＹ方向の幅が小さい。また、Ｙ方向において隣り合う２つの導電層１１０の間には、例えば図２０に例示する様に、ストリングユニット間絶縁層ＳＨＥが設けられている。これら複数の導電層１１０は、それぞれ、ストリングユニットＳＵ毎に電気的に独立している。
【0100】
半導体層１２０は、例えば図２０に示す様に、Ｘ方向及びＹ方向に所定のパターンで並ぶ。半導体層１２０は、１つのメモリストリングＭＳ（図３）に含まれる複数のメモリセルＭＣ及び選択トランジスタ（ＳＴＤ、ＳＴＳ、ＳＴＳｂ）のチャネル領域として機能する。半導体層１２０は、例えば、多結晶シリコン（Ｓｉ）等の半導体層である。半導体層１２０は、例えば、略円筒状の形状を有し、中心部分には酸化シリコン等の絶縁層１２５（図２１）が設けられている。
【0101】
半導体層１２０は、例えば図１３に示す様に、メモリセルアレイ層ＬＭＣＡ１に含まれる半導体領域１２０Ｌと、メモリセルアレイ層ＬＭＣＡ２に含まれる半導体領域１２０Ｕと、を備える。半導体層１２０の下端は、導電層１１２に接続されている。半導体層１２０の上端は、コンタクトＣｈ，Ｖｙを介して、ビット線ＢＬに接続されている。
【0102】
半導体領域１２０Ｌは、Ｚ方向に延伸する略円筒状の領域である。半導体領域１２０Ｌの外周面は、それぞれメモリセルアレイ層ＬＭＣＡ１に含まれる複数の導電層１１０及び導電層１１１によって囲まれており、これら複数の導電層１１０及び導電層１１１と対向している。尚、半導体領域１２０Ｌの下端部（例えば、メモリセルアレイ層ＬＭＣＡ１に含まれる複数の導電層１１０及び導電層１１１よりも下方に位置する部分）の直径は、半導体領域１２０Ｌの上端部（例えば、メモリセルアレイ層ＬＭＣＡ１に含まれる複数の導電層１１０よりも上方に位置する部分）の直径よりも小さい。
【0103】
半導体領域１２０Ｕは、Ｚ方向に延伸する略円筒状の領域である。半導体領域１２０Ｕの外周面は、それぞれメモリセルアレイ層ＬＭＣＡ２に含まれる複数の導電層１１０によって囲まれており、これら複数の導電層１１０と対向している。尚、半導体領域１２０Ｕの下端部（例えば、メモリセルアレイ層ＬＭＣＡ２に含まれる複数の導電層１１０よりも下方に位置する部分）の直径は、半導体領域１２０Ｕの上端部（例えば、メモリセルアレイ層ＬＭＣＡ２に含まれる複数の導電層１１０よりも上方に位置する部分）の直径及び上記半導体領域１２０Ｌの上端部の直径よりも小さい。
【0104】
ゲート絶縁膜１３０（図２１）は、半導体層１２０の外周面を覆う略円筒状の形状を有する。ゲート絶縁膜１３０は、半導体層１２０及び導電層１１０の間に積層されたトンネル絶縁膜１３１、電荷蓄積膜１３２及びブロック絶縁膜１３３を備える。トンネル絶縁膜１３１及びブロック絶縁膜１３３は、例えば、酸化シリコン（ＳｉＯ２）、窒酸化シリコン（ＳｉＯＮ）等の絶縁膜である。電荷蓄積膜１３２は、例えば、窒化シリコン（Ｓｉ３Ｎ４）等の電荷を蓄積可能な膜である。トンネル絶縁膜１３１、電荷蓄積膜１３２、及び、ブロック絶縁膜１３３は略円筒状の形状を有し、半導体層１２０と導電層１１２との接触部を除く半導体層１２０の外周面に沿ってＺ方向に延伸する。
【0105】
尚、図２１には、ゲート絶縁膜１３０が窒化シリコン等の電荷蓄積膜１３２を備える例を示した。しかしながら、ゲート絶縁膜１３０は、例えば、Ｎ型又はＰ型の不純物を含む多結晶シリコン等のフローティングゲートを備えていても良い。
【0106】
［メモリセルアレイ層ＬＭＣＡ１，ＬＭＣＡ２の第１フックアップ領域ＲＨＵ１における構造］
図１９に示す様に、第１フックアップ領域ＲＨＵ１には、それぞれ、メモリブロックＢＬＫに対応して設けられたコンタクト接続小領域ｒＣＣ１が設けられている。また、一部のメモリブロックＢＬＫに対応する領域には、コンタクト接続領域ＲＣ４Ｔが設けられている。
図１９に示す様に、第１フックアップ領域ＲＨＵ１には、それぞれ、メモリブロックＢＬＫに対応して設けられたコンタクト接続小領域ｒＣＣ１が設けられている。また、一部のメモリブロックＢＬＫに対応する領域には、コンタクト接続領域ＲＣ４Ｔが設けられている。
【0107】
コンタクト接続小領域ｒＣＣ１には、ドレイン側選択ゲート線ＳＧＤとして機能する複数の導電層１１０のＸ方向における端部が設けられている。また、コンタクト接続小領域ｒＣＣ１には、Ｚ方向から見てマトリクス状に並ぶ複数のコンタクトＣＣが設けられている。これら複数のコンタクトＣＣはＺ方向に延伸し、下端において導電層１１０と接続されている。コンタクトＣＣは、例えば、窒化チタン（ＴｉＮ）等のバリア導電膜及びタングステン（Ｗ）等の金属膜の積層膜等を含んでいても良い。
【0108】
Ｘ方向に並ぶ複数のコンタクトＣＣのうち、メモリホール領域ＲＭＨに最も近いものは、上方から数えて１番目の導電層１１０に接続されている。また、メモリホール領域ＲＭＨに２番目に近いものは、上方から数えて２番目の導電層１１０に接続されている。以下同様に、メモリホール領域ＲＭＨにａ（ａは自然数）番目に近いものは、上方から数えてａ番目の導電層１１０に接続されている。これら複数のコンタクトＣＣは、配線層Ｍ０等の配線ｍ０等、コンタクトＣ４、配線層Ｄ０，Ｄ１，Ｄ２中の配線ｄ０，ｄ１，ｄ２及びコンタクトＣＳを介して、トランジスタＴｒのドレイン電極に接続されている。
【0109】
また、第１フックアップ領域ＲＨＵ１には、コンタクトＣＣの近傍に設けられた支持構造ＨＲが設けられている。支持構造ＨＲは、例えば、Ｚ方向に延伸し、下端において導電層１１２に接続されている。支持構造ＨＲは、例えば酸化シリコン（ＳｉＯ２）を含む。
【0110】
コンタクト接続領域ＲＣ４Ｔには、Ｙ方向に並ぶ２つのブロック間絶縁層ＳＴの間においてＹ方向に並ぶ２つの絶縁層ＳＴＯが設けられている。また、これら２つの絶縁層ＳＴＯの間には、コンタクト接続小領域ｒＣ４Ｔが設けられている。また、ブロック間絶縁層ＳＴと絶縁層ＳＴＯとの間には、導電層接続小領域ｒ１１０が設けられている。これらの領域は、ブロック間絶縁層ＳＴに沿ってＸ方向に延伸する。
【0111】
絶縁層ＳＴＯは、Ｚ方向に延伸し、下端において導電層１１２（図１３）に接続されている。絶縁層ＳＴＯは、例えば酸化シリコン（ＳｉＯ２）を含む。
【0112】
コンタクト接続小領域ｒＣ４Ｔは、例えば図１３に示す様に、Ｚ方向に並ぶ複数の絶縁層１１０Ａと、Ｚ方向に延伸する複数のコンタクトＣ４と、を備える。
【0113】
絶縁層１１０Ａは、Ｘ方向に延伸する略板状の絶縁層である。絶縁層１１０Ａは、窒化シリコン（ＳｉＮ）等の絶縁層を含んでいても良い。Ｚ方向に並ぶ複数の絶縁層１１０Ａの間には、酸化シリコン（ＳｉＯ２）等の絶縁層が設けられている。
【0114】
コンタクトＣ４は、Ｘ方向に複数並んでいる。コンタクトＣ４は、窒化チタン（ＴｉＮ）等のバリア導電膜及びタングステン（Ｗ）等の金属膜の積層膜等を含んでいても良い。例えば図１３に示す様に、コンタクトＣ４の外周面は、それぞれ絶縁層１１０Ａ及び絶縁層１０１によって囲まれており、これらの絶縁層１１０Ａ及び絶縁層１０１に接続されている。コンタクトＣ４はＺ方向に延伸し、上端において配線層Ｍ０中の配線ｍ０と接続され、下端において配線層Ｄ２中の配線ｄ２と接続されている。
【0115】
導電層接続小領域ｒ１１０は、例えば図１９に示す様に、Ｚ方向に並ぶ複数の導電層１１０の幅狭部１１０Ｃ４Ｔを備える。
【0116】
［メモリセルアレイ層ＬＭＣＡ１，ＬＭＣＡ２の第２フックアップ領域ＲＨＵ２における構造］
図１４に示す様に、第２フックアップ領域ＲＨＵ２には、複数のメモリブロックＢＬＫに対応して、複数のコンタクト接続小領域ｒＣＣ２と、複数の上記コンタクト接続領域ＲＣ４Ｔと、が設けられている。
図１４に示す様に、第２フックアップ領域ＲＨＵ２には、複数のメモリブロックＢＬＫに対応して、複数のコンタクト接続小領域ｒＣＣ２と、複数の上記コンタクト接続領域ＲＣ４Ｔと、が設けられている。
【0117】
コンタクト接続小領域ｒＣＣ２には、ワード線ＷＬ又はソース側選択ゲート線ＳＧＳとして機能する複数の導電層１１０の一部が設けられている。また、コンタクト接続小領域ｒＣＣ２には、Ｚ方向から見てＸ方向に並ぶ複数のコンタクトＣＣが設けられている。図２３に示す様に、これら複数のコンタクトＣＣはそれぞれ導電層１１０に接続されている。また、図２２に示す様に、これら複数のコンタクトＣＣは、配線層Ｍ０等の配線ｍ０等、コンタクトＣ４、配線層Ｄ０，Ｄ１，Ｄ２中の配線ｄ０，ｄ１，ｄ２及びコンタクトＣＳを介して、トランジスタＴｒのドレイン電極に接続されている。
【0118】
尚、図１５に示す様に、導電層２００の部分２０２は、コンタクト接続小領域ｒＣＣ２に設けられた幅狭部１１０ＣＣ２を備える。また、この幅狭部１１０ＣＣ２とＹ方向において隣り合う領域には、開口１０２ＣＣ２が設けられている。幅狭部１１０ＣＣ２は、コンタクト接続領域ＲＣ４Ｔ中の幅狭部１１０Ｃ４Ｔと共に、Ｘ方向において隣り合う２つの部分２０１を導通させる。また、導電層２００には、１つのコンタクトＣＣのみが接続されている。開口１０２ＣＣ２には、より下方に設けられた導電層１１０に接続されたコンタクトＣＣが設けられる。
【0119】
また、図１６に示す様に、Ｘ方向に並ぶ２つの導電層２１０の間には、図１５に例示した様な幅狭部１１０ＣＣ２が設けられていない。また、これら２つの導電層２１０には、それぞれコンタクトＣＣが接続されている。また、これら２つの導電層２１０の間には、開口１０２ＣＣ２が設けられている。開口１０２ＣＣ２には、より下方に設けられた導電層１１０に接続されたコンタクトＣＣが設けられる。
【0120】
また、図１７に示す様に、導電層２２０の部分２２２は、コンタクト接続小領域ｒＣＣ２に設けられた幅狭部１１０ＣＣ２を備える。また、この幅狭部１１０ＣＣ２とＹ方向において隣り合う領域には、開口１０２ＣＣ２が設けられている。幅狭部１１０ＣＣ２は、コンタクト接続領域ＲＣ４Ｔ中の幅狭部１１０Ｃ４Ｔと共に、Ｘ方向において隣り合う２つの部分２２１を導通させる。また、導電層２２０には、１つのコンタクトＣＣのみが接続されている。開口１０２ＣＣ２には、より下方に設けられた導電層１１０に接続されたコンタクトＣＣが設けられる。
【0121】
また、図１８に示す様に、Ｘ方向に並ぶ２つの導電層２３０の間には、図１７に例示した様な幅狭部１１０ＣＣ２が設けられていない。また、これら２つの導電層２３０には、それぞれコンタクトＣＣが接続されている。また、これら２つの導電層２３０の間には、開口１０２ＣＣ２が設けられている。開口１０２ＣＣ２には、より下方に設けられた導電層１１０に接続されたコンタクトＣＣが設けられる。
【0122】
［配線層Ｍ０等の構造］
図１３に示す様に、配線層Ｍ０に含まれる複数の配線は、例えば、メモリセルアレイ層ＬＭＣＡ１，ＬＭＣＡ２中の構成及びトランジスタ層ＬＴＲ中の構成の少なくとも一方に、電気的に接続される。
図１３に示す様に、配線層Ｍ０に含まれる複数の配線は、例えば、メモリセルアレイ層ＬＭＣＡ１，ＬＭＣＡ２中の構成及びトランジスタ層ＬＴＲ中の構成の少なくとも一方に、電気的に接続される。
【0123】
配線層Ｍ０は、複数の配線ｍ０を含む。これら複数の配線ｍ０は、例えば、窒化チタン（ＴｉＮ）等のバリア導電膜及び銅（Ｃｕ）等の金属膜の積層膜等を含んでいても良い。
【0124】
複数の配線ｍ０のうちの一部は、ビット線ＢＬ（図３）として機能する。ビット線ＢＬは、例えば図２０に示す様に、Ｘ方向に並びＹ方向に延伸する。また、これら複数のビット線ＢＬは、それぞれ、各ストリングユニットＳＵに含まれる１の半導体層１２０に接続されている。
【0125】
【0126】
また、上述の通り、配線層Ｍ０の上方には、更に配線層が設けられている。これらの配線層は、それぞれ、複数の配線を含む。これら複数の配線は、例えば、窒化チタン（ＴｉＮ）、窒化タンタル（ＴａＮ）等のバリア導電膜及び銅（Ｃｕ）等の金属膜の積層膜等を含んでいても良い。
【0127】
【0128】
［メモリセルＭＣのしきい値電圧］
次に、図２４を参照して、メモリセルＭＣのしきい値電圧について説明する。
次に、図２４を参照して、メモリセルＭＣのしきい値電圧について説明する。
【0129】
図２４（ａ）は、３ビットのデータが記録されるメモリセルＭＣのしきい値電圧について説明するための模式的なヒストグラムである。横軸はワード線ＷＬの電圧を示しており、縦軸はメモリセルＭＣの数を示している。図２４（ｂ）は、３ビットのデータが記録されるメモリセルＭＣのしきい値電圧及び記録されるデータの関係の一例を示す表である。図２４（ｃ）は、３ビットのデータが記録されるメモリセルＭＣのしきい値電圧及び記録されるデータの関係の他の例を示す表である。
【0130】
図２４（ａ）の例では、メモリセルＭＣのしきい値電圧が、８通りのステートに制御されている。Ｅｒステートに制御されたメモリセルＭＣのしきい値電圧は、消去ベリファイ電圧ＶＶＦＹＥｒより小さい。また、例えば、Ａステートに制御されたメモリセルＭＣのしきい値電圧は、ベリファイ電圧ＶＶＦＹＡより大きく、ベリファイ電圧ＶＶＦＹＢより小さい。また、例えば、Ｂステートに制御されたメモリセルＭＣのしきい値電圧は、ベリファイ電圧ＶＶＦＹＢより大きく、ベリファイ電圧ＶＶＦＹＣより小さい。以下同様に、Ｃステート～Ｆステートに制御されたメモリセルＭＣのしきい値電圧は、それぞれ、ベリファイ電圧ＶＶＦＹＣ～ベリファイ電圧ＶＶＦＹＦより大きく、ベリファイ電圧ＶＶＦＹＤ～ベリファイ電圧ＶＶＦＹＧより小さい。また、例えば、Ｇステートに制御されたメモリセルＭＣのしきい値電圧は、ベリファイ電圧ＶＶＦＹＧより大きく、読み出しパス電圧ＶＲＥＡＤより小さい。
【0131】
また、図２４（ａ）の例では、Ｅｒステートに対応するしきい値分布とＡステートに対応するしきい値分布との間に、読み出し電圧ＶＣＧＡＲが設定されている。また、Ａステートに対応するしきい値分布とＢステートに対応するしきい値分布との間に、読み出し電圧ＶＣＧＢＲが設定されている。以下同様に、Ｂステートに対応するしきい値分布とＣステートに対応するしきい値分布との間～Ｆステートに対応するしきい値分布とＧステートに対応するしきい値分布との間に、それぞれ、読み出し電圧ＶＣＧＢＲ～読み出し電圧ＶＣＧＧＲが設定されている。
【0132】
例えば、Ｅｒステートは、最も低いしきい値電圧に対応している。ＥｒステートのメモリセルＭＣは、例えば、消去状態のメモリセルＭＣである。ＥｒステートのメモリセルＭＣには、例えば、データ“１１１”が割り当てられる。
【0133】
また、Ａステートは、上記Ｅｒステートに対応するしきい値電圧よりも高いしきい値電圧に対応している。ＡステートのメモリセルＭＣには、例えば、データ“１０１”が割り当てられる。
【0134】
また、Ｂステートは、上記Ａステートに対応するしきい値電圧よりも高いしきい値電圧に対応している。ＢステートのメモリセルＭＣには、例えば、データ“００１”が割り当てられる。
【0135】
以下同様に、図中のＣステート～Ｇステートは、Ｂステート～Ｆステートに対応するしきい値電圧よりも高いしきい値電圧に対応している。これらのステートのメモリセルＭＣには、例えば、データ“０１１”，“０１０”，“１１０”，“１００”，“０００”が割り当てられる。
【0136】
尚、図２４（ｂ）に例示した様な割り当ての場合、下位ビットのデータは１つの読み出し電圧ＶＣＧＤＲによって判別可能であり、中位ビットのデータは３つの読み出し電圧ＶＣＧＡＲ，ＶＣＧＣＲ，ＶＣＧＦＲによって判別可能であり、上位ビットのデータは３つの読み出し電圧ＶＣＧＢＲ，ＶＣＧＥＲ，ＶＣＧＧＲによって判別可能である。
【0137】
尚、メモリセルＭＣに記録するデータのビット数、ステートの数、各ステートに対するデータの割り当て等は、適宜変更可能である。
【0138】
例えば、図２４（ｃ）に例示した様な割り当ての場合、下位ビットのデータは１つの読み出し電圧ＶＣＧＤＲによって判別可能であり、中位ビットのデータは２つの読み出し電圧ＶＣＧＢＲ，ＶＣＧＦＲによって判別可能であり、上位ビットのデータは４つの読み出し電圧ＶＣＧＡＲ，ＶＣＧＣＲ，ＶＣＧＥＲ，ＶＣＧＧＲによって判別可能である。
【0139】
［読み出し動作］
次に、本実施形態に係る半導体記憶装置の読み出し動作について説明する。
次に、本実施形態に係る半導体記憶装置の読み出し動作について説明する。
【0140】
【0141】
尚、以下の説明では、動作の対象となっているワード線ＷＬを選択ワード線ＷＬＳと呼び、それ以外のワード線ＷＬを非選択ワード線ＷＬＵと呼ぶ場合がある。また、以下の説明では、動作の対象となっているストリングユニットＳＵに含まれる複数のメモリセルＭＣのうち、選択ワード線ＷＬＳに接続されたもの（以下、「選択メモリセルＭＣ」と呼ぶ場合がある。）に対して読み出し動作を実行する例について説明する。また、以下の説明では、この様な複数の選択メモリセルＭＣを含む構成を、選択ページＰＧと呼ぶ場合がある。
【0142】
また、図２５において、ワード線ＷＬは、分割範囲ＤＵ１，ＤＵ２に分割されている。図２５の例では、分割範囲ＤＵ１は、ワード線ＷＬのＸ方向負側の範囲であり、分割範囲ＤＵ２は、ワード線ＷＬのＸ方向正側の範囲である。ソース線ＳＬも、分割範囲ＤＵ１，ＤＵ２に対応してソース線ＳＬ１，ＳＬ２に分割されている。
【0143】
読み出し動作のタイミングｔ１０１においては、例えば図２５及び図２６に示す様に、非選択ワード線ＷＬＵに読み出しパス電圧ＶＲＥＡＤを供給して、非選択メモリセルＭＣをＯＮ状態とする。また、選択ワード線ＷＬＳに、読み出しに使用する読み出し電圧（図２４を参照して説明した読み出し電圧ＶＣＧＡＲ～ＶＣＧＧＲのいずれか）又はそれよりも大きい電圧を供給する。また、選択ゲート線（ＳＧＤ、ＳＧＳ、ＳＧＳｂ）に電圧ＶＳＧを供給する。電圧ＶＳＧは、選択トランジスタ（ＳＴＤ、ＳＴＳ、ＳＴＳｂ）のチャネル領域に電子のチャネルが形成され、これによって選択トランジスタ（ＳＴＤ、ＳＴＳ、ＳＴＳｂ）がＯＮ状態となる程度の大きさを有する。
【0144】
読み出し動作のタイミングｔ１０１～タイミングｔ１０２の間には、待ち時間Ｔａが設けられている。待ち時間Ｔａは、例えば、選択ワード線ＷＬＳを充電するための待ち時間である。
【0145】
読み出し動作のタイミングｔ１０２においては、選択ワード線ＷＬＳに、読み出しに使用する読み出し電圧（図２４を参照して説明した読み出し電圧ＶＣＧＡＲ～ＶＣＧＧＲのいずれか）を供給する。これにより、例えば図２５に示す様に、一部の選択メモリセルＭＣはＯＮ状態となり、残りの選択メモリセルＭＣはＯＦＦ状態となる。
【0146】
読み出し動作のタイミングｔ１０３において、例えば、ソース線ＳＬ１，ＳＬ２に電圧ＶＳを供給して、ソース線ＳＬ１，ＳＬ２の充電を開始する。
【0147】
読み出し動作のタイミングｔ１０４においては、例えば、ビット線ＢＬの充電等を行う。例えば、図１１のラッチ回路ＳＤＬに“Ｈ”をラッチさせ、信号線ＳＴＢ，ＸＸＬ，ＢＬＣ，ＢＬＳ，ＨＬＬ，ＢＬＸの状態を“Ｌ，Ｌ，Ｈ，Ｈ，Ｈ，Ｈ”とする。これにより、ビット線ＢＬ及びセンスノードＳＥＮに電圧ＶＤＤが供給され、これらの充電が開始される。
【0148】
読み出し動作のタイミングｔ１０３～タイミングｔ１０５の間には、待ち時間Ｔｓが設けられている。待ち時間Ｔｓは、例えば、ソース線ＳＬの電流を収束させるための待ち時間である。
【0149】
読み出し動作のタイミングｔ１０４～タイミングｔ１０５の間には、待ち時間Ｔｂが設けられている。待ち時間Ｔｂは、例えば、ビット線ＢＬの電流を収束させるための待ち時間である。
【0150】
読み出し動作のタイミングｔ１０５においては、例えば、信号線ＢＬＣの電圧を減少させ、ビット線ＢＬに電圧ＶＤＤを供給する。この際、信号線ＢＬＣの電圧は、信号線ＢＬＣに接続されたクランプトランジスタ４４（図１１）がＯＮ状態のまま維持される程度の電圧に調整される。
【0151】
また、読み出し動作のタイミングｔ１０５において、例えば、ソース線ＳＬ１，ＳＬ２の電圧を減少させ、ソース線ＳＬ１，ＳＬ２に電圧ＶＳＲＣを供給する。電圧ＶＳＲＣは、例えば、接地電圧ＶＳＳと同程度の大きさを有する。電圧ＶＳＲＣは、例えば、接地電圧ＶＳＳよりわずかに大きく、且つ、電圧ＶＤＤより十分小さい電圧でも良い。
【0152】
読み出し動作のタイミングｔ１０５～タイミングｔ１０６の間には、待ち時間Ｔｃが設けられている。待ち時間Ｔｃは、例えば、ビット線ＢＬの電流を安定させるための待ち時間である。以下、待ち時間Ｔｃを、「安定待ち時間」と呼ぶ場合がある。
【0153】
読み出し動作のタイミングｔ１０６においては、センスアンプモジュールＳＡＭ（図２）によって、メモリセルＭＣのＯＮ状態／ＯＦＦ状態を検出し、このメモリセルＭＣの状態を示すデータを取得する。以下、この様な動作を、センス動作と呼ぶ場合がある。センス動作においては、例えば、信号線ＳＴＢ，ＸＸＬ，ＢＬＣ，ＢＬＳ，ＨＬＬ，ＢＬＸ（図１１）の状態を“Ｌ，Ｈ，Ｈ，Ｈ，Ｌ，Ｌ”とする。これにより、ＯＮ状態の選択メモリセルＭＣに接続されたセンスノードＳＥＮの電荷はビット線ＢＬを介して放出され、このセンスノードの電圧は低下する。一方、ＯＦＦ状態の選択メモリセルＭＣに接続されたセンスノードＳＥＮの電荷は維持され、このセンスノードの電圧は維持される。
【0154】
読み出し動作のタイミングｔ１０６～タイミングｔ１０７（図２６）の間には、待ち時間Ｔｄが設けられている。待ち時間Ｔｄは、例えば、メモリセルＭＣの状態を検出するための待ち時間である。以下、待ち時間Ｔｄを、「センス時間」と呼ぶ場合がある。
【0155】
読み出し動作のタイミングｔ１０７においては、センス動作を終了する。例えば、信号線ＳＴＢ，ＸＸＬ，ＢＬＣ，ＢＬＳ，ＨＬＬ，ＢＬＸ（図１１）の状態を“Ｌ，Ｌ，Ｌ，Ｌ，Ｌ，Ｌ”とする。これにより、センスノードＳＥＮがビット線ＢＬから電気的に切り離される。また、ビット線ＢＬへの電流の供給が終了する。
【0156】
尚、図示は省略するものの、読み出し動作のタイミングｔ１０６以降の所定のタイミングにおいては、充電トランジスタ５５（図１１）によって配線ＬＢＵＳが充電され、その後、信号線ＳＴＢが一時的に“Ｈ”状態とされる。ここで、センストランジスタ４１は、センスノードＳＥＮの電荷に応じてＯＮ状態又はＯＦＦ状態となっている。従って、配線ＬＢＵＳの電圧は、センスノードＳＥＮの電荷に応じて“Ｈ”状態又は“Ｌ”状態となる。その後、ラッチ回路ＳＤＬ又はラッチ回路ＤＬ０～ＤＬｎＬのいずれかによって、配線ＬＢＵＳのデータがラッチされる。
【0157】
読み出し動作のタイミングｔ１０８においては、選択ワード線ＷＬＳ、非選択ワード線ＷＬＵ及び選択ゲート線（ＳＧＤ、ＳＧＳ、ＳＧＳｂ）に接地電圧ＶＳＳを供給する。
【0158】
尚、図２６においては、読み出し動作において、選択ワード線ＷＬＳに一つの読み出し電圧ＶＣＧＤＲのみが供給され、この状態でセンス動作が１回実行される例を説明した。この様な動作は、例えば、図２４（ｂ）に示す様な態様でデータが割り当てられており、且つ、下位ビットのデータを判別する場合に実行される。
【0159】
例えば、中位ビットのデータを判別する場合には、選択ワード線ＷＬＳに読み出し電圧ＶＣＧＡＲが供給され、この状態でセンス動作が１回実行される。また、選択ワード線ＷＬＳに読み出し電圧ＶＣＧＣＲが供給され、この状態でセンス動作が１回実行される。また、選択ワード線ＷＬＳに読み出し電圧ＶＣＧＦＲが供給され、この状態でセンス動作が１回実行される。
【0160】
例えば、上位ビットのデータを判別する場合には、選択ワード線ＷＬＳに読み出し電圧ＶＣＧＢＲが供給され、この状態でセンス動作が１回実行される。また、選択ワード線ＷＬＳに読み出し電圧ＶＣＧＥＲが供給され、この状態でセンス動作が１回実行される。また、選択ワード線ＷＬＳに読み出し電圧ＶＣＧＧＲが供給され、この状態でセンス動作が１回実行される。
【0161】
［読み出し動作における配線抵抗のバラつき］
図１５及び図１７を参照して説明した様に、導電層２００，２２０は、２つのメモリホール領域ＲＭＨに設けられた２つの部分２０１，２２１と、これら２つの部分２０１，２２１の双方に接続された部分２０２，２２２と、を備える。また、２つの部分２０１，２２１は、部分２０２，２２２を介して電気的に接続されている。
図１５及び図１７を参照して説明した様に、導電層２００，２２０は、２つのメモリホール領域ＲＭＨに設けられた２つの部分２０１，２２１と、これら２つの部分２０１，２２１の双方に接続された部分２０２，２２２と、を備える。また、２つの部分２０１，２２１は、部分２０２，２２２を介して電気的に接続されている。
【0162】
また、図１６及び図１８を参照して説明した様に、Ｘ方向に並ぶ２つの導電層２１０又はＸ方向に並ぶ２つの導電層２３０は、Ｘ方向において離間しており、コンタクトＣＣ及び配線ｍ０ａ，ｍ１ａを介して電気的に接続されている。
【0163】
ここで、複数の導電層１１０は、製造工程の都合上、タングステン（Ｗ）やモリブデン（Ｍｏ）等、耐熱性の高い材料を含んでいる。一方、配線ｍ０ａ，ｍ１ａは、銅（Ｃｕ）等、導電性の高い材料を含んでいる。この様な構成においては、例えば、導電層２００の２つの部分２０１の間の配線抵抗、及び、導電層２２０の２つの部分２２１の間の配線抵抗は、Ｘ方向において並ぶ２つの導電層２１０の間の配線抵抗、及び、Ｘ方向において並ぶ２つの導電層２３０の間の配線抵抗よりも大きい。
【0164】
また、上記の様な接続構造や配線の材料等の違いに起因して、ワード線ＷＬの分割範囲ＤＵ１とワード線スイッチＷＬＳＷとの間の配線抵抗と、ワード線ＷＬの分割範囲ＤＵ２とワード線スイッチＷＬＳＷとの間の配線抵抗とで、特異な差が生じる場合がある。
【0165】
例えば、図１５に示すＹ方向負側から数えて３番目の導電層２００は、フックアップ領域ＲＨＵ２のＸ方向正側の位置においてコンタクトＣＣと接続されている。また、その導電層２００の幅狭部１１０Ｃ４Ｔは、フックアップ領域ＲＨＵ２のＸ方向負側に設けられている。また、その導電層２００の幅狭部１１０ＣＣ２は、フックアップ領域ＲＨＵ２のＸ方向正側に設けられている。この場合、導電層２００（ワード線ＷＬ）のＸ方向負側の分割範囲（例えば分割範囲ＤＵ１）とワード線スイッチＷＬＳＷとの間の配線抵抗を配線抵抗ＲＷ（１）とし、導電層２００（ワード線ＷＬ）のＸ方向正側の分割範囲（例えば分割範囲ＤＵ２）とワード線スイッチＷＬＳＷとの間の配線抵抗を配線抵抗ＲＷ（２）とすると、配線抵抗ＲＷ（１）及び配線抵抗ＲＷ（２）の抵抗値は、略同じ大きさとなる。例えば、配線抵抗ＲＷ（１），ＲＷ（２）は、それぞれ、後述する図２７及び図２８Ａのワード線ＷＬ１３５の配線抵抗ＲＷ１３５（１），ＲＷ１３５（２）に対応する。
【0166】
また、例えば、図１７に示すＹ方向負側から数えて１番目の導電層２２０は、フックアップ領域ＲＨＵ２のＸ方向の中央位置においてコンタクトＣＣと接続されている。また、その導電層２２０の幅狭部１１０ＣＣ２は、フックアップ領域ＲＨＵ２のＸ方向負側に設けられている。また、その導電層２２０の幅狭部１１０Ｃ４Ｔは、フックアップ領域ＲＨＵ２のＸ方向正側に設けられている。そして、導電層２２０の幅は、幅狭部１１０Ｃ４Ｔよりも幅狭部１１０ＣＣ２の方が狭い。また、幅狭部１１０Ｃ４Ｔよりも幅狭部１１０ＣＣ２の方が長い。この場合、導電層２２０（ワード線ＷＬ）のＸ方向負側の分割範囲（例えば分割範囲ＤＵ１）とワード線スイッチＷＬＳＷとの間の配線抵抗を配線抵抗ＲＷ（１１）とし、導電層２２０（ワード線ＷＬ）のＸ方向正側の分割範囲（例えば分割範囲ＤＵ２）とワード線スイッチＷＬＳＷとの間の配線抵抗を配線抵抗ＲＷ（１２）とすると、配線抵抗ＲＷ（１１）の抵抗値は、配線抵抗ＲＷ（１２）の抵抗値よりも大きい。尚、配線抵抗ＲＷ（１１），ＲＷ（１２）の抵抗値の差は、大きい。例えば、配線抵抗ＲＷ（１１），ＲＷ（１２）は、それぞれ、後述する図２７及び図２８Ａのワード線ＷＬ１５６の配線抵抗ＲＷ１５６（１），ＲＷ１５６（２）に対応する。
【0167】
【0168】
また、例えば、図１８に示すＹ方向正側から数えて４番目の導電層２３０は、フックアップ領域ＲＨＵ２のＸ方向負側の位置及び中央位置において２つのコンタクトＣＣと接続されている。また、２つのコンタクトＣＣは、配線層Ｍ０の配線ｍ０ａを介してコンタクトＣ４と接続されている。この場合、導電層２３０（ワード線ＷＬ）のＸ方向負側の分割範囲（例えば分割範囲ＤＵ１）とワード線スイッチＷＬＳＷとの間の配線抵抗を配線抵抗ＲＷ（２１）とし、導電層２３０（ワード線ＷＬ）のＸ方向正側の分割範囲（例えば分割範囲ＤＵ２）とワード線スイッチＷＬＳＷとの間の配線抵抗を配線抵抗ＲＷ（２２）とすると、配線抵抗ＲＷ（２１）の抵抗値は、配線抵抗ＲＷ（２２）の抵抗値よりも小さい。尚、配線抵抗ＲＷ（２１），ＲＷ（２２）の抵抗値の差は、大きい。例えば、配線抵抗ＲＷ（２１），ＲＷ（２２）は、それぞれ、後述する図２７及び図２８Ａのワード線ＷＬ１５７の配線抵抗ＲＷ１５７（１），ＲＷ１５７（２）に対応する。
【0169】
この様に、分割範囲ＤＵ１，ＤＵ２とワード線スイッチＷＬＳＷとの間の配線抵抗ＲＷの差が生じる場合、読み出し動作において、ＯＦＦ状態と判定されるべき選択メモリセルＭＣがＯＮ状態と判定されてしまう場合等が生じ得る。
【0170】
［動作パラメータの調整］
［選択ワード線ＷＬＳの動作パラメータの調整］
読み出し動作における選択ワード線ＷＬＳの動作パラメータは、図２６の待ち時間Ｔａ、及び、図２６のタイミングｔ１０１～ｔ１０２の間に選択ワード線ＷＬＳに供給される電圧Ｖａが含まれる。電圧Ｖａは、読み出し電圧（図２６の例では、読み出し電圧ＶＣＧＤＲ）以上の大きさを有する。
［選択ワード線ＷＬＳの動作パラメータの調整］
読み出し動作における選択ワード線ＷＬＳの動作パラメータは、図２６の待ち時間Ｔａ、及び、図２６のタイミングｔ１０１～ｔ１０２の間に選択ワード線ＷＬＳに供給される電圧Ｖａが含まれる。電圧Ｖａは、読み出し電圧（図２６の例では、読み出し電圧ＶＣＧＤＲ）以上の大きさを有する。
【0171】
図２７は、第１実施形態に係る選択ワード線ＷＬＳの動作パラメータの調整を説明するための模式的な図である。図２７のワード線ＷＬ１３５，ＷＬ１５６，ＷＬ１５７は、図４のｎが１３６，１５７，１５８の場合におけるワード線ＷＬｎ－１に相当する。また、図２７の“８ｋ”は、各ワード線ＷＬ１３５，ＷＬ１５６，ＷＬ１５７の分割範囲ＤＵ１，ＤＵ２の記憶容量がそれぞれ８ｋバイトであることを示している。従って、各ワード線ＷＬ１３５，ＷＬ１５６，ＷＬ１５７の分割範囲ＤＵ１，ＤＵ２には、読み出し対象８ｋバイト分の記憶容量に対応する個数のメモリセルＭＣが接続されている。このことから、各ワード線ＷＬ１３５，ＷＬ１５６，ＷＬ１５７には、それぞれ、読み出し対象１６ｋバイト分の記憶容量に対応する個数のメモリセルＭＣが接続されている。尚、図２７の数値は一例であって、この様な数値に限定されるわけではない。
【0172】
図２７に示す様に、各ワード線ＷＬ１３５，ＷＬ１５６，ＷＬ１５７は、それぞれ、ワード線スイッチＷＬＳＷを介してＣＧドライバ回路ＤＲＶと配線ＣＧで接続されている。尚、ワード線スイッチＷＬＳＷとＣＧドライバ回路ＤＲＶとの間には、ワード線デコーダＷＬＤ等が設けられているが（図５）、図２７においては省略している。ＣＧドライバ回路ＤＲＶは、シーケンサＳＱＣからの制御信号ＳＧＬ０に従って、ワード線ＷＬ（配線ＣＧ）に対する電圧供給動作を実行する。制御信号ＳＧＬ０は、図５の信号線ＶＳＥＬ１～ＶＳＥＬ６の信号を含む。
【0173】
配線抵抗ＲＷ１３５（１），ＲＷ１５６（１），ＲＷ１５７（１）は、それぞれ、ワード線ＷＬ１３５，ＷＬ１５６，ＷＬ１５７の分割範囲ＤＵ１とワード線スイッチＷＬＳＷとの間の各種配線及びコンタクトＣＣの抵抗である。また、配線抵抗ＲＷ１３５（２），ＲＷ１５６（２），ＲＷ１５７（２）は、それぞれ、ワード線ＷＬ１３５，ＷＬ１５６，ＷＬ１５７の分割範囲ＤＵ２とワード線スイッチＷＬＳＷとの間の各種配線及びコンタクトＣＣの抵抗である。例えば、配線抵抗ＲＷ１３５（１），ＲＷ１３５（２），ＲＷ１５６（２），ＲＷ１５７（２）は、中（図中、“Medium”と記す。）の抵抗値である。配線抵抗ＲＷ１５６（１）は、大（図中、“Large”と記す。）の抵抗値である。配線抵抗ＲＷ１５７（１）は、小（図中、“Small”と記す。）の抵抗値である。
【0174】
上述した様に、１つのワード線ＷＬ（分割範囲ＤＵ１，ＤＵ２）は、同じタイミングで同じ電圧が供給される。この場合、選択ワード線ＷＬＳの動作パラメータ（待ち時間Ｔａ、電圧Ｖａ）は、ワード線ＷＬ単位で調整される。
【0175】
例えば、選択ワード線ＷＬＳが配線抵抗ＲＷの小さいワード線ＷＬ（例えば図２７のワード線ＷＬ１５７）の場合、選択ワード線ＷＬＳが配線抵抗ＲＷの中程度のワード線ＷＬ（例えば図２７のワード線ＷＬ１３５）の場合よりも、待ち時間Ｔａを短くし、電圧Ｖａを小さくする。また、選択ワード線ＷＬＳが配線抵抗ＲＷの大きいワード線ＷＬ（例えば図２７のワード線ＷＬ１５６）の場合、選択ワード線ＷＬＳが配線抵抗ＲＷの中程度のワード線ＷＬ（例えば図２７のワード線ＷＬ１３５）の場合よりも、待ち時間Ｔａを長くし、電圧Ｖａを大きくする。尚、選択ワード線ＷＬＳの動作パラメータ（待ち時間Ｔａ、電圧Ｖａ）のいずれか一方だけを調整しても良い。この様な動作パラメータの調整により、読み出し動作において、選択ワード線ＷＬＳの配線抵抗ＲＷに応じて、選択ワード線ＷＬＳの適切な充電を行うことが可能である。即ち、選択ワード線ＷＬＳに対して、配線抵抗ＲＷに適した電圧を供給することができ、過剰な充電又は不十分な充電が行われることを防止することができる。その結果、読み出し動作の信頼性が向上する。
【0176】
尚、図２７において、ワード線ＷＬの２つの分割範囲ＤＵ１，ＤＵ２のいずれか一方が読み出し対象ではなく、他方だけが読み出し対象となる場合、選択ワード線ＷＬＳにおける読み出し対象の分割範囲の配線抵抗ＲＷに応じて、選択ワード線ＷＬＳの動作パラメータ（待ち時間Ｔａ、電圧Ｖａ）を調整しても良い。
【0177】
［ビット線ＢＬ及びソース線ＳＬ１，ＳＬ２の動作パラメータの調整］
読み出し動作におけるビット線ＢＬの動作パラメータは、図２６の待ち時間Ｔｂ、図２６のタイミングｔ１０４～ｔ１０５の間にビット線ＢＬに供給される電圧Ｖｂ、図２６の待ち時間Ｔｃ、及び、図２６の待ち時間Ｔｄが含まれる。
読み出し動作におけるビット線ＢＬの動作パラメータは、図２６の待ち時間Ｔｂ、図２６のタイミングｔ１０４～ｔ１０５の間にビット線ＢＬに供給される電圧Ｖｂ、図２６の待ち時間Ｔｃ、及び、図２６の待ち時間Ｔｄが含まれる。
【0178】
【0179】
図２８Ａは、第１実施形態に係るビット線ＢＬ及びソース線ＳＬ１，ＳＬ２の動作パラメータの調整を説明するための模式的な図である。尚、図２８Ａのワード線ＷＬ１３５，ＷＬ１５６，ＷＬ１５７及び図２８Ａの“８ｋ”の意味は、図２７で説明したものと同様である。また、図２８Ａのワード線ＷＬ１３５，ＷＬ１５６，ＷＬ１５７の配線抵抗ＲＷの大きさも、図２７で説明したものと同様である。
【0180】
図２８Ａに示す様に、分割範囲ＤＵ１のビット線ＢＬは、センスアンプモジュールＳＡＭ（１）に接続されている。分割範囲ＤＵ２のビット線ＢＬは、センスアンプモジュールＳＡＭ（２）に接続されている。センスアンプモジュールＳＡＭ（１）は、シーケンサＳＱＣからの制御信号ＳＧＬ１に従って、ビット線ＢＬに対する電圧供給動作及びセンス動作を実行する。センスアンプモジュールＳＡＭ（２）は、シーケンサＳＱＣからの制御信号ＳＧＬ２に従って、ビット線ＢＬに対する電圧供給動作及びセンス動作を実行する。制御信号ＳＧＬ１，ＳＧＬ２は、いずれも、信号線ＳＴＢ，ＸＸＬ，ＢＬＣ，ＢＬＳ，ＨＬＬ，ＢＬＸ，ＣＬＫＳＡ，ＬＢＰの信号を含む。
【0181】
センス時間（図２６の待ち時間Ｔｄ）は、信号線ＸＸＬの信号によって制御される。分離制御の方法として、典型的には次の方法が考えられる。シーケンサＳＱＣとセンスアンプモジュールＳＡＭ（１）とを接続する、ＸＸＬ信号が通過する配線（図２８Ｂの信号線ＸＸＬ１）と、シーケンサＳＱＣとセンスアンプモジュールＳＡＭ（２）とを接続する、ＸＸＬ信号が通過する配線（図２８Ｂの信号線ＸＸＬ２）と、を有する。シーケンサＳＱＣは、制御信号ＳＧＬ１に含まれる信号線ＸＸＬ１の信号と、制御信号ＳＧＬ２に含まれる信号線ＸＸＬ２の信号とを分離して制御する。
【0182】
また、図２８Ａに示す様に、分割範囲ＤＵ１に対応するソース線ＳＬ１は、ソース線ドライバ回路ＳＤＲＶ（１）に接続されている。分割範囲ＤＵ２に対応するソース線ＳＬ２は、ソース線ドライバ回路ＳＤＲＶ（２）に接続されている。ソース線ドライバ回路ＳＤＲＶ（１）は、シーケンサＳＱＣからの制御信号ＳＧＬ１１に従って、ソース線ＳＬ１に対する電圧供給動作を実行する。ソース線ドライバ回路ＳＤＲＶ（２）は、シーケンサＳＱＣからの制御信号ＳＧＬ１２に従って、ソース線ＳＬ２に対する電圧供給動作を実行する。
【0183】
待ち時間Ｔｓ及び電圧ＶＳ（図２６）は、ソース線ドライバ回路ＳＤＲＶによって制御される。シーケンサＳＱＣは、制御信号ＳＧＬ１１に含まれる信号と、制御信号ＳＧＬ１２に含まれる信号とを分離して制御することにより、分割範囲ＤＵ１のソース線ＳＬの待ち時間Ｔｓ及び電圧Ｖｓと、分割範囲ＤＵ２のソース線ＳＬの待ち時間Ｔｓ及び電圧Ｖｓとを分離して制御する。尚、ビット線ＢＬの動作パラメータを制御することに合わせて、ソース線ＳＬの動作パラメータを制御しても良い。又は、ソース線ＳＬの動作パラメータを制御することに合わせて、ビット線ＢＬの動作パラメータを制御しても良い。この場合、上記の信号線ＢＬＣ，ＢＬＸ等の信号を制御することによって、ビット線ＢＬの動作パラメータが制御される。
【0184】
上述した様に、分割範囲ＤＵ１に含まれる複数のビット線ＢＬと、分割範囲ＤＵ１に含まれる複数のビット線ＢＬは、異なるタイミングで異なる電圧が供給可能である。この場合、ビット線ＢＬの動作パラメータ（待ち時間Ｔｂ、電圧Ｖｂ、待ち時間Ｔｃ、待ち時間Ｔｄ）は、ワード線ＷＬの分割範囲ＤＵ１，ＤＵ２単位で調整する。
【0185】
例えば、選択ワード線ＷＬＳがワード線ＷＬ１５７である場合、そのワード線ＷＬ１５７の分割範囲ＤＵ１（“小”の配線抵抗ＲＷ１５７（１）の分割範囲）のビット線ＢＬの動作パラメータ（待ち時間Ｔｂ、電圧Ｖｂ、待ち時間Ｔｃ、待ち時間Ｔｄ）を、ワード線ＷＬ１５７の分割範囲ＤＵ２（“中”の配線抵抗ＲＷ１５７（２）の分割範囲）のビット線ＢＬの動作パラメータよりも、待ち時間Ｔｂを短くし、電圧Ｖｂを小さくし、待ち時間Ｔｃを長くし、待ち時間Ｔｄ（センス時間）を長くする。
【0186】
また、選択ワード線ＷＬＳがワード線ＷＬ１５６である場合、そのワード線ＷＬ１５６の分割範囲ＤＵ１（“大”の配線抵抗ＲＷ１５６（１）の分割範囲）のビット線ＢＬの動作パラメータを、ワード線ＷＬ１５６の分割範囲ＤＵ２（“中”の配線抵抗ＲＷ１５６（２）の分割範囲）のビット線ＢＬの動作パラメータよりも、待ち時間Ｔｂを長くし、電圧Ｖｂを大きくし、待ち時間Ｔｃを長くし、待ち時間Ｔｄ（センス時間）を短くする。
【0187】
尚、ビット線ＢＬの動作パラメータ（待ち時間Ｔｂ、電圧Ｖｂ、待ち時間Ｔｃ、待ち時間Ｔｄ）のいずれか１つ又は複数を調整しても良い。この様な動作パラメータの調整により、読み出し動作において、選択ワード線ＷＬＳの分割範囲ＤＵ１，ＤＵ２の配線抵抗ＲＷに応じて、分割範囲ＤＵ１，ＤＵ２に属するビット線ＢＬの適切な充電及びセンス動作を行うことが可能である。その結果、読み出し動作の信頼性が向上する。
【0188】
また、上述した様に、分割範囲ＤＵ１に対応するソース線ＳＬ１と、分割範囲ＤＵ１に対応するソース線ＳＬ２は、異なるタイミングで異なる電圧が供給可能である。この場合、ソース線ＳＬ１，ＳＬ２の動作パラメータ（待ち時間Ｔｓ、電圧Ｖｓ）は、ワード線ＷＬの分割範囲ＤＵ１，ＤＵ２単位で調整する。
【0189】
例えば、選択ワード線ＷＬＳがワード線ＷＬ１５７である場合、そのワード線ＷＬ１５７の分割範囲ＤＵ１（“小”の配線抵抗ＲＷ１５７（１）の分割範囲）のソース線ＳＬ１の動作パラメータ（待ち時間Ｔｓ、電圧Ｖｓ）を、ワード線ＷＬ１５７の分割範囲ＤＵ２（“中”の配線抵抗ＲＷ１５７（２）の分割範囲）のソース線ＳＬ２の動作パラメータよりも、待ち時間Ｔｓを短くし、電圧Ｖｓを小さくする。
【0190】
また、選択ワード線ＷＬＳがワード線ＷＬ１５６である場合、そのワード線ＷＬ１５６の分割範囲ＤＵ１（“大”の配線抵抗ＲＷ１５６（１）の分割範囲）のソース線ＳＬ１の動作パラメータを、ワード線ＷＬ１５６の分割範囲ＤＵ２（“中”の配線抵抗ＲＷ１５６（２）の分割範囲）のソース線ＳＬ２の動作パラメータよりも、待ち時間Ｔｓを長くし、電圧Ｖｓを大きくする。
【0191】
尚、ソース線ＳＬ１，ＳＬ２の動作パラメータ（待ち時間Ｔｓ、電圧Ｖｓ）の一方だけを調整しても良い。この様な動作パラメータの調整により、読み出し動作において、選択ワード線ＷＬＳの分割範囲ＤＵ１，ＤＵ２の配線抵抗ＲＷに応じて、分割範囲ＤＵ１，ＤＵ２に属するソース線ＳＬ１，ＳＬ２の適切な充電を行うことが可能である。その結果、読み出し動作の信頼性が向上する。
【0192】
【0193】
【0194】
例えば、第２実施形態に係る半導体記憶装置は、基本的には第１実施形態に係る半導体記憶装置と同様に構成されている。また、第２実施形態に係る読み出し動作は、基本的には第１実施形態に係る読み出し動作と同様に実行される。
【0195】
ただし、第２実施形態に係る読み出し動作においては、タイミングｔ１０１において、選択ワード線ＷＬＳに読み出しパス電圧ＶＲＥＡＤが供給される。
【0196】
また、第２実施形態に係る読み出し動作においては、タイミングｔ１０２において、選択ワード線ＷＬＳに読み出し電圧（図２９の例では、読み出し電圧ＶＣＧＤＲ）以下の電圧Ｖｅが供給される。
【0197】
また、第２実施形態に係る読み出し動作においては、タイミングｔ１０２～タイミングｔ１０３の間に、待ち時間Ｔｅが設けられている。待ち時間Ｔｅは、例えば、選択ワード線ＷＬＳの電荷を放電するための待ち時間である。
【0198】
また、第２実施形態に係る読み出し動作においては、タイミングｔ１０３において、選択ワード線ＷＬＳに読み出し電圧が供給される。
【0199】
第２実施形態に係る選択ワード線ＷＬＳの動作パラメータには、例えば、待ち時間Ｔｅが含まれる。また、第２実施形態に係る選択ワード線ＷＬＳの動作パラメータには、例えば、タイミングｔ１０２～ｔ１０３の間に選択ワード線ＷＬＳに供給される電圧Ｖｅが含まれる。待ち時間Ｔｅ及び電圧Ｖｅは、ワード線ＷＬ単位で調整される。
【0200】
例えば、選択ワード線ＷＬＳが配線抵抗ＲＷの小さいワード線ＷＬ（例えば図２７のワード線ＷＬ１５７）の場合、選択ワード線ＷＬＳが配線抵抗ＲＷの中程度のワード線ＷＬ（例えば図２７のワード線ＷＬ１３５）の場合よりも、待ち時間Ｔｅを短くし、電圧Ｖｅを大きくする。また、選択ワード線ＷＬＳが配線抵抗ＲＷの大きいワード線ＷＬ（例えば図２７のワード線ＷＬ１５６）の場合、選択ワード線ＷＬＳが配線抵抗ＲＷの中程度のワード線ＷＬ（例えば図２７のワード線ＷＬ１３５）の場合よりも、待ち時間Ｔｅを長くし、電圧Ｖｅを小さくする。尚、選択ワード線ＷＬＳの動作パラメータ（待ち時間Ｔｅ、電圧Ｖｅ）のいずれか一方だけを調整しても良い。この様な動作パラメータの調整により、読み出し動作において、選択ワード線ＷＬＳの配線抵抗ＲＷに応じて、選択ワード線ＷＬＳの適切な電荷の放電を行うことが可能である。その結果、読み出し動作の信頼性が向上する。
【0201】
尚、図２７において、ワード線ＷＬの２つの分割範囲ＤＵ１，ＤＵ２のいずれか一方が読み出し対象ではなく、他方だけが読み出し対象となる場合、選択ワード線ＷＬＳにおける読み出し対象の分割範囲の配線抵抗ＲＷに応じて、選択ワード線ＷＬＳの動作パラメータ（待ち時間Ｔｅ、電圧Ｖｅ）を調整しても良い。
【0202】
【0203】
第１実施形態及び第２実施形態では、読み出し動作に使用される動作パラメータを調整する例について説明した。これに対し、第３実施形態では、書き込み動作に使用される動作パラメータを調整する例について説明する。
【0204】
第３実施形態に係る半導体記憶装置は、基本的には第１実施形態又は第２実施形態に係る半導体記憶装置と同様に構成されている。尚、第３実施形態に係る半導体記憶装置の読み出し動作に際しては、第１実施形態又は第２実施形態と同様の態様で動作パラメータを調整しても良いし、動作パラメータを調整しなくても良い。
【0205】
［書き込み動作］
次に、本実施形態に係る半導体記憶装置の書き込み動作について説明する。
次に、本実施形態に係る半導体記憶装置の書き込み動作について説明する。
【0206】
図３０は、書き込み動作について説明するためのフローチャートである。図３１は、書き込み動作に含まれるプログラム動作について説明するための模式的な断面図である。図３２は、書き込み動作に含まれるベリファイ動作について説明するための模式的な断面図である。図３３及び図３４は、書き込み動作について説明するためのタイミングチャートである。
【0207】
ステップＳ１０１においては、例えば図３０に示す様に、ループ回数ｎＷが１に設定される。ループ回数ｎＷは、書き込みループの回数を示す変数である。また、例えば、センスアンプユニットＳＡＵ（図１１）のラッチ回路ＤＬ０～ＤＬｎＬに、メモリセルＭＣに書き込まれるユーザデータがラッチされる。
【0208】
ステップＳ１０２においては、プログラム動作が実行される。プログラム動作は、選択ワード線ＷＬＳにプログラム電圧を供給してメモリセルＭＣのしきい値電圧を増大させる動作である。この動作は、例えば、図３３のタイミングｔ１２１からタイミングｔ１２５にかけて実行される。
【0209】
プログラム動作のタイミングｔ１２１においては、例えば、複数の選択メモリセルＭＣのうちしきい値電圧の調整を行うものに接続されたビット線ＢＬＷに電圧ＶＳＲＣを供給し、複数の選択メモリセルＭＣのうちしきい値電圧の調整を行わないものに接続されたビット線ＢＬＰに電圧ＶＤＤを供給する。例えば、ビット線ＢＬＷに対応するラッチ回路ＳＤＬ（図１１）に“Ｌ”をラッチさせ、ビット線ＢＬＰに対応するラッチ回路ＳＤＬ（図１１）に“Ｈ”をラッチさせる。また、信号線ＳＴＢ，ＸＸＬ，ＢＬＣ，ＢＬＳ，ＨＬＬ，ＢＬＸの状態を“Ｌ，Ｌ，Ｈ，Ｈ，Ｌ，Ｈ”とする。以下、複数の選択メモリセルＭＣのうちしきい値電圧の調整を行うものを「書き込みメモリセルＭＣ」と呼び、しきい値電圧の調整を行わないものを「禁止メモリセルＭＣ」と呼ぶ場合がある。
【0210】
プログラム動作のタイミングｔ１２２においては、選択ワード線ＷＬＳ及び非選択ワード線ＷＬＵに書き込みパス電圧ＶＰＡＳＳが供給される。また、ドレイン側選択ゲート線ＳＧＤに、電圧ＶＳＧＤが供給される。書き込みパス電圧ＶＰＡＳＳは、例えば、図２４を参照して説明した読み出しパス電圧ＶＲＥＡＤ以上の大きさを有する。電圧ＶＳＧＤは、図２５、図２６を参照して説明した電圧ＶＳＧよりも小さく、ビット線ＢＬの電圧に応じてドレイン側選択トランジスタＳＴＤがＯＮ状態又はＯＦＦ状態となる程度の大きさを有する。
【0211】
プログラム動作のタイミングｔ１２３においては、選択ワード線ＷＬＳにプログラム電圧ＶＰＧＭを供給する。プログラム電圧ＶＰＧＭは、書き込みパス電圧ＶＰＡＳＳよりも大きい。
【0212】
ここで、例えば図３１に示す様に、ビット線ＢＬＷに接続された半導体層１２０のチャネルには、電圧ＶＳＲＣが供給されている。この様な半導体層１２０と選択ワード線ＷＬＳとの間には、比較的大きい電界が発生する。これにより、半導体層１２０のチャネル中の電子がトンネル絶縁膜１３１（図２１）を介して電荷蓄積膜１３２（図２１）中にトンネルする。これにより、書き込みメモリセルＭＣのしきい値電圧が増大する。
【0213】
また、ビット線ＢＬＰに接続された半導体層１２０のチャネルは、電気的にフローティング状態となっており、このチャネルの電位は非選択ワード線ＷＬＵとの容量結合によって書き込みパス電圧ＶＰＡＳＳ程度まで上昇している。この様な半導体層１２０と選択ワード線ＷＬＳとの間には、上記したいずれの電界よりも小さい電界しか発生しない。従って、半導体層１２０のチャネル中の電子は電荷蓄積膜１３２（図２１）中にトンネルしない。従って、禁止メモリセルＭＣのしきい値電圧は増大しない。
【0214】
プログラム動作のタイミングｔ１２３～タイミングｔ１２４の間には、待ち時間Ｔｆが設けられている。待ち時間Ｔｆは、例えば、書き込みメモリセルＭＣのしきい値電圧を増大させるための待ち時間である。
【0215】
プログラム動作のタイミングｔ１２４においては、選択ワード線ＷＬＳ及び非選択ワード線ＷＬＵに書き込みパス電圧ＶＰＡＳＳを供給する。
【0216】
プログラム動作のタイミングｔ１２５においては、選択ワード線ＷＬＳ、非選択ワード線ＷＬＵ及び選択ゲート線（ＳＧＤ、ＳＧＳ、ＳＧＳｂ）に接地電圧ＶＳＳを供給する。
【0217】
ステップＳ１０３（図３０）では、ベリファイ動作を行う。
【0218】
ベリファイ動作のタイミングｔ１３１においては、例えば図３３に示す様に、選択ワード線ＷＬＳ及び非選択ワード線ＷＬＵに読み出しパス電圧ＶＲＥＡＤを供給して、全てのメモリセルＭＣをＯＮ状態とする。また、選択ゲート線（ＳＧＤ、ＳＧＳ、ＳＧＳｂ）に電圧ＶＳＧを供給して、選択トランジスタ（ＳＴＤ、ＳＴＳ、ＳＴＳｂ）をＯＮ状態とする。
【0219】
ベリファイ動作のタイミングｔ１３２においては、選択ワード線ＷＬＳに、所定のベリファイ電圧（図２４を参照して説明したベリファイ電圧ＶＶＦＹＡ～ＶＶＦＹＧのいずれか）を供給する。これにより、例えば図３２に示す様に、一部の選択メモリセルＭＣはＯＮ状態となり、残りの選択メモリセルＭＣはＯＦＦ状態となる。
【0220】
また、タイミングｔ１３２においては、例えば、ビット線ＢＬの充電等を行う。この際、例えば、ラッチ回路ＤＬ０～ＤＬｎＬ内のデータに基づき、特定のステート（図３３の例では、Ａステート）に対応するメモリセルＭＣに接続されたビット線ＢＬ（図３３の例では、ビット線ＢＬＡ）に電圧ＶＤＤを供給し、その他のビット線ＢＬには電圧ＶＳＲＣを供給する。
【0221】
ベリファイ動作のタイミングｔ１３３～タイミングｔ１３４においては、例えば図３３に示す様に、センス動作を実行する。この際、ラッチ回路ＤＬ０～ＤＬｎＬに、メモリセルＭＣのＯＮ状態／ＯＦＦ状態を示すデータ等をラッチさせても良い。
【0222】
ベリファイ動作のタイミングｔ１３５～タイミングｔ１３７においては、他のステートのメモリセルＭＣ（図３３の例では、Ｂステート）について、タイミングｔ１３２～タイミングｔ１３４と同様の処理を行う。尚、図３３においては、Ｂステートに対応するメモリセルＭＣに接続されたビット線ＢＬを、ビット線ＢＬＢと記載している。
【0223】
ベリファイ動作のタイミングｔ１３８～タイミングｔ１４０においては、他のステートのメモリセルＭＣ（図３３の例では、Ｃステート）について、タイミングｔ１３２～タイミングｔ１３４と同様の処理を行う。尚、図３３においては、Ｃステートに対応するメモリセルＭＣに接続されたビット線ＢＬを、ビット線ＢＬＣと記載している。
【0224】
タイミングｔ１４１においては、選択ワード線ＷＬＳ及び非選択ワード線ＷＬＵに読み出しパス電圧ＶＲＥＡＤを供給して、全てのメモリセルＭＣをＯＮ状態とする。また、選択ゲート線（ＳＧＤ、ＳＧＳ、ＳＧＳｂ）に電圧ＶＳＧを供給して、選択トランジスタ（ＳＴＤ、ＳＴＳ、ＳＴＳｂ）をＯＮ状態とする。
【0225】
ベリファイ動作のタイミングｔ１４２においては、選択ワード線ＷＬＳ、非選択ワード線ＷＬＵ及び選択ゲート線（ＳＧＤ、ＳＧＳ、ＳＧＳｂ）に接地電圧ＶＳＳを供給する。
【0226】
その後、ラッチ回路ＳＤＬにラッチされたデータを図示しないカウンタ回路に転送する。カウンタ回路は、しきい値電圧が目標値に到達したメモリセルＭＣの数、又は、しきい値電圧が目標値に到達していないメモリセルＭＣの数を計数する。
【0227】
尚、図３３の例では、ベリファイ動作において選択ワード線ＷＬＳに３通りのベリファイ電圧ＶＶＦＹＡ，ＶＶＦＹＢ，ＶＶＦＹＣが供給される例を示した。しかしながら、ベリファイ動作において選択ワード線ＷＬＳに供給されるベリファイ電圧の数は、２通り以下でも良いし、４通り以上でも良いし、例えば図３４に例示する様に、ループ回数ｎＷに応じて変化しても良い。
【0228】
ステップＳ１０４（図３０）では、ベリファイ動作の結果を判定する。例えば、上記カウンタ回路を参照して、しきい値電圧が目標値に到達していないメモリセルＭＣの数が一定数以上であった場合等にはベリファイＦＡＩＬと判定し、ステップＳ１０５に進む。一方、しきい値電圧が目標値に到達していないメモリセルＭＣの数が一定数以下であった場合等にはベリファイＰＡＳＳと判定し、ステップＳ１０７に進む。
【0229】
ステップＳ１０５では、ループ回数ｎＷが所定の回数ＮＷに達したか否かを判定する。達していなかった場合にはステップＳ１０６に進む。達していた場合にはステップＳ１０８に進む。
【0230】
ステップＳ１０６では、ループ回数ｎＷに１を加算して、ステップＳ１０２に進む。また、ステップＳ１０６では、例えば、プログラム電圧ＶＰＧＭに所定の電圧ｄＶを加算する。従って、例えば図３４に示す様に、プログラム電圧ＶＰＧＭは、ループ回数ｎＷの増大と共に増大する。
【0231】
ステップＳ１０７では、ステータスレジスタＳＴＲ（図２）に、書き込み動作が正常に終了した旨のステータスデータＤＳＴを格納し、書き込み動作を終了する。尚、ステータスデータＤＳＴは、ステータスリード動作に応じてコントローラダイＣＤ（図１）に出力される。
【0232】
ステップＳ１０８では、ステータスレジスタＳＴＲ（図２）に、書き込み動作が正常に終了しなかった旨のステータスデータＤＳＴを格納し、書き込み動作を終了する。
【0233】
［書き込み動作における配線抵抗のバラつき］
上述の通り、導電層２００の２つの部分２０１（図１５）の間の配線抵抗、及び、導電層２２０の２つの部分２２１（図１７）の間の配線抵抗は、Ｘ方向において並ぶ２つの導電層２１０（図１６）の間の配線抵抗、及び、Ｘ方向において並ぶ２つの導電層２３０（図１８）の間の配線抵抗よりも大きい。
上述の通り、導電層２００の２つの部分２０１（図１５）の間の配線抵抗、及び、導電層２２０の２つの部分２２１（図１７）の間の配線抵抗は、Ｘ方向において並ぶ２つの導電層２１０（図１６）の間の配線抵抗、及び、Ｘ方向において並ぶ２つの導電層２３０（図１８）の間の配線抵抗よりも大きい。
【0234】
また、上記の様な接続構造や配線の材料等の違いに起因して、ワード線ＷＬの分割範囲ＤＵ１とワード線スイッチＷＬＳＷとの間の配線抵抗と、ワード線ＷＬの分割範囲ＤＵ２とワード線スイッチＷＬＳＷとの間の配線抵抗とで、特異な差が生じる場合がある。
【0235】
この場合、書き込み動作において、選択メモリセルＭＣのしきい値電圧が、必要以上に増大してしまう場合がある。
【0236】
［選択ワード線ＷＬＳの動作パラメータの調整］
書き込み動作における選択ワード線ＷＬＳの動作パラメータは、図３３の待ち時間Ｔｆ、及び、図３４のプログラム電圧ＶＰＧＭの初期電圧Ｖｆ（ループ回数ｎＷが１である場合のプログラム電圧ＶＰＧＭ）が含まれる。
書き込み動作における選択ワード線ＷＬＳの動作パラメータは、図３３の待ち時間Ｔｆ、及び、図３４のプログラム電圧ＶＰＧＭの初期電圧Ｖｆ（ループ回数ｎＷが１である場合のプログラム電圧ＶＰＧＭ）が含まれる。
【0237】
例えば、選択ワード線ＷＬＳが配線抵抗ＲＷの小さいワード線ＷＬ（例えば図２７のワード線ＷＬ１５７）の場合、選択ワード線ＷＬＳが配線抵抗ＲＷの中程度のワード線ＷＬ（例えば図２７のワード線ＷＬ１３５）の場合よりも、待ち時間Ｔｆを短くし、電圧Ｖｆを小さくする。また、選択ワード線ＷＬＳが配線抵抗ＲＷの大きいワード線ＷＬ（例えば図２７のワード線ＷＬ１５６）の場合、選択ワード線ＷＬＳが配線抵抗ＲＷの中程度のワード線ＷＬ（例えば図２７のワード線ＷＬ１３５）の場合よりも、待ち時間Ｔｆを長くし、電圧Ｖｆを大きくする。尚、書き込み動作における選択ワード線ＷＬＳの動作パラメータ（待ち時間Ｔｆ、電圧Ｖｆ）のいずれか一方だけを調整しても良い。この様な動作パラメータの調整により、書き込み動作において、選択ワード線ＷＬＳの配線抵抗ＲＷに応じて、選択メモリセルＭＣのしきい値電圧の増大量を抑えることが可能である。その結果、書き込み動作の信頼性が向上する。
【0238】
尚、図２７において、ワード線ＷＬの２つの分割範囲ＤＵ１，ＤＵ２のいずれか一方が書き込み対象ではなく、他方だけが書き込み対象となる場合、選択ワード線ＷＬＳにおける読み出し対象の分割範囲の配線抵抗ＲＷに応じて、選択ワード線ＷＬＳの動作パラメータ（待ち時間Ｔｆ、電圧Ｖｆ）を調整しても良い。
【0239】
【0240】
【0241】
例えば、第４実施形態に係る半導体記憶装置は、基本的には第３実施形態に係る半導体記憶装置と同様に構成されている。ただし、第４実施形態に係る書き込み動作は、第３実施形態に係る書き込み動作と異なる。第４実施形態に係る書き込み動作は、基本的には第３実施形態に係る書き込み動作と同様に実行される。
【0242】
ただし、第４実施形態に係る書き込み動作においては、タイミングｔ１３２において、選択ワード線ＷＬＳに、ベリファイ動作において最初に使用されるベリファイ電圧（図３５の例では、ベリファイ電圧ＶＶＦＹＡ）又はそれよりも小さい電圧が供給される。
【0243】
また、第４実施形態に係る書き込み動作においては、タイミングｔ１３２～タイミングｔ２３１の間に、待ち時間Ｔｅ´が設けられている。待ち時間Ｔｅ´は、例えば、選択ワード線ＷＬＳの電荷を放電するための待ち時間である。
【0244】
また、第４実施形態に係る書き込み動作においては、タイミングｔ２３１，ｔ２３３，ｔ２３５において、選択ワード線ＷＬＳに、ベリファイ電圧（図３５の例では、ベリファイ電圧ＶＶＦＹＡ，ＶＶＦＹＢ，ＶＶＦＹＣ）が供給される。
【0245】
また、第４実施形態に係る書き込み動作においては、タイミングｔ１３２～タイミングｔ２３２の間、タイミングｔ１３５～タイミングｔ２３４の間、及び、タイミングｔ１３８～タイミングｔ２３６の間に、待ち時間Ｔｂ´が設けられている。待ち時間Ｔｂ´は、例えば、ビット線ＢＬの電流を収束させるための待ち時間である。
【0246】
また、第４実施形態に係る書き込み動作においては、タイミングｔ２３２，ｔ２３４，ｔ２３６において、信号線ＢＬＣの電圧（ビット線ＢＬの電圧）を減少させる。この際、信号線ＢＬＣの電圧は、信号線ＢＬＣに接続されたクランプトランジスタ４４（図１１）がＯＮ状態のまま維持される程度の電圧に調整される。
【0247】
また、第４実施形態に係る書き込み動作においては、タイミングｔ２３２～タイミングｔ１３３の間、タイミングｔ２３４～タイミングｔ１３６の間、及び、タイミングｔ２３６～タイミングｔ１３９の間に、待ち時間Ｔｃ´が設けられている。待ち時間Ｔｃ´は、例えば、ビット線ＢＬの電流を安定させるための待ち時間である。以下、待ち時間Ｔｃ´を、「安定待ち時間」と呼ぶ場合がある。
【0248】
また、第４実施形態に係る書き込み動作においては、タイミングｔ１３３～タイミングｔ１３４の間、タイミングｔ１３６～タイミングｔ１３７の間、及び、タイミングｔ１３９～タイミングｔ１４０の間に、待ち時間Ｔｄ´が設けられている。待ち時間Ｔｄ´は、例えば、メモリセルＭＣの状態を検出するための待ち時間である。以下、待ち時間Ｔｄ´を、「センス時間」と呼ぶ場合がある。
【0249】
また、第４実施形態に係る書き込み動作においては、タイミングｔ１３５，ｔ１３８において、選択ワード線ＷＬＳに、ベリファイ動作において次に使用されるベリファイ電圧（図３５の例では、ベリファイ電圧ＶＶＦＹＢ，ＶＶＦＹＣ）又はそれよりも大きい電圧が供給される。
【0250】
また、第４実施形態に係る書き込み動作においては、タイミングｔ１３５～タイミングｔ２３３の間、及び、タイミングｔ１３８～タイミングｔ２３５の間に、待ち時間Ｔａ´が設けられている。待ち時間Ｔａ´は、例えば、選択ワード線ＷＬＳを充電するための待ち時間である。
【0251】
尚、第４実施形態に係る書き込み動作における選択ワード線ＷＬＳの動作パラメータは、ワード線ＷＬ単位で調整される。また、第４実施形態に係る書き込み動作におけるビット線ＢＬの動作パラメータは、ワード線ＷＬの分割範囲ＤＵ１，ＤＵ２単位で調整される。
【0252】
第４実施形態に係る書き込み動作における選択ワード線ＷＬＳの動作パラメータには、例えば、待ち時間Ｔａ´及び待ち時間Ｔｅ´が含まれる。また、第４実施形態に係る書き込み動作におけるビット線ＢＬの動作パラメータには、待ち時間Ｔｂ´、待ち時間Ｔｃ´及び待ち時間Ｔｄ´が含まれる。
【0253】
動作パラメータにおける待ち時間Ｔａ´を調整することにより、選択ワード線ＷＬＳの過剰な充電を抑えることが可能である。また、動作パラメータにおける待ち時間Ｔｂ´を調整することにより、選択ワード線ＷＬＳの過剰な充電の影響が打ち消される程度までビット線ＢＬの電流を抑えることが可能である。また、動作パラメータにおける待ち時間Ｔｃ´を調整することにより、選択ワード線ＷＬＳの過剰な充電の影響が打ち消される程度までセル電流を安定させることが可能である。また、動作パラメータにおける待ち時間Ｔｄ´（センス時間）を調整することにより、センスノードＳＥＮにおける電荷の減少量を、選択ワード線ＷＬＳの過剰な充電の影響が打ち消される程度まで抑えることが可能である。また、動作パラメータにおける待ち時間Ｔｅ´を調整することにより、選択ワード線ＷＬＳの過剰な放電を抑えることが可能である。
【0254】
また、書き込み動作における選択ワード線ＷＬＳの動作パラメータには、例えば、タイミングｔ１３２～ｔ２３１の間に選択ワード線ＷＬＳに供給される電圧が含まれる。この動作パラメータを調整することにより、選択ワード線ＷＬＳの過剰な放電を抑えることが可能である。
【0255】
また、書き込み動作におけるビット線ＢＬの動作パラメータには、例えば、タイミングｔ１３２～タイミングｔ２３２の間に信号線ＢＬＣに供給される電圧（ビット線ＢＬの電圧）が含まれる。この動作パラメータを調整することにより、選択ワード線ＷＬＳの過剰な放電の影響が打ち消される程度までビット線ＢＬの電流を増やすことが可能である。
【0256】
また、書き込み動作におけるビット線ＢＬの動作パラメータには、例えば、タイミングｔ１３５～タイミングｔ２３４の間、及び、タイミングｔ１３８～タイミングｔ２３６の間に信号線ＢＬＣに供給される電圧（ビット線ＢＬの電圧）が含まれる。この動作パラメータを調整することにより、選択ワード線ＷＬＳの過剰な充電の影響が打ち消される程度までビット線ＢＬの電流を抑えることが可能である。
【0257】
また、書き込み動作における選択ワード線ＷＬＳの動作パラメータには、例えば、タイミングｔ１３５～タイミングｔ２３３の間、及び、タイミングｔ１３８～タイミングｔ２３５の間に選択ワード線ＷＬＳに供給される電圧が含まれる。この動作パラメータを調整することにより、選択ワード線ＷＬＳの過剰な充電を抑えることが可能である。
【0258】
［第５実施形態］
次に、第５実施形態に係る半導体記憶装置について説明する。
次に、第５実施形態に係る半導体記憶装置について説明する。
【0259】
［メモリダイＭＤの構造］
図３６は、本実施形態に係る半導体記憶装置の構成例を示す模式的な分解斜視図である。図３６に示す通り、メモリダイＭＤは、メモリセルアレイＭＣＡ側のチップＣＭと、周辺回路ＰＣ側のチップＣＰと、を備える。
図３６は、本実施形態に係る半導体記憶装置の構成例を示す模式的な分解斜視図である。図３６に示す通り、メモリダイＭＤは、メモリセルアレイＭＣＡ側のチップＣＭと、周辺回路ＰＣ側のチップＣＰと、を備える。
【0260】
チップＣＭの上面には、図示しないボンディングワイヤに接続可能な複数の外部パッド電極ＰＸが設けられている。また、チップＣＭの下面には、複数の貼合電極ＰＩ１が設けられている。また、チップＣＰの上面には、複数の貼合電極ＰＩ２が設けられている。以下、チップＣＭについては、複数の貼合電極ＰＩ１が設けられる面を表面と呼び、複数の外部パッド電極ＰＸが設けられる面を裏面と呼ぶ。また、チップＣＰについては、複数の貼合電極ＰＩ２が設けられる面を表面と呼び、表面の反対側の面を裏面と呼ぶ。図示の例において、チップＣＰの表面はチップＣＰの裏面よりも上方に設けられ、チップＣＭの裏面はチップＣＭの表面よりも上方に設けられる。
【0261】
チップＣＭ及びチップＣＰは、チップＣＭの表面とチップＣＰの表面とが対向するよう配置される。複数の貼合電極ＰＩ１は、複数の貼合電極ＰＩ２にそれぞれ対応して設けられ、複数の貼合電極ＰＩ２に貼合可能な位置に配置される。貼合電極ＰＩ１と貼合電極ＰＩ２とは、チップＣＭとチップＣＰとを貼合し、かつ電気的に導通させるための、貼合電極として機能する。
【0262】
尚、図３６の例において、チップＣＭの角部ａ１、ａ２、ａ３、ａ４は、それぞれ、チップＣＰの角部ｂ１、ｂ２、ｂ３、ｂ４と対応する。
【0263】
図３７は、チップＣＭの構成例を示す模式的な底面図である。図３７では、貼合電極ＰＩ１等の一部の構成を省略している。図３８及び図３９は、メモリダイＭＤの一部の構成を示す模式的な断面図である。図４０は、チップＣＰの構成例を示す模式的な平面図である。図４０では、貼合電極ＰＩ２等の一部の構成を省略している。
【0264】
［チップＣＭの構造］
図３７の例において、チップＣＭは、Ｘ方向に並ぶ４つのメモリプレーンＭＰを備える。また、これら４つのメモリプレーンＭＰは、それぞれ、Ｙ方向に並ぶ複数のメモリブロックＢＬＫを備える。また、図３７の例において、複数のメモリブロックＢＬＫは、それぞれ、Ｘ方向の両端部に設けられたフックアップ領域ＲＨＵ３と、これらの間に設けられたメモリホール領域ＲＭＨ３と、を備える。また、図３７の例では、メモリホール領域ＲＭＨ３がＸ方向に２つの領域ＲＭＨ３Ｕに分割されている。これら２つの領域ＲＭＨ３ＵのＸ方向における幅は、全て同じでも良いし、同じでなくても良い。尚、２つの領域ＲＭＨ３Ｕの一方が分割範囲ＤＵ１に対応し、他方が分割範囲ＤＵ２に対応する。また、チップＣＭは、４つのメモリプレーンＭＰよりもＹ方向の一端側に設けられた周辺領域ＲＰを備える。
図３７の例において、チップＣＭは、Ｘ方向に並ぶ４つのメモリプレーンＭＰを備える。また、これら４つのメモリプレーンＭＰは、それぞれ、Ｙ方向に並ぶ複数のメモリブロックＢＬＫを備える。また、図３７の例において、複数のメモリブロックＢＬＫは、それぞれ、Ｘ方向の両端部に設けられたフックアップ領域ＲＨＵ３と、これらの間に設けられたメモリホール領域ＲＭＨ３と、を備える。また、図３７の例では、メモリホール領域ＲＭＨ３がＸ方向に２つの領域ＲＭＨ３Ｕに分割されている。これら２つの領域ＲＭＨ３ＵのＸ方向における幅は、全て同じでも良いし、同じでなくても良い。尚、２つの領域ＲＭＨ３Ｕの一方が分割範囲ＤＵ１に対応し、他方が分割範囲ＤＵ２に対応する。また、チップＣＭは、４つのメモリプレーンＭＰよりもＹ方向の一端側に設けられた周辺領域ＲＰを備える。
【0265】
尚、図示の例では、フックアップ領域ＲＨＵ３がメモリプレーンＭＰのＸ方向の両端部に設けられている。しかしながら、この様な構成は例示に過ぎず、具体的な構成は適宜調整可能である。例えば、フックアップ領域ＲＨＵ３は、メモリプレーンＭＰのＸ方向の両端部でなく、Ｘ方向の一端部に設けられていても良い。また、フックアップ領域ＲＨＵ３は、メモリプレーンＭＰのＸ方向の中央位置又は中央近傍の位置に設けられていても良い。
【0266】
チップＣＭは、例えば図３８に示す様に、基体層ＬＳＢと、基体層ＬＳＢの下方に設けられたメモリセルアレイ層ＬＭＣＡと、メモリセルアレイ層ＬＭＣＡの下方に設けられたコンタクト層ＣＨと、コンタクト層ＣＨの下方に設けられた複数の配線層Ｍ１０，Ｍ１１と、配線層Ｍ１０，Ｍ１１の上方に設けられたチップ貼合電極層ＭＢと、を備える。
【0267】
［チップＣＭの基体層ＬＳＢの構造］
例えば図３８に示す様に、基体層ＬＳＢは、メモリセルアレイ層ＬＭＣＡの上面に設けられた導電層５００と、導電層５００の上面に設けられた絶縁層５０１と、絶縁層５０１の上面に設けられた裏面配線層ＭＡと、裏面配線層ＭＡの上面に設けられた絶縁層５０２と、を備える。
例えば図３８に示す様に、基体層ＬＳＢは、メモリセルアレイ層ＬＭＣＡの上面に設けられた導電層５００と、導電層５００の上面に設けられた絶縁層５０１と、絶縁層５０１の上面に設けられた裏面配線層ＭＡと、裏面配線層ＭＡの上面に設けられた絶縁層５０２と、を備える。
【0268】
導電層５００は、例えば、リン（Ｐ）等のＮ型の不純物又はホウ素（Ｂ）等のＰ型の不純物が注入されたシリコン（Ｓｉ）等の半導体層を含んでいても良いし、タングステン（Ｗ）等の金属を含んでいても良いし、タングステンシリサイド（ＷＳｉ）等のシリサイドを含んでいても良い。
【0269】
導電層５００は、ソース線ＳＬ１，ＳＬ２（図４）の一部として機能する。導電層５００は、４つのメモリプレーンＭＰ（図３７）に対応して４つ設けられている。メモリプレーンＭＰのＸ方向及びＹ方向の端部には、導電層５００を含まない領域ＶＺが設けられている。
【0270】
絶縁層５０１は、例えば、酸化シリコン（ＳｉＯ２）等を含む。
【0271】
裏面配線層ＭＡは、複数の配線ｍａを含む。これら複数の配線ｍａは、例えば、アルミニウム（Ａｌ）等を含んでいても良い。
【0272】
複数の配線ｍａのうちの一部は、ソース線ＳＬ１，ＳＬ２（図４）の一部として機能する。この配線ｍａは、４つのメモリプレーンＭＰ（図３７）に対応して４つ設けられている。この配線ｍａは、それぞれ、導電層５００に電気的に接続されている。
【0273】
また、複数の配線ｍａのうちの一部は、外部パッド電極ＰＸとして機能する。この配線ｍａは、周辺領域ＲＰに設けられている。この配線ｍａは、導電層５００を含まない領域ＶＺにおいてメモリセルアレイ層ＬＭＣＡ中のコンタクトＣＣに接続されている。また、配線ｍａの一部は、絶縁層５０２に設けられた開口ＴＶを介してメモリダイＭＤの外部に露出する。
【0274】
絶縁層５０２は、例えば、ポリイミド等の絶縁材料からなるパッシベーション層である。
【0275】
［チップＣＭのメモリセルアレイ層ＬＭＣＡのメモリホール領域ＲＭＨ３における構造］
第５実施形態のメモリホール領域ＲＭＨ３における構造は、図１３、図２０及び図２１等を参照して説明した第１実施形態のメモリセルアレイ層ＬＭＣＡ１，ＬＭＣＡ２のメモリホール領域ＲＭＨにおける構造と同様であるため、重複する説明を省略する。この場合、図１３等の導電層１１０を図３８等の導電層５１０に置き換え、図１３等の絶縁層１０１を図３８等の絶縁層５０１に置き換え、図１３等の半導体層１２０を図３８等の半導体層５２０に置き換える。尚、第１実施形態では、ビット線ＢＬはＺ方向正側に設けられ、ソース線ＳＬ１，ＳＬ２はＺ方向負側に設けられているのに対し、第５実施形態では、ビット線ＢＬはＺ方向負側に設けられ、ソース線ＳＬ１，ＳＬ２はＺ方向正側に設けられている。
第５実施形態のメモリホール領域ＲＭＨ３における構造は、図１３、図２０及び図２１等を参照して説明した第１実施形態のメモリセルアレイ層ＬＭＣＡ１，ＬＭＣＡ２のメモリホール領域ＲＭＨにおける構造と同様であるため、重複する説明を省略する。この場合、図１３等の導電層１１０を図３８等の導電層５１０に置き換え、図１３等の絶縁層１０１を図３８等の絶縁層５０１に置き換え、図１３等の半導体層１２０を図３８等の半導体層５２０に置き換える。尚、第１実施形態では、ビット線ＢＬはＺ方向正側に設けられ、ソース線ＳＬ１，ＳＬ２はＺ方向負側に設けられているのに対し、第５実施形態では、ビット線ＢＬはＺ方向負側に設けられ、ソース線ＳＬ１，ＳＬ２はＺ方向正側に設けられている。
【0276】
［チップＣＭのメモリセルアレイ層ＬＭＣＡのフックアップ領域ＲＨＵ３における構造］
図３９に示す様に、フックアップ領域ＲＨＵ３には、複数のコンタクトＣＣが設けられている。これら複数のコンタクトＣＣは、それぞれ、Ｚ方向に延伸し、上端において導電層５１０に接続されている。
図３９に示す様に、フックアップ領域ＲＨＵ３には、複数のコンタクトＣＣが設けられている。これら複数のコンタクトＣＣは、それぞれ、Ｚ方向に延伸し、上端において導電層５１０に接続されている。
【0277】
［チップＣＭのメモリセルアレイ層ＬＭＣＡの周辺領域ＲＰにおける構造］
周辺領域ＲＰには、例えば図３８に示す様に、外部パッド電極ＰＸに対応して、複数のコンタクトＣＣが設けられている。これら複数のコンタクトＣＣは、上端において外部パッド電極ＰＸに接続されている。
周辺領域ＲＰには、例えば図３８に示す様に、外部パッド電極ＰＸに対応して、複数のコンタクトＣＣが設けられている。これら複数のコンタクトＣＣは、上端において外部パッド電極ＰＸに接続されている。
【0278】
［コンタクト層ＣＨの構造］
コンタクト層ＣＨに含まれる複数のコンタクトｃｈは、例えば、メモリセルアレイ層ＬＭＣＡ中の構成及びチップＣＰ中の構成の少なくとも一方に、電気的に接続される。
コンタクト層ＣＨに含まれる複数のコンタクトｃｈは、例えば、メモリセルアレイ層ＬＭＣＡ中の構成及びチップＣＰ中の構成の少なくとも一方に、電気的に接続される。
【0279】
コンタクト層ＣＨは、複数の配線として、複数のコンタクトｃｈを含む。これら複数のコンタクトｃｈは、例えば、窒化チタン（ＴｉＮ）等のバリア導電膜及びタングステン（Ｗ）等の金属膜の積層膜等を含んでいても良い。コンタクトｃｈは、複数の半導体層５２０に対応して設けられ、複数の半導体層５２０の下端に接続されている。
【0280】
［チップＣＭの配線層Ｍ１０，Ｍ１１の構造］
配線層Ｍ１０，Ｍ１１に含まれる複数の配線は、例えば、メモリセルアレイ層ＬＭＣＡ中の構成及びチップＣＰ中の構成の少なくとも一方に、電気的に接続される。
配線層Ｍ１０，Ｍ１１に含まれる複数の配線は、例えば、メモリセルアレイ層ＬＭＣＡ中の構成及びチップＣＰ中の構成の少なくとも一方に、電気的に接続される。
【0281】
配線層Ｍ１０は、複数の配線ｍ１０を含む。これら複数の配線ｍ１０は、例えば、窒化チタン（ＴｉＮ）等のバリア導電膜及び銅（Ｃｕ）等の金属膜の積層膜等を含んでいても良い。尚、複数の配線ｍ１０のうちの一部は、ビット線ＢＬとして機能する。ビット線ＢＬは、Ｘ方向に並びＹ方向に延伸する。
【0282】
配線層Ｍ１１は、例えば図３８に示す様に、複数の配線ｍ１１を含む。これら複数の配線ｍ１１は、例えば、窒化チタン（ＴｉＮ）等のバリア導電膜及びタングステン（Ｗ）等の金属膜の積層膜等を含んでいても良い。また、複数の配線ｍ１１は、例えば、銅（Ｃｕ）等の金属膜であっても良い。尚、配線層Ｍ１１中の配線パターンについては、後述する。
【0283】
［チップ貼合電極層ＭＢの構造］
チップ貼合電極層ＭＢに含まれる複数の配線は、例えば、メモリセルアレイ層ＬＭＣＡ中の構成及びチップＣＰ中の構成の少なくとも一方に、電気的に接続される。
チップ貼合電極層ＭＢに含まれる複数の配線は、例えば、メモリセルアレイ層ＬＭＣＡ中の構成及びチップＣＰ中の構成の少なくとも一方に、電気的に接続される。
【0284】
チップ貼合電極層ＭＢは、複数の貼合電極ＰＩ１を含む。これら複数の貼合電極ＰＩ１は、例えば、窒化チタン（ＴｉＮ）等のバリア導電膜ｐＩ１Ｂ及び銅（Ｃｕ）等の金属膜ｐＩ１Ｍの積層膜等を含んでいても良い。
【0285】
［チップＣＰの構造］
チップＣＰは、例えば図４０に示す様に、メモリプレーンＭＰに対応してＸ方向に並ぶ４つの周辺回路領域ＲＰＣを備える。これら４つの周辺回路領域ＲＰＣの、Ｘ方向における両端部には、それぞれ、ロウ制御回路領域ＲＲＣが設けられている。また、これら２つのロウ制御回路領域ＲＲＣの間には、Ｘ方向に並ぶ２つのブロックデコーダ領域ＲＢＤが設けられている。また、これら２つのブロックデコーダ領域ＲＢＤの間には、Ｘ方向及びＹ方向に並ぶ４つのセンスアンプ領域ＲＳＡが設けられている。また、図示は省略するものの、周辺回路領域ＲＰＣ中のその他の領域にも、回路が配置されている。また、チップＣＰの、周辺領域ＲＰに対向する領域には、回路領域ＲＣが設けられている。
チップＣＰは、例えば図４０に示す様に、メモリプレーンＭＰに対応してＸ方向に並ぶ４つの周辺回路領域ＲＰＣを備える。これら４つの周辺回路領域ＲＰＣの、Ｘ方向における両端部には、それぞれ、ロウ制御回路領域ＲＲＣが設けられている。また、これら２つのロウ制御回路領域ＲＲＣの間には、Ｘ方向に並ぶ２つのブロックデコーダ領域ＲＢＤが設けられている。また、これら２つのブロックデコーダ領域ＲＢＤの間には、Ｘ方向及びＹ方向に並ぶ４つのセンスアンプ領域ＲＳＡが設けられている。また、図示は省略するものの、周辺回路領域ＲＰＣ中のその他の領域にも、回路が配置されている。また、チップＣＰの、周辺領域ＲＰに対向する領域には、回路領域ＲＣが設けられている。
【0286】
ロウ制御回路領域ＲＲＣには、図９を参照して説明した複数のブロックデコーダユニットｂｌｋｄ（ブロックデコーダユニットｂｌｋｄを構成するワード線スイッチＷＬＳＷ）が設けられている。ブロックデコーダ領域ＲＢＤには、図９を参照して説明したブロックデコーダＢＬＫＤが設けられている。センスアンプ領域ＲＳＡには、図１１を参照して説明したビット線ＢＬに対応するセンスアンプＳＡ等が設けられている。回路領域ＲＣには、図示しない入出力回路が設けられている。この入出力回路は、図３８を参照して説明したコンタクトＣＣ等を介して、外部パッド電極ＰＸに接続されている。
【0287】
また、図４０には、Ｚ方向から見てフックアップ領域ＲＨＵ３（図３７）と重なる領域を、点線で示している。また、上述した様に、メモリホール領域ＲＭＨ３がＸ方向に２つの領域ＲＭＨ３Ｕに分割されている（図３７）。
【0288】
図４０の例では、ロウ制御回路領域ＲＲＣの一部が、Ｚ方向から見てフックアップ領域ＲＨＵ３（図３７）と重なる領域に設けられている。また、ロウ制御回路領域ＲＲＣの一部が、Ｚ方向から見てメモリホール領域ＲＭＨ３（図３７）と重なる領域に設けられている。また、図４０の例では、ロウ制御回路領域ＲＲＣのＸ方向における幅が、フックアップ領域ＲＨＵ３（図３７）のＸ方向における幅よりも大きい。
【0289】
また、チップＣＰは、例えば図３８に示す様に、半導体基板６００と、半導体基板６００の上方に設けられた電極層ＧＣ０と、電極層ＧＣ０の上方に設けられた配線層Ｄ１０，Ｄ１１，Ｄ１２，Ｄ１３，Ｄ１４と、配線層Ｄ１０，Ｄ１１，Ｄ１２，Ｄ１３，Ｄ１４の上方に設けられたチップ貼合電極層ＤＢと、を備える。
【0290】
図４０に示す様に、Ｘ方向に延伸する複数の一般信号スルー配線ＩＳＬが、４つのメモリプレーンＭＰに対応してＸ方向に並ぶ４つの周辺回路領域ＲＰＣに亘って設けられている。これら複数の一般信号スルー配線ＩＳＬは、例えばチップＣＰの配線層Ｄ１０～Ｄ１４に形成される。
【0291】
［チップＣＰの半導体基板６００の構造］
半導体基板６００は、例えば、ホウ素（Ｂ）等のＰ型の不純物を含むＰ型のシリコン（Ｓｉ）を含む。半導体基板６００の表面には、例えば、リン（Ｐ）等のＮ型の不純物を含むＮ型ウェル領域６００Ｎと、ホウ素（Ｂ）等のＰ型の不純物を含むＰ型ウェル領域６００Ｐと、Ｎ型ウェル領域６００Ｎ及びＰ型ウェル領域６００Ｐが設けられていない半導体基板領域６００Ｓと、絶縁領域６００Ｉと、が設けられている。Ｐ型ウェル領域６００Ｐの一部は半導体基板領域６００Ｓに設けられており、Ｐ型ウェル領域６００Ｐの一部はＮ型ウェル領域６００Ｎに設けられている。Ｎ型ウェル領域６００Ｎ、Ｎ型ウェル領域６００Ｎ及び半導体基板領域６００Ｓに設けられたＰ型ウェル領域６００Ｐ、並びに、半導体基板領域６００Ｓは、それぞれ、周辺回路ＰＣを構成する複数のトランジスタＴｒ、及び、複数のキャパシタ等の一部として機能する。
半導体基板６００は、例えば、ホウ素（Ｂ）等のＰ型の不純物を含むＰ型のシリコン（Ｓｉ）を含む。半導体基板６００の表面には、例えば、リン（Ｐ）等のＮ型の不純物を含むＮ型ウェル領域６００Ｎと、ホウ素（Ｂ）等のＰ型の不純物を含むＰ型ウェル領域６００Ｐと、Ｎ型ウェル領域６００Ｎ及びＰ型ウェル領域６００Ｐが設けられていない半導体基板領域６００Ｓと、絶縁領域６００Ｉと、が設けられている。Ｐ型ウェル領域６００Ｐの一部は半導体基板領域６００Ｓに設けられており、Ｐ型ウェル領域６００Ｐの一部はＮ型ウェル領域６００Ｎに設けられている。Ｎ型ウェル領域６００Ｎ、Ｎ型ウェル領域６００Ｎ及び半導体基板領域６００Ｓに設けられたＰ型ウェル領域６００Ｐ、並びに、半導体基板領域６００Ｓは、それぞれ、周辺回路ＰＣを構成する複数のトランジスタＴｒ、及び、複数のキャパシタ等の一部として機能する。
【0292】
［チップＣＰの電極層ＧＣ０の構造］
半導体基板６００の上面には、絶縁層６００Ｇを介して、電極層ＧＣ０が設けられている。電極層ＧＣ０は、半導体基板６００の表面と対向する複数の電極ｇｃを含む。また、半導体基板６００の各領域及び電極層ＧＣ０に含まれる複数の電極ｇｃは、それぞれ、コンタクトＣＳに接続されている。
半導体基板６００の上面には、絶縁層６００Ｇを介して、電極層ＧＣ０が設けられている。電極層ＧＣ０は、半導体基板６００の表面と対向する複数の電極ｇｃを含む。また、半導体基板６００の各領域及び電極層ＧＣ０に含まれる複数の電極ｇｃは、それぞれ、コンタクトＣＳに接続されている。
【0293】
半導体基板６００のＮ型ウェル領域６００Ｎ、Ｎ型ウェル領域６００Ｎ及び半導体基板領域６００Ｓに設けられたＰ型ウェル領域６００Ｐ、並びに、半導体基板領域６００Ｓは、それぞれ、周辺回路ＰＣを構成する複数のトランジスタＴｒのチャネル領域、及び、複数のキャパシタの一方の電極等として機能する。
【0294】
電極層ＧＣ０に含まれる複数の電極ｇｃは、それぞれ、周辺回路ＰＣを構成する複数のトランジスタＴｒのゲート電極、及び、複数のキャパシタの他方の電極等として機能する。
【0295】
コンタクトＣＳは、Ｚ方向に延伸し、下端において半導体基板６００又は電極ｇｃの上面に接続されている。コンタクトＣＳと半導体基板６００との接続部分には、Ｎ型の不純物又はＰ型の不純物を含む不純物領域が設けられている。コンタクトＣＳは、例えば、窒化チタン（ＴｉＮ）等のバリア導電膜及びタングステン（Ｗ）等の金属膜の積層膜等を含んでいても良い。
【0296】
［チップＣＰの配線層Ｄ１０，Ｄ１１，Ｄ１２，Ｄ１３，Ｄ１４の構造］
例えば図３８に示す様に、Ｄ１０，Ｄ１１，Ｄ１２，Ｄ１３，Ｄ１４に含まれる複数の配線は、例えば、メモリセルアレイ層ＬＭＣＡ中の構成及びチップＣＰ中の構成の少なくとも一方に、電気的に接続される。
例えば図３８に示す様に、Ｄ１０，Ｄ１１，Ｄ１２，Ｄ１３，Ｄ１４に含まれる複数の配線は、例えば、メモリセルアレイ層ＬＭＣＡ中の構成及びチップＣＰ中の構成の少なくとも一方に、電気的に接続される。
【0297】
配線層Ｄ１０，Ｄ１１，Ｄ１２は、それぞれ、複数の配線ｄ１０，ｄ１１，ｄ１２を含む。これら複数の配線ｄ１０，ｄ１１，ｄ１２は、例えば、窒化チタン（ＴｉＮ）等のバリア導電膜及びタングステン（Ｗ）等の金属膜の積層膜等を含んでいても良い。
【0298】
配線層Ｄ１３，Ｄ１４は、それぞれ、複数の配線ｄ１３，ｄ１４を含む。これら複数の配線ｄ１３，ｄ１４は、例えば、窒化チタン（ＴｉＮ）、窒化タンタル（ＴａＮ）、窒化タンタル（ＴａＮ）とタンタル（Ｔａ）との積層膜等のバリア導電膜及び銅（Ｃｕ）等の金属膜の積層膜等を含んでいても良い。
【0299】
［チップ貼合電極層ＤＢの構造］
チップ貼合電極層ＤＢに含まれる複数の配線は、例えば、メモリセルアレイ層ＬＭＣＡ中の構成及びチップＣＰ中の構成の少なくとも一方に、電気的に接続される。
チップ貼合電極層ＤＢに含まれる複数の配線は、例えば、メモリセルアレイ層ＬＭＣＡ中の構成及びチップＣＰ中の構成の少なくとも一方に、電気的に接続される。
【0300】
チップ貼合電極層ＤＢは、複数の貼合電極ＰＩ２を含む。これら複数の貼合電極ＰＩ２は、例えば、窒化チタン（ＴｉＮ）、窒化タンタル（ＴａＮ）、窒化タンタル（ＴａＮ）とタンタル（Ｔａ）との積層膜等のバリア導電膜ｐＩ２Ｂ及び銅（Ｃｕ）等の金属膜ｐＩ２Ｍの積層膜等を含んでいても良い。
【0301】
［配線層Ｍ１１中の配線パターン］
図９等を参照して説明した様に、ワード線ＷＬには、それぞれ、ワード線スイッチＷＬＳＷが接続される。ここで、ワード線ＷＬには、比較的大きい電圧が供給される場合があるため、ワード線スイッチＷＬＳＷとしては、高耐圧のトランジスタが使用される。ここで、高耐圧のトランジスタは比較的大きくなってしまう場合がある。この関係から、図４０を参照して説明したロウ制御回路領域ＲＲＣの面積は、比較的大きくなってしまう場合がある。
図９等を参照して説明した様に、ワード線ＷＬには、それぞれ、ワード線スイッチＷＬＳＷが接続される。ここで、ワード線ＷＬには、比較的大きい電圧が供給される場合があるため、ワード線スイッチＷＬＳＷとしては、高耐圧のトランジスタが使用される。ここで、高耐圧のトランジスタは比較的大きくなってしまう場合がある。この関係から、図４０を参照して説明したロウ制御回路領域ＲＲＣの面積は、比較的大きくなってしまう場合がある。
【0302】
ここで、ロウ制御回路領域ＲＲＣの面積がフックアップ領域ＲＨＵ３の面積よりも大きい場合、ロウ制御回路領域ＲＲＣの一部を、Ｚ方向から見てフックアップ領域ＲＨＵ３と重なる領域に設け、残りの一部を、Ｚ方向から見てメモリプレーンＭＰと重ならない領域に設けることも考えられる。しかしながら、この場合、周辺回路領域ＲＰＣ全体の面積がメモリプレーンＭＰの面積よりも大きくなってしまい、メモリダイＭＤの回路面積が増大してしまう場合がある。
【0303】
そこで、第５実施形態においては、図４０を参照して説明した様に、ロウ制御回路領域ＲＲＣの一部を、Ｚ方向から見てフックアップ領域ＲＨＵ３と重なる領域に設け、残りの一部を、Ｚ方向から見てメモリホール領域ＲＭＨ３と重なる領域に設けている。
【0304】
この様な構造を採用する場合、一部のビット線ＢＬが、Ｚ方向から見て、センスアンプ領域ＲＳＡではなく、ロウ制御回路領域ＲＲＣやブロックデコーダ領域ＲＢＤと重なる位置に設けられることとなる。
【0305】
そこで、第５実施形態においては、配線層Ｍ１１に、Ｘ方向に延伸する配線ｍ１１ａを設け、この配線ｍ１１ａを介して、一部のビット線ＢＬとセンスアンプ領域ＲＳＡ中の構成とを電気的に接続している。この様な構成によれば、ロウ制御回路領域ＲＲＣの面積の増大に伴うメモリダイＭＤの回路面積の増大を抑制して、高集積化が可能な半導体記憶装置を提供することが可能となる。
【0306】
［読み出し動作における配線抵抗のバラつき］
図４１は、図４０に示す構造をＦ－Ｆ´線に沿って切断し、矢印の方向に沿って見た模式的な断面図である。図４２は、図４０に示す構造をＧ－Ｇ´線に沿って切断し、矢印の方向に沿って見た模式的な断面図である。図４１及び図４２は、簡略化した断面図である。尚、図４１及び図４２において、図３７～図４０の構成と同一構成については同一符号を付して、重複する説明を省略する。
図４１は、図４０に示す構造をＦ－Ｆ´線に沿って切断し、矢印の方向に沿って見た模式的な断面図である。図４２は、図４０に示す構造をＧ－Ｇ´線に沿って切断し、矢印の方向に沿って見た模式的な断面図である。図４１及び図４２は、簡略化した断面図である。尚、図４１及び図４２において、図３７～図４０の構成と同一構成については同一符号を付して、重複する説明を省略する。
【0307】
図４０を参照して説明した様に、一部のビット線ＢＬは、配線層Ｍ１１中の配線ｍ１１ａを介して、センスアンプ領域ＲＳＡ中のセンスアンプＳＡと電気的に接続される。この場合、図４１に示す様に、センスアンプ領域ＲＳＡとＸ方向に近接するロウ制御回路領域ＲＲＣのワード線スイッチＷＬＳＷと、ワード線ＷＬ（以下、特定ワード線ＷＬｔという。）と、を電気的に接続する配線として、配線層Ｍ１１中の配線ｍ１１ａを使用することができず、配線層Ｄ１０，Ｄ１１，Ｄ１２中の配線ｄ１０，ｄ１１，ｄ１２を使用する必要がある。一方、図４２に示す様に、特定ワード線ＷＬｔ以外のワード線ＷＬとワード線スイッチＷＬＳＷとを電気的に接続する配線として、配線層Ｍ１１中の配線ｍ１１ａが使用される。
【0308】
ここで、ワード線ＷＬの２つの分割範囲ＤＵ１，ＤＵ２のいずれか一方（分割範囲ＤＵ１のみ、又は、分割範囲ＤＵ２のみ）が不良である場合、異なるワード線ＷＬの不良でない分割範囲を組み合わせて、読み出し対象１６ｋバイトの記憶容量が確保されることがある。この場合、特定ワード線ＷＬｔの分割範囲と、特定ワード線ＷＬｔ以外のワード線ＷＬの分割範囲とが組み合わされることもある。従って、特定ワード線ＷＬｔの分割範囲とワード線スイッチＷＬＳＷとの間の配線抵抗と、特定ワード線ＷＬｔ以外のワード線ＷＬの分割範囲とワード線スイッチＷＬＳＷとの間の配線抵抗とで、特異な差が生じる場合がある。
【0309】
尚、特定ワード線ＷＬｔの分割範囲と、特定ワード線ＷＬｔ以外のワード線ＷＬの分割範囲とが組み合わされる場合、特定ワード線ＷＬｔ又はその分割範囲を第１導電層といい、特定ワード線ＷＬｔ以外のワード線ＷＬ又はその分割範囲を第２導電層という場合がある。第１導電層は、Ｚ方向から見てセンスアンプ領域ＲＳＡと重なる導電層であり、第２導電層は、Ｚ方向から見てセンスアンプ領域ＲＳＡと重ならない導電層である。
【0310】
［動作パラメータの調整］
［読み出し動作における選択ワード線ＷＬＳの動作パラメータの調整］
第５実施形態に係る読み出し動作における選択ワード線ＷＬＳの動作パラメータは、第１実施形態（図２６）及び第２実施形態（図２９）で説明したものと同様である。即ち、読み出し動作における選択ワード線ＷＬＳの動作パラメータには、図２６の待ち時間Ｔａ、及び、図２６のタイミングｔ１０１～ｔ１０２の間に選択ワード線ＷＬＳに供給される電圧Ｖａが含まれる。また、読み出し動作における選択ワード線ＷＬＳの動作パラメータには、図２９の待ち時間Ｔｅ、及び、図２９のタイミングｔ１０２～ｔ１０３の間に選択ワード線ＷＬＳに供給される電圧Ｖｅが含まれる。
［読み出し動作における選択ワード線ＷＬＳの動作パラメータの調整］
第５実施形態に係る読み出し動作における選択ワード線ＷＬＳの動作パラメータは、第１実施形態（図２６）及び第２実施形態（図２９）で説明したものと同様である。即ち、読み出し動作における選択ワード線ＷＬＳの動作パラメータには、図２６の待ち時間Ｔａ、及び、図２６のタイミングｔ１０１～ｔ１０２の間に選択ワード線ＷＬＳに供給される電圧Ｖａが含まれる。また、読み出し動作における選択ワード線ＷＬＳの動作パラメータには、図２９の待ち時間Ｔｅ、及び、図２９のタイミングｔ１０２～ｔ１０３の間に選択ワード線ＷＬＳに供給される電圧Ｖｅが含まれる。
【0311】
【0312】
図４３のワード線ＷＬ１３５ｉ及びワード線ＷＬ１３５ｏは、異なるワード線であって、これらのワード線ＷＬ１３５ｉ，ＷＬ１３５ｏの分割範囲を組み合わせて、読み出し対象１６ｋバイトを構成している。同様に、ワード線ＷＬ１５６ｉ，ＷＬ１５６ｏの分割範囲を組み合わせて、読み出し対象１６ｋバイトを構成し、ワード線ＷＬ１５７ｉ，ＷＬ１５７ｏの分割範囲を組み合わせて、読み出し対象１６ｋバイトを構成している。尚、図４３のワード線ＷＬ１３５ｉ，１３５ｏ，ＷＬ１５６ｉ，ＷＬ１５６ｏ，ＷＬ１５７ｉ，ＷＬ１５７ｏの配線抵抗ＲＷの大きさは、図２７で説明したものと同様である。
【0313】
図４３に示す様に、各ワード線ＷＬ１３５ｉ，ＷＬ１５６ｉ，ＷＬ１５７ｉの分割範囲ＤＵ１は、それぞれ、ワード線スイッチＷＬＳＷを介してＣＧドライバ回路ＤＲＶ（１）と配線ＣＧで接続されている。また、各ワード線ＷＬ１３５ｏ，ＷＬ１５６ｏ，ＷＬ１５７ｏの分割範囲ＤＵ２は、それぞれ、ワード線スイッチＷＬＳＷを介してＣＧドライバ回路ＤＲＶ（２）と配線ＣＧで接続されている。この様に、分割範囲ＤＵ１，ＤＵ２毎にワード線スイッチＷＬＳＷが接続されている。尚、ワード線スイッチＷＬＳＷとＣＧドライバ回路ＤＲＶ（１），ＤＲＶ（２）との間には、ワード線デコーダＷＬＤ等が設けられているが（図５）、図４３においては省略している。
【0314】
ＣＧドライバ回路ＤＲＶ（１），ＤＲＶ（２）は、それぞれ、シーケンサＳＱＣからの制御信号ＳＧＬ３１，ＳＧＬ３２に従って、ワード線ＷＬ（配線ＣＧ）の分割範囲ＤＵ１，ＤＵ２に対する電圧供給動作を実行する。制御信号ＳＧＬ３１，ＳＧＬ３２は、それぞれ、図５の信号線ＶＳＥＬ１～ＶＳＥＬ６の信号を含む。
【0315】
第１実施形態（図２７）及び第２実施形態（図２９）では、選択ワード線ＷＬＳの動作パラメータ（待ち時間Ｔａ、電圧Ｖａ、待ち時間Ｔｅ、電圧Ｖｅ）は、ワード線ＷＬ単位で調整されていた。これに対し、第５実施形態（図４３）では、選択ワード線ＷＬＳの動作パラメータ（待ち時間Ｔａ、電圧Ｖａ、待ち時間Ｔｅ、電圧Ｖｅ）は、ワード線ＷＬの分割範囲ＤＵ１，ＤＵ２単位で調整される。
【0316】
例えば、選択ワード線ＷＬＳがワード線ＷＬ１５７ｉ，ＷＬ１５７ｏである場合、そのワード線ＷＬ１５７ｉの分割範囲ＤＵ１（“小”の配線抵抗ＲＷ１５７（１）の分割範囲）の動作パラメータ（待ち時間Ｔａ、電圧Ｖａ、待ち時間Ｔｅ、電圧Ｖｅ）を、ワード線ＷＬ１５７ｏの分割範囲ＤＵ２（“中”の配線抵抗ＲＷ１５７（２）の分割範囲）の動作パラメータよりも、待ち時間Ｔａを短くし、電圧Ｖａを小さくし、待ち時間Ｔｅを短くし、電圧Ｖｅを大きくする。また、選択ワード線ＷＬＳがワード線ＷＬ１５６ｉ，ＷＬ１５６ｏである場合、そのワード線ＷＬ１５６ｉの分割範囲ＤＵ１（“大”の配線抵抗ＲＷ１５６（１）の分割範囲）の動作パラメータを、ワード線ＷＬ１５６ｏの分割範囲ＤＵ２（“中”の配線抵抗ＲＷ１５６（２）の分割範囲）の動作パラメータよりも、待ち時間Ｔａを長くし、電圧Ｖａを大きくし、待ち時間Ｔｅを長くし、電圧Ｖｅを小さくする。尚、分割範囲ＤＵ１，ＤＵ２の動作パラメータ（待ち時間Ｔａ、電圧Ｖａ、待ち時間Ｔｅ、電圧Ｖｅ）のいずれか１つ又は複数を調整しても良い。この様な動作パラメータの調整により、読み出し動作において、選択ワード線ＷＬＳの分割範囲ＤＵ１，ＤＵ２の配線抵抗ＲＷに応じて、選択ワード線ＷＬＳの分割範囲ＤＵ１，ＤＵ２毎に適切な充電を行うことが可能である。
【0317】
［書き込み動作における選択ワード線ＷＬＳの動作パラメータの調整］
第５実施形態に係る書き込み動作における選択ワード線ＷＬＳの動作パラメータは、第３実施形態（図３３、図３４）及び第４実施形態（図３５）で説明したものと同様である。即ち、書き込み動作における選択ワード線ＷＬＳの動作パラメータには、図３３の待ち時間Ｔｆ、及び、図３４の電圧Ｖｆが含まれる。また、書き込み動作における選択ワード線ＷＬＳの動作パラメータには、図３５の待ち時間Ｔａ´及び待ち時間Ｔｅ´が含まれる。
第５実施形態に係る書き込み動作における選択ワード線ＷＬＳの動作パラメータは、第３実施形態（図３３、図３４）及び第４実施形態（図３５）で説明したものと同様である。即ち、書き込み動作における選択ワード線ＷＬＳの動作パラメータには、図３３の待ち時間Ｔｆ、及び、図３４の電圧Ｖｆが含まれる。また、書き込み動作における選択ワード線ＷＬＳの動作パラメータには、図３５の待ち時間Ｔａ´及び待ち時間Ｔｅ´が含まれる。
【0318】
例えば、選択ワード線ＷＬＳがワード線ＷＬ１５７ｉ，ＷＬ１５７ｏである場合、そのワード線ＷＬ１５７ｉの分割範囲ＤＵ１（“小”の配線抵抗ＲＷ１５７（１）の分割範囲）の動作パラメータ（待ち時間Ｔｆ、電圧Ｖｆ、待ち時間Ｔａ´、待ち時間Ｔｅ´）を、ワード線ＷＬ１５７ｏの分割範囲ＤＵ２（“中”の配線抵抗ＲＷ１５７（２）の分割範囲）の動作パラメータよりも、待ち時間Ｔｆを短くし、電圧Ｖｆを小さくし、待ち時間Ｔａ´を短くし、待ち時間Ｔｅ´を短くする。また、選択ワード線ＷＬＳがワード線ＷＬ１５６ｉ，ＷＬ１５６ｏである場合、そのワード線ＷＬ１５６ｉの分割範囲ＤＵ１（“大”の配線抵抗ＲＷ１５６（１）の分割範囲）の動作パラメータを、ワード線ＷＬ１５６ｏの分割範囲ＤＵ２（“中”の配線抵抗ＲＷ１５６（２）の分割範囲）の動作パラメータよりも、待ち時間Ｔｆを長くし、電圧Ｖｆを大きくし、待ち時間Ｔａ´を長くし、待ち時間Ｔｅ´を長くする。尚、分割範囲ＤＵ１，ＤＵ２の動作パラメータ（待ち時間Ｔｆ、電圧Ｖｆ、待ち時間Ｔａ´、待ち時間Ｔｅ´）のいずれか１つ又は複数を調整しても良い。この様な動作パラメータの調整により、書き込み動作において、選択ワード線ＷＬＳの分割範囲ＤＵ１，ＤＵ２の配線抵抗ＲＷに応じて、選択ワード線ＷＬＳの分割範囲ＤＵ１，ＤＵ２毎に適切な充電を行うことが可能である。
【0319】
［ビット線ＢＬ及びソース線ＳＬ１，ＳＬ２の動作パラメータの調整］
第５実施形態に係る読み出し動作におけるビット線ＢＬの動作パラメータは、第１実施形態（図２６）及び第２実施形態（図２９）で説明したものと同様である。即ち、読み出し動作におけるビット線ＢＬの動作パラメータは、図２６及び図２９の待ち時間Ｔｂ、図２６及び図２９のタイミングｔ１０４～ｔ１０５の間にビット線ＢＬに供給される電圧Ｖｂ、図２６及び図２９の待ち時間Ｔｃ、及び、図２６及び図２９の待ち時間Ｔｄが含まれる。
第５実施形態に係る読み出し動作におけるビット線ＢＬの動作パラメータは、第１実施形態（図２６）及び第２実施形態（図２９）で説明したものと同様である。即ち、読み出し動作におけるビット線ＢＬの動作パラメータは、図２６及び図２９の待ち時間Ｔｂ、図２６及び図２９のタイミングｔ１０４～ｔ１０５の間にビット線ＢＬに供給される電圧Ｖｂ、図２６及び図２９の待ち時間Ｔｃ、及び、図２６及び図２９の待ち時間Ｔｄが含まれる。
【0320】
また、第５実施形態に係る読み出し動作におけるソース線ＳＬ１，ＳＬ２の動作パラメータは、第１実施形態（図２６）及び第２実施形態（図２９）で説明したものと同様である。即ち、読み出し動作におけるソース線ＳＬ１，ＳＬ２の動作パラメータには、図２６及び図２９の待ち時間Ｔｓ、及び、図２６及び図２９のタイミングｔ１０３～ｔ１０５の間にソース線ＳＬ１，ＳＬ２に供給される電圧ＶＳが含まれる。
【0321】
図４４は、第５実施形態に係るビット線ＢＬ及びソース線ＳＬ１，ＳＬ２の動作パラメータの調整を説明するための模式的な図である。尚、図４４のワード線ＷＬ１３５ｉ，ＷＬ１３５ｏ，ＷＬ１５６ｉ，ＷＬ１５６ｏ，ＷＬ１５７ｉ，ＷＬ１５７ｏの意味は、図４３で説明したものと同様である。図４４の“８ｋ”の意味は、図２７で説明したものと同様である。また、図４４のワード線ＷＬ１３５ｉ，ＷＬ１３５ｏ，ＷＬ１５６ｉ，ＷＬ１５６ｏ，ＷＬ１５７ｉ，ＷＬ１５７ｏの配線抵抗ＲＷの大きさも、図２７で説明したものと同様である。
【0322】
図４４に示す構成は、基本的に図２８に示す構成と同様である。ただし、図４４に示す構成においては、分割範囲ＤＵ１，ＤＵ２毎にワード線スイッチＷＬＳＷが接続されている。また、第５実施形態に係るビット線ＢＬ及びソース線ＳＬ１，ＳＬ２の動作パラメータの調整は、第１実施形態及び第４実施形態に係るビット線ＢＬ及びソース線ＳＬ１，ＳＬ２の動作パラメータの調整と同様である。
【0323】
例えば、選択ワード線ＷＬＳがワード線ＷＬ１５７ｉ，ＷＬ１５７ｏである場合、そのワード線ＷＬ１５７ｉの分割範囲ＤＵ１（“小”の配線抵抗ＲＷ１５７（１）の分割範囲）のビット線ＢＬの動作パラメータ（待ち時間Ｔｂ、電圧Ｖｂ、待ち時間Ｔｃ、待ち時間Ｔｄ）を、ワード線ＷＬ１５７ｏの分割範囲ＤＵ２（“中”の配線抵抗ＲＷ１５７（２）の分割範囲）のビット線ＢＬの動作パラメータよりも、待ち時間Ｔｂを短くし、電圧Ｖｂを小さくし、待ち時間Ｔｃを長くし、待ち時間Ｔｄ（センス時間）を長くする。
【0324】
また、選択ワード線ＷＬＳがワード線ＷＬ１５６ｉ，ＷＬ１５６ｏである場合、そのワード線ＷＬ１５６ｉの分割範囲ＤＵ１（“大”の配線抵抗ＲＷ１５６（１）の分割範囲）のビット線ＢＬの動作パラメータを、ワード線ＷＬ１５６ｏの分割範囲ＤＵ２（“中”の配線抵抗ＲＷ１５６（２）の分割範囲）のビット線ＢＬの動作パラメータよりも、待ち時間Ｔｂを長くし、電圧Ｖｂを大きくし、待ち時間Ｔｃを長くし、待ち時間Ｔｄ（センス時間）を短くする。
【0325】
尚、ビット線ＢＬの動作パラメータ（待ち時間Ｔｂ、電圧Ｖｂ、待ち時間Ｔｃ、待ち時間Ｔｄ）のいずれか１つ又は複数を調整しても良い。この様な動作パラメータの調整により、読み出し動作において、選択ワード線ＷＬＳの分割範囲ＤＵ１，ＤＵ２の配線抵抗ＲＷに応じて、分割範囲ＤＵ１，ＤＵ２に属するビット線ＢＬの適切な充電及びセンス動作を行うことが可能である。その結果、読み出し動作の信頼性が向上する。
【0326】
例えば、選択ワード線ＷＬＳがワード線ＷＬ１５７ｉ，ＷＬ１５７ｏである場合、そのワード線ＷＬ１５７ｉの分割範囲ＤＵ１（“小”の配線抵抗ＲＷ１５７（１）の分割範囲）のソース線ＳＬ１の動作パラメータ（待ち時間Ｔｓ、電圧Ｖｓ）を、ワード線ＷＬ１５７の分割範囲ＤＵ２（“中”の配線抵抗ＲＷ１５７（２）の分割範囲）のソース線ＳＬ２の動作パラメータよりも、待ち時間Ｔｓを短くし、電圧Ｖｓを小さくする。
【0327】
また、選択ワード線ＷＬＳがワード線ＷＬ１５６ｉ，ＷＬ１５６ｏである場合、そのワード線ＷＬ１５６ｉの分割範囲ＤＵ１（“大”の配線抵抗ＲＷ１５６（１）の分割範囲）のソース線ＳＬ１の動作パラメータを、ワード線ＷＬ１５６ｏの分割範囲ＤＵ２（“中”の配線抵抗ＲＷ１５６（２）の分割範囲）のソース線ＳＬ２の動作パラメータよりも、待ち時間Ｔｓを長くし、電圧Ｖｓを大きくする。
【0328】
尚、ソース線ＳＬ１，ＳＬ２の動作パラメータ（待ち時間Ｔｓ、電圧Ｖｓ）の一方だけを調整しても良い。この様な動作パラメータの調整により、読み出し動作において、選択ワード線ＷＬＳの分割範囲ＤＵ１，ＤＵ２の配線抵抗ＲＷに応じて、分割範囲ＤＵ１，ＤＵ２に属するソース線ＳＬ１，ＳＬ２の適切な充電を行うことが可能である。その結果、読み出し動作の信頼性が向上する。
【0329】
［第６実施形態］
上記第１実施形態～第５実施形態では、複数のワード線ＷＬは、それぞれ、２つの分割範囲ＤＵ１，ＤＵ２に物理的又は仮想的に分割されていた。これに対し、第６実施形態では、複数のワード線ＷＬは、それぞれ、４つの分割範囲ＤＵ２１，ＤＵ２２，ＤＵ２３，ＤＵ２４に物理的又は仮想的に分割されている。
上記第１実施形態～第５実施形態では、複数のワード線ＷＬは、それぞれ、２つの分割範囲ＤＵ１，ＤＵ２に物理的又は仮想的に分割されていた。これに対し、第６実施形態では、複数のワード線ＷＬは、それぞれ、４つの分割範囲ＤＵ２１，ＤＵ２２，ＤＵ２３，ＤＵ２４に物理的又は仮想的に分割されている。
【0330】
図４５は、第６実施形態に係る選択ワード線ＷＬＳの動作パラメータの調整を説明するための模式的な図である。図４５のワード線ＷＬ１５６ｉ，ＷＬ１５６ｏ，ＷＬ１５６ｐ，ＷＬ１５６ｑは、異なる４つのワード線の分割範囲を組み合わせている。同様に、ＷＬ１５７ｉ，ＷＬ１５７ｏ，ＷＬ１５６ｐ，ＷＬ１５６ｑは、異なる４つのワード線の分割範囲を組み合わせている。
【0331】
また、図４５の“４ｋ”は、各ワード線ＷＬ１５６ｉ，ＷＬ１５６ｏ，ＷＬ１５６ｐ，ＷＬ１５６ｑ，ＷＬ１５７ｉ，ＷＬ１５７ｏ，ＷＬ１５７ｐ，ＷＬ１５７ｑの分割範囲ＤＵ２１，ＤＵ２２，ＤＵ２３，ＤＵ２４の記憶容量がそれぞれ４ｋバイトであることを示している。従って、各ワード線ＷＬ１５６ｉ，ＷＬ１５６ｏ，ＷＬ１５６ｐ，ＷＬ１５６ｑの分割範囲ＤＵ２１，ＤＵ２２，ＤＵ２３，ＤＵ２４の組み合わせには、読み出し対象４ｋバイト分の記憶容量に対応する個数のメモリセルＭＣが接続されている。また、各ワード線ＷＬ１５７ｉ，ＷＬ１５７ｏ，ＷＬ１５７ｐ，ＷＬ１５７ｑの分割範囲ＤＵ２１，ＤＵ２２，ＤＵ２３，ＤＵ２４には、読み出し対象４ｋバイト分の記憶容量に対応する個数のメモリセルＭＣが接続されている。このことから、各ワード線ＷＬ１５６ｉ，ＷＬ１５６ｏ，ＷＬ１５６ｐ，ＷＬ１５６ｑには、読み出し対象１６ｋバイト分の記憶容量に対応する個数のメモリセルＭＣが接続されている。また、各ワード線ＷＬ１５７ｉ．ＷＬ１５７ｏ，ＷＬ１５７ｐ，ＷＬ１５７ｑには、読み出し対象１６ｋバイト分の記憶容量に対応する個数のメモリセルＭＣが接続されている。尚、図４５の数値は一例であって、この様な数値に限定されるわけではない。
【0332】
図４５に示す様に、各ワード線ＷＬ１５６ｉ，ＷＬ１５６ｏ，ＷＬ１５６ｐ，ＷＬ１５６ｑの分割範囲ＤＵ２１，ＤＵ２２，ＤＵ２３，ＤＵ２４は、それぞれ、ワード線スイッチＷＬＳＷを介してＣＧドライバ回路ＤＲＶ（１），ＤＲＶ（２），ＤＲＶ（３），ＤＲＶ（４）と配線ＣＧで接続されている。また、各ワード線ＷＬ１５７ｉ，ＷＬ１５７ｏ，ＷＬ１５７ｐ，ＷＬ１５７ｑの分割範囲ＤＵ２１，ＤＵ２２，ＤＵ２３，ＤＵ２４は、それぞれ、ワード線スイッチＷＬＳＷを介してＣＧドライバ回路ＤＲＶ（１），ＤＲＶ（２），ＤＲＶ（３），ＤＲＶ（４）と配線ＣＧで接続されている。
【0333】
ＣＧドライバ回路ＤＲＶ（１），ＤＲＶ（２），ＤＲＶ（３），ＤＲＶ（４）は、それぞれ、シーケンサＳＱＣからの制御信号ＳＧＬ４１，ＳＧＬ４２，ＳＧＬ４３，ＳＧＬ４４に従って、ワード線ＷＬ（配線ＣＧ）の分割範囲ＤＵ２１，ＤＵ２２，ＤＵ２３，ＤＵ２４に対する電圧供給動作を実行する。制御信号ＳＧＬ４１，ＳＧＬ４２，ＳＧＬ４３，ＳＧＬ４４は、それぞれ、図５の信号線ＶＳＥＬ１～ＶＳＥＬ６の信号を含む。
【0334】
第６実施形態（図４５）では、選択ワード線ＷＬＳの動作パラメータ（待ち時間Ｔａ、電圧Ｖａ、待ち時間Ｔｅ、電圧Ｖｅ）は、ワード線ＷＬの分割範囲ＤＵ２１，ＤＵ２２，ＤＵ２３，ＤＵ２４単位で調整される。尚、選択ワード線ＷＬＳの動作パラメータの調整は、上述した通りであり、詳細な説明を省略する。
【0335】
図４６は、第６実施形態に係るビット線ＢＬ及びソース線ＳＬ１，ＳＬ２の動作パラメータの調整を説明するための模式的な図である。図４６に示す様に、分割範囲ＤＵ２１，ＤＵ２２，ＤＵ２３，ＤＵ２４のビット線ＢＬは、それぞれ、センスアンプモジュールＳＡＭ（１），ＳＡＭ（２），ＳＡＭ（３），ＳＡＭ（４）に接続されている。センスアンプモジュールＳＡＭ（１），ＳＡＭ（２），ＳＡＭ（３），ＳＡＭ（４）は、シーケンサＳＱＣからの制御信号ＳＧＬ５１，ＳＧＬ５２，ＳＧＬ５３，ＳＧＬ５４に従って、分割範囲ＤＵ２１，ＤＵ２２，ＤＵ２３，ＤＵ２４のビット線ＢＬに対する電圧供給動作及びセンス動作を実行する。制御信号ＳＧＬ５１，ＳＧＬ５２，ＳＧＬ５３，ＳＧＬ５４は、いずれも、信号線ＳＴＢ，ＸＸＬ，ＢＬＣ，ＢＬＳ，ＨＬＬ，ＢＬＸ，ＣＬＫＳＡ，ＬＢＰの信号を含む。
【0336】
尚、図４６においては、ソース線ドライバ回路ＳＤＲＶを省略している。ただし、分割範囲ＤＵ２１，ＤＵ２２，ＤＵ２３，ＤＵ２４に対応するソース線ＳＬ（例えばソース線ＳＬ１，ＳＬ２，ＳＬ３，ＳＬ４）は、それぞれ、ソース線ドライバ回路ＳＤＲＶ（１），ＳＤＲＶ（２），ＳＤＲＶ（３），ＳＤＲＶ（４）に接続されている。ソース線ドライバ回路ＳＤＲＶ（１），ＳＤＲＶ（２），ＳＤＲＶ（３），ＳＤＲＶ（４）は、シーケンサＳＱＣからの分割範囲ＤＵ２１，ＤＵ２２，ＤＵ２３，ＤＵ２４毎の制御信号に従って、分割範囲ＤＵ２１，ＤＵ２２，ＤＵ２３，ＤＵ２４に対応するソース線ＳＬに対する電圧供給動作を実行する。
【0337】
第６実施形態（図４６）では、ソース線ＳＬの動作パラメータ（電圧Ｖｓ）は、ワード線ＷＬの分割範囲ＤＵ２１，ＤＵ２２，ＤＵ２３，ＤＵ２４単位で調整される。尚、ソース線ＳＬの動作パラメータの調整は、上述した通りであり、詳細な説明を省略する。
【0338】
［第７実施形態］
以上の実施形態では、ＮＡＮＤフラッシュメモリに適用する例について説明した。しかしながら、本明細書において説明した技術は、例えば三次元型のＮＯＲフラッシュメモリ等、ＮＡＮＤフラッシュメモリ以外の構成にも適用可能である。
以上の実施形態では、ＮＡＮＤフラッシュメモリに適用する例について説明した。しかしながら、本明細書において説明した技術は、例えば三次元型のＮＯＲフラッシュメモリ等、ＮＡＮＤフラッシュメモリ以外の構成にも適用可能である。
【0339】
図４７は、三次元型のＮＯＲフラッシュメモリの構成例を示す模式的な回路図である。図４７に例示するＮＯＲフラッシュメモリは、複数のメモリ層ＭＬＮＯＲを備える。これら複数のメモリ層ＭＬＮＯＲは、基板と垂直な方向に並ぶ。また、これら複数のメモリ層ＭＬＮＯＲは、それぞれ、ワード線ＷＬＮＯＲと、ワード線ＷＬＮＯＲに接続された複数のメモリセルＭＣＮＯＲと、を備える。
【0340】
メモリセルＭＣＮＯＲは、図３を参照して説明したメモリセルＭＣと同様、電界効果型のトランジスタである。また、メモリセルＭＣＮＯＲは、半導体層、ゲート絶縁膜、及び、ゲート電極を備える。また、半導体層は、チャネル領域として機能する。また、ゲート絶縁膜は、電荷蓄積膜を含む。メモリセルＭＣのしきい値電圧は、電荷蓄積膜中の電荷量に応じて変化する。
【0341】
メモリセルＭＣＮＯＲのゲート電極は、ワード線ＷＬＮＯＲに接続されている。メモリセルＭＣＮＯＲのドレイン電極は、ビット線ＢＬＮＯＲに接続されている。メモリセルＭＣＮＯＲのソース電極は、ソース線ＳＬＮＯＲに接続されている。ビット線ＢＬＮＯＲ及びソース線ＳＬＮＯＲは、それぞれ、メモリ層ＭＬＮＯＲ中に設けられた複数のメモリセルＭＣＮＯＲに対応して、複数設けられている。また、ビット線ＢＬＮＯＲ及びソース線ＳＬＮＯＲは、それぞれ、複数のメモリ層ＭＬＮＯＲ中のメモリセルＭＣＮＯＲに接続されている。
【0342】
また、図４７に示す様に、複数のメモリ層ＭＬＮＯＲは、それぞれ、複数のワード線スイッチＷＬＳＷに接続されている。また、これら複数のワード線スイッチＷＬＳＷは、複数のワード線ＷＬＮＯＲに対応して設けられている。複数のワード線ＷＬＮＯＲと複数のワード線スイッチＷＬＳＷとの間の配線抵抗ＲＷは、例えば、“大”、“中”、“小”とされている。
【0343】
複数のワード線ＷＬＮＯＲは、２つの分割範囲ＤＵ１，ＤＵ２に物理的又は仮想的に分割されている。例えば、複数のワード線ＷＬＮＯＲのうち、ｋ－１番目のワード線ＷＬＮＯＲ（１）には、読み出し対象Ａｋバイト分の記憶容量に対応する個数のメモリセルＭＣＮＯＲが接続され、ワード線ＷＬＮＯＲ（２）には、読み出し対象Ｂｋバイト分の記憶容量に対応する個数のメモリセルＭＣＮＯＲが接続されている。尚、Ａ及びＢは任意の数である。従って、ｋ－１番目のワード線ＷＬＮＯＲ（１），ＷＬＮＯＲ（２）には、読み出し対象（Ａ＋Ｂ）ｋバイト分の記憶容量に対応する個数のメモリセルＭＣＮＯＲが接続されている。同様に、ｋ番目のワード線ＷＬＮＯＲ（１），ＷＬＮＯＲ（２）には、読み出し対象（Ａ＋Ｂ）ｋバイト分の記憶容量に対応する個数のメモリセルＭＣＮＯＲが接続され、ｋ＋１番目のワード線ＷＬＮＯＲ（１），ＷＬＮＯＲ（２）には、読み出し対象（Ａ＋Ｂ）ｋバイト分の記憶容量に対応する個数のメモリセルＭＣＮＯＲが接続されている。
【0344】
［三次元型のＮＯＲフラッシュメモリの動作］
図４８は、第７実施形態に係る半導体記憶装置９００の構成例を示す模式的なブロック図である。第７実施形態に係る半導体記憶装置９００は、三次元型のＮＯＲフラッシュメモリである。
図４８は、第７実施形態に係る半導体記憶装置９００の構成例を示す模式的なブロック図である。第７実施形態に係る半導体記憶装置９００は、三次元型のＮＯＲフラッシュメモリである。
【0345】
図４８に示す様に、半導体記憶装置９００は、メモリセルアレイ９０１、ロウ制御回路９０２、カラム制御回路９０３、アドレスレジスタ９０４、データバッファ９０５、入出力シフトレジスタ９０６、電圧生成回路９０７、及びシーケンサ９０８を含む。
【0346】
メモリセルアレイ９０１は、複数のメモリセルＭＣＮＯＲを含む。半導体記憶装置９００において、各メモリセルＭＣＮＯＲのゲートは、複数のワード線ＷＬＮＯＲのうち対応する１つに接続される。各メモリセルＭＣＮＯＲの電流経路の一端は、複数のビット線ＢＬＮＯＲのうち対応する１つに接続される。各メモリセルＭＣＮＯＲの電流経路の他端は、ソース線ＳＬＮＯＲに接続され、例えば、接地される。複数のメモリセルＭＣＮＯＲは、２次元アレイ状又は３次元アレイ状に、配列される。
【0347】
メモリセルＭＣＮＯＲは、電荷蓄積層を有するスタックゲート構造の電界効果トランジスタである。電荷蓄積層は、フローティングゲート電極でも良く、電荷トラップ膜でも良い。
【0348】
ロウ制御回路９０２（１）は、図４７に示す分割範囲ＤＵ１に属する複数のワード線ＷＬＮＯＲ（１）と接続され、ロウ制御回路９２０（２）は、図４７に示す分割範囲ＤＵ２に属する複数のワード線ＷＬＮＯＲ（２）と接続されている。ロウ制御回路９０２（１），９２０（２）は、複数のワード線ＷＬＮＯＲに対応する複数のワード線スイッチＷＬＳＷを備えている。ロウ制御回路９０２（１），９２０（２）は、複数のワード線ＷＬＮＯＲのうち、アドレス情報に応じたワード線を選択する。ロウ制御回路９０２（１），９０２（２）は、書き込みシーケンス、読み出しシーケンス及び消去シーケンスなどに応じて、選択されたワード線（及び非選択のワード線）に、所定の電圧を印加する。
【0349】
カラム制御回路９０３（１）は、図４７に示す分割範囲ＤＵ１に属する複数のビット線ＢＬＮＯＲと接続され、カラム制御回路９０３（２）は、図４７に示す分割範囲ＤＵ２に属する複数のビット線ＢＬＮＯＲと接続されている。カラム制御回路９０３（１），９０３（２）は、複数のビット線ＢＬＮＯＲのうち、アドレス情報に応じたビット線を選択する。カラム制御回路９０３（１），９０３（２）は、書き込みシーケンス、読み出しシーケンス及び消去シーケンスなどに応じて、選択されたビット線（及び非選択のビット線）に、所定の電圧を印加する。
【0350】
アドレスレジスタ９０４は、入出力シフトレジスタ９０６からのアドレス情報を一時的に記憶する。アドレスレジスタ９０４は、アドレス情報を、ロウ制御回路９０２（１），９０２（２）及びカラム制御回路９０３（１），９０３（２）に送る。
【0351】
データバッファ９０５は、メモリセルアレイ９０１からの読み出しデータ及び入出力シフトレジスタ９０６からの書き込みデータを一時的に記憶する。
【0352】
入出力シフトレジスタ９０６は、メモリセルアレイ９０１と半導体記憶装置９００の外部との間で転送される信号ＤＱを一時的に記憶する。信号ＤＱは、読み出しデータ、書き込みデータ、及び（または）アドレス情報などを含み得る。入出力シフトレジスタ９０６は、アドレス情報を、アドレスレジスタ９０４に送信する。入出力シフトレジスタ９０６は、書き込みデータを、データバッファ９０５に送信する。入出力シフトレジスタ９０６は、メモリセルアレイ９０１から供給された読み出しデータを、ホストコンピュータ２０に送信する。入出力シフトレジスタ９０６は、信号ＤＱのパラレル－シリアル変換を行うことができる。
【0353】
電圧生成回路９０７は、書き込みシーケンス、読み出しシーケンス及び消去シーケンスのそれぞれに用いられる複数の電圧を生成する。電圧生成回路９０７は、生成された電圧を、ロウ制御回路９０２（１），９０２（２）及びカラム制御回路９０３（１），９０３（２）などに供給する。
【0354】
シーケンサ９０８は、リセット信号ＲＥＳＥＴｎ、ホールド信号ＨＯＬＤｎ及びライトプロテクト信号Ｗｎなどの各種の制御信号に基づいて、半導体記憶装置９００全体の動作を制御する。シーケンサ９０８は、ロウ制御回路９０２（１），９０２（２）、カラム制御回路９０３（１），９０３（２）、及び電圧生成回路９０７に対して、制御信号を出力することにより、ワード線ＷＬＮＯＲ及びビット線ＢＬＮＯＲに供給する電圧、供給時間及び待ち時間を制御することが可能である。
【0355】
尚、半導体記憶装置９００は、ステータスレジスタなどの他の構成要素を含み得る。ステータスレジスタは、半導体記憶装置９００の内部の動作状況及び動作シーケンスの実行結果を示すステータス信号を、一時的に記憶する。
【0356】
この様な構成においても、ワード線ＷＬＮＯＲとワード線スイッチＷＬＳＷとの間の配線抵抗ＲＷに応じて、分割範囲ＤＵ１，ＤＵ２毎に読み出し動作及び書き込み動作における動作パラメータの調整を行う。これにより、適切な読み出し動作及び書き込み動作を実行することができる。
【0357】
［第８実施形態］
三次元型のＮＯＲフラッシュメモリの構成は、図４７を参照して説明した構成に限定されない。図４９は、三次元型のＮＯＲフラッシュメモリの他の構成例を示す模式的な回路図である。第８実施形態では、水平方向に延びるビット線ＢＬｋ－２～ＢＬｋ＋２（ｋは２以上の整数）と、ソース線ＳＬｋ－２～ＳＬｋ＋２との間に複数のメモリセルＭＣＮＯＲが並列に接続され、垂直方向に配置された複数のメモリセルＭＣＮＯＲが垂直に延びるワード線ＷＬ０～ＷＬ４によって共通に駆動されている。また、複数のワード線ＷＬ０～ＷＬ４は、２つの分割範囲ＤＵ１，ＤＵ２に物理的又は仮想的に分割されている。尚、図４９においては、ワード線スイッチを省略している。尚、図４９に示す三次元型のＮＯＲフラッシュメモリにおいても、図４８に示した構成を適用することが可能である。
三次元型のＮＯＲフラッシュメモリの構成は、図４７を参照して説明した構成に限定されない。図４９は、三次元型のＮＯＲフラッシュメモリの他の構成例を示す模式的な回路図である。第８実施形態では、水平方向に延びるビット線ＢＬｋ－２～ＢＬｋ＋２（ｋは２以上の整数）と、ソース線ＳＬｋ－２～ＳＬｋ＋２との間に複数のメモリセルＭＣＮＯＲが並列に接続され、垂直方向に配置された複数のメモリセルＭＣＮＯＲが垂直に延びるワード線ＷＬ０～ＷＬ４によって共通に駆動されている。また、複数のワード線ＷＬ０～ＷＬ４は、２つの分割範囲ＤＵ１，ＤＵ２に物理的又は仮想的に分割されている。尚、図４９においては、ワード線スイッチを省略している。尚、図４９に示す三次元型のＮＯＲフラッシュメモリにおいても、図４８に示した構成を適用することが可能である。
【0358】
この様な構成においても、ワード線ＷＬとワード線スイッチとの間の配線抵抗ＲＷに応じて、分割範囲ＤＵ１，ＤＵ２毎に読み出し動作及び書き込み動作における動作パラメータの調整を行う。これにより、適切な読み出し動作及び書き込み動作を実行することができる。
【0359】
［第９実施形態］
本明細書において説明した技術は、例えば三次元型のＤＲＡＭ等、フラッシュメモリ以外の構成にも適用可能である。
本明細書において説明した技術は、例えば三次元型のＤＲＡＭ等、フラッシュメモリ以外の構成にも適用可能である。
【0360】
図５０は、三次元型のＤＲＡＭの構成例を示す模式的な回路図である。図５０に示す様に、メモリセルアレイ１２０１は、複数のメモリ層ＭＬＤを備える。これら複数のメモリ層ＭＬＤは、基板と垂直な方向に並ぶ。また、これら複数のメモリ層ＭＬＤは、それぞれ、ビット線ＢＬＤと、ビット線ＢＬＤに接続された複数のトランジスタＴｒＤと、これら複数のトランジスタＴｒＤに接続された複数のキャパシタＣａｐと、これら複数のキャパシタＣａｐに共通に接続されたプレート線ＰＬと、を備える。トランジスタＴｒＤのソース電極は、ビット線ＢＬＤに接続されている。トランジスタＴｒＤのドレイン電極は、キャパシタＣａｐに接続されている。トランジスタＴｒＤのゲート電極は、ワード線ＷＬＤに接続されている。また、ワード線ＷＬＤ及びプレート線ＰＬは、それぞれ、複数のメモリ層ＭＬＤ中のトランジスタＴｒＤに接続されている。
【0361】
ワード線ＷＬＤにローレベル又はハイレベルの電圧が印加され、ビット線ＢＬにローレベル又はハイレベルの電圧が印加されると、トランジスタＴｒＤはオン状態又はオフ状態となる。これにより、キャパシタＣａｐに電荷が蓄積され、又は蓄積された電荷が放電される。
【0362】
ＤＲＡＭにおいては、キャパシタＣａｐに蓄積された電荷に対応付けて、データを保持する。また、ＤＲＡＭにおいては、キャパシタＣａｐに蓄積された電荷を維持するために、リフレッシュ回路によって定期的にキャパシタＣａｐの電荷をリフレッシュする処理を行う。説明の便宜上、リフレッシュ回路等は省略している。
【0363】
上記のワード線ＷＬＤは、複数の分割範囲に分割されている。尚、図５０においては、ワード線スイッチを省略している。
【0364】
図５１は、三次元型のＤＲＡＭの他の構成例を示す模式的な回路図である。図５１に示す様に、メモリセルアレイ１２０１´は、複数のメモリ層ＭＬＤ´を備える。これら複数のメモリ層ＭＬＤ´は、基板と垂直な方向に並ぶ。また、これら複数のメモリ層ＭＬＤ´は、それぞれ、ワード線ＷＬＤ´と、ワード線ＷＬＤ´に接続された複数のトランジスタＴｒＤ´と、これら複数のトランジスタＴｒＤ´に接続された複数のキャパシタＣａｐと、これら複数のキャパシタＣａｐに共通に接続されたプレート線ＰＬと、を備える。トランジスタＴｒＤ´のソース電極は、ビット線ＢＬＤ´に接続されている。トランジスタＴｒＤ´のドレイン電極は、キャパシタＣａｐに接続されている。トランジスタＴｒＤ´のゲート電極は、ワード線ＷＬＤに接続されている。また、ビット線ＢＬＤ´及びプレート線ＰＬは、それぞれ、複数のメモリ層ＭＬＤ´中のトランジスタＴｒＤ´に接続されている。
【0365】
上記のワード線ＷＬＤ´も、複数の分割範囲に分割されている。尚、図５１においては、ワード線スイッチを省略している。この様な構成においても、ワード線ＷＬＤ´とワード線スイッチとの間の配線抵抗ＲＷに応じて、複数の分割範囲毎に読み出し動作及び書き込み動作における動作パラメータの調整を行う。これにより、適切な読み出し動作及び書き込み動作を実行することができる。
【0366】
［三次元型のＤＲＡＭの動作］
図５２は、第９実施形態に係る半導体記憶装置１０００の構成例を示す模式的なブロック図である。第９実施形態に係る半導体記憶装置１０００は、三次元型のＤＲＡＭである。尚、以下の説明では、メモリセルアレイが図５０に示したメモリセルアレイ１２０１であるものとする。
図５２は、第９実施形態に係る半導体記憶装置１０００の構成例を示す模式的なブロック図である。第９実施形態に係る半導体記憶装置１０００は、三次元型のＤＲＡＭである。尚、以下の説明では、メモリセルアレイが図５０に示したメモリセルアレイ１２０１であるものとする。
【0367】
図５２に示す様に、第９実施形態の半導体記憶装置１０００は、メモリセルアレイ１２０１、入出力回路１２１０、ワード線ドライバ１２２０（１），１２２０（２）（図５２中、ＷＬＤ（１），ＷＬＤ（２）と表記する。）、ロウデコーダ１２２２、リードライトアンプ１２３３、コマンドデコーダ１２４１、センスユニット１２５０（１），１２５０（２）、カラムデコーダ１２５１、コマンドアドレス入力回路１２６０、クロック入力回路１２７１、内部クロック発生回路１２７２、及び電圧発生回路１２８０を備える。
【0368】
また、半導体記憶装置１０００は、クロック端子ＣＫ，／ＣＫ、コマンド／アドレス端子ＣＡＴ、データ端子ＤＱＴ、データマスク端子ＤＭＴ、及び電源端子ＶＰＰ，ＶＤＤ，ＶＳＳ，ＶＤＤＱ，ＶＳＳＱ等の複数の外部端子を備える。
【0369】
尚、本実施形態において、半導体記憶装置１０００におけるメモリセルアレイ１２０１以外の構成を周辺回路という場合がある。
【0370】
メモリセルアレイ１２０１は、図５０を参照して説明した構成である。上述した様に、ワード線ＷＬＤは、複数の分割範囲（例えば２つの分割範囲ＤＵ１，ＤＵ２）に物理的又は仮想的に分割されている。
【0371】
センスアンプｓａは、図５３に示す様に、メモリセルＭＣから読み出されたデータをセンスする。センスアンプｓａは、対をなすビット線ＢＬＤ（図５３のＢＬＤ－Ｔ，ＢＬＤ－Ｃ）に対応して配置される。センスユニット１２５０は、複数のセンスアンプｓａを備える。
【0372】
メモリセルアレイ１２０１内の複数のメモリセルＭＣには、それぞれメモリアドレスが対応付けられている。複数の外部端子のうち、コマンド／アドレス端子ＣＡＴは、例えばホストコンピュータ等の外部装置からメモリアドレスを受信する。コマンド／アドレス端子ＣＡＴが受信したメモリアドレスは、コマンドアドレス入力回路１２６０に伝達される。コマンドアドレス入力回路１２６０は、メモリアドレスを受信すると、デコードされたロウアドレスＸＡＤＤをロウデコーダ１２２２に送信し、デコードされたカラムアドレスＹＡＤＤをカラムデコーダ１２５１に送信する。
【0373】
また、コマンド／アドレス端子ＣＡＴは、例えばホストコンピュータ等の外部装置からコマンドを受信する。コマンド／アドレス端子ＣＡＴが受信したコマンドは、コマンドアドレス入力回路１２６０に伝達される。コマンドアドレス入力回路１２６０は、コマンドを受信すると、受信したコマンドを内部コマンドＩＣＭＤとしてコマンドデコーダ１２４１に送信する。
【0374】
コマンドデコーダ１２４１は、内部コマンドＩＣＭＤをデコードして、内部コマンドを実行するための信号を生成する回路を含む。コマンドデコーダ１２４１は、例えば活性化されたコマンドＡＣＴ及びリフレッシュコマンドＡＲＥＦをロウデコーダ１２２２に送信する。ロウデコーダ１２２２は、コマンドデコーダ１２４１から受信したコマンドＡＣＴ及びリフレッシュコマンドＡＲＥＦに従ってワード線ＷＬＤを選択する。ロウデコーダ１２２２は、選択したワード線ＷＬＤを示す信号をワード線ドライバ１２２０に送信する。
【0375】
ワード線ドライバ１２２０（１）は、分割範囲（例えばＤＵ１）の複数のワード線ＷＬＤに接続されている。ワード線ドライバ１２２０（１）は、分割範囲（例えばＤＵ２）の複数のワード線ＷＬＤに接続されている。尚、ワード線ドライバ１２２０（１），１２２０（２）を、単にワード線ドライバ１２２０と呼ぶ場合がある。ワード線ドライバ１２２０は、ロウデコーダ１２２２からの信号を受信し、その信号で指示されたワード線ＷＬＤに対してローレベル又はハイレベルの電圧を印加する。尚、ワード線ドライバ１２２０には、ワード線ＷＬＤに対応するワード線スイッチが設けられている。
【0376】
また、コマンドデコーダ１２４１は、例えばリード／ライトコマンドＲ／Ｗをカラムデコーダ１２５１に送信する。カラムデコーダ１２５１は、コマンドデコーダ１２４１から受信したリード／ライトコマンドＲ／Ｗに従ってビット線ＢＬＤを選択する。カラムデコーダ１２５１は、選択したビット線ＢＬＤを示す信号をセンスユニット１２５０に送信する。
【0377】
センスユニット１２５０（１）は、分割範囲（例えばＤＵ１）の複数のビット線ＢＬＤに接続されている。センスユニット１２５０（２）は、分割範囲（例えばＤＵ２）の複数のビット線ＢＬＤに接続されている。尚、センスユニット１２５０（１），１２５０（２）を、単にセンスユニット１２５０と呼ぶ場合がある。センスユニット１２５０は、カラムデコーダ１２５１からの信号を受信し、その信号で指示されたビット線ＢＬＤに対してローレベル又はハイレベルの電圧を印加する。
【0378】
データを読み出す際には、コマンド／アドレス端子ＣＡＴがリードコマンドとともにメモリアドレスを受信する。これにより、メモリアドレスによって指定されたメモリセルアレイ１２０１内のメモリセルＭＣからデータが読み出される。読み出しデータは、センスユニット１２５０、リードライトアンプ１２３３、及び入出力回路１２１０を介してデータ端子ＤＱＴから外部に出力される。
【0379】
データを書き込む際には、コマンド／アドレス端子ＣＡＴが書き込みコマンドとともにメモリアドレスを受信し、データ端子ＤＱＴが書き込みデータを受信する。また必要に応じて、データマスク端子ＤＭＴがデータマスクを受信する。書き込みデータは、入出力回路１２１０、リードライトアンプ１２３３、及びセンスユニット１２５０を介してメモリセルアレイ１２０１に送信される。これにより、書き込みデータは、メモリアドレスによって指定されたメモリセルＭＣに書き込まれる。
【0380】
リードライトアンプ１２３３は、読み出しデータ及び書き込みデータを一時的に保持する各種ラッチ回路を備える。
【0381】
電圧発生回路１２８０は、電源端子ＶＰＰ，ＶＤＤ，ＶＳＳから電源電圧が供給される。電圧発生回路１２８０は、電源電圧に基づいて各種の内部電圧ＶＯＤ，ＶＡＲＹ，ＶＰＥＲＩを生成する。内部電圧ＶＯＤ，ＶＡＲＹは、主にセンスアンプｓａで使用され、内部電圧ＶＰＥＲＩは、その他の周辺回路で使用される。
【0382】
また、入出力回路１２１０は、電源端子ＶＤＤＱ，ＶＳＳＱから電源電圧が供給される。電源端子ＶＤＤＱ，ＶＳＳＱには、入出力回路１２１０で発生する電源ノイズが他の回路ブロックに伝搬しないように、専用の電源電圧が供給される。尚、電源端子ＶＤＤＱ，ＶＳＳＱに供給される電源電圧は、電源端子ＶＤＤ，ＶＳＳに供給される電源電圧と同じ電圧であっても良い。
【0383】
クロック端子ＣＫ，／ＣＫには相補的な外部クロック信号が入力される。外部クロック信号はクロック入力回路１２７１に供給される。クロック入力回路１２７１は、内部クロック信号ＩＣＬＫを生成する。内部クロック信号ＩＣＬＫは、内部クロック発生回路１２７２及びコマンドデコーダ１２４１に供給される。
【0384】
内部クロック発生回路１２７２は、コマンドアドレス入力回路１２６０からのクロックイネーブルによってイネーブルされると、様々な内部クロック信号ＬＣＬＫを生成する。内部クロック信号ＬＣＬＫは、様々な内部動作のタイミングを計測するために使用される。例えば、内部クロック信号ＬＣＬＫは入出力回路１２１０に出力される。入出力回路１２１０は、入力された内部クロック信号ＬＣＬＫに基づいて、データ端子ＤＱＴからデータを送受信する。
【0385】
【0386】
図５３に示す様に、メモリセルアレイ１２０１内のメモリセルＭＣに接続されるビット線ＢＬＤ－Ｔ、及びビット線ＢＬＤ－Ｔと対をなすビット線ＢＬＤ－Ｃは、それぞれ、センスアンプ回路ｓａｃと接続される。
【0387】
センスアンプ回路ｓａｃは、トランジスタＴＲ５１～ＴＲ５４を含んでいる。トランジスタＴＲ５１，ＴＲ５３は低耐圧ＰチャネルＭＯＳトランジスタであり、トランジスタＴＲ５２，ＴＲ５４は低耐圧ＮチャネルＭＯＳトランジスタである。
【0388】
トランジスタＴＲ５１の一方の端子はセンス信号ＳＡＰが供給される信号線に接続され、トランジスタＴＲ５１の他方の端子はトランジスタＴＲ５２の一方の端子に接続される。トランジスタＴＲ５２の他方の端子はセンス信号ＳＡＮが供給される信号線に接続される。また、トランジスタＴＲ５１，ＴＲ５２の間（トランジスタＴＲ５１の他方の端子とトランジスタＴＲ５２の一方の端子の接続点）には、ビット線ＢＬＤ－Ｔが接続される。
【0389】
トランジスタＴＲ５３の一方の端子はセンス信号ＳＡＰが供給される信号線に接続され、トランジスタＴＲ５３の他方の端子はトランジスタＴＲ５４の一方の端子に接続される。トランジスタＴＲ５４の他方の端子はセンス信号ＳＡＮが供給される信号線に接続される。また、トランジスタＴＲ５３，ＴＲ５４の間（トランジスタＴＲ５３の他方の端子とトランジスタＴＲ５４の一方の端子の接続点）には、ビット線ＢＬＤ－Ｃが接続される。
【0390】
また、トランジスタＴＲ５１，ＴＲ５２のゲート端子（ゲート電極）はトランジスタＴＲ５３，ＴＲ５４の間に接続され、トランジスタＴＲ５３，ＴＲ５４のゲート端子（ゲート電極）はトランジスタＴＲ５１，ＴＲ５２の間に接続される。
【0391】
センスアンプ回路ｓａｃよりも下流側のビット線ＢＬＤ－Ｔ，ＢＬＤ－Ｃには、カラムスイッチＹＳＷが接続されている。カラムスイッチＹＳＷは、トランジスタＴＲ７１，ＴＲ７２を含んでいる。トランジスタＴＲ７１，ＴＲ７２は、低耐圧ＮチャネルＭＯＳトランジスタである。
【0392】
トランジスタＴＲ７１の一方の端子はビット線ＢＬＤ－Ｔに接続され、トランジスタＴＲ７１の他方の端子はローカル入出力線ＬＩＯＴに接続される。トランジスタＴＲ７２の一方の端子はビット線ＢＬＤ－Ｃに接続され、トランジスタＴＲ７２の他方の端子はローカル入出力線ＬＩＯＢに接続される。トランジスタＴＲ７１，ＴＲ７２のゲート端子（ゲート電極）は、カラム選択信号ＹＳが供給される信号線に接続される。
【0393】
この様に、センスアンプ回路ｓａｃは、カラムスイッチＹＳＷを介してローカル入出力線ＬＩＯＴ，ＬＩＯＢに接続される。転送ゲートＴＧは、ローカル入出力線ＬＩＯＴ，ＬＩＯＢに接続されるとともに、メイン入出力線ＭＩＯＴ，ＭＩＯＢに接続されている。転送ゲートＴＧはスイッチとして機能する。メイン入出力線ＭＩＯＴ，ＭＩＯＢは、リードライトアンプ１２３３に接続されている。
【0394】
カラムスイッチＹＳＷよりも下流側のビット線ＢＬＤ－Ｔ，ＢＬＤ－Ｃは、イコライズ回路ＥＱと接続される。イコライズ回路ＥＱは、トランジスタＴＲ８１～ＴＲ８３を含んでいる。トランジスタＴＲ８１～ＴＲ８３は、低耐圧ＮチャネルＭＯＳトランジスタである。
【0395】
トランジスタＴＲ８１の一方の端子はビット線ＢＬＤ－Ｔに接続され、トランジスタＴＲ８１の他方の端子はトランジスタＴＲ８２の一方の端子に接続される。トランジスタＴＲ８２の他方の端子はビット線ＢＬＤ－Ｃに接続される。また、トランジスタＴＲ８１，ＴＲ８２の間にはイコライズ電圧ＶＢＬＥＱが供給される電源線が接続される。イコライズ電圧ＶＢＬＥＱの大きさは、センスアンプｓａ用の電源電圧ＶＤＤＳＡの１／２である。
【0396】
トランジスタＴＲ８３の一方の端子はビット線ＢＬＤ－Ｔに接続され、トランジスタＴＲ８３の他方の端子はビット線ＢＬＤ－Ｃに接続される。トランジスタＴＲ８１～ＴＲ８３のゲート端子（ゲート電極）は、イコライズ信号ＢＬＥＱが供給される信号線に接続される。
【0397】
［センスアンプの動作］
次に、上記のセンスアンプ回路ｓａｃを含むセンスアンプｓａの動作について説明する。
次に、上記のセンスアンプ回路ｓａｃを含むセンスアンプｓａの動作について説明する。
【0398】
通常、定常状態ではイコライズ信号ＢＬＥＱがハイレベルに駆動されている。これにより、イコライズ回路ＥＱのトランジスタＴＲ８１～ＴＲ８３がオン状態になり、ビット線ＢＬＤ－Ｔ，ＢＬＤ－Ｃがプリチャージ電位にイコライズされる。
【0399】
アクティブコマンドＡＣＴが発行されると、イコライズが解除されるとともに、入力されたロウアドレスＸＡＤＤに基づいて、対応するワード線ＷＬＤがワード線ドライバ１２２０によってＶＰＰレベルに駆動される。イコライズの解除、つまりイコライズ回路ＥＱの非活性状態は、アクティブコマンドＡＣＴが発行されてからプリチャージコマンドが発行されるまで継続される。
【0400】
ワード線ＷＬＤがＶＰＰレベルに駆動され、対応するメモリセルＭＣのトランジスタＴｒＤがオン状態になる。このため、そのメモリセルＭＣのキャパシタＣａｐがビット線ＢＬＤ－Ｔ及びビット線ＢＬＤ－Ｃに接続される。その結果、メモリセルＭＣのキャパシタＣａｐの電荷に応じて、ビット線ＢＬＤ－Ｔ又はビット線ＢＬＤ－Ｃの電位がわずかに変化する。図５３の例では、ビット線ＢＬＤ－Ｔの電位がわずかに上昇した様子を示している。
【0401】
その後、所定のタイミングでセンス信号ＳＡＮ，ＳＡＰがそれぞれローレベル及びハイレベルに変化し、センスアンプ回路ｓａｃが活性化される。その結果、ビット線ＢＬＤ－Ｔ，ＢＬＤ－Ｃの電位差が増幅される。図５３の例では、ビット線ＢＬＤ－Ｃがローレベルに駆動され、ビット線ＢＬＤ－Ｔがハイレベルに駆動された様子を示している。
【0402】
次に、リードコマンドが発行されると、リードコマンドに同期して入力されたカラムアドレスＹＡＤＤに従って、対応するカラム選択信号ＹＳがハイレベルに変化する。カラム選択信号ＹＳが活性化する前の時点では、ローカル入出力線ＬＩＯＴ，ＬＩＯＢは電源電圧ＶＣＣにプリチャージされている。
【0403】
カラム選択信号ＹＳが活性化すると、カラムスイッチＹＳＷのトランジスタＴＲ７１，ＴＲ７２がオン状態になるため、ビット線ＢＬＤ－Ｔ，ＢＬＤ－Ｃが対応するローカル入出力線ＬＩＯＴ，ＬＩＯＢに接続される。その結果、ローカル入出力線ＬＩＯＴはプリチャージレベルに維持され、ローカル入出力線ＬＩＯＢはプリチャージレベルからローレベルに低下する。
【0404】
転送ゲートＴＧがオン状態になると、ローカル入出力線ＬＩＯＴ，ＬＩＯＢがメイン入出力線ＭＩＯＴ，ＭＩＯＢに接続される。その結果、メイン入出力線ＭＩＯＴはプリチャージレベルに維持され、メイン入出力線ＭＩＯＢはプリチャージレベルからローレベルに低下する。
【0405】
以上の動作により、メモリセルＭＣからデータが読み出される。
【0406】
【0407】
［ＤＲＡＭの読み出し動作における動作パラメータの調整］
ワード線ＷＬＤ（例えばワード線ＷＬＤ（１））とワード線ドライバ１２２０（ワード線スイッチ）との間の配線抵抗が大きい場合、ワード線ドライバ１２２０によってワード線ＷＬＤ（１）に印加される充電時の電圧の立ち上がりが遅くなるので（図５３）、ビット線ＢＬＤの安定待ち時間Ｔｇを長くする。一方、ワード線ＷＬＤ（例えばワード線ＷＬＤ（２））とワード線ドライバ１２２０（ワード線スイッチ）との間の配線抵抗が小さい場合、ワード線ドライバ１２２０によってワード線ＷＬＤに印加される充電時の電圧の立ち上がりが速くなるので（図５３）、ビット線ＢＬＤの安定待ち時間Ｔｇを短くする。
ワード線ＷＬＤ（例えばワード線ＷＬＤ（１））とワード線ドライバ１２２０（ワード線スイッチ）との間の配線抵抗が大きい場合、ワード線ドライバ１２２０によってワード線ＷＬＤ（１）に印加される充電時の電圧の立ち上がりが遅くなるので（図５３）、ビット線ＢＬＤの安定待ち時間Ｔｇを長くする。一方、ワード線ＷＬＤ（例えばワード線ＷＬＤ（２））とワード線ドライバ１２２０（ワード線スイッチ）との間の配線抵抗が小さい場合、ワード線ドライバ１２２０によってワード線ＷＬＤに印加される充電時の電圧の立ち上がりが速くなるので（図５３）、ビット線ＢＬＤの安定待ち時間Ｔｇを短くする。
【0408】
［三次元型のＤＲＡＭの構造例］
次に、三次元型のＤＲＡＭの構造例について説明する。
次に、三次元型のＤＲＡＭの構造例について説明する。
【0409】
【0410】
例えば図５５に示す様に、メモリセルアレイ１２０１は、Ｚ方向に交互に並ぶ複数のメモリ層ＭＬＤ及び酸化シリコン（ＳｉＯ２）等の絶縁層７０１を備える。また、これら複数のメモリ層ＭＬＤ及び絶縁層７０１の上方には、酸化シリコン（ＳｉＯ２）等の絶縁層７０５が設けられている。
【0411】
図５４に示す様に、メモリ層ＭＬＤは、メモリセル領域ＲＭＣに設けられ、Ｙ方向に交互に並ぶ複数のキャパシタ構造７１０及び酸化シリコン（ＳｉＯ２）等の絶縁層７０２を備える。キャパシタ構造７１０は、電極７１１，７１２と、これらの間に設けられた絶縁層７１３と、を備える。
【0412】
電極７１１は、キャパシタＣａｐの一方の電極として機能する。電極７１１は、Ｘ方向に延伸する。電極７１１のＸ方向における一端部は、プレート線ＰＬに接続されている。電極７１１，７１２は、例えば、ポリシリコン（Ｐｏｌｙ-Ｓｉ）、タングステン（Ｗ）、窒化タングステン（ＷＮ）、珪化タングステン（ＷＳｉ）、窒化珪化タングステン（ＷＳｉＮ）、モリブデン（Ｍｏ）、窒化モリブデン（ＭｏＮ）、イリジウム（Ｉｒ）、酸化イリジウム（ＩｒＯ）、ルテニウム（Ｒｕ）、酸化ルテニウム（ＲｕＯ）、窒化タンタル（ＴａＮ）、窒化チタン（ＴｉＮ）、窒化珪化チタン（ＴｉＳｉＮ）、窒化ルテニウムチタン（ＲｕＴｉＮ）等を含んでいても良いし、その他の導電性の材料を含んでいても良いし、複数の導電性の材料の積層膜を含んでいても良い。
【0413】
尚、プレート線ＰＬは、Ｙ方向及びＺ方向に延伸し、複数のメモリ層ＭＬＤをＸ方向に分断する。プレート線ＰＬのＸ方向における一方側及び他方側の側面は、それぞれ、複数のメモリ層ＭＬＤ及び複数のキャパシタ構造７１０に対応する複数の電極７１１に接続されている。プレート線ＰＬは、例えば、電極７１１と同様の材料を含んでいても良い。
【0414】
電極７１２は、キャパシタＣａｐの他方の電極として機能する。電極７１２は、電極７１１の外周面（上下面及びＹ方向の両側面）に対向し、電極７１１の外周面に沿ってＸ方向に延伸する。電極７１２のＸ方向における一端部は、後述する半導体層７２１に接続されている。電極７１２は、例えば、電極７１１と同様の材料を含んでいても良い。
【0415】
絶縁層７１３は、電極７１１，７１２の間に設けられている。絶縁層７１３は、電極７１１，７１２を絶縁する。絶縁層７１３は、例えば、酸化アルミニウム（ＡｌＯ）、酸化ジルコニウム（ＺｒＯ）、酸化ハフニウム（ＨｆＯ）、酸化ニオブ（ＮｂＯ）、酸化タンタル（ＴａＯ）、チタン酸バリウムストロンチウム（ＢＳＴ）、チタン酸ジルコン酸鉛（ＰＺＴ）、タンタル酸ビスマス酸ストロンチウム（ＳＢＴ）又はその他の絶縁性の金属酸化物を含んでいても良いし、その他の絶縁性の材料を含んでいても良いし、ＺｒＨｆＯ、ＺｒＡｌＯ、ＺｒＮｂＯ等これらの混合物であってもよい。また、絶縁層７１３は、酸化ジルコニウム、酸化アルミニウム、酸化ジルコニウムの積層膜（ＺＡＺ）、ＺｒＨｆＯ、ＺｒＡｌＯ、ＺｒＮｂＯの積層膜等、複数の絶縁性の材料の積層膜を含んでいても良い。また、絶縁層７１３は、強誘電体であっても良い。
【0416】
また、図５４に示す様に、メモリ層ＭＬＤは、ワード線接続領域ＲＷＬに設けられ、Ｙ方向に並ぶ複数のトランジスタ構造７２０を備える。トランジスタ構造７２０は、半導体層７２１を備える。また、ワード線接続領域ＲＷＬには、導電層７２２と、この導電層７２２の外周面に設けられた絶縁層７２３と、が設けられる。
【0417】
半導体層７２１は、トランジスタＴｒＤのチャネル領域等として機能する。半導体層７２１は、Ｘ方向に延伸する。半導体層７２１は、例えば、シリコン（Ｓｉ）、ゲルマ（Ｇｅ）、炭素（Ｃ）、酸化亜鉛錫（ＺｎＳｎＯ：一般に“ＺＴＯ”と呼ばれる）、酸化インジウム亜鉛（ＩｎＺｎＯ：一般に“ＩＺＯ”と呼ばれる）、酸化インジウムガリウム亜鉛（ＩｎＧａＺｎＯ：一般に“ＩＧＺＯ”と呼ばれる）、酸化インジウムガリウムシリコン（ＩｎＧａＳｉＯ：一般に“ＩＧＳＯ”と呼ばれる）、酸化インジウムタングステン（ＩｎＷＯ：一般に“ＩＷＯ”と呼ばれる）、又はその他の半導体材料を含んでいても良いし、複数の半導体材料の積層膜を含んでいても良い。
【0418】
導電層７２２は、Ｚ方向に並ぶ複数のトランジスタＴｒＤのゲート電極、及び、ワード線ＷＬＤとして機能する。導電層７２２は、Ｙ方向に並ぶ複数のトランジスタ構造７２０に対応して、複数設けられている。導電層７２２は、例えば、ポリシリコン（Ｐｏｌｙ-Ｓｉ）、タングステン（Ｗ）、窒化タングステン（ＷＮ）、珪化タングステン（ＷＳｉ）、窒化珪化タングステン（ＷＳｉＮ）、モリブデン（Ｍｏ）、窒化モリブデン（ＭｏＮ）、イリジウム（Ｉｒ）、酸化イリジウム（ＩｒＯ）、ルテニウム（Ｒｕ）、酸化ルテニウム（ＲｕＯ）、窒化タンタル（ＴａＮ）、窒化チタン（ＴｉＮ）、窒化珪化チタン（ＴｉＳｉＮ）、窒化ルテニウムチタン（ＲｕＴｉＮ）等を含んでいても良いし、その他の導電性の材料を含んでいても良いし、複数の導電性の材料の積層膜を含んでいても良い。
【0419】
絶縁層７２３は、トランジスタＴｒＤのゲート絶縁膜として機能する。絶縁層７２３は、導電層７２２の外周面を覆う部分と、半導体層７２１及び導電層７２２の間に設けられた部分と、を備える。絶縁層７２３は、半導体層７２１と導電層７２２とを絶縁する。絶縁層７２３は、例えば、酸化アルミニウム（ＡｌＯ）、酸化ジルコニウム（ＺｒＯ）、酸化ハフニウム（ＨｆＯ）、酸化ニオブ（ＮｂＯ）、酸化タンタル（ＴａＯ）、チタン酸バリウムストロンチウム（ＢＳＴ）、チタン酸ジルコン酸鉛（ＰＺＴ）、タンタル酸ビスマス酸ストロンチウム（ＳＢＴ）又はその他の絶縁性の金属酸化物を含んでいても良いし、その他の絶縁性の材料を含んでいても良いし、ＺｒＨｆＯ、ＺｒＡｌＯ、ＺｒＮｂＯ等これらの混合物であってもよい。絶縁層７２３は、複数の絶縁性の材料の積層膜を含んでいても良い。絶縁層７２３は、例えば、絶縁層７１３と同様の材料を含んでいても良い。
【0420】
また、図５４に示す様に、メモリ層ＭＬＤは、ワード線接続領域ＲＷＬに設けられ、Ｘ方向に並び、Ｙ方向に延伸する２つの導電層７３０を備える。また、Ｘ方向に並ぶ２つの導電層７３０の間には、酸化シリコン（ＳｉＯ２）等の絶縁層７０３が設けられている。
【0421】
導電層７３０は、ビット線ＢＬとして機能する。導電層７３０は、例えば、ポリシリコン（Ｐｏｌｙ-Ｓｉ）、タングステン（Ｗ）、窒化タングステン（ＷＮ）、珪化タングステン（ＷＳｉ）、窒化珪化タングステン（ＷＳｉＮ）、モリブデン（Ｍｏ）、窒化モリブデン（ＭｏＮ）、イリジウム（Ｉｒ）、酸化イリジウム（ＩｒＯ）、ルテニウム（Ｒｕ）、酸化ルテニウム（ＲｕＯ）、窒化タンタル（ＴａＮ）、窒化チタン（ＴｉＮ）、窒化珪化チタン（ＴｉＳｉＮ）、窒化ルテニウムチタン（ＲｕＴｉＮ）等を含んでいても良いし、その他の導電性の材料を含んでいても良いし、窒化チタン（ＴｉＮ）及びタングステン（Ｗ）の積層膜等、複数の導電性の材料の積層膜を含んでいても良い。
【0422】
また、図５４に示す様に、メモリ層ＭＬＤは、ビット線接続領域ＲＢＬに設けられ、Ｘ方向に延伸する導電層７４０を備える。また、導電層７４０のＹ方向の側面には、酸化シリコン（ＳｉＯ２）等の絶縁層７０４が設けられている。
【0423】
図５４の例において、導電層７４０は、導電層７３０のＹ方向の端部に接続されている。導電層７４０は、例えば、導電層７３０と同様の材料を含んでいても良い。尚、図５４の例において、Ｘ方向に並ぶ複数の導電層７４０は、メモリセル領域ＲＭＣ毎に電気的に独立している。
【0424】
この様な構成においても、ワード線ＷＬＤとワード線スイッチとの間の配線抵抗ＲＷに応じて、複数の分割範囲毎に読み出し動作及び書き込み動作における動作パラメータの調整を行う。これにより、適切な読み出し動作及び書き込み動作を実行することができる。
【0425】
［その他の実施形態］
以上、第１実施形態～第９実施形態に係る半導体記憶装置について説明した。しかしながら、以上において説明した様な構成及び動作はあくまでも例示に過ぎず、具体的な構成及び動作は適宜調整可能である。
以上、第１実施形態～第９実施形態に係る半導体記憶装置について説明した。しかしながら、以上において説明した様な構成及び動作はあくまでも例示に過ぎず、具体的な構成及び動作は適宜調整可能である。
【0426】
例えば、第１実施形態～第５実施形態及び第７実施形態～第９実施形態では、ワード線ＷＬを２つの分割範囲ＤＵ１，ＤＵ２に分割し、第６実施形態では、ワード線ＷＬを４つの分割範囲ＤＵ１～ＤＵ４に分割していた。しかしながら、ワード線ＷＬを３つの分割範囲、５つ以上の分割範囲に分割しても良い。
【0427】
また、例えば、第１実施形態～第９実施形態では、複数の分割範囲は同じ大きさ（メモリセルＭＣの個数）の範囲としていたが、複数の分割範囲はそれぞれ異なる大きさの範囲としても良い。
【0428】
また、本実施形態において、ワード線ＷＬ（分割範囲ＤＵ１，ＤＵ２）とワード線スイッチＷＬＳＷとの間における配線（コンタクトＣＣを含む）の材料、配線の幅、配線の長さ、配線の高さ、ワード線ＷＬの充電方向の差、プレーンの位置などの少なくとも一部が異なることによって、配線抵抗ＲＷの抵抗値が異なる。
【0429】
また、一般的に、読み出し動作及び書き込み動作は、ページＰＧを実行単位として実行される。この場合、例えば、１つのワード線ＷＬの複数の分割範囲でページＰＧが構成されても良く、また、複数のワード線（例えば、ワード線ＷＬｉ，ＷＬｏ）の分割範囲（例えば、ワード線ＷＬｉの分割範囲ＤＵ１、ワード線ＷＬｏの分割範囲ＤＵ２）でページＰＧが構成されても良い。また、異なるブロックのワード線（例えば、ブロック（１）のワード線ＷＬｉ、ブロック（２）のワード線ＷＬｏ）の分割範囲（例えばワード線ＷＬｉの分割範囲ＤＵ１、ワード線ＷＬｏの分割範囲ＤＵ２）でページＰＧが構成されても良い。また、異なるプレーンの所定ブロックのワード線（例えば、プレーン（１）のブロック（１１）のワード線ＷＬｉ、プレーン（２）のブロック（２１）のワード線ＷＬｏ）の分割範囲（例えばワード線ＷＬｉの分割範囲ＤＵ１、ワード線ＷＬｏの分割範囲ＤＵ２）でページＰＧが構成されても良い。この様な構成においても、分割範囲毎に動作パラメータの調整を行うことが可能である。
【0430】
例えば、第１実施形態～第４実施形態に係るメモリセルアレイＭＣＡは、図１３を参照して説明した様に、Ｚ方向に並ぶ２つのメモリセルアレイ層ＬＭＣＡ１，ＬＭＣＡ２を備えていた。また、メモリセルアレイ層ＬＭＣＡ１に含まれる複数の導電層１１０のうち、一部の導電層２００（図１５）はＸ方向に並ぶ２つの部分２０１及びこれらに接続された部分２０２を備え、これよりも上方にはＸ方向に並ぶ一対の導電層２１０の組（図１６）が設けられていた。また、メモリセルアレイ層ＬＭＣＡ２に含まれる複数の導電層１１０のうち、一部の導電層２２０（図１７）はＸ方向に並ぶ２つの部分２２１及びこれらに接続された部分２２２を備え、これよりも上方にはＸ方向に並ぶ一対の導電層２３０の組（図１８）が設けられていた。
【0431】
しかしながら、この様な構成はあくまでも例示に過ぎず、具体的な構成は適宜調整可能である。
【0432】
例えば、第１実施形態～第４実施形態に係るメモリセルアレイＭＣＡにおいては、メモリセルアレイ層ＬＭＣＡ２を省略しても良い。この様な場合、メモリセルアレイ層ＬＭＣＡ１は、ドレイン側選択ゲート線ＳＧＤ等として機能する複数の導電層１１０（図１９）を備えていても良い。
【0433】
また、例えば、第１実施形態～第４実施形態に係るメモリセルアレイＭＣＡにおいては、メモリセルアレイ層ＬＭＣＡ１とメモリセルアレイ層ＬＭＣＡ２との間に１以上のメモリセルアレイ層を設けても良い。この様なメモリセルアレイ層は、それぞれ、複数の導電層１１０を含んでいても良い。また、これら複数の導電層１１０の一部は、Ｘ方向に並ぶ２つの部分及びこれらに接続された部分を備えていても良い。また、これよりも上方には、Ｘ方向に並ぶ一対の導電層１１０が設けられていても良い。
【0434】
また、例えば、以上の例では、メモリトランジスタとして、ゲート絶縁膜に、絶縁性又は導電性の電荷蓄積部を含む構成を例示した。しかしながら、この様な構成はあくまでも例示に過ぎず、メモリトランジスタのゲート絶縁膜に含まれる構成は、適宜調整可能である。例えば、メモリトランジスタとして、ゲート絶縁膜に強誘電体を含む構成を採用しても良い。
【0435】
また、例えば、以上の例では、メモリセルアレイＭＣＡの構成として、複数のメモリトランジスタを有する構成を例示した。しかしながら、この様な構成はあくまでも例示に過ぎず、具体的な構成は適宜調整可能である。例えば、メモリセルアレイＭＣＡの構成として、メモリトランジスタ以外を有する構成を採用しても良い。
【0436】
また、例えば、メモリセルアレイＭＣＡは、ＳＲＡＭ（Static Random Access Memory）でも良い。ＳＲＡＭは、２つのＣＭＯＳインバータを備える。一方の入力端子は他方の出力端子に接続され、一方の出力端子は他方の入力端子に接続される。
【0437】
また、メモリセルアレイＭＣＡは、ＭＲＡＭ（Magnetoresistive Random Access Memory）又はＳＴＴ－ＭＲＡＭ（Spin Transfer Torque MRAM）等の磁気抵抗メモリでも良い。ＭＲＡＭ及びＳＴＴ－ＭＲＡＭは、一対の強磁性膜と、トンネル絶縁膜と、を含む。一対の強磁性膜は、対向配置される。トンネル絶縁膜は、一対の強磁性膜の間に設けられる。強磁性膜は、書き込み動作に応じてその磁化方向が変化する。
【0438】
また、メモリセルアレイＭＣＡは、ＲｅＲＡＭ（Resistive Random Access Memory）等の抵抗変化メモリでも良い。ＲｅＲＡＭは、一対の電極と、金属酸化物等と、を含む。金属酸化物等は、一対の電極の間に設けられる。金属酸化物等には、書き込み動作に応じて酸素欠陥等のフィラメントが形成される。一対の電極は、この酸素欠陥等のフィラメントを介して導通し、又は、切り離される。
【0439】
また、メモリセルアレイＭＣＡは、ＰＣＲＡＭ（Phase Change Random Access Memory）又はＰＣＭ（Phase Change Memory）等の相変化メモリでも良い。相変化メモリは、ＧｅＳｂＴｅ等のカルコゲナイド膜を含んでいても良い。カルコゲナイド膜の結晶状態は、書き込み動作に応じて変化するものでも良い。
【0440】
［その他］
本発明のいくつかの実施形態を説明したが、これらの実施形態は例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【0441】
１１０，２００，２１０，２２０，２３０，５１０，７２２…導電層（ワード線）、１２０，５２０，７２１…半導体層、１３０…ゲート絶縁膜、ＷＬ…ワード線、ＢＬ…ビット線、ＤＵ１，ＤＵ２，ＤＵ３，ＤＵ４…分割範囲。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
【図28A】
【図28B】
【図29】
【図30】
【図31】
【図32】
【図33】
【図34】
【図35】
【図36】
【図37】
【図38】
【図39】
【図40】
【図41】
【図42】
【図43】
【図44】
【図45】
【図46】
【図47】
【図48】
【図49】
【図50】
【図51】
【図52】
【図53】
【図54】
【図55】