特開 2023-163540 半導体装置及び半導体装置の製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2023163540

(43)【公開日】2023-11-10

(54)【発明の名称】半導体装置及び半導体装置の製造方法

(51)【国際特許分類】

   H01L 21/822 20060101AFI20231102BHJP

   H01L 21/768 20060101ALI20231102BHJP

   H01L 21/3213 20060101ALN20231102BHJP

【ＦＩ】

H01L27/04 P

H01L27/04 C

H01L21/90 A

H01L21/88 D

【審査請求】未請求

【請求項の数】10

【出願形態】ＯＬ

(21)【出願番号】P 2022074506

(22)【出願日】2022-04-28

(71)【出願人】

【識別番号】302062931

【氏名又は名称】ルネサスエレクトロニクス株式会社

(74)【代理人】

【識別番号】110001195

【氏名又は名称】弁理士法人深見特許事務所

(72)【発明者】

【氏名】平岩 英治

【テーマコード（参考）】

5F033

5F038

【Ｆターム（参考）】

5F033HH08

5F033HH09

5F033HH22

5F033HH25

5F033HH32

5F033HH33

5F033JJ19

5F033KK08

5F033KK09

5F033KK33

5F033PP15

5F033QQ08

5F033QQ11

5F033QQ48

5F033RR04

5F033SS11

5F033VV09

5F033VV10

5F033WW02

5F033XX00

5F033XX33

5F038AC05

5F038AC18

5F038AR07

5F038AR08

5F038AR16

5F038EZ15

(57)【要約】

【課題】層間絶縁膜の厚さを増加させることなく抵抗膜とＭＩＭ容量素子を１つの層間絶縁膜内に配置することが可能な半導体装置を提供する。
【解決手段】半導体装置は、層間絶縁膜と、層間絶縁膜内に配置されている抵抗膜、下部電極膜及び上部電極膜とを備える。層間絶縁膜は、第１層と、第２層と、第３層とを有する。抵抗膜及び下部電極膜は、第１層上に配置されている。抵抗膜及び下部電極膜は、同一材料により形成されている。上部電極膜は、第２層を介在させて下部電極膜と対向している。第３層は、抵抗膜、下部電極膜及び上部電極膜を覆っている。
【選択図】図１

【特許請求の範囲】

【請求項1】

層間絶縁膜と、
前記層間絶縁膜内に配置されている抵抗膜、下部電極膜及び上部電極膜とを備え、
前記層間絶縁膜は、第１層と、第２層と、第３層とを有し、
前記抵抗膜及び前記下部電極膜は、前記第１層上に配置されており、
前記抵抗膜及び前記下部電極膜は、同一材料により形成されており、
前記上部電極膜は、前記第２層を介在させて前記下部電極膜と対向しており、
前記第３層は、前記抵抗膜、前記下部電極膜及び前記上部電極膜を覆っている、半導体装置。

【請求項2】

前記第２層は、前記第３層と前記下部電極膜との間に介在されている、請求項１に記載の半導体装置。

【請求項3】

第１配線層と、
第２配線層と、
第１ビアプラグと、
第２ビアプラグとをさらに備え、
前記第１層は、前記第１配線層を覆っており、
前記第１層中には、前記第１ビアプラグが埋め込まれている第１ビアホールが形成されており、
前記下部電極膜は、前記第１ビアプラグにより前記第１配線層に電気的に接続されており、
前記第２配線層は、前記第３層上に配置されており、
前記第３層中には、前記第２ビアプラグが埋め込まれている第２ビアホールが形成されており、
前記上部電極膜は、前記第２ビアプラグにより前記第２配線層に電気的に接続されている、請求項１に記載の半導体装置。

【請求項4】

前記抵抗膜は、金属材料により形成されている、請求項１に記載の半導体装置。

【請求項5】

前記金属材料は、シリコンクロム、炭素が導入されているシリコンクロム、ニクロム及び窒化タンタルからなる群から選択される少なくとも１つを含有している、請求項４に記載の半導体装置。

【請求項6】

前記上部電極膜は、窒化チタンにより形成されている、請求項１に記載の半導体装置。

【請求項7】

前記層間絶縁膜の厚さは、６５０ｎｍ以上である、請求項１に記載の半導体装置。

【請求項8】

層間絶縁膜の第１層を形成する工程と、
前記第１層上に第１膜を形成する工程と、
前記第１層上に前記層間絶縁膜の第２層を形成する工程と、
前記第２層上に第２膜を形成する工程と、
前記第２膜をパターンニングして上部電極膜を形成する工程と、
前記第１膜をパターンニングして抵抗膜及び下部電極膜を形成する工程と、
前記抵抗膜、前記下部電極膜及び前記上部電極膜を覆うように前記層間絶縁膜の第３層を形成する工程とを備え、
前記下部電極膜及び前記上部電極膜は、前記第２層を介在させて互いに対向している、半導体装置の製造方法。

【請求項9】

前記第２膜のパターンニングが行われた後であって前記第１膜のパターンニングが行われる前に、前記第１膜上に前記第２層が残存している、請求項８に記載の半導体装置の製造方法。

【請求項10】

前記第１膜のパターンニングには、ドライエッチングが用いられる、請求項８に記載の半導体装置の製造方法。

【発明の詳細な説明】

【技術分野】

【0001】

本開示は、半導体装置及び半導体装置の製造方法に関する。

【背景技術】

【0002】

例えば特開２０１１－１５５１９２号公報（特許文献１）には、半導体装置が記載されている。特許文献１に記載の半導体装置は、配線層と、層間絶縁膜と、金属抵抗膜と、ビアプラグとを有している。層間絶縁膜は、第１層と、第２層とを有している。第１層は、配線層を覆っている。金属抵抗膜は、第１層上に配置されている。第２層は、金属抵抗膜を覆っている。ビアプラグは、第１層に形成されているビアホール中に埋め込まれることにより、配線層に電気的に接続されている。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】特開２０１１－１５５１９２号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

ＭＩＭ（Metal Insulator Metal）容量素子は、下部電極膜と、下部電極膜と対向配置されている上部電極膜とを有している。このようなＭＩＭ容量素子と特許文献１に記載の半導体装置が有している金属抵抗膜とを１つの層間絶縁膜内に配置しようとすると、層間絶縁膜の厚さが増加してしまう。その他の課題及び新規な特徴は、本明細書の記載及び添付図面から明らかになるであろう。

【課題を解決するための手段】

【0005】

本開示の半導体装置は、層間絶縁膜と、層間絶縁膜内に配置されている抵抗膜、下部電極膜及び上部電極膜とを備えている。層間絶縁膜は、第１層と、第２層と、第３層とを有する。抵抗膜及び下部電極膜は、第１層上に配置されている。抵抗膜及び下部電極膜は、同一材料により形成されている。上部電極膜は、第２層を介在させて下部電極膜と対向している。第３層は、抵抗膜、下部電極膜及び上部電極膜を覆っている。

【発明の効果】

【0006】

本開示の半導体装置によると、層間絶縁膜の厚さを増加させることなく抵抗膜とＭＩＭ容量素子を１つの層間絶縁膜内に配置することが可能である。

【図面の簡単な説明】

【0007】

【図1】半導体装置ＤＥＶの断面図である。

【図2】半導体装置ＤＥＶの製造工程図である。

【図3】層間絶縁膜形成工程Ｓ１を説明する断面図である。

【図4】第１配線層形成工程Ｓ２を説明する断面図である。

【図5】第１層形成工程Ｓ３を説明する断面図である。

【図6】第１ビアプラグ形成工程Ｓ４を説明する断面図である。

【図7】第１膜形成工程Ｓ５を説明する断面図である。

【図8】第２層形成工程Ｓ６を説明する断面図である。

【図9】第２膜形成工程Ｓ７を説明する断面図である。

【図10】第２膜パターンニング工程Ｓ８を説明する断面図である。

【図11】第１膜パターンニング工程Ｓ９を説明する断面図である。

【図12】第３層形成工程Ｓ１０を説明する断面図である。

【図13】第２ビアプラグ形成工程Ｓ１１を説明する断面図である。

【図14】半導体装置ＤＥＶ１の断面図である。

【図15】半導体装置ＤＥＶ１の製造工程図である。

【図16】第１配線層形成工程Ｓ１３を説明する断面図である。

【図17】第２層形成工程Ｓ１４を説明する断面図である。

【図18】第１ビアプラグ形成工程Ｓ１５を説明する断面図である。

【図19】抵抗膜形成工程Ｓ１６を説明する断面図である。

【図20】第３層形成工程Ｓ１７を説明する断面図である。

【図21】第２ビアプラグ形成工程Ｓ１８を説明する断面図である。

【図22】半導体装置ＤＥＶ２の断面図である。

【発明を実施するための形態】

【0008】

本開示の実施形態の詳細を、図面を参照しながら説明する。以下の図面では、同一又は相当する部分に同一の参照符号を付し、重複する説明は繰り返さないものとする。実施形態に係る半導体装置を、半導体装置ＤＥＶとする。

【0009】

（半導体装置ＤＥＶの構成）
以下に、半導体装置ＤＥＶの構成を説明する。

【0010】

図１は、半導体装置ＤＥＶの断面図である。図１に示されるように、半導体装置ＤＥＶは、層間絶縁膜ＩＬＤ１及び層間絶縁膜ＩＬＤ２と、配線層ＷＬ１及び配線層ＷＬ２と、ビアプラグＶＰ１、ビアプラグＶＰ２、ビアプラグＶＰ３及びビアプラグＶＰ４と、抵抗膜ＲＦと、下部電極膜ＬＥＦと、上部電極膜ＵＥＦとを有している。

【0011】

層間絶縁膜ＩＬＤ１は、図示しない配線層を覆っている。層間絶縁膜ＩＬＤ１は、例えばシリコン酸化物（ＳｉＯ_２）により形成されている。配線層ＷＬ１は、層間絶縁膜ＩＬＤ１上に配置されている。配線層ＷＬ１は、例えばアルミニウム（Ａｌ）又はアルミニウム合金により形成されている。配線層ＷＬ１は、例えばセミグローバル配線として用いられる配線層である。すなわち、配線層ＷＬ１の厚さは層間絶縁膜ＩＬＤ１よりも下層にある配線層の厚さよりも大きく、配線層ＷＬ１における配線ピッチは層間絶縁膜ＩＬＤ１よりも下層にある配線層における配線ピッチよりも大きい。

【0012】

層間絶縁膜ＩＬＤ２は、例えばシリコン酸化物により形成されている。層間絶縁膜ＩＬＤ２は、第１層ＩＬＤ２ａと、第２層ＩＬＤ２ｂと、第３層ＩＬＤ２ｃとを有している。

【0013】

第１層ＩＬＤ２ａは、配線層ＷＬ１を覆うように層間絶縁膜ＩＬＤ１上に配置されている。第１層ＩＬＤ２ａには、ビアホールＶＨ１とビアホールＶＨ２とが形成されている。ビアホールＶＨ１及びビアホールＶＨ２は、第１層ＩＬＤ２ａを厚さ方向に沿って貫通している。ビアホールＶＨ１及びビアホールＶＨ２からは、配線層ＷＬ１が露出している。

【0014】

ビアプラグＶＰ１及びビアプラグＶＰ２は、それぞれ、ビアホールＶＨ１及びビアホールＶＨ２に埋め込まれている。ビアプラグＶＰ１の下端及びビアプラグＶＰ２の下端は、配線層ＷＬ１に電気的に接続されている。ビアプラグＶＰ１及びビアプラグＶＰ２は、例えばタングステン（Ｗ）により形成されている。

【0015】

抵抗膜ＲＦ及び下部電極膜ＬＥＦは、第１層ＩＬＤ２ａ上に配置されている。抵抗膜ＲＦは、ビアプラグＶＰ１の上端に電気的に接続されている。下部電極膜ＬＥＦは、ビアプラグＶＰ２の上端に電気的に接続されている。これにより、抵抗膜ＲＦ及び下部電極膜ＬＥＦは、配線層ＷＬ１に電気的に接続されている。抵抗膜ＲＦ及び下部電極膜ＬＥＦは、同一材料により形成されている。抵抗膜ＲＦ及び下部電極膜ＬＥＦは、例えば金属材料により形成されている。この金属材料は、例えばシリコンクロム（ＳｉＣｒ）、炭素（Ｃ）の導入されているシリコンクロム（ＳｉＣｒＣ）、ニクロム（ＮｉＣｒ）及び窒化タンタル（ＴａＮ）からなる群から選択される少なくとも１つを含有している。

【0016】

上部電極膜ＵＥＦは、第２層ＩＬＤ２ｂを介在させて下部電極膜ＬＥＦ上に配置されている。下部電極膜ＬＥＦは、例えば、窒化チタン（ＴｉＮ）により形成されている。下部電極膜ＬＥＦ、上部電極膜ＵＥＦ及び第２層ＩＬＤ２ｂは、ＭＩＭ容量素子を構成している。このＭＩＭ容量素子は、層間絶縁膜ＩＬＤ２内に配置されている。第２層ＩＬＤ２ｂの厚さは、第１層ＩＬＤ２ａの厚さ及び第３層ＩＬＤ２ｃの厚さよりも小さい。

【0017】

第３層ＩＬＤ２ｃは、抵抗膜ＲＦ、下部電極膜ＬＥＦ及び上部電極膜ＵＥＦを覆っている。第２層ＩＬＤ２ｂは、好ましくは、抵抗膜ＲＦ及び下部電極膜ＬＥＦと第３層ＩＬＤ２ｃとの間に介在されている。これにより、第２層ＩＬＤ２ｂと第３層ＩＬＤ２ｃとの界面に沿って下部電極膜ＬＥＦと上部電極膜ＵＥＦとの間の電流リークが生じることを抑制可能である。

【0018】

第３層ＩＬＤ２ｃには、ビアホールＶＨ３が形成されている。ビアホールＶＨ３は、第３層ＩＬＤ２ｃを厚さ方向に沿って貫通している。ビアホールＶＨ３からは、上部電極膜ＵＥＦが露出している。ビアプラグＶＰ３は、ビアホールＶＨ３に埋め込まれている。ビアプラグＶＰ３の下端は、上部電極膜ＵＥＦに電気的に接続されている。ビアプラグＶＰ３は、例えばタングステンにより形成されている。

【0019】

層間絶縁膜ＩＬＤ２（第１層ＩＬＤ２ａ、第２層ＩＬＤ２ｂ及び第３層ＩＬＤ２ｃ）には、ビアホールＶＨ４が形成されている。ビアホールＶＨ４は、層間絶縁膜ＩＬＤ２を厚さ方向に沿って貫通している。ビアホールＶＨ４からは配線層ＷＬ１が露出している。ビアプラグＶＰ４は、ビアホールＶＨ４に埋め込まれている。ビアプラグＶＰ４の下端は、配線層ＷＬ１に電気的に接続されている。ビアプラグＶＰ４は、例えばタングステンにより形成されている。

【0020】

配線層ＷＬ２は、層間絶縁膜ＩＬＤ２上（第３層ＩＬＤ２ｃ上）に配置されている。配線層ＷＬ２は、例えばアルミニウム又はアルミニウム合金により形成されている。配線層ＷＬ２は、例えばグローバル配線として用いられる配線層である。すなわち、配線層ＷＬ２の厚さは配線層ＷＬ１の厚さよりも大きく、配線層ＷＬ２における配線ピッチは配線層ＷＬ１における配線ピッチよりも大きい。配線層ＷＬ２は、ビアプラグＶＰ３の上端に電気的に接続されている。これにより、配線層ＷＬ２は、上部電極膜ＵＥＦに電気的に接続されている。配線層ＷＬ２は、ビアプラグＶＰ４の上端に接続されている。これにより、配線層ＷＬ２は、配線層ＷＬ１に電気的に接続されている。

【0021】

層間絶縁膜ＩＬＤ２の厚さを、厚さＴとする。厚さＴは、好ましくは、６５０ｎｍ以上である。厚さＴは、配線層ＷＬ１と配線層ＷＬ２との間にある層間絶縁膜ＩＬＤ２の厚さである。なお、抵抗膜ＲＦの厚さ及び下部電極膜ＬＥＦの厚さは５ｎｍ程度であり、第２層ＩＬＤ２ｂの厚さは５０ｎｍ程度である。また、上部電極膜ＵＥＦの厚さは、例えば５０ｎｍ以上８０ｎｍ以下である。

【0022】

（半導体装置ＤＥＶの製造方法）
以下に、半導体装置ＤＥＶの製造方法を説明する。

【0023】

図２は、半導体装置ＤＥＶの製造工程図である。図２に示されているように、半導体装置ＤＥＶの製造方法は、層間絶縁膜形成工程Ｓ１と、第１配線層形成工程Ｓ２と、第１層形成工程Ｓ３と、第１ビアプラグ形成工程Ｓ４と、第１膜形成工程Ｓ５と、第２層形成工程Ｓ６と、第２膜形成工程Ｓ７と、第２膜パターンニング工程Ｓ８と、第１膜パターンニング工程Ｓ９とを有している。半導体装置ＤＥＶの製造方法は、さらに、第３層形成工程Ｓ１０と、第２ビアプラグ形成工程Ｓ１１と、第２配線層形成工程Ｓ１２とをさらに有している。なお、層間絶縁膜ＩＬＤ１よりも下層にある構造は従来公知の方法により形成されればよいため、ここでは説明を省略している。

【0024】

図３は、層間絶縁膜形成工程Ｓ１を説明する断面図である。層間絶縁膜形成工程Ｓ１では、図３に示されるように、層間絶縁膜ＩＬＤ１が形成される。層間絶縁膜形成工程Ｓ１では、第１に、例えばＣＶＤ（Chemical Vapor Deposition）により、層間絶縁膜ＩＬＤ１の構成材料が成膜される。第２に、例えばＣＭＰ（Chemical Vapor Deposition）により、成膜された層間絶縁膜ＩＬＤ１の構成材料が平坦化される。

【0025】

図４は、第１配線層形成工程Ｓ２を説明する断面図である。図４に示されるように、第１配線層形成工程Ｓ２では、配線層ＷＬ１が形成される。第１配線層形成工程Ｓ２では、第１に、配線層ＷＬ１の構成材料が例えばスパッタリングにより層間絶縁膜ＩＬＤ１上に成膜される。第２に、成膜された配線層ＷＬ１の構成材料の上に、レジストパターンが形成される。レジストパターンは、フォトレジストを露光及び現像することにより形成される。第３に、レジストパターンをマスクとするドライエッチングにより、成膜された配線層ＷＬ１の構成材料がパターンニングされる。

【0026】

図５は、第１層形成工程Ｓ３を説明する断面図である。図５に示されるように、第１層形成工程Ｓ３では、第１層ＩＬＤ２ａが形成される。第１層形成工程Ｓ３では、第１に、第１層ＩＬＤ２ａの構成材料が例えばＣＶＤにより層間絶縁膜ＩＬＤ１上に成膜される。第２に、成膜された第１層ＩＬＤ２ａの構成材料が、例えばＣＭＰにより平坦化される。

【0027】

図６は、第１ビアプラグ形成工程Ｓ４を説明する断面図である。第１ビアプラグ形成工程Ｓ４では、図６に示されるように、ビアプラグＶＰ１及びビアプラグＶＰ２が形成される。第１ビアプラグ形成工程Ｓ４では、第１に、第１層ＩＬＤ２ａにビアホールＶＨ１及びビアホールＶＨ２が形成される。ビアホールＶＨ１及びビアホールＶＨ２は、第１層ＩＬＤ２ａ上に形成されたレジストパターンをマスクとするドライエッチングにより形成される。レジストパターンは、フォトレジストを露光及び現像することにより形成される。第２に、例えばＣＶＤにより、ビアホールＶＨ１中及びビアホールＶＨ２中にビアプラグＶＰ１の構成材料及びビアプラグＶＰ２の構成材料がそれぞれ埋め込まれる。第３に、例えばＣＭＰにより、ビアホールＶＨ１からはみ出したビアプラグＶＰ１の構成材料及びビアホールＶＨ２からはみ出したビアプラグＶＰ２の構成材料が除去される。

【0028】

図７は、第１膜形成工程Ｓ５を説明する断面図である。図７に示されるように、第１膜形成工程Ｓ５では、第１層ＩＬＤ２ａ上に第１膜ＦＦが成膜される。第１膜ＦＦは、抵抗膜ＲＦの構成材料により形成されている膜である。第１膜ＦＦは、例えばスパッタリングにより形成される。図８は、第２層形成工程Ｓ６を説明する断面図である。図８に示されるように、第２層形成工程Ｓ６では、第１膜ＦＦ上に第２層ＩＬＤ２ｂが形成される。第２層ＩＬＤ２ｂは、例えばＣＶＤにより形成される。図９は、第２膜形成工程Ｓ７を説明する断面図である。図９に示されるように、第２膜形成工程Ｓ７では、第２膜ＳＦが形成される。第２膜ＳＦは、上部電極膜ＵＥＦの構成材料により形成されている膜である。第２膜ＳＦは、例えばスパッタリングにより形成される。

【0029】

図１０は、第２膜パターンニング工程Ｓ８を説明する断面図である。図１０に示されるように、第２膜パターンニング工程Ｓ８では、第２膜ＳＦがパターンニングされることにより、上部電極膜ＵＥＦが形成される。第２膜パターンニング工程Ｓ８では、第１に、第２膜ＳＦ上にレジストパターンが形成される。レジストパターンは、フォトレジストを露光及び現像することにより形成される。第２に、レジストパターンをマスクとするドライエッチングにより、第２膜ＳＦがパターンニングされる。

【0030】

この際、レジストパターンにより覆われていない第２膜ＳＦの下方にある第２層ＩＬＤ２ｂもエッチングされるが、この第２層ＩＬＤ２ｂは、完全に除去されないことが好ましい。すなわち、第２膜パターンニング工程Ｓ８の終了後でも、第２層ＩＬＤ２ｂが第１膜ＦＦを覆っていることが好ましい。

【0031】

図１１は、第１膜パターンニング工程Ｓ９を説明する断面図である。図１１に示されるように、第１膜パターンニング工程Ｓ９では、第１膜ＦＦがパターンニングされることにより、抵抗膜ＲＦ及び下部電極膜ＬＥＦが形成される。第２膜パターンニング工程Ｓ８では、第１に、第１膜ＦＦ上（より具体的には、第２膜パターンニング工程Ｓ８のエッチング後に残存した第２層ＩＬＤ２ｂ上）にレジストパターンが形成される。レジストパターンは、フォトレジストを露光及び現像することにより形成される。第２に、レジストパターンをマスクとするドライエッチングにより、第１膜ＦＦがパターンニングされる。

【0032】

図１２は、第３層形成工程Ｓ１０を説明する断面図である。図１２に示されるように、第３層形成工程Ｓ１０では、抵抗膜ＲＦ、下部電極膜ＬＥＦ及び上部電極膜ＵＥＦを覆うように第３層ＩＬＤ２ｃが形成される。第３層形成工程Ｓ１０では、第１に、第３層ＩＬＤ２ｃの構成材料が、例えばＣＶＤにより成膜される。第２に、成膜された第３層ＩＬＤ２ｃの構成材料が、例えばＣＭＰにより平坦化される。

【0033】

図１３は、第２ビアプラグ形成工程Ｓ１１を説明する断面図である。図１３に示されるように、第２ビアプラグ形成工程Ｓ１１では、ビアプラグＶＰ３及びビアプラグＶＰ４が形成される。第２ビアプラグ形成工程Ｓ１１では、第１に、第３層ＩＬＤ２ｃにビアホールＶＨ３が形成されるとともに、層間絶縁膜ＩＬＤ２にビアホールＶＨ４が形成される。ビアホールＶＨ３及びビアホールＶＨ４は、層間絶縁膜ＩＬＤ２上に形成されたレジストパターンをマスクとするドライエッチングにより形成される。レジストパターンは、フォトレジストを露光及び現像することにより形成される。

【0034】

第２に、例えばＣＶＤにより、ビアホールＶＨ３中及びビアホールＶＨ４中にビアプラグＶＰ３の構成材料及びビアプラグＶＰ４の構成材料がそれぞれ埋め込まれる。第３に、例えばＣＭＰにより、ビアホールＶＨ３からはみ出したビアプラグＶＰ３の構成材料及びビアホールＶＨ４からはみ出したビアプラグＶＰ４の構成材料が除去される。

【0035】

第２配線層形成工程Ｓ１２では、配線層ＷＬ２が形成される。第２配線層形成工程Ｓ１２では、第１に、配線層ＷＬ２の構成材料が例えばスパッタリングにより層間絶縁膜ＩＬＤ２上に成膜される。第２に、成膜された配線層ＷＬ２の構成材料の上に、レジストパターンが形成される。レジストパターンは、フォトレジストを露光及び現像することにより形成される。第３に、レジストパターンをマスクとするドライエッチングにより、成膜された配線層ＷＬ２の構成材料がパターンニングされる。以上により、図１に示される構造の半導体装置ＤＥＶが形成される。

【0036】

（半導体装置ＤＥＶの効果）
以下に、半導体装置ＤＥＶの効果を、比較例１に係る半導体装置及び比較例に係る半導体装置と対比しながら説明する。比較例１に係る半導体装置を半導体装置ＤＥＶ１とし、比較例２に係る半導体装置を半導体装置ＤＥＶ２とする。

【0037】

図１４は、半導体装置ＤＥＶ１の断面図である。図１４に示されるように、半導体装置ＤＥＶ１は、層間絶縁膜ＩＬＤ１及び層間絶縁膜ＩＬＤ２と、配線層ＷＬ１及び配線層ＷＬ２と、ビアプラグＶＰ１、ビアプラグＶＰ３及びビアプラグＶＰ４と、抵抗膜ＲＦと、上部電極膜ＵＥＦとを有している。

【0038】

半導体装置ＤＥＶ１では、層間絶縁膜ＩＬＤ２が、第１層ＩＬＤ２ｄと、第２層ＩＬＤ２ｅと、第３層ＩＬＤ２ｆとを有している。半導体装置ＤＥＶ１では、上部電極膜ＵＥＦが第１層ＩＬＤ２ｄを介在させて配線層ＷＬ１上に配置されている。すなわち、半導体装置ＤＥＶ１では、配線層ＷＬ１がＭＩＭ容量素子の下部電極膜として機能している。第２層ＩＬＤ２ｅは、配線層ＷＬ１及び上部電極膜ＵＥＦを覆っている。なお、第１層ＩＬＤ２ｄは、配線層ＷＬ１と第２層ＩＬＤ２ｅとの間に介在されている。

【0039】

半導体装置ＤＥＶ１では、抵抗膜ＲＦが第２層ＩＬＤ２ｅ上に配置されている。第１層ＩＬＤ２ｄ及び第２層ＩＬＤ２ｅには、ビアホールＶＨ５が形成されている。ビアホールＶＨ５にビアプラグＶＰ１が埋め込まれることにより、抵抗膜ＲＦと配線層ＷＬ１が電気的に接続されている。第３層ＩＬＤ２ｆは、抵抗膜ＲＦを覆っている。第２層ＩＬＤ２ｅ及び第３層ＩＬＤ２ｆには、ビアホールＶＨ６が形成されている。ビアホールＶＨ６にビアプラグＶＰ３が埋め込まれることにより、上部電極膜ＵＥＦと配線層ＷＬ２が電気的に接続されている。

【0040】

図１５は、半導体装置ＤＥＶ１の製造工程図である。図１５に示されるように、半導体装置ＤＥＶ１の製造方法は、層間絶縁膜形成工程Ｓ１と、第１配線層形成工程Ｓ１３と、第２層形成工程Ｓ１４と、第１ビアプラグ形成工程Ｓ１５と、抵抗膜形成工程Ｓ１６と、第３層形成工程Ｓ１７と、第２ビアプラグ形成工程Ｓ１８と、第２配線層形成工程Ｓ１２とを有している。

【0041】

図１６は、第１配線層形成工程Ｓ１３を説明する断面図である。図１６に示されるように、第１配線層形成工程Ｓ１３では、配線層ＷＬ１、第１層ＩＬＤ２ｄ及び上部電極膜ＵＥＦが形成される。第１配線層形成工程Ｓ１３では、第１に、配線層ＷＬ１、第１層ＩＬＤ２ｄ及び上部電極膜ＵＥＦの構成材料が、順次成膜される。第２に、上部電極膜ＵＥＦの構成材料の上に形成されたレジストパターンをマスクとするドライエッチングにより上部電極膜ＵＥＦの構成材料がパターンニングされ、上部電極膜ＵＥＦが形成される。ドライエッチングが行われた後において、配線層ＷＬ１の構成材料の上には、第１層ＩＬＤ２ｄが残存している。第３に、第１層ＩＬＤ２ｄ上に形成されたレジストパターンをマスクとするドライエッチングにより配線層ＷＬ１の構成材料がパターンニングされ、配線層ＷＬ１が形成される。

【0042】

図１７は、第２層形成工程Ｓ１４を説明する断面図である。図１７に示されるように、第２層形成工程Ｓ１４では、配線層ＷＬ１及び上部電極膜ＵＥＦを覆うように第２層ＩＬＤ２ｅの構成材料を成膜するとともに、成膜された第２層ＩＬＤ２ｅの構成材料をＣＭＰ等で平坦化することにより、第２層ＩＬＤ２ｅが形成される。図１８は、第１ビアプラグ形成工程Ｓ１５を説明する断面図である。図１８に示されるように、第１ビアプラグ形成工程Ｓ１５では、第１層ＩＬＤ２ｄ及び第２層ＩＬＤ２ｅにビアホールＶＨ５が形成されるとともに、ビアホールＶＨ５にビアプラグＶＰ１が埋め込まれる。

【0043】

図１９は、抵抗膜形成工程Ｓ１６を説明する断面図である。図１９に示されるように、抵抗膜形成工程Ｓ１６では、第２層ＩＬＤ２ｅ上に抵抗膜ＲＦが形成される。抵抗膜ＲＦは、抵抗膜ＲＦの構成材料を成膜するとともに、レジストパターンをマスクとするドライエッチングで成膜された抵抗膜ＲＦの構成材料をパターンニングすることにより形成される。図２０は、第３層形成工程Ｓ１７を説明する断面図である。第３層形成工程Ｓ１７では、図２０に示されるように、抵抗膜ＲＦを覆うように第３層ＩＬＤ２ｆが形成される。

【0044】

図２１は、第２ビアプラグ形成工程Ｓ１８を説明する断面図である。図２１に示されるように、第２ビアプラグ形成工程Ｓ１８では、第１に、第２層ＩＬＤ２ｅ及び第３層ＩＬＤ２ｆにビアホールＶＨ５が形成されるとともに、層間絶縁膜ＩＬＤ２にビアホールＶＨ４が形成される。第２に、ビアプラグＶＰ３及びビアプラグＶＰ４が、それぞれ、ビアホールＶＨ５及びビアホールＶＨ４に埋め込まれる。この後に第２配線層形成工程Ｓ１２が行われることにより、図１４に示される構造の半導体装置ＤＥＶ１が形成される。

【0045】

半導体装置ＤＥＶ１では、第１ビアプラグ形成工程Ｓ１５においてビアホールＶＨ１からはみ出したビアプラグＶＰ１の構成材料がＣＭＰ等により除去される際に、第２層ＩＬＤ２ｅが削れ、第２層ＩＬＤ２ｅから上部電極膜ＵＥＦが露出したり、上部電極膜ＵＥＦが消失したりしてしまうことがある。

【0046】

また、半導体装置ＤＥＶ１では、抵抗膜形成工程Ｓ１６において、抵抗膜ＲＦの構成材料がドライエッチングによりパターンニングされる。抵抗膜ＲＦの構成材料であるシリコンクロム、ニクロム、窒化タンタル等はドライエッチングが難しい（ドライエッチングの際に層間絶縁膜ＩＬＤ２の構成材料であるシリコン酸化物との選択比が確保しにくい）材料であるため、抵抗膜ＲＦの構成材料をパターンニングする際に、第２層ＩＬＤ２ｅも大きく掘り下げられることになる。その結果、上部電極膜ＵＥＦの露出、上部電極膜ＵＥＦの消失、上部電極膜ＵＥＦへのダメージ等が発生してしまうことがある。

【0047】

このような問題を解消するには、第２層ＩＬＤ２ｅの厚さを増加させる必要がある。層間絶縁膜ＩＬＤ２の厚さを増加させることなく第２層ＩＬＤ２ｅの厚さを増加させるためには、第３層ＩＬＤ２ｆの厚さを減少させる必要がある。しかしながら、第３層ＩＬＤ２ｆの厚さを減少させると、第２ビアプラグ形成工程Ｓ１８においてビアホールＶＨ５からはみ出したビアプラグＶＰ３の構成材料及びビアホールＶＨ４からはみ出したビアプラグＶＰ４の構成材料をＣＭＰ等で除去する際に、第３層ＩＬＤ２ｆから抵抗膜ＲＦが露出したり抵抗膜ＲＦが消失したりしてしまうことがある。このように、半導体装置ＤＥＶ１では、層間絶縁膜ＩＬＤ２の厚さを大きくして第２層ＩＬＤ２ｅの厚さ及び第３層ＩＬＤ２ｆの厚さを確保する必要がある。

【0048】

なお、層間絶縁膜ＩＬＤ２の厚さが増加されると、容量パラメータが変更され、回路ＩＰの再設計が必要となる。また、層間絶縁膜ＩＬＤ２の厚さが増加されるとビアプラグＶＰ４の幅が増加されるため、それに合わせて配線層ＷＬ１における配線ピッチも増加させる必要がある。

【0049】

他方で、半導体装置ＤＥＶでは、上部電極膜ＵＥＦの構成材料がドライエッチングの容易な材料であるため、第２層ＩＬＤ２ｂの厚さが小さくても第２膜パターンニング工程Ｓ８におけるドライエッチングの際に下部電極膜ＬＥＦ（第１膜ＦＦ）の露出や下部電極膜ＬＥＦへのダメージが生じにくい。そのため、半導体装置ＤＥＶでは、層間絶縁膜ＩＬＤ２の厚さを増加させずとも第３層ＩＬＤ２ｃの厚さを確保でき、第２ビアプラグ形成工程Ｓ１１が行われる際に上部電極膜ＵＥＦが露出ないし消失することが抑制可能である。このように、半導体装置ＤＥＶによると、層間絶縁膜ＩＬＤ２の厚さを増加させることなくＭＩＭ容量素子を層間絶縁膜ＩＬＤ２内に配置することが可能である。

【0050】

図２２は、半導体装置ＤＥＶ２の断面図である。図２２に示されるように、半導体装置ＤＥＶ２は、層間絶縁膜ＩＬＤ１及び層間絶縁膜ＩＬＤ２と、配線層ＷＬ１及び配線層ＷＬ２と、ビアプラグＶＰ３、ビアプラグＶＰ４及びビアプラグＶＰ５と、抵抗膜ＲＦと、上部電極膜ＵＥＦとを有している。

【0051】

半導体装置ＤＥＶ２では、層間絶縁膜ＩＬＤ２が第１層ＩＬＤ２ｇと第２層ＩＬＤ２ｈとを有している。半導体装置ＤＥＶ２では、抵抗膜ＲＦ及び上部電極膜ＵＥＦが、同一材料により形成されており、かつ第１層ＩＬＤ２ｇ上に配置されている。半導体装置ＤＥＶ２では、配線層ＷＬ１、上部電極膜ＵＥＦ及び配線層ＷＬ１と上部電極膜ＵＥＦとの間にある第１層ＩＬＤ２ｇがＭＩＭ容量素子を構成している。すなわち、半導体装置ＤＥＶ２では、配線層ＷＬ１が下部電極膜として機能している。第２層ＩＬＤ２ｈは、抵抗膜ＲＦ及び上部電極膜ＵＥＦを覆うように第１層ＩＬＤ２ｇ上に配置されている。

【0052】

半導体装置ＤＥＶ２では、半導体装置ＤＥＶ２では、第２層ＩＬＤ２ｈにビアホールＶＨ７及びビアホールＶＨ８が形成されている。ビアホールＶＨ７にビアプラグＶＰ５が埋め込まれることにより、抵抗膜ＲＦと配線層ＷＬ２とが電気的に接続されている。ビアホールＶＨ８にビアプラグＶＰ３が埋め込まれることにより、上部電極膜ＵＥＦと配線層ＷＬ２とが電気的に接続されている。

【0053】

上記のとおり、抵抗膜ＲＦの構成材料は、ドライエッチング層間絶縁膜ＩＬＤ２の構成材料との選択比を大きくすることができない材料である。そのため、半導体装置ＤＥＶ２では、ビアホールＶＨ７及びビアホールＶＨ８をドライエッチングにより形成する際、抵抗膜ＲＦ及び抵抗膜ＲＦと同一材料で形成されている上部電極膜ＵＥＦもエッチングされてしまい、ビアホールＶＨ７が抵抗膜ＲＦに達してしまうとともにビアホールＶＨ８が上部電極膜ＵＥＦに達してしまうことがある。その結果、ビアプラグＶＰ７と抵抗膜ＲＦとの接触及びビアプラグＶＰ３と上部電極膜ＵＥＦとの接触が不十分となり、接触抵抗が大きくなる。

【0054】

また、半導体装置ＤＥＶ２では、ＭＩＭ容量素子の特性確保の観点からＭＩＭ容量素子の誘電体膜を構成している第１層ＩＬＤ２ｇの厚さを大きくすることができないため、抵抗膜ＲＦ及び上部電極膜ＵＥＦを形成する際のドライエッチングにより配線層ＷＬ１が露出され、配線層ＷＬ１へのダメージが発生してしまうことがある。

【0055】

他方で、半導体装置ＤＥＶでは、上部電極膜ＵＥＦがドライエッチングの際に層間絶縁膜ＩＬＤ２の構成材料（シリコン酸化物）との選択比を確保しやすい材料により形成されているため、ビアホールＶＨ３を形成するためのドライエッチングが上部電極膜ＵＥＦで停止しやすい。また、半導体装置ＤＥＶでは、上部電極膜ＵＥＦが抵抗膜ＲＦと同一材料で形成されていないため、ビアプラグＶＰ３との接触抵抗が大きくなりにくい。さらに、半導体装置ＤＥＶでは、第１層ＩＬＤ２ａがＭＩＭ容量素子の誘電体膜を構成していないため、第１層ＩＬＤ２ａの厚さを確保することが可能であり、抵抗膜ＲＦ及び下部電極膜ＬＥＦを形成する際のドライエッチングにより第１層ＩＬＤ２ａが掘り下げられても配線層ＷＬ１が露出しがたい。

【0056】

以上、本発明者によってなされた発明を実施形態に基づき具体的に説明したが、本発明は上記の実施形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

【符号の説明】

【0057】

ＤＥＶ，ＤＥＶ１，ＤＥＶ２ 半導体装置、ＦＦ 第１膜、ＩＬＤ１ 層間絶縁膜、ＩＬＤ２ 層間絶縁膜、ＩＬＤ２ａ 第１層、ＩＬＤ２ｂ 第２層、ＩＬＤ２ｃ 第３層、ＩＬＤ２ｄ 第１層、ＩＬＤ２ｅ 第２層、ＩＬＤ２ｆ 第３層、ＩＬＤ２ｇ 第１層、ＩＬＤ２ｈ 第２層、ＬＥＦ 下部電極膜、ＲＦ 抵抗膜、Ｓ１ 層間絶縁膜形成工程、Ｓ２ 第１配線層形成工程、Ｓ３ 第１層形成工程、Ｓ４ 第１ビアプラグ形成工程、Ｓ５ 第１膜形成工程、Ｓ６ 第２層形成工程、Ｓ７ 第２膜形成工程、Ｓ８ 第２膜パターンニング工程、Ｓ９ 第１膜パターンニング工程、Ｓ１０ 第３層形成工程、Ｓ１１ 第２ビアプラグ形成工程、Ｓ１２ 第２配線層形成工程、Ｓ１３ 第１配線層形成工程、Ｓ１４ 第２層形成工程、Ｓ１５ 第１ビアプラグ形成工程、Ｓ１６ 抵抗膜形成工程、Ｓ１７ 第３層形成工程、Ｓ１８ 第２ビアプラグ形成工程、ＳＦ 第２膜、Ｔ 厚さ、ＵＥＦ 上部電極膜、ＶＨ１，ＶＨ２，ＶＨ３，ＶＨ４，ＶＨ５，ＶＨ６，ＶＨ７，ＶＨ８ ビアホール、ＶＰ１，ＶＰ２，ＶＰ３，ＶＰ４，ＶＰ５ ビアプラグ、ＷＬ１，ＷＬ２ 配線層。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】

【図17】

【図18】

【図19】

【図20】

【図21】

【図22】