特開2023-163963 | 知財ポータル「IP Force」

知財求人 - 知財ポータルサイト「IP Force」

青山学院大学 (神奈川県相模原市中央区淵野辺)

▶ 東芝メモリ株式会社の特許一覧

特開2023-163963半導体記憶装置

書誌要約請求の範囲詳細な説明課題実施例実施するための形態図面の説明

目に優しい文字サイズ小中大 PDF Top

< >

1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
25
26
27
28
29
30
31
32
33
34
35
36
37
38
39
40
41
42
43
44
45
46
47

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2023163963

(43)【公開日】2023-11-10

(54)【発明の名称】半導体記憶装置

(51)【国際特許分類】

G11C 7/10 20060101AFI20231102BHJP

G11C 16/10 20060101ALI20231102BHJP

【ＦＩ】

G11C7/10 500

G11C16/10 170

【審査請求】未請求

【請求項の数】9

【出願形態】ＯＬ

(21)【出願番号】P 2022075218

(22)【出願日】2022-04-28

(71)【出願人】

【識別番号】318010018

【氏名又は名称】キオクシア株式会社

(74)【代理人】

【識別番号】110003708

【氏名又は名称】弁理士法人鈴榮特許綜合事務所

(72)【発明者】

【氏名】松野隼也

(72)【発明者】

【氏名】平嶋康伯

(72)【発明者】

【氏名】小内俊之

【テーマコード（参考）】

5B225

【Ｆターム（参考）】

5B225CA21

5B225EA05

5B225EF11

5B225FA02

(57)【要約】

【課題】チップ面積の増加を抑制する。
【解決手段】実施形態によれば、半導体記憶装置は、メモリセルＭＣと、信号ＤＱの第１ビットデータＶ０と電圧ＶＲＥＦと比較した結果に基づく第１データＤＯＰｅを第１ラッチ回路に記憶し、第１データに基づいて第１信号ＤＲｅを出力する第１回路６０ｅと、第２ビットデータＶ１と参照電圧と比較した結果に基づく第２データＤＯＰｏを第２ラッチ回路に記憶し、第２データに基づいて第２信号ＤＲｏを出力する第２回路６０ｏと、を含む。第１回路は、第２データに基づいて第１ビットデータと参照電圧とを比較し、第２信号に基づいて第１ラッチ回路をリセット状態とさせる。第２回路は、第１データに基づいて第２ビットデータと参照電圧とを比較し、第１信号に基づいて第２ラッチ回路をリセット状態とさせる。
【選択図】図５

【特許請求の範囲】

【請求項1】

不揮発性のメモリセルと、
第１ラッチ回路を含み、第１クロック信号に基づいて入力信号の第１ビットデータを受信し、前記第１ビットデータと参照電圧と比較した結果に基づく第１データを前記第１ラッチ回路に記憶し、前記第１データに基づいて第１信号を出力する第１回路と、
第２ラッチ回路を含み、前記第１クロック信号を反転させた第２クロック信号に基づいて前記入力信号の第２ビットデータを受信し、前記第２ビットデータと前記参照電圧と比較した結果に基づく第２データを前記第２ラッチ回路に記憶し、前記第２データに基づいて第２信号を出力する第２回路と、
を備え、
前記第１回路は、前記第２データ及び前記第２信号を受信し、前記第２データに基づいて前記第１ビットデータと前記参照電圧とを比較し、前記第２信号に基づいて前記第１ラッチ回路をリセット状態とさせ、
前記第２回路は、前記第１データ及び前記第１信号を受信し、前記第１データに基づいて前記第２ビットデータと前記参照電圧とを比較し、前記第１信号に基づいて前記第２ラッチ回路をリセット状態とさせる、
半導体記憶装置。

【請求項2】

前記第１ラッチ回路は、前記第２回路において、前記第２ラッチ回路に前記第２データが記憶されると、前記リセット状態とされる、
請求項１に記載の半導体記憶装置。

【請求項3】

前記第１信号は、前記第１ラッチ回路が前記第１データを記憶している状態と、前記リセット状態とで、論理レベルが異なる、
請求項１に記載の半導体記憶装置。

【請求項4】

不揮発性のメモリセルと、
第１ラッチ回路を含み、第１クロック信号に基づいて入力信号の第１ビットデータを受信し、前記第１ビットデータと参照電圧と比較した結果に基づいて、第１データを前記第１ラッチ回路に記憶し且つ第１信号を出力する第１回路と、
第２ラッチ回路を含み、前記第１クロック信号を反転させた第２クロック信号に基づいて前記入力信号の第２ビットデータを受信し、前記第２ビットデータと前記参照電圧と比較した結果に基づいて、第２データを前記第２ラッチ回路に記憶し且つ第２信号を出力する第２回路と、
を備え、
前記第１回路は、前記第２データ及び前記第２信号を受信し、前記第２データに基づいて前記第１ビットデータと前記参照電圧とを比較し、前記第２信号に基づいて前記第１ラッチ回路をリセット状態とさせ、
前記第２回路は、前記第１データ及び前記第１信号を受信し、前記第１データに基づいて前記第２ビットデータと前記参照電圧とを比較し、前記第１信号に基づいて、前記第２ラッチ回路をリセット状態とさせる、
半導体記憶装置。

【請求項5】

前記第１ラッチ回路は、前記第２回路において、前記第２ビットデータと前記参照電圧とが比較されると、前記リセット状態とされる、
請求項４に記載の半導体記憶装置。

【請求項6】

前記第１ラッチ回路は、前記第１ビットデータと前記参照電圧とを比較した前記結果に対応する第３信号の電圧値の変化に基づいて、前記第１データの論理レベルを確定する、
請求項４に記載の半導体記憶装置。

【請求項7】

不揮発性のメモリセルと、
第１クロック信号に基づいて入力信号の第１ビットデータを受信し、前記第１ビットデータから係数を減算した値と参照電圧に前記係数を加算した値と比較した結果に基づく第１信号を出力する第１回路と、
前記第１クロック信号に基づいて前記入力信号の前記第１ビットデータを受信し、前記第１ビットデータに前記係数を加算した値と前記参照電圧から前記係数を減算した値と比較した結果に基づく第２信号を出力する第２回路と、
前記第１クロック信号を反転させた第２クロック信号に基づいて前記入力信号の第２ビットデータを受信し、前記第２ビットデータから前記係数を減算した値と前記参照電圧に前記係数を加算した値と比較した結果に基づく第３信号を出力する第３回路と、
前記第２クロック信号に基づいて前記入力信号の前記第２ビットデータを受信し、前記第２ビットデータに前記係数を加算した値と前記参照電圧から前記係数を減算した値と比較した結果に基づく第４信号を出力する第４回路と、
前記第１信号及び前記第２信号のいずれかを第５信号として出力する第１マルチプレクサと、
前記第３信号及び前記第４信号のいずれかを第６信号として出力する第２マルチプレクサと、
前記第１クロック信号に基づいて前記第５信号を受信し、前記第５信号に基づく第１データを出力する第５回路と、
前記第２クロック信号に基づいて前記第６信号を受信し、前記第６信号に基づく第２データを出力する第６回路と
を備える、半導体記憶装置。

【請求項8】

前記第５回路は、前記第１データを記憶する第１ラッチ回路を含み、前記第１データに基づいて第７信号を出力し、
前記第６回路は、前記第２データを記憶する第２ラッチ回路を含み、前記第２データに基づいて第８信号を出力し、
前記第１ラッチ回路は、前記第８信号に基づいてリセット状態とされ、
前記第２ラッチ回路は、前記第７信号に基づいてリセット状態とされる、
請求項７に記載の半導体記憶装置。

【請求項9】

前記第１マルチプレクサは、前記第２データに基づいて前記第３信号及び前記第４信号のいずれかを選択する、
請求項７に記載の半導体記憶装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明の実施形態は、半導体記憶装置に関する。

【背景技術】

【0002】

半導体記憶装置として、ＮＡＮＤ型フラッシュメモリが知られている。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】特許第５５６６９４１号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

本発明の一実施形態では、チップ面積の増加を抑制できる半導体記憶装置を提供する。

【課題を解決するための手段】

【0005】

実施形態に係る半導体記憶装置は、不揮発性のメモリセルと、第１ラッチ回路を含み、第１クロック信号に基づいて入力信号の第１ビットデータを受信し、第１ビットデータと参照電圧と比較した結果に基づく第１データを第１ラッチ回路に記憶し、第１データに基づいて第１信号を出力する第１回路と、第２ラッチ回路を含み、第１クロック信号を反転させた第２クロック信号に基づいて入力信号の第２ビットデータを受信し、第２ビットデータと参照電圧と比較した結果に基づく第２データを第２ラッチ回路に記憶し、第２データに基づいて第２信号を出力する第２回路と、を含む。第１回路は、第２データ及び第２信号を受信し、第２データに基づいて第１ビットデータと参照電圧とを比較し、第２信号に基づいて第１ラッチ回路をリセット状態とさせる。第２回路は、第１データ及び第１信号を受信し、第１データに基づいて第２ビットデータと参照電圧とを比較し、第１信号に基づいて第２ラッチ回路をリセット状態とさせる。

【図面の簡単な説明】

【0006】

【図1】図１は、第１実施形態に係る半導体記憶装置を含むおけるデータ処理装置の全体構成を示すブロック図である。

【図2】図２は、第１実施形態に係る半導体記憶装置のブロック図である。

【図3】図３は、第１実施形態に係る半導体記憶装置が備えるメモリセルアレイの回路図である。

【図4】図４は、第１実施形態に係る半導体記憶装置が備える入力回路のブロック図である。

【図5】図５は、第１実施形態に係る半導体記憶装置が備えるＤＦＥ回路５０及びラッチ回路５２のブロック図である。

【図6】図６は、第１実施形態に係る半導体記憶装置が備えるＤＦＥ回路５０の回路図である。

【図7】図７は、第１実施形態に係る半導体記憶装置が備える増幅器６０ｅの回路図である。

【図8】図８は、第１実施形態に係る半導体記憶装置が備えるＤＦＥ回路５０における各種信号のタイミングチャートである。

【図9】図９は、図８に示すタイミングチャートの時刻ｔ０におけるＤＦＥ回路５０の状態図である。

【図10】図１０は、図８に示すタイミングチャートの時刻ｔ１におけるＤＦＥ回路５０の状態図である。

【図11】図１１は、図８に示すタイミングチャートの時刻ｔ２におけるＤＦＥ回路５０の状態図である。

【図12】図１２は、図８に示すタイミングチャートの時刻ｔ３におけるＤＦＥ回路５０の状態図である。

【図13】図１３は、図８に示すタイミングチャートの時刻ｔ４におけるＤＦＥ回路５０の状態図である。

【図14】図１４は、図８に示すタイミングチャートの時刻ｔ５におけるＤＦＥ回路５０の状態図である。

【図15】図１５は、図８に示すタイミングチャートの時刻ｔ６におけるＤＦＥ回路５０の状態図である。

【図16】図１６は、図８に示すタイミングチャートの時刻ｔ７におけるＤＦＥ回路５０の状態図である。

【図17】図１７は、図８に示すタイミングチャートの時刻ｔ８におけるＤＦＥ回路５０の状態図である。

【図18】図１８は、図８に示すタイミングチャートの時刻ｔ９におけるＤＦＥ回路５０の状態図である。

【図19】図１９は、図８に示すタイミングチャートの時刻ｔ１０におけるＤＦＥ回路５０の状態図である。

【図20】図２０は、図８に示すタイミングチャートの時刻ｔ１１におけるＤＦＥ回路５０の状態図である。

【図21】図２１は、図８に示すタイミングチャートの時刻ｔ１２におけるＤＦＥ回路５０の状態図である。

【図22】図２２は、図８に示すタイミングチャートの時刻ｔ１３におけるＤＦＥ回路５０の状態図である。

【図23】図２３は、第１実施形態の変形例に係る半導体記憶装置が備える増幅器６０ｅの回路図である。

【図24】図２４は、第２実施形態に係る半導体記憶装置が備えるＤＦＥ回路５０及びラッチ回路５２のブロック図である。

【図25】図２５は、第２実施形態に係る半導体記憶装置が備えるＤＦＥ回路５０の回路図である。

【図26】図２６は、第２実施形態に係る半導体記憶装置が備える増幅器６２ｅの回路図である。

【図27】図２７は、第２実施形態に係る半導体記憶装置が備えるＤＦＥ回路５０における各種信号のタイミングチャートである。

【図28】図２８は、図２７に示すタイミングチャートの時刻ｔ０におけるＤＦＥ回路５０の状態図である。

【図29】図２９は、図２７に示すタイミングチャートの時刻ｔ１におけるＤＦＥ回路５０の状態図である。

【図30】図３０は、図２７に示すタイミングチャートの時刻ｔ２におけるＤＦＥ回路５０の状態図である。

【図31】図３１は、図２７に示すタイミングチャートの時刻ｔ３におけるＤＦＥ回路５０の状態図である。

【図32】図３２は、図２７に示すタイミングチャートの時刻ｔ４におけるＤＦＥ回路５０の状態図である。

【図33】図３３は、図２７に示すタイミングチャートの時刻ｔ５におけるＤＦＥ回路５０の状態図である。

【図34】図３４は、図２７に示すタイミングチャートの時刻ｔ６におけるＤＦＥ回路５０の状態図である。

【図35】図３５は、図２７に示すタイミングチャートの時刻ｔ７におけるＤＦＥ回路５０の状態図である。

【図36】図３６は、図２７に示すタイミングチャートの時刻ｔ８におけるＤＦＥ回路５０の状態図である。

【図37】図３７は、図２７に示すタイミングチャートの時刻ｔ９におけるＤＦＥ回路５０の状態図である。

【図38】図３８は、図２７に示すタイミングチャートの時刻ｔ１０におけるＤＦＥ回路５０の状態図である。

【図39】図３９は、図２７に示すタイミングチャートの時刻ｔ１１におけるＤＦＥ回路５０の状態図である。

【図40】図４０は、図２７に示すタイミングチャートの時刻ｔ１２におけるＤＦＥ回路５０の状態図である。

【図41】図４１は、図２７に示すタイミングチャートの時刻ｔ１３におけるＤＦＥ回路５０の状態図である。

【図42】図４２は、第２実施形態の第１変形例に係る半導体記憶装置が備える増幅器６２ｅの回路図である。

【図43】図４３は、第２実施形態の第２変形例に係る半導体記憶装置が備える増幅器６２ｅの回路図である。

【図44】図４４は、第３実施形態に係る半導体記憶装置が備えるＤＦＥ回路５０のブロック図である。

【図45】図４５は、第３実施形態に係る半導体記憶装置が備える増幅器９６ｅ１の回路図である。

【図46】図４６は、第３実施形態に係る半導体記憶装置が備える増幅器９３ｅの回路図である。

【図47】図４７は、第３実施形態に係る半導体記憶装置が備えるＤＦＥ回路５０における各種信号のタイミングチャートである。

【発明を実施するための形態】

【0007】

以下に実施形態が図面を参照して記述される。各実施形態は、発明の技術的思想を具体化するための装置や方法を例示している。図面は模式的又は概念的なものであり、各図面の寸法及び比率等は必ずしも現実のものと同一とは限らない。ある実施形態についての記述は全て、明示的に又は自明的に排除されない限り、別の実施形態の記述としても当てはまる。本発明の技術的思想は、構成要素の形状、構造、配置等によって特定されるものではない。

【0008】

なお、以下の記述において、略同一の機能及び構成を有する構成要素については、同一の符号が付される。参照符号を構成する文字の後の数字は、同じ文字を含んだ参照符号によって参照され、且つ同様の構成を有する要素同士を区別するために使用される。同じ文字を含んだ参照符号で示される要素を相互に区別する必要がない場合、これらの要素はそれぞれ文字のみを含んだ参照符号により参照される。

【0009】

１．第１実施形態
１．１構成
１．１．１データ処理装置の構成
まず、図１を参照して、データ処理装置１の構成の一例について説明する。図１は、データ処理装置１の全体構成を示すブロック図である。なお、図１の例では、各構成要素間の接続の一部を矢印線で示しているが、各構成要素間の接続はこれらに限定されない。

【0010】

図１に示すように、データ処理装置１は、ホストデバイス２及びメモリシステム３を含む。なお、ホストデバイス２には、複数のメモリシステム３が接続されていてもよい。

【0011】

ホストデバイス２は、メモリシステム３にアクセスする情報処理装置（コンピューティングデバイス）である。ホストデバイス２は、メモリシステム３を制御する。より具体的には、例えば、ホストデバイス２は、メモリシステム３にデータの書き込み動作または読み出し動作を要求（命令）する。

【0012】

メモリシステム３は、例えば、ＳＳＤ（Solid State Drive）である。メモリシステム３は、ホストデバイス２に接続される。

【0013】

１．１．２メモリシステムの構成
引き続き図１を参照して、メモリシステム３の構成の一例について説明する。

【0014】

図１に示すように、メモリシステム３は、メモリコントローラ１０及び半導体記憶装置２０を含む。なお、メモリシステム３は、複数の半導体記憶装置２０を含んでいてもよい。

【0015】

メモリコントローラ１０は、ホストデバイス２からの要求（命令）に応答して、半導体記憶装置２０に対して読み出し動作、書き込み動作、及び消去動作等を命令する。また、メモリコントローラ１０は、半導体記憶装置２０のメモリ空間を管理する。

【0016】

半導体記憶装置２０は、例えば、ＮＡＮＤ型フラッシュメモリである。ＮＡＮＤ型フラッシュメモリは、データを不揮発に記憶する複数のメモリセルトランジスタ（以下、「メモリセル」とも表記する）を含む。

【0017】

次に、メモリコントローラ１０の内部構成について説明する。メモリコントローラ１０は、ホストインターフェイス回路（ホストＩ／Ｆ）１１、ＣＰＵ（Central Processing Unit）１２、ＲＯＭ（Read Only Memory）１３、ＲＡＭ（Random Access Memory）１４、バッファメモリ１５、及びメモリインターフェイス回路（メモリＩ／Ｆ）１６を含む。これらの回路は、例えば内部バスにより互いに接続されている。なお、メモリコントローラ１０の各機能は専用回路で実現されてもよいし、ＣＰＵ１２がファームウェア（またはプログラム）を実行することにより実現されてもよい。

【0018】

ホストインターフェイス回路１１は、ホストデバイス２と接続されるハードウェアインターフェイス回路である。ホストインターフェイス回路１１は、ホストデバイス２とメモリコントローラ１０との間でインターフェイス規格に従った通信を行う。ホストインターフェイス回路１１は、ＣＰＵ１２及びバッファメモリ１５に、ホストデバイス２から受信した要求及びデータをそれぞれ送信する。また、ホストインターフェイス回路１１は、ホストデバイス２に、バッファメモリ１５に記憶されたデータを送信する。

【0019】

ＣＰＵ１２は、プロセッサである。ＣＰＵ１２は、メモリコントローラ１０全体の動作を制御する。例えば、ＣＰＵ１２は、ホストデバイス２から受信した要求に基づいて、半導体記憶装置２０に書き込み動作、読み出し動作、及び消去動作を命令する。また、ＣＰＵ１２は、半導体記憶装置２０のメモリ領域を管理する。

【0020】

ＲＯＭ１３は、不揮発性メモリである。例えば、ＲＯＭ１３は、ＥＥＰＲＯＭ^ＴＭ（Electrically Erasable Programmable Read-Only Memory）である。ＲＯＭ１３は、ファームウェア及びプログラム等を記憶する非一時的記憶媒体である。例えば、後述されるメモリコントローラ１０の動作は、ＣＰＵ１２がＲＯＭ１３のファームウェアを実行することにより実現される。

【0021】

ＲＡＭ１４は、揮発性メモリである。例えば、ＲＡＭ１４は、ＤＲＡＭ（Dynamic Random Access Memory）またはＳＲＡＭ（Static Random Access Memory）である。ＲＡＭ１４は、ＣＰＵ１２の作業領域として使用される。ＲＡＭ１４は、半導体記憶装置２０を管理するためのファームウェアや、各種の管理テーブル等を保持する。

【0022】

バッファメモリ１５は、揮発性メモリである。例えば、バッファメモリ１５は、ＤＲＡＭまたはＳＲＡＭである。バッファメモリ１５は、メモリコントローラ１０が半導体記憶装置２０から読み出したデータや、ホストデバイス２から受信したデータ等を一時的に保持する。

【0023】

メモリインターフェイス回路１６は、半導体記憶装置２０と接続されるハードウェアインターフェイス回路である。メモリインターフェイス回路１６は、半導体記憶装置２０と、データ及び各種制御信号の送受信を行う。より具体的には、メモリインターフェイス回路１６は、半導体記憶装置２０と、例えば８ビットの信号ＤＱ＜７：０＞並びにクロック信号ＤＱＳ及びｂＤＱＳの送受信を行う。信号ＤＱ＜７：０＞は、例えばデータ、アドレス、及びコマンドである。以下、信号ＤＱ＜７：０＞のいずれかを限定しない場合は、信号ＤＱと表記する。クロック信号ＤＱＳ及びｂＤＱＳは、データの入出力の際に用いられるクロック信号である。クロック信号ｂＤＱＳは、クロック信号ＤＱＳの反転信号である。

【0024】

また、メモリインターフェイス回路１６は、半導体記憶装置２０に、制御信号として、例えば、チップイネーブル信号ｂＣＥ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号ｂＷＥ、及びリードイネーブル信号ｂＲＥを送信する。そして、メモリインターフェイス回路１６は、半導体記憶装置２０から、レディ／ビジー信号ｂＲＢを受信する。

【0025】

チップイネーブル信号ｂＣＥは、半導体記憶装置２０をイネーブルにするための信号である。信号ｂＣＥは、例えば、Ｌｏｗ（“Ｌ”）レベルでアサートされる。

【0026】

コマンドラッチイネーブル信号ＣＬＥは、信号ＤＱがコマンドであることを示す信号である。信号ＣＬＥは、例えば、Ｈｉｇｈ（“Ｈ”）レベルでアサートされる。

【0027】

アドレスラッチイネーブル信号ＡＬＥは、信号ＤＱがアドレスであることを示す信号である。信号ＡＬＥは、例えば、“Ｈ”レベルでアサートされる。

【0028】

ライトイネーブル信号ｂＷＥは、受信した信号を半導体記憶装置２０内へ取り込むための信号である。信号ｂＷＥは、半導体記憶装置２０がコマンド及びアドレスを取り込むタイミングに、例えば“Ｌ”レベルでアサートされる。よって、信号ｂＷＥがトグルされる度に、コマンド及びアドレスが半導体記憶装置２０に取り込まれる。

【0029】

リードイネーブル信号ｂＲＥは、メモリコントローラ１０が、半導体記憶装置２０からデータを読み出すための信号である。例えば、半導体記憶装置２０は、データ出力の際、信号ｂＲＥに基づいて、信号ＤＱＳ及びｂＤＱＳを生成する。

【0030】

レディ／ビジー信号ｂＲＢは、半導体記憶装置２０がメモリコントローラ１０から信号ＤＱを受信不可能な状態か可能な状態かを示す信号である。レディ／ビジー信号ｂＲＢは、例えば、半導体記憶装置２０がビジー状態の際に“Ｌ”レベルとされる。

【0031】

１．１．３半導体記憶装置の構成
次に、図２を参照して、半導体記憶装置２０の構成の一例について説明する。図２は、半導体記憶装置のブロック図である。なお、図２の例では、各構成要素の接続の一部を矢印線により示している。但し、各構成要素間の接続はこれらに限定されない。

【0032】

図２に示すように、半導体記憶装置２０は、入出力回路２１、ロジック制御回路２２、アドレスレジスタ２３、コマンドレジスタ２４、ステータスレジスタ２５、シーケンサ２６、レディ／ビジー回路２７、電圧発生回路２８、メモリセルアレイ２９、ロウデコーダ３０、センスアンプ３１、データレジスタ３２、及びカラムデコーダ３３を含む。

【0033】

入出力回路２１は、メモリコントローラ１０と信号ＤＱ及びクロック信号ＤＱＳ及びｂＤＱＳの入出力を行う回路である。入出力回路２１は、メモリコントローラ１０のメモリインターフェイス回路１６と接続される。また、入出力回路２１は、ロジック制御回路２２、アドレスレジスタ２３、コマンドレジスタ２４、ステータスレジスタ２５、及びデータレジスタ３２に接続される。

【0034】

入出力回路２１は、入力回路４１及び出力回路４２を含む。

【0035】

入力回路４１は、メモリコントローラ１０から入力信号ＤＱを受信する回路である。入力回路４１は、入力信号ＤＱがデータＤＡＴである場合、クロック信号ＤＱＳ及びｂＤＱＳに基づいて、入力信号ＤＱを受信する。そして、入力回路４１は、データレジスタ３２に、データＤＡＴを送信する。入力回路４１は、入力信号ＤＱがアドレスＡＤＤである場合、信号ｂＷＥに基づいて、入力信号ＤＱを受信する。そして、入力回路４１は、アドレスレジスタ２３に、アドレスＡＤＤを送信する。入力回路４１は、入力信号ＤＱがコマンドＣＭＤである場合、信号ｂＷＥに基づいて、入力信号ＤＱを受信する。そして、入力回路４１は、コマンドレジスタ２４に、コマンドＣＭＤを送信する。

【0036】

出力回路４２は、メモリコントローラ１０に出力信号ＤＱを送信する回路である。出力回路４２は、メモリコントローラ１０に、クロック信号ＤＱＳ及びｂＤＱＳとともに、出力信号ＤＱを送信する。

【0037】

ロジック制御回路２２は、半導体記憶装置２０のロジック制御を行う回路である。ロジック制御回路２２は、メモリコントローラ１０から、例えば、信号ｂＣＥ、ＣＬＥ、ＡＬＥ、ｂＷＥ、及びｂＲＥを受信する。ロジック制御回路２２は、入出力回路２１及びシーケンサ２６に接続される。ロジック制御回路２２は、受信した信号に基づいて、入出力回路２１及びシーケンサ２６を制御する。

【0038】

アドレスレジスタ２３は、アドレスＡＤＤを一時的に記憶するレジスタである。アドレスレジスタ２３は、入出力回路２１、ロウデコーダ３０、及びカラムデコーダ３３に接続される。アドレスＡＤＤは、ロウアドレスＲＡとカラムアドレスＣＡとを含む。アドレスレジスタ２３は、ロウデコーダ３０に、ロウアドレスＲＡを送信する。また、アドレスレジスタ２３は、カラムデコーダ３３に、カラムアドレスＣＡを送信する。

【0039】

コマンドレジスタ２４は、コマンドＣＭＤを一時的に記憶するレジスタである。コマンドレジスタ２４は、入出力回路２１及びシーケンサ２６に接続される。コマンドレジスタ２４は、シーケンサ２６に、コマンドＣＭＤを送信する。

【0040】

ステータスレジスタ２５は、ステータス情報ＳＴＳを一時的に記憶するレジスタである。例えば、ステータス情報ＳＴＳは、書き込み動作、読み出し動作、及び消去動作等の結果についての情報を含む。ステータスレジスタ２５は、シーケンサ２６に接続される。例えば、ステータス情報ＳＴＳは、出力信号ＤＱとして、メモリコントローラ１０に送信される。

【0041】

シーケンサ２６は、半導体記憶装置２０全体の動作を制御する回路である。シーケンサ２６は、ロジック制御回路２２、アドレスレジスタ２３、コマンドレジスタ２４、ステータスレジスタ２５、レディ／ビジー回路２７、電圧発生回路２８、ロウデコーダ３０、及びセンスアンプ３１等に接続される。シーケンサ２６は、ステータスレジスタ２５、レディ／ビジー回路２７、電圧発生回路２８、ロウデコーダ３０、及びセンスアンプ３１等を制御する。シーケンサ２６は、コマンドＣＭＤに基づいて、書き込み動作、読み出し動作、及び消去動作を実行する。

【0042】

レディ／ビジー回路２７は、レディ／ビジー信号ｂＲＢを生成する回路である。レディ／ビジー回路２７は、シーケンサ２６に接続される。レディ／ビジー回路２７は、シーケンサ２６の制御に基づいて、レディ／ビジー信号ｂＲＢを生成する。レディ／ビジー回路２７は、メモリコントローラ１０に、レディ／ビジー信号ｂＲＢを送信する。

【0043】

電圧発生回路２８は、シーケンサ２６の制御に基づいて、書き込み動作、読み出し動作、及び消去動作に用いられる各種電圧を発生させる。電圧発生回路２８は、各種電圧をメモリセルアレイ２９、ロウデコーダ３０、及びセンスアンプ３１等に供給する。

【0044】

メモリセルアレイ２９は、配列された複数のメモリセルトランジスタの集合である。メモリセルアレイ２９は、複数のブロックＢＬＫを含む。ブロックＢＬＫは、例えばデータを一括して消去される複数のメモリセルトランジスタの集合である。図２の例では、メモリセルアレイ２９は、４つのブロックＢＬＫ０、ＢＬＫ１、ＢＬＫ２、及びＢＬＫ３を含む。なお、メモリセルアレイ２９内のブロックＢＬＫの個数は任意である。

【0045】

ロウデコーダ３０は、ロウアドレスＲＡのデコード回路である。ロウデコーダ３０は、アドレスレジスタ２３、シーケンサ２６、電圧発生回路２８、及びメモリセルアレイ２９に接続される。ロウデコーダ３０は、ロウアドレスＲＡのデコード結果に基づいて、いずれかのブロックＢＬＫを選択する。ロウデコーダ３０は、選択したブロックＢＬＫのロウ方向の配線（後述するワード線及び選択ゲート線）に電圧を印加する。

【0046】

センスアンプ３１は、データＤＡＴの書き込み及び読み出しを行う回路である。センスアンプ３１は、シーケンサ２６、電圧発生回路２８、メモリセルアレイ２９、及びデータレジスタ３２に接続される。センスアンプ３１は、読み出し動作時には、メモリセルアレイ２９からデータＤＡＴを読み出す。また、センスアンプ３１は、書き込み動作時には、書き込みデータＤＡＴに応じた電圧をメモリセルアレイ２９に供給する。

【0047】

データレジスタ３２は、データＤＡＴを一時的に記憶するレジスタである。データレジスタ３２は、入出力回路２１、シーケンサ２６、センスアンプ３１、及びカラムデコーダ３３に接続される。データレジスタ３２は、複数のラッチ回路を含む。各ラッチ回路は、書き込みデータまたは読み出しデータを一時的に記憶する。

【0048】

カラムデコーダ３３は、カラムアドレスＣＡのデコードを行う回路である。カラムデコーダ３３は、アドレスレジスタ２３、シーケンサ２６、及びデータレジスタ３２に接続される。カラムデコーダ３３は、アドレスレジスタ２３からカラムアドレスＣＡを受信する。カラムデコーダ３３は、カラムアドレスＣＡのデコード結果に基づいて、データレジスタ３２内のラッチ回路を選択する。

【0049】

１．１．４メモリセルアレイの回路構成
次に、図３を参照して、メモリセルアレイ２９の回路構成の一例について説明する。図３は、メモリセルアレイ２９の回路図である。なお、図３の例は、１つのブロックＢＬＫの回路構成を示している。

【0050】

図３に示すように、ブロックＢＬＫは、複数のストリングユニットＳＵを含む。ストリングユニットＳＵは、例えば、書き込み動作または読み出し動作において一括して選択される複数のＮＡＮＤストリングＮＳの集合である。図３の例では、ブロックＢＬＫは、４つのストリングユニットＳＵ０～ＳＵ３を含む。なお、ブロックＢＬＫに含まれるストリングユニットＳＵの個数は、任意である。

【0051】

次に、ストリングユニットＳＵの内部構成について説明する。ストリングユニットＳＵは、複数のＮＡＮＤストリングＮＳを含む。ＮＡＮＤストリングＮＳは、直列に接続された複数のメモリセルトランジスタの集合である。例えば、ストリングユニットＳＵ内のｎ＋１個（ｎは１以上の整数）のＮＡＮＤストリングＮＳは、ｎ＋１本のビット線ＢＬ０～ＢＬｎにそれぞれ接続される。

【0052】

次に、ＮＡＮＤストリングＮＳの内部構成について説明する。各ＮＡＮＤストリングＮＳは、複数のメモリセルトランジスタＭＣ、並びに選択トランジスタＳＴ１及びＳＴ２を含む。図３に示す例では、ＮＡＮＤストリングＮＳは８個のメモリセルトランジスタＭＣ０～ＭＣ７を含む。なお、ＮＡＮＤストリングＮＳ内のメモリセルトランジスタＭＣの個数は、任意である。

【0053】

メモリセルトランジスタＭＣは、データを不揮発に保持する。メモリセルトランジスタＭＣは、制御ゲート及び電荷蓄積層を含む。メモリセルトランジスタＭＣは、ＭＯＮＯＳ（Metal-Oxide-Nitride-Oxide-Silicon）型であってもよいし、ＦＧ（Floating Gate）型であってもよい。ＭＯＮＯＳ型は、電荷蓄積層に絶縁層を用いる。ＦＧ型は、電荷蓄積層に導電体層を用いる。

【0054】

選択トランジスタＳＴ１及びＳＴ２は、各種動作時におけるストリングユニットＳＵの選択に使用される。選択トランジスタＳＴ１及びＳＴ２の個数は任意である。選択トランジスタＳＴ１及びＳＴ２は、ＮＡＮＤストリングＮＳにそれぞれ１個以上含まれていればよい。

【0055】

各ＮＡＮＤストリングＮＳ内のメモリセルトランジスタＭＣ、並びに選択トランジスタＳＴ１及びＳＴ２の電流経路は、直列に接続される。より具体的には、選択トランジスタＳＴ２、メモリセルトランジスタＭＣ０～ＭＣ７、及び選択トランジスタＳＴ１の順に、その電流経路は直列に接続される。選択トランジスタＳＴ１のドレインは、いずれか１つのビット線ＢＬに接続される。選択トランジスタＳＴ２のソースは、ソース線ＳＬに接続される。

【0056】

同一ブロックＢＬＫ内の複数のメモリセルトランジスタＭＣ０～ＭＣ７の制御ゲートは、それぞれワード線ＷＬ０～ＷＬ７に共通に接続される。より具体的には、例えば、ブロックＢＬＫは、４つのストリングユニットＳＵ０～ＳＵ３を含む。そして、ストリングユニットＳＵ０～ＳＵ３は、複数のメモリセルトランジスタＭＣ０をそれぞれ含む。ブロックＢＬＫ内のこれら複数のメモリセルトランジスタＭＣ０の制御ゲートは、１つのワード線ＷＬ０に共通に接続される。メモリセルトランジスタＭＣ１～ＭＣ７も同様である。

【0057】

ストリングユニットＳＵ内の複数の選択トランジスタＳＴ１のゲートは、１つの選択ゲート線ＳＧＤに共通に接続される。より具体的には、ストリングユニットＳＵ０は、複数の選択トランジスタＳＴ１を含む。ストリングユニットＳＵ０内の複数の選択トランジスタＳＴ１のゲートは、選択ゲート線ＳＧＤ０に共通に接続される。同様に、ストリングユニットＳＵ１内の複数の選択トランジスタＳＴ１のゲートは、選択ゲート線ＳＧＤ１に共通に接続される。ストリングユニットＳＵ２内の複数の選択トランジスタＳＴ１のゲートは、選択ゲート線ＳＧＤ２に共通に接続される。ストリングユニットＳＵ３内の複数の選択トランジスタＳＴ１のゲートは、選択ゲート線ＳＧＤ３に共通に接続される。

【0058】

同一ブロックＢＬＫ内の複数の選択トランジスタＳＴ２のゲートは、１つの選択ゲート線ＳＧＳに共通に接続される。より具体的には、例えば、ブロックＢＬＫは、４つのストリングユニットＳＵ０～ＳＵ３を含む。そして、ストリングユニットＳＵ０～ＳＵ３は、複数の選択トランジスタＳＴ２をそれぞれ含む。ブロックＢＬＫ内のこれら複数の選択トランジスタＳＴ２のゲートは、１つの選択ゲート線ＳＧＳに共通に接続される。なお、選択ゲート線ＳＧＤと同様に、ストリングユニットＳＵ毎に異なる選択ゲート線ＳＧＳが設けられてもよい。

【0059】

ワード線ＷＬ０～ＷＬ７、選択ゲート線ＳＧＤ０～ＳＧＤ３、及び選択ゲート線ＳＧＳは、ロウデコーダ３０にそれぞれ接続される。

【0060】

ビット線ＢＬは、各ブロックＢＬＫの各ストリングユニットＳＵ内の１つのＮＡＮＤストリングＮＳに共通に接続される。１つのビット線ＢＬに接続された複数のＮＡＮＤストリングＮＳには、同一のカラムアドレスＣＡが割り当てられる。各ビット線ＢＬは、センスアンプ３１に接続される。

【0061】

ソース線ＳＬは、例えば複数のブロックＢＬＫ間で共有される。

【0062】

１つのストリングユニットＳＵ内で、１つのワード線ＷＬに接続された複数のメモリセルトランジスタＭＣの集合は、「セルユニットＣＵ」と表記される。例えば、メモリセルトランジスタＭＣが１ビットデータを記憶する場合、セルユニットＣＵの記憶容量は、「１ページデータ」として定義される。メモリセルトランジスタＭＣが記憶するデータのビット数に基づいて、セルユニットＣＵは、２ページデータ以上の記憶容量を有し得る。

【0063】

１．１．５入力回路の構成
次に、図４を参照して、入力回路４１の構成の一例について説明する。図４は、入力回路４１のブロック図である。

【0064】

図４に示すように、入力回路４１は、８個の判定帰還型イコライザ（ＤＦＥ：Decision Feedback Equalizer）回路５０＿０～５０＿７、クロック信号生成回路５１、８個のラッチ回路５２＿０～５２＿７、及び８個のシフトレジスタ５３＿０～５３＿７を含む。

【0065】

以下、ＤＦＥ回路５０＿０～５０＿７のいずれかを限定しない場合は、ＤＦＥ回路５０と表記する。ラッチ回路５２＿０～５２＿７のいずれかを限定しない場合は、ラッチ回路５２と表記する。シフトレジスタ５３＿０～５３＿７のいずれかを限定しない場合は、シフトレジスタ５３と表記する。

【0066】

ＤＦＥ回路５０は、ＤＦＥ技術を適用した信号補償回路である。ＤＦＥ技術は、デジタル方式の信号補償技術の１つである。ＤＦＥ回路５０＿０～５０＿７は、信号ＤＱ＜０＞～ＤＱ＜７＞にそれぞれ対応する。ＤＦＥ回路５０は、入力信号（信号ＤＱ）のビットデータの論理レベル（Ｈｉｇｈ（“Ｈ”）レベルまたはＬｏｗ（“L”）レベル）を確定する。ＤＦＥ回路５０は、論理レベルが確定されたビットデータを、次のビットデータの入力にフィードバックさせることにより、入力信号を補償する。

【0067】

例えば、入力回路４１は、メモリコントローラ１０と半導体記憶装置２０との間の伝送経路の影響、あるいは高速通信化にともない、フルスイング状態の信号ＤＱを受信できない場合がある。すなわち、入力回路４１は、メモリコントローラ１０が出力した状態よりも振幅が小さくなった信号ＤＱを受信する場合がある。入力回路４１は、信号ＤＱと参照電圧ＶＲＥＦとを比較することにより信号ＤＱの論理レベルを確定する。このため、信号ＤＱがフルスイング状態ではない場合、信号ＤＱと電圧ＶＲＥＦとの電圧差が小さくなり、信号ＤＱの論理レベルが誤判定される可能性が高くなる。このような場合に、ＤＦＥ回路５０は、入力信号ＤＱの波形を改善する。

【0068】

ＤＦＥ回路５０には、対応する信号ＤＱと、電圧ＶＲＥＦ、クロック信号ＣＫ及びｂＣＫが入力される。電圧ＶＲＥＦは、信号ＤＱの論理レベルの判定に用いられる。クロック信号ＣＫ及びｂＣＫは、信号ＤＱを取り込むタイミング制御に用いられる。信号ｂＣＫは、信号ＣＫの反転信号である。例えば、信号ＣＫ及びｂＣＫの立ち上がりのタイミングで、ＤＦＥ回路５０は信号ＤＱを取り込む（受信する）。

【0069】

ＤＦＥ回路５０は、信号ＤＱの偶数ビットデータに対応した受信経路と奇数ビットデータに対応した受信経路を有する。このため、ＤＦＥ回路５０は、信号ＤＱの偶数ビットデータに対応した２つの出力端子と奇数ビットデータに対応した２つの出力端子とを有する。ＤＦＥ回路５０の４つの出力端子は、対応するラッチ回路５２の４つの入力端子に接続される。より具体的には、ＤＦＥ回路５０＿０～５０＿７は、ラッチ回路５２＿０～５２＿７にそれぞれ接続される。

【0070】

クロック信号生成回路５１は、信号ＣＫ及びｂＣＫを生成する回路である。クロック信号生成回路５１は、ＤＦＥ回路５０＿０～５０＿７に接続される。クロック信号生成回路５１は、各ＤＦＥ回路５０に信号ＣＫ及びｂＣＫを送信する。クロック信号生成回路５１は、信号ＤＱＳ及びｂＤＱＳを受信する。例えば、信号ＤＱがデータである場合、クロック信号生成回路５１は、信号ＣＫとして信号ＤＱＳを出力し、信号ｂＣＫとして信号ｂＤＱＳを出力する。また、例えば、信号ＤＱがコマンドまたはアドレスである場合、クロック信号生成回路５１は、ロジック制御回路２２から受信した信号ｂＷＥに基づいて、信号ＣＫ及びｂＣＫを生成する。

【0071】

ラッチ回路５２は、対応するＤＦＥ回路５０の出力信号を一時的に記憶する回路である。ラッチ回路５２は、ＤＦＥ回路５０の出力信号として、論理レベルが確定された信号ＤＱの偶数ビットデータ及び奇数ビットデータをそれぞれ受信する。ラッチ回路５２は、信号ＤＱの偶数ビットデータに対応した出力端子と奇数ビットデータに対応した出力端子とを有する。ラッチ回路５２の２つの出力端子は、対応するシフトレジスタ５３の２つの入力端子に接続される。より具体的には、ラッチ回路５２＿０～５２＿７は、シフトレジスタ５３＿０～５３＿７にそれぞれ接続される。

【0072】

シフトレジスタ５３は、対応するラッチ回路５２の出力信号を一時的に記憶する回路である。例えば、シフトレジスタ５３は、信号ＤＱの偶数ビットデータに対応する複数のフリップフロップ回路と奇数ビットデータに対応する複数のフリップフロップ回路とを含む。シフトレジスタ５３は、信号ＤＱの並列度を偶数ビットデータと奇数ビットデータとの２並列から変換して出力し得る。例えば、シフトレジスタ５３は、偶数ビットデータと奇数ビットデータとが交互に配置されたシリアルデータを出力してもよいし、４並列の偶数ビットデータと４並列の奇数ビットデータとによる８並列のパラレルデータを出力してもよい。シフトレジスタ５３は、信号ＤＱがデータである場合、信号ＤＱをデータレジスタ３２に送信する。シフトレジスタ５３は、信号ＤＱがアドレスである場合、信号ＤＱをアドレスレジスタ２３に送信する。シフトレジスタ５３は、信号ＤＱがコマンドである場合、信号ＤＱをコマンドレジスタ２４に送信する。

【0073】

１．１．６ＤＦＥ回路及びラッチ回路の構成
次に、図５を参照して、ＤＦＥ回路５０及びラッチ回路５２の構成の一例について説明する。図５は、ＤＦＥ回路５０及びラッチ回路５２のブロック図である。

【0074】

図５に示すように、ＤＦＥ回路５０は、２つの増幅器６０ｅ及び６０ｏを含む。増幅器６０ｅ及び６０ｏの構成は同じである。ＤＦＥ回路５０は、受信経路を２相に分割する２タイム・インターリーブ（２ＴＩ：2 Time-Interleave）に対応している。例えば、増幅器６０ｅは、信号ＤＱの偶数ビットデータの受信経路に対応している。増幅器６０ｏは、信号ＤＱの奇数ビットデータの受信経路に対応している。以下、増幅器６０ｅ及び６０ｏのいずれかを限定しない場合は、増幅器６０と表記する。

【0075】

増幅器６０は、データ入力端子ＤＭ及びｂＤＭ、フィードバック入力端子ＤＦ及びｂＤＦ、ラッチ制御クロック入力端子ＣＬ、リセット制御クロック入力端子ＣＲ、データ出力端子Ｑ及びｂＱ、並びにラッチ完了出力端子Ｒを含むＬＴ－ＳＡ（Latch-type Voltage Sense Amplifier）回路である。ＬＴ－ＳＡ回路は、出力データを記憶するラッチ回路を有する差動増幅器である。

【0076】

端子ＤＭには、信号ＤＱが入力される。端子ｂＤＭには、電圧ＶＲＥＦが入力される。

【0077】

一方の増幅器６０の端子ＤＦ及びｂＤＦには、他方の増幅器６０の出力信号が入力（フィードバック）される。例えば、一方の増幅器６０が増幅器６０ｅである場合、他方の増幅器６０は増幅器６０ｏである。また、一方の増幅器６０が増幅器６０ｏである場合、他方の増幅器６０は増幅器６０ｅである。より具体的には、例えば、増幅器６０ｅが信号ＤＱのｋ番目（ｋは任意の偶数）のビットデータを受信する場合、増幅器６０ｅの端子ＤＦ及びｂＤＦには、増幅器６０ｏが１つ前のタイミングで受信した信号ＤＱの（ｋ－１）番目のビットデータに対応した出力信号ＤＯＰｏ及びＤＯＭｏがそれぞれフィードバックされる。一方の増幅器６０の端子ＤＦ及びｂＤＦは、他方の増幅器６０の端子Ｑ及びｂＱにそれぞれ接続される。より具体的には、増幅器６０ｅの端子ＤＦには、増幅器６０ｏの端子Ｑから信号ＤＯＰｏが入力される。増幅器６０ｅの端子ｂＤＦには、増幅器６０ｏの端子ｂＱから信号ＤＯＭｏが入力される。増幅器６０ｏの端子ＤＦには、増幅器６０ｅの端子Ｑから信号ＤＯＰｅが入力される。増幅器６０ｏの端子ｂＤＦには、増幅器６０ｅの端子ｂＱから信号ＤＯＭｅが入力される。

【0078】

増幅器６０ｅの端子ＣＬには、信号ＣＫが入力される。増幅器６０ｏの端子ＣＬには、信号ｂＣＫが入力される。

【0079】

一方の増幅器６０の端子ＣＲには、他方の増幅器６０の端子Ｒから出力されたリセット制御クロック信号が入力される。リセット制御クロック信号は、増幅器６０内のラッチ回路の状態（ラッチ状態またはリセット状態）を通知する信号である。増幅器６０は、リセット制御クロック信号に基づいてラッチ回路をリセット状態とさせる。換言すると、一方の増幅器６０のラッチ回路は、他方の増幅器６０のラッチ回路において信号ＤＱの論理レベルが確定した後、リセット状態とされる。一方の増幅器６０の端子ＣＲは、他方の増幅器６０の端子Ｒに接続される。より具体的には、増幅器６０ｅの端子ＣＲは、増幅器６０ｏの端子Ｒに接続される。増幅器６０ｏの端子ＣＲは、増幅器６０ｅの端子Ｒに接続される。以下、増幅器６０ｅの端子ＣＲに入力される増幅器６０ｏのリセット制御クロック信号を信号ＤＲｏと表記する。また、増幅器６０ｏの端子ＣＲに入力される増幅器６０ｅのリセット制御クロック信号を信号ＤＲｅと表記する。

【0080】

増幅器６０は、端子Ｑ及びｂＱから信号ＤＱの反転信号を出力する。より具体的には、増幅器６０ｅは、端子ＤＭに“Ｈ”レベルの偶数ビットデータが入力されると、端子Ｑから“Ｌ”レベルの信号ＤＯＰｅを出力し、端子ｂＱから“Ｈ”レベルの信号ＤＯＭｅを出力する。また、増幅器６０ｅは、端子ＤＭに“Ｌ”レベルの偶数ビットデータが入力されると、端子Ｑから“Ｈ”レベルの信号ＤＯＰｅを出力し、端子ｂＱから“Ｌ”レベルの信号ＤＯＭｅを出力する。同様に、増幅器６０ｏは、端子ＤＭに“Ｈ”レベルの奇数ビットデータが入力されると、端子Ｑから“Ｌ”レベルの信号ＤＯＰｏを出力し、端子ｂＱから“Ｈ”レベルの信号ＤＯＭｏを出力する。また、増幅器６０ｏは、端子ＤＭに“Ｌ”レベルの奇数ビットデータが入力されると、端子Ｑから“Ｈ”レベルの信号ＤＯＰｏを出力し、端子ｂＱから“Ｌ”レベルの信号ＤＯＭｏを出力する。

【0081】

増幅器６０は、端子Ｒからリセット制御クロック信号を出力する。増幅器６０は、ラッチ回路がリセット状態にある場合、“Ｈ”レベルのリセット完了信号を出力する。また、増幅器６０は、ラッチ回路がラッチ状態にある場合、“Ｌ”レベルのリセット完了信号を出力する。より具体的には、例えば、増幅器６０ｅにおいて、信号ＤＯＰｅ及びＤＯＭｅの論理レベルが同じである場合、すなわち、ラッチ回路がリセット状態にある場合、リセット制御クロック信号は、“Ｈ”レベルとされる。他方で、信号ＤＯＰｅの論理レベルと信号ＤＯＭｅの論理レベルとが異なる場合、すなわち、ラッチ回路がラッチ状態にある場合、リセット制御クロック信号は、“Ｌ”レベルとされる。同様に、増幅器６０ｏにおいて、信号ＤＯＰｏ及びＤＯＭｏの論理レベルが同じである場合、リセット制御クロック信号は、“Ｈ”レベルとされる。他方で、信号ＤＯＰｏの論理レベルと信号ＤＯＭｏの論理レベルとが異なる場合、リセット制御クロック信号は、“Ｌ”レベルとされる。

【0082】

次に、ラッチ回路５２について説明する。ラッチ回路５２は、２つのｂＳＲラッチ回路７０ｅ及び７０ｏを含む。ｂＳＲラッチ回路７０ｅ及び７０ｏの構成は同じである。以下、ｂＳＲラッチ回路７０ｅ及び７０ｏのいずれかを限定しない場合は、ｂＳＲラッチ回路７０と表記する。

【0083】

ｂＳＲラッチ回路７０ｅは、増幅器６０ｅの出力信号を一時的に記憶する。ｂＳＲラッチ回路７０ｏは、増幅器６０ｏの出力信号を一時的に記憶する。

【0084】

ｂＳＲラッチ回路７０は、信号入力端子ｂＳ、リセット信号入力端子ｂＲ、及び出力端子Ｑを含む。なお、ｂＳＲラッチ回路７０は、反転出力端子ｂＱを含んでいてもよい。

【0085】

ｂＳＲラッチ回路７０は、端子ｂＳに“Ｌ”レベルの信号が入力され且つ端子ｂＲに“Ｈ”レベルの信号が入力されると、端子Ｑから“Ｈ”レベルの信号を出力する。ｂＳＲラッチ回路７０は、端子ｂＳに“Ｈ”レベルの信号が入力され且つ端子ｂＲに“Ｌ”レベルの信号が入力されると、端子Ｑから“Ｌ”レベルの信号を出力する。また、ｂＳＲラッチ回路７０は、端子ｂＳ及びｂＲに“Ｈ”レベルの信号が入力される間、前の出力の状態を維持する。

【0086】

ｂＳＲラッチ回路７０ｅの端子ｂＳには、増幅器６０ｅの信号ＤＯＰｅが入力される。ｂＳＲラッチ回路７０ｅの端子ｂＲには、増幅器６０ｅの信号ＤＯＭｅが入力される。ｂＳＲラッチ回路７０ｅは、端子Ｑからは、信号ＤＱの偶数ビットデータである信号ＤＱｅを出力する。

【0087】

ｂＳＲラッチ回路７０ｏの端子ｂＳには、増幅器６０ｏの信号ＤＯＰｏが入力される。ｂＳＲラッチ回路７０ｏの端子ｂＲには、増幅器６０ｏの信号ＤＯＭｏが入力される。ｂＳＲラッチ回路７０ｏは、端子Ｑから信号ＤＱの奇数ビットデータである信号ＤＱｏを出力する。

【0088】

１．１．７ＤＦＥ回路の回路図
次に、図６及び図７を参照して、ＤＦＥ回路５０の回路図の一例について説明する。図６は、ＤＦＥ回路５０の回路図である。図７は、増幅器６０ｅの回路図である。

【0089】

図６に示すように、増幅器６０ｅ及び６０ｏの回路構成は同じである。以下、増幅器６０ｅに着目して説明する。なお、以下の説明において、トランジスタのソースまたはドレインのいずれか一方を、トランジスタの一端と表記する。また、トランジスタのソースまたはドレインのいずれか他方を、トランジスタの他端と表記する。

【0090】

図７に示すように、増幅器６０ｅは、ｐチャネルＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）（以下、「ＰＭＯＳトランジスタ」または、「トランジスタ」とも表記する）１０１～１０４、ｎチャネルＭＯＳＦＥＴ（以下、「ＮＭＯＳトランジスタ」または、「トランジスタ」とも表記する）１０５～１１１、論理和演算回路（ＯＲ回路）１１２、及び否定排他論理和演算回路（ＸＮＯＲ回路）１１３を含む。

【0091】

トランジスタ１０１の一端には、電源電圧ＶＤＤが印加される。換言すれば、トランジスタ１０１の一端は、電源電圧線に接続される。トランジスタ１０１の他端は、ノードＮＤ１に接続される。トランジスタ１０１のゲートは、ＯＲ回路１１２の出力端子に接続される。

【0092】

トランジスタ１０２の一端には、電圧ＶＤＤが印加される。トランジスタ１０２の他端は、ノードＮＤ１に接続される。トランジスタ１０２のゲートは、ノードＮＤ２に接続される。

【0093】

トランジスタ１０３の一端には、電圧ＶＤＤが印加される。トランジスタ１０３の他端は、ノードＮＤ２に接続される。トランジスタ１０３のゲートは、ノードＮＤ１に接続される。

【0094】

トランジスタ１０４の一端には、電圧ＶＤＤが印加される。トランジスタ１０４の他端は、ノードＮＤ２に接続される。トランジスタ１０４のゲートは、ＯＲ回路１１２の出力端子に接続される。

【0095】

トランジスタ１０５の一端は、ノードＮＤ１に接続される。トランジスタ１０５の他端は、ノードＮＤ３に接続される。トランジスタ１０５のゲートは、ノードＮＤ２に接続される。

【0096】

トランジスタ１０６の一端は、ノードＮＤ２に接続される。トランジスタ１０６の他端は、ノードＮＤ４に接続される。トランジスタ１０６のゲートは、ノードＮＤ１に接続される。

【0097】

トランジスタ１０２、１０３、１０５、及び１０６により、ラッチ回路ＤＬが構成される。より具体的には、トランジスタ１０２及び１０５により、第１のインバータが構成される。トランジスタ１０３及び１０６により第２のインバータが構成される。そして、第１インバータの出力及び第２インバータの入力（ノードＮＤ１）が、端子Ｑに接続される。第１インバータの入力及び第２インバータの出力（ノードＮＤ２）が、端子ｂＱに接続される。

【0098】

トランジスタ１０１及び１０４は、ラッチ回路ＤＬのリセット回路として機能する。例えば、ＯＲ回路１１２の出力信号が“Ｌ”レベルとされると、トランジスタ１０１及び１０４はオン状態とされる。これにより、ノードＮＤ１及びＮＤ２は、“Ｈ”レベルに充電される。すなわち、ラッチ回路ＤＬは、リセット状態とされる。

【0099】

トランジスタ１０７の一端は、ノードＮＤ３に接続される。トランジスタ１０７の他端は、ノードＮＤ５に接続される。トランジスタ１０７のゲートは、端子ＤＭに接続される。

【0100】

トランジスタ１０８の一端は、ノードＮＤ４に接続される。トランジスタ１０８の他端は、ノードＮＤ５に接続される。トランジスタ１０８のゲートは、端子ｂＤＭに接続される。

【0101】

トランジスタ１０９の一端は、ノードＮＤ３に接続される。トランジスタ１０９の他端は、ノードＮＤ５に接続される。トランジスタ１０９のゲートは、端子ＤＦに接続される。

【0102】

トランジスタ１０９は、トランジスタ１０７と並列に接続されている。トランジスタ１０９のドライブ能力は、トランジスタ１０７のドライブ能力よりも低い。例えば、トランジスタ１０７及び１０９がオン状態の場合、トランジスタ１０９を流れる電流は、トランジスタ１０７を流れる電流よりも少ない。例えば、トランジスタ１０７は、トランジスタ１０９と同じサイズのトランジスタが複数個（例えば１０個）並列に接続された構造である。

【0103】

トランジスタ１１０の一端は、ノードＮＤ４に接続される。トランジスタ１１０の他端は、ノードＮＤ５に接続される。トランジスタ１１０のゲートは、端子ｂＤＦに接続される。

【0104】

トランジスタ１１０は、トランジスタ１０８と並列に接続されている。トランジスタ１１０のドライブ能力は、トランジスタ１０８のドライブ能力よりも低い。例えば、トランジスタ１０８及び１１０がオン状態の場合、トランジスタ１１０を流れる電流は、トランジスタ１０８を流れる電流よりも少ない。例えば、トランジスタ１０８は、トランジスタ１１０と同じサイズのトランジスタが複数個（例えば１０個）並列に接続された構造である。

【0105】

トランジスタ１０９及び１１０は、他方の増幅器６０の出力信号を一方の増幅器６０の入力信号にフィードバックさせる役割を果たす。トランジスタ１０９及び１１０の動作により、信号ＤＱの電圧値に対して電圧ＶＲＥＦの電圧値が変動した場合と同様の効果が生じる。例えば、トランジスタ１０９がオン状態であり且つトランジスタ１１０がオフ状態である状態は、信号ＤＱの電圧値に対して電圧ＶＲＥＦの電圧値が相対的に下がった状態と同様である。他方で、トランジスタ１０９がオフ状態であり且つトランジスタ１１０がオン状態である状態は、信号ＤＱの電圧値に対して電圧ＶＲＥＦの電圧値が相対的に上がった場合と同様の状態である。

【0106】

より具体的には、例えば、増幅器６０ｏが１つ前のタイミングで受信した信号ＤＱのビットデータが“Ｌ”レベルである場合、増幅器６０ｏは、“Ｈ”レベルの信号ＤＯＰｏ及び“Ｌ”レベルの信号ＤＯＭｏを出力する。従って、増幅器６０ｅの端子ＤＦに“Ｈ”レベルの信号ＤＯＰｏが入力され、端子ｂＤＦに“Ｌ”レベルの信号ＤＯＭｏが入力される。この場合、トランジスタ１０９はオン状態とされ、トランジスタ１１０はオフ状態とされる。この状態で、例えば、端子ＤＭに“Ｈ”レベルの信号ＤＱのビットデータが入力されると、トランジスタ１０７及び１０９はオン状態とされる。この状態は、信号ＤＱの“Ｈ”レベルの電圧値が上昇して、トランジスタ１０７がより強いオン状態とされた場合と同様の状態となる。従って、信号ＤＱの電圧値に対して電圧ＶＲＥＦの電圧値が下がった状態と同じ効果が生じる。以下、このような状態を、「電圧ＶＲＥＦは下がる」と表記する。

【0107】

また、例えば、増幅器６０ｏが１つ前のタイミングで受信した信号ＤＱのビットデータが“Ｈ”レベルである場合、増幅器６０ｏは、“Ｌ”レベルの信号ＤＯＰｏ及び“Ｈ”レベルの信号ＤＯＭｏを出力する。従って、増幅器６０ｅの端子ＤＦに“Ｌ”レベルの信号が入力され、端子ｂＤＦに“Ｈ”レベルの信号が入力される。この場合、トランジスタ１０９はオフ状態とされ、トランジスタ１１０はオン状態とされる。この状態で、例えば、端子ＤＭに“Ｌ”レベルの信号ＤＱのビットデータが入力されると、トランジスタ１０８及び１１０はオン状態とされる。この状態は、電圧ＶＲＥＦの電圧値が上昇して、トランジスタ１０８が比較的強いオン状態とされた場合と同様の状態となる。従って、信号ＤＱの電圧値に対して電圧ＶＲＥＦの電圧値が上がった状態と同じ効果が生じる。以下、このような状態を。「電圧ＶＲＥＦは上がる」と表記する。

【0108】

すなわち、１つ前の信号ＤＱのビットデータが“Ｌ”レベルである場合、フィードバックにより、増幅器６０において電圧ＶＲＥＦは下がる。また、１つ前の信号ＤＱのビットデータが“Ｈ”レベルである場合、フィードバックにより、増幅器６０において電圧ＶＲＥＦは上がる。

【0109】

トランジスタ１１１の一端は、ノードＮＤ５に接続される。トランジスタ１１１の他端は、接地される。換言すれば、トランジスタ１１１の他端は、接地電圧線に接続される。トランジスタ１１１のゲートは、ＯＲ回路１１２の出力端子に接続される。

【0110】

ＯＲ回路１１２の２つの入力端子は、端子ＣＬ及び端子ＣＲにそれぞれ接続される。ＯＲ回路１１２は、端子ＣＬから入力されたクロック信号及び端子ＣＲから入力されたリセット制御クロック信号の少なくとも１つが“Ｈ”レベルの場合に、“Ｈ”レベルの信号を出力する。

【0111】

ＸＮＯＲ回路１１３の２つの入力端子は、ノードＮＤ１（端子Ｑ）及びノードＮＤ２（端子ｂＱ）にそれぞれ接続される。ＸＮＯＲ回路１１３は、ノードＮＤ１及びノードＮＤ２の一方が“Ｈ”レベルであり他方が“Ｌ”レベルである場合に、“Ｌ”レベルの完了信号を出力する。換言すると、ＸＮＯＲ回路１１３は、ラッチ回路ＤＬにおいて取り込んだ信号ＤＱの論理レベルが確定すると、“Ｌ”レベルのリセット制御クロック信号を出力する。より具体的には、増幅器６０ｅのＸＮＯＲ回路１１３は、信号ＤＯＰｅ及びＤＯＭｅのいずれか一方が“Ｌ”レベルであり他方が“Ｈ”レベルである場合に、“Ｌ”レベルの信号ＤＲｅを出力する。同様に、増幅器６０ｏのＸＮＯＲ回路１１３は、信号ＤＯＰｏ及びＤＯＭｏのいずれか一方が“Ｌ”レベルであり他方が“Ｈ”レベルである場合に、“Ｌ”レベルの信号ＤＲｏを出力する。

【0112】

増幅器６０ｅの動作について簡略に説明する。増幅器６０ｅのラッチ回路ＤＬは、ＯＲ回路１１２が“Ｌ”レベルを出力している間、リセット状態とされる。より具体的には、端子ＣＬから入力される信号ＣＫ及び端子ＣＲから入力される信号ＤＲｏが“Ｌ”レベルである場合、ＯＲ回路１１２は、“Ｌ”レベルの信号を出力する。この場合、トランジスタ１０１及び１０４は、オン状態とされ、トランジスタ１１１は、オフ状態とされる。これにより、ノードＮＤ１及びＮＤ２には、“Ｈ”レベルの電圧が印加される。このため、増幅器６０ｅは、“Ｈ”レベルの信号ＤＯＰｅ及びＤＯＭｅを出力する。増幅器６０ｅは、ＯＲ回路１１２の出力信号が“Ｌ”レベルから“Ｈ”レベルに立ち上がるタイミングで、端子ＤＭから信号ＤＱの偶数ビットデータを取り込んだ結果をラッチ回路ＤＬに記憶する。このとき、端子ＤＦ及びｂＤＦには、増幅器６０ｏの出力信号ＤＯＰｏ及びＤＯＭｏがそれぞれ入力されている。ラッチ回路ＤＬに記憶された結果に基づいて、信号ＤＯＰｅ及びＤＯＭｅの論理レベルが確定される。信号ＤＯＰｅ及びＤＯＭｅのいずれか一方が“Ｈ”レベルであり且つ他方が“Ｌ”レベルである間、ＸＮＯＲ回路１１３は、“Ｌ”レベルの信号を出力する。そして、増幅器６０ｅは、ＯＲ回路１１２が“Ｈ”レベルから“Ｌ”レベルに立ち下がるタイミングで、リセット状態とされる。より具体的には、増幅器６０ｏにおいて、次のタイミングの信号ＤＱの奇数ビットデータの論理レベルが確定されると、信号ＤＲｏが“Ｌ”レベルとされる。このとき、信号ＣＫは“Ｌ”レベルにあるため、信号ＤＲｏに基づいて増幅器６０ｅがリセット状態とされる。

【0113】

１．２ＤＦＥ回路の動作例
次に、図８～図２２を参照して、ＤＦＥ回路５０の動作の一例について説明する。図８は、ＤＦＥ回路５０における各種信号のタイミングチャートである。図９～図２２は、図８に示すタイミングチャートの各時刻におけるＤＦＥ回路５０の状態図である。本例では、入力信号ＤＱがデータである場合について説明する。なお、以下の説明では、タイミングチャートの各時刻において、信号及びトランジスタの状態が変化した部分に着目して説明する。

【0114】

［時刻ｔ０］
図８に示すように、信号ＤＱが入力される前の時刻ｔ０において、信号ＣＫは、“Ｌ”レベルとされ、信号ｂＣＫは、“Ｈ”レベルとされる。増幅器６０ｅは、“Ｈ”レベルの信号ＤＯＰｅ及びＤＯＭｅを出力している。このため、信号ＤＲｅは、“Ｈ”レベルとされる。例えば、増幅器６０ｏは、“Ｈ”レベルの信号ＤＯＰｏ及び“Ｌ”レベルのＤＯＭｏを出力している。これにより、信号ＤＲｏは、“Ｌ”レベルとされる。

【0115】

増幅器６０ｅには、“Ｌ”レベルの信号ＣＫ及び“Ｌ”レベルの信号ＤＲｏが入力される。このため、増幅器６０ｅのラッチ回路ＤＬ（図８に示す参照符号“Ｅｖｅｎ”）は、リセット状態（図８に示す参照符号“ｒｓｔ”）とされる。また、増幅器６０ｏには、“Ｈ”レベルの信号ｂＣＫ及び“Ｈ”レベルの信号ＤＲｅが入力される。このため、増幅器６０ｏのラッチ回路ＤＬ（図８に示す参照符号“Ｏｄｄ”）は、ラッチ状態（図８に示す参照符号“ｌａｔ”）とされる。

【0116】

図９に示すように、信号ＤＱが“Ｌ”レベルであるため、増幅器６０ｅ及び６０ｏのトランジスタ１０７は、オフ状態とされる。増幅器６０ｅ及び６０ｏのトランジスタ１０８は、電圧ＶＲＥＦによりクランプされた比較的弱いオン状態とされる。

【0117】

増幅器６０ｅの端子ＤＦには、“Ｈ”レベルの信号ＤＯＰｏが入力される。このため、トランジスタ１０９は、オン状態とされる。増幅器６０ｅの端子ｂＤＦには、“Ｌ”レベルの信号ＤＯＭｏが入力される。このため、トランジスタ１１０は、オフ状態とされる。従って、増幅器６０ｅにおいて、電圧ＶＲＥＦは下がる。増幅器６０ｅのＯＲ回路１１２には、“Ｌ”レベルの信号ＣＫ及びＤＲｏが入力される。このため、ＯＲ回路１１２は、“Ｌ”レベルの信号を出力する。増幅器６０ｅのトランジスタ１０１及び１０４はオン状態とされ、トランジスタ１１１はオフ状態とされる。従って、ラッチ回路ＤＬは、リセット状態とされる。増幅器６０ｅは、“Ｈ”レベルの信号ＤＯＰｅ及びＤＯＭｅを出力する。

【0118】

増幅器６０ｏの端子ＤＦには、“Ｈ”レベルの信号ＤＯＰｅが入力される。このため、トランジスタ１０９は、オン状態とされる。増幅器６０ｏの端子ｂＤＦには、“Ｈ”レベルの信号ＤＯＭｅが入力される。このため、トランジスタ１１０は、オン状態とされる。増幅器６０ｏのＯＲ回路１１２には、“Ｈ”レベルの信号ｂＣＫ及びＤＲｅが入力される。このため、ＯＲ回路１１２は、“Ｈ”レベルの信号を出力する。増幅器６０ｏのトランジスタ１０１及び１０４はオフ状態とされ、トランジスタ１１１はオン状態とされる。従って、ラッチ回路ＤＬは、ラッチ状態とされる。信号ＤＱが“Ｌ”レベルのため、増幅器６０ｏは、“Ｈ”レベルの信号ＤＯＰｏ及び“Ｌ”レベルのＤＯＭｏを出力する。

【0119】

［時刻ｔ１］
図８に示すように、例えば、信号ＤＱの偶数ビットデータＶ０が“Ｈ”レベルであるとする。時刻ｔ１において、信号ＣＫは、“Ｌ”レベルから“Ｈ”レベルに立ち上がり、信号ｂＣＫは、“Ｈ”レベルから“Ｌ”レベルに立ち下がる。増幅器６０ｅのラッチ回路ＤＬは、信号ＣＫの立ち上がりに基づいてラッチ状態（“ｌａｔ”）とされ、“Ｈ”レベルの偶数ビットデータＶ０を取り込む。偶数ビットデータＶ０に基づいて、信号ＤＯＰｅ及びＤＯＭｅは、遷移を開始する。

【0120】

図１０に示すように、信号ＤＱの偶数ビットデータＶ０が“Ｈ”レベルであるため、増幅器６０ｅ及び６０ｏのトランジスタ１０７は、オン状態とされる。

【0121】

増幅器６０ｅのＯＲ回路１１２には、“Ｈ”レベルの信号ＣＫが入力される。このため、ＯＲ回路１１２は、“Ｈ”レベルの信号を出力する。増幅器６０ｅのトランジスタ１０１及び１０４はオフ状態とされ、トランジスタ１１１はオン状態とされる。これにより、増幅器６０ｅのラッチ回路ＤＬはラッチ状態とされる。増幅器６０ｅは、偶数ビットデータＶ０を取り込む。

【0122】

増幅器６０ｏのＯＲ回路１１２は、“Ｌ”レベルの信号ｂＣＫが入力される。ＯＲ回路１１２は、信号ＤＲｅが“Ｈ”レベルであるため、引き続き“Ｈ”レベルの信号を出力する。

【0123】

［時刻ｔ２］
図８に示すように、例えば、信号ＤＱの奇数ビットデータＶ１は“Ｌ”レベルであるとする。時刻ｔ２において、増幅器６０ｅの信号ＤＯＰｅ及びＤＯＭｅの論理レベルが確定する。換言すると、偶数ビットデータＶ０の論理レベルが確定する。偶数ビットデータＶ０が“Ｈ”レベルであるため、信号ＤＯＰｅは、“Ｌ”レベルとされ、信号ＤＯＭｅは、“Ｈ”レベルとされる。これにより、信号ＤＲｅは、“Ｌ”レベルとされる。増幅器６０ｏでは、信号ＤＲｅ及びｂＣＫが“Ｌ”レベルであるため、ラッチ回路ＤＬのリセット動作が開始される。

【0124】

図１１に示すように、信号ＤＱの奇数ビットデータＶ１が“Ｌ”レベルであるため、増幅器６０ｅ及び６０ｏのトランジスタ１０７は、オフ状態とされる。

【0125】

増幅器６０ｅでは、“Ｈ”レベルの偶数ビットデータＶ０を取り込んだ結果、ノードＮＤ１の電圧がノードＮＤ２の電圧よりも速く下がる。このため、ラッチ回路ＤＬでは、ノードＮＤ１が“Ｌ”レベルとされ、ノードＮＤ２が“Ｈ”レベルとされる。従って、信号ＤＯＰｅは、“Ｌ”レベルとされる。他方で、信号ＤＯＭｅは、“Ｈ”レベルに維持される。これにより、増幅器６０ｅは、端子Ｒから“Ｌ”レベルの信号ＤＲｅを出力する。

【0126】

増幅器６０ｏには、増幅器６０ｅが偶数ビットデータＶ０を取り込んだ結果がフィードバックされる。より具体的には、増幅器６０ｏの端子ＤＦには、“Ｌ”レベルの信号ＤＯＰｅが入力される。このため、トランジスタ１０９は、オフ状態とされる。増幅器６０ｏの端子ｂＤＦには、“Ｈ”レベルの信号ＤＯＭｅが入力される。このため、トランジスタ１１０は、オン状態とされる。従って、増幅器６０ｏにおいて、電圧ＶＲＥＦは上がる。また、増幅器６０ｏでは、“Ｌ”レベルの信号ＤＲｅが入力されることにより、ＯＲ回路１１２は、“Ｌ”レベルの信号を出力する。このため、増幅器６０ｏのトランジスタ１０１及び１０４はオン状態とされ、トランジスタ１１１はオフ状態とされる。これにより、増幅器６０ｏは、ラッチ回路ＤＬのリセット動作を開始する。すなわち、ノードＮＤ１及びノードＮＤ２に“Ｈ”レベルの電圧が印加される。但し、時刻ｔ２において、ラッチ回路ＤＬのリセット動作が完了していないため、信号ＤＯＰｏは“Ｈ”レベルに維持され、信号ＤＯＭｏは“Ｌ”レベルに維持されている。このため、信号ＤＲｏは“Ｌ”レベルに維持される。

【0127】

［時刻ｔ３］
図８に示すように、時刻ｔ３において、増幅器６０ｏは、ラッチ回路ＤＬのリセット動作が完了し、リセット状態（“ｒｓｔ”）とされる。このため、信号ＤＯＰｏ及びＤＯＭｏは、“Ｈ”レベルとされる。これにより、信号ＤＲｏは、“Ｈ”レベルとされる。

【0128】

図１２に示すように、増幅器６０ｏでは、ラッチ回路ＤＬのリセット動作が完了し、ノードＮＤ１及びノードＮＤ２が“Ｈ”レベルに充電される。すなわち、信号ＤＯＰｏ及びＤＯＭｏは、“Ｈ”レベルとされる。これにより、増幅器６０ｏは、端子Ｒから“Ｈ”レベルの信号ＤＲｏを出力する。

【0129】

増幅器６０ｅの端子ＤＦには、“Ｈ”レベルの信号ＤＯＰｏが入力される。このため、トランジスタ１０９は、オン状態とされる。増幅器６０ｅの端子ｂＤＦには、“Ｈ”レベルの信号ＤＯＭｏが入力される。このため、トランジスタ１１０は、オン状態とされる。増幅器６０ｅのＯＲ回路１１２は、“Ｈ”レベルの信号ＤＲｏが入力される。ＯＲ回路１１２は、引き続き“Ｈ”レベルの信号を出力する。

【0130】

［時刻ｔ４］
図８に示すように、時刻ｔ４において、信号ＣＫは、“Ｈ”レベルから“Ｌ”レベルに立ち下がり、信号ｂＣＫは、“Ｌ”レベルから“Ｈ”レベルに立ち上がる。増幅器６０ｏのラッチ回路ＤＬは、信号ｂＣＫの立ち上がりに基づいてラッチ状態（“ｌａｔ”）とされ、“Ｌ”レベルの奇数ビットデータＶ１を取り込む。奇数ビットデータＶ１に基づいて、信号ＤＯＰｏ及びＤＯＭｏは、遷移を開始する。

【0131】

図１３に示すように、増幅器６０ｏのＯＲ回路１１２には、“Ｈ”レベルの信号ｂＣＫが入力される。このため、ＯＲ回路１１２は、“Ｈ”レベルの信号を出力する。増幅器６０ｏのトランジスタ１０１及び１０４はオフ状態とされ、トランジスタ１１１はオン状態とされる。これにより、増幅器６０ｅのラッチ回路ＤＬはラッチ状態とされる。増幅器６０ｏは、奇数ビットデータＶ１を取り込む。

【0132】

増幅器６０ｅのＯＲ回路１１２には、“Ｌ”レベルの信号ＣＫが入力される。ＯＲ回路１１２は、信号ＤＲｏが“Ｈ”レベルであるため、引き続き“Ｈ”レベルの信号を出力する。

【0133】

［時刻ｔ５］
図８に示すように、例えば、信号ＤＱの偶数ビットデータＶ２は“Ｌ”レベルであるとする。時刻ｔ５において、増幅器６０ｏの信号ＤＯＰｏ及びＤＯＭｏの論理レベルが確定する。換言すると、奇数ビットデータＶ１の論理レベルが確定する。奇数ビットデータＶ１が“Ｌ”レベルであるため、信号ＤＯＰｏは、“Ｈ”レベルとされ、信号ＤＯＭｏは、“Ｌ”レベルとされる。これにより、信号ＤＲｏは、“Ｌ”レベルとされる。増幅器６０ｅでは、信号ＤＲｏ及びＣＫが“Ｌ”レベルであるため、ラッチ回路ＤＬのリセット動作が開始される。

【0134】

図１４に示すように、信号ＤＱの偶数ビットデータＶ２が“Ｌ”レベルであるため、増幅器６０ｅ及び６０ｏのトランジスタ１０７は、オフ状態とされる。

【0135】

増幅器６０ｏでは、“Ｌ”レベルの奇数ビットデータＶ１を取り込んだ結果、ノードＮＤ２の電圧がノードＮＤ１の電圧よりも速く下がる。このため、ラッチ回路ＤＬでは、ノードＮＤ１が“Ｈ”レベルとされ、ノードＮＤ２が“Ｌ”レベルとされる。従って、信号ＤＯＰｏは、“Ｈ”レベルに維持される。他方で、信号ＤＯＭｏは、“Ｌ”レベルとされる。これにより、増幅器６０ｏは、端子Ｒから“Ｌ”レベルの信号ＤＲｏを出力する。

【0136】

増幅器６０ｅには、増幅器６０ｏが奇数ビットデータＶ１を取り込んだ結果がフィードバックされる。より具体的には、増幅器６０ｅの端子ＤＦには、“Ｈ”レベルの信号ＤＯＰｏが入力される。このため、トランジスタ１０９は、オン状態とされる。増幅器６０ｅの端子ｂＤＦには、“Ｌ”レベルの信号ＤＯＭｏが入力される。このため、トランジスタ１１０は、オフ状態とされる。従って、増幅器６０ｅにおいて、電圧ＶＲＥＦは下がる。また、増幅器６０ｅでは、“Ｌ”レベルの信号ＤＲｏが入力されることにより、ＯＲ回路１１２は、“Ｌ”レベルの信号を出力する。このため、増幅器６０ｅのトランジスタ１０１及び１０４はオン状態とされ、トランジスタ１１１はオフ状態とされる。これにより、増幅器６０ｅは、ラッチ回路ＤＬのリセット動作を開始する。すなわち、ノードＮＤ１及びノードＮＤ２に“Ｈ”レベルの電圧が印加される。但し、時刻ｔ５において、ラッチ回路ＤＬのリセット動作が完了していないため、信号ＤＯＰｅは“Ｌ”レベルに維持され、信号ＤＯＭｅは、“Ｈ”レベルに維持される。このため、信号ＤＲｅは、“Ｌ”レベルに維持される。

【0137】

［時刻ｔ６］
図８に示すように、時刻ｔ６において、増幅器６０ｅは、ラッチ回路ＤＬのリセット動作が完了し、リセット状態（“ｒｓｔ”）とされる。このため、信号ＤＯＰｅ及びＤＯＭｅは、“Ｈ”レベルとされる。これにより、信号ＤＲｅは、“Ｈ”レベルとされる。

【0138】

図１５に示すように、増幅器６０ｅでは、ラッチ回路ＤＬのリセット動作が完了し、ノードＮＤ１及びノードＮＤ２が“Ｈ”レベルに充電される。すなわち、信号ＤＯＰｅ及びＤＯＭｅは、“Ｈ”レベルとされる。これにより、増幅器６０ｅは、端子Ｒから“Ｈ”レベルの信号ＤＲｅを出力する。

【0139】

増幅器６０ｏの端子ＤＦには、“Ｈ”レベルの信号ＤＯＰｅが入力される。このため、トランジスタ１０９は、オン状態とされる。増幅器６０ｏの端子ｂＤＦには、“Ｈ”レベルの信号ＤＯＭｅが入力される。このため、トランジスタ１１０は、オン状態とされる。増幅器６０ｏのＯＲ回路１１２には、“Ｈ”レベルの信号ＤＲｅが入力される。ＯＲ回路１１２は、引き続き“Ｈ”レベルの信号を出力する。

【0140】

［時刻ｔ７］
図８に示すように、時刻ｔ７において、信号ＣＫは、“Ｌ”レベルから“Ｈ”レベルに立ち上がり、信号ｂＣＫは、“Ｈ”レベルから“Ｌ”レベルに立ち下がる。増幅器６０ｅのラッチ回路ＤＬは、信号ＣＫの立ち上がりに基づいてラッチ状態（“ｌａｔ”）とされ、“Ｌ”レベルの偶数ビットデータＶ２を取り込む。偶数ビットデータＶ２に基づいて、信号ＤＯＰｅ及びＤＯＭｅは、遷移を開始する。

【0141】

図１６に示すように、増幅器６０ｅのＯＲ回路１１２には、“Ｈ”レベルの信号ＣＫが入力される。このため、ＯＲ回路１１２は、“Ｈ”レベルの信号を出力する。増幅器６０ｅのトランジスタ１０１及び１０４はオフ状態とされ、トランジスタ１１１はオン状態とされる。これにより、増幅器６０ｅのラッチ回路ＤＬはラッチ状態とされる。増幅器６０ｅは、偶数ビットデータＶ２を取り込む。

【0142】

増幅器６０ｏのＯＲ回路１１２には、“Ｌ”レベルの信号ｂＣＫが入力される。ＯＲ回路１１２は、信号ＤＲｅが“Ｈ”レベルのため、引き続き“Ｈ”レベルの信号を出力する。

【0143】

［時刻ｔ８］
図８に示すように、例えば、信号ＤＱの奇数ビットデータＶ３は“Ｈ”レベルであるとする。時刻ｔ８において、増幅器６０ｅの信号ＤＯＰｅ及びＤＯＭｅの論理レベルが確定する。換言すると、偶数ビットデータＶ２の論理レベルが確定する。偶数ビットデータＶ２が“Ｌ”レベルであるため、信号ＤＯＰｅは、“Ｈ”レベルとされ、信号ＤＯＭｅは、“Ｌ”レベルとされる。これにより、信号ＤＲｅは、“Ｌ”レベルとされる。増幅器６０ｏでは、信号ＤＲｅ及びｂＣＫが“Ｌ”レベルであるため、ラッチ回路ＤＬのリセット動作が開始される。

【0144】

図１７に示すように、信号ＤＱの奇数ビットデータＶ３が“Ｈ”レベルであるため、増幅器６０ｅ及び６０ｏのトランジスタ１０７は、オン状態とされる。

【0145】

増幅器６０ｅでは、“Ｌ”レベルの偶数ビットデータＶ２を取り込んだ結果、ノードＮＤ２の電圧がノードＮＤ１の電圧よりも速く下がる。このため、ラッチ回路ＤＬでは、ノードＮＤ１が“Ｈ”レベルとされ、ノードＮＤ２が“Ｌ”レベルとされる。従って、信号ＤＯＰｅは、“Ｈ”レベルに維持される。他方で、信号ＤＯＭｅは、“Ｌ”レベルとされる。これにより、増幅器６０ｅは、端子Ｒから“Ｌ”レベルの信号ＤＲｅを出力する。

【0146】

増幅器６０ｏには、増幅器６０ｅが偶数ビットデータＶ２を取り込んだ結果がフィードバックされる。より具体的には、増幅器６０ｏの端子ＤＦには、“Ｈ”レベルの信号ＤＯＰｅが入力される。このため、トランジスタ１０９は、オン状態とされる。増幅器６０ｏの端子ｂＤＦには、“Ｌ”レベルの信号ＤＯＭｅが入力される。このため、トランジスタ１１０は、オフ状態とされる。従って、増幅器６０ｏにおいて、電圧ＶＲＥＦは下がる。また、増幅器６０ｏでは、“Ｌ”レベルの信号ＤＲｅが入力されることにより、ＯＲ回路１１２は、“Ｌ”レベルの信号を出力する。このため、増幅器６０ｏのトランジスタ１０１及び１０４はオン状態とされ、トランジスタ１１１はオフ状態とされる。これにより、増幅器６０ｏは、ラッチ回路ＤＬのリセット動作を開始する。すなわち、ノードＮＤ１及びノードＮＤ２に“Ｈ”レベルの電圧が印加される。但し、時刻ｔ８において、ラッチ回路ＤＬのリセット動作が完了していないため、信号ＤＯＰｏは“Ｈ”レベルに維持され、信号ＤＯＭｏは“Ｌ”レベルに維持される。このため、信号ＤＲｏは、“Ｌ”レベルに維持される。

【0147】

［時刻ｔ９］
図８に示すように、時刻ｔ９において、増幅器６０ｏは、ラッチ回路ＤＬのリセット動作が完了し、リセット状態（“ｒｓｔ”）とされる。このため、信号ＤＯＰｏ及びＤＯＭｏは、“Ｈ”レベルとされる。これにより、信号ＤＲｏは、“Ｈ”レベルとされる。

【0148】

図１８に示すように、増幅器６０ｏでは、ラッチ回路ＤＬのリセット動作が完了し、ノードＮＤ１及びノードＮＤ２が“Ｈ”レベルに充電される。すなわち、信号ＤＯＰｏ及びＤＯＭｏは、“Ｈ”レベルとされる。これにより、増幅器６０ｏは、端子Ｒから“Ｈ”レベルの信号ＤＲｏを出力する。

【0149】

増幅器６０ｅの端子ＤＦには、“Ｈ”レベルの信号ＤＯＰｏが入力される。このため、トランジスタ１０９は、オン状態とされる。増幅器６０ｅの端子ｂＤＦには、“Ｈ”レベルの信号ＤＯＭｏが入力される。このため、トランジスタ１１０は、オン状態とされる。増幅器６０ｅのＯＲ回路１１２には、“Ｈ”レベルの信号ＤＲｏが入力される。ＯＲ回路１１２は、引き続き“Ｈ”レベルの信号を出力する。

【0150】

［時刻ｔ１０］
図８に示すように、時刻ｔ１０において、信号ＣＫは、“Ｈ”レベルから“Ｌ”レベルに立ち下がり、信号ｂＣＫは、“Ｌ”レベルから“Ｈ”レベルに立ち上がる。増幅器６０ｏのラッチ回路ＤＬは、信号ｂＣＫの立ち上がりに基づいてラッチ状態（“ｌａｔ”）とされ、“Ｈ”レベルの奇数ビットデータＶ３を取り込む。奇数ビットデータＶ３に基づいて、信号ＤＯＰｏ及びＤＯＭｏは、遷移を開始する。

【0151】

図１９に示すように、増幅器６０ｏのＯＲ回路１１２には、“Ｈ”レベルの信号ｂＣＫが入力される。このため、ＯＲ回路１１２は、“Ｈ”レベルの信号を出力する。増幅器６０ｏのトランジスタ１０１及び１０４はオフ状態とされ、トランジスタ１１１はオン状態とされる。これにより、増幅器６０ｅのラッチ回路ＤＬはラッチ状態とされる。増幅器６０ｏは、奇数ビットデータＶ３を取り込む。

【0152】

増幅器６０ｅのＯＲ回路１１２には、“Ｌ”レベルの信号ＣＫが入力される。ＯＲ回路１１２は、信号ＤＲｏが“Ｈ”レベルのため、引き続き“Ｈ”レベルの信号を出力する。

【0153】

［時刻ｔ１１］
図８に示すように、例えば、信号ＤＱの偶数ビットデータＶ４は“Ｈ”レベルであるとする。時刻ｔ１１において、増幅器６０ｏの信号ＤＯＰｏ及びＤＯＭｏの論理レベルが確定する。換言すると、奇数ビットデータＶ３の論理レベルが確定する。奇数ビットデータＶ３が“Ｈ”レベルであるため、信号ＤＯＰｏは、“Ｌ”レベルとされ、信号ＤＯＭｏは、“Ｈ”レベルとされる。これにより、信号ＤＲｏは、“Ｌ”レベルとされる。増幅器６０ｅでは、信号ＤＲｏ及びＣＫが“Ｌ”レベルであるため、ラッチ回路ＤＬのリセット動作が開始される。

【0154】

図２０に示すように、信号ＤＱの偶数ビットデータＶ４が“Ｈ”レベルであるため、増幅器６０ｅ及び６０ｏのトランジスタ１０７は、オン状態とされる。

【0155】

増幅器６０ｏでは、“Ｈ”レベルの奇数ビットデータＶ３を取り込んだ結果、ノードＮＤ１の電圧がノードＮＤ２の電圧よりも速く下がる。このため、ラッチ回路ＤＬでは、ノードＮＤ１が“Ｌ”レベルとされ、ノードＮＤ２が“Ｈ”レベルとされる。従って、信号ＤＯＰｏは、“Ｈ”レベルから“Ｌ”レベルとされる。他方で、信号ＤＯＭｏは、“Ｈ”レベルに維持される。これにより、増幅器６０ｏは、端子Ｒから“Ｈ”レベルの信号ＤＲｏを出力する。

【0156】

増幅器６０ｅには、増幅器６０ｏが奇数ビットデータＶ３を取り込んだ結果がフィードバックされる。より具体的には、増幅器６０ｅの端子ＤＦには、“Ｌ”レベルの信号ＤＯＰｏが入力されるため、トランジスタ１０９はオフ状態とされる。増幅器６０ｅの端子ｂＤＦには、“Ｈ”レベルの信号ＤＯＭｏが入力されるため、トランジスタ１１０はオン状態とされる。従って、増幅器６０ｏにおいて、電圧ＶＲＥＦは上がる。また、増幅器６０ｅでは、“Ｌ”レベルの信号ＤＲｏが入力されることにより、ＯＲ回路１１２は、“Ｌ”レベルの信号を出力する。このため、増幅器６０ｅのトランジスタ１０１及び１０４はオン状態とされ、トランジスタ１１１はオフ状態とされる。これにより、増幅器６０ｅは、ラッチ回路ＤＬのリセット動作を開始する。すなわち、ノードＮＤ１及びノードＮＤ２に“Ｈ”レベルの電圧が印加される。但し、時刻ｔ１１において、ラッチ回路ＤＬのリセット動作が完了していないため、信号ＤＯＰｅは“Ｈ”レベルに維持され、信号ＤＯＭｅは“Ｌ”レベルに維持される。このため、信号ＤＲｅは、“Ｌ”レベルに維持される。

【0157】

［時刻ｔ１２］
図８に示すように、時刻ｔ１２において、増幅器６０ｅは、ラッチ回路ＤＬのリセット動作が完了し、リセット状態（“ｒｓｔ”）とされる。このため、信号ＤＯＰｅ及びＤＯＭｅは、“Ｈ”レベルとされる。これにより、信号ＤＲｅは、“Ｈ”レベルとされる。

【0158】

図２１に示すように、増幅器６０ｅでは、ラッチ回路ＤＬのリセット動作が完了し、ノードＮＤ１及びノードＮＤ２が“Ｈ”レベルにチャージされる。すなわち、信号ＤＯＰｅ及びＤＯＭｅは、“Ｈ”レベルとされる。これにより、増幅器６０ｅは、端子Ｒから“Ｈ”レベルの信号ＤＲｅを出力する。

【0159】

【0160】

［時刻ｔ１３］
図８に示すように、時刻ｔ１３において、信号ＣＫは、“Ｌ”レベルから“Ｈ”レベルに立ち上がり、信号ｂＣＫは、“Ｈ”レベルから“Ｌ”レベルに立ち下がる。増幅器６０ｅのラッチ回路ＤＬは、信号ＣＫの立ち上がりに基づいてラッチ状態（“ｌａｔ”）とされ、“Ｈ”レベルの偶数ビットデータＶ４を取り込む。偶数ビットデータＶ４に基づいて、信号ＤＯＰｅ及びＤＯＭｅは、遷移を開始する。

【0161】

図２２に示すように、増幅器６０ｅのＯＲ回路１１２には、“Ｈ”レベルの信号ＣＫが入力される。このため、ＯＲ回路１１２は、“Ｈ”レベルの信号を出力する。増幅器６０ｅのトランジスタ１０１及び１０４はオフ状態とされ、トランジスタ１１１はオン状態とされる。これにより、増幅器６０ｅは、信号ＤＱを取り込む。

【0162】

【0163】

１．３本実施形態に係る効果
本実施形態に係る構成であれば、チップ面積の増加を抑制できる半導体記憶装置を提供できる。本効果につき詳述する。

【0164】

例えば、高速通信に対応した伝送補償技術の１つとして、ＤＦＥ技術が知られている。ＤＦＥ技術に対応したＤＦＥ回路には、９０度ずつ位相をずらした４相に受信経路を分割する４タイム・インターリーブが適用される。ＤＦＥ回路は４つの受信経路に対応した回路構成とされる。このため、ＤＦＥ回路の回路面積及び消費電力は、増加する傾向にある。

【0165】

これに対し、本実施形態に係る構成であれば、ＤＦＥ回路５０は、２タイム・インターリーブに対応した２つの増幅器６０を含む。増幅器６０は、データ入力端子ＤＭ及びｂＤＭ、フィードバック入力端子ＤＦ及びｂＤＦラッチ制御クロック入力端子ＣＬ、リセット制御クロック入力端子ＣＲ、データ出力端子Ｑ及びｂＱ、並びにラッチ完了出力端子Ｒを含むＬＴ－ＳＡ回路である。

【0166】

増幅器６０は、端子Ｒからラッチ回路ＤＬの状態に基づくリセット制御クロック信号（ＤＲｅまたはＤＲｏ）を出力できる。換言すると、増幅器６０は、ラッチ回路ＤＬにおいて信号ＤＱの論理レベルが確定されると、その旨を通知するリセット制御クロック信号を出力できる。一方の増幅器６０は、端子ＣＲから、他方の増幅器６０が出力したリセット制御クロック信号を受信できる。増幅器６０は、受信したリセット制御クロック信号に基づいて、内部のラッチ回路ＤＬをリセットできる。すなわち、一方の増幅器６０は、他方の増幅器６０の出力データに基づいて、ラッチ回路ＤＬのリセット動作を実行できる。これにより、ＤＦＥ回路５０は、２タイム・インターリーブを適用したＤＦＥを実現できる。ＤＦＥ回路５０は、２タイム・インターリーブを適用することにより、回路面積の増加と消費電力の増加を抑制できる。よって、半導体記憶装置は、チップ面積の増加を抑制できる。更に、半導体記憶装置は、消費電力の増加を抑制できる。

【0167】

更に、本実施形態に係る構成であれば、一方の増幅器６０は、他方の増幅器６０の出力データに基づいて、ラッチ回路ＤＬのリセット動作を実行できる。従って、クロック信号に同期してラッチ回路のリセット動作を実行する４タイム・インターリーブの場合よりも、リセット動作を高速化できる。よって、半導体記憶装置は、メモリコントローラとの通信速度を高速化できる。

【0168】

更に、本実施形態に係る構成であれば、増幅器６０は、端子ＤＭから信号ＤＱの１ビットデータを受信する。このとき、一方の増幅器６０は、端子ＤＦ及びｂＤＦを介して、他方の増幅器６０の出力信号（他方の増幅器６０が１つの前のタイミングで受信したビットデータに対応した出力データ）をフィードバックさせることができる。これにより、増幅器６０は、電圧ＶＲＥＦを信号ＤＱに対して相対的に変動させることができる。よって、信号ＤＱの論理レベルの誤判定を抑制できる。

【0169】

１．４第１実施形態の変形例
１．４．１増幅器の構成
次に、第１実施形態の変形例について説明する。本例では、図２３を用いて、第１実施形態と異なる増幅器の構成について説明する。図２３は、増幅器６０ｅの回路図である。以下、第１実施形態と異なる点を中心に説明する。なお、以下の説明では、増幅器６０ｅについて説明するが、増幅器６０ｏも増幅器６０ｅと同じ構成である。

【0170】

図２３に示すように、増幅器６０ｅは、ＰＭＯＳトランジスタ１０１～１０４、１２１、及び１２２、ＮＭＯＳトランジスタ１０５～１１１、並びにＸＮＯＲ回路１１３を含む。本例の増幅器６０ｅでは、第１実施形態の図７を用いて説明した増幅器６０ｅのＯＲ回路１１２が廃されている。そして、本例の増幅器６０ｅには、トランジスタ１２１、１２２、及び１２３が追加されている。トランジスタ１２１、１２２、及び１２３により、ＯＲ回路１１２と同じ機能を実現している。

【0171】

トランジスタ１２１の一端には、電圧ＶＤＤが印加される。トランジスタ１２１の他端は、ノードＮＤ１０に接続される。トランジスタ１２１のゲートは、端子ＣＲに接続される。

【0172】

トランジスタ１２２の一端には、電圧ＶＤＤが印加される。トランジスタ１２２の他端は、ノードＮＤ１０に接続される。トランジスタ１２２のゲートは、端子ＣＲに接続される。

【0173】

トランジスタ１２３の一端は、ノードＮＤ５に接続される。トランジスタ１２３の他端は、接地される。トランジスタ１２３のゲートは、端子ＣＲに接続される。

【0174】

本例では、トランジスタ１０１及び１０４の一端は、ノードＮＤ１０に接続される。他の構成は、第１実施形態の図７と同様である。

【0175】

１．４．２第１実施形態の変形例に係る効果
本変形例に係る構成であれば、第１実施形態と同様の効果が得られる。

【0176】

更に、本変形例に係る構成であれば、増幅器６０は、ＯＲ回路１１２を設けずにラッチ回路ＤＬのリセット信号を生成し得る。端子ＣＬとトランジスタ１０１及び１０４との間にＯＲ回路１１２を挟まないため、増幅器６０は、ＯＲ回路１１２による遅延の発生を抑制し、より高速に動作できる。

【0177】

２．第２実施形態
次に、第２実施形態について説明する。第２実施形態では、第１実施形態と異なるＤＦＥ回路５０及びラッチ回路５２の構成について説明する。以下、第１実施形態と異なる点を中心に説明する。

【0178】

２．１ＤＦＥ回路及びラッチ回路の構成
まず、図２４を参照して、ＤＦＥ回路５０及びラッチ回路５２の構成の一例について説明する。図２４は、ＤＦＥ回路５０及びラッチ回路５２のブロック図である。

【0179】

図２４に示すように、ＤＦＥ回路５０は、２つの増幅器６２ｅ及び６２ｏを含む。増幅器６２ｅ及び６２ｏの構成は同じである。第１実施形態と同様に、ＤＦＥ回路５０は、２タイム・インターリーブに対応している。例えば、増幅器６２ｅは、信号ＤＱの偶数ビットデータに対応している。他方で、増幅器６２ｏは、信号ＤＱの奇数ビットデータに対応している。以下、増幅器６２ｅ及び６２ｏのいずれかを限定しない場合は、増幅器６２と表記する。

【0180】

増幅器６２は、データ入力端子ＤＭ及びｂＤＭ、フィードバック入力端子ＤＦ及びｂＤＦ、ラッチ制御クロック入力端子ＣＬ、リセット制御クロック入力端子ＣＲ及びｂＣＲ、データ出力端子Ｑ及びｂＱ、並びにラッチ入力信号出力端子ＤＩ及びｂＤＩを含むＤＴＳＡ（Double-tail Latch-type Voltage Sense Amplifier）回路である。

【0181】

端子ＤＭには、信号ＤＱが入力される。端子ｂＤＭには、電圧ＶＲＥＦが入力される。

【0182】

一方の増幅器６２の端子ＤＦ及びｂＤＦには、他方の増幅器６２の出力信号が入力（フィードバック）される。例えば、一方の増幅器６２が増幅器６２ｅである場合、他方の増幅器６２は増幅器６２ｏである。また、一方の増幅器６２が増幅器６２ｏである場合、他方の増幅器６２は増幅器６２ｅである。より具体的には、例えば、増幅器６２ｅが信号ＤＱのｋ番目のビットデータを受信する場合、増幅器６２ｅの端子ＤＦ及びｂＤＦには、増幅器６２ｏが１つ前のタイミングで受信した信号ＤＱの（ｋ－１）番目のビットデータに対応した出力信号ＤＯＰｏ及びＤＯＭｏがそれぞれフィードバックされる。一方の増幅器６２の端子ＤＦ及びｂＤＦは、他方の増幅器６２の端子Ｑ及びｂＱにそれぞれ接続される。より具体的には、増幅器６２ｅの端子ＤＦには、増幅器６２ｏの端子Ｑから信号ＤＯＰｏが入力される。増幅器６２ｅの端子ｂＤＦには、増幅器６２ｏの端子ｂＱから信号ＤＯＭｏが入力される。増幅器６２ｏの端子ＤＦには、増幅器６２ｅの端子Ｑから信号ＤＯＰｅが入力される。増幅器６２ｏの端子ｂＤＦには、増幅器６２ｅの端子ｂＱから信号ＤＯＭｅが入力される。

【0183】

増幅器６２ｅの端子ＣＬには、信号ＣＫが入力される。増幅器６２ｏの端子ＣＬには、信号ｂＣＫが入力される。

【0184】

一方の増幅器６２の端子ＣＲ及びｂＣＲには、他方の増幅器６２の端子ＤＩ及びｂＤＩから出力されたラッチ入力信号が入力される。ラッチ入力信号は、増幅器６２のラッチ回路ＤＬに入力される信号である。一方の増幅器６２の端子ＣＲ及びｂＣＲは、他方の増幅器６２の端子ＤＩ及びｂＤＩにそれぞれ接続される。より具体的には、増幅器６２ｅの端子ＣＲ及びｂＣＲは、増幅器６２ｏの端子ＤＩ及びｂＤＩにそれぞれ接続される。増幅器６２ｏの端子ＣＲ及びｂＣＲは、増幅器６２ｅの端子ＤＩ及びｂＤＩにそれぞれ接続される。以下、増幅器６２ｅの端子ＣＲ及びｂＣＲに入力される増幅器６２ｏのラッチ入力信号を信号ＤＩＰｏ及びＤＩＭｏとそれぞれ表記する。また、増幅器６２ｏの端子ＣＲ及びｂＣＲに入力される増幅器６２ｅのラッチ入力信号を信号ＤＩＰｅ及びＤＩＭｅとそれぞれ表記する。

【0185】

増幅器６２は、端子Ｑ及びｂＱから信号ＤＱの正転信号を出力する。より具体的には、増幅器６２ｅは、端子ＤＭに“Ｈ”レベルの偶数ビットデータが入力されると、端子Ｑから“Ｈ”レベルの信号ＤＯＰｅを出力し、端子ｂＱから“Ｌ”レベルの信号ＤＯＭｅを出力する。また、増幅器６２ｅは、端子ＤＭに“Ｌ”レベルの偶数ビットデータが入力されると、端子Ｑから“Ｌ”レベルの信号ＤＯＰｅを出力し、端子ｂＱから“Ｈ”レベルの信号ＤＯＭｅを出力する。同様に、増幅器６２ｏは、端子ＤＭに“Ｈ”レベルの奇数ビットデータが入力されると、端子Ｑから“Ｈ”レベルの信号ＤＯＰｏを出力し、端子ｂＱから“Ｌ”レベルの信号ＤＯＭｏを出力する。また、増幅器６２ｏは、端子ＤＭに“Ｌ”レベルの奇数ビットデータが入力されると、端子Ｑから“Ｌ”レベルの信号ＤＯＰｏを出力し、端子ｂＱから“Ｈ”レベルの信号ＤＯＭｏを出力する。

【0186】

次に、ラッチ回路５２について説明する。本実施形態のラッチ回路５２は、２つのＳＲラッチ回路７２ｅ及び７２ｏを含む。ＳＲラッチ回路７２ｅ及び７２ｏの構成は同じである。以下、ＳＲラッチ回路７２ｅ及び７２ｏを限定しない場合は、ＳＲラッチ回路７２と表記する。ＳＲラッチ回路７２ｅは、増幅器６２ｅの出力信号を一時的に記憶する。ＳＲラッチ回路７２ｏは、増幅器６２ｏの出力信号を一時的に記憶する。ＳＲラッチ回路７２は、信号入力端子Ｓ、リセット信号入力端子Ｒ、及び出力端子Ｑを含む。なお、ＳＲラッチ回路７２は、反転出力端子ｂＱを含んでいてもよい。

【0187】

ＳＲラッチ回路７２は、端子Ｓに“Ｈ”レベルの信号が入力され且つ端子Ｒに“Ｌ”レベルの信号が入力されると、端子Ｑに“Ｈ”レベルの信号を出力する。ＳＲラッチ回路７２は、端子Ｓに“Ｌ”レベルの信号が入力され且つ端子Ｒに“Ｈ”レベルの信号が入力されると、端子Ｑに“Ｌ”レベルの信号を出力する。また、ＳＲラッチ回路７２は、端子Ｓ及びＲに“Ｌ”レベルの信号が入力される間、前の出力の状態を維持する。

【0188】

ＳＲラッチ回路７２ｅの端子Ｓには、増幅器６２ｅの信号ＤＯＰｅが入力される。ＳＲラッチ回路７２ｅの端子Ｒには、増幅器６２ｅの信号ＤＯＭｅが入力される。ＳＲラッチ回路７２ｅは、端子Ｑから信号ＤＱの偶数ビットデータである信号ＤＱｅを出力する。

【0189】

ＳＲラッチ回路７２ｏの端子Ｓには、増幅器６２ｏの信号ＤＯＰｏが入力される。ＳＲラッチ回路７２ｏの端子Ｒには、増幅器６２ｏの信号ＤＯＭｏが入力される。ＳＲラッチ回路７２ｏは、端子Ｑから信号ＤＱの奇数ビットデータである信号ＤＱｏを出力する。

【0190】

２．２ＤＦＥ回路の回路図
次に、図２５及び図２６を参照して、ＤＦＥ回路５０の回路図の一例について説明する。図２５は、ＤＦＥ回路５０の回路図である。図２６は、増幅器６２ｅの回路図である。

【0191】

図２５に示すように、増幅器６２ｅ及び６２ｏの回路構成は同じである。以下、増幅器６２ｅに着目して説明する。

【0192】

図２６に示すように、増幅器６２ｅは、入力部８０、ラッチ部８１、及び否定論理和（ＮＯＲ）回路２２０を含む。

【0193】

入力部８０は、信号ＤＱの電圧値と電圧ＶＲＥＦとを比較する。入力部８０は、比較の結果として、信号ＤＩＰｅ及びＤＩＭｅをラッチ部８１に送信する。また、入力部８０は、端子ＤＩ及びｂＤＩから信号ＤＩＰｅ及びＤＩＭｅをそれぞれ出力する。

【0194】

ラッチ部８１は、信号ＤＩＰｅ及びＤＩＭｅに基づくデータを一時的に記憶する。ラッチ部８１は、ラッチ回路ＤＬを含む。ラッチ回路ＤＬは、ＮＯＲ回路２２０の出力信号に基づいて、リセットされる。ラッチ部８１は、端子Ｑ及びｂＱから信号ＤＯＰｅ及びＤＯＭｅをそれぞれ出力する。

【0195】

次に、入力部８０の内部構成について説明する。入力部８０は、ＰＭＯＳトランジスタ２０１及び２０２、並びにＮＭＯＳトランジスタ２０３～２０７を含む。

【0196】

トランジスタ２０１の一端には、電圧ＶＤＤが印加される。トランジスタ２０１の他端は、ノードＮＤ２１に接続される。トランジスタ２０１のゲートは、端子ＣＬに接続される。

【0197】

トランジスタ２０２の一端には、電圧ＶＤＤが印加される。トランジスタ２０２の他端は、ノードＮＤ２２に接続される。トランジスタ２０２のゲートは、端子ＣＬに接続される。

【0198】

トランジスタ２０３の一端は、ノードＮＤ２１に接続される。トランジスタ２０３の他端は、ノードＮＤ２３に接続される。トランジスタ２０３のゲートは、端子ＤＭに接続される。

【0199】

トランジスタ２０４の一端は、ノードＮＤ２２に接続される。トランジスタ２０４の他端は、ノードＮＤ２３に接続される。トランジスタ２０４のゲートは、端子ｂＤＭに接続される。

【0200】

トランジスタ２０５の一端は、ノードＮＤ２１に接続される。トランジスタ２０５の他端は、ノードＮＤ２３に接続される。トランジスタ２０５のゲートは、端子ｂＤＦに接続される。

【0201】

トランジスタ２０５は、トランジスタ２０３と並列に接続されている。トランジスタ２０５のドライブ能力は、トランジスタ２０３のドライブ能力よりも低い。例えば、トランジスタ２０３及び２０５がオン状態の場合、トランジスタ２０５を流れる電流は、トランジスタ２０３を流れる電流よりも少ない。例えば、トランジスタ２０３は、トランジスタ２０５と同じサイズのトランジスタが複数個（例えば１０個）並列に接続された構造である。

【0202】

トランジスタ２０６の一端は、ノードＮＤ２２に接続される。トランジスタ２０４の他端は、ノードＮＤ２３に接続される。トランジスタ２０４のゲートは、端子ＤＦに接続される。

【0203】

トランジスタ２０６は、トランジスタ２０４と並列に接続されている。トランジスタ２０６のドライブ能力は、トランジスタ２０４のドライブ能力よりも低い。例えば、トランジスタ２０４及び２０６がオン状態の場合、トランジスタ２０６を流れる電流は、トランジスタ２０４を流れる電流よりも少ない。例えば、トランジスタ２０４は、トランジスタ２０６と同じサイズのトランジスタが複数個（例えば１０個）並列に接続された構造である。

【0204】

トランジスタ２０５及び２０６は、第１実施形態において説明したトランジスタ１０９及び１１０と同様に、他方の増幅器６２の出力信号を一方の増幅器６２の入力信号にフィードバックさせる役割を果たす。トランジスタ２０５及び２０６の動作により、信号ＤＱの電圧値に対して電圧ＶＲＥＦの電圧値が変動した場合と同様の効果が生じる。例えば、トランジスタ２０５がオン状態であり且つトランジスタ２０６がオフ状態である場合、電圧ＶＲＥＦは下がる。また、トランジスタ２０５がオフ状態であり且つトランジスタ２０６がオン状態である状態は、電圧ＶＲＥＦは上がる。

【0205】

トランジスタ２０７の一端は、ノードＮＤ２３に接続される。トランジスタ２０７の他端は、接地される。トランジスタ２０７のゲートは、端子ＣＬに接続される。

【0206】

入力部８０は、ノードＮＤ２１における電圧を、端子ＤＩから信号ＤＩＰｅとして出力し、ノードＮＤ２２における電圧を、端子ｂＤＩから信号ＤＩＭｅとして出力する。

【0207】

次に、ラッチ部８１の内部構成について説明する。ラッチ部８１は、ＰＭＯＳトランジスタ２０８～２１１及びＮＭＯＳトランジスタ２１２～２１７を含む。

【0208】

トランジスタ２０８の一端には、電圧ＶＤＤが印加される。トランジスタ２０８の他端は、ノードＮＤ２４に接続される。トランジスタ２０８のゲートは、ノードＮＤ２１に接続される。換言すれば、トランジスタ２０８のゲートには、信号ＤＩＰｅが入力される。

【0209】

トランジスタ２０９の一端には、電圧ＶＤＤが印加される。トランジスタ２０９の他端は、ノードＮＤ２５に接続される。トランジスタ２０９のゲートは、ノードＮＤ２２に接続される。換言すれば、トランジスタ２０９のゲートには、信号ＤＩＭｅが入力される。

【0210】

トランジスタ２１０の一端は、ノードＮＤ２４に接続される。トランジスタ２１０の他端は、ノードＮＤ２６に接続される。トランジスタ２１０のゲートは、ノードＮＤ２７に接続される。

【0211】

トランジスタ２１１の一端は、ノードＮＤ２５に接続される。トランジスタ２１１の他端は、ノードＮＤ２７に接続される。トランジスタ２１１のゲートは、ノードＮＤ２６に接続される。

【0212】

トランジスタ２１２の一端は、ノードＮＤ２６に接続される。トランジスタ２１２の他端は、接地される。トランジスタ２１２のゲートは、ノードＮＤ２７に接続される。

【0213】

トランジスタ２１３の一端は、ノードＮＤ２７に接続される。トランジスタ２１３の他端は、接地される。トランジスタ２１３のゲートは、ノードＮＤ２６に接続される。

【0214】

トランジスタ２１０～２１３により、ラッチ回路ＤＬが構成される。より具体的には、トランジスタ２１０及び２１２により、第１のインバータが構成される。トランジスタ２１１及び２１３により第２のインバータが構成される。そして、第１インバータの出力及び第２インバータの入力（ノードＮＤ２６）が、端子Ｑに接続される。第１インバータの入力及び第２インバータの出力（ノードＮＤ２７）が、端子ｂＱに接続される。

【0215】

トランジスタ２１４の一端はノードＮＤ２４に接続される。トランジスタ２１４の他端は、接地される。トランジスタ２１４のゲートは、ＮＯＲ回路２２０の出力端子に接続される。

【0216】

トランジスタ２１５の一端はノードＮＤ２５に接続される。トランジスタ２１５の他端は、接地される。トランジスタ２１５のゲートは、ＮＯＲ回路２２０の出力端子に接続される。

【0217】

トランジスタ２１６の一端はノードＮＤ２６に接続される。トランジスタ２１６の他端は、接地される。トランジスタ２１６のゲートは、ＮＯＲ回路２２０の出力端子に接続される。

【0218】

トランジスタ２１７の一端はノードＮＤ２７に接続される。トランジスタ２１７の他端は、接地される。トランジスタ２１７のゲートは、ＮＯＲ回路２２０の出力端子に接続される。

【0219】

トランジスタ２１４～２１７は、ラッチ回路ＤＬのリセット回路として機能する。例えば、ＮＯＲ回路２２０の出力信号が“Ｈ”レベルとされると、トランジスタ２１４～２１７はオン状態とされる。これにより、ノードＮＤ２６及びＮＤ２７は、“Ｈ”レベルに充電される。すなわち、ラッチ回路ＤＬは、リセット状態とされる。

【0220】

ＮＯＲ回路２２０は３つの入力端子と１つの出力端子を含む。３つの入力端子は、端子ＣＬ、端子ＣＲ、及び端子ｂＣＲにそれぞれ接続される。ＮＯＲ回路２２０は、端子ＣＬ、ＣＲ、及びｂＣＲに入力された信号が“Ｌ”レベルの場合に、“Ｈ”レベルの信号を出力する。ＮＯＲ回路２２０は、端子ＣＬ、ＣＲ、及びｂＣＲに入力された信号の少なくとも１つが“Ｈ”レベルの場合に、“Ｌ”レベルの信号を出力する。増幅器６２ｅのＮＯＲ回路２２０が出力する信号が、第１実施形態の信号ＤＲｏに相当する。また、増幅器６２ｏのＮＯＲ回路２２０が出力する信号が、第１実施形態の信号ＤＲｅに相当する。

【0221】

増幅器６２ｅの動作について簡略に説明する。増幅器６２ｅの入力部８０は、信号ＣＫが“Ｌ”レベルから“Ｈ”レベルに立ち上がると、トランジスタ２０１及び２０２がオフ状態とされ、トランジスタ２０７がオン状態とされる。この状態で、増幅器６２ｅは、信号ＤＱを取り込む。トランジスタ２０１及び２０２がオフ状態であるため、トランジスタ２０３～２０６の状態に依存して、ノードＮＤ２１の電圧が“Ｈ”レベルから“Ｌ”レベルに降下する速度とノードＮＤ２２の電圧が“Ｈ”レベルから“Ｌ”レベルに降下する速度との間に差が生じる。例えば、トランジスタ２０３がオン状態の場合、ノードＮＤ２１の電圧の方が、ノードＮＤ２２の電圧よりも速く降下する。他方で、トランジスタ２０３がオフ状態の場合、ノードＮＤ２２の電圧の方が、ノードＮＤ２１の電圧よりも速く降下する。換言すると、信号ＤＱが“Ｈ”レベルの場合、信号ＤＩＰｅは、信号ＤＩＭｅよりも先に“Ｈ”レベルから“Ｌ”レベルに遷移される。他方で、信号ＤＱが“Ｌ”レベルの場合、信号ＤＩＭｅは、信号ＤＩＰｅよりも先に“Ｈ”レベルから“Ｌ”レベルに遷移される。

【0222】

ＮＯＲ回路２２０が“Ｌ”レベルの信号ＤＲｏを出力すると、ラッチ部８１では、トランジスタ２１４～２１７がオフ状態とされる。この状態において、信号ＤＱが“Ｈ”レベルの場合、信号ＤＩＰｅは、信号ＤＩＭｅよりも先に“Ｌ”レベルに遷移される。すると、トランジスタ２０８がトランジスタ２０９よりも先にオン状態とされる。これにより、ラッチ部８１では、ノードＮＤ２６が“Ｈ”レベルとされ、ノードＮＤ２７が“Ｌ”レベルとされる。この結果、信号ＤＯＰｅは“Ｈ”レベルとされ、信号ＤＯＭｅは“Ｌ”レベルとされる。他方で、信号ＤＱが“Ｌ”レベルの場合、信号ＤＩＭｅは、信号ＤＩＰｅよりも先に“Ｌ”レベルに遷移される。すると、トランジスタ２０９がトランジスタ２０８よりも先にオン状態とされる。これにより、ラッチ部８１では、ノードＮＤ２６が“Ｌ”レベルとされ、ノードＮＤ２７が“Ｈ”レベルとされる。この結果、信号ＤＯＰｅは“Ｌ”レベルとされ、信号ＤＯＭｅは“Ｈ”レベルとされる。

【0223】

２．３ＤＦＥ回路の動作例
次に、図２７～図４１を参照して、ＤＦＥ回路５０の動作の一例について説明する。図２７は、ＤＦＥ回路５０における各種信号のタイミングチャートである。図２８～図４１は、図２７に示すタイミングチャートの各時刻におけるＤＦＥ回路の状態図である。本例では、入力信号ＤＱがデータである場合について説明する。なお、以下の説明では、タイミングチャートの各時刻において、信号及びトランジスタの状態が変化した部分に着目して説明する。

【0224】

［時刻ｔ０］
図２７に示すように、信号ＤＱが入力される前の時刻ｔ０において、信号ＣＫは、“Ｌ”レベルとされ、信号ｂＣＫは、“Ｈ”レベルとされる。例えば、増幅器６２ｅは、“Ｈ”レベルの信号ＤＩＰｅ及びＤＩＭｅ、並びに“Ｌ”レベルの信号ＤＯＰｅ及びＤＯＭｅを出力している。例えば、増幅器６２ｏは、“Ｌ”レベルの信号ＤＩＰｏ及びＤＩＭｏ、“Ｈ”レベルの信号ＤＯＰｏ、並びに“Ｌ”レベルのＤＯＭｏを出力している。

【0225】

増幅器６２ｅのＮＯＲ回路２２０には、“Ｌ”レベルの信号ＣＫ、並びに“Ｌ”レベルの信号ＤＩＰｏ及びＤＩＭｏが入力される。このため、増幅器６２ｅのＮＯＲ回路２２０は、“Ｈ”レベルの信号ＤＲｏを出力する。これにより、増幅器６２ｅのラッチ回路ＤＬ（図２７に示す参照符号“Ｅｖｅｎ”）は、リセット状態（“ｒｓｔ”）とされる。また、増幅器６２ｏのＮＯＲ回路２２０には、“Ｈ”レベルの信号ｂＣＫ、並びに“Ｈ”レベルの信号ＤＩＰｅ及びＤＩＭｅが入力される。このため、増幅器６２ｏのＮＯＲ回路２２０は、“Ｌ”レベルの信号ＤＲｅを出力する。これにより、増幅器６２ｅのラッチ回路ＤＬ（図２７に示す参照符号“Ｏｄｄ”）は、ラッチ状態（“ｌａｔ”）とされる。

【0226】

図２８に示すように、信号ＤＱが“Ｈ”レベルであるため、増幅器６２ｅ及び６２ｏのトランジスタ２０３は、オン状態とされる。増幅器６２ｅ及び６２ｏのトランジスタ２０４は、電圧ＶＲＥＦによりクランプされた比較的弱いオン状態とされる。

【0227】

増幅器６２ｅの端子ＤＦには、“Ｈ”レベルの信号ＤＯＰｏが入力される。このため、トランジスタ２０６は、オン状態とされる。増幅器６２ｅの端子ｂＤＦには、“Ｌ”レベルの信号ＤＯＭｏが入力される。このため、トランジスタ２０５は、オフ状態とされる。従って、増幅器６２ｅにおいて、電圧ＶＲＥＦは上がる。信号ＣＫが“Ｌ”レベルであるため、増幅器６２ｅのトランジスタ２０１及び２０２はオン状態とされ、トランジスタ２０７はオフ状態とされる。このため、入力部８０は、端子ＤＩ及びｂＤＩから“Ｈ”レベルの信号ＤＩＰｅ及びＤＩＭｅをそれぞれ出力する。増幅器６２ｅのＮＯＲ回路２２０には、端子ＣＬから“Ｌ”レベルの信号ＣＫが入力され、端子ＣＲから“Ｌ”レベルの信号ＤＩＰｏが入力され、端子ｂＣＲから“Ｌ”レベルの信号ＤＩＭｏが入力される。このため、ＮＯＲ回路２２０は、“Ｈ”レベルの信号ＤＲｏを出力する。ラッチ部８１では、トランジスタ２１４～２１７がオン状態とされる。これにより、ラッチ部８１は、リセット状態とされる。また、ラッチ部８１には、“Ｈ”レベルの信号ＤＩＰｅ及びＤＩＭｅが入力される。このため、トランジスタ２０８及び２０９はオフ状態とされる。ラッチ部８１のノードＮＤ２６及びＮＤ２７は、ディスチャージされる。このため、ラッチ部８１は、端子Ｑ及びｂＱから“Ｌ”レベルの信号ＤＯＰｅ及びＤＯＭｅをそれぞれ出力する。

【0228】

増幅器６２ｏの端子ＤＦには、“Ｌ”レベルの信号ＤＯＰｅが入力される。このため、トランジスタ２０６は、オフ状態とされる。増幅器６２ｏの端子ｂＤＦには、“Ｌ”レベルの信号ＤＯＭｅが入力される。このため、トランジスタ２０５は、オフ状態とされる。信号ｂＣＫが“Ｈ”レベルであるため、増幅器６２ｏのトランジスタ２０１及び２０２はオフ状態とされ、トランジスタ２０７はオン状態とされる。このため、入力部８０は、端子ＤＩ及びｂＤＩから“Ｌ”レベルの信号ＤＩＰｏ及びＤＩＭｏをそれぞれ出力する。増幅器６２ｏのＮＯＲ回路２２０には、端子ＣＬから“Ｈ”レベルの信号ｂＣＫが入力され、端子ＣＲから“Ｈ”レベルの信号ＤＩＰｅが入力され、端子ｂＣＲから“Ｈ”レベルの信号ＤＩＭｅが入力される。このため、ＮＯＲ回路２２０は、“Ｌ”レベルの信号ＤＲｅを出力する。ラッチ部８１では、トランジスタ２１４～２１７が、オフ状態とされる。これにより、ラッチ部８１のラッチ回路ＤＬは、ラッチ状態とされる。また、ラッチ部８１には、“Ｌ”レベルの信号ＤＩＰｏ及びＤＩＭｏが入力される。このため、トランジスタ２０８及び２０９はオン状態とされる。例えば、信号ＤＱが“Ｈ”レベルである場合、ラッチ部８１は、端子Ｑから“Ｈ”レベルの信号ＤＯＰｏを出力し、端子ｂＱから“Ｌ”レベルの信号ＤＯＭｏを出力する。

【0229】

［時刻ｔ１］
図２７に示すように、例えば、信号ＤＱの偶数ビットデータＶ０が“Ｈ”レベルであるとする。時刻ｔ１において、信号ＣＫは、“Ｌ”レベルから“Ｈ”レベルに立ち上がり、信号ｂＣＫは、“Ｈ”レベルから“Ｌ”レベルに立ち下がる。増幅器６２ｅは、信号ＣＫの立ち上がりに基づいて、ラッチ状態（“ｌａｔ”）とされる。偶数ビットデータＶ０に基づいて、増幅器６２ｅの信号ＤＩＰｅ、ＤＩＭｅ、ＤＯＰｅ、及びＤＯＭｅは、遷移を開始する。増幅器６２ｏでは、信号ｂＣＫの立ち下がりに基づいて、信号ＤＩＰｏ及びＤＩＭｏが“Ｈ”レベルとされる。

【0230】

図２９に示すように、信号ＤＱの偶数ビットデータＶ０が“Ｈ”レベルであるため、増幅器６２ｅ及び６２ｏのトランジスタ２０３は、オン状態とされる。

【0231】

増幅器６２ｅには、“Ｈ”レベルの信号ＣＫが入力される。このため、増幅器６２ｅのトランジスタ２０１及び２０２はオフ状態とされ、トランジスタ２０７はオン状態とされる。信号ＤＩＰｅ及びＤＩＭｅは、“Ｈ”レベルから“Ｌ”レベルへの遷移を開始する。増幅器６２ｅのＮＯＲ回路２２０には、端子ＣＬから“Ｈ”レベルの信号ＣＫが入力され、端子ＣＲから“Ｈ”レベルの信号ＤＩＰｏが入力され、端子ｂＣＲから“Ｈ”レベルの信号ＤＩＭｏが入力される。このため、ＮＯＲ回路２２０は、“Ｌ”レベルの信号ＤＲｏを出力する。ラッチ部８１では、トランジスタ２１４～２１７がオフ状態とされる。これにより、ラッチ部８１のラッチ回路ＤＬは、ラッチ状態とされる。また、ラッチ部８１には、“Ｈ”レベルの信号ＤＩＰｅ及びＤＩＭｅが入力される。このため、トランジスタ２０８及び２０９はオフ状態とされる。このため、ラッチ部８１は、時刻ｔ０に引き続き、端子Ｑ及びｂＱから“Ｌ”レベルの信号ＤＯＰｅ及びＤＯＭｅをそれぞれ出力する。

【0232】

増幅器６２ｏには、“Ｌ”レベルの信号ｂＣＫが入力される。このため、増幅器６２ｅのトランジスタ２０１及び２０２はオン状態とされ、トランジスタ２０７はオフ状態とされる。入力部８０は、“Ｈ”レベルの信号ＤＩＰｏ及びＤＩＭｏを出力する。増幅器６２ｏのＮＯＲ回路２２０には、端子ＣＬから“Ｌ”レベルの信号ｂＣＫが入力され、端子ＣＲから“Ｈ”レベルの信号ＤＩＰｅが入力され、端子ｂＣＲから“Ｈ”レベルの信号ＤＩＭｅが入力される。このため、ＮＯＲ回路２２０は、“Ｌ”レベルの信号ＤＲｅを出力する。また、ラッチ部８１には、“Ｈ”レベルの信号ＤＩＰｏ及びＤＩＭｏが入力される。このため、トランジスタ２０８及び２０９はオフ状態とされる。ラッチ部８１は、ラッチ状態を維持しているため、端子Ｑから“Ｈ”レベルの信号ＤＯＰｏを出力し、端子ｂＱから“Ｌ”レベルの信号ＤＯＭｏを出力する。

【0233】

［時刻ｔ２］
図２７に示すように、時刻ｔ２において、増幅器６２ｅの信号ＤＩＰｅと信号ＤＩＭｅとの電圧差、すなわち、“Ｈ”レベルから“Ｌ”レベルへの遷移速度の違いに基づいて、信号ＤＯＰｅ及びＤＯＭｅの論理レベルが確定する。換言すると、偶数ビットデータＶ０の論理レベルが確定する。増幅器６２ｅは、“Ｈ”レベルの信号ＤＯＰｅ及び“Ｌ”レベルの信号ＤＯＭｅを出力する。増幅器６２ｏにおいて、信号ＤＲｅは“Ｈ”レベルとされる。これにより、増幅器６２ｏでは、リセット動作が開始される。

【0234】

図３０に示すように、増幅器６２ｅでは、信号ＤＩＰｅは、信号ＤＩＭｅよりも先に“Ｌ”レベルに遷移される。このため、トランジスタ２０８は、トランジスタ２０９よりも先にオン状態とされる。この結果、ラッチ部８１では、ノードＮＤ２６が“Ｈ”レベルとされ、ノードＮＤ２７が“Ｌ”レベルとされる。信号ＤＯＰｅは“Ｌ”レベルから“Ｈ”レベルに遷移され、信号ＤＯＭｅは“Ｌ”レベルに維持される。換言すれば、増幅器６２ｅは、“Ｈ”レベルの偶数ビットデータＶ０を取り込んだ結果、“Ｈ”レベルの信号ＤＯＰｅと“Ｌ”レベルの信号ＤＯＭｅとを出力する。

【0235】

増幅器６２ｏには、増幅器６２ｅが偶数ビットデータＶ０を取り込んだ結果がフィードバックされる。より具体的には、増幅器６２ｏの端子ＤＦには、“Ｈ”レベルの信号ＤＯＰｅが入力される。このため、トランジスタ２０６は、オン状態とされる。増幅器６２ｏの端子ｂＤＦには、“Ｌ”レベルの信号ＤＯＭｅが入力される。このため、トランジスタ２０５は、オフ状態とされる。従って、増幅器６２ｏにおいて、電圧ＶＲＥＦは上がる。増幅器６２ｏのＮＯＲ回路２２０には、“Ｌ”レベルの信号ｂＣＫ、ＤＩＰｅ、及びＤＩＭｅが入力される。この結果、増幅器６２ｏのＮＯＲ回路２２０は、“Ｈ”レベルの信号ＤＲｅを出力する。ラッチ部８１では、トランジスタ２１４～２１７がオン状態とされる。増幅器６２ｏは、ラッチ回路ＤＬのリセット動作を開始する。すなわち、ノードＮＤ２６及びノードＮＤ２７のディスチャージが開始される。増幅器６２ｏのＮＯＲ回路２２０は、増幅器６２ｅにおいて信号ＤＯＰｅ及びＤＯＭｅの論理レベルが確定する前に、“Ｈ”レベルの信号を出力できる。換言すれば、増幅器６２ｏは、増幅器６２ｅにおいて信号ＤＱの論理レベルが確定する前に、リセット動作を開始できる。但し、時刻ｔ２において、ラッチ回路ＤＬのリセット動作が完了していないため、信号ＤＯＰｏは“Ｈ”レベルに維持され、信号ＤＯＭｏは“Ｌ”レベルに維持されている。

【0236】

［時刻ｔ３］
図２７に示すように、例えば、信号ＤＱの奇数ビットデータＶ１は“Ｌ”レベルであるとする。時刻ｔ３において、増幅器６２ｏは、ラッチ回路ＤＬのリセット動作が完了し、リセット状態（“ｒｓｔ”）とされる。このため、信号ＤＯＰｏ及びＤＯＭｏは、“Ｌ”レベルとされる。

【0237】

図３１に示すように、信号ＤＱの奇数ビットデータＶ１が“Ｌ”レベルであるため、増幅器６２ｅ及び６２ｏのトランジスタ２０３は、オフ状態とされる。

【0238】

増幅器６２ｏでは、ラッチ回路ＤＬのリセット動作が完了し、ノードＮＤ２６及びノードＮＤ２７は、“Ｌ”レベルとされる。すなわち、増幅器６２ｏは、“Ｌ”レベルの信号ＤＯＰｏ及びＤＯＭｏを出力する。

【0239】

増幅器６２ｅの端子ＤＦには、“Ｌ”レベルの信号ＤＯＰｏが入力される。このため、トランジスタ２０６は、オフ状態とされる。増幅器６２ｅの端子ｂＤＦには、“Ｌ”レベルの信号ＤＯＭｏが入力される。このため、トランジスタ２０５は、オフ状態とされる。増幅器６２ｅのＮＯＲ回路２２０には“Ｈ”レベルの信号ＣＫ、ＤＩＰｏ、及びＤＩＭｏが入力される。増幅器６２ｅのＮＯＲ回路２２０は、引き続き“Ｌ”レベルの信号ＤＲｏを出力する。

【0240】

［時刻ｔ４］
図２７に示すように、時刻ｔ４において、信号ＣＫは、“Ｈ”レベルから“Ｌ”レベルに立ち下がり、信号ｂＣＫは、“Ｌ”レベルから“Ｈ”レベルに立ち上がる。増幅器６２ｅでは、信号ＣＫの立ち下がりに基づいて、信号ＤＩＰｅ及びＤＩＭｅが“Ｈ”レベルとされる。増幅器６２ｏは、信号ｂＣＫの立ち上がりに基づいて、ラッチ状態（“ｌａｔ”）とされる。奇数ビットデータＶ１に基づいて、増幅器６２ｏの信号ＤＩＰｏ、ＤＩＭｏ、ＤＯＰｏ、及びＤＯＭｏは、遷移を開始する。増幅器６２ｅでは、信号ＣＫの立ち下がりに基づいて、信号ＤＩＰｅ及びＤＩＭｅが“Ｈ”レベルとされる。

【0241】

図３２に示すように、増幅器６２ｅには、“Ｌ”レベルの信号ＣＫが入力される。このため、増幅器６２ｅのトランジスタ２０１及び２０２はオン状態とされ、トランジスタ２０７はオフ状態とされる。入力部８０は、“Ｈ”レベルの信号ＤＩＰｅ及びＤＩＭｅを出力する。増幅器６２ｅのＮＯＲ回路２２０には、“Ｌ”レベルの信号ＣＫ並びに“Ｈ”レベルのＤＩＰｏ及びＤＩＭｏが入力される。このため、増幅器６２ｅのＮＯＲ回路２２０は、引き続き“Ｌ”レベルの信号ＤＲｏを出力する。また、ラッチ部８１では、“Ｈ”レベルの信号ＤＩＰｅ及びＤＩＭｅが入力される。このため、トランジスタ２０８及び２０９はオフ状態とされる。ラッチ部８１は、ラッチ状態を維持しているため、端子Ｑから“Ｈ”レベルの信号ＤＯＰｅを出力し、端子ｂＱから“Ｌ”レベルの信号ＤＯＭｅを出力する。

【0242】

増幅器６２ｏには、“Ｈ”レベルの信号ｂＣＫが入力される。このため、増幅器６２ｏのトランジスタ２０１及び２０２はオフ状態とされ、トランジスタ２０７はオン状態とされる。信号ＤＩＰｏ及びＤＩＭｏは、“Ｈ”レベルから“Ｌ”レベルへの遷移を開始する。増幅器６２ｏのＮＯＲ回路２２０には、“Ｈ”レベルの信号ｂＣＫ、ＤＩＰｅ、及びＤＩＭｅが入力される。このため、ＮＯＲ回路２２０は、“Ｌ”レベルの信号ＤＲｅを出力する。ラッチ部８１では、トランジスタ２１４～２１７がオフ状態とされる。これにより、ラッチ部８１のラッチ回路ＤＬは、ラッチ状態とされる。また、ラッチ部８１には、“Ｈ”レベルの信号ＤＩＰｏ及びＤＩＭｏが入力される。このため、トランジスタ２０８及び２０９はオフ状態とされる。このため、ラッチ部８１は、引き続き、端子Ｑ及びｂＱから“Ｌ”レベルの信号ＤＯＰｏ及びＤＯＭｏをそれぞれ出力する。

【0243】

［時刻ｔ５］
図２７に示すように、時刻ｔ５において、増幅器６２ｏの信号ＤＩＰｏと信号ＤＩＭｏとの電圧差、すなわち、“Ｈ”レベルから“Ｌ”レベルへの遷移速度の違いに基づいて、信号ＤＯＰｏ及びＤＯＭｏの論理レベルが確定する。換言すると、奇数ビットデータＶ１の論理レベルが確定する。信号ＤＯＰｏは、“Ｌ”レベルとされ、信号ＤＯＭｏは、“Ｈ”レベルとされる。このため、増幅器６２ｅにおいて、信号ＤＲｏは“Ｈ”レベルとされる。これにより、増幅器６２ｅでは、リセット動作が開始される。

【0244】

図３３に示すように、増幅器６２ｏでは、信号ＤＩＭｏは、信号ＤＩＰｏよりも先に“Ｌ”レベルに遷移される、このため、トランジスタ２０９は、トランジスタ２０８よりも先にオン状態とされる。この結果、ラッチ部８１では、ノードＮＤ２６が“Ｌ”レベルとされ、ノードＮＤ２７が“Ｈ”レベルとされる。この結果、信号ＤＯＰｏは“Ｌ”レベルに維持され、信号ＤＯＭｏは“Ｌ”レベルから“Ｈ”レベルに遷移される。換言すれば、増幅器６２ｏは、“Ｌ”レベルの奇数ビットデータＶ１を取り込んだ結果、“Ｌ”レベルの信号ＤＯＰｏと“Ｈ”レベルの信号ＤＯＭｏとを出力する。

【0245】

増幅器６２ｅには、増幅器６２ｏが奇数ビットデータＶ１を取り込んだ結果がフィードバックされる。より具体的には、増幅器６２ｅの端子ＤＦには、“Ｌ”レベルの信号ＤＯＰｏが入力される。このため、トランジスタ２０６は、オフ状態とされる。増幅器６２ｅの端子ｂＤＦには、“Ｈ”レベルの信号ＤＯＭｏが入力される。このため、トランジスタ２０５は、オン状態とされる。従って、増幅器６２ｅにおいて、電圧ＶＲＥＦは下がる。増幅器６２ｅのＮＯＲ回路２２０には、“Ｌ”レベルの信号ＣＫ、ＤＩＰｏ、及びＤＩＭｏが入力される。この結果、増幅器６２ｅのＮＯＲ回路２２０は、“Ｈ”レベルの信号ＤＲｏを出力する。ラッチ部８１では、トランジスタ２１４～２１７がオン状態とされる。増幅器６２ｅは、ラッチ回路ＤＬのリセット動作を開始する。すなわち、増幅器６２ｅのＮＯＲ回路２２０は、増幅器６２ｏにおいて信号ＤＯＰｏ及びＤＯＭｏの論理レベルが確定する前に、“Ｈ”レベルの信号を出力できる。換言すれば、増幅器６２ｅは、増幅器６２ｏにおいて信号ＤＱの論理レベルが確定する前に、リセット動作を開始できる。但し、時刻ｔ５において、ラッチ回路ＤＬのリセット動作が完了していないため、信号ＤＯＰｅは“Ｈ”レベルに維持され、信号ＤＯＭｅは“Ｌ”レベルに維持されている。

【0246】

［時刻ｔ６］
図２７に示すように、例えば、信号ＤＱの偶数ビットデータＶ２は“Ｌ”レベルであるとする。時刻ｔ６において、増幅器６２ｅは、ラッチ回路ＤＬのリセット動作が完了し、リセット状態（“ｒｓｔ”）とされる。このため、信号ＤＯＰｅ及びＤＯＭｅは、“Ｌ”レベルとされる。

【0247】

図３４に示すように、信号ＤＱの偶数ビットデータＶ２が“Ｌ”レベルであるため、増幅器６２ｅ及び６２ｏのトランジスタ２０３は、オフ状態とされる。

【0248】

増幅器６２ｅでは、ラッチ回路ＤＬのリセット動作が完了し、ノードＮＤ２６及びノードＮＤ２７は、“Ｌ”レベルとされる。すなわち、増幅器６２ｅは、“Ｌ”レベルの信号ＤＯＰｅ及びＤＯＭｅを出力する。

【0249】

増幅器６２ｏの端子ＤＦには、“Ｌ”レベルの信号ＤＯＰｅが入力される。このため、トランジスタ２０６は、オフ状態とされる。増幅器６２ｏの端子ｂＤＦには、“Ｌ”レベルの信号ＤＯＭｅが入力される。このため、トランジスタ２０５は、オフ状態とされる。増幅器６２ｏのＮＯＲ回路２２０には“Ｈ”レベルの信号ｂＣＫ、ＤＩＰｅ、及びＤＩＭｅが入力される。増幅器６２ｏのＮＯＲ回路２２０は、引き続き“Ｌ”レベルの信号を出力する。

【0250】

［時刻ｔ７］
図２７に示すように、時刻ｔ７において、信号ＣＫは、“Ｌ”レベルから“Ｈ”レベルに立ち上がり、信号ｂＣＫは、“Ｈ”レベルから“Ｌ”レベルに立ち下がる。増幅器６２ｅは、信号ＣＫの立ち上がりに基づいて、ラッチ状態（“ｌａｔ”）とされる。偶数ビットデータＶ２に基づいて、増幅器６２ｅの信号ＤＩＰｅ、ＤＩＭｅ、ＤＯＰｅ、及びＤＯＭｅは、遷移を開始する。増幅器６２ｏでは、信号ｂＣＫの立ち下がりに基づいて、信号ＤＩＰｏ及びＤＩＭｏが“Ｈ”レベルとされる。

【0251】

図３５に示すように、増幅器６２ｅには、“Ｈ”レベルの信号ＣＫが入力される。このため、増幅器６２ｅのトランジスタ２０１及び２０２はオフ状態とされ、トランジスタ２０７はオン状態とされる。信号ＤＩＰｅ及びＤＩＭｅは、“Ｈ”レベルから“Ｌ”レベルへの遷移を開始する。増幅器６２ｅのＮＯＲ回路２２０には、“Ｈ”レベルの信号ＣＫ、ＤＩＰｏ、及びＤＩＭｏが入力される。このため、ＮＯＲ回路２２０は、“Ｌ”レベルの信号ＤＲｏを出力する。ラッチ部８１では、トランジスタ２１４～２１７がオフ状態とされる。これにより、ラッチ部８１のラッチ回路ＤＬは、ラッチ状態とされる。また、ラッチ部８１には、“Ｈ”レベルの信号ＤＩＰｅ及びＤＩＭｅが入力される。このため、トランジスタ２０８及び２０９はオフ状態とされる。ラッチ部８１は、時刻ｔ６に引き続き、端子Ｑ及びｂＱから“Ｌ”レベルの信号ＤＯＰｅ及びＤＯＭｅをそれぞれ出力する。

【0252】

増幅器６２ｏには、“Ｌ”レベルの信号ｂＣＫが入力される。このため、増幅器６２ｅのトランジスタ２０１及び２０２はオン状態とされ、トランジスタ２０７はオフ状態とされる。入力部８０は、“Ｈ”レベルの信号ＤＩＰｏ及びＤＩＭｏを出力する。増幅器６２ｏのＮＯＲ回路２２０には、“Ｌ”レベルの信号ｂＣＫ、並びに“Ｈ”レベルの信号ＤＩＰｅ及びＤＩＭｅが入力される。このため、ＮＯＲ回路２２０は、“Ｌ”レベルの信号ＤＲｅを出力する。また、ラッチ部８１には、“Ｈ”レベルの信号ＤＩＰｏ及びＤＩＭｏが入力される。このため、トランジスタ２０８及び２０９はオフ状態とされる。ラッチ部８１は、ラッチ状態を維持しているため、端子Ｑから“Ｌ”レベルの信号ＤＯＰｏを出力し、端子ｂＱから“Ｈ”レベルの信号ＤＯＭｏを出力する。

【0253】

［時刻ｔ８］
図２７に示すように、時刻ｔ８において、増幅器６２ｅの信号ＤＩＰｅと信号ＤＩＭｅとの電圧差、すなわち、“Ｈ”レベルから“Ｌ”レベルへの遷移速度の違いに基づいて、信号ＤＯＰｅ及びＤＯＭｅの論理レベルが確定する。換言すると、偶数ビットデータＶ２の論理レベルが確定する。信号ＤＯＰｅは、“Ｌ”レベルとされ、信号ＤＯＭｅは、“Ｈ”レベルとされる。増幅器６２ｏにおいて、信号ＤＲｅは“Ｈ”レベルとされる。これにより、増幅器６２ｏでは、リセット動作が開始される。

【0254】

図３６に示すように、増幅器６２ｅでは、信号ＤＩＭｅは、信号ＤＩＰｅよりも先に“Ｌ”レベルに遷移される。このため、トランジスタ２０９は、トランジスタ２０８よりも先にオン状態とされる。この結果、ラッチ部８１では、ノードＮＤ２６が“Ｌ”レベルとされ、ノードＮＤ２７が“Ｈ”レベルとされる。信号ＤＯＰｅは“Ｌ”レベルに維持され、信号ＤＯＭｅは“Ｌ”レベルから“Ｈ”レベルに遷移される。換言すれば、増幅器６２ｅは、“Ｌ”レベルの偶数ビットデータＶ２を取り込んだ結果、“Ｌ”レベルの信号ＤＯＰｅと“Ｈ”レベルの信号ＤＯＭｅとを出力する。

【0255】

増幅器６２ｏには、増幅器６２ｅが偶数ビットデータＶ２を取り込んだ結果がフィードバックされる。より具体的には、増幅器６２ｏの端子ＤＦには、“Ｌ”レベルの信号ＤＯＰｅが入力される。このため、トランジスタ２０６は、オフ状態とされる。増幅器６２ｏの端子ｂＤＦには、“Ｈ”レベルの信号ＤＯＭｅが入力される。このため、トランジスタ２０５は、オン状態とされる。従って、増幅器６２ｏにおいて、電圧ＶＲＥＦは下がる。増幅器６２ｏのＮＯＲ回路２２０には、“Ｌ”レベルの信号ｂＣＫ、ＤＩＰｅ、及びＤＩＭｅが入力される。この結果、増幅器６２ｏのＮＯＲ回路２２０は、“Ｈ”レベルの信号ＤＲｅを出力する。ラッチ部８１では、トランジスタ２１４～２１７がオン状態とされる。増幅器６２ｏは、ラッチ回路ＤＬのリセット動作を開始する。但し、時刻ｔ８において、ラッチ回路ＤＬのリセット動作が完了していないため、信号ＤＯＰｏは“Ｌ”レベルに維持され、信号ＤＯＭｏは“Ｈ”レベルに維持されている。このため、増幅器６２ｅにおいて、信号ＤＲｏは“Ｌ”レベルに維持される。

【0256】

［時刻ｔ９］
図２７に示すように、例えば、信号ＤＱの奇数ビットデータＶ３は“Ｈ”レベルであるとする。時刻ｔ９において、増幅器６２ｏは、ラッチ回路ＤＬのリセット動作が完了し、リセット状態（“ｒｓｔ”）とされる。このため、信号ＤＯＰｏ及びＤＯＭｏは、“Ｌ”レベルとされる。

【0257】

図３７に示すように、信号ＤＱの奇数ビットデータＶ３が“Ｈ”レベルであるため、増幅器６２ｅ及び６２ｏのトランジスタ２０３は、オン状態とされる。

【0258】

【0259】

増幅器６２ｅの端子ＤＦには、“Ｌ”レベルの信号ＤＯＰｏが入力される。このため、トランジスタ２０６は、オフ状態とされる。増幅器６２ｅの端子ｂＤＦには、“Ｌ”レベルの信号ＤＯＭｏが入力される。このため、トランジスタ２０５は、オフ状態とされる。増幅器６２ｅのＮＯＲ回路２２０には“Ｈ”レベルの信号ＣＫ、ＤＩＰｏ、及びＤＩＭｏが入力され、引き続き“Ｌ”レベルの信号ＤＲｏを出力する。

【0260】

［時刻ｔ１０］
図２７に示すように、時刻ｔ１０において、信号ＣＫは、“Ｈ”レベルから“Ｌ”レベルに立ち下がり、信号ｂＣＫは、“Ｌ”レベルから“Ｈ”レベルに立ち上がる。増幅器６２ｅでは、信号ＣＫの立ち下がりに基づいて、信号ＤＩＰｅ及びＤＩＭｅが“Ｈ”レベルとされる。増幅器６２ｏは、信号ｂＣＫの立ち上がりに基づいて、ラッチ状態（“ｌａｔ”）とされる。奇数ビットデータＶ３に基づいて、増幅器６２ｏの信号ＤＩＰｏ、ＤＩＭｏ、ＤＯＰｏ、及びＤＯＭｏは、遷移を開始する。増幅器６２ｅでは、信号ＣＫの立ち下がりに基づいて、信号ＤＩＰｅ及びＤＩＭｅが“Ｈ”レベルとされる。

【0261】

図３８に示すように、増幅器６２ｅには、“Ｌ”レベルの信号ＣＫが入力される。このため、増幅器６２ｅのトランジスタ２０１及び２０２はオン状態とされ、トランジスタ２０７はオフ状態とされる。入力部８０は、“Ｈ”レベルの信号ＤＩＰｅ及びＤＩＭｅを出力する。増幅器６２ｅのＮＯＲ回路２２０には、“Ｌ”レベルの信号ＣＫ並びに“Ｈ”レベルのＤＩＰｏ及びＤＩＭｏが入力される。このため、ＮＯＲ回路２２０は、引き続き“Ｌ”レベルの信号ＤＲｏを出力する。また、ラッチ部８１では、“Ｈ”レベルの信号ＤＩＰｅ及びＤＩＭｅが入力される。このため、トランジスタ２０８及び２０９はオフ状態とされる。ラッチ部８１は、ラッチ状態を維持しているため、端子Ｑから“Ｌ”レベルの信号ＤＯＰｅを出力し、端子ｂＱから“Ｈ”レベルの信号ＤＯＭｅを出力する。

【0262】

【0263】

［時刻ｔ１１］
図２７に示すように、時刻ｔ１１において、増幅器６２ｏの信号ＤＩＰｏと信号ＤＩＭｏとの電圧差、すなわち、“Ｈ”レベルから“Ｌ”レベルへの遷移速度の違いに基づいて、信号ＤＯＰｏ及びＤＯＭｏの論理レベルが確定する。換言すると、奇数ビットデータＶ３の論理レベルが確定する。信号ＤＯＰｏは、“Ｈ”レベルとされ、信号ＤＯＭｏは、“Ｌ”レベルとされる。このため、増幅器６２ｅにおいて、信号ＤＲｏは“Ｌ”レベルとされる。これにより、増幅器６２ｅでは、リセット動作が開始される。

【0264】

図３９に示すように、増幅器６２ｏでは、信号ＤＩＰｏは、信号ＤＩＭｏよりも先に“Ｌ”レベルに遷移される、このため、トランジスタ２０８は、トランジスタ２０９よりも先にオン状態とされる。この結果、ラッチ部８１では、ノードＮＤ２６が“Ｈ”レベルとされ、ノードＮＤ２７が“Ｌ”レベルとされる。この結果、信号ＤＯＰｏは“Ｌ”レベルから“Ｈ”レベルに遷移され、信号ＤＯＭｏは“Ｌ”レベルに維持される。換言すれば、増幅器６２ｏは、“Ｈ”レベルの奇数ビットデータＶ３を取り込んだ結果、“Ｈ”レベルの信号ＤＯＰｏと“Ｌ”レベルの信号ＤＯＭｏとを出力する。

【0265】

増幅器６２ｅには、増幅器６２ｏが奇数ビットデータＶ３を取り込んだ結果がフィードバックされる。より具体的には、増幅器６２ｅの端子ＤＦには、“Ｈ”レベルの信号ＤＯＰｏが入力される。このため、トランジスタ２０６は、オン状態とされる。増幅器６２ｅの端子ｂＤＦには、“Ｌ”レベルの信号ＤＯＭｏが入力される。このため、トランジスタ２０５は、オフ状態とされる。従って、増幅器６２ｅにおいて、電圧ＶＲＥＦは上がる。増幅器６２ｅのＮＯＲ回路２２０には、“Ｌ”レベルの信号ＣＫ、ＤＩＰｏ、及びＤＩＭｏが入力される。この結果、増幅器６２ｅのＮＯＲ回路２２０は、“Ｈ”レベルの信号ＤＲｏを出力する。ラッチ部８１では、トランジスタ２１４～２１７がオン状態とされる。増幅器６２ｅは、ラッチ回路ＤＬのリセット動作を開始する。但し、時刻ｔ１１において、ラッチ回路ＤＬのリセット動作が完了していないため、信号ＤＯＰｅは“Ｌ”レベルに維持され、信号ＤＯＭｅは“Ｈ”レベルに維持されている。

【0266】

［時刻ｔ１２］
図２７に示すように、例えば、信号ＤＱの偶数ビットデータＶ４は“Ｈ”レベルであるとする。時刻ｔ１２において、増幅器６２ｅは、ラッチ回路ＤＬのリセット動作が完了し、リセット状態（“ｒｓｔ”）とされる。このため、信号ＤＯＰｅ及びＤＯＭｅは、“Ｌ”レベルとされる。

【0267】

図４０に示すように、信号ＤＱの偶数ビットデータＶ４が“Ｈ”レベルであるため、増幅器６２ｅ及び６２ｏのトランジスタ２０３は、オン状態とされる。

【0268】

【0269】

【0270】

［時刻ｔ１３］
図２７に示すように、時刻ｔ１３において、信号ＣＫは、“Ｌ”レベルから“Ｈ”レベルに立ち上がり、信号ｂＣＫは、“Ｈ”レベルから“Ｌ”レベルに立ち下がる。増幅器６２ｅは、信号ＣＫの立ち上がりに基づいて、ラッチ状態（“ｌａｔ”）とされる。偶数ビットデータＶ４に基づいて、増幅器６２ｅの信号ＤＩＰｅ、ＤＩＭｅ、ＤＯＰｅ、及びＤＯＭｅは、遷移を開始する。増幅器６２ｏでは、信号ｂＣＫの立ち下がりに基づいて、信号ＤＩＰｏ及びＤＩＭｏが“Ｈ”レベルとされる。

【0271】

図４１に示すように、増幅器６２ｅには、“Ｈ”レベルの信号ＣＫが入力される。このため、増幅器６２ｅのトランジスタ２０１及び２０２はオフ状態とされ、トランジスタ２０７はオン状態とされる。信号ＤＩＰｅ及びＤＩＭｅは、“Ｈ”レベルから“Ｌ”レベルへの遷移を開始する。増幅器６２ｅのＮＯＲ回路２２０には、“Ｈ”レベルの信号ＣＫ、ＤＩＰｏ、及びＤＩＭｏが入力される。このため、ＮＯＲ回路２２０は、“Ｌ”レベルの信号ＤＲｏを出力する。ラッチ部８１では、トランジスタ２１４～２１７がオフ状態とされる。これにより、ラッチ部８１のラッチ回路ＤＬは、ラッチ状態とされる。また、ラッチ部８１には、“Ｈ”レベルの信号ＤＩＰｅ及びＤＩＭｅが入力される。このため、トランジスタ２０８及び２０９はオフ状態とされる。ラッチ部８１は、時刻ｔ６に引き続き、端子Ｑ及びｂＱから“Ｌ”レベルの信号ＤＯＰｅ及びＤＯＭｅをそれぞれ出力する。

【0272】

増幅器６２ｏには、“Ｌ”レベルの信号ｂＣＫが入力される。このため、増幅器６２ｅのトランジスタ２０１及び２０２はオン状態とされ、トランジスタ２０７はオフ状態とされる。入力部８０は、“Ｈ”レベルの信号ＤＩＰｏ及びＤＩＭｏを出力する。増幅器６２ｏのＮＯＲ回路２２０には、“Ｌ”レベルの信号ｂＣＫ、並びに“Ｈ”レベルの信号ＤＩＰｅ及びＤＩＭｅが入力される。このため、ＮＯＲ回路２２０は、“Ｌ”レベルの信号ＤＲｅを出力する。また、ラッチ部８１には、“Ｈ”レベルの信号ＤＩＰｏ及びＤＩＭｏが入力される。このため、トランジスタ２０８及び２０９はオフ状態とされる。ラッチ部８１は、ラッチ状態を維持しているため、端子Ｑから“Ｈ”レベルの信号ＤＯＰｏを出力し、端子ｂＱから“Ｌ”レベルの信号ＤＯＭｏを出力する。

【0273】

２．４本実施形態に係る効果
本実施形態に係る構成であれば、第１実施形態と同様の効果が得られる。

【0274】

更に、本実施形態に係る構成であれば、増幅器６２ｅまたは６２ｏにおいて、信号ＤＱの論理レベルが確定する前に、他方の増幅器のラッチ回路ＤＬのリセット動作を開始することができる。よって、ＤＦＥ回路５０は、信号の受信速度をより高速化できる。

【0275】

２．５第２実施形態の変形例
次に、第２実施形態の変形例について説明する。第２実施形態の図２６を用いて説明した増幅器６２ｅと異なる内部構成の増幅器６２ｅについて、２つの例を示す。なお、増幅器６２ｏも同様である。以下、図２６を用いて説明した増幅器６２ｅと異なる点を中心に説明する。

【0276】

２．５．１第１変形例
まず、図４２を参照して、第２実施形態の第１変形例について説明する。図４２は、増幅器６２ｅの回路図である。

【0277】

図４２に示すように、本例の増幅器６２ｅは、第２実施形態と同様に、入力部８０、ラッチ部８１、及び否定論理和（ＮＯＲ）回路２２０を含む。

【0278】

入力部８０の内部構成は、第２実施形態と同様である。また、ＮＯＲ回路２２０に入力される信号は、第２実施形態と同様である。

【0279】

本例のラッチ部８１は、ＰＭＯＳトランジスタ２０８～２１１、２３０、及び２３１、並びにＮＭＯＳトランジスタ２１２～２１７を含む。すなわち、図２６を用いて説明したラッチ部８１に、トランジスタ２３０及び２３１が追加された構造である。

【0280】

トランジスタ２３０の一端には、電圧ＶＤＤが印加される。トランジスタ２３０の他端は、ノードＮＤ２４に接続される。トランジスタ２３０のゲートは、ＮＯＲ回路２２０の出力端子に接続される。換言すれば、トランジスタ２３０のゲートには、信号ＤＲｏが入力される。

【0281】

トランジスタ２３１の一端には、電圧ＶＤＤが印加される。トランジスタ２３１の他端は、ノードＮＤ２５に接続される。トランジスタ２３１のゲートは、ＮＯＲ回路２２０の出力端子に接続される。換言すれば、トランジスタ２３１のゲートには、信号ＤＲｏが入力される。

【0282】

ラッチ部８１の他のトランジスタの接続は、図２６を用いて説明した増幅器６２ｅと同様である。

【0283】

２．５．２第２変形例
次に、図４３を参照して、第２実施形態の第２変形例について説明する。図４３は、増幅器６２ｅの回路図である。

【0284】

図４３に示すように、本例の増幅器６２ｅは、入力部８０、ラッチ部８１、及びインバータ２５０～２５２を含む。

【0285】

入力部８０の内部構成は、第２実施形態と同様である。

【0286】

本例のラッチ部８１は、ＰＭＯＳトランジスタ２１０、２１１、及び２４０、並びにＮＭＯＳトランジスタ２１２、２１３、２１６、２１７、２４１、及び２４２を含む。

【0287】

トランジスタ２４０の一端には、電圧ＶＤＤが印加される。トランジスタ２４０の他端は、ノードＮＤ３０に接続される。トランジスタ２４０のゲートは、インバータ２５０の入力端子に接続される。

【0288】

トランジスタ２１０の一端は、ノードＮＤ３０に接続される。トランジスタ２１０の他端は、ノードＮＤ２６に接続される。トランジスタ２１０のゲートは、ノードＮＤ２７に接続される。

【0289】

トランジスタ２１１の一端は、ノードＮＤ３０に接続される。トランジスタ２１１の他端は、ノードＮＤ２７に接続される。トランジスタ２１１のゲートは、ノードＮＤ２６に接続される。

【0290】

トランジスタ２１６の一端は、ノードＮＤ２６に接続される。トランジスタ２１６の他端は、ノードＮＤ３１に接続される。トランジスタ２１６のゲートは、ノードＮＤ２１に接続される。換言すれば、トランジスタ２１６のゲートには、信号ＤＩＰｅが入力される。

【0291】

トランジスタ２１７の一端は、ノードＮＤ２７に接続される。トランジスタ２１７の他端は、ノードＮＤ３１に接続される。トランジスタ２１７のゲートは、ノードＮＤ２２に接続される。換言すれば、トランジスタ２１７のゲートには、信号ＤＩＭｅが入力される。

【0292】

トランジスタ２４１の一端は、ノードＮＤ３１に接続される。トランジスタ２４１の他端は、接地される。トランジスタ２４１のゲートは、ノードＮＤ４０に接続される。

【0293】

トランジスタ２４２の一端は、ノードＮＤ３１に接続される。トランジスタ２４２の他端は、接地される。トランジスタ２４２のゲートは、ノードＮＤ４０に接続される。

【0294】

インバータ２５０の入力端子は、端子ＣＬに接続される。インバータ２５０の出力端子は、トランジスタ２４０のゲートに接続される。インバータ２５０は、信号ＣＫ（増幅器６２ｏの場合、信号ｂＣＫ）の反転信号を出力する。

【0295】

インバータ２５１の入力端子は、端子ＣＲに接続される。インバータ２５１の出力端子は、ノードＮＤ４０に接続される。インバータ２５１は、信号ＤＩＰｏ（増幅器６２ｏの場合、信号ＤＩＰｅ）の反転信号を出力する。

【0296】

インバータ２５２の入力端子は、端子ｂＣＲに接続される。インバータ２５２の出力端子は、ノードＮＤ４０に接続される。インバータ２５２は、信号ＤＩＭｏ（増幅器６２ｏの場合、信号ＤＩＭｅ）の反転信号を出力する。

【0297】

２．５．２第２実施形態の変形例の効果
第２実施形態の第１変形例及び第２変形例に係る構成であれば、第２実施形態と同様の効果が得られる。

【0298】

更に、第２実施形態の第１変形例に係る構成であれば、増幅器６２は、トランジスタ２３０及び２３１を含む。トランジスタ２３０及び２３１は、信号ＤＲｏが“Ｈ”レベルである間、すなわち、ラッチ回路ＤＬがラッチ状態にある間、ラッチ回路ＤＬに電圧ＶＤＤを供給する。これにより、例えば、トランジスタ２０８及び２０９がオフ状態であっても、ラッチ回路ＤＬには電圧ＶＤＤが供給される。よって、ラッチ回路ＤＬにおけるデータ保持の安定性が向上する。

【0299】

更に、第２実施形態の第２変形例に係る構成であれば、増幅器６２は、トランジスタ２４０を含む。これにより、ラッチ回路ＤＬは、信号ＣＫに同期した動作が可能となる。

【0300】

３．第３実施形態
次に、第３実施形態について説明する。第３実施形態では、第１実施形態と異なるＤＦＥ回路５０の構成について説明する。以下、第１実施形態と異なる点を中心に説明する。

【0301】

３．１構成
３．１．１ＤＦＥ回路の全体構成
次に、図４４を参照して、ＤＦＥ回路５０の全体構成の一例について説明する。図４４は、ＤＦＥ回路５０のブロック図である。本実施形態では、ＤＦＥ回路５０に、ループアンローリング（Loop Unrolling）を適用した場合について説明する。例えば、第１実施形態及び第２実施形態で説明したＤＦＥ回路５０は、１つ前のタイミングで入力された信号ＤＱのビットデータに対応した出力信号を次のタイミングのビットデータの入力にフィードバックさせる。これにより、ＤＦＥ回路５０は、電圧ＶＲＥＦの電圧値を信号ＤＱの電圧値に対して相対的に変動させた場合と同様の効果を実現していた。これに対し、本実施形態のＤＦＥ回路は、１つのビットデータに対して、予め電圧ＶＲＥＦを相対的に上げた状態で信号ＤＱを受信する受信部と、予め電圧ＶＲＥＦを相対的に下げた状態で信号ＤＱを受信する受信部との２つの系統を備える。そして、ＤＦＥ回路５０は、１つ前のタイミングで入力された信号ＤＱのビットデータに対応した出力信号に基づいて２つの系統のいずれかを選択することにより、信号ＤＱを補償している。

【0302】

図４４に示すように、ＤＦＥ回路５０は、４つの受信部９１ｅ１、９１ｅ２、９１ｏ１、及び９１ｏ２、２つのマルチプレクサ（ＭＵＸ：Multiplexer）９２ｅ及び９２ｏ、並びに２つの増幅器９３ｅ及び９３ｏを含む。以下、受信部９１ｅ１、９１ｅ２、９１ｏ１、及び９１ｏ２のいずれかを限定しない場合は、受信部９１と表記する。マルチプレクサ９２ｅ及び９２ｏのいずれかを限定しない場合は、マルチプレクサ９２と表記する。増幅器９３ｅ及び９３ｏのいずれかを限定しない場合は、増幅器９３と表記する。

【0303】

受信部９１ｅ１及び、受信部９１ｅ２は、信号ＤＱの偶数ビットデータを受信する。例えば、受信部９１ｅ１は、信号ＤＱに対して電圧ＶＲＥＦを相対的に上げた状態で信号ＤＱを受信する。受信部９１ｅ２は、信号ＤＱに対して電圧ＶＲＥＦを相対的に下げた状態で信号ＤＱを受信する。受信部９１ｅ１及び９１ｅ２には、信号ＤＱの偶数ビットデータ及び電圧ＶＲＥＦが入力される。受信部９１ｅ１は、信号ＤＱを取り込んだ結果として、マルチプレクサ９２ｅに信号ＤＳＰｅ１及びＤＳＭｅ１を送信する。受信部９１ｅ２は、信号ＤＱを取り込んだ結果として、マルチプレクサ９２ｅに信号ＤＳＰｅ２及びＤＳＭｅ２を送信する。

【0304】

受信部９１ｏ１及び、受信部９１ｏ２は、信号ＤＱの奇数ビットデータを受信する。例えば、受信部９１ｏ１は、信号ＤＱに対して電圧ＶＲＥＦを相対的に上げた状態で信号ＤＱを受信する。受信部９１ｏ２は、信号ＤＱに対して電圧ＶＲＥＦを相対的に下げた状態で信号ＤＱを受信する。受信部９１ｏ１及び９１ｏ２には、信号ＤＱの奇数ビットデータ及び電圧ＶＲＥＦが入力される。受信部９１ｏ１は、信号ＤＱを取り込んだ結果として、マルチプレクサ９２ｏに信号ＤＳＰｏ１及びＤＳＭｏ１を送信する。受信部９１ｏ２は、信号ＤＱを取り込んだ結果として、マルチプレクサ９２ｏに信号ＤＳＰｏ２及びＤＳＭｏ２を送信する。

【0305】

マルチプレクサ９２ｅは、増幅器９３ｏの出力信号ＤＯＰｏ及びＤＯＭｏに基づいて、受信部９１ｅ１及び９１ｅ２のいずれかを選択する。マルチプレクサ９２ｅは、信号ＤＭＰｅ及びＤＭＭｅを出力する。より具体的には、例えば、マルチプレクサ９２ｅは、信号ＤＯＰｏが“Ｌ”レベルの場合、受信部９１ｅ１から入力された信号ＤＳＰｅ１及びＤＳＭｅ１を信号ＤＭＰｅ及びＤＭＭｅとして出力する。また、マルチプレクサ９２ｅは、信号ＤＯＰｏが“Ｈ”レベルの場合、受信部９１ｅ２から入力された信号ＤＳＰｅ２及びＤＳＭｅ２を信号ＤＭＰｅ及びＤＭＭｅとして出力する。換言すれば、マルチプレクサ９２ｅは、１つ前のタイミングの信号ＤＱのビットデータが“Ｈ”レベルの場合、電圧ＶＲＥＦを相対的に上げた状態で取り込んだ信号ＤＱに対応する信号ＤＳＰｅ１及びＤＳＭｅ１を選択する。また、マルチプレクサ９２ｅは、１つ前のタイミングの信号ＤＱのビットデータが“Ｌ”レベルの場合、電圧ＶＲＥＦを相対的に下げた状態で取り込んだ信号ＤＱに対応する信号ＤＳＰｅ２及びＤＳＭｅ２を選択する。

【0306】

マルチプレクサ９２ｏは、増幅器９３ｅの出力信号ＤＯＰｅ及びＤＯＭｅに基づいて、受信部９１ｏ１及び９１ｏ２のいずれかを選択する。マルチプレクサ９２ｏは、信号ＤＭＰｏ及びＤＭＭｏを出力する。より具体的には、例えば、マルチプレクサ９２ｏは、信号ＤＯＰｏが“Ｌ”レベルの場合、受信部９１ｏ１から入力された信号ＤＳＰｏ１及びＤＳＭｏ１を信号ＤＭＰｏ及びＤＭＭｏとして出力する。また、マルチプレクサ９２ｏは、信号ＤＯＰｏが“Ｈ”レベルの場合、受信部９１ｏ２から入力された信号ＤＳＰｏ２及びＤＳＭｏ２を信号ＤＭＰｏ及びＤＭＭｏとして出力する。換言すれば、マルチプレクサ９２ｏは、１つ前のタイミングの信号ＤＱのビットデータが“Ｈ”レベルの場合、参照電圧ＶＲＥＦを相対的に上げた状態で取り込んだ信号ＤＱに対応する信号ＤＳＰｏ１及びＤＳＭｏ１を選択する。また、マルチプレクサ９２ｏは、１つ前のタイミングの信号ＤＱのビットデータが“Ｌ”レベルの場合、参照電圧ＶＲＥＦを相対的に下げた状態で取り込んだ信号ＤＱに対応する信号ＤＳＰｏ２及びＤＳＭｏ２を選択する。

【0307】

増幅器９３は、データ入力端子Ｄ及びｂＤ、ラッチ制御クロック入力端子ＣＬ、リセット制御クロック入力端子ＣＲ、データ出力端子Ｑ及びｂＱ、並びにラッチ完了出力端子Ｒを含むＬＴ－ＳＡ回路である。増幅器９３は、入力信号の反転信号を出力する。増幅器９３ｅと増幅器９３ｏの構成は同じである。

【0308】

増幅器９３ｅの端子Ｄには、マルチプレクサ９２ｅから信号ＤＭＰｅが入力される。増幅器９３ｅの端子ｂＤには、マルチプレクサ９２ｅから信号ＤＭＭｅが入力される。

【0309】

増幅器９３ｅの端子ＣＬには、信号ＣＫが入力される。

【0310】

増幅器９３ｅの端子ＣＲには、増幅器９３ｏの端子Ｒからリセット制御クロック信号が入力される。

【0311】

増幅器９３ｅは、端子Ｄに“Ｈ”レベルの信号ＤＭＰｅが入力され且つ端子ｂＤに“Ｌ”レベルの信号ＤＭＭｅが入力されると、端子Ｑから“Ｌ”レベルの信号ＤＯＰｅを出力し、端子ｂＱから“Ｈ”レベルの信号ＤＯＭｅを出力する。また、増幅器９３ｅは、端子Ｄに“Ｌ”レベルの信号ＤＭＰｅが入力され且つ端子ｂＤに“Ｈ”レベルの信号ＤＭＭｅが入力されると、端子Ｑから“Ｈ”レベルの信号ＤＯＰｅを出力し、端子ｂＱから“Ｌ”レベルの信号ＤＯＭｅを出力する。

【0312】

増幅器９３ｅは、端子Ｒからリセット制御クロック信号ＤＲｅを出力する。より具体的には、例えば、増幅器９３ｅにおいて、信号ＤＯＰｅ及びＤＯＭｅの論理レベルが同じである場合、信号ＤＲｅは、“Ｈ”レベルとされる。他方で、信号ＤＯＰｅの論理レベルと信号ＤＯＭｅの論理レベルとが異なる場合、信号ＤＲｅは、“Ｌ”レベルとされる。

【0313】

増幅器９３ｏの端子Ｄには、マルチプレクサ９２ｏから信号ＤＭＰｏが入力される。増幅器９３ｏの端子ｂＤには、マルチプレクサ９２ｏから信号ＤＭＭｏが入力される。

【0314】

増幅器９３ｏの端子ＣＬには、信号ｂＣＫが入力される。

【0315】

増幅器９３ｏの端子ＣＲには、増幅器９３ｅの端子Ｒから出力されたリセット制御クロック信号が入力される。

【0316】

増幅器９３ｏは、端子Ｄに“Ｈ”レベルの信号ＤＭＰｏが入力され且つ端子ｂＤに“Ｌ”レベルの信号ＤＭＭｏが入力されると、端子Ｑから“Ｌ”レベルの信号ＤＯＰｏを出力し、端子ｂＱから“Ｈ”レベルの信号ＤＯＭｏを出力する。また、増幅器９３ｏは、端子Ｄに“Ｌ”レベルの信号ＤＭＰｏが入力され且つ端子ｂＤに“Ｈ”レベルの信号ＤＭＭｏが入力されると、端子Ｑから“Ｈ”レベルの信号ＤＯＰｏを出力し、端子ｂＱから“Ｌ”レベルの信号ＤＯＭｏを出力する。

【0317】

増幅器９３ｏは、端子Ｒからリセット制御クロック信号ＤＲｏを出力する。より具体的には、例えば、増幅器９３ｏにおいて、信号ＤＯＰｏ及びＤＯＭｏの論理レベルが同じである場合、信号ＤＲｏは、“Ｈ”レベルとされる。他方で、信号ＤＯＰｏの論理レベルと信号ＤＯＭｏの論理レベルとが異なる場合、信号ＤＲｏは、“Ｌ”レベルとされる。

【0318】

３．１．２受信部の構成
引き続き図４４を参照して、受信部９１ｅ１、９１ｅ２、９１ｏ１、及び９１ｏ２の内部構成の一例について説明する。

【0319】

まず、受信部９１ｅ１について説明する。受信部９１ｅ１は、加算器９４ｅ１及び９５ｅ１、増幅器９６ｅ１、及びｂＳＲラッチ回路９７ｅ１を含む。

【0320】

加算器９４ｅ１は、信号ＤＱの電圧値からフィードバック係数“α”を減算させた電圧値の信号ＶＤＰｅ１を出力する。フィードバック係数“α”は、電圧ＶＲＥＦの電圧値よりも小さい値である。

【0321】

加算器９５ｅ１は、電圧ＶＲＥＦの電圧値からフィードバック係数“－α”を減算させた、すなわち、フィードバック係数αを加算した電圧値の信号ＶＤＭｅ１を出力する。

【0322】

増幅器９６ｅ１は、ＬＴ－ＳＡ回路である。増幅器９６ｅ１は、データ入力端子Ｄ及びｂＤ、ラッチ制御クロック入力端子ＣＬ、並びにデータ出力端子Ｑ及びｂＱを含む。増幅器９６ｅ１は、入力信号の反転信号を出力する。

【0323】

増幅器９６ｅ１の端子Ｄには、加算器９４ｅ１から信号ＶＤＰｅ１が入力される。増幅器９６ｅ１の端子ｂＤには、加算器９５ｅ１から信号ＶＤＭｅ１が入力される。

【0324】

増幅器９６ｅ１の端子ＣＬには、信号ＣＫが入力される。

【0325】

増幅器９６ｅ１は、端子Ｑから信号ＤＯＰｅ１を出力する。増幅器９６ｅ１は、端子ｂＱから信号ＤＯＭｅ１を出力する。

【0326】

ｂＳＲラッチ回路９７ｅ１は、信号ＤＯＰｅ１及び信号ＤＯＭｅ１を一時的に記憶する。ｂＳＲラッチ回路９７ｅ１は、信号入力端子ｂＳ、リセット信号入力端子ｂＲ、及び出力端子Ｑ及びｂＱを含む。

【0327】

ｂＳＲラッチ回路９７ｅ１の端子ｂＳは、増幅器９６ｅ１の端子Ｑに接続される。ｂＳＲラッチ回路９７ｅ１の端子ｂＳには、信号ＤＯＰｅ１が入力される。

【0328】

ｂＳＲラッチ回路９７ｅ１の端子ｂＲは、増幅器９６ｅ１の端子ｂＱに接続される。ｂＳＲラッチ回路９７ｅ１の端子ｂＲには、信号ＤＯＭｅ１が入力される。

【0329】

ｂＳＲラッチ回路９７ｅ１の端子Ｑ及びｂＱは、マルチプレクサ９２ｅの異なる入力端子にそれぞれ接続される。ｂＳＲラッチ回路９７ｅ１は、端子Ｑから信号ＤＳＰｅ１を出力する。ｂＳＲラッチ回路９７ｅ１は、端子ｂＱから信号ＤＳＭｅ１を出力する。

【0330】

次に、受信部９１ｅ２について説明する。受信部９１ｅ２は、加算器９４ｅ２及び９５ｅ２、増幅器９６ｅ２、及びｂＳＲラッチ回路９７ｅ２を含む。

【0331】

加算器９４ｅ２は、信号ＤＱの電圧値からフィードバック係数“－α”を減算させた電圧値の信号ＶＤＰｅ２を出力する。

【0332】

加算器９５ｅ２は、電圧ＶＲＥＦの電圧値からフィードバック係数“α”を減算させた電圧値の信号ＶＤＭｅ１を出力する。

【0333】

増幅器９６ｅ２は、ＬＴ－ＳＡ回路である。増幅器９６ｅ２の構成は、増幅器９６ｅ１と同様である。

【0334】

増幅器９６ｅ２の端子Ｄには、加算器９４ｅ２から信号ＶＤＰｅ２が入力される。増幅器９６ｅ２の端子ｂＤには、加算器９５ｅ２から信号ＶＤＭｅ２が入力される。

【0335】

増幅器９６ｅ２の端子ＣＬには、信号ＣＫが入力される。

【0336】

増幅器９６ｅ２は、端子Ｑから信号ＤＯＰｅ２を出力する。増幅器９６ｅ２は、端子ｂＱから信号ＤＯＭｅ２を出力する。

【0337】

ｂＳＲラッチ回路９７ｅ２は、信号ＤＯＰｅ２及び信号ＤＯＭｅ２を一時的に記憶する。ｂＳＲラッチ回路９７ｅ２の構成は、ｂＳＲラッチ回路９７ｅ１と同様である。

【0338】

ｂＳＲラッチ回路９７ｅ２の端子ｂＳは、増幅器９６ｅ２の端子Ｑに接続される。ｂＳＲラッチ回路９７ｅ２の端子ｂＳには、信号ＤＯＰｅ２が入力される。

【0339】

ｂＳＲラッチ回路９７ｅ２の端子ｂＲは、増幅器９６ｅ２の端子ｂＱに接続される。ｂＳＲラッチ回路９７ｅ２の端子ｂＲには、信号ＤＯＭｅ２が入力される。

【0340】

ｂＳＲラッチ回路９７ｅ２の端子Ｑ及びｂＱは、マルチプレクサ９２ｅの異なる入力端子にそれぞれ接続される。ｂＳＲラッチ回路９７ｅ２は、端子Ｑから信号ＤＳＰｅ２を出力する。ｂＳＲラッチ回路９７ｅ２は、端子ｂＱから信号ＤＳＭｅ２を出力する。

【0341】

次に、受信部９１ｏ１について説明する。受信部９１ｏ１は、加算器９４ｏ１及び９５ｏ１、増幅器９６ｏ１、及びｂＳＲラッチ回路９７ｏ１を含む。

【0342】

加算器９４ｏ１は、信号ＤＱの電圧値からフィードバック係数“α”を減算させた電圧値の信号ＶＤＰｏ１を出力する。

【0343】

加算器９５ｏ１は、電圧ＶＲＥＦの電圧値からフィードバック係数“－α”を減算させた電圧値の信号ＶＤＭｏ１を出力する。

【0344】

増幅器９６ｏ１は、ＬＴ－ＳＡ回路である。増幅器９６ｏ１の構成は、増幅器９６ｅ１と同様である。

【0345】

増幅器９６ｏ１の端子Ｄには、加算器９４ｏ１から信号ＶＤＰｏ１が入力される。増幅器９６ｏ１の端子ｂＤには、加算器９５ｏ１から信号ＶＤＭｏ１が入力される。

【0346】

増幅器９６ｏ１の端子ＣＬには、信号ｂＣＫが入力される。

【0347】

増幅器９６ｏ１は、端子Ｑから信号ＤＯＰｏ１を出力する。増幅器９６ｏ１は、端子ｂＱから信号ＤＯＭｏ１を出力する。

【0348】

ｂＳＲラッチ回路９７ｏ１は、信号ＤＯＰｏ１及び信号ＤＯＭｏ１を一時的に記憶する。ｂＳＲラッチ回路９７ｏ１の構成は、ｂＳＲラッチ回路９７ｅ１と同様である。

【0349】

ｂＳＲラッチ回路９７ｏ１の端子ｂＳは、増幅器９６ｏ１の端子Ｑに接続される。ｂＳＲラッチ回路９７ｏ１の端子ｂＳには、信号ＤＯＰｏ１が入力される。

【0350】

ｂＳＲラッチ回路９７ｏ１の端子ｂＲは、増幅器９６ｏ１の端子ｂＱに接続される。ｂＳＲラッチ回路９７ｏ１の端子ｂＲには、信号ＤＯＭｏ１が入力される。

【0351】

ｂＳＲラッチ回路９７ｏ１の端子Ｑ及びｂＱは、マルチプレクサ９２ｏの異なる入力端子にそれぞれ接続される。ｂＳＲラッチ回路９７ｏ１は、端子Ｑから信号ＤＳＰｏ１を出力する。ｂＳＲラッチ回路９７ｏ１は、端子ｂＱから信号ＤＳＭｏ１を出力する。

【0352】

次に、受信部９１ｏ２について説明する。受信部９１ｏ２は、加算器９４ｏ２及び９５ｏ２、増幅器９６ｏ２、及びｂＳＲラッチ回路９７ｏ２を含む。

【0353】

加算器９４ｏ２は、信号ＤＱの電圧値からフィードバック係数“－α”を減算させた電圧値の信号ＶＤＰｏ２を出力する。

【0354】

加算器９５ｏ２は、電圧ＶＲＥＦの電圧値からフィードバック係数“α”を減算させた電圧値の信号ＶＤＭｏ１を出力する。

【0355】

増幅器９６ｏ２は、ＬＴ－ＳＡ回路である。増幅器９６ｏ２の構成は、増幅器９６ｅ１と同様である。

【0356】

増幅器９６ｏ２の端子Ｄには、加算器９４ｏ２から信号ＶＤＰｏ２が入力される。増幅器９６ｏ２の端子ｂＤには、加算器９５ｏ２から信号ＶＤＭｏ２が入力される。

【0357】

増幅器９６ｏ２の端子ＣＬには、信号ｂＣＫが入力される。

【0358】

増幅器９６ｏ２は、端子Ｑから信号ＤＯＰｏ２を出力する。増幅器９６ｏ２は、端子ｂＱから信号ＤＯＭｏ２を出力する。

【0359】

ｂＳＲラッチ回路９７ｏ２は、信号ＤＯＰｏ２及び信号ＤＯＭｏ２を一時的に記憶する。ｂＳＲラッチ回路９７ｏ２の構成は、ｂＳＲラッチ回路９７ｅ１と同様である。

【0360】

ｂＳＲラッチ回路９７ｏ２の端子ｂＳは、増幅器９６ｏ２の端子Ｑに接続される。ｂＳＲラッチ回路９７ｏ２の端子ｂＳには、信号ＤＯＰｏ２が入力される。

【0361】

ｂＳＲラッチ回路９７ｏ２の端子ｂＲは、増幅器９６ｏ２の端子ｂＱに接続される。ｂＳＲラッチ回路９７ｏ２の端子ｂＲには、信号ＤＯＭｏ２が入力される。

【0362】

ｂＳＲラッチ回路９７ｏ２の端子Ｑ及びｂＱは、マルチプレクサ９２ｏの異なる入力端子にそれぞれ接続される。ｂＳＲラッチ回路９７ｏ２は、端子Ｑから信号ＤＳＰｏ２を出力する。ｂＳＲラッチ回路９７ｏ２は、端子ｂＱから信号ＤＳＭｏ２を出力する。

【0363】

３．１．３増幅器９６ｅ１の回路構成
次に、図４５を参照して、増幅器９６ｅ１の回路構成の一例について説明する。図４５は、増幅器９６ｅ１の回路図である。なお、増幅器９６ｅ２、９６ｏ１、及び９６ｏ２の回路構成も同様である。以下、増幅器９６ｅ１、９６ｅ２、９６ｏ１、及び９６ｏ２のいずれかを限定しない場合は、増幅器９６と表記する。

【0364】

図４５に示すように、増幅器９６ｅ１は、ＰＭＯＳトランジスタ３０１～３０４、及びＮＭＯＳトランジスタ３０５～３０９を含む。

【0365】

トランジスタ３０１の一端には、電圧ＶＤＤが印加される。トランジスタ３０１の他端は、ノードＮＤ５１に接続される。トランジスタ３０１のゲートは、端子ＣＬに接続される。

【0366】

トランジスタ３０２の一端には、電圧ＶＤＤが印加される。トランジスタ３０２の他端は、ノードＮＤ５１に接続される。トランジスタ３０２のゲートは、ノードＮＤ５２に接続される。

【0367】

トランジスタ３０３の一端には、電圧ＶＤＤが印加される。トランジスタ３０３の他端は、ノードＮＤ５２に接続される。トランジスタ３０３のゲートは、ノードＮＤ５１に接続される。

【0368】

トランジスタ３０４の一端には、電圧ＶＤＤが印加される。トランジスタ３０４の他端は、ノードＮＤ５２に接続される。トランジスタ３０４のゲートは、端子ＣＬに接続される。

【0369】

トランジスタ３０５の一端は、ノードＮＤ５１に接続される。トランジスタ３０５の他端は、トランジスタ３０７の一端に接続される。トランジスタ３０５のゲートは、ノードＮＤ５２に接続される。

【0370】

トランジスタ３０６の一端は、ノードＮＤ５２に接続される。トランジスタ３０６の他端は、トランジスタ３０８の一端に接続される。トランジスタ３０６のゲートは、ノードＮＤ５１に接続される。

【0371】

トランジスタ３０２、３０３、３０５、及び３０６により、ラッチ回路ＤＬが構成される。より具体的には、トランジスタ３０２及び３０５により、第１のインバータが構成される。トランジスタ３０３及び３０６により第２のインバータが構成される。そして、第１インバータの出力及び第２インバータの入力（ノードＮＤ５１）が、端子Ｑに接続される。第１インバータの入力及び第２インバータの出力（ノードＮＤ５２）が、端子ｂＱに接続される。

【0372】

トランジスタ３０７の他端は、ノードＮＤ５３に接続される。トランジスタ３０７のゲートは、端子Ｄに接続される。

【0373】

トランジスタ３０８の他端は、ノードＮＤ５３に接続される。トランジスタ３０８のゲートは、端子ｂＤに接続される。

【0374】

トランジスタ３０９の一端は、ノードＮＤ５３に接続される。トランジスタ３０９の他端は、接地される。トランジスタ３０９のゲートは、端子ＣＬに接続される。

【0375】

増幅器９６ｅ１の動作について簡略に説明する。増幅器９６ｅ１は、端子ＣＬに“Ｌ”レベルの信号ＣＫが入力されている間、リセット状態とされる。より具体的には、トランジスタ３０１及び３０４は、オン状態とされ、トランジスタ３０９は、オフ状態とされる。これにより、ノードＮＤ５１及びＮＤ５２には、“Ｈ”レベルの電圧が印加される。このため、増幅器９６ｅ１は、端子Ｑ及び端子ｂＱから“Ｈ”レベルの信号ＤＯＰｅ１及びＤＯＭｅ１をそれぞれ出力する。増幅器９６ｅ１は、信号ＣＫが“Ｌ”レベルから“Ｈ”レベルに立ち上がるタイミングで、信号ＶＤＰｅ１を取り込んだ結果をラッチ回路ＤＬに記憶する。ラッチ回路ＤＬに記憶された結果に基づいて、信号ＤＯＰｅ１及びＤＯＭｅ１の論理レベルが確定される。そして、増幅器９６ｅ１は、信号ＣＫが“Ｈ”レベルから“Ｌ”レベルに立ち上がるタイミングで、リセット状態とされる。

【0376】

３．１．４増幅器９３ｅの回路構成
次に、図４６を参照して、増幅器９３ｅの回路構成の一例について説明する。図４３は、増幅器９３ｅの回路図である。なお、増幅器９３ｏの回路構成も同様である。

【0377】

図４６に示すように、増幅器９３ｅは、ＰＭＯＳトランジスタ３２１～３２４、ＮＭＯＳトランジスタ３２５～３２９、ＯＲ回路３３０、及びＸＮＯＲ回路３３１を含む。

【0378】

トランジスタ３２１の一端には、電圧ＶＤＤが印加される。トランジスタ３２１の他端は、ノードＮＤ６１に接続される。トランジスタ３２１のゲートは、ＯＲ回路３３０の出力端子に接続される。

【0379】

トランジスタ３２２の一端には、電圧ＶＤＤが印加される。トランジスタ３２２の他端は、ノードＮＤ６１に接続される。トランジスタ３２２のゲートは、ノードＮＤ６２に接続される。

【0380】

トランジスタ３２３の一端には、電圧ＶＤＤが印加される。トランジスタ３２３の他端は、ノードＮＤ６２に接続される。トランジスタ３２３のゲートは、ノードＮＤ６１に接続される。

【0381】

トランジスタ３２４の一端には、電圧ＶＤＤが印加される。トランジスタ３２４の他端は、ノードＮＤ６２に接続される。トランジスタ３２４のゲートは、ＯＲ回路３３０の出力端子に接続される。

【0382】

トランジスタ３２５の一端は、ノードＮＤ６１に接続される。トランジスタ３２５の他端は、トランジスタ３２７の一端に接続される。トランジスタ３２５のゲートは、ノードＮＤ６２に接続される。

【0383】

トランジスタ３２６の一端は、ノードＮＤ６２に接続される。トランジスタ３２６の他端は、トランジスタ３２８の一端に接続される。トランジスタ３２６のゲートは、ノードＮＤ６１に接続される。

【0384】

トランジスタ３２２、３２３、３２５、及び３２６により、ラッチ回路ＤＬが構成される。より具体的には、トランジスタ３２２及び３２５により、第１のインバータが構成される。トランジスタ３２３及び３２６により第２のインバータが構成される。そして、第１インバータの出力及び第２インバータの入力（ノードＮＤ６１）が、端子Ｑに接続される。第１インバータの入力及び第２インバータの出力（ノードＮＤ６２）が、端子ｂＱに接続される。

【0385】

トランジスタ３２７の他端は、ノードＮＤ６３に接続される。トランジスタ３２７のゲートは、端子Ｄに接続される。

【0386】

トランジスタ３２８の他端は、ノードＮＤ６３に接続される。トランジスタ３２８のゲートは、端子ｂＤに接続される。

【0387】

トランジスタ３２９の一端は、ノードＮＤ６３に接続される。トランジスタ３２９の他端は、接地される。トランジスタ３２９のゲートは、ＯＲ回路３３０の出力端子に接続される。

【0388】

ＯＲ回路３３０の２つの入力端子は、端子ＣＬ及び端子ＣＲにそれぞれ接続される。ＯＲ回路３３０は、端子ＣＬから入力されたクロック信号及び端子ＣＲから入力されたリセット制御クロック信号の少なくとも１つが“Ｈ”レベルの場合に、“Ｈ”レベルの信号を出力する。

【0389】

ＸＮＯＲ回路３３１の２つの入力端子は、ノードＮＤ６１（端子Ｑ）及びノードＮＤ６２（端子ｂＱ）にそれぞれ接続される。ＸＮＯＲ回路３３１は、ノードＮＤ６１及びノードＮＤ６２の一方が“Ｈ”レベルであり他方が“Ｌ”レベルである場合に、“Ｌ”レベルの信号を出力する。換言すると、ＸＮＯＲ回路３３１は、ラッチ回路ＤＬにおいて取り込んだ信号の論理レベルが確定すると、“Ｌ”レベルの信号を出力する。

【0390】

増幅器９３ｅの動作について簡略に説明する。増幅器９３ｅは、ＯＲ回路３３０が“Ｌ”レベルの信号を出力している間、リセット状態とされる。より具体的には、トランジスタ３２１及び３２４は、オン状態とされ、トランジスタ３２９は、オフ状態とされる。これにより、ノードＮＤ６１及びＮＤ６２には、“Ｈ”レベルの電圧が印加される。このため、増幅器９３ｅは、端子Ｑ及び端子ｂＱから“Ｈ”レベルの信号ＤＯＰｅ及びＤＯＭｅをそれぞれ出力する。増幅器９３ｅは、ＯＲ回路３３０の出力信号が“Ｌ”レベルから“Ｈ”レベルに立ち上がるタイミングで、信号ＶＤＰｅ１を取り込んだ結果をラッチ回路ＤＬに記憶する。ラッチ回路ＤＬに記憶された結果に基づいて、信号ＤＯＰｅ及びＤＯＭｅの論理レベルが確定される。信号ＤＯＰｅ及びＤＯＭｅのいずれか一方が“Ｈ”レベルであり且つ他方が“Ｌ”レベルである間、ＸＮＯＲ回路３３１は、“Ｌ”レベルの信号を出力する。そして、増幅器９３ｅは、信号ＣＫが“Ｈ”レベルから“Ｌ”レベルに立ち上がるタイミングで、リセット状態とされる。

【0391】

３．２ＤＦＥ回路の動作例
次に、図４７を参照して、ＤＦＥ回路５０の動作の一例について説明する。図４７は、ＤＦＥ回路５０における各種信号のタイミングチャートである。

【0392】

［時刻ｔ０］
図４７に示すように、信号ＤＱが入力される前の時刻ｔ０において、信号ＣＫは、“Ｌ”レベルとされ、信号ｂＣＫは、“Ｈ”レベルとされる。

【0393】

増幅器９６ｅ１は、リセット状態のため、“Ｈ”レベルの信号ＤＯＰｅ１及びＤＯＭｅ１を出力する。増幅器９６ｅ２は、リセット状態のため、“Ｈ”レベルの信号ＤＯＰｅ２及びＤＯＭｅ２を出力する。増幅器９６ｏ１は、リセット状態のため、“Ｈ”レベルの信号ＤＯＰｏ１及びＤＯＭｏ１を出力する。増幅器９６ｏ２は、リセット状態のため、“Ｈ”レベルの信号ＤＯＰｏ２及びＤＯＭｏ２を出力する。

【0394】

ｂＳＲラッチ回路９７ｅ１は、“Ｌ”レベルの信号ＤＳＰｅ１を出力する。ｂＳＲラッチ回路９７ｅ２は、“Ｌ”レベルの信号ＤＳＰｅ２を出力する。

【0395】

マルチプレクサ９２ｅは、信号ＤＱが“Ｌ”レベルのため、受信部９１ｅ２（ｂＳＲラッチ回路９７ｅ２）を選択する。マルチプレクサ９２ｅは、“Ｌ”レベルの信号ＤＭＰｅを出力する。

【0396】

［時刻ｔ１］
例えば、信号ＤＱの偶数ビットデータＶ０が“Ｈ”レベルであるとする。時刻ｔ１において、信号ＣＫは、“Ｌ”レベルから“Ｈ”レベルに立ち上がり、信号ｂＣＫは、“Ｈ”レベルから“Ｌ”レベルに立ち下がる。

【0397】

増幅器９６ｅ１及び９６ｅ２のラッチ回路ＤＬは、信号ＣＫの立ち上がりに基づいて、“Ｈ”レベルの偶数ビットデータＶ０を取り込む。偶数ビットデータＶ０に基づいて、信号ＤＯＰｅ１、ＤＯＭｅ１、ＤＯＰｅ２、及びＤＯＭｅ２は、遷移を開始する。

【0398】

［時刻ｔ２］
時刻ｔ２において、増幅器９６ｅ１及び９６ｅ２のラッチ回路ＤＬの論理レベルが確定する。この結果、例えば、増幅器９６ｅ１は、“Ｈ”レベルの信号ＤＯＰｅ１及び“Ｌ”レベルの信号ＤＯＭｅ１を出力する。また、例えば、増幅器９６ｅ２は、“Ｌ”レベルの信号ＤＯＰｅ２及び“Ｈ”レベルの信号ＤＯＭｅ２を出力する。信号ＤＱがフルスイング状態で無い場合、電圧ＶＲＥＦとの電圧差により、信号ＤＯＰｅ１と信号ＤＯＰｅ２とは互いに異なる論理レベルになり得る。信号ＤＯＰｅ１と信号ＤＯＰｅ２とは同じ論理レベルであってもよい。

【0399】

ｂＳＲラッチ回路９７ｅ１は、“Ｈ”レベルの信号ＤＯＰｅ１及び“Ｌ”レベルの信号ＤＯＭｅ１に基づいて、“Ｌ”レベルの信号ＤＳＰｅ１及び“Ｈ”レベルの信号ＤＳＭｅ１を出力する。ｂＳＲラッチ回路９７ｅ２は、“Ｌ”レベルの信号ＤＯＰｅ２及び“Ｈ”レベルの信号ＤＯＭｅ２に基づいて、“Ｈ”レベルの信号ＤＳＰｅ２及び“Ｌ”レベルの信号ＤＳＭｅ２を出力する。

【0400】

マルチプレクサ９２ｅは、受信部９１ｅ２（ｂＳＲラッチ回路９７ｅ２）を選択し、“Ｈ”レベルの信号ＤＭＰｅ及び“Ｌ”レベルの信号ＤＭＭｅを出力する。

【0401】

［時刻ｔ３］
例えば、信号ＤＱの奇数ビットデータＶ１が“Ｌ”レベルであるとする。時刻ｔ３において、信号ＣＫは、“Ｈ”レベルから“Ｌ”レベルに立ち下がり、信号ｂＣＫは、“Ｌ”レベルから“Ｈ”レベルに立ち上がる。

【0402】

増幅器９６ｅ１及び９６ｅ２は、信号ＣＫの立ち下がりに基づいて、リセット状態とされる。増幅器９６ｅ１は、“Ｈ”レベルの信号ＤＯＰｅ１及びＤＯＭｅ１を出力する。増幅器９６ｅ２は、“Ｈ”レベルの信号ＤＯＰｅ２及びＤＯＭｅ２を出力する。

【0403】

増幅器９６ｏ１及び９６ｏ２は、信号ｂＣＫの立ち上がりに基づいて、“Ｌ”レベルの奇数ビットデータＶ１を取り込む。奇数ビットデータＶ１に基づいて、信号ＤＯＰｏ１、ＤＯＭｏ１、ＤＯＰｏ２、及びＤＯＭｏ２は、遷移を開始する。

【0404】

［時刻ｔ４］
時刻ｔ４において、増幅器９６ｏ１及び９６ｏ２のラッチ回路ＤＬの論理レベルが確定する。この結果、例えば、増幅器９６ｏ１は、“Ｈ”レベルの信号ＤＯＰｏ１及び“Ｌ”レベルの信号ＤＯＭｏ１を出力する。また、例えば、増幅器９６ｏ２は、“Ｌ”レベルの信号ＤＯＰｏ２及び“Ｈ”レベルの信号ＤＯＭｏ２を出力する。

【0405】

ｂＳＲラッチ回路９７ｏ１は、“Ｈ”レベルの信号ＤＯＰｏ１及び“Ｌ”レベルの信号ＤＯＭｏ１に基づいて、“Ｌ”レベルの信号ＤＳＰｏ１及び“Ｈ”レベルの信号ＤＳＭｏ１を出力する。ｂＳＲラッチ回路９７ｏ２は、“Ｌ”レベルの信号ＤＯＰｏ２及び“Ｈ”レベルの信号ＤＯＭｏ２に基づいて、“Ｈ”レベルの信号ＤＳＰｏ２及び“Ｌ”レベルの信号ＤＳＭｏ２を出力する。

【0406】

マルチプレクサ９２ｏは、受信部９１ｏ２（ｂＳＲラッチ回路９７ｏ２）を選択し、“Ｈ”レベルの信号ＤＭＰｏ及び“Ｌ”レベルの信号ＤＭＭｏを出力する。

【0407】

［時刻ｔ５］
例えば、信号ＤＱの偶数ビットデータＶ２が“Ｌ”レベルであるとする。時刻ｔ５において、信号ＣＫは、“Ｌ”レベルから“Ｈ”レベルに立ち上がり、信号ｂＣＫは、“Ｈ”レベルから“Ｌ”レベルに立ち下がる。

【0408】

増幅器９６ｅ１及び９６ｅ２のラッチ回路ＤＬは、信号ＣＫの立ち上がりに基づいて、“Ｌ”レベルの偶数ビットデータＶ２を取り込む。偶数ビットデータＶ２に基づいて、信号ＤＯＰｅ１、ＤＯＭｅ１、ＤＯＰｅ２、及びＤＯＭｅ２は、遷移を開始する。

【0409】

増幅器９６ｏ１及び９６ｏ２は、信号ｂＣＫの立ち下がりに基づいて、リセット状態とされる。増幅器９６ｏ１は、“Ｈ”レベルの信号ＤＯＰｏ１及びＤＯＭｏ１を出力する。増幅器９６ｏ２は、“Ｈ”レベルの信号ＤＯＰｏ２及びＤＯＭｏ２を出力する。

【0410】

増幅器９３ｅは、信号ＣＫの立ち上がりに基づいて、“Ｈ”レベルの信号ＤＭＰｅ及び“Ｌ”レベルの信号ＤＭＭｅを取り込む。信号ＤＭＰｅ及びＤＭＭｅに基づいて、信号ＤＯＰｅ及びＤＯＭｅは、遷移を開始する。

【0411】

［時刻ｔ６］
時刻ｔ６において、増幅器９６ｅ１及び９６ｅ２のラッチ回路ＤＬの論理レベルが確定する。この結果、例えば、増幅器９６ｅ１は、“Ｈ”レベルの信号ＤＯＰｅ１及び“Ｌ”レベルの信号ＤＯＭｅ１を出力する。また、例えば、増幅器９６ｅ２は、“Ｈ”レベルの信号ＤＯＰｅ２及び“Ｌ”レベルの信号ＤＯＭｅ２を出力する。

【0412】

ｂＳＲラッチ回路９７ｅ１は、“Ｈ”レベルの信号ＤＯＰｅ１及び“Ｌ”レベルの信号ＤＯＭｅ１に基づいて、“Ｌ”レベルの信号ＤＳＰｅ１及び“Ｈ”レベルの信号ＤＳＭｅ１を出力する。ｂＳＲラッチ回路９７ｅ２は、“Ｈ”レベルの信号ＤＯＰｅ２及び“Ｌ”レベルの信号ＤＯＭｅ２に基づいて、“Ｌ”レベルの信号ＤＳＰｅ２及び“Ｈ”レベルの信号ＤＳＭｅ２を出力する。

【0413】

マルチプレクサ９２ｅは、受信部９１ｅ２（ｂＳＲラッチ回路９７ｅ２）を選択し、“Ｌ”レベルの信号ＤＭＰｅ及び“Ｈ”レベルの信号ＤＭＭｅを出力する。

【0414】

増幅器９３ｅのラッチ回路ＤＬの論理レベルが確定する。換言すれば、信号ＤＱの偶数ビットデータＶ０の論理レベルが確定する。この結果、例えば、増幅器９３ｅは、“Ｌ”レベルの信号ＤＯＰｅ及び“Ｈ”レベルの信号ＤＯＭｅを出力する。また、増幅器９３ｅは、“Ｌ”レベルの信号ＤＲｅを出力する。

【0415】

マルチプレクサ９２ｏは、“Ｌ”レベルの信号ＤＯＰｅ及び“Ｈ”レベルの信号ＤＯＭｅに基づいて、受信部９１ｏ１を選択する。マルチプレクサ９２ｏは、“Ｌ”レベルの信号ＤＭＰｏ及び“Ｈ”レベルの信号ＤＭＭｏを出力する。

【0416】

増幅器９３ｏには、“Ｌ”レベルの信号ｂＣＫ及びＤＲｅが入力される。このため、増幅器９３ｏでは、ラッチ回路ＤＬのリセット動作が開始される。

【0417】

［時刻ｔ７］
時刻ｔ７において、増幅器９３ｏのリセット動作が完了し、ラッチ回路ＤＬはリセット状態とされる。この結果、増幅器９３ｏは、“Ｈ”レベルの信号ＤＯＰｏ及びＤＯＭｏを出力する。増幅器９３ｏは、“Ｈ”レベルの信号ＤＲｏを出力する。

【0418】

［時刻ｔ８］
例えば、信号ＤＱの奇数ビットデータＶ３は“Ｈ”レベルであるとする。時刻ｔ８において、信号ＣＫは、“Ｈ”レベルから“Ｌ”レベルに立ち下がり、信号ｂＣＫは、“Ｌ”レベルから“Ｈ”レベルに立ち上がる。

【0419】

【0420】

増幅器９６ｏ１及び９６ｏ２は、信号ｂＣＫの立ち上がりに基づいて、“Ｈ”レベルの奇数ビットデータＶ３を取り込む。奇数ビットデータＶ３に基づいて、信号ＤＯＰｏ１、ＤＯＭｏ１、ＤＯＰｏ２、及びＤＯＭｏ２は、遷移を開始する。

【0421】

増幅器９３ｏは、信号ｂＣＫの立ち上がりに基づいて、“Ｌ”レベルの信号ＤＭＰｏ及び“Ｈ”レベルの信号ＤＭＭｏを取り込む。信号ＤＭＰｏ及びＤＭＭｏに基づいて、信号ＤＯＰｏ及びＤＯＭｏは、遷移を開始する。

【0422】

［時刻ｔ９］
時刻ｔ９において、増幅器９６ｏ１及び９６ｏ２のラッチ回路ＤＬの論理レベルが確定する。この結果、例えば、増幅器９６ｏ１は、“Ｈ”レベルの信号ＤＯＰｏ１及び“Ｌ”レベルの信号ＤＯＭｏ１を出力する。また、例えば、増幅器９６ｏ２は、“Ｌ”レベルの信号ＤＯＰｏ２及び“Ｈ”レベルの信号ＤＯＭｏ２を出力する。

【0423】

【0424】

増幅器９３ｏのラッチ回路ＤＬの論理レベルが確定する。換言すれば、信号ＤＱの奇数ビットデータＶ１の論理レベルが確定する。この結果、例えば、増幅器９３ｏは、“Ｈ”レベルの信号ＤＯＰｏ及び“Ｌ”レベルの信号ＤＯＭｏを出力する。また、増幅器９３ｏは、“Ｌ”レベルの信号ＤＲｏを出力する。

【0425】

増幅器９３ｅには、“Ｌ”レベルの信号ＣＫ及びＤＲｏが入力される。このため、増幅器９３ｅでは、ラッチ回路ＤＬのリセット動作が開始される。

【0426】

［時刻ｔ１０］
時刻ｔ１０において、増幅器９３ｅのリセット動作が完了し、ラッチ回路ＤＬはリセット状態とされる。この結果、増幅器９３ｅは、“Ｈ”レベルの信号ＤＯＰｅ及びＤＯＭｅを出力する。増幅器９３ｅは、“Ｈ”レベルの信号ＤＲｅを出力する。

【0427】

マルチプレクサ９２ｏは、受信部９１ｏ２を選択し、“Ｈ”レベルの信号ＤＭＰｏ及び“Ｌ”レベルの信号ＤＭＭｏを出力する。

【0428】

［時刻ｔ１１］
例えば、信号ＤＱの偶数ビットデータＶ４は“Ｈ”レベルであるとする。時刻ｔ１１において、信号ＣＫは、“Ｌ”レベルから“Ｈ”レベルに立ち上がり、信号ｂＣＫは、“Ｈ”レベルから“Ｌ”レベルに立ち下がる。

【0429】

増幅器９６ｅ１及び９６ｅ２のラッチ回路ＤＬは、信号ＣＫの立ち上がりに基づいて、“Ｈ”レベルの偶数ビットデータＶ４を取り込む。偶数ビットデータＶ４に基づいて、信号ＤＯＰｅ１、ＤＯＭｅ１、ＤＯＰｅ２、及びＤＯＭｅ２は、遷移を開始する。

【0430】

【0431】

増幅器９３ｅは、信号ＣＫの立ち上がりに基づいて、“Ｌ”レベルの信号ＤＭＰｅ及び“Ｈ”レベルの信号ＤＭＭｅを取り込む。信号ＤＭＰｅ及びＤＭＭｅに基づいて、信号ＤＯＰｅ及びＤＯＭｅは、遷移を開始する。

【0432】

３．３本実施形態に係る効果
本実施形態に係る構成であれば、第１実施形態と同様の効果が得られる。

【0433】

更に、本実施形態に係る構成であれば、入力信号への出力信号のフィードバック動作を省略できる。よって、ＤＦＥ回路５０は、信号の受信速度をより高速化できる。

【0434】

４．変形例等
上記実施形態に係る半導体記憶装置は、不揮発性のメモリセル（ＭＣ）と、第１ラッチ回路（ＤＬ）を含み、第１クロック信号（ＣＫ）に基づいて入力信号（ＤＱ）の第１ビットデータ（Ｖ０）を受信し、第１ビットデータと参照電圧（ＶＲＥＦ）と比較した結果に基づく第１データ（ＤＯＰｅ）を第１ラッチ回路に記憶し、第１データに基づいて第１信号（ＤＲｅ）を出力する第１回路（６０ｅ）と、第２ラッチ回路（ＤＬ）を含み、第１クロック信号を反転させた第２クロック信号（ｂＣＫ）に基づいて入力信号（ＤＱ）の第２ビットデータ（Ｖ１）を受信し、第２ビットデータと参照電圧（ＶＲＥＦ）と比較した結果に基づく第２データ（ＤＯＰｏ）を第２ラッチ回路に記憶し、第２データに基づいて第２信号（ＤＲｏ）を出力する第２回路（６０ｏ）と、を含む。第１回路は、第２データ及び第２信号を受信し、第２データに基づいて第１ビットデータと参照電圧とを比較し、第２信号に基づいて第１ラッチ回路をリセット状態とさせる。第２回路は、第１データ及び第１信号を受信し、第１データに基づいて第２ビットデータと参照電圧とを比較し、第１信号に基づいて第２ラッチ回路をリセット状態とさせる。

【0435】

上記実施形態を適用することにより、チップ面積の増加を抑制できる半導体記憶装置を提供できる。

【0436】

例えば、上記第３実施形態において、増幅器９３または増幅器９６にＤＴＳＡ回路を適用できる。

【0437】

また、例えば、上記第１実施形態の図７において、増幅器６０の入力端子ＤＭ、ｂＤＭ、ＤＦ、及びｂＤＦがＮＭＯＳトランジスタのゲートにそれぞれ接続されている場合について説明したが、増幅器６０の回路構成はこれに限定されない。例えば、増幅器６０は、入力端子ＤＭ、ｂＤＭ、ＤＦ、及びｂＤＦがＰＭＯＳトランジスタにそれぞれ接続される回路構成であってもよい。すなわち、増幅器６０の差動増幅部は、ＰＭＯＳトランジスタにより構成されてもよい。他の増幅器６２、９３、及び９６も同様である。

【0438】

また、例えば、上記実施形態において、メモリインターフェイス回路１６が、入力回路４１と同様の構成を有してもよい。

【0439】

更に、上記実施形態における「接続」とは、間に例えばトランジスタあるいは抵抗等、他の何かを介在させて間接的に接続されている状態も含む。

【0440】

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

【符号の説明】

【0441】

１…データ処理装置、２…ホストデバイス、３…メモリシステム、１０…メモリコントローラ、１１…ホストインターフェイス回路、１２…ＣＰＵ、１３…ＲＯＭ、１４…ＲＡＭ、１５…バッファメモリ、１６…メモリインターフェイス回路、２０…半導体記憶装置、２１…入出力回路、２２…ロジック制御回路、２３…アドレスレジスタ、２４…コマンドレジスタ、２５…ステータスレジスタ、２６…シーケンサ、２７…レディ／ビジー回路、２８…電圧発生回路、２９…メモリセルアレイ、３０…ロウデコーダ、３１…センスアンプ、３２…データレジスタ、３３…カラムデコーダ、４１…入力回路、４２…出力回路、５０…ＤＦＥ回路、５１…クロック信号生成回路、５２…ラッチ回路、５３…シフトレジスタ、６０、６０ｅ、６０ｏ、６２、６２ｅ、６２ｏ、９３、９３ｅ、９３ｏ、９６、９６ｅ１、９６ｅ２、９６ｏ１、９６ｏ２…増幅器、７０、７０ｅ、７０ｏ、９７ｅ１、９７ｅ２、９７ｏ１、９７ｏ２…ｂＳＲラッチ回路、７２、７２ｅ、７２ｏ…ＳＲラッチ回路、８０…入力部、８１…ラッチ部、９１、９１ｅ１、９１ｅ２、９１ｏ１、９１ｏ２…受信部、９２、９２ｅ、９２ｏ…マルチプレクサ、９４ｅ１、９４ｅ２、９４ｏ１、９４ｏ２、９５ｅ１、９５ｅ２、９５ｏ１、９５ｏ２…加算器、１０１～１１１、１２１～１２３、２０１～２１７、２３０、２３１、２４０～２４２、３０１～３０９、３２１～３２９…トランジスタ、１１２、２２０、３３０…ＯＲ回路、１１３、３３１…ＸＮＯＲ回路、２２０…ＮＯＲ回路、２５０～２５２…インバータ、ＢＬＫ０～ＢＬＫ３…ブロック、ＭＣ０～ＭＣ７…メモリセルトランジスタ、ＳＧＤ０～ＳＧＤ３…選択ゲート線、ＳＴ１、ＳＴ２…選択トランジスタ、ＳＵ０～ＳＵ３…ストリングユニット、ＷＬ０～ＷＬ７…ワード線。

【図1】