特開 2023-164111 周波数同期回路

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2023164111

(43)【公開日】2023-11-10

(54)【発明の名称】周波数同期回路

(51)【国際特許分類】

   H03L 7/10 20060101AFI20231102BHJP

【ＦＩ】

H03L7/10 110

【審査請求】未請求

【請求項の数】5

【出願形態】ＯＬ

(21)【出願番号】P 2022075453

(22)【出願日】2022-04-28

(71)【出願人】

【識別番号】320012037

【氏名又は名称】ラピステクノロジー株式会社

(74)【代理人】

【識別番号】110001519

【氏名又は名称】弁理士法人太陽国際特許事務所

(72)【発明者】

【氏名】立津 璃久

【テーマコード（参考）】

5J106

【Ｆターム（参考）】

5J106AA05

5J106CC01

5J106CC21

5J106CC31

5J106DD09

5J106FF08

5J106GG01

5J106KK03

(57)【要約】

【課題】クロック信号の周波数におけるオーバーシュートの発生を低減できる周波数同期回路を提供する。
【解決手段】周波数同期回路は、基準クロック信号、逓倍数信号、及び周波数同期ループのための帰還信号を受けて発振周波数を規定する出力信号を提供するデジタル回路と、出力信号に応じた周波数を有するクロック信号を生成すると共にクロック信号を帰還入力及び出力に提供するように構成されたデジタル制御発振回路とを備え、デジタル回路は、閉ループ動作又は開ループ動作を行い、デジタル回路は、閉ループ動作では帰還信号、逓倍数信号、及び基準クロック信号に基づき特定されるループ値を出力信号に提供し、開ループ動作ではループ値とは異なる値を出力信号に提供するように構成され、開ループ動作における値は、デジタル制御発振回路が基準周波数及び逓倍数に関連付けられた目標周波数に等しい又はより小さい周波数で発振することを可能にする。
【選択図】図１

【特許請求の範囲】

【請求項1】

周波数同期回路であって、
前記周波数同期回路の基準入力から基準周波数の基準クロック信号を受けるように構成された第１入力と、前記周波数同期回路の逓倍入力から逓倍数を示す逓倍数信号を受けるように構成された第２入力と、帰還信号を受けるように構成された帰還入力と、発振周波数を規定する出力信号を提供するように構成されたループ出力と、を含むデジタル回路であって、前記デジタル回路は、前記周波数同期回路の周波数同期ループが閉じられる閉ループ動作及び前記周波数同期ループが開かれる開ループ動作のいずれか一方を行うように構成される、デジタル回路と、
前記出力信号に応じた周波数を有するクロック信号を生成すると共に前記クロック信号を前記周波数同期回路の出力及び前記帰還入力に提供するように構成された信号出力を有するデジタル制御発振回路と、
を備え、
前記デジタル回路は、前記閉ループ動作において前記帰還信号、前記逓倍数信号、及び前記基準クロック信号に基づき特定されるループ値を前記出力信号に提供すると共に、前記開ループ動作において前記ループ値とは異なる値を前記出力信号に提供するように構成され、
前記開ループ動作における前記値は、前記デジタル制御発振回路が前記基準周波数及び前記逓倍数に関連付けられた目標周波数に等しい又はより小さい周波数で発振することを可能にする、
周波数同期回路。

【請求項2】

前記デジタル回路は、
前記デジタル制御発振回路からの前記クロック信号及び前記基準クロック信号を受けて、前記基準クロック信号の波形変化エッジのうち第１エッジと第２エッジとの間において前記クロック信号の波形変化エッジの数をカウントすると共にカウント数を示すデジタル信号を生成する、ように構成されたＴＤＣ回路と、
前記逓倍数信号及び前記デジタル信号を処理して前記ループ値を生成すると共に前記ループ値に基づき前記閉ループ動作又は前記開ループ動作を選択するように構成された信号処理回路と、
変更可能なフィルタ係数を用いて前記信号処理回路からの信号を処理するように構成されたデジタルフィルタ回路と、を含む、
請求項１に記載された周波数同期回路。

【請求項3】

前記信号処理回路は、
前記逓倍数信号と前記デジタル信号との差分に係る差信号を生成するように構成された第１演算回路と、
前記差信号の値に基づき前記閉ループ動作及び前記開ループ動作のいずれで前記周波数同期回路を動作させるかを判定するように構成された判定回路と、
前記判定回路の判定結果に応答して前記閉ループ動作において前記ループ値及び前記開ループ動作において前記開ループ動作における前記値を前記出力信号に提供するように構成された切替回路と、
を備える、
請求項２に記載された周波数同期回路。

【請求項4】

前記デジタル回路は、前記目標周波数に関連付けられた基準値を受けるように構成された第３入力を有し、
前記判定回路は、前記ループ値を前記基準値と比較して、前記基準値と前記ループ値との比較の結果が前記デジタル制御発振回路の発振周波数におけるオーバーシュートの発生を示すか否かの判定信号を前記判定結果として生成する、
請求項３に記載された周波数同期回路。

【請求項5】

前記デジタル回路は、前記開ループ動作における前記値を演算する際に用いる規定値を受ける第３入力を有し、
前記デジタル回路は、
前記判定回路の前記判定結果に応答して、前記閉ループ動作においてゼロ値を提供すると共に前記開ループ動作において前記規定値を提供するように構成されたセレクタ回路と、
前記セレクタ回路からの前記ゼロ値又は前記規定値、及び前記ループ値を演算して、前記出力信号を生成するように構成された第２演算回路と、
を含む、
請求項４に記載された周波数同期回路。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、周波数同期回路に関する。

【背景技術】

【0002】

特許文献１は、電圧制御発振器を備える位相同期ループ回路を開示する。この位相同期ループ回路では、発振開始直後の周波数を安定させるために、電圧制御発振回路に初期値を与える。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】特開平7-326967号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

周波数同期回路は、逓倍数を示す信号及び基準クロック信号から、逓倍された周波数のクロック信号を生成する。クロック信号は、デジタル制御発振回路によって生成される。デジタル制御発振回路は、デジタルフィルタ回路からのフィルタ出力値によって制御される。周波数同期回路は、基準クロック信号とクロック信号との位相差ではなく、基準クロック信号とクロック信号との周波数差からのフィードバックに基づき、デジタル制御発振回路によりクロック信号を生成する。周波数同期回路のロックアップ過程において、クロック信号の周波数にオーバーシュートが生じ得る。

【0005】

本発明は、クロック信号の周波数におけるオーバーシュートの発生を低減できる周波数同期回路を提供することを目的とする。

【課題を解決するための手段】

【0006】

本発明の第１形態に係る周波数同期回路は、前記周波数同期回路の基準入力から基準周波数の基準クロック信号を受けるように構成された第１入力と、前記周波数同期回路の逓倍入力から逓倍数を示す逓倍数信号を受けるように構成された第２入力と、帰還信号を受けるように構成された帰還入力と、発振周波数を規定する出力信号を提供するように構成されたループ出力と、を含むデジタル回路であって、前記デジタル回路は、前記周波数同期回路の周波数同期ループが閉じられる閉ループ動作及び前記周波数同期ループが開かれる開ループ動作のいずれか一方を行うように構成される、デジタル回路と、前記出力信号に応じた周波数を有するクロック信号を生成すると共に前記クロック信号を前記周波数同期回路の出力及び前記帰還入力に提供するように構成された信号出力を有するデジタル制御発振回路と、を備え、前記デジタル回路は、前記閉ループ動作において前記帰還信号、前記逓倍数信号、及び前記基準クロック信号に基づき特定されるループ値を前記出力信号に提供すると共に、前記開ループ動作において前記ループ値とは異なる値を前記出力信号に提供するように構成され、前記開ループ動作における前記値は、前記デジタル制御発振回路が前記基準周波数及び前記逓倍数に関連付けられた目標周波数に等しい又はより小さい周波数で発振することを可能にする。

【発明の効果】

【0007】

以上説明したように、本発明によれば、クロック信号の周波数におけるオーバーシュートの発生を低減できる周波数同期回路が提供される。

【図面の簡単な説明】

【0008】

【図1】図１は、本実施の形態に係る周波数同期回路の構成を示す図面である。

【図2】図２は、閉ループ動作のみを行う周波数同期回路の構成を示す図面である。

【図3】図３は、図１に示された周波数同期回路のロックアップ過程を示すグラフである。

【図4】図４は、図２に示された周波数同期回路のロックアップ過程を示すグラフである。

【発明を実施するための形態】

【0009】

本発明の上記の目的および他の目的、特徴、並びに利点は、添付図面を参照して進められる本発明の実施の形態の以下の詳細な記述から、より容易に明らかになる。また、本発明の知見は、例示として示された添付図面を参照して以下の詳細な記述を考慮することによって容易に理解できる。引き続いて、添付図面を参照しながら、本発明の周波数同期回路に係る実施の形態を説明する。可能な場合には、同一の部分には同一の符号を付する。

【0010】

図１は、本実施の形態に係る周波数同期回路の構成を示す図面である。周波数同期回路１１は、基準入力１３と、逓倍入力１５と、出力１７と、デジタル回路１９と、デジタル制御発振回路２１と、を備える。

【0011】

デジタル回路１９は、周波数同期回路１１の周波数同期ループが閉じられる閉ループ動作及び周波数同期ループが開かれる開ループ動作のいずれか一方を行うように構成される。デジタル回路１９は、第１入力１９ａ、第２入力１９ｂ、帰還入力１９ｃ、及びループ出力１９ｄを含む。デジタル回路１９では、第１入力１９ａは、基準入力１３からの基準周波数の基準クロック信号ＣＫｒｅｆを受けるように構成される。第２入力１９ｂは、逓倍入力１５からの逓倍数を示す逓倍数信号Ｆｓｅｔを受けるように構成される。帰還入力１９ｃは、クロック信号ＤＣＯｏｕｔを周波数同期ループのための帰還信号ＣＫｆｂとして受けるように構成される。ループ出力１９ｄは、発振周波数を規定する出力信号ＤＧｏｕｔを提供する。

【0012】

デジタル制御発振回路２１は、信号入力２１ａ及び信号出力２１ｂを有する。デジタル制御発振回路２１は、信号入力２１ａに受けた出力信号ＤＧｏｕｔに応じた周波数を有するクロック信号ＤＣＯｏｕｔを生成すると共に信号出力２１ｂからクロック信号ＤＣＯｏｕｔを帰還入力１９ｃ及び出力１７に提供する、ように構成される。デジタル制御発振回路２１は、例えばアナログ発振器を含むことができる。

【0013】

デジタル回路１９は、閉ループ動作においてデジタル制御発振回路２１の信号出力２１ｂからの帰還信号ＣＫｆｂ（クロック信号ＤＣＯｏｕｔ）、逓倍数信号Ｆｓｅｔ、及び基準クロック信号ＣＫｒｅｆに基づき特定されるループ値Ｖｌｏｏｐを出力信号ＤＧｏｕｔに提供すると共に、開ループ動作においてループ値Ｖｌｏｏｐとは異なる値Ｖｏｐｅｎを出力信号ＤＧｏｕｔに提供するように構成される。

【0014】

開ループ動作における値Ｖｏｐｅｎは、デジタル制御発振回路２１が基準クロック信号ＣＫｒｅｆ及び逓倍数信号Ｆｓｅｔの逓倍数に関連付けられた目標周波数Ｆｔａｇｔ（図２）に等しい又はより小さい周波数で発振することを可能にする。

【0015】

周波数同期回路１１によれば、閉ループ動作において、デジタル回路１９は、帰還信号ＣＫｆｂ、逓倍数信号Ｆｓｅｔ、及び基準クロック信号ＣＫｒｅｆに基づきループ値Ｖｌｏｏｐを更新している。デジタル回路１９は、更新されたループ値Ｖｌｏｏｐ（更新値）の信号をデジタル制御発振回路２１に提供する。

【0016】

デジタル回路１９は、開ループ動作において、ループ値Ｖｌｏｏｐとは異なる値Ｖｏｐｅｎの信号をデジタル制御発振回路２１に提供する。この信号の値Ｖｏｐｅｎは、デジタル回路１９において設定される。具体的には、値Ｖｏｐｅｎは、出力信号ＤＧｏｕｔの値に対応する想定発振周波数が、基準クロック信号ＣＫｒｅｆの基準周波数及び逓倍数信号Ｆｓｅｔの逓倍数の積に関連付けられた目標周波数Ｆｔａｇｔの値より低くなる、ように設定される。これ故に、帰還信号ＣＫｆｂ、逓倍数信号Ｆｓｅｔ、及び基準クロック信号ＣＫｒｅｆに基づく更新値と異なる値Ｖｏｐｅｎによって、ロックアップ過程で生じる可能性のある発振周波数のオーバーシュートが、当該サイクルにおいて回避される。

【0017】

図１を参照すると、デジタル回路１９は、ＴＤＣ（Time-to-Digital Converter）回路２３、信号処理回路２５、及びデジタルフィルタ回路２７を含む。

【0018】

ＴＤＣ回路２３は、デジタル制御発振回路２１からのクロック信号ＤＣＯｏｕｔを帰還信号ＣＫｆｂとして第１入力２３ａに受けると共に、基準クロック信号ＣＫｒｅｆを第２入力２３ｂに受ける。ＴＤＣ回路２３は、基準クロック信号ＣＫｒｅｆの波形変化エッジのうち第１エッジと第２エッジとの間において帰還信号ＣＫｆｂの波形変化エッジの数をカウントすると共にカウント数を示すデジタル信号ＴＤＣｏｕｔを生成するように構成される。基準クロック信号ＣＫｒｅｆの波形変化エッジは、基準クロック信号ＣＫｒｅｆのライジングエッジ又はフォーリングエッジのいずれか一方であることができ第１エッジ及び第２エッジは、隣り合うライジングエッジ、又は隣り合うフォーリングエッジであることができる。また、帰還信号ＣＫｆｂ（クロック信号ＤＣＯｏｕｔ）の波形変化エッジは、帰還信号ＣＫｆｂ（クロック信号ＤＣＯｏｕｔ）のライジングエッジ又はフォーリングエッジのいずれかであることができる。デジタル信号ＴＤＣｏｕｔは、基準クロック信号ＣＫｒｅｆに同期して更新される。

【0019】

信号処理回路２５は、逓倍数信号Ｆｓｅｔ及びデジタル信号ＴＤＣｏｕｔを処理してループ値Ｖｌｏｏｐを生成するように構成されると共に、ループ値Ｖｌｏｏｐに基づき閉ループ動作又は開ループ動作を選択するように構成される。

【0020】

デジタルフィルタ回路２７は、変更可能なフィルタ係数ＣＯＥＦｆを用いて信号処理回路２５からの出力信号ＤＧｏｕｔ（ループ値Ｖｌｏｏｐ又は値Ｖｏｐｅｎ）を処理するように構成される。フィルタ係数ＣＯＥＦｆは、フィルタ入力１９ｈに与えられる。

【0021】

この周波数同期回路１１によれば、デジタル回路１９はフルデジタル構成である。また、デジタル制御発振回路２１の発振周波数は、デジタル回路１９からのデジタル値を有する信号ＤＦＬｏｕｔによって制御される。デジタルフィルタ回路２７は、信号処理回路２５から、閉ループ動作においてループ値Ｖｌｏｏｐを受けると共に、開ループ動作において値Ｖｏｐｅｎを開ループ動作における値として受ける。

【0022】

信号処理回路２５は、第１演算回路３１、判定回路３３、及び切替回路３５を備える。第１演算回路３１は、逓倍数信号Ｆｓｅｔとデジタル信号ＴＤＣｏｕｔとの差分に係る差信号ＳＧｏｕｔを生成するように構成される。判定回路３３は、差信号ＳＧｏｕｔの値に基づき閉ループ動作及び開ループ動作のいずれで周波数同期回路１１を動作させるかを判定するように構成される。切替回路３５は、判定回路３３の判定結果（ＳＤｏｕｔ）に応答して閉ループ動作においてループ値Ｖｌｏｏｐ及び開ループ動作において値Ｖｏｐｅｎを出力信号ＤＧｏｕｔに提供するように構成される。判定回路３３及び切替回路３５は、第１演算回路３１とデジタルフィルタ回路２７との間に設けられる。具体的には、判定回路３３は、第１演算回路３１の出力に接続され、また切替回路３５は、判定回路３３の出力に接続されると共に、判定結果に応じてループ値Ｖｌｏｏｐ及び値Ｖｏｐｅｎを出力信号ＤＧｏｕｔに提供する。判定回路３３は、デジタル演算によって２つのデジタル値を比較する。切替回路３５は、例えば判定結果に応じて切り替えるセレクタを含む。

【0023】

周波数同期回路１１によれば、切替回路３５は、第１演算回路３１とデジタルフィルタ回路２７との間において、閉ループ動作及び開ループ動作のいずれかの切り替えを行う。

【0024】

デジタル回路１９は、第３入力１９ｅを有し、第３入力１９ｅは、目標周波数Ｆｔａｇｔに関連付けられた基準値Ｖｒｅｆの信号を受けるように構成される。このように、本実施例では、基準値Ｖｒｅｆの信号が、デジタル回路１９の外部から提供されるが、デジタル回路１９（例えば、判定回路３３）内に格納されていてもよい。

【0025】

判定回路３３は、ループ値Ｖｌｏｏｐを基準値Ｖｒｅｆと比較して、基準値Ｖｒｅｆとループ値Ｖｌｏｏｐとの比較結果がデジタル制御発振回路２１の発振周波数におけるオーバーシュートの発生を示すか否かの判定信号ＳＤｏｕｔを判定結果として生成する。

【0026】

デジタル回路１９は、帰還信号ＣＫｆｂ（クロック信号ＤＣＯｏｕｔ）、逓倍数信号Ｆｓｅｔ、及び基準クロック信号ＣＫｒｅｆに基づき、基準クロック信号ＣＫｒｅｆの波形変化エッジのうち第１エッジと第２エッジとの間の期間（例えば、基準クロック信号ＣＫｒｅｆの一周期）においてクロック信号ＤＣＯｏｕｔ（ＣＫｆｂ）の波形変化エッジ（ライジングエッジ又はフォーリングエッジ）の数をカウントして、基準クロック信号ＣＫｒｅｆの周期毎に、更新されたカウント数を示すデジタル信号ＴＤＣｏｕｔ（更新値）を生成する。

【0027】

周波数同期回路１１は、発振周波数のオーバーシュートが生じうる場合、換言すれば、判定回路３３の比較結果がデジタル制御発振回路２１の発振周波数におけるオーバーシュートの発生を示す場合には、周波数同期ループからのループ値Ｖｌｏｏｐを開ループ動作における値Ｖｏｐｅｎに置き換えるように動作する。これ故に、ロックアップ過程でのデジタル制御発振回路２１における周波数同期ループからのループ値Ｖｌｏｏｐに起因した発振周波数のオーバーシュートの発生が低減される

【0028】

デジタル回路１９は、第４入力１９ｆを有し、第４入力１９ｆは、開ループ動作における値Ｖｏｐｅｎを演算する際に用いる規定値Ｖｓｅｔを受けるように構成される。

【0029】

デジタル回路１９は、セレクタ回路３７、及び第２演算回路３９を含むことができる。セレクタ回路３７は、判定回路３３の判定結果（ＳＤｏｕｔ）に応答して、閉ループ動作においてゼロ値Ｖｚｅｒｏを提供すると共に開ループ動作においては規定値Ｖｓｅｔを通過させるように構成される。第２演算回路３９は、セレクタ回路３７からの通過信号（ゼロ値Ｖｚｅｒｏ又は規定値Ｖｓｅｔ）及びループ値Ｖｌｏｏｐを演算する。

【0030】

周波数同期回路１１によれば、ロックアップ過程における適切な規定値Ｖｓｅｔが、第４入力１９ｆを介して提供されることができる。値Ｖｚｅｒｏは、ゼロ値を有する。

【0031】

切替回路３５は、以下のように動作する。
閉ループ動作：Ｖｌｏｏｐ＝ＳＧｏｕｔ－Ｖｚｅｒｏ（Ｖｚｅｒｏ＝０）
開ループ動作：Ｖｏｐｅｎ＝ＳＧｏｕｔ－Ｖｓｅｔ（例えばＶｓｅｔ＝１００
この例によれば、第２演算回路３９は、演算により、セレクタ回路３７からの通過信号（ゼロ値Ｖｚｅｒｏ又は規定値Ｖｓｅｔ）とループ値Ｖｌｏｏｐとの差信号を生成する。判定回路３３及び切替回路３５（セレクタ回路３７及び第２演算回路３９）は、例えば帰還信号ＣＫｆｂに同期して動作する。

【0032】

この結果、開ループ動作では、デジタル制御発振回路２１は、目標周波数Ｆｔａｇｔよりも低く設定された周波数において発振するように制御される。閉ループ動作では、デジタル制御発振回路２１は、周波数同期ループの更新値に従って動作する。

【0033】

第１演算回路３１及びデジタルフィルタ回路２７は、デジタル制御発振回路２１からのクロック信号ＤＣＯｏｕｔ（ＣＫｆｂ）を受け、このクロック信号を用いて動作する。

【0034】

デジタル回路１９は、出力１９ｇを有し、出力１９ｇは、第１演算回路３１の演算結果（値）を周波数同期回路１１から出力することを可能にする。第１演算回路３１の値に基づき基準値Ｖｒｅｆを特定することができる。例えば、周波数同期回路１１の発振周波数が安定になった後に、第１演算回路３１の値が、周波数同期回路１１の安定発振周波を示す。

【0035】

また、基準値Ｖｒｅｆは、判定回路３３の比較結果に応答してセレクタ回路３７が常にゼロ値Ｖｚｅｒｏを提供するように設定されることができる。この設定において、周波数同期回路１１を起動すると、そのロックアップ過程に生じうるオーバーシュートが観察される。この観察の結果に基づき、規定値Ｖｓｅｔを特定するようにできる。

【0036】

周波数同期回路１１では、ＴＤＣ回路２３は、周波数同期回路１１の外部からのオリジナル基準クロック信号の１／２分周する分周器４１ａを介して基準クロック信号ＣＫｒｅｆを受けることができ、これにより、基準クロック信号ＣＫｒｅｆのデューティが揃う。また、周波数同期回路１１では、デジタル制御発振回路２１のクロック信号ＤＣＯｏｕｔは、１／２分周する分周器４１ｂを介して出力１７に提供されることができる。

【0037】

図２は、閉ループ動作のみを行う周波数同期回路の構成を示す図面である。図２を参照すると、周波数同期回路１０が示されている。周波数同期回路１０において、周波数同期回路１１と同一又は類似の部分には同一又は類似の参照符号を付して、繰り返しの説明を省略する。図３は、図１に示された周波数同期回路のロックアップ過程を示すグラフである。図４は、図２に示された周波数同期回路のロックアップ過程を示すグラフである。図３及び図４では、横軸は、基準クロック信号ＣＫｒｅｆに基づくサイクルであり、縦軸は、デジタル制御発振回路２１の発振周波数を示す。

【0038】

図１の周波数同期回路１１の主要な回路における動作を説明する。一例では、基準クロック信号ＣＫｒｅｆは、例えば３２．７６８ｋＨｚであり、クロック信号ＤＣＯｏｕｔは、例えば３２ＭＨｚであることができる。

【0039】

既に説明したように、ＴＤＣ回路２３は、基準クロック信号ＣＫｒｅｆの一周期内においてクロック信号ＤＣＯｏｕｔ（又はＣＫｆｂ）のクロック数をカウントして、デジタル信号ＴＤＣｏｕｔを生成する。第１演算回路３１は、逓倍数信号Ｆｓｅｔとデジタル信号ＴＤＣｏｕｔとの差分Ｆｄｅｌｔを生成する。具体的には、
Ｆｓｅｔ－ＴＤＣｏｕｔ→Ｆｄｅｌｔ
差信号の値Ｆｄｅｌｔは、ロックアップ過程において徐々にゼロに近づいていく。

【0040】

図２の周波数同期回路１０では、値Ｆｄｅｌｔの差信号は、デジタルフィルタ回路２７に提供される。デジタルフィルタ回路２７は、前回の値Ｆｄｅｌｔ（ｎ－１）に今回の値Ｆｄｅｌｔ（ｎ）を順次に溜め込むように、以下のように動作する。具体的には、
Ｆｄｅｌｔ（ｎ－１）＋Ｆｄｅｌｔ（ｎ）→Ｆｄｅｌｔ＿ｐｒｅ
デジタルフィルタ回路２７は、常に前回の値Ｆｄｅｌｔ（ｎ－１）を格納している。

【0041】

デジタルフィルタ回路２７は、溜めた結果値Ｆｄｅｌｔ＿ｐｒｅをフィルタ係数ＣＯＥＦｆと演算する。
Ｆｄｅｌｔ＿ｐｒｅ／ＣＯＥＦｆ→ＤＦＬｏｕｔ
この例によれば、デジタルフィルタ回路２７の演算は除算であることができる。
信号ＤＦＬｏｕｔの値は、除算の商であり、剰余は用いない。デジタルフィルタ回路２７は、帰還信号ＣＫｆｂに同期して動作する。

【0042】

図３を参照すると、このようなロックアップ過程におけるサイクル毎のデジタル制御発振回路２１の発振周波数を示す。２周期目にオーバーシュートが生じている。

【0043】

周波数同期回路１０及び周波数同期回路１１の起動時には、ＴＤＣ回路２３のカウント数を示すデジタル信号ＴＤＣｏｕｔと、逓倍数を示す逓倍数信号Ｆｓｅｔとの差が大きい。周波数同期回路１０では、大きな差信号に基づきデジタルフィルタ回路２７は、デジタル制御発振回路２１に高めの発振を引き起こすような信号ＤＦＬｏｕｔを与える。一方、周波数同期回路１１では、判定回路３３が、切替回路３５が周波数同期回路１１を開ループ動作に切り替える判定を行う一方で、大きな差信号がデジタルフィルタ回路２７に与えられることを妨げる。

【0044】

図３を参照すると、周波数同期回路１１は、起動後に閉ループ動作（Ｖｌｏｏｐ＝Ｖｌｏｏｐ－Ｖｚｅｒｏ（Ｖｚｅｒｏ＝０））下でロックアップを行う。このロックアップ過程における周波数同期ループの更新値に基づき発振周波数が目標周波数を超えると判定回路３３が判定すると、そのサイクルでは切替回路３５が開ループ動作（Ｖｏｐｅｎ＝Ｖｌｏｏｐ－Ｖｓｅｔ）に切り替える。次のサイクルでは、判定回路３３が、差信号ＳＧｏｕｔを再び判定する。

【0045】

以上説明したように、本実施の形態によれば、クロック信号の周波数におけるオーバーシュートの発生を低減できる周波数同期回路１１が提供される。

【0046】

好適な実施の形態において本発明の原理を図示し説明してきたが、本発明は、そのような原理から逸脱することなく配置および詳細において変更され得ることは、当業者によって認識される。本発明は、本実施の形態に開示された特定の構成に限定されるものではない。したがって、特許請求の範囲およびその精神の範囲から来る全ての修正および変更に権利を請求する。

【符号の説明】

【0047】

１０、１１・・・周波数同期回路
１３・・・基準入力
１５・・・逓倍入力
１７・・・出力
１９・・・デジタル回路
１９ａ・・・第１入力
１９ｂ・・・第２入力
１９ｃ・・・帰還入力
１９ｄ・・・ループ出力
１９ｅ・・・第３入力
１９ｆ・・・第４入力
１９ｇ・・・出力
１９ｈ・・・フィルタ入力
２１・・・デジタル制御発振回路
２１ａ・・・信号入力
２１ｂ・・・信号出力
２３・・・ＴＤＣ回路
２５・・・信号処理回路
２７・・・デジタルフィルタ回路
３１・・・第１演算回路
３３・・・判定回路
３５・・・切替回路
３７・・・セレクタ回路
３９・・・第２演算回路
ＣＫｆｂ・・・帰還信号
ＣＫｒｅｆ・・・基準クロック信号
ＣＯＥＦｆ・・・フィルタ係数
ＤＣＯｏｕｔ・・・クロック信号
ＤＧｏｕｔ・・・出力信号
Ｆｓｅｔ・・・逓倍数信号
Ｆｔａｇｔ・・・目標周波数
ＳＤｏｕｔ・・・判定信号
ＳＧｏｕｔ・・・差信号
ＴＤＣｏｕｔ・・・デジタル信号
Ｖｒｅｆ・・・基準値
Ｖｓｅｔ・・・規定値
Ｖｚｅｒｏ・・・ゼロ値

【図1】

【図2】

【図3】

【図4】