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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2023164270
(43)【公開日】2023-11-10
(54)【発明の名称】半導体装置
(51)【国際特許分類】
H10B 43/27 20230101AFI20231102BHJP
H10B 43/50 20230101ALI20231102BHJP
H01L 21/336 20060101ALI20231102BHJP
H01L 21/768 20060101ALI20231102BHJP
H01L 21/3205 20060101ALI20231102BHJP
H01L 21/8234 20060101ALI20231102BHJP
【ＦＩ】
H10B43/27
H10B43/50
H01L29/78 371
H01L21/90 D
H01L21/88 T
H01L21/88 J
H01L27/088 E
H01L27/088 H
【審査請求】未請求
【請求項の数】12
【出願形態】ＯＬ
(21)【出願番号】P 2022204771
(22)【出願日】2022-12-21
(31)【優先権主張番号】P 2022074771
(32)【優先日】2022-04-28
(33)【優先権主張国・地域又は機関】JP
(71)【出願人】
【識別番号】318010018
【氏名又は名称】キオクシア株式会社
(74)【代理人】
【識別番号】100120031
【弁理士】
【氏名又は名称】宮嶋 学
(74)【代理人】
【識別番号】100107582
【弁理士】
【氏名又は名称】関根 毅
(74)【代理人】
【識別番号】100118843
【弁理士】
【氏名又は名称】赤岡 明
(72)【発明者】
【氏名】和田 秀雄
(72)【発明者】
【氏名】濱中 啓伸
【テーマコード（参考）】
5F033
5F048
5F083
5F101
【Ｆターム（参考）】
5F033HH08
5F033HH11
5F033HH19
5F033JJ01
5F033JJ11
5F033JJ19
5F033KK08
5F033KK11
5F033KK19
5F033MM30
5F033NN13
5F033NN30
5F033RR04
5F033RR29
5F033RR30
5F033UU04
5F033VV04
5F033VV07
5F033VV16
5F033XX08
5F048AA01
5F048AB01
5F048AC01
5F048BC03
5F048BC12
5F048BD07
5F048BF02
5F048BF07
5F048BF16
5F048CB01
5F048CB03
5F048CB04
5F083EP18
5F083EP22
5F083EP32
5F083EP76
5F083ER21
5F083GA10
5F083GA27
5F083JA36
5F083JA37
5F083JA39
5F083JA40
5F083JA56
5F083MA06
5F083MA16
5F083MA19
5F083ZA01
5F101BA46
5F101BB02
5F101BD16
5F101BD22
5F101BD30
5F101BD34
5F101BE07
(57)【要約】
【課題】半導体のソース層上に設けられた金属層をソース線だけでなく他用途にも用いることができる半導体装置を提供する。
【解決手段】半導体装置はトランジスタを備えている。メモリセルアレイがトランジスタの上方に設けられている。第１半導体層はメモリセルアレイの上方に設けられ、メモリセルアレイ側の第１面と第１面の反対側の第２面とを有する。第１金属配線は第２面の上方に設けられ、第１半導体層に電気的に接続されている。第２金属配線は第２面の上方に第１金属配線と同層に設けられかつ第１金属配線および第１半導体層と接触しない。第１コンタクトは第１金属配線の下方に設けられ、第１面から第２面に向かう第１方向に延伸し、複数のトランジスタのうちの１つを第１金属配線に電気的に接続する。第２コンタクトは第２金属配線の下方に設けられ、第１方向に延伸し、複数のトランジスタのうちの他の１つを第２金属配線に電気的に接続する。
【選択図】図５
【解決手段】半導体装置はトランジスタを備えている。メモリセルアレイがトランジスタの上方に設けられている。第１半導体層はメモリセルアレイの上方に設けられ、メモリセルアレイ側の第１面と第１面の反対側の第２面とを有する。第１金属配線は第２面の上方に設けられ、第１半導体層に電気的に接続されている。第２金属配線は第２面の上方に第１金属配線と同層に設けられかつ第１金属配線および第１半導体層と接触しない。第１コンタクトは第１金属配線の下方に設けられ、第１面から第２面に向かう第１方向に延伸し、複数のトランジスタのうちの１つを第１金属配線に電気的に接続する。第２コンタクトは第２金属配線の下方に設けられ、第１方向に延伸し、複数のトランジスタのうちの他の１つを第２金属配線に電気的に接続する。
【選択図】図５
【特許請求の範囲】
【請求項1】
複数のトランジスタと、
前記複数のトランジスタの上方に設けられたメモリセルアレイと、
前記メモリセルアレイの上方に設けられ、前記メモリセルアレイ側の第１面と前記第１面の反対側の第２面とを有する第１半導体層と、
前記第２面の上方に設けられ、前記第１半導体層に電気的に接続された第１金属配線と、
前記第２面の上方に前記第１金属配線と同層に設けられ、かつ、前記第１金属配線および前記第１半導体層と接触しない第２金属配線と、
前記第１金属配線の下方に設けられ、前記第１面から前記第２面に向かう第１方向に延伸し、前記複数のトランジスタのうちの１つを前記第１金属配線に電気的に接続する第１コンタクトと、
前記第２金属配線の下方に設けられ、前記第１方向に延伸し、前記複数のトランジスタのうちの他の１つを前記第２金属配線に電気的に接続する第２コンタクトと、
を備える半導体装置。
前記複数のトランジスタの上方に設けられたメモリセルアレイと、
前記メモリセルアレイの上方に設けられ、前記メモリセルアレイ側の第１面と前記第１面の反対側の第２面とを有する第１半導体層と、
前記第２面の上方に設けられ、前記第１半導体層に電気的に接続された第１金属配線と、
前記第２面の上方に前記第１金属配線と同層に設けられ、かつ、前記第１金属配線および前記第１半導体層と接触しない第２金属配線と、
前記第１金属配線の下方に設けられ、前記第１面から前記第２面に向かう第１方向に延伸し、前記複数のトランジスタのうちの１つを前記第１金属配線に電気的に接続する第１コンタクトと、
前記第２金属配線の下方に設けられ、前記第１方向に延伸し、前記複数のトランジスタのうちの他の１つを前記第２金属配線に電気的に接続する第２コンタクトと、
を備える半導体装置。
【請求項2】
前記第１半導体層上に設けられた第１絶縁層をさらに備え、
前記複数の第２金属配線は、前記第１絶縁層上に設けられ、該第１絶縁層によって前記第１半導体層から電気的に分離されている、請求項１に記載の半導体装置。
前記複数の第２金属配線は、前記第１絶縁層上に設けられ、該第１絶縁層によって前記第１半導体層から電気的に分離されている、請求項１に記載の半導体装置。
【請求項3】
前記第１半導体層上に設けられた第１絶縁層をさらに備え、
前記複数の第１金属配線は、前記第１絶縁層上に設けられ、該第１絶縁層に設けられた複数の第３コンタクトを介して、前記第１半導体層に電気的に接続される、請求項１に記載の半導体装置。
前記複数の第１金属配線は、前記第１絶縁層上に設けられ、該第１絶縁層に設けられた複数の第３コンタクトを介して、前記第１半導体層に電気的に接続される、請求項１に記載の半導体装置。
【請求項4】
前記複数の第１金属配線および前記複数の第２金属配線は、前記第２面に平行な第２方向へ延伸している、請求項１乃至３のいずれか一項に記載の半導体装置。
【請求項5】
前記第１方向から見た平面視において、
前記第１金属配線と前記第２金属配線とは、前記第１方向および前記第２方向に略直交する第３方向へ、交互に配置されている、請求項４に記載の半導体装置。
前記第１金属配線と前記第２金属配線とは、前記第１方向および前記第２方向に略直交する第３方向へ、交互に配置されている、請求項４に記載の半導体装置。
【請求項6】
前記第２面の上方に設けられ、前記第１半導体層から電気的に分離された第１電極をさらに備え、
前記複数の第２金属配線は前記第１電極に電気的に接続される、請求項５に記載の半導体装置。
前記複数の第２金属配線は前記第１電極に電気的に接続される、請求項５に記載の半導体装置。
【請求項7】
前記第１方向に延伸して設けられ、前記第１電極と前記複数のトランジスタのうちの第３トランジスタとの間に接続された第４コンタクトをさらに備える、請求項６に記載の半導体装置。
【請求項8】
前記第１方向から見た平面視において、
前記複数の第１金属配線は、それぞれ前記第２方向に長手方向を有する矩形形状を有し、
前記第２金属配線は、前記複数の第１金属配線間に延伸し、前記第２コンタクトと前記第４コンタクトとの間を電気的に接続する、請求項７に記載の半導体装置。
前記複数の第１金属配線は、それぞれ前記第２方向に長手方向を有する矩形形状を有し、
前記第２金属配線は、前記複数の第１金属配線間に延伸し、前記第２コンタクトと前記第４コンタクトとの間を電気的に接続する、請求項７に記載の半導体装置。
【請求項9】
前記第１方向から見た平面視において、
前記第２金属配線に対向する前記複数の第１金属配線の辺は、前記第２方向に対して傾斜しており、
前記第１金属配線に対向する前記第２金属配線の辺は、前記第２方向に対して傾斜している、請求項８に記載の半導体装置。
前記第２金属配線に対向する前記複数の第１金属配線の辺は、前記第２方向に対して傾斜しており、
前記第１金属配線に対向する前記第２金属配線の辺は、前記第２方向に対して傾斜している、請求項８に記載の半導体装置。
【請求項10】
前記メモリセルアレイから電気的に分離された状態で前記メモリセルアレイ内を貫通して前記第１半導体層に接続される配線をさらに備え、
前記第１方向から見た平面視において、前記配線は、前記第１および第２金属配線と交差する方向に延伸している、請求項１に記載の半導体装置。
前記第１方向から見た平面視において、前記配線は、前記第１および第２金属配線と交差する方向に延伸している、請求項１に記載の半導体装置。
【請求項11】
前記第１方向から見た平面視において、前記配線は、前記第１および第２金属配線と略直交している、請求項１０に記載の半導体装置。
【請求項12】
前記配線は、前記メモリセルアレイ内を貫通して前記第１半導体層に達するスリットの内壁に設けられた絶縁膜と、該絶縁膜の内側に埋め込まれた導電材料とを含む、請求項１０に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【0001】
本実施形態は、半導体装置に関する。
【背景技術】
【0002】
ＣＭＯＳ（Complementary Metal Oxide Semiconductor）回路の上方に、メモリセルアレイを設ける半導体装置が知られている。このような半導体装置において、メモリセルアレイ上に半導体ソース層を設け、さらに、この半導体ソース層上に金属ソース線を設ける構造が提案されている。金属ソース線が半導体ソース層に接続することによって、ソース層全体の電気抵抗を低減させる。しかし、金属ソース線を構成する金属層はソース線のみとして使用されており、他の用途には用いられていなかった。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特開２０２１－４８２４９号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
半導体のソース層上に設けられた金属層を、ソース線だけでなく、他の用途にも用いることができる半導体装置を提供する。
【課題を解決するための手段】
【0005】
本実施形態に係る半導体装置は、複数のトランジスタを備えている。メモリセルアレイは、複数のトランジスタの上方に設けられている。第１半導体層は、メモリセルアレイの上方に設けられ、メモリセルアレイ側の第１面と第１面の反対側の第２面とを有する。第１金属配線は、第２面の上方に設けられ、第１半導体層に電気的に接続されている。第２金属配線は、第２面の上方に第１金属配線と同層に設けられ、かつ、第１金属配線および前記第１半導体層と接触しない。第１コンタクトは、第１金属配線の下方に設けられ、第１面から第２面に向かう第１方向に延伸し、複数のトランジスタのうちの１つを第１金属配線に電気的に接続する。第２コンタクトは、第２金属配線の下方に設けられ、第１方向に延伸し、複数のトランジスタのうちの他の１つを第２金属配線に電気的に接続する。
【図面の簡単な説明】
【0006】
【図1】第１実施形態に係る半導体装置の構成例を示す断面図である。
【図2】第１実施形態に係る積層体を示す平面図である。
【図3】第１実施形態に係る３次元構造のメモリセルを例示する模式断面図である。
【図4】第１実施形態に係る３次元構造のメモリセルを例示する模式断面図である。
【図5】第１実施形態に係る金属配線層を示す模式平面図である。
【図7】第１実施形態に係る金属配線層を示す模式平面ブロック図である。
【図8】第１実施形態に係るソース層の抵抗値の変化を示すグラフである。
【図9】第２実施形態に係る金属配線層を示す模式平面図である。
【図10】第２実施形態に係るソース層の抵抗値の変化を示すグラフである。
【図11】第３実施形態に係る金属配線層を示す模式平面図である。
【図12】第３実施形態に係るソース層の抵抗値の変化を示すグラフ図である。
【図13】上記実施形態のいずれかを適用した半導体記憶装置の構成例を示すブロック図。
【図14】メモリセルアレイの回路構成の一例を示す回路図。
【図15】半導体記憶装置の他の構成例を示す断面図。
【図16】第４実施形態に係る半導体装置の構成例を示す平面図。
【図17】第４実施形態に係る半導体装置の構成例を示す断面図。
【図18】第４実施形態に係る半導体装置の構成例を示す断面図。
【図19】第４実施形態に係る半導体装置の構成例を示す斜視図。
【発明を実施するための形態】
【0007】
以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。図面は模式的または概念的なものであり、各部分の比率などは、必ずしも現実のものと同一とは限らない。明細書と図面において、既出の図面に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
【0008】
（第１実施形態）
図１は、第１実施形態に係る半導体装置１の構成例を示す断面図である。以下、積層体２０の積層方向をＺ方向とする。Ｚ方向と交差、例えば、直交する１つの方向をＹ方向とする。Ｚ方向およびＹ方向のそれぞれと交差、例えば、直交する１つの方向をＸ方向とする。なお、本明細書において、Ｘ方向は第３方向の例であり、Ｙ方向は第２方向の例であり、Ｚ方向は第１方向の例である。
図１は、第１実施形態に係る半導体装置１の構成例を示す断面図である。以下、積層体２０の積層方向をＺ方向とする。Ｚ方向と交差、例えば、直交する１つの方向をＹ方向とする。Ｚ方向およびＹ方向のそれぞれと交差、例えば、直交する１つの方向をＸ方向とする。なお、本明細書において、Ｘ方向は第３方向の例であり、Ｙ方向は第２方向の例であり、Ｚ方向は第１方向の例である。
【0009】
半導体装置１は、メモリセルアレイを有するアレイチップ２と、ＣＭＯＳ回路を有するＣＭＯＳチップ３とを備えている。アレイチップ２とＣＭＯＳチップ３とは、貼合面Ｂ１において貼合されており、貼合面において接合された配線を介して互いに電気的に接続されている。図１では、ＣＭＯＳチップ３上にアレイチップ２が搭載された状態を示している。
【0010】
ＣＭＯＳチップ３は、基板３０と、トランジスタ３１と、ビア３２と、配線３３および３４と、層間絶縁膜３５とを備える。
【0011】
基板３０は、例えば、シリコン基板等の半導体基板である。トランジスタ３１は、基板３０の上に設けられたＮＭＯＳ又はＰＭＯＳのトランジスタである。トランジスタ３１は、例えば、アレイチップ２のメモリセルアレイを制御するＣＭＯＳ回路を構成する。トランジスタ３１は、複数の論理回路の例である。基板３０上には、トランジスタ３１以外の抵抗素子、容量素子等の半導体素子が形成されていてもよい。
【0012】
ビア３２は、トランジスタ３１と配線３３との間、あるいは、配線３３と配線３４との間を電気的に接続する。配線３３および３４は、層間絶縁膜３５内において多層配線構造を構成する。配線３４は、層間絶縁膜３５内に埋め込まれ、層間絶縁膜３５の表面にほぼ面一に露出されている。配線３３および３４は、トランジスタ３１等に電気的に接続される。ビア３２、配線３３および３４には、例えば、銅、タングステン等の低抵抗金属が用いられる。層間絶縁膜３５は、トランジスタ３１、ビア３２、配線３３および３４を被覆し保護する。層間絶縁膜３５には、例えば、シリコン酸化膜等の絶縁膜が用いられる。
【0013】
アレイチップ２は、積層体２０と、柱状体ＣＬと、スリットＳＴ（ＬＩ）と、半導体ソース層ＢＳＬと、金属層４０と、コンタクト２９と、ボンディングパッド５０とを備えている。
【0014】
積層体２０は、トランジスタ３１の上方に設けられており、基板３０に対してＺ方向に位置する。積層体２０は、Ｚ方向に沿って複数の電極膜２１および複数の絶縁膜２２を交互に積層して構成されている。積層体２０は、メモリセルアレイを構成する。電極膜２１には、例えば、タングステン等の導電性金属が用いられる。絶縁膜２２には、例えば、シリコン酸化膜等の絶縁膜が用いられる。絶縁膜２２は、電極膜２１同士を絶縁する。すなわち、複数の電極膜２１は、相互に絶縁状態で積層されている。電極膜２１および絶縁膜２２のそれぞれの積層数は、任意である。絶縁膜２２は、例えば、ポーラス絶縁膜またはエアギャップであってもよい。
【0015】
積層体２０のＺ方向の上端および下端の１つまたは複数の電極膜２１は、それぞれソース側選択ゲートＳＧＳおよびドレイン側選択ゲートＳＧＤとして機能する。ソース側選択ゲートＳＧＳとドレイン側選択ゲートＳＧＤとの間の電極膜２１は、ワード線ＷＬとして機能する。ワード線ＷＬは、メモリセルＭＣのゲート電極である。ドレイン側選択ゲートＳＧＤは、ドレイン側選択トランジスタのゲート電極である。ソース側選択ゲートＳＧＳは、積層体２０の上部領域に設けられる。ドレイン側選択ゲートＳＧＤは、積層体２０の下部領域に設けられる。上部領域は、積層体２０の、ＣＭＯＳチップ３に近い側の領域を指し、下部領域は、積層体２０の、ＣＭＯＳチップ３から遠い側（金属層４０に近い側）の領域を指す。
【0016】
半導体装置１は、ソース側選択トランジスタとドレイン側選択トランジスタとの間に直列に接続された複数のメモリセルＭＣを有する。ソース側選択トランジスタ、メモリセルＭＣ、および、ドレイン側選択トランジスタが直列に接続された構造は“メモリストリング”または“ＮＡＮＤストリング”と呼ばれる。メモリストリングは、例えば、ビア２８を介してビット線ＢＬに接続される。ビット線ＢＬは、積層体２０の下方に設けられ、Ｘ方向（図１の紙面方向）に延在している配線２３である。
【0017】
積層体２０内には、複数の柱状体ＣＬが設けられている。柱状体ＣＬは、積層体２０内において積層体の積層方向（Ｚ方向）に該積層体２０を貫通するように延在し、ビット線ＢＬに接続されたビア２８から半導体ソース層ＢＳＬまで設けられている。柱状体ＣＬの内部構造は後述する。なお、本実施形態においては、柱状体ＣＬは高アスペクト比であるため、Ｚ方向に２段に分けて形成している。しかし、柱状体ＣＬは１段であっても問題無い。
【0018】
また、積層体２０内には、複数のスリットＳＴ（ＬＩ）が設けられている。スリットＳＴ（ＬＩ）は、Ｘ方向に延在し、かつ、積層体２０の積層方向（Ｚ方向）に該積層体２０を貫通している。スリットＳＴ（ＬＩ）内には、シリコン酸化膜等の絶縁膜が充填されており、絶縁膜は板状に構成される。スリットＳＴ（ＬＩ）は、積層体２０の電極膜２１を電気的に分離している。代替的に、スリットＳＴ（ＬＩ）の内壁にシリコン酸化膜等の絶縁膜を被覆し、さらに絶縁膜の内側に導電材料を埋め込んでもよい。この場合、導電材料は、半導体ソース層ＢＳＬに達するソース配線ＬＩとしても機能する。即ち、スリットＳＴは、メモリセルアレイを構成する積層体２０の電極膜２１から電気的に分離され、かつ、半導体ソース層ＢＳＬに電気的に接続されたソース配線ＬＩであってもよい。スリットは、ＳＴ（ＬＩ）とも呼ぶ。
【0019】
積層体２０の上には、半導体ソース層ＢＳＬが設けられている。半導体ソース層ＢＳＬは、第１半導体層の例である。半導体ソース層ＢＳＬは、積層体２０に対応して設けられる。半導体ソース層ＢＳＬは、第１面Ｆ１と、第１面Ｆ１と反対側の第２面Ｆ２とを有する。半導体ソース層ＢＳＬの第１面Ｆ１側には、積層体２０（メモリセルアレイ）が設けられており、第２面Ｆ２側には金属層４０が設けられている。金属層４０は、ソース線４１と電源線４２とを含む。これらソース線４１と電源線４２とは、後に詳述する。半導体ソース層ＢＳＬは、複数の柱状体ＣＬの一端に共通に接続されており、同一のメモリセルアレイ２ｍにある複数の柱状体ＣＬに共通のソース電位を与える。すなわち、半導体ソース層ＢＳＬは、メモリセルアレイ２ｍの共通ソース電極として機能する。半導体ソース層ＢＳＬには、例えば、ドープドポリシリコン等の導電性材料が用いられる。金属層４０には、例えば、銅、アルミニウム、または、タングステン等の、半導体ソース層ＢＳＬよりも低抵抗の金属材料が用いられる。なお、２ｓは、各電極膜２１にコンタクトを接続するために設けられた電極膜２１の階段部分である。階段部分２ｓについては、図２を参照して後述する。
【0020】
一方、積層体２０の上であって、半導体ソース層ＢＳＬが設けられていない領域には、ボンディングパッド５０が設けられている。ボンディングパッド５０は、第１電極の例である。ボンディングパッド５０は、金属ワイヤなど（図示せず）に接続され、半導体装置１の外部から電源供給を受ける。ボンディングパッド５０は、コンタクト２９、配線２４および配線３４を介して、ＣＭＯＳチップ３のトランジスタ３１に接続される。このため、ボンディングパッド５０から供給された外部電源が、トランジスタ３１に供給される。コンタクト２９は、例えば、銅、タングステン等の低抵抗金属が用いられる。
【0021】
本実施形態では、アレイチップ２とＣＭＯＳチップ３とは、個別に形成され、貼合面Ｂ１で貼合されている。したがって、アレイチップ２内にはトランジスタ３１は設けられていない。また、ＣＭＯＳチップ３内には、積層体２０（メモリセルアレイ）は設けられていない。トランジスタ３１および積層体２０は、ともに半導体ソース層ＢＳＬの第１面Ｆ１側にある。トランジスタ３１は、金属層４０がある第２面Ｆ２とは反対側にある。
【0022】
積層体２０の下方には、ビア２８、配線２３、および、配線２４が設けられている。配線２３および２４は、層間絶縁膜２５内に埋め込まれ、層間絶縁膜２５の表面にほぼ面一に露出されている。配線２３および２４は、柱状体ＣＬの半導体ボディ２１０等に電気的に接続される。ビア２８、配線２３および配線２４には、例えば、銅、タングステン等の低抵抗金属が用いられる。層間絶縁膜２５は、積層体２０、ビア２８、配線２３および配線２４を被覆し保護する。層間絶縁膜２５には、例えば、シリコン酸化膜等の絶縁膜が用いられる。
【0023】
層間絶縁膜２５と層間絶縁膜３５とは貼合面Ｂ１において貼合しており、配線２４および配線３４とも貼合面Ｂ１において略面一で接合している。これにより、アレイチップ２とＣＭＯＳチップ３とは、配線２４および配線３４を介して電気的に接続される。
【0024】
図２は、積層体２０を示す模式平面図である。積層体２０は、階段部分２ｓと、メモリセルアレイ２ｍとを含む。階段部分２ｓは、積層体２０の縁部に設けられている。メモリセルアレイ２ｍは、階段部分２ｓによって挟まれ、あるいは、囲まれている。スリットＳＴ（ＬＩ）は、積層体２０の一端の階段部分２ｓから、メモリセルアレイ２ｍを経て、積層体２０の他縁の階段部分２ｓまで設けられている。スリットＳＨＥは、少なくともメモリセルアレイ２ｍに設けられている。スリットＳＨＥは、スリットＳＴ（ＬＩ）よりも浅く、スリットＳＴ（ＬＩ）と略平行に延伸している。スリットＳＨＥは、ドレイン側選択ゲートＳＧＤごとに電極膜２１を電気的に分離するために設けられている。
【0025】
図２に示す２つのスリットＳＴ（ＬＩ）によって挟まれた積層体２０の部分は、ブロック（ＢＬＯＣＫ）と呼ばれる。ブロックは、例えば、データ消去の最小単位を構成する。スリットＳＨＥは、ブロック内に設けられている。スリットＳＴ（ＬＩ）とスリットＳＨＥとの間の積層体２０は、フィンガと呼ばれる。ドレイン側選択ゲートＳＧＤは、フィンガごとに区切られている。このため、データの書込みおよび読み出し時に、ドレイン側選択ゲートＳＧＤにより、ブロック内の１つのフィンガを選択状態とすることができる。
【0026】
図３および図４のそれぞれは、３次元構造のメモリセルを例示する模式断面図である。複数の柱状体ＣＬのそれぞれは、積層体２０内に設けられたメモリホールＭＨ内に設けられている。各柱状体ＣＬは、Ｚ方向に沿って積層体２０の上端から積層体２０を貫通し、積層体２０内および半導体ソース層ＢＳＬ内にかけて設けられている。複数の柱状体ＣＬは、それぞれ、半導体ボディ２１０、メモリ膜２２０、および、コア層２３０を含む。柱状体ＣＬは、その中心部に設けられたコア層２３０、該コア層２３０の周囲に設けられた半導体ボディ（半導体部材）２１０、および、該半導体ボディ２１０の周囲に設けられたメモリ膜（電荷蓄積部材）２２０を含む。半導体ボディ２１０は、積層体２０内において、積層方向（Ｚ方向）に延在している。半導体ボディ２１０は、半導体ソース層ＢＳＬと電気的に接続されている。メモリ膜２２０は、半導体ボディ２１０と電極膜２１との間に設けられ、電荷捕獲部を有する。各フィンガからそれぞれ１つずつ選択された複数の柱状体ＣＬは、図１のビア２８を介して１本のビット線ＢＬに共通に接続される。柱状体ＣＬのそれぞれは、例えば、メモリセルアレイ２ｍの領域に設けられている。
【0027】
図４に示すように、Ｘ－Ｙ平面におけるメモリホールＭＨの形状は、例えば、円または楕円である。電極膜２１と絶縁膜２２との間には、メモリ膜２２０の一部を構成するブロック絶縁膜２１ａが設けられてもよい。ブロック絶縁膜２１ａは、例えば、シリコン酸化物膜または金属酸化物膜である。金属酸化物の１つの例は、アルミニウム酸化物である。電極膜２１と絶縁膜２２との間、および、電極膜２１とメモリ膜２２０との間には、バリア膜２１ｂが設けられていてもよい。バリア膜２１ｂは、例えば、電極膜２１がタングステンである場合、例えば、窒化チタンとチタンとの積層構造膜が選ばれる。ブロック絶縁膜２１ａは、電極膜２１からメモリ膜２２０側への電荷のバックトンネリングを抑制する。バリア膜２１ｂは、電極膜２１とブロック絶縁膜２１ａとの密着性を向上させる。
【0028】
半導体部材としての半導体ボディ２１０の形状は、例えば、底を有した筒状である。半導体ボディ２１０には、例えば、ポリシリコンが用いられる。半導体ボディ２１０は、例えば、アンドープシリコンである。また、半導体ボディ２１０は、ｐ型シリコンであってもよい。半導体ボディ２１０は、ドレイン側選択トランジスタＳＴＤ、メモリセルＭＣ、および、ソース側選択トランジスタＳＴＳのそれぞれのチャネルとなる。同一メモリセルアレイ２ｍ内の複数の半導体ボディ２１０の一端は、半導体ソース層ＢＳＬに電気的に共通に接続される。
【0029】
メモリ膜２２０は、ブロック絶縁膜２１ａ以外の部分が、メモリホールＭＨの内壁と半導体ボディ２１０との間に設けられている。メモリ膜２２０の形状は、例えば、筒状である。複数のメモリセルＭＣは、半導体ボディ２１０と、ワード線ＷＬとなる電極膜２１との間に記憶領域を有し、Ｚ方向に積層されている。メモリ膜２２０は、例えば、カバー絶縁膜２２１、電荷捕獲膜２２２、および、トンネル絶縁膜２２３を含む。半導体ボディ２１０、電荷捕獲膜２２２、および、トンネル絶縁膜２２３のそれぞれはＺ方向に延伸している。
【0030】
カバー絶縁膜２２１は、絶縁膜２２と電荷捕獲膜２２２との間に設けられている。カバー絶縁膜２２１は、例えば、シリコン酸化物を含む。カバー絶縁膜２２１は、犠牲膜（図示せず）を電極膜２１にリプレースするとき（リプレース工程）、電荷捕獲膜２２２がエッチングされないように保護する。カバー絶縁膜２２１は、リプレース工程において、電極膜２１とメモリ膜２２０との間から除去されてもよい。この場合、図３および図４に示すように、電極膜２１と電荷捕獲膜２２２との間には、例えば、ブロック絶縁膜２１ａが設けられなくなる。また、電極膜２１の形成に、リプレース工程を利用しない場合には、カバー絶縁膜２２１は、なくてもよい。
【0031】
電荷捕獲膜２２２は、ブロック絶縁膜２１ａおよびカバー絶縁膜２２１とトンネル絶縁膜２２３との間に設けられている。電荷捕獲膜２２２は、例えば、シリコン窒化物を含み、膜中に電荷をトラップするトラップサイトを有する。電荷捕獲膜２２２のうち、ワード線ＷＬとなる電極膜２１と半導体ボディ２１０との間に挟まれた部分は、電荷捕獲部としてメモリセルＭＣの記憶領域を構成する。メモリセルＭＣの閾値電圧は、電荷捕獲部中の電荷の有無、または、電荷捕獲部中に捕獲された電荷の量によって変化する。これにより、メモリセルＭＣは、情報を保持する。
【0032】
トンネル絶縁膜２２３は、半導体ボディ２１０と電荷捕獲膜２２２との間に設けられている。トンネル絶縁膜２２３は、例えば、シリコン酸化物、または、シリコン酸化物とシリコン窒化物とを含む。トンネル絶縁膜２２３は、半導体ボディ２１０と電荷捕獲膜２２２との間の電位障壁である。例えば、半導体ボディ２１０から電荷捕獲部へ電子を注入するとき（書き込み動作）、および、半導体ボディ２１０から電荷捕獲部へ正孔を注入するとき（消去動作）、電子および正孔が、それぞれトンネル絶縁膜２２３の電位障壁を通過（トンネリング）する。
【0033】
コア層２３０は、筒状の半導体ボディ２１０の内部スペースを埋め込む。コア層２３０の形状は、例えば、柱状である。コア層２３０は、例えば、シリコン酸化物を含み、絶縁性である。
【0034】
【0035】
図５は、半導体装置１をＺ方向から見たときの金属層４０の構成を示している。図６Ａおよび図６Ｂは、図５のＡ－Ａ線における模式断面図を示している。以下では、ソース線４１ａとソース線４１ｂとを合わせて、ソース線４１とも呼び、電源線４２ａと電源線４２ｂとを合わせて、電源線４２とも呼ぶ。また、ソース線４１、電源線４２および電源線４３を合わせて金属層４０とも呼ぶ。
【0036】
半導体ソース層ＢＳＬは、図１に示すように、メモリセルＭＣの上方に設けられる。また、図６Ａおよび図６Ｂに示すように、半導体ソース層ＢＳＬは、メモリセルＭＣ側の第１面Ｆ１と、第１面Ｆ１の反対側の第２面Ｆ２とを有する。半導体ソース層ＢＳＬは、第１半導体層の例であり、ドープドポリシリコンを含む。半導体ソース層ＢＳＬは、メモリセルＭＣに電気的に接続され、メモリセルＭＣが動作するためのセルソース電圧を供給する。
【0037】
絶縁層６０は、半導体ソース層ＢＳＬの第２面Ｆ２上に設けられる。絶縁層６０は、第１絶縁層の例であり、例えばシリコン酸化物が用いられる。後述するように、絶縁層６０は、電源線４２と半導体ソース層ＢＳＬとを電気的に分離するが、ソース線４１と半導体ソース層ＢＳＬとを該絶縁層６０に設けられたコンタクトホールを介して電気的に接続させる。
【0038】
金属層４０は、半導体ソース層ＢＳＬの第２面Ｆ２上に設けられる。なお、本実施形態では、金属層４０と半導体ソース層ＢＳＬとの間に上記の絶縁層６０が設けられている。図５に示すように、金属層４０は、ソース線４１と、電源線４２および４３とを含む。ソース線４１、電源線４２および４３には、半導体ソース層ＢＳＬよりも低抵抗な金属が用いられ、例えばアルミニウムが用いられる。図５には、５本ずつのソース線４１と電源線４２とが図示されているが、これらの本数は任意である。
【0039】
ここでソース線４１、電源線４２および４３について詳述する。
【0040】
ソース線４１は、半導体ソース層ＢＳＬの第２面Ｆ２側に設けられ、半導体ソース層ＢＳＬに電気的に接続されている。ソース線４１は、第１金属配線層の例である。ソース線４１は、図６Ａに示すように、コンタクトＣＣ３を介して半導体ソース層ＢＳＬに接続してもよい。また、ソース線４１は、図６Ｂに示すように、ソース線４１の底面全体で半導体ソース層ＢＳＬに接続してもよい。
【0041】
図６Ａおよび図６Ｂは、ソース線４１と半導体ソース層ＢＳＬとの接続構造の例を示す模式断面図である。図６Ａでは、絶縁層６０に選択的に形成されたコンタクトホールに低抵抗金属（アルミニウム等）を充填することによってコンタクトＣＣ３が形成されている。一方、図６Ｂでは、ソース線４１の下の絶縁層６０が全体的に除去されており、ソース線４１の底面全体が半導体ソース層ＢＳＬと接触している。よって、図６Ｂのソース線４１は、図６Ａのソース線４１よりも半導体ソース層ＢＳＬとの接触面積において広い。従って、図６Ｂのソース線４１と半導体ソース層ＢＳＬとの接触抵抗は、図６Ａのソース線４１と半導体ソース層ＢＳＬとの接触抵抗よりも低くなる。ソース層４１、ＢＳＬ全体の抵抗を考慮すると、図６Ｂの構成が好ましいと言える。しかし、コンタクトＣＣ３を介していても、ソース層４１、ＢＳＬ全体の抵抗が充分に低ければ、図６Ａの構成を採用しても構わない。
【0042】
このように、ソース線４１および半導体ソース層ＢＳＬは、電気的に接続され、ソース層を一体として構成する。よって、ソース線４１と半導体ソース層ＢＳＬとを合わせて、ソース層４１、ＢＳＬとも呼ぶ。上述したように、ソース線４１は半導体ソース層ＢＳＬよりも低抵抗な金属からなるため、ソース層４１、ＢＳＬ全体としては、半導体ソース層ＢＳＬよりも低抵抗となる。すなわち、ソース線４１は、ソース層４１、ＢＳＬの抵抗を低下させる効果を有する。ソース層４１、ＢＳＬの抵抗を低下させることによって、ソース層４１、ＢＳＬにおけるセルソース電圧の電圧降下を抑制することができる。これは、消費電力の低減につながる。尚、ソース線４１は、コンタクトＣＣ１に接続されており、コンタクトＣＣ１を介して、ＣＭＯＳチップ３のトランジスタ３１のいずれかに電気的に接続されている。これにより、ソース線４１は、半導体ソース層ＢＳＬを介してメモリセルＭＣにセルソース電圧を印加する。尚、セルソース電圧は、コンタクトＣＣ１を介してソース層４１、ＢＳＬに印加される電圧であり、メモリセルＭＣのソース電圧になる。
【0043】
電源線４２は、半導体ソース層ＢＳＬの第２面Ｆ２側に設けられ、ソース層４１、ＢＳＬと電気的に分離されている。電源線４２は、第２金属配線層の例である。図５に示すように、５本の電源線４２は、電源線４３に共通に接続され、さらに電源線４３は、ボンディングパッド５０に接続される。ボンディングパッド５０は、第１電極の例である。電源線４２にはコンタクトＣＣ２が設けられ、ボンディングパッド５０にはコンタクトＣＣ４が設けられている。コンタクトＣＣ２およびコンタクトＣＣ４は、ＣＭＯＳチップ３のトランジスタ３１のいずれかにそれぞれ接続される。
【0044】
本実施形態では、複数のソース線４１の間に電源線４２が設けられ、半導体ソース層ＢＳＬ（絶縁層６０）上の同一層内に併存している。より詳細には、Ｚ方向からの平面視において、ソース線４１と電源線４２とが、Ｙ方向に延伸し、相互に電気的に分離されつつ、Ｘ方向に交互（ストライプ状）に配置されている。また、ソース線４１および電源線４２は、Ｙ方向に長手方向を有する矩形形状を有する。本実施形態のように同一層にソース線４１および電源線４２を併存させることによって、ソース線４１および電源線４２を多層化することなく単一層で形成することができる。
【0045】
ソース線４１および電源線４２は、交互かつ略均等に配置されることが好ましい。例えば、Ｘ方向に、ソース線４１ａ、電源線４２ａ、ソース線４１ｂ、および、電源線４２ｂをこの順番で略等間隔に配置してよい。この場合、Ｘ方向において、ソース線４１ａとソース線４１ｂとの距離、および、電源線４２ａと電源線４２ｂとの距離を略同一となるように配置する。このように、ソース線４１および電源線４２を、交互に略等間隔で配置することで、例えば、半導体ソース層ＢＳＬの第２面Ｆ２上の一部の領域にソース線４１、または、電源線４２が偏在して配置することを抑制できる。これにより、ソース線４１および電源線４２を同一層に併存させつつ、ソース層４１、ＢＳＬの抵抗を全体的に下げることができる。尚、ソース線４１および電源線４２のＸ方向の幅は、等しくてもよく、あるいは、互いに異なっていてもよい。
【0046】
【0047】
ソース線４１には、コンタクトＣＣ１とコンタクトＣＣ３とが設けられている。コンタクトＣＣ１は第１コンタクトの例であり、コンタクトＣＣ３は第３コンタクトの例である。コンタクトＣＣ１は、層間絶縁膜２５内をＺ方向に延伸して設けられ、ビア２８、配線２４および配線３４を介して、トランジスタ３１ａに電気的に接続される。トランジスタ３１ａは第１論理回路の例である。トランジスタ３１ａは、セルソースドライバ回路として機能する回路でよい。すなわち、トランジスタ３１ａは、ソース電圧を、ビア２８、配線２４、３４、コンタクトＣＣ１を介して、ソース層４１、ＢＳＬに印加し、さらに、ソース層４１、ＢＳＬからメモリセルＭＣに印加する。
【0048】
また、トランジスタ３１ｂは、メモリセルＭＣにおける柱状体ＣＬ（図１参照）に電気的に接続され、柱状体ＣＬにドレイン電圧を印加する。このように、トランジスタ３１ａおよびトランジスタ３１ｂがメモリセルＭＣにソース電圧およびドレイン電圧が印加されることによってセル電流がメモリセルＭＣに流れる。これにより、メモリセルＭＣにおけるデータの読み出しまたは書き込みが可能となる。
【0049】
【0050】
電源線４２にはコンタクトＣＣ２が設けられ、ボンディングパッド５０にはコンタクトＣＣ４が設けられている。コンタクトＣＣ２は第２コンタクトの例であり、コンタクトＣＣ４は第４コンタクトの例である。コンタクトＣＣ２は、層間絶縁膜２５内をＺ方向に延伸して設けられ、ビア２８、配線２４および配線３４を介して、トランジスタ３１ｃと接続される。トランジスタ３１ｃは、第２論理回路の例である。同様にして、コンタクトＣＣ４はトランジスタ３１ｄに接続される。トランジスタ３１ｄは、第３論理回路の例である。ボンディングパッド５０には、ボンディングワイヤ５２が接続され、ボンディングワイヤ５２は、さらに外部電源（図示せず）に接続される。これにより、外部電源からボンディングパッド５０を介して、半導体装置１（アレイチップ２、ＣＭＯＳチップ３）を動作させる電力が供給される。すなわち、ボンディングワイヤ５２からの外部電力は、電源線４２とコンタクトＣＣ２を介して、トランジスタ３１ｃに供給され、かつ、コンタクトＣＣ４を介して、トランジスタ３１ｄに供給される。
【0051】
【0052】
【0053】
図７では、コンタクトＣＣ１に近い方から、Ｘ方向に延伸する線分Ｅ１～Ｅ３を図示している。尚、線分Ｅ１～Ｅ３は仮想線である。コンタクトＣＣ１から線分Ｅ１～Ｅ３までの距離は、それぞれ、距離Ｒ１～Ｒ３としている。
【0054】
また、電源線４２ａ内の線分Ｅ１上において、ソース線４１ａに最も近い点を点Ｔ１とし、ソース線４１ｂに最も近い点を点Ｔ３とし、並びに、点Ｔ１と点Ｔ３の中間点を点Ｔ２としている。即ち、点Ｔ２は、点Ｔ１よりもソース線４１ａから遠く、かつ、点Ｔ３よりもソース線４１ｂから遠い点である。この場合、点Ｔ２は、電源線４２ａ内の線分Ｅ１上で、ソース線（４１ａまたは４１ｂ）からの距離において点Ｔ１、Ｔ３よりも遠い。このため、点Ｔ１～Ｔ３の中で、点Ｔ２におけるコンタクトＣＣ１からのソース層４１、ＢＳＬの抵抗が最も高くなる。
同様に、電源線４２ａ内の線分Ｅ２上において、ソース線４１ａに最も近い点を点Ｔ４とし、ソース線４１ｂに最も近い点を点Ｔ６とし、並びに、点Ｔ４と点Ｔ６の中間点を点Ｔ５としている。即ち、点Ｔ５は、点Ｔ４よりもソース線４１ａから遠く、かつ、点Ｔ６よりもソース線４１ｂから遠い点である。この場合、点Ｔ５は、電源線４２ａ内の線分Ｅ２上で、ソース線（４１ａまたは４１ｂ）からの距離において点Ｔ４、Ｔ６よりも遠い。このため、点Ｔ４～Ｔ６の中で、点Ｔ５におけるコンタクトＣＣ１からのソース層４１、ＢＳＬの抵抗が最も高くなる。
さらに、電源線４２ａ内の線分Ｅ３上において、ソース線４１ａに最も近い点を点Ｔ７とし、ソース線４１ｂに最も近い点を点Ｔ９とし、並びに、点Ｔ７と点Ｔ９の中間点を点Ｔ８としている。即ち、点Ｔ８は、点Ｔ７よりもソース線４１ａから遠く、かつ、点Ｔ９よりもソース線４１ｂから遠い点である。この場合、点Ｔ８は、電源線４２ａ内の線分Ｅ３上で、ソース線（４１ａまたは４１ｂ）からの距離において点Ｔ７、Ｔ９よりも遠い。このため、点Ｔ７～Ｔ９の中で、点Ｔ８におけるコンタクトＣＣ１からのソース層４１、ＢＳＬの抵抗が最も高くなる。
同様に、電源線４２ａ内の線分Ｅ２上において、ソース線４１ａに最も近い点を点Ｔ４とし、ソース線４１ｂに最も近い点を点Ｔ６とし、並びに、点Ｔ４と点Ｔ６の中間点を点Ｔ５としている。即ち、点Ｔ５は、点Ｔ４よりもソース線４１ａから遠く、かつ、点Ｔ６よりもソース線４１ｂから遠い点である。この場合、点Ｔ５は、電源線４２ａ内の線分Ｅ２上で、ソース線（４１ａまたは４１ｂ）からの距離において点Ｔ４、Ｔ６よりも遠い。このため、点Ｔ４～Ｔ６の中で、点Ｔ５におけるコンタクトＣＣ１からのソース層４１、ＢＳＬの抵抗が最も高くなる。
さらに、電源線４２ａ内の線分Ｅ３上において、ソース線４１ａに最も近い点を点Ｔ７とし、ソース線４１ｂに最も近い点を点Ｔ９とし、並びに、点Ｔ７と点Ｔ９の中間点を点Ｔ８としている。即ち、点Ｔ８は、点Ｔ７よりもソース線４１ａから遠く、かつ、点Ｔ９よりもソース線４１ｂから遠い点である。この場合、点Ｔ８は、電源線４２ａ内の線分Ｅ３上で、ソース線（４１ａまたは４１ｂ）からの距離において点Ｔ７、Ｔ９よりも遠い。このため、点Ｔ７～Ｔ９の中で、点Ｔ８におけるコンタクトＣＣ１からのソース層４１、ＢＳＬの抵抗が最も高くなる。
【0055】
図８は、ソース層４１、ＢＳＬの抵抗と点Ｔ１～Ｔ９の位置との関係を表すグラフである。グラフＧＥ１～ＧＥ３の横軸は線分Ｅ１～Ｅ３上の点Ｔ１～Ｔ９の位置を示し、縦軸は、コンタクトＣＣ１から点Ｔ１～Ｔ９までのソース層４１、ＢＳＬの抵抗値を示す。
【0056】
グラフＧＥ１は、図７のコンタクトＣＣ１から点Ｔ１～Ｔ３までのソース層４１、ＢＳＬの抵抗（以下、点Ｔ１～Ｔ３におけるソース層４１、ＢＳＬの抵抗ともいう）を示す。抵抗成分ＲＲ１は、図７のコンタクトＣＣ１から線分Ｅ１の位置までのＹ方向におけるソース層４１、ＢＳＬの抵抗成分である。抵抗成分ＲＬ１は、線分Ｅ１の位置から点Ｔ１～Ｔ３へ向かってＸ方向におけるソース層４１、ＢＳＬの抵抗成分である。
【0057】
コンタクトＣＣ１から線分Ｅ１の位置までのＹ方向の距離は、点Ｔ１～Ｔ３において同じである。従って、抵抗成分ＲＲ１は、点Ｔ１～Ｔ３において等しい。
【0058】
線分Ｅ１の位置から点Ｔ１～Ｔ３へのＸ方向には、ソース線４１の端部から各点Ｔ１～Ｔ３までの間に金属材料からなるソース線４１が無い。半導体ソース層ＢＳＬの抵抗は、金属材料からなるソース線４１の抵抗よりも高い。よって、線分Ｅ１においてソース線４１ａ、４１ｂの端部から点Ｔ１～Ｔ３までの部分では、抵抗成分ＲＬ１は、半導体ソース層ＢＳＬの抵抗によって決まる。即ち、抵抗成分ＲＬ１は、線分Ｅ１においてソース線４１ａ、４１ｂの端から点Ｔ１～Ｔ３までのそれぞれの距離に依存して変化する。その結果、点Ｔ１～Ｔ３の抵抗（ＲＲ１＋ＲＬ１）は、抵抗成分ＲＬ１によって変化する。即ち、点Ｔ１～Ｔ３におけるソース層４１、ＢＳＬの抵抗は、線分Ｅ１においてソース線４１ａ、４１ｂから点Ｔ１～Ｔ３までの距離に応じて変化する。
【0059】
したがって、グラフＧＥ１では、ソース線４１ａから近い点Ｔ１、および、ソース線４１ｂから近い点Ｔ３における抵抗成分ＲＬ１は比較的小さい。よって、点Ｔ１、Ｔ３におけるソース層４１、ＢＳＬの抵抗（ＲＲ１＋ＲＬ１）は、抵抗成分ＲＲ１に近く、比較的低い抵抗値を示す。一方、点Ｔ１よりもソース線４１ａから遠く、かつ、点Ｔ３よりもソース線４１ｂから遠い点Ｔ２における抵抗成分ＲＬ１は点Ｔ１、Ｔ３におけるそれよりも大きくなる。よって、点Ｔ２におけるソース層４１、ＢＳＬの抵抗（ＲＲ１＋ＲＬ１）は、点Ｔ１、Ｔ３のそれよりも高くなる。即ち、点Ｔ２では、図７の距離Ｌ１の半導体ソース層ＢＳＬのほぼ抵抗成分ＲＬ１だけ、点Ｔ１および点Ｔ３よりも高抵抗となる。また、Ｙ方向においては、点Ｔ１～Ｔ３のいずれも、コンタクトＣＣ１から線分Ｅ１までの距離Ｒ１は等しい。このため、抵抗成分ＲＲ１は点Ｔ１～Ｔ３において等しく共通に付加される。これにより、点Ｔ１～Ｔ３におけるソース層４１、ＢＳＬの抵抗（ＲＲ１＋ＲＬ１）は、点Ｔ１、Ｔ３において抵抗成分ＲＲ１に近く、点Ｔ２において最大値（ＲＲ１＋ＲＬ１）を有するような曲線となる。
【0060】
点Ｔ１～Ｔ３の抵抗によりセルソース電圧の電圧降下が発生する。セルソース電圧の電圧降下は、抵抗が大きいほど大きくなるので、点Ｔ２では、点Ｔ１、Ｔ３よりも電圧降下が大きい。したがって、点Ｔ１～点Ｔ３の各点における、セルソース電圧の電圧降下は、グラフＧＥ１に示す抵抗の変化と同様の傾向を示す。
【0061】
図８のグラフＧＥ２は、図７のコンタクトＣＣ１から点Ｔ４～Ｔ６までのソース層４１、ＢＳＬの抵抗（以下、点Ｔ４～Ｔ６におけるソース層４１、ＢＳＬの抵抗ともいう）を示す。抵抗成分ＲＲ２は、図７のコンタクトＣＣ１から線分Ｅ２の位置までのＹ方向におけるソース層４１、ＢＳＬの抵抗成分である。抵抗成分ＲＬ１は、線分Ｅ２の位置から点Ｔ４～Ｔ６へ向かってＸ方向におけるソース層４１、ＢＳＬの抵抗成分であり、線分Ｅ１についての抵抗成分ＲＬ１と等しい。
【0062】
グラフＧＥ２は、グラフＧＥ１と同様に、ソース線４１ａから近い点Ｔ４、および、ソース線４１ｂから近い点Ｔ６における抵抗成分ＲＬ１は比較的小さい。よって、点Ｔ４、Ｔ６におけるソース層４１、ＢＳＬの抵抗（ＲＲ２＋ＲＬ１）は、抵抗成分ＲＲ２に近く、比較的低い抵抗値を示す。一方、点Ｔ４よりもソース線４１ａから遠く、かつ、点Ｔ６よりもソース線４１ｂから遠い点Ｔ５における抵抗成分ＲＬ１は点Ｔ４、Ｔ６におけるそれよりも大きくなる。よって、点Ｔ５におけるソース層４１、ＢＳＬの抵抗（ＲＲ２＋ＲＬ１）は、点Ｔ４、Ｔ６のそれよりも高くなる。即ち、点Ｔ５では、図７の距離Ｌ１の半導体ソース層ＢＳＬの抵抗成分ＲＬ１だけ、点Ｔ４および点Ｔ６よりも高抵抗となる。また、Ｙ方向においては、点Ｔ４～Ｔ６のいずれにおいても、コンタクトＣＣ１から線分Ｅ２までの距離Ｒ２は等しい。このため、抵抗成分ＲＲ２は点Ｔ４～Ｔ６に等しく共通に付加される。これにより、ソース層４１、ＢＳＬの抵抗（ＲＲ２＋ＲＬ１）は、点Ｔ４、Ｔ６においてＲＲ２に近く、点Ｔ５において最大値を有するような曲線となる。
【0063】
線分Ｅ２は、線分Ｅ１よりもコンタクトＣＣ１から遠い。よって、抵抗成分ＲＲ２は、コンタクトＣＣ１から線分Ｅ１、Ｅ２までの距離差に対応するソース線４１の抵抗分ｄＲＲ２だけ抵抗成分ＲＲ１よりも高くなる。すなわち、抵抗成分ＲＲ２は、抵抗成分ＲＲ１＋ｄＲＲ２となる。
【0064】
なお、点Ｔ４～点Ｔ６の各点におけるセルソース電圧の電圧降下は、グラフＧＥ２に示す抵抗の変化と同様の傾向を示す。
【0065】
次に、図８のグラフＧＥ３は、図７のコンタクトＣＣ１から点Ｔ７～Ｔ９までのソース層４１、ＢＳＬの抵抗（以下、点Ｔ７～Ｔ９におけるソース層４１、ＢＳＬの抵抗ともいう）を示す。抵抗成分ＲＲ３は、図７のコンタクトＣＣ１から線分Ｅ３の位置までのソース層４１、ＢＳＬの抵抗成分である。抵抗成分ＲＬ１は、線分Ｅ３の位置から点Ｔ７～Ｔ９へ向かってＸ方向におけるソース層４１、ＢＳＬの抵抗成分であり、線分Ｅ１、Ｅ２についての抵抗成分ＲＬ１と等しい。
【0066】
図８のグラフＧＥ３は、グラフＧＥ１、ＧＥ２と同様に、ソース線４１ａから近い点Ｔ７、および、ソース線４１ｂから近い点Ｔ９における抵抗成分ＲＬ１は比較的小さい。よって、点Ｔ７、Ｔ９におけるソース層４１、ＢＳＬの抵抗（ＲＲ３＋ＲＬ１）は、抵抗成分ＲＲ３に近く、比較的低い抵抗値を示す。一方、点Ｔ７よりもソース線４１ａから遠く、かつ、点Ｔ９よりもソース線４１ｂから遠い点Ｔ８における抵抗成分ＲＬ１は点Ｔ７、Ｔ９におけるそれよりも大きくなる。よって、点Ｔ８におけるソース層４１、ＢＳＬの抵抗（ＲＲ３＋ＲＬ１）は、点Ｔ７、Ｔ９のそれよりも高くなる。即ち、点Ｔ８では、図７の距離Ｌ１の半導体ソース層ＢＳＬの抵抗成分ＲＬ１だけ、点Ｔ７および点Ｔ９よりも高抵抗となる。また、Ｙ方向においては、点Ｔ７～Ｔ９のいずれにおいても、コンタクトＣＣ１から線分Ｅ３までの距離Ｒ３は等しい。このため、抵抗成分ＲＲ３は点Ｔ７～Ｔ９に等しく共通に付加される。これにより、ソース層４１、ＢＳＬの抵抗（ＲＲ３＋ＲＬ１）は、点Ｔ７、Ｔ９においてＲＲ３に近く、点Ｔ８において最大値を有するような曲線となる。
【0067】
線分Ｅ３は、線分Ｅ１よりもコンタクトＣＣ１から遠い。よって、抵抗成分ＲＲ３は、コンタクトＣＣ１から線分Ｅ１、Ｅ３までの距離差に対応するソース線４１の抵抗分ｄＲＲ３だけ抵抗成分ＲＲ１よりも高くなる。すなわち、抵抗成分ＲＲ３は、抵抗成分ＲＲ１＋ｄＲＲ３となる。
【0068】
なお、点Ｔ７～点Ｔ９の各点におけるセルソース電圧の電圧降下は、グラフＧＥ３に示す抵抗の変化と同様の傾向を示す。
【0069】
本実施形態では、ソース線４１と電源線４２とが同一の金属層を加工することによって形成されている。これにより、半導体ソース層ＢＳＬ上に設けられた金属層を、ソース線４１だけでなく、電源線４２にも用いることができる。
【0070】
しかし、ソース線４１は、半導体ソース層ＢＳＬの上方全体には設けられておらず、局所的に設けられることになる。この場合、ソース層４１、ＢＳＬの抵抗がソース線４１を半導体ソース層ＢＳＬの全体に設けた場合に比べて高くなる。これは、セルソース電圧の電圧降下の原因になり得る。
【0071】
これに対し、本実施形態では、ソース線４１と電源線４２とが半導体ソース層ＢＳＬ上に交互に設けられている。これにより、ソース線４１は、半導体ソース層ＢＳＬ上に略均等に配置され接続され得る。従って、ソース線４１を半導体ソース層ＢＳＬ全体に設けた場合と比べて、本実施形態のソース層４１、ＢＳＬの抵抗はさほど上昇しない。
【0072】
また、ソース線４１と電源線４２とが同一の金属層で形成されることによって、ソース線４１の金属層と電源線４２の金属層とを別工程で積層する必要がない。従って、半導体装置の製造工程の短縮に繋がる。また、ソース層４１と電源線４２を積層する必要がないので、配線の積層数を低減させることができる。
【0073】
また、電源線４２が設けられている箇所には、ソース層４１は設けられていない。従って、コンタクトＣＣ１から電源線４２の中間部の点Ｔ２、Ｔ５、Ｔ８までのソース層４１、ＢＳＬの抵抗は高くなる。
【0074】
これに対し、本実施形態では、ソース線４１と電源線４２とを半導体ソース層ＢＳＬ上に交互に配置することによって、各電源線４２の幅（隣接するソース線４１間の間隔）を狭くしている。これにより、コンタクトＣＣ１から点Ｔ２、Ｔ５、Ｔ８までのソース層４１、ＢＳＬの抵抗の上昇を抑制することができる。電源線４２の幅を狭くして、かつ、電源線４２の数を増大させれば、さらに、コンタクトＣＣ１から点Ｔ２、Ｔ５、Ｔ８までのソース層４１、ＢＳＬの抵抗の上昇を抑制することができる。
【0075】
（第２実施形態）
図９は、第２実施形態による半導体装置１のソース線４１、電源線４２、および、コンタクトＣＣ１を示す模式平面図である。第２実施形態は、金属層４０（ソース線４１および電源線４２）の平面形状において異なるが、その他の構成については第１実施形態の構成と同様でよい。
図９は、第２実施形態による半導体装置１のソース線４１、電源線４２、および、コンタクトＣＣ１を示す模式平面図である。第２実施形態は、金属層４０（ソース線４１および電源線４２）の平面形状において異なるが、その他の構成については第１実施形態の構成と同様でよい。
【0076】
第２実施形態では、ソース線４１ａの平面形状において、ソース線４１ａのＸ方向の幅がコンタクトＣＣ１から離れるに従って広がるように、ソース線４１ａの辺Ｓ１および辺Ｓ２はＹ方向に対して傾斜している。一方、電源線４２ｂの平面形状において、電源線４２ｂのＸ方向の幅がコンタクトＣＣ１から離れるに従って狭まるように、電源線４２ｂの辺Ｓ３および辺Ｓ４はＹ方向に対して傾斜している。よって、電源線４２ｂのＸ方向の幅は、コンタクトＣＣ２から離れるに従って、幅Ｈ１、幅Ｈ２、幅Ｈ３の順で狭くなる。なお、他のソース線４１ｂ等はソース線４１ａと同様の平面形状を有する。他の電源線４２ａおよび電源線４２ｃ等は、電源線４２ｂと同様の平面形状を有する。
【0077】
このように、ソース線４１と電源線４２とは、互いに相補の平面形状を有し、Ｘ方向に互い違いに接触しないように配置されている。
【0078】
コンタクトＣＣ１からＹ方向に離れるに従って、コンタクトＣＣ１からの抵抗が大きくなり、電圧降下が増大する。従って、コンタクトＣＣ１から線分Ｅ２までの抵抗成分ＲＲ２は、コンタクトＣＣ１から線分Ｅ１までの抵抗成分ＲＲ１よりも高い。コンタクトＣＣ１から線分Ｅ３までの抵抗成分ＲＲ３は、コンタクトＣＣ１から線分Ｅ２までの抵抗成分ＲＲ２よりも高い。一方、ソース線４１のＸ方向の幅はコンタクトＣＣ１から離れるに従って広がっている。よって、線分Ｅ１におけるソース線４１ａ、４１ｂから点Ｔ２までのソース層４１、ＢＳＬの抵抗成分ＲＨ１は、線分Ｅ２におけるソース線４１ａ、４１ｂから点Ｔ５までのソース層４１、ＢＳＬの抵抗成分ＲＨ２それより高くなる。線分Ｅ２におけるソース線４１ａ、４１ｂから点Ｔ５までの半導体ソース層ＢＳＬの抵抗成分ＲＨ２は、線分Ｅ３におけるソース線４１ａ、４１ｂから点Ｔ８までの半導体ソース層ＢＳＬの抵抗成分ＲＨ３より高くなる。これにより、コンタクトＣＣ１から点Ｔ１～Ｔ９までのそれぞれのソース層４１、ＢＳＬの抵抗（ＲＲ１＋ＲＨ１、ＲＲ２＋ＲＨ２、ＲＲ３＋ＲＨ３）のばらつきが抑制され得る。
【0079】
図１０は、ソース層４１、ＢＳＬの抵抗と点Ｔ１～Ｔ９の位置との関係を表すグラフである。グラフＧＥ１～ＧＥ３の横軸は線分Ｅ１～Ｅ３上の点Ｔ１～Ｔ９の位置を示し、縦軸はソース層４１、ＢＳＬの抵抗値を示す。
【0080】
図１０のグラフＧＥ１は、線分Ｅ１（点Ｔ１～Ｔ３）におけるソース層４１、ＢＳＬの抵抗の変化を示している。
【0081】
第１実施形態と同様に、ソース線４１ａから近い点Ｔ１およびソース線４１ｂから近い点Ｔ３における抵抗成分ＲＨ１は比較的小さい。よって、点Ｔ１、Ｔ３におけるソース層４１、ＢＳＬの抵抗（ＲＲ１＋ＲＨ１）は、抵抗成分ＲＲ１に近く、比較的低い抵抗値を示す。一方、点Ｔ１よりもソース線４１ａから遠く、かつ、点Ｔ３よりもソース線４１ｂから遠い点Ｔ２における抵抗成分ＲＨ１は点Ｔ１、Ｔ３におけるそれよりも大きくなる。よって、点Ｔ２におけるソース層４１、ＢＳＬの抵抗（ＲＲ１＋ＲＨ１）は、点Ｔ１、Ｔ３のそれよりも高くなる。よって、グラフＧＥ１は、図８のＧＥ１と同様の傾向を有し、ソース層４１、ＢＳＬの抵抗（ＲＲ１＋ＲＨ１）は、点Ｔ１、Ｔ３において抵抗成分ＲＲ１に近く、点Ｔ２において最大値（ＲＲ１＋ＲＨ１）を有するような曲線となる。尚、抵抗成分ＲＲ１は、第１実施形態の抵抗成分ＲＲ１と同じである。
【0082】
グラフＧＥ２は、図９のコンタクトＣＣ１から点Ｔ４～Ｔ６までのソース層４１、ＢＳＬの抵抗を示す。
【0083】
ここで、図９に示すように、線分Ｅ２におけるソース線４１ａまたは４１ｂの端から点Ｔ５までの幅Ｈ２は、線分Ｅ１におけるソース線４１ａまたは４１ｂの端から点Ｔ２までの幅Ｈ１よりも狭い。したがって、線分Ｅ２におけるソース線４１ａまたは４１ｂの端から点Ｔ５までのソース層４１、ＢＳＬの抵抗成分ＲＨ２は、線分Ｅ１におけるソース線４１ａまたは４１ｂの端から点Ｔ２までのソース層４１、ＢＳＬの抵抗成分ＲＨ１よりも小さくなる。即ち、点Ｔ５におけるソース層４１、ＢＳＬの抵抗成分ＲＨ２の最大値は、幅Ｈ２と幅Ｈ１との差に対応する抵抗成分ｄＲＨ２だけ、点Ｔ２における抵抗成分ＲＨ１の最大値より小さくなる。よって、点Ｔ５におけるソース層４１、ＢＳＬの抵抗（ＲＲ２＋ＲＨ２）は、点Ｔ４、Ｔ６のそれよりも高くなるものの、点Ｔ２における抵抗（ＲＲ１＋ＲＨ１）とさほど変わらない。尚、抵抗成分ＲＲ２は、第１実施形態の抵抗成分ＲＲ２と同じであり、抵抗成分ＲＲ１＋ｄＲＲ２である。
【0084】
グラフＧＥ３は、図９のコンタクトＣＣ１から点Ｔ７～Ｔ９までのソース層４１、ＢＳＬの抵抗を示す。
【0085】
ここで、図９に示すように、線分Ｅ３におけるソース線４１ａまたは４１ｂの端から点Ｔ８までの幅Ｈ３は、幅Ｈ１、Ｈ２よりも狭い。したがって、線分Ｅ３におけるソース線４１ａまたは４１ｂの端から点Ｔ８までのソース層４１、ＢＳＬの抵抗成分ＲＨ３は、抵抗成分ＲＨ１、ＲＨ２よりも小さくなる。例えば、点Ｔ８におけるソース層４１、ＢＳＬの抵抗成分ＲＨ３の最大値は、幅Ｈ３と幅Ｈ１との差に対応する抵抗成分ｄＲＨ３だけ、点Ｔ１における抵抗成分ＲＨ１の最大値より小さくなる。よって、点Ｔ８におけるソース層４１、ＢＳＬの抵抗（ＲＲ３＋ＲＨ３）最大値は、点Ｔ７、Ｔ９のそれよりも高くなるものの、点Ｔ１、Ｔ２における抵抗（ＲＲ１＋ＲＨ１またはＲＲ２＋ＲＨ２）の最大値とさほど変わらない。尚、抵抗成分ＲＲ３は、第１実施形態の抵抗成分ＲＲ３と同じであり、抵抗成分ＲＲ１＋ｄＲＲ３である。
【0086】
このように、第２実施形態によれば、ソース線４１の幅は、コンタクトＣＣ１（セルソースドライバ）の近傍で狭く、コンタクトＣＣ１から遠方になるにしたがって広くなっている。これにより、点Ｔ２、Ｔ５、Ｔ８はコンタクトＣＣ１からＹ方向の距離において互いに相違するものの、コンタクトＣＣ１から点Ｔ２、Ｔ５、Ｔ８までのソース層４１、ＢＳＬの抵抗は、さほど変わらず、あるいは、ほぼ等しくすることも可能である。これにより、ソース層４１、ＢＳＬの任意の位置における電圧のばらつきを抑制することができる。
【0087】
第２実施形態のその他の構成は、第１実施形態の構成と同様でよい。従って、第２実施形態は、第１実施形態の効果も得ることができる。
【0088】
（第３実施形態）
図１１は、第３実施形態による半導体装置１のソース線４１、電源線４２、および、コンタクトＣＣ１を示す模式平面図である。第３実施形態は、金属層４０（ソース線４１および電源線４２）の平面形状において第１実施形態の構成と異なる。また、第３実施形態は、ソース線４１の両端部にコンタクトＣＣ１を備えている点で第１実施形態と異なる。
図１１は、第３実施形態による半導体装置１のソース線４１、電源線４２、および、コンタクトＣＣ１を示す模式平面図である。第３実施形態は、金属層４０（ソース線４１および電源線４２）の平面形状において第１実施形態の構成と異なる。また、第３実施形態は、ソース線４１の両端部にコンタクトＣＣ１を備えている点で第１実施形態と異なる。
【0089】
第３実施形態では、ソース線４１ａは、Ｙ方向の両端部において、それぞれコンタクトＣＣ１（セルソースドライバ）に接続されている。また、ソース線４１ａの平面形状において、ソース線４１ａのＸ方向の幅がＹ方向の両端部から中央部へいくに従って広がっている。従って、ソース線４１ａのＸ方向の幅は、長手方向（Ｙ方向）の中央部分において最も広くなっている。なお、線分Ｅ１および線分Ｅ３における、ソース線４１ａのＸ方向の幅は同じでよい。また、ソース線４１ａとソース線４１ｂとは、同様の平面形状を有する。
【0090】
一方、電源線４２ｂのＸ方向の幅は、電源線４２ｂのＹ方向の両端部（コンタクトＣＣ１または電源線４３）から中央部へいくに従って狭まっている。従って、電源線４２ｂのＸ方向の幅は、長手方向（Ｙ方向）の中央部分において最も狭くなっている。例えば、電源線４２ｂの中央部の幅Ｈ２は、その両端部の幅Ｈ１および幅Ｈ３よりも狭くなっている。なお、線分Ｅ１および線分Ｅ３における、電源線４２ｂのＸ方向の幅は同じでよい。また、電源線４２ａ～４２ｃは、同様の平面形状を有する。なお、電源線４２ａおよび電源線４２ｃは、電源線４２ｂと同様の平面形状を有する。このように、ソース線４１と電源線４２とは、互い相補の平面形状を有し、Ｘ方向に互い違いに接触しないように配置されている。
【0091】
ソース線４１ａの平面形状において、ソース線４１ａのＸ方向の幅が、コンタクトＣＣ１からＹ方向へ離れるにしたがって広がり、かつ、中央部分で最も広くなるように、ソース線４１ａの辺Ｓ１および辺Ｓ５が、Ｙ方向に対して傾斜している。また、電源線４２ｂの平面形状において、電源線４２ｂのＸ方向の幅が、幅Ｈ１および幅Ｈ３が最も広く、幅Ｈ２が最も狭くなるように、電源線４２ｂの辺Ｓ２および辺Ｓ６がＹ方向に対して傾斜している。
【0092】
ソース線４１ａ、４１ｂのＹ方向の両端にあるコンタクトＣＣ１からＹ方向に離れるに従って、コンタクトＣＣ１からの抵抗が大きくなり、電圧降下が増大する。従って、コンタクトＣＣ１から線分Ｅ２までのソース線４１ａ、４１ｂの抵抗成分ＲＲ２は、コンタクトＣＣ１から線分Ｅ１、Ｅ３までの抵抗成分ＲＲ１よりも高い。一方、ソース線４１ａ、４１ｂのＸ方向の幅は両端のコンタクトＣＣ１から離れるに従って広がっている。よって、線分Ｅ１、Ｅ３におけるソース線４１ａ、４１ｂから点Ｔ２、Ｔ８までの半導体ソース層ＢＳＬの抵抗成分ＲＨ１，ＲＨ３は、線分Ｅ２におけるソース線４１ａ、４１ｂから点Ｔ５までの抵抗成分ＲＨ２より高くなる。
【0093】
ソース線４１ａ、４１ｂは長手方向の両端部にコンタクトＣＣ１を有する。従って、ソース線４１ａ、４１ｂの長手方向の中間部が最もコンタクトＣＣ１から遠くなり、この中央部においてソース層４１、ＢＳＬの抵抗が最大となる。よって、第３実施形態では、ソース線４１ａ、４１ｂの中央部の線分Ｅ２において、コンタクトＣＣ１からソース層４１、ＢＳＬまでの抵抗（ＲＲ２＋ＲＨ２）を低下させることによって、コンタクトＣＣ１から点Ｔ１～Ｔ９までのそれぞれのソース層４１、ＢＳＬの抵抗のばらつきが抑制され得る。
【0094】
図１２は、ソース層４１、ＢＳＬの抵抗と点Ｔ１～Ｔ９の位置との関係を表すグラフである。グラフＧＥ１～ＧＥ３の横軸は線分Ｅ１～Ｅ３上の点Ｔ１～Ｔ９の位置を示し、縦軸はソース層４１、ＢＳＬの抵抗値を示す。
【0095】
グラフＧＥ１は、線分Ｅ１（点Ｔ１～Ｔ３）におけるソース層４１、ＢＳＬの抵抗の変化を示している。第３実施形態の線分Ｅ１におけるソース層４１、ＢＳＬの抵抗は、第２実施形態の線分Ｅ１におけるソース層４１、ＢＳＬの抵抗（図１０のグラフＧＥ１）と同様であるため詳細な説明は省略する。
【0096】
グラフＧＥ２は、線分Ｅ２（点Ｔ４～Ｔ６）におけるソース層４１、ＢＳＬの抵抗の変化を示している。第３実施形態の線分Ｅ２におけるソース層４１、ＢＳＬの抵抗の変化は、第２実施形態の線分Ｅ２におけるソース層４１、ＢＳＬの抵抗の変化（図１０のグラフＧＥ２）とほぼ同様である。ただし、第３実施形態では、ソース線４１ａの両端部にコンタクトＣＣ１が設けられているので、コンタクトＣＣ１から点Ｔ４～Ｔ６までのソース層４１、ＢＳＬの抵抗または電圧降下は、第２実施形態の点Ｔ４～Ｔ６におけるソース層４１、ＢＳＬの抵抗または電圧降下よりも小さくすることができる。
【0097】
グラフＧＥ３は、図１１のコンタクトＣＣ１から点Ｔ７～Ｔ９までのソース層４１、ＢＳＬの抵抗を示す。第３実施形態においては、ソース線４１ａ、４１ｂの両端部においてコンタクトＣＣ１が設けられている。ソース線４１ａ、４１ｂの上端側のコンタクトＣＣ１から線分Ｅ１までの距離、および、ソース線４１ａ、４１ｂの下端側のコンタクトＣＣ１から線分Ｅ３までの距離はいずれも距離Ｒ１で等しい。また、幅Ｈ１と幅Ｈ３はほぼ同じである。従って、ソース線４１ａ、４１ｂから点Ｔ１～Ｔ３からまでの距離は、ソース線４１ａ、４１ｂから点Ｔ７～Ｔ９までの距離とそれぞれほぼ等しい。よって、コンタクトＣＣ１から点Ｔ７～Ｔ９までのソース層４１、ＢＳＬの抵抗（ＲＲ１＋ＲＬ３）は、コンタクトＣＣ１から点Ｔ１～Ｔ３までのソース層４１、ＢＳＬの抵抗（ＲＲ１＋ＲＬ１）とほぼ等しくなる。よって、図１２のグラフＧＥ１およびＧＥ３は同様の傾向を示す。
【0098】
このように、第３実施形態によれば、ソース線４１の両端部においてコンタクトＣＣ１が設けられている。よって、ソース線４１は、その両端部においてセルソースドライバに接続され、ソース層４１、ＢＳＬにおけるセルソース電圧の電圧降下を低下させることができる。また、ソース線４１の両端の幅Ｈ１およびＨ３は互いにほぼ同じである。これにより、コンタクトＣＣ１から電源線４２の一端の点Ｔ１～Ｔ３までのソース層４１、ＢＳＬの抵抗（ＲＲ１＋ＲＨ１）は、コンタクトＣＣ１から電源線４２の他端の点Ｔ７～Ｔ９までのソース層４１、ＢＳＬの抵抗（ＲＲ１＋ＲＨ３）とほぼ等しくなる。
【0099】
また、ソース線４１の幅は、その長手方向の両端にあるコンタクトＣＣ１の近傍で狭く、コンタクトＣＣ１から離れて中心部に近づくに従って次第に広くなっている。これにより、ソース線４１の中心部における抵抗成分ＲＨ２は、ソース線４１の両端部における抵抗成分ＲＨ１、ＲＨ３に比べて低くなる。よって、点Ｔ５はコンタクトＣＣ１からＹ方向の距離において点Ｔ２、Ｔ８と相違するものの、コンタクトＣＣ１から点Ｔ５までのソース層４１、ＢＳＬの抵抗は、コンタクトＣＣ１から点Ｔ２、Ｔ８までのソース層４１、ＢＳＬの抵抗とさほど変わらず、あるいは、ほぼ等しくすることも可能である。これにより、ソース層４１、ＢＳＬの任意の位置における電圧のばらつきを抑制することができる。
【0100】
第３実施形態のその他の構成は、第１実施形態の構成と同様でよい。従って、第３実施形態は、第１実施形態の効果も得ることができる。
【0101】
図１３は、上記実施形態のいずれかを適用した半導体装置の構成例を示すブロック図である。半導体装置１は、例えば、データを不揮発に記憶することが可能なＮＡＮＤ型フラッシュメモリ等の半導体記憶装置１００ａであり、外部のメモリコントローラ１００２によって制御される。半導体記憶装置１００ａとメモリコントローラ１００２との間の通信は、例えばＮＡＮＤインターフェイス規格をサポートしている。
【0102】
図１３に示すように、半導体記憶装置１００ａは、例えばメモリセルアレイＭＣＡ、コマンドレジスタ１０１１、アドレスレジスタ１０１２、シーケンサ１０１３、ドライバモジュール１０１４、ロウデコーダモジュール１０１５、及びセンスアンプモジュール１０１６を備えている。
【0103】
メモリセルアレイＭＣＡは、複数のブロックＢＬＫ（０）～ＢＬＫ（ｎ）（ｎは１以上の整数）を含んでいる。ブロックＢＬＫは、データを不揮発に記憶することが可能な複数のモリセルの集合であり、例えばデータの消去単位として使用される。また、メモリセルアレイＭＣＡには、複数のビット線及び複数のワード線が設けられる。各メモリセルは、例えば１本のビット線と１本のワード線とに関連付けられている。メモリセルアレイＭＣＡの詳細な構成については後述する。
【0104】
コマンドレジスタ１０１１は、半導体記憶装置１００ａがメモリコントローラ１００２から受信したコマンドＣＭＤを保持する。コマンドＣＭＤは、例えばシーケンサ１０１３に読み出し動作、書き込み動作、消去動作等を実行させる命令を含んでいる。
【0105】
アドレスレジスタ１０１２は、半導体記憶装置１００ａがメモリコントローラ１００２から受信したアドレス情報ＡＤＤを保持する。アドレス情報ＡＤＤは、例えばブロックアドレスＢＡ、ページアドレスＰＡ、及びカラムアドレスＣＡを含んでいる。例えば、ブロックアドレスＢＡ、ページアドレスＰＡ、及びカラムアドレスＣＡは、それぞれブロックＢＬＫ、ワード線、及びビット線の選択に使用される。
【0106】
シーケンサ１０１３は、半導体記憶装置１００ａ全体の動作を制御する。例えば、シーケンサ１０１３は、コマンドレジスタ１０１１に保持されたコマンドＣＭＤに基づいて、ドライバモジュール１０１４、ロウデコーダモジュール１０１５、及びセンスアンプモジュール１０１６等を制御して、読み出し動作、書き込み動作、消去動作等を実行する。
【0107】
ドライバモジュール１０１４は、読み出し動作、書き込み動作、消去動作等で使用される電圧を生成する。そして、ドライバモジュール１０１４は、例えばアドレスレジスタ１０１２に保持されたページアドレスＰＡに基づいて、選択されたワード線に対応する信号線に生成した電圧を印加する。
【0108】
ロウデコーダモジュール１０１５は、複数のロウデコーダを備える。ロウデコーダは、アドレスレジスタ１０１２に保持されたブロックアドレスＢＡに基づいて、対応するメモリセルアレイＭＣＡ内の１つのブロックＢＬＫを選択する。そして、ロウデコーダは、例えば選択されたワード線に対応する信号線に印加された電圧を、選択されたブロックＢＬＫ内の選択されたワード線に転送する。
【0109】
センスアンプモジュール１０１６は、書き込み動作において、メモリコントローラ１００２から受信した書き込みデータＤＡＴに応じて、各ビット線に所望の電圧を印加する。また、センスアンプモジュール１０１６は、読み出し動作において、ビット線の電圧に基づいてメモリセルに記憶されたデータを判定し、判定結果を読み出しデータＤＡＴとしてメモリコントローラ１００２に転送する。
【0110】
以上で説明した半導体記憶装置１００ａ及びメモリコントローラ１００２は、それらの組み合わせにより１つの半導体装置を構成しても良い。このような半導体装置としては、例えばＳＤＴＭカードのようなメモリカードや、ＳＳＤ（solid state drive）等が挙げられる。
【0111】
図１４は、メモリセルアレイＭＣＡの回路構成の一例を示す回路図である。メモリセルアレイＭＣＡに含まれた複数のブロックＢＬＫのうち１つのブロックＢＬＫが抽出されている。図１４に示すように、ブロックＢＬＫは、複数のストリングユニットＳＵ（０）～ＳＵ（ｋ）（ｋは１以上の整数）を含んでいる。
【0112】
各ストリングユニットＳＵは、ビット線ＢＬ（０）～ＢＬ（ｍ）（ｍは１以上の整数）にそれぞれ関連付けられた複数のＮＡＮＤストリングＮＳを含んでいる。各ＮＡＮＤストリングＮＳは、例えばメモリセルトランジスタＭＴ（０）～ＭＴ（１５）、並びに選択トランジスタＳＴ（１）及びＳＴ（２）を含んでいる。メモリセルトランジスタＭＴは、制御ゲート及び電荷蓄積層を含み、データを不揮発に保持する。選択トランジスタＳＴ（１）及びＳＴ（２）のそれぞれは、各種動作時におけるストリングユニットＳＵの選択に使用される。
【0113】
各ＮＡＮＤストリングＮＳにおいて、メモリセルトランジスタＭＴ（０）～ＭＴ（１５）は、直列接続される。選択トランジスタＳＴ（１）のドレインは、関連付けられたビット線ＢＬに接続され、選択トランジスタＳＴ（１）のソースは、直列接続されたメモリセルトランジスタＭＴ（０）～ＭＴ（１５）の一端に接続される。選択トランジスタＳＴ（２）のドレインは、直列接続されたメモリセルトランジスタＭＴ（０）～ＭＴ（１５）の他端に接続される。選択トランジスタＳＴ（２）のソースは、ソース線ＳＬに接続される。
【0114】
同一のブロックＢＬＫにおいて、メモリセルトランジスタＭＴ（０）～ＭＴ（１５）の制御ゲートは、それぞれワード線ＷＬ（０）～ＷＬ（７）に共通接続される。ストリングユニットＳＵ（０）～ＳＵ（ｋ）内のそれぞれの選択トランジスタＳＴ（１）のゲートは、それぞれ選択ゲート線ＳＧＤ（０）～ＳＧＤ（ｋ）に共通接続される。選択トランジスタＳＴ（２）のゲートは、選択ゲート線ＳＧＳに共通接続される。
【0115】
以上で説明したメモリセルアレイＭＣＡの回路構成において、ビット線ＢＬは、各ストリングユニットＳＵで同一のカラムアドレスが割り当てられたＮＡＮＤストリングＮＳによって共有される。ソース線ＳＬは、例えば複数のブロックＢＬＫ間で共有される。
【0116】
１つのストリングユニットＳＵ内で共通のワード線ＷＬに接続された複数のメモリセルトランジスタＭＴの集合は、例えばセルユニットＣＵと称される。例えば、それぞれが１ビットデータを記憶するメモリセルトランジスタＭＴを含むセルユニットＣＵの記憶容量が、「１ページデータ」として定義される。セルユニットＣＵは、メモリセルトランジスタＭＴが記憶するデータのビット数に応じて、２ページデータ以上の記憶容量を有し得る。
【0117】
尚、本実施形態に係る半導体記憶装置１００ａが備えるメモリセルアレイＭＣＡは、以上で説明した回路構成に限定されない。例えば、各ＮＡＮＤストリングＮＳが含むメモリセルトランジスタＭＴ並びに選択トランジスタＳＴ（１）及びＳＴ（２）の個数は、それぞれ任意の個数に設計され得る。各ブロックＢＬＫが含むストリングユニットＳＵの個数は、任意の個数に設計され得る。
【0118】
（変形例）
図１５は、半導体記憶装置１００ａの他の構成例を示す断面図である。半導体記憶装置１００ａは、メモリセルアレイを有するメモリチップＣＨ２と、ＣＭＯＳ回路を有するコントローラチップＣＨ１とを備えている。メモリチップＣＨ２とコントローラチップＣＨ１とは、貼合面Ｂ１において貼合されており、貼合面において接合された配線２４、３４を介して互いに電気的に接続されている。図１５では、コントローラチップＣＨ１上にメモリチップＣＨ２が搭載された状態を示している。
図１５は、半導体記憶装置１００ａの他の構成例を示す断面図である。半導体記憶装置１００ａは、メモリセルアレイを有するメモリチップＣＨ２と、ＣＭＯＳ回路を有するコントローラチップＣＨ１とを備えている。メモリチップＣＨ２とコントローラチップＣＨ１とは、貼合面Ｂ１において貼合されており、貼合面において接合された配線２４、３４を介して互いに電気的に接続されている。図１５では、コントローラチップＣＨ１上にメモリチップＣＨ２が搭載された状態を示している。
【0119】
メモリチップＣＨ２のメモリセルアレイＭＣＡの構成およびＣＭＯＳ回路の構成は、上記実施形態のそれらの構成とそれぞれ同様でよい。
【0120】
本実施形態では、メモリチップＣＨ２とコントローラチップＣＨ１とは個別に形成され、貼合面Ｂ１で貼合されている。
【0121】
コントローラチップＣＨ１において、トランジスタＴｒの上方には、ビア３２、配線３３、３４が設けられている。配線３３、３４は、層間絶縁膜３５内において多層配線構造を構成する。配線３４は、層間絶縁膜３５内に埋め込まれ、層間絶縁膜３５の表面にほぼ面一に露出されている。配線３３、３４は、トランジスタＴｒ等に電気的に接続される。ビア３２、配線３３、３４には、例えば、銅、タングステン等の低抵抗金属が用いられる。層間絶縁膜３５は、トランジスタＴｒ、ビア３２、配線３３、３４を被覆し保護する。層間絶縁膜３５には、例えば、シリコン酸化膜等の絶縁膜が用いられる。
【0122】
メモリチップＣＨ２において、メモリセルアレイＭＣＡの下方には、ビア２８、配線２３、２４が設けられている。配線２３、２４は、層間絶縁膜２５内において多層配線構造を構成する。配線２４は、層間絶縁膜２５内に埋め込まれ、層間絶縁膜２５の表面にほぼ面一に露出されている。配線２３、２４は、柱状部ＣＬの半導体ボディ２１０等に電気的に接続される。ビア２８、配線２３、２４には、例えば、銅、タングステン等の低抵抗金属が用いられる。層間絶縁膜２５は、積層体２０、ビア２８、配線２３、２４を被覆し保護する。層間絶縁膜２５には、例えば、シリコン酸化膜等の絶縁膜が用いられる。
【0123】
層間絶縁膜２５と層間絶縁膜３５とは貼合面Ｂ１において貼合しており、配線２４と配線３４も貼合面Ｂ１において略面一で接合している。これにより、メモリチップＣＨ２とコントローラチップＣＨ１とは、配線２４，３４を介して電気的に接続される。
【0124】
このように、本実施形態は、メモリチップＣＨ２とコントローラチップＣＨ１とを貼合した半導体装置に適用することもできる。
【0125】
（第４実施形態）
図１６は、第４実施形態に係る半導体装置１の構成例を示す平面図である。図１６は、メモリチップＣＨ２全体の平面を示している。図１７および図１８は、第４実施形態に係る半導体装置１の構成例を示す断面図である。図１７は、図１６の１７－１７線に沿った断面を示し、図１８は、図１６の１８－１８線に沿った断面を示す。図１９は、第４実施形態に係る半導体装置１の構成例を示す斜視図である。
図１６は、第４実施形態に係る半導体装置１の構成例を示す平面図である。図１６は、メモリチップＣＨ２全体の平面を示している。図１７および図１８は、第４実施形態に係る半導体装置１の構成例を示す断面図である。図１７は、図１６の１７－１７線に沿った断面を示し、図１８は、図１６の１８－１８線に沿った断面を示す。図１９は、第４実施形態に係る半導体装置１の構成例を示す斜視図である。
【0126】
第４実施形態では、スリットＳＴ（ＬＩ）が、ソース配線ＬＩで構成されている。図１６に示すように、ソース配線ＬＩは、Ｚ方向から見た平面視において、ソース線４１および電源線４２、４３に対して交差方向（例えば、ほぼ直交方向、Ｘ方向）に延伸している。ソース配線ＬＩは、Ｘ方向において、４つに分割されており、メモリセルアレイＭＣＡの４つのプレーンに対応している。Ａｃｃ４は、コンタクトＣＣ４が設けられている領域である。Ａｃｃ１２は、コンタクトＣＣ１、ＣＣ２が設けられている領域である。メモリチップＣＨ２の外縁には、外部からのクラックや剥がれを抑制するために、エッジシールＥＳが設けられている。
【0127】
図１７に示すように、ソース配線ＬＩは、スリットの内壁にシリコン酸化膜等の絶縁膜を被覆し、さらに絶縁膜の内側に導電材料を埋め込んだ構成を有する。ソース配線ＬＩは、その一端が半導体ソース層ＢＳＬに接続され、他端が他の配線に接続されている。これにより、ソース配線ＬＩは、半導体ソース層ＢＳＬを介してソース線４１にソース電圧を供給することができる。
【0128】
本実施形態では、図１８に示すように、第２面Ｆ２側において、ソース線４１と電源線４２とがＸ方向に交互に配列されている。ソース線４１および電源線４２のそれぞれは、図１６および図１７に示すように、Ｙ方向に互いに略平行に延伸している。ソース線４１は、コンタクトＣＣ３によって半導体ソース層ＢＳＬに電気的に接続されている。
【0129】
ここで、ソース配線ＬＩは、Ｚ方向から見た平面視において、ソース線４１および電源線４２に対して交差方向（例えば、ほぼ直交方向）に延伸している。即ち、ソース配線ＬＩは、Ｚ方向から見た平面視において、ソース線４１および電源線４２の配列方向（Ｘ方向）に延伸している。また、ソース配線ＬＩは、Ｚ方向から見た平面視において、ソース線４１および電源線４２の延伸方向（Ｙ方向）に交互に配列されている。
【0130】
図１７に示すように、ソース線４１の延伸方向（Ｙ方向）においては、ソース線４１の隣に電源線４２は設けられていないので、隣接するコンタクトＣＣ３間の間隔を狭めることができる。隣接するコンタクトＣＣ３間の間隔を狭くすることによって、ソース線４１と半導体ソース層ＢＳＬとの接触抵抗を低減させることができる。これにより、半導体ソース層ＢＳＬの抵抗は、隣接するコンタクトＣＣ３間の間隔を調節することによって、低下させることができる。
【0131】
一方、図１８および図１９に示すように、ソース線４１および電源線４２の配列方向（Ｘ方向）においては、ソース線４１の両側には、電源線４２が隣接して設けられているため、隣接するソース線４１間の間隔を狭めることには限度がある。よって、Ｘ方向においては、隣接するソース線４１間の間隔またはコンタクトＣＣ３間の間隔の調整では、ソース線４１と半導体ソース層ＢＳＬとの接触抵抗を低減させること困難となる。
【0132】
そこで、第４実施形態では、ソース配線ＬＩは、Ｚ方向から見た平面視において、ソース線４１および電源線４２に対して交差方向（例えば、ほぼ直交方向）に延伸している。これにより、図１８に示すように、Ｘ方向においては、ソース配線ＬＩが半導体ソース層ＢＳＬの底面全体に亘って接触している。Ｘ方向に隣接するコンタクトＣＣ３は、半導体ソース層ＢＳＬだけなく、その下のソース配線ＬＩを介して電気的に接続される。よって、Ｘ方向に隣接するコンタクトＣＣ３の抵抗が低減される。即ち、第４実施形態によれば、半導体ソース層ＢＳＬの抵抗は、Ｙ方向においては、コンタクトＣＣ３間の間隔を狭めることによって低減し、Ｘ方向においては、ソース配線ＬＩによって半導体ソース層ＢＳＬの抵抗を低減させている。これにより、半導体ソース層ＢＳＬの抵抗は、ソース線４１が半導体ソース層ＢＳＬの全体に設けられている場合と同程度に低減させることができる。これにより、ソース電圧が意図しない電位に変化することを抑制することができる。
【0133】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
【符号の説明】
【0134】
１ 半導体装置、２ アレイチップ、２ｍ メモリセルアレイ、３ ＣＭＯＳチップ、２０ 積層体、２１ 電極膜、２２ 絶縁膜、２３，２４，３３，３４ 配線、２５，３５ 層間絶縁膜、２８，３２ ビア、２９ コンタクト、３０ 基板、３１ トランジスタ、４０ 金属層、４１ ソース線、４２，４３ 電源線、５０ ボンディングパッド、ＢＳＬ 半導体ソース層、ＣＣ１～４ コンタクト、Ｅ１～Ｅ３ 線分
【図1】
【図2】
【図3】
【図4】
【図5】
【図6A】
【図6B】
【図6C】
【図6D】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】