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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2023164297
(43)【公開日】2023-11-10
(54)【発明の名称】イメージセンサー
(51)【国際特許分類】
H01L 27/146 20060101AFI20231102BHJP
【ＦＩ】
H01L27/146 A
【審査請求】未請求
【請求項の数】20
【出願形態】ＯＬ
(21)【出願番号】P 2023037517
(22)【出願日】2023-03-10
(31)【優先権主張番号】10-2022-0053826
(32)【優先日】2022-04-29
(33)【優先権主張国・地域又は機関】KR
(71)【出願人】
【識別番号】390019839
【氏名又は名称】三星電子株式会社
【氏名又は名称原語表記】Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ．
【住所又は居所原語表記】１２９，Ｓａｍｓｕｎｇ－ｒｏ，Ｙｅｏｎｇｔｏｎｇ－ｇｕ，Ｓｕｗｏｎ－ｓｉ，Ｇｙｅｏｎｇｇｉ－ｄｏ，Ｒｅｐｕｂｌｉｃ ｏｆ Ｋｏｒｅａ
(74)【代理人】
【識別番号】100107766
【弁理士】
【氏名又は名称】伊東 忠重
(74)【代理人】
【識別番号】100070150
【弁理士】
【氏名又は名称】伊東 忠彦
(74)【代理人】
【識別番号】100135079
【弁理士】
【氏名又は名称】宮崎 修
(72)【発明者】
【氏名】金 淨惠
(72)【発明者】
【氏名】金 東▲ひょん▼
(72)【発明者】
【氏名】金 声仁
(72)【発明者】
【氏名】張 敬恩
(72)【発明者】
【氏名】金 宰浩
【テーマコード（参考）】
4M118
【Ｆターム（参考）】
4M118AA05
4M118AA10
4M118AB01
4M118BA14
4M118CA03
4M118CA20
4M118CA22
4M118CA34
4M118CB01
4M118CB13
4M118DD04
4M118DD09
4M118FA06
4M118FA27
4M118FA28
4M118FA33
4M118GB03
4M118GB07
4M118GB09
4M118GB11
4M118GC08
4M118GC14
4M118GD04
4M118HA25
4M118HA30
(57)【要約】
【課題】信号ノイズを減少させることがでるイメージセンサーを提供する。
【解決手段】イメージセンサーを提供する。このイメージセンサーは、基板内に配置されて時計回りに沿って配置される画素を分離する画素分離部、前記画素の中で第１画素は、時計回りに沿って配置される第１乃至第４側壁を含み、前記第１画素上に配置され、前記第１側壁と前記第２側壁に同時に隣接する第１ソースフォロワーゲート電極、前記第１画素で前記基板内に配置され、前記第１側壁と前記第２側壁が出会う第１角に隣接する第１不純物領域、前記第１画素で前記基板内に配置され、前記第２側壁と前記第３側壁が出会う第２角に隣接する第２不純物領域、及び前記第１画素で前記基板内に配置され、前記第１側壁と前記第４側壁が出会う第３角に隣接する第３不純物領域を含み、前記第１乃至第３不純物領域は前記第１ソースフォロワーゲート電極に全て隣接し、前記第２不純物領域と前記第３不純物領域は互いに電気的に連結される。
【選択図】図１
【解決手段】イメージセンサーを提供する。このイメージセンサーは、基板内に配置されて時計回りに沿って配置される画素を分離する画素分離部、前記画素の中で第１画素は、時計回りに沿って配置される第１乃至第４側壁を含み、前記第１画素上に配置され、前記第１側壁と前記第２側壁に同時に隣接する第１ソースフォロワーゲート電極、前記第１画素で前記基板内に配置され、前記第１側壁と前記第２側壁が出会う第１角に隣接する第１不純物領域、前記第１画素で前記基板内に配置され、前記第２側壁と前記第３側壁が出会う第２角に隣接する第２不純物領域、及び前記第１画素で前記基板内に配置され、前記第１側壁と前記第４側壁が出会う第３角に隣接する第３不純物領域を含み、前記第１乃至第３不純物領域は前記第１ソースフォロワーゲート電極に全て隣接し、前記第２不純物領域と前記第３不純物領域は互いに電気的に連結される。
【選択図】図１
【特許請求の範囲】
【請求項1】
基板内に配置されて時計回りに沿って配置される画素を分離する画素分離部と、
前記画素の中で第１画素は時計回りに沿って配置される第１乃至第４側壁を含み、
前記第１画素上に配置され、前記第１側壁と前記第２側壁に同時に隣接する第１ソースフォロワーゲート電極と、
前記第１画素で前記基板内に配置され、前記第１側壁と前記第２側壁が出会う第１角に隣接する第１不純物領域と、
前記第１画素で前記基板内に配置され、前記第２側壁と前記第３側壁が出会う第２角に隣接する第２不純物領域と、
前記第１画素で前記基板内に配置され、前記第１側壁と前記第４側壁が出会う第３角に隣接する第３不純物領域と、を含み、
前記第１乃至第３不純物領域は、前記第１ソースフォロワーゲート電極に全て隣接し、
前記第２不純物領域と前記第３不純物領域は、互いに電気的に連結されるイメージセンサー。
前記画素の中で第１画素は時計回りに沿って配置される第１乃至第４側壁を含み、
前記第１画素上に配置され、前記第１側壁と前記第２側壁に同時に隣接する第１ソースフォロワーゲート電極と、
前記第１画素で前記基板内に配置され、前記第１側壁と前記第２側壁が出会う第１角に隣接する第１不純物領域と、
前記第１画素で前記基板内に配置され、前記第２側壁と前記第３側壁が出会う第２角に隣接する第２不純物領域と、
前記第１画素で前記基板内に配置され、前記第１側壁と前記第４側壁が出会う第３角に隣接する第３不純物領域と、を含み、
前記第１乃至第３不純物領域は、前記第１ソースフォロワーゲート電極に全て隣接し、
前記第２不純物領域と前記第３不純物領域は、互いに電気的に連結されるイメージセンサー。
【請求項2】
前記画素は、前記第１画素から時計回りに配置される第２乃至第４画素をさらに含み、
前記第１乃至第４画素は、第１画素グループをなし、
前記第１画素グループの中心には前記画素分離部が不在する請求項１に記載のイメージセンサー。
前記第１乃至第４画素は、第１画素グループをなし、
前記第１画素グループの中心には前記画素分離部が不在する請求項１に記載のイメージセンサー。
【請求項3】
前記第１乃至第４画素で各々前記画素分離部の側壁に隣接する前記基板に配置され、互いに連結される側面接地領域と、
前記第２乃至第４画素の中でいずれか１つの画素で前記基板の下部面に隣接する下部接地領域と、を含み、
前記下部接地領域は、前記側面接地領域の中で一部と接する請求項２に記載のイメージセンサー。
前記第２乃至第４画素の中でいずれか１つの画素で前記基板の下部面に隣接する下部接地領域と、を含み、
前記下部接地領域は、前記側面接地領域の中で一部と接する請求項２に記載のイメージセンサー。
【請求項4】
前記いずれか１つの画素で配置され、前記基板の下部面に隣接して第１活性領域と第２活性領域を定義する素子分離部と、
前記第１活性領域には前記下部接地領域が配置され、
前記第２活性領域上に配置される選択ゲート電極と、をさらに含む請求項３に記載のイメージセンサー。
前記第１活性領域には前記下部接地領域が配置され、
前記第２活性領域上に配置される選択ゲート電極と、をさらに含む請求項３に記載のイメージセンサー。
【請求項5】
前記第１乃至第４画素で各々配置される伝送ゲート電極と、
前記伝送ゲート電極は、前記第１画素グループの中心に隣接し、
前記第１画素グループの中心で前記基板内に配置される第１共通浮遊拡散領域と、をさらに含む請求項２に記載のイメージセンサー。
前記伝送ゲート電極は、前記第１画素グループの中心に隣接し、
前記第１画素グループの中心で前記基板内に配置される第１共通浮遊拡散領域と、をさらに含む請求項２に記載のイメージセンサー。
【請求項6】
前記第２乃至第４画素の中でいずれか１つで配置され、第１活性領域を定義する素子分離部と、
前記第１活性領域上に並べて配置されるリセットゲート電極及びデュアル変換ゲート電極と、をさらに含み、
前記第１活性領域は、平面的に‘Ｌ’字形状を有する請求項２に記載のイメージセンサー。
前記第１活性領域上に並べて配置されるリセットゲート電極及びデュアル変換ゲート電極と、をさらに含み、
前記第１活性領域は、平面的に‘Ｌ’字形状を有する請求項２に記載のイメージセンサー。
【請求項7】
前記第１画素グループ横に配置され時計回りに配置される第５乃至第８画素を含む第２画素グループと、
前記第２乃至第８画素の中で少なくとも１つの画素で配置される第２ソースフォロワーゲート電極と、
前記第２ソースフォロワーゲート電極に隣接し、互いに離隔される第４乃至第６不純物領域と、をさらに含み、
前記第５及び第６不純物領域は、互いに電気的に連結される請求項２に記載のイメージセンサー。
前記第２乃至第８画素の中で少なくとも１つの画素で配置される第２ソースフォロワーゲート電極と、
前記第２ソースフォロワーゲート電極に隣接し、互いに離隔される第４乃至第６不純物領域と、をさらに含み、
前記第５及び第６不純物領域は、互いに電気的に連結される請求項２に記載のイメージセンサー。
【請求項8】
前記第１ソースフォロワーゲート電極と前記第２ソースフォロワーゲート電極は、互いに電気的に連結される請求項７に記載のイメージセンサー。
【請求項9】
前記第２乃至第４画素の中でいずれか１つの画素に配置される第２ソースフォロワーゲート電極と、
前記第２ソースフォロワーゲート電極に隣接し、互いに離隔される第４乃至第６不純物領域と、をさらに含み、
前記第５及び第６不純物領域は、互いに電気的に連結される請求項２に記載のイメージセンサー。
前記第２ソースフォロワーゲート電極に隣接し、互いに離隔される第４乃至第６不純物領域と、をさらに含み、
前記第５及び第６不純物領域は、互いに電気的に連結される請求項２に記載のイメージセンサー。
【請求項10】
前記第２乃至第４画素の中でいずれか１つの画素で前記基板内に配置される格納領域をさらに含み、
前記格納領域は、デュアル変換トランジスタとリセットトランジスタとの間で連結される請求項２に記載のイメージセンサー。
前記格納領域は、デュアル変換トランジスタとリセットトランジスタとの間で連結される請求項２に記載のイメージセンサー。
【請求項11】
前記第２及び第３不純物領域の間の第１間隔は、前記第１不純物領域と前記第２不純物領域との間の第２間隔より広い請求項１に記載のイメージセンサー。
【請求項12】
前記画素分離部は、
前記基板内に配置される導電分離パターンと、
前記導電分離パターンと前記基板との間に介在される絶縁分離パターンと、
前記導電分離パターン下に配置される埋め込み絶縁パターンと、を含む請求項１に記載のイメージセンサー。
前記基板内に配置される導電分離パターンと、
前記導電分離パターンと前記基板との間に介在される絶縁分離パターンと、
前記導電分離パターン下に配置される埋め込み絶縁パターンと、を含む請求項１に記載のイメージセンサー。
【請求項13】
前記基板は、互いに反対になる第１面と第２面を含み、
前記第１ソースフォロワーゲート電極は、前記基板の前記第１面上に配置され、
前記イメージセンサーは、
前記第１面を覆う層間絶縁膜と、
前記第２面と接する固定電荷膜と、
前記固定電荷膜上のカラーフィルターと、
前記カラーフィルター上のマイクロレンズと、をさらに含む請求項１に記載のイメージセンサー。
前記第１ソースフォロワーゲート電極は、前記基板の前記第１面上に配置され、
前記イメージセンサーは、
前記第１面を覆う層間絶縁膜と、
前記第２面と接する固定電荷膜と、
前記固定電荷膜上のカラーフィルターと、
前記カラーフィルター上のマイクロレンズと、をさらに含む請求項１に記載のイメージセンサー。
【請求項14】
前記第１画素で前記基板上に配置され、前記第１ソースフォロワーゲート電極と離隔される第１伝送ゲート電極と、
前記第１伝送ゲート電極の一側で前記基板内に配置される第１浮遊拡散領域と、をさらに含み、
前記第１伝送ゲート電極の一部は前記基板内に挿入される請求項１に記載のイメージセンサー。
前記第１伝送ゲート電極の一側で前記基板内に配置される第１浮遊拡散領域と、をさらに含み、
前記第１伝送ゲート電極の一部は前記基板内に挿入される請求項１に記載のイメージセンサー。
【請求項15】
前記第１浮遊拡散領域は、前記第３及び第４側壁の端部の間に介在される請求項１に記載のイメージセンサー。
【請求項16】
基板内に配置されて第１乃至第４画素を分離する画素分離部と、
前記第１乃至第４画素で各々前記画素分離部の側壁に隣接する前記基板に配置され、互いに連結される側面接地領域と、
前記第１乃至第４画素の中でいずれか１つの画素で前記基板の下部面に隣接する下部接地領域と、を含み、
前記下部接地領域は、前記側面接地領域の中で一部と接するイメージセンサー。
前記第１乃至第４画素で各々前記画素分離部の側壁に隣接する前記基板に配置され、互いに連結される側面接地領域と、
前記第１乃至第４画素の中でいずれか１つの画素で前記基板の下部面に隣接する下部接地領域と、を含み、
前記下部接地領域は、前記側面接地領域の中で一部と接するイメージセンサー。
【請求項17】
前記第１乃至第４画素の中で他の１つの画素で配置されるソースフォロワーゲート電極と、
前記ソースフォロワーゲート電極に隣接し、前記基板内に配置され、互いに離隔される第１乃至第３不純物領域と、を含み、
前記第２不純物領域と前記第３不純物領域は、互いに電気的に連結される請求項１６に記載のイメージセンサー。
前記ソースフォロワーゲート電極に隣接し、前記基板内に配置され、互いに離隔される第１乃至第３不純物領域と、を含み、
前記第２不純物領域と前記第３不純物領域は、互いに電気的に連結される請求項１６に記載のイメージセンサー。
【請求項18】
第１方向に互いに隣接する第１画素グループと第２画素グループを含む基板と、前記第１及び第２画素グループは、各々時計回りに沿って配置される第１乃至第４画素を含み、
前記基板内に配置され、前記第１乃至第４画素を分離させ、前記第１及び第２画素グループを分離させる画素分離部と、
前記第１及び第２画素グループの各々で前記第１乃至第４画素に各々対応されるように配置される第１乃至第４伝送トランジスタと、
前記第１乃至第４伝送トランジスタは、各々伝送ゲートと浮遊拡散領域を含み、
前記第１及び第２画素グループの各々で前記第１乃至第４画素の中で少なくとも１つの画素に各々配置され、互いに連結されるソースフォロワートランジスタと、を含み、
前記ソースフォロワートランジスタは、各々ソースフォロワーゲート電極とこれに隣接する１つのソース領域と２つのドレイン領域を含み、
前記ソース領域は、前記ソースフォロワーゲート電極の中心に隣接し、
前記ドレイン領域の間の第１間隔は、前記ドレイン領域の中で１つと前記ソース領域との間の第２間隔より広いイメージセンサー。
前記基板内に配置され、前記第１乃至第４画素を分離させ、前記第１及び第２画素グループを分離させる画素分離部と、
前記第１及び第２画素グループの各々で前記第１乃至第４画素に各々対応されるように配置される第１乃至第４伝送トランジスタと、
前記第１乃至第４伝送トランジスタは、各々伝送ゲートと浮遊拡散領域を含み、
前記第１及び第２画素グループの各々で前記第１乃至第４画素の中で少なくとも１つの画素に各々配置され、互いに連結されるソースフォロワートランジスタと、を含み、
前記ソースフォロワートランジスタは、各々ソースフォロワーゲート電極とこれに隣接する１つのソース領域と２つのドレイン領域を含み、
前記ソース領域は、前記ソースフォロワーゲート電極の中心に隣接し、
前記ドレイン領域の間の第１間隔は、前記ドレイン領域の中で１つと前記ソース領域との間の第２間隔より広いイメージセンサー。
【請求項19】
前記第１及び第２画素グループの各々の中心には前記画素分離部が不在する請求項１８に記載のイメージセンサー。
【請求項20】
前記第１乃至第４画素で各々前記画素分離部の側壁に隣接する前記基板に配置され、互いに連結される側面接地領域と、
前記第２乃至第４画素の中でいずれか１つの画素で前記基板の下部面に隣接する下部接地領域と、を含み、
前記下部接地領域は、前記側面接地領域の中で一部と接する請求項１８に記載のイメージセンサー。
前記第２乃至第４画素の中でいずれか１つの画素で前記基板の下部面に隣接する下部接地領域と、を含み、
前記下部接地領域は、前記側面接地領域の中で一部と接する請求項１８に記載のイメージセンサー。
【発明の詳細な説明】
【技術分野】
【0001】
本発明はイメージセンサーに関する。
【背景技術】
【0002】
イメージセンサーは光学映像を電気信号に変換する半導体素子である。前記イメージセンサーはＣＣＤ（Ｃｈａｒｇｅ ｃｏｕｐｌｅｄ ｄｅｖｉｃｅ）型及びＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ ｍｅｔａｌ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型に分類されることができる。前記ＣＭＯＳ型イメージセンサーはＣＩＳ（ＣＭＯＳ ｉｍａｇｅ ｓｅｎｓｏｒ）と略称される。前記ＣＩＳは２次元的に配列された複数の画素を具備する。前記画素の各々はフォトダイオードＰＤ（ｐｈｏｔｏｄｉｏｄｅ）を含む。前記フォトダイオードは入射される光を電気信号に変換する役割をする。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】米国特許第１１，１５２，４０４Ｂ２号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
本発明が解決しようとする課題は信号ノイズを減少させることがでるイメージセンサーを提供することにある。
【課題を解決するための手段】
【0005】
前記課題を達成するための本発明に実施形態によるイメージセンサーは、基板内に配置されて時計回りに沿って配置される画素を分離する画素分離部、前記画素の中で第１画素は時計回りに沿って配置される第１乃至第４側壁を含み、前記第１画素上に配置され、前記第１側壁と前記第２側壁に同時に隣接する第１ソースフォロワーゲート電極、前記第１画素で前記基板内に配置され、前記第１側壁と前記第２側壁が出会う第１角に隣接する第１不純物領域、前記第１画素で前記基板内に配置され、前記第２側壁と前記第３側壁が出会う第２角に隣接する第２不純物領域、及び前記第１画素で前記基板内に配置され、前記第１側壁と前記第４側壁が出会う第３角に隣接する第３不純物領域を含み、前記第１乃至第３不純物領域は前記第１ソースフォロワーゲート電極に全て隣接し、前記第２不純物領域と前記第３不純物領域は互いに電気的に連結される。
【0006】
本発明の一実施形態によるイメージセンサーは基板内に配置されて第１乃至第４画素を分離する画素分離部、前記第１乃至第４画素で各々前記画素分離部の側壁に隣接する前記基板に配置され、互いに連結される側面接地領域、及び前記第１乃至第４画素の中でいずれか１つの画素で前記基板の下部面に隣接する下部接地領域を含み、前記下部接地領域は前記側面接地領域の中で一部と接する。
【0007】
本発明の他の実施形態によるイメージセンサーは第１方向に互いに隣接する第１画素グループと第２画素グループを含む基板、前記第１及び第２画素グループは各々時計回りに沿って配置される第１乃至第４画素を含み、前記基板内に配置され、前記第１乃至第４画素を分離させ、前記第１及び第２画素グループを分離させる画素分離部、前記第１及び第２画素グループの各々で前記第１乃至第４画素に各々対応されるように配置される第１乃至第４伝送トランジスタ、前記第１乃至第４伝送トランジスタは、各々伝送ゲートと浮遊拡散領域を含み、前記第１及び第２画素グループの各々で前記第１乃至第４画素の中で少なくとも１つの画素に各々配置され、互いに連結されるソースフォロワートランジスタを含み、前記ソースフォロワートランジスタは各々ソースフォロワーゲート電極とそれに隣接する１つのソース領域と２つのドレイン領域を含み、前記ソース領域は前記ソースフォロワーゲート電極の中心に隣接し、前記ドレイン領域の間の第１間隔は前記ドレイン領域の中で１つと前記ソース領域間の第２間隔より広い。
【発明の効果】
【0008】
本発明の実施形態によるイメージセンサーではソースフォロワートランジスタがソースフォロワーゲート電極横に配置される１つのソース領域と２つのドレイン領域を有することができる。したがって、１つのソースフォロワートランジスタはソースフォロワートランジスタが並列構造に連結されたように動作されることができる。したがって、ノイズを減少させ、高集積化されたイメージセンサーを提供することができる。また鮮明な画質を具現することができる。
【0009】
また、本発明の実施形態によるイメージセンサーでは画素グループで画素分離部の側壁に位置する側面接地領域を全て連結させ、１つの画素に配置される下部接地領域を利用して他の画素を接地させることによって下部接地領域が占める面積を減少させることができる。したがって、イメージセンサーの高集積化が可能である。
【0010】
また、本発明の実施形態によるイメージセンサーでは基板に不純物でドーピングされた格納領域をデュアル変換トランジスタとリセットトランジスタとの間に連結して、高照度でＦＷＣ（Ｆｕｌｌ Ｗｅｌｌ Ｃａｐａｃｉｔａｎｃｅ）を増加させることができる。
【図面の簡単な説明】
【0011】
【図1】本発明の実施形態によるイメージセンサーの１つの画素平面図である。
【図4】本発明の実施形態によるイメージセンサーの平面図である。
【図7】本発明の実施形態によるイメージセンサーの平面図である。
【図9】本発明の実施形態によるイメージセンサーの平面図である。
【図11】本発明の実施形態によるイメージセンサーの平面図である。
【図13】本発明の実施形態によるイメージセンサーの断面図である。
【発明を実施するための形態】
【0012】
以下、本発明をより具体的に説明するために本発明による実施形態に対して添付図面を参照しながら、より詳細に説明する。本明細書で第１、第２等のような順序を示す用語は同一／類似な機能をする構成を互いに区分するために使用されており、記載されている順序によってその番号が変わることができる。
【0013】
図１は本発明の実施形態によるイメージセンサーの１つの画素平面図である。図２Ａ乃至図２Ｃは図１をＡ－Ａ’線、Ｂ－Ｂ’線、及びＣ－Ｃ’線に沿って各々切断した断面図である。図３は図１のイメージセンサーの回路図である。
【0014】
図１、図２Ａ乃至図２Ｃを参照すれば、本発明によるイメージセンサー１００では基板２が提供される。前記基板２は互いに交差する第１方向Ｄ１と第２方向Ｄ２に沿って二次元的に配列された複数の画素ＰＸを含むことができる。図１では例示的に１つの画素ＰＸを図示している。前記基板２は互いに反対になる第１面２ａと第２面２ｂを含むことができる。光は第２面２ｂを通じて前記基板２内に入射されることができる。前記基板２はシリコン及び／又はゲルマニウムを含む単結晶ウエハやエピタキシャル層又はＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ ｉｎｓｕｌａｔｏｒ）基板であり得る。前記基板２は第１導電型の不純物がドーピングされることができる。前記第１導電型はＰ型であり得る。前記第１導電型の不純物はホウ素であり得る。
【0015】
前記基板２内には前記画素ＰＸを互いに分離及び限定する画素分離部ＤＴＩが配置されることができる。前記画素分離部ＤＴＩは、平面視において網目形状を有することができる。前記画素分離部ＤＴＩは前記基板２と離隔された分離導電パターン１０を含むことができる。前記分離導電パターン１０は前記基板２と異なる屈折率を有する導電物質を含むことができる。前記分離導電パターン１０は、例えば不純物がドーピングされたポリシリコン又は金属を含むことができる。前記画素分離部ＤＴＩは前記分離導電パターン１０と前記基板２との間に介在された分離絶縁パターン１２をさらに含むことができる。前記画素分離部ＤＴＩは分離導電パターン１０下に配置される埋め込み絶縁パターン１４をさらに含むことができる。分離絶縁パターン１２は埋め込み絶縁パターン１４と基板２との間に介在されることができる。前記分離絶縁パターン１２と埋め込み絶縁パターン１４は前記基板２と異なる屈折率を有する絶縁材料を含むことができる。例えば、前記分離絶縁パターン１２と埋め込み絶縁パターン１４は各々シリコン酸化物を含むことができる。前記画素分離部ＤＴＩは前記基板２を貫通することができる。前記画素分離部ＤＴＩは第１面２ａから第２面２ｂに行くほど、幅が小さくなることができる。
【0016】
前記分離導電パターン１０には負のバイアス電圧を印加されることができる。前記分離導電パターン１０は共通バイアスライン役割をすることができる。したがって、前記画素分離部ＤＴＩと接する前記基板２の表面に存在することができる正孔を掴んで暗電流特性を改善させることができる。
【0017】
図示せずが、前記画素分離部ＤＴＩは第２面２ｂから第１面２ａに形成されることができる。この場合、前記画素分離部ＤＴＩは第２面２ｂから第１面２ａに行くほど、幅が小さくなることができる。また、前記画素分離部ＤＴＩは前記分離導電パターン１０を排除することができる。この時、固定電荷膜４０の一部は延長されて分離絶縁パターン１２と基板２との間に介在されることができる。
【0018】
１つの画素ＰＸで前記画素分離部ＤＴＩは時計回りに沿って配置される第１乃至第４側壁ＳＷ１～ＳＷ４を有することができる。第１～第４側壁ＳＷ１～ＳＷ４によって画素ＰＸ内の内部領域Ｖを定義することができる。第１乃至第４側壁ＳＷ１～ＳＷ４は前記分離絶縁パターン１２の外部側壁に該当することができる。第１及び第２側壁ＳＷ１、ＳＷ２が出会うところに第１角ＣＲ１が存在する。第２及び第３側壁ＳＷ２、ＳＷ３が出会うところに第２角ＣＲ２が存在する。第１及び第４側壁ＳＷ１、ＳＷ４が出会うところに第４角ＣＲ４が存在する。図１において、第３及び第４側壁ＳＷ３、ＳＷ４は互いに出会わなく、離隔されることができる。
【0019】
前記基板２内には前記画素分離部ＤＴＩの第１乃至第４側壁ＳＷ１～ＳＷ４に隣接する側面接地領域ＧＮＬが配置されることができる。前記側面接地領域ＧＮＬは前記画素分離部ＤＴＩの第１乃至第４側壁ＳＷ１～ＳＷ４と接することができる。前記側面接地領域ＧＮＬは前記基板２にドーピングされた不純物と同一な第１導電型の不純物がドーピングされて形成され、前記基板２にドーピングされた不純物のドーピング濃度より高い濃度を有することができる。図１乃至図２Ｃに図示されなかったが、側面接地領域ＧＮＬは接地ラインと連結されることができる。
【0020】
１つの画素ＰＸで前記基板２の第１面２ａには第１及び第２活性領域ＡＣＴ１、ＡＣＴ２が配置されることができる。前記第１及び第２活性領域ＡＣＴ１、ＡＣＴ２は前記基板２内で第１面２ａに隣接するように配置される素子分離部ＳＴＩによって限定されることができる。前記素子分離部ＳＴＩはＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）方法で形成されることができる。前記素子分離部ＳＴＩはシリコン酸化膜、シリコン窒化膜、及びシリコン酸化窒化膜の中で少なくとも１つの単一膜又は多重膜構造で形成されることができる。又は素子分離部ＳＴＩは前記基板２にドーピングされた不純物と同一な第１導電型の不純物がドーピングされて形成され、前記基板２にドーピングされた不純物のドーピング濃度より高い濃度を有することができる。前記画素分離部ＤＴＩは素子分離部ＳＴＩを貫通することができる。
【0021】
前記第１活性領域ＡＣＴ１は図３の第１ソースフォロワートランジスタＳ１のための活性領域であり得る。前記第１活性領域ＡＣＴ１は前記画素ＰＸの第１及び第２側壁ＳＷ１、ＳＷ２と第１角ＣＲ１に隣接することができる。図１の平面図で第２活性領域ＡＣＴ２に隣接する前記第１活性領域ＡＣＴ１の一側壁は第１角ＣＲ１の方に陥没されることができる。
【0022】
第１ソースフォロワートランジスタＳ１は第１ソースフォロワーゲート電極ＳＦ１とこれに隣接する第１乃至第３不純物領域ＳＲ、ＤＲ１ＤＲ２を含むことができる。第１ソースフォロワーゲート電極ＳＦ１は前記第１活性領域ＡＣＴ１上に配置される。第１ソースフォロワーゲート電極ＳＦ１の一部分は前記第１側壁ＳＷ１に隣接するか、或いは前記第１側壁ＳＷ１と重畳されることができる。第１ソースフォロワーゲート電極ＳＦ１の他の部分は前記第２側壁ＳＷ２に隣接するか、或いは前記第２側壁ＳＷ２と重畳されることができる。第１ソースフォロワーゲート電極ＳＦ１は第１角ＣＲ１と重畳されなく、第１角ＣＲ１と離隔されることができる。
【0023】
第１乃至第３不純物領域ＳＲ、ＤＲ１、ＤＲ２は前記第１活性領域ＡＣＴ１で前記基板２内に配置される。第１不純物領域ＳＲは第１ソースフォロワーゲート電極ＳＦ１の中心に隣接することができる。第１不純物領域ＳＲは第１角ＣＲ１に隣接することができる。第１不純物領域ＳＲは第１ソースフォロワーゲート電極ＳＦ１のソース領域に該当することができ、‘ソース領域’と称されることができる。第２及び第３不純物領域ＤＲ１、ＤＲ２は各々第１ソースフォロワーゲート電極ＳＦ１のドレイン領域に該当することができ、‘第１及び第２ドレイン領域’と称されることができる。第２及び第３不純物領域ＤＲ１、ＤＲ２は第１コンタクトＣＴ１、第２コンタクトＣＴ２、及びドレイン連結配線ＷＲ１によって電気的に互いに連結されることができる。
【0024】
図１の平面図で第１不純物領域ＳＲに隣接する第１ソースフォロワーゲート電極ＳＦ１の側壁は第１角ＣＲ１から遠くなる方向に陥没されることができる。第２及び第３不純物領域ＤＲ１、ＤＲ２の間の第１距離ＤＳ１は第３不純物領域ＤＲ２と第１不純物領域ＳＲとの間の第２距離ＤＳ２より大きいことができる。前記第２距離ＤＳ２は第２不純物領域ＤＲ１と第１不純物領域ＳＲとの間の距離に該当してもよい。
【0025】
前記第２活性領域ＡＣＴ２は第１伝送トランジスタＴ１のための活性領域であり得る。平面的に、前記第２活性領域ＡＣＴ２は第３及び第４側壁ＳＷ３、ＳＷ４の間で第１活性領域ＡＣＴ１の方に突出された斜方形状を有することができる。前記第２活性領域ＡＣＴ２上には第１伝送ゲート電極ＴＧ１が配置されることができる。前記第１伝送ゲート電極ＴＧ１は図２Ｂのようにｖｅｒｔｉｃａｌ ｔｙｐｅであり得る。具体的に、前記第１伝送ゲート電極ＴＧ１の一部分は前記基板２内に挿入されることができる。又は他の例において、第１伝送ゲート電極ＴＧ１はｐｌａｎａｒ ｔｙｐｅであり得る。前記第１伝送ゲート電極ＴＧ１と前記基板２との間にはゲート絶縁膜（Ｇｏｘ）が介在されることができる。前記ゲート絶縁膜Ｇｏｘはシリコン酸化物、金属酸化物、シリコン窒化膜、シリコン酸化窒化膜の中で少なくとも１つの単一膜又は多重膜を含むことができる。
【0026】
第１伝送ゲート電極ＴＧ１横の前記第２活性領域ＡＣＴ２には第１浮遊拡散領域ＦＤ１が配置されることができる。前記第１浮遊拡散領域ＦＤ１は前記基板２にドーピングされた前記第１導電型の不純物と反対になる第２導電型の不純物でドーピングされることができる。例えば、前記第１浮遊拡散領域ＦＤ１はＮ型の不純物であるリンやヒ素でドーピングされることができる。図１で前記第１浮遊拡散領域ＦＤ１は第３及び第４側壁ＳＷ３、ＳＷ４の縁の間に延長されることができる。
【0027】
前記画素ＰＸ内の前記基板２内には光電変換部ＰＤ１が配置されることができる。前記光電変換部ＰＤ１と前記第１面２ａとの間にはウェル領域ＰＷが配置されることができる。前記ウェル領域ＰＷには前記基板２にドーピングされた第１導電型の不純物がドーピングされることができる。前記ウェル領域ＰＷにドーピングされた第１導電型の不純物の濃度は前記基板２にドーピングされた不純物の濃度と同一であるか、或いはより大きいことができる。前記光電変換部ＰＤ１には前記第１導電型の不純物と反対になる第２導電型の不純物でドーピングされることができる。例えば、前記光電変換部ＰＤ１はＮ型の不純物であるリンやヒ素でドーピングされることができる。前記光電変換部ＰＤ１のＮ型不純物領域は周辺の前記基板２及び／又は前記ウェル領域ＰＷのＰ型不純物領域とＰＮ接合を成してフォトダイオードを構成することができ、光が入射される場合、前記ＰＮ接合によって電子－正孔対を生成することができる。
【0028】
【0029】
図３を参照すれば、本実施形態によるイメージセンサー１００では光電変換部ＰＤで、入射される光に対応する電子（電荷）を各々生成し、蓄積することができる。第１伝送トランジスタＴ１から提供される電子の量（電荷量）に応じて、第１浮遊拡散領域ＦＤ１の電圧レベルが決定されることができる。リセットトランジスタＲＸは第１浮遊拡散領域ＦＤ１をリセットさせることができる。例えば、デュアル変換トランジスタＤＣＸをターンオンさせた状態でリセットトランジスタＲＸはリセットゲート電極ＲＧに印加される電気的信号（リセット信号）に基づいて、第１浮遊拡散領域ＦＤ１と電源電圧ＶＰＩＸを電気的に連結することができる。リセットトランジスタＲＸはリセット信号に基づいて第１浮遊拡散領域ＦＤ１の電圧レベルを電源電圧ＶＰＩＸで駆動して第１浮遊拡散領域ＦＤ１に格納された電子を除去又は放出することができる。
【0030】
第１ソースフォロワートランジスタＳ１は電源電圧ＶＰＩＸと選択トランジスタＳＥとの間に連結されることができる。第１ソースフォロワートランジスタＳ１の第１ソースフォロワーゲート電極ＳＦ１は第１浮遊拡散領域ＦＤ１に連結されることができる。第１ソースフォロワートランジスタＳ１は第１浮遊拡散領域ＦＤ１の電圧レベルに基づいて選択トランジスタＳＥに出力信号Ｖｏｕｔを出力することができる。
【0031】
デュアル変換トランジスタＤＣＸは第１浮遊拡散領域ＦＤ１とリセットトランジスタＲＸとの間に連結されることができる。デュアル変換トランジスタＤＣＸがターンオフされれば、前記画素ＰＸのＦＷＣ（Ｆｕｌｌ Ｗｅｌｌ Ｃａｐａｃｉｔｙ）は第１浮遊拡散領域ＦＤ１のキャパシタンスであり得る。デュアル変換トランジスタＤＣＸがターンオンされれば、前記画素ＰＸのＦＷＣは第１浮遊拡散領域ＦＤ１のキャパシタンスより増加することができる。デュアル変換トランジスタＤＣＸのオン／オフに応じて、前記画素ＰＸの変換利得が可変されることができる。
【0032】
本発明による第１ソースフォロワートランジスタＳ１は第１ソースフォロワーゲート電極ＳＦ１横に配置される１つのソース領域ＳＲと２つのドレイン領域ＤＲ１、ＤＲ２を有することができる。したがって、第１ソースフォロワートランジスタＳ１は２つのソースフォロワートランジスタが並列構造に連結されたように動作されることができる。即ち、第１ソースフォロワートランジスタＳ１はフィンガータイプになることができる。ソースフォロワートランジスタは他の伝送トランジスタ、リセットトランジスタ及び選択トランジスタよりトランジスタ素子固有の熱雑音及びフリッカー雑音の影響に最も敏感することができる。ソースフォロワートランジスタ素子に誘発された雑音はそのまま内部回路に伝達されて画質を低下させる結果をもたらす。前記ソースフォロワートランジスタをフィンガータイプで形成することによって、このようなトランジスタ素子固有の熱雑音及びフリッカー雑音の影響を低減し、前記第１浮遊拡散領域ＦＤ１の電位を忠実に読み出すのに役立つことができる。また、第１ソースフォロワートランジスタＳ１動作の時、電流量が増加されることができる。したがって、第１ソースフォロワートランジスタＳ１の電圧－電流グラフの線形性が良くなり、Ｒａｎｄｏｍ ｎｏｉｓｅ、Ｒａｎｄｏｍ Ｔｅｌｅｇｒａｐｈｙ ｓｉｇｎａｌのようなノイズが減少されることができる。
【0033】
また、第１ソースフォロワートランジスタＳ１を互いに隣接する第１及び第２側壁ＳＷ１、ＳＷ２と第１角ＣＲ１に隣接するように配置させ、１つのソース領域ＳＲと２つのドレイン領域ＤＲ１、ＤＲ２を配置させることによって、狭い領域で相対的に第１ソースフォロワーゲート電極ＳＦ１の面積を極大化させることができる。したがって、第１ソースフォロワートランジスタＳ１動作の時、電流量が増加されノイズが減少されることができる。また、並列構造の２つのソースフォロワートランジスタを製造する場合に比べてコンタクトの数と面積を減少させることができる。したがって、イメージセンサーを高集積化することができる。
【0034】
本実施形態において、第１不純物領域ＳＲを第１ソースフォロワートランジスタＳ１のソース領域に、そして第２及び第３不純物領域ＤＲ１、ＤＲ２をドレイン領域に対応させたが、第１不純物領域ＳＲが第１ソースフォロワートランジスタＳ１のドレイン領域に、そして第２及び第３不純物領域ＤＲ１、ＤＲ２が第１ソースフォロワートランジスタＳ１のソース領域と対応される（称される）こともできる。
【0035】
本発明による第１ソースフォロワートランジスタＳ１は第１ソースフォロワーゲート電極ＳＦ１横に配置される１つのソース領域ＳＲと２つのドレイン領域ＤＲ１、ＤＲ２を有することができる。したがって、第１ソースフォロワートランジスタＳ１は２つのソースフォロワートランジスタが並列構造に連結されたように動作されることができる。
【0036】
再び図２Ａ乃至図２Ｃを参照すれば、第１面２ａ上には第１乃至第３層間絶縁膜ＩＬＤ１、ＩＬＤ２、ＩＬＤ３とパッシベーション膜ＰＬが順に積層されることができる。第１乃至第３層間絶縁膜ＩＬＤ１、ＩＬＤ２、ＩＬＤ３は各々シリコン酸化物、シリコン窒化物、シリコン酸化窒化物、多孔性絶縁物の中で少なくとも１つの単一膜又は多重膜構造を有することができる。前記パッシベーション膜ＰＬは、例えばシリコン窒化物を含むことができる。
【0037】
前記第１層間絶縁膜ＩＬＤ１と第２層間絶縁膜ＩＬＤ２との間には第１配線Ｍ１とドレイン連結配線ＷＲ１が配置されることができる。前記第２層間絶縁膜ＩＬＤ２と第３層間絶縁膜ＩＬＤ３との間には第２配線Ｍ２が配置されることができる。前記画素ＰＸ上には前記第１層間絶縁膜ＩＬＤ１を貫通する第１乃至第６コンタクトＣＴ１～ＣＴ６が配置されることができる。前記第１コンタクトＣＴ１は第２不純物領域ＤＲ１と接する。第２コンタクトＣＴ２は第３不純物領域ＤＲ２と接する。第３コンタクトＣＴ３は第１不純物領域ＳＲと接する。第４コンタクトＣＴ４は第１ソースフォロワーゲート電極ＳＦ１と接する。第５コンタクトＣＴ５は第１伝送ゲート電極ＴＧ１と接する。第６コンタクトＣＴ６は第１浮遊拡散領域ＦＤ１と接する。前記第１配線Ｍ１、ドレイン連結配線ＷＲ１、第２配線Ｍ２、及び第１乃至第６コンタクトＣＴ１～ＣＴ６は金属のような導電物質を含むことができる。
【0038】
前記第２面２ｂ上には固定電荷膜４０が配置されて前記第２面２ｂと接することができる。前記固定電荷膜４０は前記第２面２ｂと接することができる。前記固定電荷膜４０は化学量論比より不足な量の酸素又は弗素を含む金属酸化膜又は金属フッ化膜で成されることができる。したがって、前記固定電荷膜４０は負の固定電荷を有することができる。前記固定電荷膜４０はハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）、アルミニウム（Ａｌ）、タンタル（Ｔａ）、チタニウム（Ｔｉ）、イットリウム、及びランタノイドを含むグループで選択される少なくとも１つの金属を含む金属酸化物又は金属フッ化物で成されることができる。前記固定電荷膜４０の周辺には正孔の蓄積が発生することができる。したがって、暗電流の発生及びホワイトスポットを効果的に減少させることができる。好ましくは、前記固定電荷膜４０はアルミニウム酸化膜とハフニウム酸化膜の中で少なくとも１つであり得る。
【0039】
前記固定電荷膜４０上に反射防止膜４２が配置されることができる。前記反射防止膜４２は、例えばシリコン窒化物を含むことができる。前記反射防止膜４２上に遮光パターン４４と低屈折パターン４６が順に積層されることができる。遮光パターン４４と低屈折パターン４６は平面的に網目形状を有することができ、前記画素分離部ＤＴＩと重畳されることができる。遮光パターン４４と低屈折パターン４６は光電変換部ＰＤ上の反射防止膜４２を露出させることができる。前記反射防止膜４２上にカラーフィルターＣＦ１が配置されることができる。前記カラーフィルターＣＦ１上にはマイクロレンズＭＬが配置されることができる。マイクロレンズＭＬの端部が互いに接して連結されることができる。
【0040】
前記遮光パターン４４は光を透過させない物質でチタニウムを含むことができる。前記低屈折パターン４６の側壁は前記遮光パターン４４の側壁と整列されることができる。前記遮光パターン４４と前記低屈折パターン４６は隣接する画素の間のクロストークを防止することができる。前記低屈折パターン４６は有機物質を含むことができる。前記低屈折パターン４６はカラーフィルターＣＦ１より小さい屈折率を有することができる。例えば、前記低屈折パターン４６は約１．３以下の屈折率を有することができる。
【0041】
前記カラーフィルターＣＦ１は画素ＰＸ毎に異なる色を有することができる。前記カラーフィルターＣＦ１は染料又は顔料が添加されたフォトレジスト物質を含むことができる。前記カラーフィルターＣＦ１は青色、赤色、緑色の中で１つの色を有することができる。又は前記カラーフィルターＣＦ１はシアン、イエロー、マゼンタの中で１つの色を有することができる。前記カラーフィルターＣＦ１は複数に提供されて第１方向Ｄ１と第２方向Ｄ２に沿って２次元的に配列されることができる。前記カラーフィルターＣＦ１はＢａｙｅｒパターン、２ｘ２形状のＴｅｔｒａパターン、又は３ｘ３のＮｏｎａパターン形状に配置されることができる。
【0042】
図４は本発明の実施形態によるイメージセンサーの平面図である。図５Ａは本発明の実施形態によって図４をＤ－Ｄ’線に沿って切断した断面図である。図５Ｂは本発明の実施形態によって図４をＥ－Ｅ’線に沿って切断した断面図である。図６は図４のイメージセンサーの回路図である。
【0043】
図４、図５Ａ、図５Ｂ、及び図６を参照すれば、本実施形態によるイメージセンサー１０１は第１画素グループＧＲＰ１を含む。前記第１画素グループＧＲＰ１は時計回りに沿って配置される第１乃至第４画素ＰＸ１～ＰＸ４を含むことができる。画素分離部ＤＴＩは第１乃至第４画素ＰＸ１～ＰＸ４を互いに分離させる。画素分離部ＤＴＩの側面に隣接して側面接地領域ＧＮＬが配置される。前記第１画素グループＧＲＰ１の中心には画素分離部ＤＴＩが不在することができる。第１乃至第４画素ＰＸ１～ＰＸ４内に配置される側面接地領域ＧＮＬは図４に開示されたように互いに連結されることができる。図４の平面図で前記第１画素グループＧＲＰ１の中心に隣接する画素分離部ＤＴＩの端部はラウンドになることができる。
【0044】
前記第１乃至第４画素ＰＸ１～ＰＸ４の各々は時計回りに沿って配置される第１乃至第４側壁ＳＷ１～ＳＷ４を含むことができる。第１画素ＰＸ１と第２画素ＰＸ２の各々は素子分離部ＳＴＩによって定義される第１活性領域ＡＣＴ１と第２活性領域ＡＣＴ２を有することができる。
【0045】
第１画素ＰＸ１の第１活性領域ＡＣＴ１上には第１ソースフォロワートランジスタＳ１が配置されることができる。第１ソースフォロワートランジスタＳ１は第１ソースフォロワーゲート電極ＳＦ１とこれに隣接する第１乃至第３不純物領域ＳＲ、ＤＲ１、ＤＲ２を含むことができる。第１ソースフォロワートランジスタＳ１は図１乃至図３を参照して説明したことと同一であることができる。
【0046】
第２画素ＰＸ２の第１活性領域ＡＣＴ１上には第２ソースフォロワートランジスタＳ２が配置されることができる。第２ソースフォロワートランジスタＳ２は第２ソースフォロワーゲート電極ＳＦ２とこれに隣接する第１乃至第３不純物領域ＳＲ、ＤＲ１、ＤＲ２を含むことができる。図４で第２ソースフォロワートランジスタＳ２は第１ソースフォロワートランジスタＳ１がミラー対称の形状を有することができる。第２ソースフォロワーゲート電極ＳＦ２は第１ソースフォロワーゲート電極ＳＦ１がミラー対称の形状を有することができる。第２ソースフォロワーゲート電極ＳＦ２の一部分は第２画素ＰＸ２の第２側壁ＳＷ２に隣接し、第２ソースフォロワーゲート電極ＳＦ２の他の部分は第２画素ＰＸ２の第３側壁ＳＷ３に隣接することができる。第２画素ＰＸ２の第１不純物領域ＳＲは第２画素ＰＸ２の第２角ＣＲ２に隣接することができる。このように第２ソースフォロワートランジスタＳ２も１つのソース領域と２つのドレイン領域を有する構造によって図３を参照して説明したように並列構造のフィンガータイプになることができる。
【0047】
第３画素ＰＸ３は第２乃至第４活性領域ＡＣＴ２～ＡＣＴ４を有することができる。前記第３活性領域ＡＣＴ３は前記第３画素ＰＸ３の第３側壁ＳＷ３に隣接し、第１方向Ｄ１に細長いバー形状を有することができる。前記第３活性領域ＡＣＴ３には下部接地領域ＧＮ１が配置されることができる。下部接地領域ＧＮ１は前記基板２内で第１面２ａに隣接するように配置される。前記下部接地領域ＧＮ１には基板２にドーピングされた第１導電型の不純物が前記基板２より高い濃度にドーピングされることができる。前記下部接地領域ＧＮ１は図６Ａのように側面接地領域ＧＮＬと接することができる。前記下部接地領域ＧＮ１は第７コンタクトＣＴ７と接することができる。
【0048】
第１画素グループＧＲＰ１は４つの画素ＰＸ１～ＰＸ４を有するが、下部接地領域ＧＮ１が画素ＰＸ１～ＰＸ４に各々配置されなく、１つの画素ＰＸ３に配置される。そして、下部接地領域ＧＮ１が側面接地領域ＧＮＬと接続されることによって、第１画素グループＧＲＰ１の４つの画素ＰＸ１～ＰＸ４の基板２が全て接地されることができる。したがって、画素ＰＸ１～ＰＸ４に各々下部接地領域ＧＮ１が配置されないので、下部接地領域ＧＮ１が占める面積を減少させることができる。したがって、イメージセンサーの高集積化が可能である。
【0049】
前記第４活性領域ＡＣＴ４は前記第３画素ＰＸ３の第４側壁ＳＷ４に隣接し、第２方向Ｄ２に細長いバー形状を有することができる。前記第４活性領域ＡＣＴ４上には選択ゲート電極ＳＥＬを有する選択トランジスタＳＥが配置されることができる。
【0050】
第４画素ＰＸ４は第２及び第５活性領域ＡＣＴ２～ＡＣＴ５を有することができる。第５活性領域ＡＣＴ５は第１及び第４側壁ＳＷ１、ＳＷ４に隣接することができる。第５活性領域ＡＣＴ５は図４のように平面的に‘Ｌ’字形状を有することができる。第５活性領域ＡＣＴ５上にはリセットゲート電極ＲＧを有するリセットトランジスタＲＸとデュアル変換ゲート電極ＤＣＧを有するデュアル変換トランジスタＤＣＸが並べて配置される。リセットゲート電極ＲＧは第４画素ＰＸ４の第１側壁ＳＷ１に隣接するか、或いはこれと重畳されることができる。デュアル変換ゲート電極ＤＣＧは第４画素ＰＸ４の第４側壁ＳＷ４に隣接するか、或いはこれと重畳されることができる。
【0051】
第１乃至第４画素ＰＸ１～ＰＸ４は第２活性領域ＡＣＴ２に配置される第１乃至第４伝送ゲート電極ＴＧ１～ＴＧ４と第１乃至第４浮遊拡散領域ＦＤ１～ＦＤ４を各々含むことができる。第２活性領域ＡＣＴ２は第１画素グループＧＲＰ１の中心に隣接するように配置されることができる。前記第１画素グループＧＲＰ１の中心には第１共通浮遊拡散領域ＦＤＣ１が配置される。第１乃至第４浮遊拡散領域ＦＤ１～ＦＤ４と前記第１共通浮遊拡散領域ＦＤＣ１は前記基板２にドーピングされた前記第１導電型の不純物と反対になる第２導電型の不純物でドーピングされることができる。例えば、第１乃至第４浮遊拡散領域ＦＤ１～ＦＤ４と前記第１共通浮遊拡散領域ＦＤＣ１はＮ型の不純物であるリンやヒ素でドーピングされることができる。第１共通浮遊拡散領域ＦＤＣ１は第１乃至第４浮遊拡散領域ＦＤ１～ＦＤ４と連結される。第１共通浮遊拡散領域ＦＤＣ１上には第６コンタクトＣＴ６が配置されることができる。
【0052】
図４の第１画素グループＧＲＰ１に配置されるトランジスタは第１及び第２配線Ｍ１、Ｍ２とドレイン連結配線ＷＲ１を利用して図６のように連結されることができる。即ち、第１画素グループＧＲＰ１の第１乃至第４画素ＰＸ１～ＰＸ４は第１及び第２ソースフォロワートランジスタＳ１、Ｓ２、リセットトランジスタＲＸ、デュアル変換トランジスタＤＣＸ、選択トランジスタＳＥを互いに共有することができる。第１及び第２ソースフォロワーゲート電極ＳＦ１、ＳＦ２は第１及び第２配線Ｍ１、Ｍ２の一部によって互いに電気的に連結されることができる。第１及び第２画素ＰＸ１、ＰＸ２の第１不純物領域ＳＲは互いに電気的に連結されることができる。第１及び第２画素ＰＸ１、ＰＸ２の第２及び第３不純物領域ＤＲ１、ＤＲ２は互いに電気的に連結されることができる。第１及び第２ソースフォロワートランジスタＳ１、Ｓ２は並列構造で連結されることができる。したがって、ノイズをさらに減少させることができる。
【0053】
前記第１画素グループＧＲＰ１上には１つのカラーフィルターＣＦ１が配置されることができる。即ち、前記第１画素グループＧＲＰ１の第１乃至第４画素ＰＸ１～ＰＸ４は同一な色のカラーフィルターＣＦ１で覆われることができる。第１乃至第４画素ＰＸ１～ＰＸ４上には各々膨らんでいるマイクロレンズＭＬが配置されることができる。または、第１画素グループＧＲＰ１上には１つのマイクロレンズＭＬが配置されることができる。この時、前記イメージセンサー１０１は自動焦点イメージセンサーであり得る。
【0054】
前記イメージセンサー１０１では第１乃至第４伝送ゲート電極ＴＧ１～ＴＧ４に各々順次的にターンオン電圧を印加して第１乃至第４光電変換部ＰＤ１～ＰＤ４で生成された電荷を順次的に読み出すことができる。第１乃至第４伝送ゲート電極ＴＧ１～ＴＧ４に同時にターンオン電圧を印加して第１乃至第４光電変換部ＰＤ１～ＰＤ４で生成された電荷を合わせて同時に読み出すことができる。
【0055】
【0056】
図７及び図８を参照すれば、本実施形態によるイメージセンサー１０２は第１画素グループＧＲＰ１と第２画素グループＧＲＰ２を含む。第２画素グループＧＲＰ２は第１画素グループＧＲＰ１の横に第１方向Ｄ１に隣接する。第１画素グループＧＲＰ１は時計回りに配置される第１乃至第４画素ＰＸ１～ＰＸ４を有することができる。第２画素グループＧＲＰ２は時計回りに配置される第５乃至第８画素ＰＸ５～ＰＸ８を有することができる。
【0057】
第１画素ＰＸ１には第１伝送ゲート電極ＴＧ１を有する第１伝送トランジスタＴ１、第１デュアル変換ゲート電極ＤＣＧ１を有する第１デュアル変換トランジスタＤＣＸ１、及び第１リセットゲート電極ＲＧ１を有する第１リセットトランジスタＲＸ１が配置されることができる。
【0058】
第２画素ＰＸ２には第２伝送ゲート電極ＴＧ２を有する第２伝送トランジスタＴ２、第１選択ゲート電極ＳＥＬ１を有する第１選択トランジスタＳＥ１、及び第１下部接地領域ＧＮ１が配置されることができる。第１下部接地領域ＧＮ１は第１画素グループＧＲＰ１の側面接地領域ＧＮＬと連結されることができる。したがって、前記第１画素グループＧＲＰ１の第１乃至第４画素ＰＸ１～ＰＸ４は第１下部接地領域ＧＮ１を共有し、第１下部接地領域ＧＮ１によって接地されることができる。
【0059】
第３画素ＰＸ３には第３伝送ゲート電極ＴＧ３を有する第３伝送トランジスタＴ３、第１ソースフォロワーゲート電極ＳＦ１を有する第１ソースフォロワートランジスタＳ１が配置されることができる。
【0060】
第４画素ＰＸ４には第４伝送ゲート電極ＴＧ４を有する第４伝送トランジスタＴ４、第２ソースフォロワーゲート電極ＳＦ２を有する第２ソースフォロワートランジスタＳ２が配置されることができる。
【0061】
前記第１画素グループＧＲＰ１の中心には第１乃至第４浮遊拡散領域ＦＤ１～ＦＤ４と連結される第１共通浮遊拡散領域ＦＤＣ１が配置される。
【0062】
第４画素ＰＸ４は第５画素ＰＸ５に第１方向Ｄ１に隣接することができる。第３画素ＰＸ３は第６画素ＰＸ６に第１方向Ｄ１に隣接することができる。
【0063】
第５画素ＰＸ５には第５伝送ゲート電極ＴＧ５を有する第５伝送トランジスタＴ５、そして格納領域ＦＤＣ３が配置されることができる。格納領域ＦＤＣ３は前記基板２にドーピングされた前記第１導電型の不純物と反対になる第２導電型の不純物でドーピングされることができる。例えば、格納領域ＦＤＣ３はＮ型の不純物であるリンやヒ素でドーピングされることができる。格納領域ＦＤＣ３は‘不純物領域’と称されることができる。
【0064】
第６画素ＰＸ６には第６伝送ゲート電極ＴＧ６を有する第６伝送トランジスタＴ６、そして第３ソースフォロワーゲート電極ＳＦ３を有する第３ソースフォロワートランジスタＳ３が配置されることができる。第３ソースフォロワートランジスタＳ３は第２ソースフォロワートランジスタＳ２に隣接することができる。第３ソースフォロワーゲート電極ＳＦ３は第２ソースフォロワーゲート電極ＳＦ２がミラー対称の形状を有することができる。第３ソースフォロワートランジスタＳ３は第２ソースフォロワートランジスタＳ２がミラー対称の形状を有することができる。
【0065】
第１乃至第３ソースフォロワートランジスタＳ１～Ｓ３が互いに隣接するように配置されるので、これらを連結する第１及び第２配線Ｍ１、Ｍ２の長さを最小化することができる。したがって、これに隣接する隣接配線による寄生キャパシタンスのような干渉現象を最小化することができるので、電気的信号のノイズを減少させることができる。
【0066】
第７画素ＰＸ７は第７伝送ゲート電極ＴＧ７を有する第７伝送トランジスタＴ７、第２選択ゲート電極ＳＥＬ２を有する第２選択トランジスタＳＥ２、及び第２下部接地領域ＧＮ２が配置されることができる。第２下部接地領域ＧＮ２は第２画素グループＧＲＰ２の側面接地領域ＧＮＬと連結されることができる。したがって、前記第２画素グループＧＲＰ２の第５乃至第８画素ＰＸ５～ＰＸ８は第２下部接地領域ＧＮ２を共有し、第２下部接地領域ＧＮ２によって接地されることができる。
【0067】
第８画素ＰＸ８には第８伝送ゲート電極ＴＧ８を有する第８伝送トランジスタＴ８、第２デュアル変換ゲート電極ＤＣＧ２を有する第２デュアル変換トランジスタＤＣＸ２、及び第２リセットゲート電極ＲＧ２を有する第２リセットトランジスタＲＸ２が配置されることができる。
【0068】
第１画素グループＧＲＰ１の中心には画素分離部ＤＴＩが不在することができる。第２画素グループＧＲＰ２の中心には画素分離部ＤＴＩが不在することができる。第１画素グループＧＲＰ１の中心には第１共通浮遊拡散領域ＦＤＣ１が配置されることができる。第２画素グループＧＲＰ２の中心には第２共通浮遊拡散領域ＦＤＣ２が配置されることができる。第２共通浮遊拡散領域ＦＤＣ２は第５乃至第８浮遊拡散領域ＦＤ５～ＦＤ８と連結されることができる。第１及び第２配線Ｍ１、Ｍ２の中で一部は第１共通浮遊拡散領域ＦＤＣ１と第２共通浮遊拡散領域ＦＤＣ２を連結することができる。第５乃至第８浮遊拡散領域ＦＤ５～ＦＤ８と第２共通浮遊拡散領域ＦＤＣ２は前記基板２にドーピングされた前記第１導電型の不純物と反対になる第２導電型の不純物でドーピングされることができる。例えば、第５乃至第８浮遊拡散領域ＦＤ５～ＦＤ８と第２共通浮遊拡散領域ＦＤＣ２はＮ型の不純物であるリンやヒ素でドーピングされることができる。
【0069】
第１及び第２画素グループＧＲＰ１、ＧＲＰ２に配置されるトランジスタは第１及び第２配線Ｍ１、Ｍ２とドレイン連結配線ＷＲ１を利用して図８のように連結されることができる。即ち、第１及び第２画素グループＧＲＰ１、ＧＲＰ２の第１乃至第８画素ＰＸ１～ＰＸ８は第１乃至第３ソースフォロワートランジスタＳ１～Ｓ３、第１及び第２リセットトランジスタＲＸ１、ＲＸ２、第１及び第２デュアル変換トランジスタＤＣＸ１、ＤＣＸ２、第１及び第２選択トランジスタＳＥ１、ＳＥ２を互いに共有することができる。第１及び第２リセットトランジスタＲＸ１、ＲＸ２は並列構造に互いに連結されることができる。第１及び第２デュアル変換トランジスタＤＣＸ１、ＤＣＸ２は並列構造に互いに連結されることができる。第１及び第２選択トランジスタＳＥ１、ＳＥ２は並列構造に互いに連結されることができる。このような並列構造によってトランジスタ動作の時、電流量が増加し、動作速度が向上されることができる。
【0070】
格納領域ＦＤＣ３は第１及び第２リセットトランジスタＲＸ１、ＲＸ２と第１及び第２デュアル変換トランジスタＤＣＸ１、ＤＣＸ２との間に介在されることができる。したがって、前記イメージセンサー１０２の動作の時に高照度で生成された多い電荷を第１及び第２デュアル変換トランジスタＤＣＸ１、ＤＣＸ２をターンオンして格納領域ＦＤＣ３に格納することができる。したがって、高照度で第２画素グループＧＲＰ２及び／又は第１画素グループＧＲＰ１のＦＷＣ（Ｆｕｌｌ Ｗｅｌｌ Ｃａｐａｃｉｔａｎｃｅ）を増加させることができる。
【0071】
第１画素グループＧＲＰ１上には第１色のカラーフィルターＣＦ１が配置されることができる。前記第２画素グループＧＲＰ２上には前記第１色と異なる第２色のカラーフィルターが配置されることができる。
【0072】
【0073】
図９及び図１０を参照すれば、本実施形態によるイメージセンサー１０３では第５画素ＰＸ５に第５伝送ゲート電極ＴＧ５を有する第５伝送トランジスタＴ５、そして第３ソースフォロワーゲート電極ＳＦ３を有する第３ソースフォロワートランジスタＳ３が配置されることができる。第３ソースフォロワートランジスタＳ３は第１ソースフォロワートランジスタＳ１に隣接することができる。第３ソースフォロワーゲート電極ＳＦ３は第１ソースフォロワーゲート電極ＳＦ１がミラー対称の形状を有することができる。第３ソースフォロワートランジスタＳ３は第１ソースフォロワートランジスタＳ１がミラー対称の形状を有することができる。
【0074】
第６画素ＰＸ６に第６伝送ゲート電極ＴＧ６を有する第６伝送トランジスタＴ６、そして第４ソースフォロワーゲート電極ＳＦ４を有する第４ソースフォロワートランジスタＳ４が配置されることができる。第４ソースフォロワートランジスタＳ４は第２ソースフォロワートランジスタＳ２に隣接することができる。第４ソースフォロワーゲート電極ＳＦ４は第２ソースフォロワーゲート電極ＳＦ２がミラー対称の形状を有することができる。第４ソースフォロワートランジスタＳ４は第２ソースフォロワートランジスタＳ２がミラー対称の形状を有することができる。
【0075】
第１乃至第４ソースフォロワートランジスタＳ１～Ｓ４が互いに隣接するように配置されるので、これらを連結する第１及び第２配線Ｍ１、Ｍ２の長さを最小化することができる。したがって、これに隣接する隣接配線による寄生キャパシタンスのような干渉現象を最小化することができるので、電気的信号のノイズを減少させることができる。
【0076】
第１及び第２画素グループＧＲＰ１、ＧＲＰ２に配置されるトランジスタは第１及び第２配線Ｍ１、Ｍ２とドレイン連結配線ＷＲ１を利用して図１０のように連結されることができる。即ち、第１及び第２画素グループＧＲＰ１、ＧＲＰ２の第１乃至第８画素ＰＸ１～ＰＸ８は第１乃至第４ソースフォロワートランジスタＳ１～Ｓ４、第１及び第２リセットトランジスタＲＸ１、ＲＸ２、第１及び第２デュアル変換トランジスタＤＣＸ１、ＤＣＸ２、第１及び第２選択トランジスタＳＥ１、ＳＥ２を互いに共有することができる。その以外の構造は図７及び図８を参照して説明した通りである。
【0077】
【0078】
図１１及び図１２を参照すれば、本実施形態によるイメージセンサー１０４では第１画素ＰＸ１に第１伝送ゲート電極ＴＧ１を有する第１伝送トランジスタＴ１、そして第１ソースフォロワーゲート電極ＳＦ１を有する第１ソースフォロワートランジスタＳ１が配置されることができる。
【0079】
第２画素ＰＸ２に第２伝送ゲート電極ＴＧ２を有する第２伝送トランジスタＴ２、そして第２ソースフォロワーゲート電極ＳＦ２を有する第２ソースフォロワートランジスタＳ２が配置されることができる。
【0080】
第３画素ＰＸ３に第３伝送ゲート電極ＴＧ３を有する第３伝送トランジスタＴ３、第１下部接地領域ＧＮ１、そして格納領域ＦＤＣ３が配置されることができる。第１下部接地領域ＧＮ１は第１画素グループＧＲＰ１の側面接地領域ＧＮＬと連結されることができる。したがって、前記第１画素グループＧＲＰ１の第１乃至第４画素ＰＸ１～ＰＸ４は第１下部接地領域ＧＮ１を共有し、第１下部接地領域ＧＮ１によって接地されることができる。
【0081】
第４画素ＰＸ４に第４伝送ゲート電極ＴＧ４を有する第４伝送トランジスタＴ４、そして第３ソースフォロワーゲート電極ＳＦ３を有する第３ソースフォロワートランジスタＳ３が配置されることができる。
【0082】
第５画素ＰＸ５に第５伝送ゲート電極ＴＧ５を有する第５伝送トランジスタＴ５、そして第４ソースフォロワーゲート電極ＳＦ４を有する第４ソースフォロワートランジスタＳ４が配置されることができる。
【0083】
第６画素ＰＸ６に第６伝送ゲート電極ＴＧ６を有する第６伝送トランジスタＴ６、デュアル変換ゲート電極ＤＣＧを有するデュアル変換トランジスタＤＣＸ、及びリセットゲート電極ＲＧを有するリセットトランジスタＲＸが配置されることができる。
【0084】
第７画素ＰＸ７には第７伝送ゲート電極ＴＧ７を有する第７伝送トランジスタＴ７、選択ゲート電極ＳＥＬを有する選択トランジスタＳＥ、及び第２下部接地領域ＧＮ２が配置されることができる。第２下部接地領域ＧＮ２は第２画素グループＧＲＰ２の側面接地領域ＧＮＬと連結されることができる。したがって、前記第２画素グループＧＲＰ２の第５乃至第８画素ＰＸ５～ＰＸ８は第２下部接地領域ＧＮ２を共有し、第２下部接地領域ＧＮ２によって接地されることができる。
【0085】
第８画素ＰＸ８に第８伝送ゲート電極ＴＧ８を有する第８伝送トランジスタＴ８、そして第５ソースフォロワーゲート電極ＳＦ５を有する第５ソースフォロワートランジスタＳ５が配置されることができる。
【0086】
第１及び第２ソースフォロワートランジスタＳ１、Ｓ２は第２方向Ｄ２に沿って並べて配置されることができる。第１、第３、第４、第５ソースフォロワートランジスタＳ１、Ｓ３、Ｓ４、Ｓ５は第１方向Ｄ１に沿って並べて配置されることができる。このように第１乃至第５ソースフォロワートランジスタＳ１～Ｓ５が互いに隣接するように配置されるので、これらを連結する第１及び第２配線Ｍ１、Ｍ２の長さを最小化することができる。したがって、これに隣接する隣接配線による寄生キャパシタンスのような干渉現象を最小化することができるので、電気的信号のノイズを減少させることができる。
【0087】
第１及び第２画素グループＧＲＰ１、ＧＲＰ２に配置されるトランジスタは第１及び第２配線Ｍ１、Ｍ２とドレイン連結配線ＷＲ１を利用して図１２のように連結されることができる。即ち、第１及び第２画素グループＧＲＰ１、ＧＲＰ２の第１乃至第８画素ＰＸ１～ＰＸ８は第１乃至第５ソースフォロワートランジスタＳ１～Ｓ５、リセットトランジスタＲＸ、デュアル変換トランジスタＤＣＸ、選択トランジスタＳＥ１を互いに共有することができる。その外の構造は図９及び１０を参照して説明したことと同一であることができる。
【0088】
本明細書で画素グループが２～５つのソースフォロワートランジスタを互いに共有することと図示されたが、ソースフォロワートランジスタの数はこれに限定されなく、さらに多くてもよい。
【0089】
図１３は本発明の実施形態によるイメージセンサーの断面図である。
【0090】
図１３を参照すれば、本発明の実施形態によるイメージセンサーは画素アレイ領域ＡＰＳ、光学ブラック領域ＯＢ、及びパッド領域ＰＲを有する基板２、基板２の第１面２ａ上の配線層２００、配線層２００上にベース基板４００を含むことができる。
【0091】
【0092】
光学ブラック領域ＯＢで基板２上に第１連結構造体５０、第１導電パッド８１、及びバルクカラーフィルター９０が提供されることができる。第１連結構造体５０は第１遮光パターン５１、絶縁パターン５３、及び第１キャッピングパターン５５を含むことができる。第１遮光パターン５１は導電物質で形成されることができる。第１遮光パターン５１は、例えばチタニウム又はタングステンを含むことができる。
【0093】
第１遮光パターン５１が基板２の第２面２ｂ上に提供されることができる。第１遮光パターン５１は第３トレンチＴＲ３及び第４トレンチＴＲ４の内壁をコンフォーマルに覆うことができる。第１遮光パターン５１は光電変換層１５０及び上部配線層２２１を貫通して光電変換層１５０及び配線層２００を連結することができる。
【0094】
第１遮光パターン５１は図２Ａの画素分離部ＤＴＩの分離導電パターン１０と接触することができる。第１導電パッド８１は図２Ａの画素分離部ＤＴＩの分離導電パターン１０と電気的に連結されることができる。第１遮光パターン５１は光学ブラック領域ＯＢ内に入射される光を遮断することができる。
【0095】
第１導電パッド８１が第３トレンチＴＲ３の内部に提供されて第３トレンチＴＲ３の残りの部分を満たすことができる。第１導電パッド８１は金属物質、例えばアルミニウムを含むことができる。前記第１導電パッド８１を通じて前記分離導電パターン１０に負のバイアス電圧を印加することができる。したがって、ホワイトスポットや暗電流の問題を防止／減少させることができる。
【0096】
絶縁パターン５３が第４トレンチＴＲ４の残りの部分を満たすことができる。絶縁パターン５３は光電変換層１５０及び配線層２００を、全部又は一部貫通することができる。絶縁パターン５３の上面上に第１キャッピングパターン５５が提供されることができる。第１キャッピングパターン５５が絶縁パターン５３上に提供されることができる。
【0097】
バルクカラーフィルター９０が第１導電パッド８１、第１遮光パターン１２１、及び第１キャッピングパターン１２５上に提供されることができる。バルクカラーフィルター９０は第１導電パッド８１、第１遮光パターン１２１、及び第１キャッピングパターン１２５を覆うことができる。第１保護膜７１がバルクカラーフィルター９０上に提供されてバルクカラーフィルター９０を密封することができる。
【0098】
光学ブラック領域ＯＢにも複数の画素ＰＸが配置されることができ、この画素ＰＸには第１基準光電変換部ＰＤ’と第２基準領域１１１が配置されることができる。第１基準光電変換部ＰＤ’では光が遮断された状態で発生されることができる第１基準電荷量を提供する。前記第１基準電荷量は前記画素ＰＸから発生された電荷量を計算する時、相対的基準値になることができる。第２基準領域１１１は光電変換部ＰＤがない状態で発生されることができる第２基準電荷量を提供する。前記第２基準電荷量は工程ノイズを除去する情報として使用されることができる。
【0099】
パッド領域ＰＲで、基板２上に第２連結構造体６０、第２導電パッド８３、及び第２保護膜７３が提供されることができる。第２連結構造体６０は第２遮光パターン６１、絶縁パターン６３、及び第２キャッピングパターン６５を含むことができる。
【0100】
第２遮光パターン６１が基板２の第２面２ｂ上に提供されることができる。第２遮光パターン６１は第５トレンチＴＲ５及び第６トレンチＴＲ６の内壁をコンフォーマルに覆うことができる。第２遮光パターン６１は光電変換層１５０及び上部配線層２２１を貫通して光電変換層１５０及び配線層２００を連結することができる。第２遮光パターン６１は下部配線層２２３内の配線と接触することができる。第２遮光パターン６１は配線層２００内の配線と電気的に連結されることができる。第２遮光パターン６１は金属物質、例えばチタニウム又はタングステンを含むことができる。
【0101】
第２導電パッド８３が第５トレンチＴＲ５の内部に提供されて第５トレンチＴＲ５の残りの部分を満たすことができる。第２導電パッド８３は金属物質、例えばアルミニウムを含むことができる。第２導電パッド８３はイメージセンサー素子の外部との電気的連結通路の役割をすることができる。絶縁パターン６３が第６トレンチＴＲ６の残りの部分を満たすことができる。絶縁パターン６３は光電変換層１５０及び配線層２００を、全部又は一部貫通することができる。第２キャッピングパターン６５が絶縁パターン６３上に提供されることができる。第２保護膜７３が第２遮光パターン６１の一部及び第２キャッピングパターン６５を覆うことができる。
【0102】
以上、添付された図面を参照して本発明の実施形態を説明したが、本発明が属する技術分野で通常の知識を有する者は本発明がその技術的思想や必須の特徴を変更しなくとも他の具体的な形態に実施されることができることを理解することができる。したがって、以上で記述した実施形態はすべての面で例示的なものであり、限定的ではないことと理解しなければならない。図１乃至図１３の実施形態は互いに組合されることができる。
【符号の説明】
【0103】
２ 基板
１０ 分離導電パターン
１２ 分離絶縁パターン
１４ 埋め込み絶縁パターン
４０ 固定電荷膜
４２ 反射防止膜
１００ イメージセンサー
ＡＣＴ１～ＡＣＴ５ 活性領域
ＣＴ１～ＣＴ６ コンタクト
ＤＴＩ 画素分離部
ＦＤ１～ＦＤ８ 浮遊拡散領域
ＦＤＣ１、ＦＤＣ２ 共通浮遊拡散領域
ＦＤＣ３ 格納領域
ＧＮＬ 側面接地領域
ＧＮ１、ＧＮ２ 下部接地領域
Ｇｏｘ ゲート絶縁膜
ＩＬＤ１、ＩＬＤ２、ＩＬＤ３ 層間絶縁膜
ＰＬ パッシベーション膜
ＰＤ１ 光電変換部
ＰＷ ウェル領域
ＰＸ１～ＰＸ８ 画素
ＳＦ１～ＳＦ５ ソースフォロワーゲート電極
ＳＴＩ 素子分離部
ＴＧ１～ＴＧ４ 伝送ゲート電極
１０ 分離導電パターン
１２ 分離絶縁パターン
１４ 埋め込み絶縁パターン
４０ 固定電荷膜
４２ 反射防止膜
１００ イメージセンサー
ＡＣＴ１～ＡＣＴ５ 活性領域
ＣＴ１～ＣＴ６ コンタクト
ＤＴＩ 画素分離部
ＦＤ１～ＦＤ８ 浮遊拡散領域
ＦＤＣ１、ＦＤＣ２ 共通浮遊拡散領域
ＦＤＣ３ 格納領域
ＧＮＬ 側面接地領域
ＧＮ１、ＧＮ２ 下部接地領域
Ｇｏｘ ゲート絶縁膜
ＩＬＤ１、ＩＬＤ２、ＩＬＤ３ 層間絶縁膜
ＰＬ パッシベーション膜
ＰＤ１ 光電変換部
ＰＷ ウェル領域
ＰＸ１～ＰＸ８ 画素
ＳＦ１～ＳＦ５ ソースフォロワーゲート電極
ＳＴＩ 素子分離部
ＴＧ１～ＴＧ４ 伝送ゲート電極
【図1】
【図2A】
【図2B】
【図2C】
【図3】
【図4】
【図5A】
【図5B】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】