▶ ケプラー コンピューティング インコーポレイテッドの特許一覧
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2023164436
(43)【公開日】2023-11-10
(54)【発明の名称】３次元のスタックメモリを含む人工知能プロセッサ
(51)【国際特許分類】
H01L 25/07 20060101AFI20231102BHJP
H01L 23/29 20060101ALI20231102BHJP
G11C 5/04 20060101ALI20231102BHJP
【ＦＩ】
H01L25/08 Z
H01L25/08 C
H01L23/36 A
G11C5/04 200
【審査請求】有
【請求項の数】25
【出願形態】ＯＬ
【外国語出願】
(21)【出願番号】P 2023133135
(22)【出願日】2023-08-17
(62)【分割の表示】P 2021546863の分割
【原出願日】2020-02-19
(31)【優先権主張番号】16/357,265
(32)【優先日】2019-03-18
(33)【優先権主張国・地域又は機関】US
(71)【出願人】
【識別番号】521353344
【氏名又は名称】ケプラー コンピューティング インコーポレイテッド
(74)【代理人】
【識別番号】100107766
【弁理士】
【氏名又は名称】伊東 忠重
(74)【代理人】
【識別番号】100070150
【弁理士】
【氏名又は名称】伊東 忠彦
(74)【代理人】
【識別番号】100135079
【弁理士】
【氏名又は名称】宮崎 修
(72)【発明者】
【氏名】マニパトルニ，サシカンス
(72)【発明者】
【氏名】ドカニア，ラジーヴ クマール
(72)【発明者】
【氏名】マツリヤ，アムリタ
(72)【発明者】
【氏名】ラメッシュ，ラマムーアシー
(57)【要約】
【課題】 ３次元のスタックメモリを含む人工知能プロセッサを提供する。
【解決手段】ＡＩ処理システムの性能を向上させるためのパッケージング技術について説明する。ＩＣパッケージは、基板と、基板上の第１のダイと、第１のダイの上に積み重ねられた第２のダイを含む。第１のダイはメモリを含み、第２のダイは計算ロジックを含む。第１のダイは、ビットセルを有する強誘電体ＲＡＭ（ＦｅＲＡＭ）、ＳＲＡＭ、又はＤＲＡＭ等のＲＡＭを含む。各ビットセルは、アクセストランジスタと、強誘電体材料を含むコンデンサとを含む。アクセストランジスタは強誘電体材料に結合される。第１のダイのメモリは、入力データ及び重み係数を格納し得る。第２のダイの計算ロジックは、第１のダイのメモリに結合される。第２のダイは、トレーニングしたモデルの固定重みを入力データに適用して出力を生成する推論ダイである。一例では、第２のダイは、重みの学習を可能にするトレーニングダイである。
【選択図】図３Ａ
【解決手段】ＡＩ処理システムの性能を向上させるためのパッケージング技術について説明する。ＩＣパッケージは、基板と、基板上の第１のダイと、第１のダイの上に積み重ねられた第２のダイを含む。第１のダイはメモリを含み、第２のダイは計算ロジックを含む。第１のダイは、ビットセルを有する強誘電体ＲＡＭ（ＦｅＲＡＭ）、ＳＲＡＭ、又はＤＲＡＭ等のＲＡＭを含む。各ビットセルは、アクセストランジスタと、強誘電体材料を含むコンデンサとを含む。アクセストランジスタは強誘電体材料に結合される。第１のダイのメモリは、入力データ及び重み係数を格納し得る。第２のダイの計算ロジックは、第１のダイのメモリに結合される。第２のダイは、トレーニングしたモデルの固定重みを入力データに適用して出力を生成する推論ダイである。一例では、第２のダイは、重みの学習を可能にするトレーニングダイである。
【選択図】図３Ａ
【特許請求の範囲】
【請求項1】
プロセッサシステムであって、当該プロセッサシステムは、
上面を有する基板と、
該基板上のダイのスタックと、を含み、
該ダイのスタックは、
処理コア及び第１のメモリを含む第１のダイと、
該第１のダイと垂直に積層された第２のダイと、を含み、
前記第１のメモリには第１のメモリタイプが含まれ、
前記第２のダイは第２のメモリを含み、該第２のメモリには第２のメモリタイプが含まれ、前記第１のダイ及び前記第２のダイは、はんだバンプではないダイ間（inter-die）銅ピラーを介して接続されており、前記第１のダイの前記第１のメモリは、前記ダイ間銅ピラーに結合された又は前記ダイ間銅ピラーの一部であるシリコン貫通ビアを含む、
プロセッサシステム。
上面を有する基板と、
該基板上のダイのスタックと、を含み、
該ダイのスタックは、
処理コア及び第１のメモリを含む第１のダイと、
該第１のダイと垂直に積層された第２のダイと、を含み、
前記第１のメモリには第１のメモリタイプが含まれ、
前記第２のダイは第２のメモリを含み、該第２のメモリには第２のメモリタイプが含まれ、前記第１のダイ及び前記第２のダイは、はんだバンプではないダイ間（inter-die）銅ピラーを介して接続されており、前記第１のダイの前記第１のメモリは、前記ダイ間銅ピラーに結合された又は前記ダイ間銅ピラーの一部であるシリコン貫通ビアを含む、
プロセッサシステム。
【請求項2】
前記第２のダイに隣接しているが、該第２のダイと垂直に積層されていない第１のシリコン構造と、
前記第２のダイに隣接しているが、該第２のダイと垂直に積層されていない第２のシリコン構造と、をさらに含み、
前記第１のシリコン構造及び前記第２のシリコン構造は前記第２のダイの両側にある、請求項１に記載のプロセッサシステム。
前記第２のダイに隣接しているが、該第２のダイと垂直に積層されていない第２のシリコン構造と、をさらに含み、
前記第１のシリコン構造及び前記第２のシリコン構造は前記第２のダイの両側にある、請求項１に記載のプロセッサシステム。
【請求項3】
前記第１のダイは第１の表面を有しており、前記第２のダイは第２の表面を有しており、前記第１の表面が前記第２の表面と完全に重なる又は前記第２の表面が前記第１の表面と完全に重なるように、前記第１の表面は前記第２の表面に対向しており、前記第１の表面は第１の面積を有しており、前記第２の表面は第２の面積を有しており、前記第１の面積は前記第２の面積に実質的に等しい、請求項１に記載のプロセッサシステム。
【請求項4】
前記第１のダイは前記第２のダイ上にある、又は前記第２のダイは前記第１のダイ上にある、請求項１に記載のプロセッサシステム。
【請求項5】
第１のシリコン構造は第１の能動デバイス及び／又は受動デバイスを含み、第２のシリコン構造は第２の能動デバイス及び／又は受動デバイスを含む、請求項１に記載のプロセッサシステム。
【請求項6】
前記第１のメモリタイプは前記第２のメモリタイプと同じであるか、又は前記第１のメモリタイプは前記第２のメモリタイプと異なる、請求項１に記載のプロセッサシステム。
【請求項7】
前記第１のメモリタイプ及び前記第２のメモリタイプには、強誘電体材料が含まれる、請求項１に記載のプロセッサシステム。
【請求項8】
前記第１のダイは強誘電体ロジックを含む、請求項１に記載のプロセッサシステム。
【請求項9】
前記第１のダイは、強誘電体ロジック及び強誘電体メモリを含む、請求項１に記載のプロセッサシステム。
【請求項10】
前記第２のメモリは強誘電体材料を含み、前記第１のメモリはＳＲＡＭを含む、請求項１に記載のプロセッサシステム。
【請求項11】
前記第１のメモリはＳＲＡＭを含み、前記第２のメモリはＳＲＡＭを含む、請求項１に記載のプロセッサシステム。
【請求項12】
前記ダイのスタックの上にヒートスプレッダを含む、請求項１に記載のプロセッサシステム。
【請求項13】
プロセッサシステムを形成する方法であって、当該方法は、
上面を有する基板を形成するステップと、
該基板上にダイのスタックを形成するステップと、を含み、
該ダイのスタックを形成するステップは、
処理コア及び第１のメモリを含む第１のダイを形成するステップであって、前記第１のメモリには第１のメモリタイプが含まれる、ステップと、
前記第１のダイと垂直に積層された第２のダイを形成するステップであって、前記第２のダイは第２のメモリを含み、該第２のメモリには第２のメモリタイプが含まれる、ステップと、
はんだバンプではないダイ間銅ピラーを介して前記第１のダイ及び前記第２のダイを接続するステップであって、前記第１のダイの前記第１のメモリは、ダイ間銅ピラーに結合された又はダイ間銅ピラーの一部であるシリコン貫通ビアを含む、ステップと、を含む、
方法。
上面を有する基板を形成するステップと、
該基板上にダイのスタックを形成するステップと、を含み、
該ダイのスタックを形成するステップは、
処理コア及び第１のメモリを含む第１のダイを形成するステップであって、前記第１のメモリには第１のメモリタイプが含まれる、ステップと、
前記第１のダイと垂直に積層された第２のダイを形成するステップであって、前記第２のダイは第２のメモリを含み、該第２のメモリには第２のメモリタイプが含まれる、ステップと、
はんだバンプではないダイ間銅ピラーを介して前記第１のダイ及び前記第２のダイを接続するステップであって、前記第１のダイの前記第１のメモリは、ダイ間銅ピラーに結合された又はダイ間銅ピラーの一部であるシリコン貫通ビアを含む、ステップと、を含む、
方法。
【請求項14】
第１のシリコン構造を、前記第２のダイに隣接するが、該第２のダイと垂直に積層せずに配置するステップと、
第２のシリコン構造を、前記第２のダイに隣接するが、該第２のダイと垂直に積層せずに配置するステップと、を含み、前記第１のシリコン構造及び前記第２のシリコン構造は前記第２のダイの両側にある、請求項１３に記載の方法。
第２のシリコン構造を、前記第２のダイに隣接するが、該第２のダイと垂直に積層せずに配置するステップと、を含み、前記第１のシリコン構造及び前記第２のシリコン構造は前記第２のダイの両側にある、請求項１３に記載の方法。
【請求項15】
前記第１のダイは第１の表面を有しており、前記第２のダイは第２の表面を有しており、前記第１の表面が前記第２の表面と完全に重なる又は前記第２の表面が前記第１の表面と完全に重なるように、前記第１の表面は前記第２の表面に対向しており、前記第１の表面は第１の面積を有しており、前記第２の表面は第２の面積を有しており、前記第１の面積は前記第２の面積に実質的に等しい、請求項１３に記載の方法。
【請求項16】
第１のシリコン構造は第１の能動デバイス及び／又は受動デバイスを含み、第２のシリコン構造は第２の能動デバイス及び／又は受動デバイスを含む、請求項１３に記載の方法。
【請求項17】
前記第１のダイは前記第２のダイ上にある、又は前記第２のダイは前記第１のダイ上にある、又は前記第１のメモリタイプは前記第２のメモリタイプと同じである、請求項１３に記載の方法。
【請求項18】
前記第１のメモリタイプは、前記第２のメモリタイプとは異なる、請求項１３に記載の方法。
【請求項19】
前記第１のメモリタイプ及び前記第２のメモリタイプには、強誘電体材料が含まれる、請求項１３に記載の方法。
【請求項20】
前記第１のダイは強誘電体ロジックを含む、請求項１３に記載の方法。
【請求項21】
前記第１のダイは、強誘電体ロジック及び強誘電体メモリを含む、請求項１３に記載の方法。
【請求項22】
前記第２のメモリは強誘電体材料を含み、前記第１のメモリはＳＲＡＭを含む、請求項１３に記載の方法。
【請求項23】
前記第１のメモリはＳＲＡＭを含み、前記第２のメモリはＳＲＡＭを含む、請求項１３に記載の方法。
【請求項24】
プロセッサシステムの方法であって、当該方法は、
上面を有する基板を形成するステップと、
該基板上にダイのスタックを形成するステップと、を含み、
該ダイのスタックを形成するステップは、
処理コア及び第１のメモリを含む第１のダイを形成するステップであって、前記第１のメモリには第１のメモリタイプが含まれる、ステップと、
前記第１のダイと垂直に積層された第２のダイを形成するステップであって、該第２のダイは第２のメモリを含み、該第２のメモリには第２のメモリタイプが含まれる、ステップと、
はんだバンプではないダイ間銅ピラーを介して前記第１のダイ及び前記第２のダイを接続するステップであって、前記第１のダイは第１のシリコン貫通ビアを含み、前記第２のダイは第２のシリコン貫通ビアを含み、前記第１のシリコン貫通ビア及び前記第２のシリコン貫通ビアは、前記ダイ間銅ピラーに結合される、又はダイ間銅ピラーの一部である、ステップと、を含む、
方法。
上面を有する基板を形成するステップと、
該基板上にダイのスタックを形成するステップと、を含み、
該ダイのスタックを形成するステップは、
処理コア及び第１のメモリを含む第１のダイを形成するステップであって、前記第１のメモリには第１のメモリタイプが含まれる、ステップと、
前記第１のダイと垂直に積層された第２のダイを形成するステップであって、該第２のダイは第２のメモリを含み、該第２のメモリには第２のメモリタイプが含まれる、ステップと、
はんだバンプではないダイ間銅ピラーを介して前記第１のダイ及び前記第２のダイを接続するステップであって、前記第１のダイは第１のシリコン貫通ビアを含み、前記第２のダイは第２のシリコン貫通ビアを含み、前記第１のシリコン貫通ビア及び前記第２のシリコン貫通ビアは、前記ダイ間銅ピラーに結合される、又はダイ間銅ピラーの一部である、ステップと、を含む、
方法。
【請求項25】
第１のシリコン構造を、前記第２のダイに隣接するが、該第２のダイと垂直に積層せずに配置するステップと、
第２のシリコン構造を、前記第２のダイに隣接するが、該第２のダイと垂直に積層せずに配置するステップと、を含み、前記第１のシリコン構造及び前記第２のシリコン構造は前記第２のダイの両側にある、請求項２４に記載の方法。
第２のシリコン構造を、前記第２のダイに隣接するが、該第２のダイと垂直に積層せずに配置するステップと、を含み、前記第１のシリコン構造及び前記第２のシリコン構造は前記第２のダイの両側にある、請求項２４に記載の方法。
【発明の詳細な説明】
【技術分野】
【0001】
優先権の主張
この出願は、２０１９年３月１８日に出願された、“Artificial Intelligence Processor with Three-Dimensional Stacked Memory”という表題の米国特許出願第１６／３５７，２６５号の優先権を主張するものであり、この文献は、その全体があらゆる目的のために参照により組み込まれる。
この出願は、２０１９年３月１８日に出願された、“Artificial Intelligence Processor with Three-Dimensional Stacked Memory”という表題の米国特許出願第１６／３５７，２６５号の優先権を主張するものであり、この文献は、その全体があらゆる目的のために参照により組み込まれる。
【0002】
本願は、３次元のスタックメモリを含む人工知能プロセッサに関する。
【背景技術】
【0003】
人工知能（ＡＩ）は、データを解析し、分類し、次にデータに関して決定を行う、ハードウェア及びソフトウェアの計算の広い領域である。例えば、特定の１つ又は複数のプロパティのデータの分類を記述するモデルは、大量のデータを用いて時間の経過とともにトレーニングされる。モデルをトレーニングするプロセスでは、大量のデータと、データを解析するための処理能力とが必要である。モデルがトレーニングされると、モデルの出力に基づいて重み又は重み係数が変更される。データを繰り返し解析し、期待される結果を得るために重みを変更することにより、モデルの重みが高い信頼水準（９５％以上等）になるように計算されると、モデルは「トレーニング済み」と見なされる。次に、重みを固定したこのトレーニング済みモデルを使用して、新しいデータに関する決定を行う。モデルをトレーニングしてから、トレーニングしたモデルを新しいデータに適用することは、ハードウェアを集中的に使用する活動である。トレーニングモデルの計算及びトレーニングモデルの使用の待ち時間を短縮し、そのようなＡＩプロセッサシステムの消費電力を削減したいという要望がある。
【0004】
本明細書で提供する背景技術の説明は、本開示の文脈を一般的に提示することを目的としている。本明細書に別段の記載がない限り、この段落に記載されている資料は、本願の特許請求の範囲に対する先行技術ではなく、この段落に含めることによって先行技術であると認めることはではない。
【図面の簡単な説明】
【0005】
本開示の実施形態は、以下に与える詳細な説明及び本開示の様々な実施形態の添付の図面からより完全に理解されるが、これらは、本開示を特定の実施形態に限定するものと解釈すべきではないが、説明及び理解のためだけにある。
【図1】いくつかの実施形態による、メモリダイの上部に位置付けされた計算ダイを含む人工知能（ＡＩ）マシンの高レベルアーキテクチャを示す。
【図2】いくつかの実施形態による、メモリダイの上部に位置付けされた計算ダイを含む計算ブロックのアーキテクチャを示す。
【図3A】いくつかの実施形態による計算ブロックを含むパッケージの断面を示しており、計算ブロックは、メモリダイの上に計算ダイ（例えば、推論論理ダイ）を含む。
【図3B】いくつかの実施形態による計算ブロックを含むパッケージの断面を示しており、計算ブロックは、メモリダイ及びコントローラ論理ダイのスタックの上の計算ダイ（例えば、推論論理ダイ）を含む。
【図3C】いくつかの実施形態による計算ブロックを含むパッケージの断面を示しており、計算ブロックは、インターポーザとしても機能するメモリの上の計算ダイを含む。
【図3D】いくつかの実施形態による計算ブロックを含むパッケージの断面を示しており、計算ブロックは、パッケージの平面に沿った水平スタックにおけるメモリダイ同士の間に計算ダイを含む。
【図3E】いくつかの実施形態による計算ブロックを含むパッケージの断面を示しており、計算ブロックは、パッケージの平面に沿った計算ダイ及び２つ以上のメモリを含む。
【図3F】いくつかの実施形態による、インターポーザの上の計算ダイを含む計算ブロックを含むパッケージの断面を示しており、インターポーザは、その中に埋め込まれたメモリダイを含む。
【図3G】いくつかの実施形態による、パッケージの平面に沿った計算ダイ及び２つ以上のメモリを含む計算ブロックと、インターポーザとしても機能するメモリとを含むパッケージの断面を示す。
【図3H】いくつかの実施形態による計算ブロックを含むパッケージの断面を示しており、計算ブロックは、インターポーザとしても機能する３Ｄ強誘電体メモリの上の計算ダイを含む。
【図4A】いくつかの実施形態による、計算ブロックを有するシステムオンチップ（ＳＯＣ）を含む、ＡＩマシンを含むパッケージの断面を示しており、計算ブロックは、メモリの上の計算ダイを含む。
【図4B】いくつかの実施形態による、計算ブロックを有するＳＯＣを含む、ＡＩマシンを含むパッケージの断面を示しており、計算ブロックは、メモリの上の計算ダイ、プロセッサ、及びソリッドステートメモリを含む。
【図5】いくつかの実施形態による回路基板上の複数のパッケージの断面を示しており、パッケージのうちの１つはメモリダイの上の計算ダイを含み、パッケージのうちの別のものはグラフィック処理装置を含む。
【図6】いくつかの実施形態による、水平面に沿ってメモリと接続するために側部にマイクロハンプを備えた計算ダイの上面図の断面を示す。
【図7】いくつかの実施形態による、パッケージの垂直面に沿ってメモリダイと接続するために、計算ダイの上部及び下部にマイクロバンプを備えた計算ダイの上面図の断面を示す。
【図8A】いくつかの実施形態による、計算ダイの下にあるメモリダイの断面を示す。
【図8B】いくつかの実施形態による、メモリダイの上にある計算ダイの断面を示す。
【図9A】いくつかの実施形態による、計算ダイの下にある、２×２タイルを含むメモリダイの断面を示す。
【図9B】いくつかの実施形態による、メモリダイの上にある、２×２タイルを含む計算ダイの断面を示す。
【図10】パッケージを形成する方法を示す。
【発明を実施するための形態】
【0006】
いくつかの実施形態は、ＡＩ処理システムの性能を向上させるためのパッケージング技術を説明する。いくつかの実施形態では、集積回路パッケージが提供され、この集積回路パッケージは、基板、基板上の第１のダイ、及び第１のダイの上に積み重ねられた第２のダイを含み、第１のダイはメモリを含み、第２のダイは計算ロジックを含む。いくつかの実施形態では、第１のダイは、ビットセルを有する強誘電体ランダムアクセスメモリ（ＦｅＲＡＭ）を含み、各ビットセルは、アクセストランジスタと、強誘電体材料を含むコンデンサとを含み、アクセストランジスタは、強誘電体材料に結合される。ＦｅＲＡＭは、ＦｅＤＲＡＭ（強誘電体動的ランダムアクセスメモリ）又はＦｅＳＲＡＭ（強誘電体静的ランダムアクセスメモリ）であってもよい。第１のダイのメモリは、入力データ及び重み係数を格納し得る。第２のダイの計算ロジックは、第１のダイのメモリに結合される。第２のダイは、トレーニングしたモデルの固定重みを入力データに適用して出力を生成する推論ダイにすることができる。いくつかの実施形態では、第２のダイは、マトリックス乗算器、加算器、バッファ等を有する処理コア（又は処理エンティティ（ＰＥ））を含む。いくつかの実施形態では、第１のダイは、高帯域幅メモリ（ＨＢＭ）を含む。ＨＢＭには、コントローラ及びメモリアレイが含まれ得る。
【0007】
いくつかの実施形態では、第２のダイは、重みを変更することによってモデルをトレーニングし、固定した重みを用いて新しいデータに対してモデルを使用することもできる特定用途向け集積回路（ＡＳＩＣ）を含む。いくつかの実施形態では、メモリは、ＳＲＡＭ（静的ランダムアクセスメモリ）を含む。いくつかの実施形態では、第１のダイのメモリは、ＭＲＡＭ（磁気ランダムアクセスメモリ）を含む。いくつかの実施形態では、第１のダイのメモリは、Ｒｅ－ＲＡＭ（抵抗変化型メモリ）を含む。いくつかの実施形態では、基板は活性（active）インターポーザであり、第１のダイは活性インターポーザに埋め込まれる。いくつかの実施形態では、第１のダイ自体は、活性インターポーザである。
【0008】
いくつかの実施形態では、集積回路パッケージは、システムオンチップ（ＳＯＣ）のためのパッケージである。ＳＯＣは、メモリダイ（ＨＢＭ）の上部の計算ダイと、その計算ダイに隣接する（例えば、プロセッサダイの上部又は側面）メモリダイに結合されたプロセッサダイとを含み得る。いくつかの実施形態では、ＳＯＣは、ソリッドステートメモリダイを含む。
【0009】
様々な実施形態のパッケージング技術には多くの技術的効果がある。例えば、メモリダイを計算ダイの下に配置するか、或いは１つ又は複数のメモリダイを計算ダイの側部に配置することで、ＡＩシステムの性能が向上する。いくつかの実施形態では、メモリにＦｅ－ＲＡＭを使用することにより、計算ダイによるマトリックス乗算プロセスは、従来のマトリックス乗算よりも１５～２０倍高速になる。さらに、Ｆｅ－ＲＡＭを使用すると、ＳＲＡＭベースのメモリと比較してＡＩシステムの消費電力が桁違いに削減される。Ｆｅ－ＲＡＭを使用すると、相互接続エネルギーが低下し、外部メモリの帯域幅要件が低下し、回路の複雑さが軽減され、計算システムのコストが削減される。他の技術的効果は、様々な実施形態及び図から明らかになろう。
【0010】
以下の説明では、本開示の実施形態のより完全な説明を与えるために、多くの詳細について議論する。しかしながら、当業者には、本開示の実施形態がこれらの特定の詳細なしで実施し得ることが明らかであろう。他の例では、本開示の実施形態を不明瞭にすることを避けるために、周知の構造及び装置は、詳細ではなく、ブロック図の形式で示される。
【0011】
実施形態の対応する図面では、信号は線で表されていることに留意されたい。いくつかの線は、より多くの構成信号経路を示すために太く、及び／又は一次情報の流れの方向を示すために１つ又は複数の端部に矢印を含む場合がある。このような指標は、限定することを意図したものではない。むしろ、線は、回路又は論理ユニットのより容易な理解を促すために、１つ又は複数の例示的な実施形態に関連して使用される。設計の必要性又は好みによって決定されるような、表現された信号は、実際には、いずれかの方向に移動し得、任意の適切なタイプの信号スキームで実装され得る１つ又は複数の信号を含み得る。
【0012】
「装置」という用語は、一般に、その用語の使用の文脈による機器を指し得る。例えば、装置は、層又は構造のスタック、単一の構造又は層、能動及び／又は受動要素を有する様々な構造の接続等を指し得る。一般に、装置は、ｘｙｚデカルト座標系のｘｙ方向に沿った平面と、ｚ方向に沿った高さとを含む３次元構造である。装置の平面は、装置を含む機器の平面でもあり得る。
【0013】
本明細書全体及び特許請求の範囲において、「接続された」という用語は、中間装置を伴わない、接続されたものの間の電気的、機械的、又は磁気的接続等の直接接続を意味する。
【0014】
「結合された」という用語は、接続されたものの間の直接的な電気的、機械的、又は磁気的接続、或いは１つ又は複数の受動的又は能動的な中間装置を介した間接接続等の、直接接続又は間接接続を意味する。
【0015】
本明細書における「隣接する」という用語は、一般に、あるものが別のものの隣にある（例えば、直ぐ隣にある又はそれらの間に１つ又は複数のものを含んで近くにある）又は別のものに隣接する（例えば、別のものに当接する）位置を指す。
【0016】
「回路」又は「モジュール」という用語は、所望の機能を提供するために互いに協働するように配置された１つ又は複数の受動的及び／又は能動的な構成要素を指し得る。
【0017】
「信号」という用語は、少なくとも１つの電流信号、電圧信号、磁気信号、又はデータ／クロック信号を指し得る。「１つの（a, an）」、及び「その（the）」の意味には、複数形の参照が含まれる。「～内に（in）」の意味には、「～内に（in）」と「～上に（on）」が含まれる。
【0018】
「スケーリング」という用語は、一般に、設計（概略及びレイアウト）をあるプロセス技術から別のプロセス技術に変換し、その後、レイアウト領域を縮小することを指す。「スケーリング」という用語は、一般に、同じ技術ノード内のレイアウト及び装置のダウンサイジングも指す。「スケーリング」という用語は、別のパラメータ、例えば、電源レベルに関連する信号周波数の調整（例えば、減速又は加速－すなわち、それぞれ、スケールダウン又はスケールアップ）を指す場合もある。
【0019】
「実質的に」、「近い（close）」、「略」、「近い（near）」、及び「約、およそ（about）」という用語は、一般に、目標値の＋／－１０％以内であることを指す。例えば、それらの使用の明示的な文脈で特に指定されない限り、「実質的に等しい」、「およそ等しい」、及び「略等しい」という用語は、そのように記述されたものの間での偶発的な変動に過ぎないことを意味する。当技術分野では、そのような変動は、典型的に、所定の目標値の＋／－１０％以下である。
【0020】
共通の対象を説明するための序数形容詞「第１」、「第２」、及び「第３」等の使用は、別段の指定がない限り、同様の対象の異なるインスタンスが参照されていることを単に示し、そのように記述した対象が、時間的、空間的、ランク付け、又は他の方法で、特定の順序である必要があることを意味することを意図していない。
【0021】
本開示の目的のために、「Ａ及び／又はＢ」及び「Ａ又はＢ」という句は、（Ａ）、（Ｂ）、又は（Ａ及びＢ）を意味する。本開示の目的のために、「Ａ、Ｂ、及び／又はＣ」という句は、（Ａ）、（Ｂ）、（Ｃ）、（Ａ及びＢ）、（Ａ及びＣ）、（Ｂ及びＣ）、又は（Ａ、Ｂ、及びＣ）を意味する。
【0022】
詳細な説明及び特許請求の範囲において、「左」、「右」、「前」、「後」、「上」、「下」、「～の上」、「～の下」等の用語（もしあれば）は、説明の目的で使用され、必ずしも永続的な相対位置を説明するために使用されるわけではない。例えば、本明細書で使用される「～の上」、「～の下」、「前側」、「後側」、「上」、「下」、「～の上」、「～の下」、及び「～上」という用語は、装置内のある構成要素、構造、又は材料の、他の参照される構成要素、構造、又は材料に対する相対的な位置を指す。このような物理的な関係は注目に値する。これらの用語は、本明細書で説明の目的でのみ使用され、主に装置のｚ軸の文脈で使用されるため、装置の向きに関連している場合がある。このため、本明細書で提供される図の文脈における第２の材料「の上」の第１の材料は、装置が、提供される図の文脈に対して逆さまに向き合わせされている場合に、第２の材料「の下」にもなり得る。材料の文脈では、別の材料の上又は下に配置された１つの材料は、直接接触している場合もあれば、１つ又は複数の材料が介在している場合もある。さらに、２つの材料の間に配置された１つの材料は、２つの層と直接接触していてもよく、或いは１つ又は複数の間に介在する層を有していてもよい。対照的に、第２の材料「上」の第１の材料は、その第２の材料と直接接触している。構成要素アセンブリの文脈でも、同様の区別が行われ得る。
【0023】
「～の間」という用語は、装置のｚ軸、ｘ軸、又はｙ軸の文脈で使用され得る。他の２つの材料の間にある材料は、それらの材料の一方又は両方と接触している場合もあれば、１つ又は複数の介在材料によって他の２つの材料の両方から分離される場合もある。従って、他の２つの材料「の間」にある材料は、他の２つの材料のいずれかと接触している場合もあれば、介在する材料を介して他の２つの材料に結合される場合もある。他の２つの装置の間にある装置は、それらの装置の一方又は両方に直接接続することも、１つ又は複数の介在装置によって他の２つの装置の両方から分離することもできる。
【0024】
ここで、「バックエンド」という用語は、一般に、「フロントエンド」の反対側であり、ＩＣ（集積回路）パッケージがＩＣダイバンプに結合するダイのセクションを指す。例えば、高レベルの金属層（例えば、１０個の金属スタックダイの６以上の金属層）及びダイパッケージに近い対応するビアは、ダイのバックエンドの一部と見なされる。逆に、「フロントエンド」という用語は、一般に、活性領域（例えば、トランジスタが製造される場所）及び低レベルの金属層及び活性領域に近い対応するビア（例えば、１０個の金属スタックダイの例の５以下の金属層）を含むダイのセクションを指す。
【0025】
他の図の要素と同じ参照符号（又は名前）を有する図のそれらの要素は、説明したものと同様の方法で動作又は機能することができるが、それに限定されないことが指摘される。
【0026】
図１は、いくつかの実施形態による、メモリダイの上部に位置付けされた計算ダイを含む人工知能（ＡＩ）マシン１００の高レベルアーキテクチャを示している。ＡＩマシン１００は、ランダムアクセスメモリ（ＲＡＭ）１０２及び計算ロジック１０３を有する計算ブロック１０１又はプロセッサ、静的ランダムアクセスメモリ（ＳＲＡＭ）１０４、メインプロセッサ１０５、動的ランダムアクセスメモリ（ＤＲＡＭ）１０６、及びソリッドステートメモリ又はドライブ（ＳＳＤ）１０７を含む。いくつかの実施形態では、ＡＩマシンの一部又は全ての構成要素は、単一のパッケージにパッケージ化され、システムオンチップ（ＳＯＣ）を形成する。いくつかの実施形態では、計算ブロック１０１は、単一のパッケージにパッケージ化され、次に、プリント回路基板（ＰＣＢ）上のプロセッサ１０５及びメモリ１０４、１０６、及び１０７に結合される。様々な実施形態において、計算ブロック１０１は、専用計算ダイ１０３又はマイクロプロセッサを含む。いくつかの実施形態では、ＲＡＭ１０２は、専用計算ダイ１０３のための特別なメモリ／キャッシュを形成する強誘電体ＲＡＭ（Ｆｅ－ＲＡＭ）である。いくつかの実施形態では、計算ダイ１０３は、人工知能、グラフ処理、及びデータ処理のアルゴリズム等のアプリケーションに特化している。いくつかの実施形態では、計算ダイ１０３は、例えば乗算器及びバッファのための論理計算ブロック、Ｆｅ－ＲＡＭを含む特別なデータメモリブロック（例えば、バッファ）をさらに有する。いくつかの実施形態では、ＦＥ－ＲＡＭ１０２は、計算効率を向上させるために、重み及び入力が順番に格納されている。プロセッサ１０５又は専用プロセッサ１０５、ＦＥ－ＳＲＡＭ１０４、及び計算ダイ１０３の間の相互接続は、高帯域幅及び低遅延のために最適化される。図１のアーキテクチャにより、効率的なパッケージングが可能になり、エネルギー／電力／コストを削減できる。
【0027】
いくつかの実施形態では、ＲＡＭ１０２は、入力データ（又は処理すべきデータ）１０２ａ及び重み係数１０２ｂを格納するようにパーティション分割されたＳＲＡＭを含む。いくつかの実施形態では、ＲＡＭ１０２は、Ｆｅ－ＲＡＭを含む。例えば、ＲＡＭ１０２は、ＦＥ－ＤＲＡＭ又はＦＥ－ＳＲＡＭを含む。いくつかの実施形態では、入力データ１０３ａは、別個のメモリ（例えば、別個のメモリダイ）に格納され、重み係数１０２ｂは、別個のメモリ（例えば、別個のメモリダイ）に格納される。
【0028】
いくつかの実施形態では、計算ロジック１０３は、マトリックス乗算器、加算器、連結ロジック、バッファ、及び組合せロジックを含む。様々な実施形態において、計算ロジック１０３は、入力１０２ａ及び重み１０２ｂに対して乗算演算を行う。いくつかの実施形態では、重み１０２ｂは固定重みである。例えば、プロセッサ１０５（例えば、グラフィック処理装置（ＧＰＵ）、ＡＩプロセッサ、中央処理装置（ＣＰＵ）、又は他の任意の高性能プロセッサ）は、トレーニングモデルの重みを計算する。重みが計算されると、それら重みはメモリ１０２ｂに格納される。様々な実施形態において、トレーニングしたモデルを使用して解析される入力データは、計算ブロック１０１によって計算した重み１０２ｂを用いて処理され、出力（例えば、分類結果）を生成する。
【0029】
いくつかの実施形態では、ＳＲＡＭ１０４は、強誘電体ベースのＳＲＡＭである。例えば、強誘電体トランジスタを有する６トランジスタ（６Ｔ）ＳＲＡＭビットセルが、不揮発性Ｆｅ－ＳＲＡＭを実装するために使用される。いくつかの実施形態では、ＳＳＤ１０７は、ＮＡＮＤフラッシュセルを含む。いくつかの実施形態では、ＳＳＤ１０７は、ＮＯＲフラッシュセルを含む。いくつかの実施形態では、ＳＳＤ１０７は、マルチ閾値ＮＡＮＤフラッシュセルを含む。
【0030】
様々な実施形態において、不揮発性のＦｅ－ＲＡＭは、アーキテクチャ１００のセキュリティ、機能安全、及びより速い再起動時間等の新機能を導入するために使用される。不揮発性Ｆｅ－ＲＡＭは、データへの高速アクセス及び重みを提供する低電力ＲＡＭである。Ｆｅ－ＲＡＭ１０４は、推論ダイ１０１（又はアクセラレータ）の高速ストレージとしても機能し、推論ダイ１０１（又はアクセラレータ）は、典型的に、容量が少なく、アクセス要件が高速である。
【0031】
様々な実施形態において、Ｆｅ－ＲＡＭ（Ｆｅ－ＤＲＡＭ又はＦｅ－ＳＲＡＭ）は、強誘電体材料を含む。強誘電性（ＦＥ）材料は、トランジスタのゲートスタック又はメモリのコンデンサにあり得る。強誘電体材料は、ＦＥ材料がその状態を低電圧（例えば、１００ｍＶ）によって切り替えるのを可能にする任意の適切な低電圧ＦＥ材料であり得る。いくつかの実施形態では、ＦＥ材料は、タイプＡＢＯ３のペロブスカイトを含み、「Ａ」及び「Ｂ」は、異なるサイズの２つのカチオンであり、「Ｏ」は、両方のカチオンに結合するアニオンである酸素である。一般に、Ａの原子のサイズはＢの原子のサイズよりも大きい。いくつかの実施形態では、ペロブスカイトを（例えば、Ｌａ又はランタニドによって）ドープすることができる。様々な実施形態において、ＦＥ材料がペロブスカイトである場合に、導電性酸化物は、タイプＡＡ’ＢＢ’Ｏ３である。Ａ’は、原子サイトＡのドーパントであり、ランタニド系列の元素であり得る。Ｂ’は、原子サイトＢのドーパントであり、遷移金属元素、特にＳｃ、Ｔｉ、Ｖ、Ｃｒ、Ｍｎ、Ｆｅ、Ｃｏ、Ｎｉ、Ｃｕ、Ｚｎの元素であり得る。Ａ’はサイトＡと同じ原子価を有し、強誘電分極率が異なる場合がある。
【0032】
いくつかの実施形態では、ＦＥ材料は、タイプｈ－ＲＭｎＯ３の六角形の強誘電体を含み、Ｒは、希土類元素、つまり、セリウム（Ｃｅ）、ジスプロシウム（Ｄｙ）、エルビウム（Ｅｒ）、ユーロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）、ホルミウム（Ｈｏ）、ランタン（Ｌａ）、ルテチウム（Ｌｕ）、ネオジム（Ｎｄ）、プラセオジミウム（Ｐｒ）、プロメチウム（Ｐｍ）、サマリウム（Ｓｍ）、スカンジウム（Ｓｃ）、テルビウム（Ｔｂ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、及びイットリウム（Ｙ）である。強誘電相は、Ｙイオンの変位を伴う、層状のＭｎＯ５多面体の座屈を特徴とし、その変位は、正味の電気分極を引き起こす。いくつかの実施形態では、六角形のＦＥは、ＹＭｎＯ３又はＬｕＦｅＯ３のうちの１つを含む。様々な実施形態において、ＦＥ材料が六角形の強誘電体を含む場合に、導電性酸化物は、Ａ２Ｏ３（例えば、Ｉｎ２Ｏ３、Ｆｅ２Ｏ３）及びＡＢＯ３タイプであり、「Ａ」は希土類元素であり、ＢはＭｎである。
【0033】
いくつかの実施形態では、ＦＥ材料は、不適切なＦＥ材料を含む。不適切な強誘電体とは、一次秩序パラメータ（primary order parameter）が原子秩序のひずみ又は座屈等の秩序メカニズムである強誘電体である。不適切なＦＥ材料の例としては、ＬｕＦｅＯ３クラスの材料、又は強誘電体材料及び常誘電体材料（それぞれＰｂＴｉＯ３（ＰＴＯ）とＳｎＴｉＯ３（ＳＴＯ）、及びそれぞれＬａＡｌＯ３（ＬＡＯ）とＳＴＯ）の超格子である。例えば、［ＰＴＯ／ＳＴＯ］ｎ又は［ＬＡＯ／ＳＴＯ］ｎの超格子であり、「ｎ」は１～１００の間である。ここでの様々な実施形態は、電荷状態を記憶するための強誘電体材料に関して説明しているが、実施形態は、常誘電体材料にも適用可能である。
【0034】
図２は、いくつかの実施形態による、メモリダイの上部に位置付けされた計算ダイを含む計算ブロック２００（例えば、１０１）のアーキテクチャを示している。図２のアーキテクチャは、入力及び重みのためのＲＡＭメモリバッファがダイ１で分割され、論理及びオプションのメモリバッファがダイ２で分割される、専用計算ダイのアーキテクチャを示している。
【0035】
いくつかの実施形態では、メモリダイ（例えば、ダイ１）は、ヒートシンク又は熱ソリューション（thermal solution：熱的解決策）が計算ダイに隣接するように、計算ダイ（例えば、ダイ２）の下に位置付けされる。いくつかの実施形態では、メモリダイはインターポーザに埋め込まれる。いくつかの実施形態では、メモリダイは、その基本的なメモリ機能に加えて、インターポーザとして動作する。いくつかの実施形態では、メモリダイは、スタック内のメモリの複数のダイと、メモリダイのスタックへの読取り及び書込み機能を制御するためのコントローラとを含む高帯域幅メモリ（ＨＢＭ）である。いくつかの実施形態では、メモリダイは、入力データを格納するための第１のダイ２０１と、重み係数を格納するための第２のダイ２０２とを含む。いくつかの実施形態では、メモリダイは、メモリダイの第１のパーティション２０１が入力データを格納するために使用され、メモリダイの第２のパーティション２０２が重みを格納するために使用されるようにパーティション分割される単一のダイである。いくつかの実施形態では、メモリダイはＦＥ－ＤＲＡＭを含む。いくつかの実施形態では、メモリダイはＦＥ－ＳＲＡＭを含む。いくつかの実施形態では、メモリダイはＭＲＡＭを含む。いくつかの実施形態では、メモリダイはＳＲＡＭを含む。例えば、メモリパーティション２０１及び２０２、又はメモリダイ２０１及び２０２は、ＦＥ－ＳＲＡＭ、ＦＥ－ＤＲＡＭ、ＳＲＡＭ、及び／又はＭＲＡＭのうちの１つ又は複数を含む。いくつかの実施形態では、メモリパーティション又はダイ２０１に格納される入力データは、トレーニングしたモデルによって、メモリパーティション又はダイ２０２に格納された固定重みを用いて解析されるデータである。
【0036】
いくつかの実施形態では、計算ダイは、マトリックス乗算器２０３、ロジック（logic：論理）２０４、及び一時バッファ２０５を含む。マトリックス乗算器２０３は、入力データ「Ｘ」及び重み「Ｗ」に対して乗算演算を行って、出力「Ｙ」を生成する。この出力は、ロジック２０４によってさらに処理され得る。いくつかの実施形態では、ロジック２０４は、閾値演算、プーリング及びドロップアウト演算、及び／又は連結演算を行って、ＡＩ論理原始関数を完了する。いくつかの実施形態では、ロジック２０４の出力（例えば、処理した出力「Ｙ」）は、バッファ２０５に一時的に格納される。いくつかの実施形態では、バッファ２０５は、Ｆｅ－ＳＲＡＭ、Ｆｅ－ＤＲＡＭ、ＭＲＡＭ、抵抗変化型ＲＡＭ（Ｒｅ－ＲＡＭ）、及び／又はＳＲＡＭのうちの１つ又は複数等のメモリである。いくつかの実施形態では、バッファ２０５は、メモリダイ（例えば、ダイ１）の一部である。いくつかの実施形態では、バッファ２０５は、リタイマーの機能を実行する。いくつかの実施形態では、バッファ２０５の出力（例えば、処理した出力「Ｙ」）は、メモリパーティション又はダイ２０２内の重みを変更するために使用される。そのような一実施形態では、計算ブロック２００は、推論回路としてだけでなく、モデルをトレーニングするためのトレーニング回路としても動作する。いくつかの実施形態では、マトリックス乗算器２０３は、乗算器セルのアレイを含み、ＦｅＲＡＭ２０１及び２０２はそれぞれ、メモリビットセルのアレイを含み、各乗算器セルは、ＦＥ－ＲＡＭ２０１及びＦＥ－ＲＡＭ２０２の対応するメモリビットセルに結合される。いくつかの実施形態では、計算ブロック２００は、各乗算器セルが相互接続ファイバに結合されるように、乗算器セルのアレイに結合された相互接続ファイバを含む。
【0037】
アーキテクチャ２００は、重み、入力、及び出力のためのデータ局所性を提供することによって、計算ダイ（例えば、ダイ２）のための低減したメモリアクセスを提供する。一例では、ＡＩ計算ブロック（例えば、マトリックス乗算器２０３）との間のデータは、同じパッケージングユニット内でローカルに処理される。アーキテクチャ２００はまた、メモリ及び論理演算をそれぞれメモリダイ（例えば、ダイ１）及び論理ダイ（例えば、ダイ２）に分離し、最適化したＡＩ処理を可能にする。分離した（Desegregated）ダイにより、ダイの歩留まりが向上する。ダイ１の大容量メモリプロセスにより、メモリへの外部相互接続の電力を削減し、統合のコストを削減し、設置面積を小さくすることもできる。
【0038】
図３Ａは、いくつかの実施形態による計算ブロックを含むパッケージ３００の断面を示しており、計算ブロックは、メモリダイの上の計算ダイ（例えば、推論論理ダイ）を含む。
【0039】
いくつかの実施形態では、集積回路（ＩＣ）パッケージアセンブリは、回路基板３０１に結合される。いくつかの実施形態では、回路基板３０１は、エポキシラミネート等の電気絶縁材料から構成されるプリント回路基板（ＰＣＢ）であり得る。例えば、回路基板３０１は、フェノール綿紙材料（例えば、ＦＲ－１）、綿紙及びエポキシ材料（例えば、ＦＲ－３）、エポキシ樹脂（ＦＲ－４）を使用して一緒に積層される織ガラス材料、エポキシ樹脂を含むガラス／紙（例えば、ＣＥＭ－１）、エポキシ樹脂を含むガラス複合材、ポリテトラフルオロエチレンを含むガラス織物（例えば、ＰＴＦＥ ＣＣＬ）、又は他のポリテトラフルオロエチレンベースのプリプレグ材料等の材料から構成される電気絶縁層を含み得る。いくつかの実施形態では、層３０１は、パッケージ基板であり、且つＩＣパッケージアセンブリの一部である。
【0040】
ＩＣパッケージアセンブリは、基板３０２、メモリダイ３０３（例えば、図２のダイ１）、計算ダイ３０４（例えば、図２のダイ２）を含み得る。様々な実施形態において、メモリダイ３０３は、計算ダイ３０４の下にある。この特定のトポロジーは、ＡＩシステムの全体的な性能を向上させる。様々な実施形態において、計算ダイ３０４は、推論ダイの論理部分を含む。推論ダイ又はチップは、トレーニングしたモデルに関連付けられた固定重み及び入力を適用して出力を生成するために使用される。推論ダイ３０４に関連するメモリ３００３を分離することにより、ＡＩ性能が向上する。さらに、そのようなトポロジーは、電力消費源、推論ダイ３０４から熱を放散させるヒートシンク３１５等の熱ソリューションのより良い使用を可能にする。様々な実施形態において、メモリ３０３は、ＦＥ－ＳＲＡＭ、ＦＥ－ＤＲＡＭ、ＳＲＡＭ、ＭＲＡＭ、抵抗ＲＡＭ（Ｒｅ－ＲＡＭ）の１つ又は複数、又はそれらの組合せであり得る。ＦＥ－ＳＲＡＭ、ＭＲＡＭ、又はＲｅ－ＲＡＭを使用すると、低電力で高速のメモリ動作が可能になる。これにより、メモリダイ３０３を計算ダイ３０４の下に配置して、計算ダイ３０４に対して熱ソリューションをより効率的に使用することができる。いくつかの実施形態では、メモリダイ３０３は高帯域幅メモリ（ＨＢＭ）である。
【0041】
いくつかの実施形態では、計算ダイ３０４は、特定用途向け回路（ＡＳＩＣ）、プロセッサ、又はそのような機能のいくつかの組合せである。いくつかの実施形態では、メモリダイ３０３及び計算ダイ３０４の一方又は両方は、封止材料３１８に埋め込まれ得る。いくつかの実施形態では、封止材料３１８は、エポキシベースのビルドアップ基板、他の誘電体材料／有機材料、樹脂、エポキシ、ポリマー接着剤、シリコーン、アクリル、ポリイミド、シアネートエステル、熱可塑性樹脂、及び／又は熱硬化性樹脂等の任意の適切な材料であり得る。
【0042】
いくつかの実施形態では、メモリダイ３０３は、第１の側Ｓ１と、第１の側Ｓ１の反対側の第２の側Ｓ２とを有し得る。いくつかの実施形態では、第１の側Ｓ１は、一般にダイの「不活性」又は「後」側と呼ばれるダイの側であり得る。いくつかの実施形態では、メモリダイ３０３の後側は、能動的又は受動的装置、信号及び電力経路指定等を含み得る。いくつかの実施形態では、第２の側Ｓ２は、１つ又は複数のトランジスタ（例えば、アクセストランジスタ）を含み得、一般に、ダイの「活性」又は「前」側と呼ばれるダイの側である。いくつかの実施形態のメモリ回路は、ダイの前側にも能動的及び受動的装置を有することができる。いくつかの実施形態では、メモリダイ３０３の第２の側Ｓ２は、１つ又は複数の電気経路指定特徴３１０を含み得る。いくつかの実施形態では、計算ダイ３０４は、１つ又は複数の電気経路指定特徴３１２を備えた「活性」又は「前」側を含み得る。いくつかの実施形態では、電気経路指定特徴３１２は、ボンドパッド、マイクロバンプ、はんだボール、又は任意の他の適切な結合技術であり得る。
【0043】
いくつかの実施形態では、メモリダイ３０２は、基板３０２を電気経路指定特徴３１２を介して計算ダイ３０４に結合する１つ又は複数のシリコン貫通ビア（ＴＳＶ）を含み得る。例えば、計算ダイ３０４は、ダイ相互接続によってメモリダイ３０３に結合される。いくつかの実施形態では、ダイ間（inter-die）相互接続は、はんだバンプ、銅ピラー、又は他の導電性特徴であり得る。いくつかの実施形態では、インターフェイス層（界面層）（図示せず）が、メモリダイ３０３と計算ダイ３０４との間に設けられ得る。メモリダイ３０３は、ＴＳＶを使用して計算ダイ３０４に結合され得る。いくつかの実施形態では、対応するはんだボールを備えた相互接続ピラーを使用して、メモリダイ３０３を計算ダイ３０４に接続する。いくつかの実施形態では、インターフェイス層（図示せず）は、アンダーフィル、接着剤、誘電体、又は他の材料の層であり得るか、又はそれを含み得る。いくつかの実施形態では、インターフェイス層は、機械的強度、伝導性、熱放散、又は接着を提供する等、様々な機能を果たし得る。
【0044】
いくつかの実施形態では、パッケージ基板３０３は、コアレス基板であり得る。例えば、パッケージ基板３０２は、複数の「バンプレス」ビルドアップ層を含む「バンプレス」ビルドアップ層（ＢＢＵＬ）アセンブリであり得る。ここで、「バンプレスビルドアップ層」という用語は、「バンプ」と見なされ得るはんだ又は他の取付け手段を使用せずに、一般に、基板及びその中に埋め込まれた構成要素の層を指す。しかしながら、様々な実施形態は、ダイと基板との間のＢＢＵＬタイプの接続に限定されず、任意の適切なフリップチップ基板に使用することができる。いくつかの実施形態では、１つ又は複数のビルドアップ層は、信頼性、反り低減等のために変更及び／又は最適化され得る材料特性を有し得る。いくつかの実施形態では、パッケージ基板５０４は、ポリマー、セラミック、ガラス、又は半導体材料から構成され得る。いくつかの実施形態では、パッケージ基板３０２は、従来のコア基板及び／又はインターポーザであり得る。いくつかの実施形態では、パッケージ基板３０２は、その中に埋め込まれた能動的及び／又は受動的装置を含む。
【0045】
いくつかの実施形態では、パッケージ基板３０２の上側は、メモリダイ３０３の第２の表面Ｓ２及び／又は電気経路指定特徴３１０に結合される。いくつかの実施形態では、パッケージ基板３０２の反対側の下側は、パッケージ相互接続３１７によって回路基板３０１に結合される。いくつかの実施形態では、パッケージ相互接続３１６は、パッケージ基板５０４の第２の側に配置された電気経路指定特徴３１７を、回路基板３０１上の対応する電気経路指定特徴３１５に結合することができる。
【0046】
いくつかの実施形態では、パッケージ基板５０４は、メモリダイ３０３（及び／又は計算ダイ３０４）と、回路基板３０１及び／又はＩＣパッケージアセンブリの外部の他の電気部品との間で電気信号を経路指定するために、その中に形成された電気経路指定特徴を有し得る。いくつかの実施形態では、パッケージ相互接続３１６及びダイ相互接続３１０は、例えば、金属、合金、はんだ付け可能材料、又はそれらの組合せを使用して形成されたバンプ、ピラー又はボールを含む、多種多様な適切な構造及び／又は材料のいずれかを含む。いくつかの実施形態では、電気経路指定特徴３１５は、ボールグリッドアレイ（ＢＧＡ）又は他の構成で配置され得る。
【0047】
いくつかの実施形態では、計算ダイ３０４は、前面から後面への（front-to-back）構成でメモリダイ３０３に結合される（例えば、計算ダイ３０３の「前」又は「活性」側は、メモリダイ３０３の「後」又は「不活性」側Ｓ１に結合される）。いくつかの実施形態では、ダイは、前面から前面（front-to-front）、後面から後面（back-to-back）、又は左右（side-to-side）の配置で互いに結合され得る。いくつかの実施形態では、１つ又は複数の追加のダイを、メモリダイ３０３、計算ダイ３０４、及び／又はパッケージ基板３０２と結合してもよい。いくつかの実施形態では、ＩＣパッケージアセンブリは、例えば、フリップチップ及びワイヤボンディング技術の組合せ、インターポーザ、電気信号を経路指定するためのシステムオンチップ（ＳＯＣ）及び／又はパッケージオンパッケージ（ＰｏＰ）構成を含むマルチチップパッケージ構成を含み得る。
【0048】
いくつかの実施形態では、メモリダイ３０３及び計算ダイ３０４は、単一のダイであり得る。いくつかの実施形態では、メモリダイ３０３は、２つ以上のダイを含むＨＢＭであり、２つ以上のダイは、コントローラダイ及びメモリダイを含む。いくつかの実施形態では、計算ダイはさらに２つのダイを含み得る。例えば、バッファ２０５は、メモリダイ３０３の表面Ｓ１の近くに結合された別個のメモリダイであり得、マトリックス乗算及び他の計算ユニットは、別個のダイ内にあり得る。一例では、メモリダイ３０３及び／又は計算ダイ３０４は、その上に形成された２つ以上のダイを有するウェーハ（又はウェーハの一部）であり得る。いくつかの実施形態では、メモリダイ３０３及び／又は計算ダイ３０４は、封止材料３１８に埋め込まれた２つ以上のダイを含む。いくつかの実施形態では、２つ以上のダイは、並べて配置されるか、垂直方向に積み重ねられるか、又は他の任意の適切な配置で位置付けされる。
【0049】
様々な実施形態において、ヒートシンク３１５及び関連するフィンが、計算ダイ３０４に結合される。ヒートシンク３１５が熱ソリューションとして示されているが、他の熱ソリューションも使用され得る。例えば、ヒートシンク３１５に加えて、又はヒートシンク３１５の代わりに、ファン、液体冷却等を使用してもよい。
【0050】
図３Ｂは、いくつかの実施形態による計算ブロックを含むパッケージ３２０の断面を示しており、計算ブロックは、メモリダイ及びコントローラ論理ダイのスタックの上の計算ダイ（例えば、推論論理ダイ）を含む。パッケージ３２０の実施形態を不明瞭にしないために、パッケージ３００と３２０との間の違いを議論する。ここで、メモリダイ３０３は、コントローラダイ３２３及びメモリダイ（ＲＡＭ）３２４ｂ及び３２４ｂのスタックに置き換えられる。いくつかの実施形態では、コントローラダイ３２３は、読取りロジック、書込みロジック、列及び行マルチプレクサ、エラー訂正ロジック、ＲＡＭ３２４ａ／ｂとのインターフェイス、計算ダイ３０４とのインターフェイス、及び基板３０２とのインターフェイスを含むメモリコントローラである。様々な実施形態において、メモリダイ３２４ａ／ｂは、コントローラダイ３２３の上に配置又は積み重ねられる。いくつかの実施形態では、ＲＡＭ３２４ａ／ｂは、ＦＥ－ＳＲＡＭ、ＦＥ－ＤＲＡＭ、ＳＲＡＭ、ＭＲＡＭ、Ｒｅ－ＲＡＭの１つ又は複数、又はそれらの組合せである。いくつかの実施形態では、ＲＡＭダイ３２４ａは入力を格納するために使用される一方、ＲＡＭダイ３２４ｂは重みを格納するために使用される。いくつかの実施形態では、ＲＡＭダイ３２４ａ／ｂのいずれも、バッファ２０５のためのメモリを含むことができる。図３Ｂの実施形態は、２つのＲＡＭダイを示しているが、任意の数のＲＡＭダイをコントローラダイ３２３の上に積み重ねることができる。
【0051】
図３Ｃは、いくつかの実施形態による計算ブロックを含むパッケージ３３０の断面を示しており、計算ブロックは、インターポーザとしても機能するメモリの上の計算ダイ３０４を含む。パッケージ３００と比較して、ここでは、メモリダイ３０３が、取り外され、インターポーザ３３２に統合されており、メモリが、記憶機能だけでなくインターポーザの機能も提供するようになっている。この構成により、パッケージのコストを削減できる。ここで、相互接続３１０は、計算ダイ３０４をメモリ３３２に電気的に結合する。メモリ３３２は、ＦＥ－ＳＲＡＭ、ＦＥ－ＤＲＡＭ、ＳＲＡＭ、ＭＲＡＭ、Ｒｅ－ＲＡＭ、又はそれらの組合せを含み得る。
【0052】
図３Ｄは、いくつかの実施形態による計算ブロックを含むパッケージ３４０の断面を示しており、計算ブロックは、パッケージの平面に沿った水平スタックにおけるメモリダイ同士の間に計算ダイを含む。パッケージ３００と比較して、ここで、計算ダイ３０４は、メモリ３４３と３４５との間に位置付けされ、ＲＡＭダイ３４３が相互接続３１０を介して基板３０２に結合される。様々な実施形態において、計算ダイ３０４は、相互接続３１１ａ及び３１１ｂそれぞれを介してその前側と後側との両方を通ってＲＡＭダイ３４３及び３４５と通信する。この実施形態は、計算ダイ３０４が、能動的装置をそのフロントエンド及びバックエンドに適用することによって、その面積（real-estate）を効率的に使用するのを可能にする。ＲＡＭダイ３４３／３４５は、ＦＥ－ＳＲＡＭ、ＦＥ－ＤＲＡＭ、ＳＲＡＭ、ＭＲＡＭ、Ｒｅ－ＲＡＭ、又はそれらの組合せを含み得る。いくつかの実施形態では、ＲＡＭダイ３４３は入力を格納するために使用される一方、ＲＡＭダイ３４５は重みを格納するために使用される。いくつかの実施形態では、ＲＡＭダイ３４３又は３４５のいずれも、バッファ２０５のためのメモリを含むことができる。図３Ｄの実施形態は２つのＲＡＭダイを示しているが、任意の数のＲＡＭダイを、計算ダイ３０４の上及び下に積み重ねることができる。
【0053】
図３Ｅは、いくつかの実施形態による計算ブロックを含むパッケージ３５０の断面を示しており、計算ブロックは、パッケージの平面に沿った計算ダイ及び２つ以上のメモリを含む。パッケージ３００と比較して、ここでは、計算ダイ３０４は中央にあり、メモリダイ３５４及び３５５は計算ダイ３０４の両側にある。いくつかの実施形態では、メモリダイは計算ダイ３０４を取り囲む。ＡＩ処理はメモリ集約的である。そのような実施形態は、計算ダイ３０４がその４つの側面からメモリにアクセスするのを可能にする。この場合のヒートシンク３１５は、メモリダイ３５４及び３５５、及び計算ダイ３０４に結合される。ＲＡＭダイ３５４及び３５５は、ＦＥ－ＳＲＡＭ、ＦＥ－ＤＲＡＭ、ＳＲＡＭ、ＭＲＡＭ、Ｒｅ－ＲＡＭ、又はそれらの組合せを含み得る。ＲＡＭダイ３５４及び３５５はＨＢＭを含み得る。各ＨＢＭは、２つ以上のメモリダイ、及び１つのコントローラを含む。いくつかの実施形態では、ＲＡＭダイ３５４は入力を格納するために使用される一方、ＲＡＭダイ３５５は重みを格納するために使用される。いくつかの実施形態では、ＲＡＭダイ３５４又は３５５のいずれも、バッファ２０５のためのメモリを含むことができる。図３Ｅの実施形態は２つのＲＡＭダイを示しているが、任意の数のＲＡＭダイを、計算ダイ３０４の側面に沿って位置付けすることができる。
【0054】
図３Ｆは、いくつかの実施形態による、インターポーザの上の計算ダイを含む計算ブロックを含むパッケージ３６０の断面を示しており、インターポーザは、その中に埋め込まれたメモリダイを含む。パッケージ３００と比較して、ここでは、メモリダイ３６３は、基板又はインターポーザ３０２に埋め込まれる。この実施形態は、パッケージのｚ高さを低減することを可能にし、また、計算ダイ３０４から基板３０１に結合する他の装置との間の待ち時間を低減する。ＲＡＭダイ３６３は、ＦＥ－ＳＲＡＭ、ＦＥ－ＤＭＡＭ、ＳＲＡＭ、ＭＲＡＭ、Ｒｅ－ＲＡＭ、又はそれらの組合せを含み得る。ＲＡＭダイ３６３はＨＢＭを含み得る。各ＨＢＭは、２つ以上のメモリダイ、及び１つのコントローラを含む。図３Ｆの実施形態は１つのＲＡＭダイ３６３を示しているが、任意の数のＲＡＭダイを、インターポーザ３０２に埋め込むことができる。
【0055】
図３Ｇは、いくつかの実施形態による、パッケージの平面に沿った計算ダイ及び２つ以上のメモリを含む計算ブロックと、インターポーザとしても機能するメモリとを含むパッケージ３７０の断面を示している。パッケージ３５０と比較すると、ここでは、計算ダイの側面にあるメモリ３７４及び３７５は、ＲＡＭ（例えば、ＳＲＡＭ、Ｆｅ－ＲＡＭ、ＭＲＡＭ、又はＲｅ－ＲＡＭ）である。様々な実施形態において、インターポーザ３０２は、インターポーザとして動作するメモリで置き換えられる。メモリは、ＦＥ－ＲＡＭ、ＭＲＡＭ、Ｒｅ－ＲＡＭ、又はＳＲＡＭのいずれかとすることができる。いくつかの実施形態では、インターポーザ内のメモリは、インターポーザとしても機能する３次元（３Ｄ）Ｆｅ－ＲＡＭスタックである。いくつかの実施形態では、３Ｄメモリスタックは、ＭＲＡＭ、Ｒｅ－ＲＡＭ、又はＳＲＡＭのスタックである。
【0056】
図３Ｈは、いくつかの実施形態による計算ブロックを含むパッケージ３８０の断面を示しており、計算ブロックは、インターポーザとしても機能する３Ｄ強誘電体メモリの上の計算ダイを含む。パッケージ３３０と比較して、様々な実施形態において、メモリインターポーザ３３２は、インターポーザとしても機能する３次元（３Ｄ）Ｆｅ－ＲＡＭスタックに置き換えられる。いくつかの実施形態では、３Ｄメモリスタックは、ＭＲＡＭ、Ｒｅ－ＲＡＭ、又はＳＲＡＭのスタックである。
【0057】
図４Ａは、いくつかの実施形態による、計算ブロックを有するシステムオンチップ（ＳＯＣ）を含む、ＡＩマシンを含むパッケージ４００の断面を示しており、計算ブロックは、メモリの上の計算ダイを含む。パッケージ４００は、基板又はインターポーザ３０２に結合されたプロセッサダイ４０６を含む。２つ以上のメモリダイ４０７（例えば、メモリ１０４）及び４０８（例えば、メモリ１０６）が、プロセッサダイ４０６上に積み重ねられる。プロセッサダイ４０６（例えば、１０５）は、中央処理装置（ＣＰＵ）、グラフィック処理装置（ＧＰＵ）、特定用途向け集積回路（ＡＳＩＣ）のいずれかとすることができる。メモリ（ＲＡＭ）ダイ４０７及び４０８は、ＦＥ－ＳＲＡＭ、ＦＥ－ＤＲＡＭ、ＳＲＡＭ、ＭＲＡＭ、Ｒｅ－ＲＡＭ、又はそれらの組合せを含み得る。いくつかの実施形態では、ＲＡＭダイ４０７及び４０８は、ＨＢＭを含み得る。いくつかの実施形態では、メモリ１０４及び１０６のうちの一方は、ダイ４０５内のＨＢＭとして実装される。ＨＢＭダイ４０５内のメモリは、ＦＥ－ＳＲＡＭ、ＦＥ－ＤＲＡＭ、ＳＲＡＭ、ＭＲＡＭ、Ｒｅ－ＲＡＭの任意の１つ又は複数、又はそれらの組合せを含む。ヒートシンク３１５は、封止材料３１８内の様々なダイに熱管理ソリューションを提供する。いくつかの実施形態では、ソリッドステートドライブ（ＳＳＤ）４０９が、ヒートシンク３１５を含む第１のパッケージアセンブリの外側に位置付けされる。いくつかの実施形態では、ＳＳＤ４０９は、ＮＡＮＤフラッシュメモリ、ＮＯＲフラッシュメモリ、又はＭＲＡＭ、ＦＥ－ＤＲＡＭ、ＦＥ－ＳＲＡＭ、Ｒｅ－ＲＡＭ等の任意の他のタイプの不揮発性メモリのうちの１つを含む。
【0058】
図４Ｂは、いくつかの実施形態による、計算ブロックを有するＳＯＣを含む、ＡＩマシンを含むパッケージ４２０の断面を示しており、計算ブロックは、メモリの上の計算ダイ、プロセッサ、及びソリッドステートメモリを含む。パッケージ４２０は、パッケージ４００に似ているが、共通のヒートシンク３１５の下でＳＳＤ４０９を単一のパッケージ内に組み込むためのものである。この場合に、単一のパッケージ化されたＳＯＣは、トレーニングモデルを生成してトレーニングモデルを異なるデータに使用して出力を生成する機能を含むＡＩマシンを提供する。
【0059】
図５は、いくつかの実施形態による回路基板上の複数のパッケージの断面５００を示しており、パッケージのうちの１つは、メモリダイの上の計算ダイを含み、パッケージのうちの別のものは、グラフィック処理装置を含む。この例では、ＣＰＵ５０５等のＡＩプロセッサは、基板２０１（例えば、ＰＣＢ）に結合される。ここでは、２つのパッケージ（一方がヒートシンク５０６を備え、他方がヒートシンク５０７を備える）が示されている。ヒートシンク５０６はＧＰＵチップ５０５専用の熱ソリューションである一方、ヒートシンク５０７はＨＢＭ３０５を含む計算ブロック（ダイ３０３及び３０４）のための熱ソリューションを提供する。
【0060】
図６は、いくつかの実施形態による、水平面に沿ってメモリと接続するために側部にマイクロハンプを備えた計算ダイ３０４の上面図６００の断面を示している。計算ダイ３０４のいずれかの側の影付き領域６０１及び６０２は、計算ダイ３０４のいずれかの側のメモリに接続するために使用されるマイクロバンプ６０３（例えば、３１０）を含む。例えば、図３Ｅに示されるように、ＨＢＭ３５４及び３５５は、マイクロバンプ６０３を介して計算ダイ３０４に結合される。マイクロバンプ６０４は、基板３０２又はインターポーザ３０２に接続するために使用され得る。
【0061】
図７は、いくつかの実施形態による、パッケージの垂直面に沿ってメモリダイと接続するために、計算ダイの上部及び下部にマイクロバンプを有する計算ダイ３０４の上面図７００の断面を示している。計算ダイ３０４の上側及び下側セクション上の影付き領域７０１及び７０２は、それぞれ上部及び下部メモリ３４５及び３４３に接続するために使用されるマイクロバンプ７０３（例えば、３１１ａ及び３１１ｂ）を含む。例えば、図３Ｅに示されるように、ＦＥ－ＲＡＭ３４３及び３４５は、それぞれマイクロバンプ３１１ａ及び３１１ｂを介して計算ダイ３０４に結合される。マイクロバンプ７０４は、基板３０２又はインターポーザ３０２に接続するために使用され得る。
【0062】
図８Ａは、いくつかの実施形態による、計算ダイ３０４の下にあるメモリダイ（例えば、３０３又は３３３）の断面８００を示している。メモリダイ３０３のピッチはＬ×Ｗである。断面８００は、計算ダイ３０４に接続するために使用されるＴＳＶのストリップを示している。影付きのストリップ８０１は信号を伝える一方、ストリップ８０２及び８０３は電力線及び接地線を延ばす。ストリップ８０４は、電力信号及び接地信号８０５及び８０６を行内のメモリセルに提供する。ＴＳＶ８０８は、信号（例えば、ワードライン）をメモリビットセルに接続する。
【0063】
図８Ｂは、いくつかの実施形態による、メモリダイ（例えば、３０３）の上にある計算ダイ（例えば、３０４）の断面８２０を示している。ＴＳＶ８２８はＴＳＶ８０８に結合でき、ストリップ８２４はストリップ８０４の上にある。ＴＳＶ８２５及び８２６はそれぞれＴＳＶ８０５及び８０６に結合する。
【0064】
図９Ａは、いくつかの実施形態による、計算ダイの下にある、２×２タイルを含むメモリダイ３０３の断面９００を示している。図８Ａのメモリダイ２０２は単一のタイルを示しているが、ここでは２×２タイルがメモリを構成するために使用される。これにより、データ及び重みを格納するためにメモリをきれいにパーティション分割できる。ここで、タイルはタイル９０１によって示される。実施形態は、２×２タイル及びＭ×Ｎタイルの構成に限定されない（ここで、Ｍ及びＮは、等しくても、異なってもよい整数である）。
【0065】
図９Ｂは、いくつかの実施形態による、メモリダイの上にある２×２タイルを含む計算ダイの断面９２０を示している。メモリ３０３と同様に、計算ダイ３０４もタイルにパーティション分割することができる。各タイル９２１は、いくつかの実施形態によれば、図８Ｂの計算ダイ３０４のようなものである。計算ダイ３０４のそのような構成は、異なる入力データ及び重みを用いて異なるトレーニングモデルを同時に又は並行して実行することを可能にする。
【0066】
図１０は、いくつかの実施形態による、メモリダイの上に計算ダイ（例えば、推論論理ダイ）を含む計算ブロックのパッケージを形成する方法のフローチャート１０００を示している。フローチャート１０００のブロックは、特定の順序で示されている。しかしながら、様々な処理ステップの順序は、実施形態の本質を変えることなく変更することができる。例えば、一部の処理ブロックは同時に処理され得るが、他のブロックは順不同で実行され得る。
【0067】
ブロック１００１において、基板（例えば、３０２）が形成される。いくつかの実施形態では、基板３０２はパッケージ基板である。いくつかの実施形態では、基板３０２は、インターポーザ（例えば、能動的又は受動的なインターポーザ）である。ブロック１００２において、第１のダイ（例えば、３０３）が基板上に形成される。いくつかの実施形態では、第１のダイを形成することには、ビットセルを有する強誘電体ランダムアクセスメモリ（ＦｅＲＡＭ）が含まれ、各ビットセルは、アクセストランジスタと、強誘電体材料を含むコンデンサとを含み、アクセストランジスタは強誘電体材料に結合される。ブロック１００３において、第２のダイ（例えば、計算ダイ３０４）が、形成され、第１のダイの上に積み重ねられ、第２のダイを形成することは、第１のダイのメモリに結合された計算ロジックを形成することを含む。いくつかの実施形態では、計算ロジックを形成することは、乗算器セルのアレイを形成することを含み、ここで、ＦｅＲＡＭは、メモリビットセルのアレイを含む。
【0068】
ブロック１００４において、相互接続ファイバが形成される。ブロック１００５において、相互接続ファイバは、各乗算器セルが相互接続ファイバに結合されるように、乗算器セルのアレイに結合される。いくつかの実施形態では、ＦｅＲＡＭは、バッファとして動作可能な第１のパーティションと、重み係数を格納するための第２のパーティションとにパーティション分割される。
【0069】
いくつかの実施形態では、フローチャート１０００の方法は、計算ロジックが、第１のパーティション及び第２のパーティションからデータを受信すること、及び計算ロジックの出力を論理回路に提供することを含む。いくつかの実施形態では、計算ロジックを形成することは、強誘電体ロジックを形成することを含む。いくつかの実施形態では、計算ロジックは、少なくとも２つのマトリックスを乗算するように動作可能である。いくつかの実施形態では、基板を形成する方法は、能動的又は受動的装置を形成することを含む。いくつかの実施形態では、この方法は、基板上に第３のダイ（例えば、論理ダイ又はメモリ）を形成することを含む。いくつかの実施形態では、この方法は、第３のダイを基板上に結合することを含む。いくつかの実施形態では、この方法には、動的ランダムアクセスメモリ（ＤＲＡＭ）を含む第４のダイが含まれ、この方法は、第４のダイを第３のダイの上に積み重ねることを含む。いくつかの実施形態では、この方法は、ヒートシンクを第２のダイに結合することを含む。
【0070】
本明細書における「実施形態」、「一実施形態」、「いくつかの実施形態」、又は「他の実施形態」への言及は、実施形態に関連して説明する特定の特徴、構造、又は特性が少なくともいくつかの実施形態に含まれるが、必ずしも全ての実施形態である必要はないことを意味する。「実施形態」、「一実施形態」、又は「いくつかの実施形態」の様々な出現は、必ずしも全てが同じ実施形態を指すとは限らない。明細書に、構成要素、特徴、構造、又は特性が「含まれる可能性がある」、「含んでもよい」、又は「含むことができる」と記載されている場合に、その特定の構成要素、特徴、構造、又は特性を含める必要はない。明細書又はクレームが「１つの（a, an）」要素に言及している場合に、それは要素が１つしかないことを意味するものではない。明細書又は特許請求の範囲が「追加の」要素に言及している場合に、それは、複数の追加の要素が存在することを排除するものではない。
【0071】
さらに、特定の特徴、構造、機能、又は特性は、１つ又は複数の実施形態において任意の適切な方法で組み合わせることができる。例えば、第１の実施形態は、２つの実施形態に関連する特定の特徴、構造、機能、又は特性が互いに排他的でない場合はいつでも、第２の実施形態と組み合わせることができる。
【0072】
本開示について、その特定の実施形態と併せて説明してきたが、そのような実施形態の多くの代替、修正、及び変形は、前述の説明に照らして当業者には明らかであろう。本開示の実施形態は、添付の特許請求の範囲内に入るような全てのそのような代替、修正、及び変形を包含することを意図している。
【0073】
さらに、集積回路（ＩＣ）チップ及び他の構成要素への周知の電源／接地接続は、例示及び説明を簡素化するために、そして本開示を不明瞭にしないために、提示した図内に示される又は示されない場合がある。さらに、配置は、本開示を不明瞭にすることを避けるために、また、そのようなブロック図配置の実施に関する詳細が、本開示が実施されるプラットフォームに大きく依存するという事実を考慮して、ブロック図形式で示され得る（すなわち、そのような詳細は、当業者の範囲内に十分にあるべきである）。本開示の例示的な実施形態を説明するために特定の詳細（例えば、回路）が示される場合に、これらの特定の詳細なしで、又はこれらの特定の詳細を変更して、本開示を実施できることは当業者には明らかであるはずである。こうして、説明は、限定するのではなく、例示と見なすべきである。
【0074】
様々な実施形態を説明する以下の例を提供する。これらの例は、他の例と組み合わせることができる。そのため、本発明の範囲を変更することなく、様々な実施形態を他の実施形態と組み合わせることができる。
【0075】
例１：機器であって、この機器は、基板と；基板上の第１のダイであって、第１のダイは、ビットセルを有する強誘電体ランダムアクセスメモリ（ＦｅＲＡＭ）を含み、各ビットセルは、アクセストランジスタと、強誘電体材料を含むコンデンサとを含み、アクセストランジスタは強誘電体材料に結合される、第１のダイと；第１のダイの上に積み重ねられた第２のダイであって、第１のダイのメモリに結合された計算ロジックを含む第２のダイと；を含む。
【0076】
例２：計算ロジックは乗算器セルのアレイを含み、ＦｅＲＡＭはメモリビットセルのアレイを含む、例１に記載の機器。
【0077】
例３：乗算器セルのアレイに結合された相互接続ファイバを含み、各乗算器セルが相互接続ファイバに結合される、例２に記載の機器。
【0078】
例４：メモリが、バッファとして動作可能な第１のパーティションと、重み係数を格納するための第２のパーティションとにパーティション分割される、例１に記載の機器。
【0079】
例５：計算ロジックは、第１のパーティション及び第２のパーティションからデータを受信することができ、計算ロジックの出力が論理回路によって受信される、例４に記載の機器。
【0080】
例６：計算ロジックは強誘電体ロジックを含む、例４に記載の機器。
【0081】
例７：計算ロジックは、少なくとも２つのマトリックスを乗算するように動作可能である、例４に記載の機器。
【0082】
例８：基板は能動的又は受動的装置を含む、例１に記載の機器。
【0083】
例９：第３のダイが基板上に結合され、動的ランダムアクセスメモリ（ＤＲＡＭ）を含む第４のダイが、第３のダイの上に積み重ねられる、例１に記載の機器。
【0084】
例１０：ヒートシンクが第２のダイに結合される、例１に記載の機器。
【0085】
例１１：方法であって、この方法は、基板を形成するステップと；第１のダイを基板上に形成するステップであって、第１のダイを形成するステップには、ビットセルを有する強誘電体ランダムアクセスメモリ（ＦｅＲＡＭ）が含まれ、各ビットセルは、アクセストランジスタと、強誘電体材料を含むコンデンサとを含み、アクセストランジスタは、強誘電体材料に結合される、形成するステップと；第１のダイの上に積み重ねられた第２のダイを形成するステップであって、第２のダイを形成するステップには、第１のダイのメモリに結合された計算ロジックを形成するステップが含まれる、形成するステップと；を含む。
【0086】
例１２：計算ロジックを形成するステップは、乗算器セルのアレイを形成するステップを含み、ＦｅＲＡＭは、メモリビットセルのアレイを含む、例１１に記載の方法。
【0087】
例１３：相互接続ファイバを形成するステップと；各乗算器セルが相互接続ファイバに結合されるように、相互接続ファイバを乗算器セルのアレイに結合するステップと；を含む、例１２に記載の方法。
【0088】
例１４：ＦｅＲＡＭは、バッファとして動作可能な第１のパーティションと、重み係数を格納するための第２のパーティションとにパーティション分割される、例１１に記載の方法。
【0089】
例１５：計算ロジックが、第１のパーティション及び第２のパーティションからデータを受信するステップと；計算ロジックの出力を論理回路に提供するステップと；を含む、例１４に記載の方法。
【0090】
例１６：計算ロジックを形成するステップは、強誘電体ロジックを形成するステップを含み、計算ロジックは、少なくとも２つのマトリックスを乗算するように動作可能である、例１４に記載の方法。
【0091】
例１７：基板を形成するステップは、能動的又は受動的装置を形成するステップを含む、例１１に記載の方法。
【0092】
例１８：第３のダイを形成するステップと；第３のダイを基板上に結合するステップと；動的ランダムアクセスメモリ（ＤＲＡＭ）を含む第４のダイを形成するステップと；第４のダイを第３のダイの上に積み重ねるステップと；を含む、例１１に記載の方法。
【0093】
例１９：ヒートシンクを第２のダイに結合するステップを含む、例１１に記載の方法。
【0094】
例２０：システムであって、このシステムは、不揮発性メモリセルを含む第１のメモリと；動的ランダムアクセスメモリ（ＤＲＡＭ）を含む第２のメモリであって、第１のメモリが第２のメモリに結合される、第２のメモリと；強誘電体ランダムアクセスメモリ（ＦｅＲＡＭ）を含む第３のメモリであって、第１のメモリに結合される第３のメモリと；第２のメモリに結合された第１のプロセッサと；第３のメモリ及び第１のプロセッサに結合された第２のプロセッサと；を含み、第２のプロセッサは、基板と；基板上の第１のダイであって、第１のダイは、ビットセルを有する強誘電体ランダムアクセスメモリ（ＦｅＲＡＭ）を含み、各ビットセルは、アクセストランジスタと、強誘電体材料を含むコンデンサとを含み、アクセストランジスタは強誘電体材料に結合される、第１のダイと；第１のダイの上に積み重ねられた第２のダイであって、第１のダイのメモリに結合された乗算器を含む第２のダイと；を含む。
【0095】
例２１：乗算器は乗算器セルのアレイを含み、ＦｅＲＡＭはメモリビットセルのアレイを含み、各乗算器セルは対応するメモリビットセルに結合される、例２０に記載のシステム。
【0096】
例２２：第２のプロセッサは、乗算器セルのアレイに結合された相互接続ファイバを含み、各乗算器セルが相互接続ファイバに結合される、例２１に記載のシステム。
【0097】
例２３：機器であって、この機器は、インターポーザと；インターポーザ上の第１のダイであって、ビットセルを有するランダムアクセスメモリ（ＲＡＭ）を含む第１のダイと；第１のダイの上に積み重ねられた第２のダイであって、第１のダイのメモリに結合されたマトリックス乗算器を含む第２のダイと；を含む。
【0098】
例２４：マトリックス乗算器は乗算器セルのアレイを含み、ＲＡＭはメモリビットセルのアレイを含み、各乗算器セルは、対応するメモリビットセルに結合される、例２３に記載の機器。
【0099】
例２５：第２のダイは、マトリックス乗算器に結合された論理回路を含む、例２３に記載の機器。
【0100】
例２６：第２のダイは、論理回路に結合されたバッファを含み、バッファはメモリに結合される、例２５に記載の機器。
【0101】
例２７：メモリは、ビットセルを有する強誘電体ランダムアクセスメモリ（ＦｅＲＡＭ）を含み、各ビットセルは、アクセストランジスタと、強誘電体材料を含むコンデンサとを含み、アクセストランジスタは強誘電体材料に結合される、例２３に記載の機器。
【0102】
例２８：メモリは、ビットセルを有する静的ランダムアクセスメモリ（ＳＲＡＭ）を含む、例２３に記載の機器。
【0103】
例２９：ヒートシンクが第２のダイに結合される、例２３に記載の機器。
【0104】
例３０：インターポーザは、第２のダイに結合されたメモリを含む、例２３に記載の機器。
【0105】
例３１：機器であって、この機器は、インターポーザと；インターポーザ上の第１のダイであって、強誘電体材料を含むビットセルを有するランダムアクセスメモリ（ＲＡＭ）を含む第１のダイと；第１のダイの隣にあり且つインターポーザ上にある第２のダイであって、第１のダイのメモリに電気的に結合された計算ロジックを含む第２のダイと；インターポーザ上の第３のダイであって、第３のダイはビットセルを有するＲＡＭを含み、第３のダイは第２のダイの隣にある、第３のダイと；を含む。
【0106】
例３２：インターポーザは、第２のダイに電気的に結合されたＲＡＭを含む、例３１に記載の機器。
【0107】
例３３：第３のダイのＲＡＭは強誘電体材料を含む、例３１に記載の機器。
【0108】
例３４：計算ロジックは、乗算器セルのアレイを含むマトリックス乗算器を含む、例３１に記載の機器。
【0109】
例３５：第２のダイは、マトリックス乗算器に結合された論理回路を含む、例３１に記載の機器。
【0110】
例３６：第２のダイは、論理回路に結合されたバッファを含み、バッファは、第１又は第２のダイに結合される、例３５に記載の機器。
【0111】
例３７：第１のダイの少なくとも１つのビットセルは、アクセストランジスタと、強誘電体材料を含むコンデンサとを含み、アクセストランジスタは強誘電体材料に結合される、例３１に記載の機器。
【0112】
例３８：第３のダイのＲＡＭは、ビットセルを有する静的ランダムアクセスメモリ（ＳＲＡＭ）を含む、例３１に記載の機器。
【0113】
例３９：第１、第２、及び第３のダイに結合されたヒートシンクを含む、例３１に記載の機器。
【0114】
例４０：方法であって、この方法は、インターポーザを形成するステップと；インターポーザ上に第１のダイを形成するステップであって、第１のダイを形成するステップには、強誘電体材料を含むビットセルを有するランダムアクセスメモリ（ＲＡＭ）を形成するステップが含まれる、形成するステップと；第１のダイの隣にあり且つインターポーザ上に第２のダイを形成するステップであって、第２のダイを形成するステップには、計算ロジックを形成するステップと、第１のダイのメモリと計算ロジックとを電気的に結合するステップとが含まれる、形成するステップと；インターポーザ上に第３のダイを形成するステップであって、第３のダイを形成するステップには、ビットセルを有するＲＡＭを形成するステップが含まれる、形成するステップと；第３のダイを第２のダイの隣に位置付けするステップと；を含む。
【0115】
例４１：インターポーザを形成するステップは、インターポーザ内にＲＡＭを形成するステップを含み、この方法は、ＲＡＭを第２のダイに電気的に結合するステップを含む、例４０に記載の方法。
【0116】
例４２：第３のダイのＲＡＭは強誘電体材料を含む、例４０に記載の方法。
【0117】
例４３：計算ロジックを形成するステップは、乗算器セルのアレイを含むマトリックス乗算器を形成するステップを含む、例４０に記載の方法。
【0118】
例４４：第２のダイを形成するステップは、論理回路を形成するステップを含み、この方法は、論理回路をマトリックス乗算器に結合するステップを含む、例４３に記載の方法。
【0119】
例４５：第２のダイを形成するステップは、バッファを形成するステップと；バッファを論理回路に結合するステップと；を含み、この方法は、バッファを第１又は第２のダイに結合するステップを含む、例４４に記載の方法。
【0120】
例４６：第１のダイの少なくとも１つのビットセルは、アクセストランジスタと、強誘電体材料を含むコンデンサとを含み、アクセストランジスタは強誘電体材料に結合される、例４０に記載の方法。
【0121】
例４７：第３のダイのＲＡＭを形成するステップは、ビットセルを有する静的ランダムアクセスメモリ（ＳＲＡＭ）を形成するステップを含む、例４０に記載の方法。
【0122】
例４８：ヒートシンクを第１、第２、及び第３のダイに結合するステップを含む、例４０に記載の方法。
【0123】
例４９：システムであって、このシステムは、不揮発性メモリセルを含む第１のメモリと；動的ランダムアクセスメモリ（ＤＲＡＭ）を含む第２のメモリであって、第１のメモリが第２のメモリに結合される、第２のメモリと；強誘電体ランダムアクセスメモリ（ＦｅＲＡＭ）を含む第３のメモリであって、第１のメモリに結合される第３のメモリと；第２のメモリに結合された第１のプロセッサと；第３のメモリ及び第１のプロセッサに結合された第２のプロセッサと；を含み、第２のプロセッサは、インターポーザと；インターポーザ上の第１のダイであって、強誘電体材料を含むビットセルを有するランダムアクセスメモリ（ＲＡＭ）を含む第１のダイと；第１のダイの隣にあり且つインターポーザ上にある第２のダイであって、第１のダイのメモリに電気的に結合された計算ロジックを含む第２のダイと；インターポーザ上の第３のダイであって、第３のダイはビットセルを有するＲＡＭを含み、第３のダイは第２のダイの隣にある、第３のダイと；を含む。
【0124】
例５０：インターポーザは、第２のダイに電気的に結合されたＲＡＭを含み、第３のダイのＲＡＭは強誘電体材料を含む、例４９に記載のシステム。
【0125】
読者が技術的開示の特質及び要点を確認することを可能にする要約が提供される。要約は、特許請求の範囲又は意味を制限するために使用されないことを理解した上で提出される。以下の特許請求の範囲は、詳細な説明に組み込まれ、各請求項は、別個の実施形態としてそれ自体で成り立っている。
【0126】
以下に、出願当初の特許請求の範囲の内容を、実施例として記載しておく。
［実施例１］
機器であって、当該機器は、
基板と、
該基板上の第１のダイであって、該第１のダイは、ビットセルを有する強誘電体ランダムアクセスメモリ（ＦｅＲＡＭ）を含み、各ビットセルは、アクセストランジスタと、強誘電体材料を含むコンデンサとを含み、前記アクセストランジスタは前記強誘電体材料に結合される、第１のダイと、
該第１のダイの上に積み重ねられた第２のダイであって、前記第１のダイの前記メモリに結合された計算ロジックを含む第２のダイと、を含む、
機器。
［実施例２］
前記計算ロジックは、乗算器セルのアレイを含み、前記ＦｅＲＡＭは、メモリビットセルのアレイを含む、実施例１に記載の機器。
［実施例３］
前記乗算器セルのアレイに結合された相互接続ファイバを含み、各乗算器セルが前記相互接続ファイバに結合される、実施例２に記載の機器。
［実施例４］
前記メモリは、バッファとして動作可能な第１のパーティションと、重み係数を格納するための第２のパーティションとにパーティション分割される、実施例１に記載の機器。
［実施例５］
前記計算ロジックは、前記第１のパーティション及び前記第２のパーティションからデータを受信することができ、前記計算ロジックの出力は、論理回路によって受信される、実施例４に記載の機器。
［実施例６］
前記計算ロジックは、強誘電体ロジックを含む、実施例４に記載の機器。
［実施例７］
前記計算ロジックは、少なくとも２つのマトリックスを乗算するように動作可能である、実施例４に記載の機器。
［実施例８］
前記基板は能動的又は受動的装置を含む、実施例１に記載の機器。
［実施例９］
第３のダイが前記基板上に結合され、動的ランダムアクセスメモリ（ＤＲＡＭ）を含む第４のダイが前記第３のダイの上に積み重ねられる、実施例１乃至８のいずれか一項に記載の機器。
［実施例１０］
ヒートシンクが前記第２のダイに結合される、実施例１に記載の機器。
［実施例１１］
方法であって、当該方法は、
基板を形成するステップと、
第１のダイを前記基板上に形成するステップであって、前記第１のダイを形成するステップには、ビットセルを有する強誘電体ランダムアクセスメモリ（ＦｅＲＡＭ）が含まれ、各ビットセルは、アクセストランジスタと、強誘電体材料を含むコンデンサとを含み、前記アクセストランジスタは前記強誘電体材料に結合される、形成するステップと、
前記第１のダイの上に積み重ねられた第２のダイを形成するステップであって、該第２のダイを形成するステップには、前記第１のダイの前記メモリに結合された計算ロジックを形成するステップが含まれる、形成するステップと、を含む、
方法。
［実施例１２］
前記計算ロジックを形成するステップは、乗算器セルのアレイを形成するステップを含み、前記ＦｅＲＡＭは、メモリビットセルのアレイを含む、実施例１１に記載の方法。
［実施例１３］
相互接続ファイバを形成するステップと、
各乗算器セルが前記相互接続ファイバに結合されるように、前記相互接続ファイバを前記乗算器セルのアレイに結合するステップと、を含む、実施例１２に記載の方法。
［実施例１４］
前記ＦｅＲＡＭは、バッファとして動作可能な第１のパーティションと、重み係数を格納するための第２のパーティションとにパーティション分割される、実施例１１に記載の方法。
［実施例１５］
前記計算ロジックが、前記第１のパーティション及び前記第２のパーティションからデータを受信するステップと、
前記計算ロジックの出力を論理回路に提供するステップと、を含む、実施例１４に記載の方法。
［実施例１６］
前記計算ロジックを形成するステップは、強誘電体ロジックを形成するステップを含み、前記計算ロジックは、少なくとも２つのマトリックスを乗算するように動作可能である、実施例１４に記載の方法。
［実施例１７］
前記基板を形成するステップは、能動的又は受動的装置を形成するステップを含む、実施例１１に記載の方法。
［実施例１８］
第３のダイを形成するステップと、
該第３のダイを前記基板上に結合するステップと、
動的ランダムアクセスメモリ（ＤＲＡＭ）を含む第４のダイを形成するステップと、
前記第４のダイを前記第３のダイの上に積み重ねるステップと、
ヒートシンクを前記第２のダイに結合するステップと、を含む、実施例１１に記載の方法。
［実施例１９］
システムであって、当該システムは、
不揮発性メモリセルを含む第１のメモリと、
動的ランダムアクセスメモリ（ＤＲＡＭ）を含む第２のメモリであって、前記第１のメモリが前記第２のメモリに結合される、第２のメモリと、
強誘電体ランダムアクセスメモリ（ＦｅＲＡＭ）を含む第３のメモリであって、前記第１のメモリに結合される第３のメモリと、
前記第２のメモリに結合された第１のプロセッサと、
前記第３のメモリ及び前記第１のプロセッサに結合された第２のプロセッサと、を含み、
前記第２のプロセッサは、
基板と、
該基板上の第１のダイであって、該第１のダイは、ビットセルを有する強誘電体ランダムアクセスメモリ（ＦｅＲＡＭ）を含み、各ビットセルは、アクセストランジスタと、強誘電体材料を含むコンデンサとを含み、前記アクセストランジスタは前記強誘電体材料に結合される、第１のダイと、
前記第１のダイの上に積み重ねられた第２のダイであって、前記第１のダイの前記メモリに結合された乗算器を含む第２のダイと、を含む、
システム。
［実施例２０］
前記乗算器は、乗算器セルのアレイを含み、前記ＦｅＲＡＭは、メモリビットセルのアレイを含み、
各乗算器セルは、対応するメモリビットセルに結合され、
前記第２のプロセッサは、前記乗算器セルのアレイに結合された相互接続ファイバを含み、各乗算器セルが前記相互接続ファイバに結合される、実施例１９に記載のシステム。
［実施例２１］
機器であって、当該機器は、
インターポーザと、
該インターポーザ上の第１のダイであって、ビットセルを有するランダムアクセスメモリ（ＲＡＭ）を含む第１のダイと、
該第１のダイの上に積み重ねられた第２のダイであって、前記第１のダイの前記メモリに結合されたマトリックス乗算器を含む第２のダイと、を含む、
機器。
［実施例２２］
前記マトリックス乗算器は、乗算器セルのアレイを含み、前記ＲＡＭは、メモリビットセルのアレイを含み、各乗算器セルは、対応するメモリビットセルに結合される、実施例２１に記載の機器。
［実施例２３］
前記第２のダイは、前記マトリックス乗算器に結合された論理回路を含む、実施例２１に記載の機器。
［実施例２４］
前記第２のダイは、前記論理回路に結合されたバッファを含み、該バッファは、前記メモリに結合される、実施例２３に記載の機器。
［実施例２５］
前記メモリは、ビットセルを有する強誘電体ランダムアクセスメモリ（ＦｅＲＡＭ）を含み、各ビットセルは、アクセストランジスタと、強誘電体材料を含むコンデンサとを含み、前記アクセストランジスタは、前記強誘電体材料に結合される、又は
前記メモリは、ビットセルを有する静的ランダムアクセスメモリ（ＳＲＡＭ）を含む、実施例２１に記載の機器。
［実施例２６］
ヒートシンクが前記第２のダイに結合され、前記インターポーザは、前記第２のダイに結合されたメモリを含む、実施例２１に記載の機器。
［実施例２７］
機器であって、当該機器は、
インターポーザと、
該インターポーザ上の第１のダイであって、強誘電体材料を含むビットセルを有するランダムアクセスメモリ（ＲＡＭ）を含む第１のダイと、
該第１のダイの隣にあり且つ前記インターポーザ上にある第２のダイであって、前記第１のダイの前記メモリに電気的に結合された計算ロジックを含む第２のダイと、
前記インターポーザ上の第３のダイであって、該第３のダイは、ビットセルを有するＲＡＭを含み、前記第３のダイは前記第２のダイの隣にある、第３のダイと、を含む、
機器。
［実施例２８］
前記インターポーザは、前記第２のダイに電気的に結合されたＲＡＭを含む、実施例２７に記載の機器。
［実施例２９］
前記第３のダイの前記ＲＡＭは強誘電体材料を含むか、又は前記第３のダイの前記ＲＡＭは、ビットセルを有する静的ランダムアクセスメモリ（ＳＲＡＭ）を含む、実施例２７に記載の機器。
［実施例３０］
前記計算ロジックは、乗算器セルのアレイを含むマトリックス乗算器を含み、
前記第２のダイは、前記マトリックス乗算器に結合された論理回路を含み、
第２のダイは、前記論理回路に結合されたバッファを含み、該バッファは、前記第１又は第２のダイに結合される。実施例２７に記載の機器。
［実施例３１］
前記第１のダイの少なくとも１つの前記ビットセルは、アクセストランジスタと、前記強誘電体材料を含むコンデンサとを含み、前記アクセストランジスタは、前記強誘電体材料に結合される、実施例２７に記載の機器。
［実施例３２］
前記第１、第２、及び第３のダイに結合されたヒートシンクを含む、実施例２７乃至３２のいずれか一項に記載の機器。
［実施例３３］
システムであって、当該システムは、
不揮発性メモリセルを含む第１のメモリと、
動的ランダムアクセスメモリ（ＤＲＡＭ）を含む第２のメモリであって、前記第１のメモリが前記第２のメモリに結合される、第２のメモリと、
強誘電体ランダムアクセスメモリ（ＦｅＲＡＭ）を含む第３のメモリであって、前記第１のメモリに結合される第３のメモリと、
前記第２のメモリに結合された第１のプロセッサと、
前記第３のメモリ及び前記第１のプロセッサに結合された第２のプロセッサと、を含み、
該第２のプロセッサは、
インターポーザと、
該インターポーザ上の第１のダイであって、強誘電体材料を含むビットセルを有するランダムアクセスメモリ（ＲＡＭ）を含む第１のダイと、
前記第１のダイの隣にあり且つ前記インターポーザ上にある第２のダイであって、前記第１のダイの前記メモリに電気的に結合された計算ロジックを含む第２のダイと、
前記インターポーザ上の第３のダイであって、該第３のダイは、ビットセルを有するＲＡＭを含み、前記第３のダイは前記第２のダイの隣にある、第３のダイと、を含む、
システム。
［実施例３４］
前記インターポーザは、前記第２のダイに電気的に結合されたＲＡＭを含み、前記第３のダイの前記ＲＡＭは、強誘電体材料を含む、実施例３３に記載のシステム。
［実施例１］
機器であって、当該機器は、
基板と、
該基板上の第１のダイであって、該第１のダイは、ビットセルを有する強誘電体ランダムアクセスメモリ（ＦｅＲＡＭ）を含み、各ビットセルは、アクセストランジスタと、強誘電体材料を含むコンデンサとを含み、前記アクセストランジスタは前記強誘電体材料に結合される、第１のダイと、
該第１のダイの上に積み重ねられた第２のダイであって、前記第１のダイの前記メモリに結合された計算ロジックを含む第２のダイと、を含む、
機器。
［実施例２］
前記計算ロジックは、乗算器セルのアレイを含み、前記ＦｅＲＡＭは、メモリビットセルのアレイを含む、実施例１に記載の機器。
［実施例３］
前記乗算器セルのアレイに結合された相互接続ファイバを含み、各乗算器セルが前記相互接続ファイバに結合される、実施例２に記載の機器。
［実施例４］
前記メモリは、バッファとして動作可能な第１のパーティションと、重み係数を格納するための第２のパーティションとにパーティション分割される、実施例１に記載の機器。
［実施例５］
前記計算ロジックは、前記第１のパーティション及び前記第２のパーティションからデータを受信することができ、前記計算ロジックの出力は、論理回路によって受信される、実施例４に記載の機器。
［実施例６］
前記計算ロジックは、強誘電体ロジックを含む、実施例４に記載の機器。
［実施例７］
前記計算ロジックは、少なくとも２つのマトリックスを乗算するように動作可能である、実施例４に記載の機器。
［実施例８］
前記基板は能動的又は受動的装置を含む、実施例１に記載の機器。
［実施例９］
第３のダイが前記基板上に結合され、動的ランダムアクセスメモリ（ＤＲＡＭ）を含む第４のダイが前記第３のダイの上に積み重ねられる、実施例１乃至８のいずれか一項に記載の機器。
［実施例１０］
ヒートシンクが前記第２のダイに結合される、実施例１に記載の機器。
［実施例１１］
方法であって、当該方法は、
基板を形成するステップと、
第１のダイを前記基板上に形成するステップであって、前記第１のダイを形成するステップには、ビットセルを有する強誘電体ランダムアクセスメモリ（ＦｅＲＡＭ）が含まれ、各ビットセルは、アクセストランジスタと、強誘電体材料を含むコンデンサとを含み、前記アクセストランジスタは前記強誘電体材料に結合される、形成するステップと、
前記第１のダイの上に積み重ねられた第２のダイを形成するステップであって、該第２のダイを形成するステップには、前記第１のダイの前記メモリに結合された計算ロジックを形成するステップが含まれる、形成するステップと、を含む、
方法。
［実施例１２］
前記計算ロジックを形成するステップは、乗算器セルのアレイを形成するステップを含み、前記ＦｅＲＡＭは、メモリビットセルのアレイを含む、実施例１１に記載の方法。
［実施例１３］
相互接続ファイバを形成するステップと、
各乗算器セルが前記相互接続ファイバに結合されるように、前記相互接続ファイバを前記乗算器セルのアレイに結合するステップと、を含む、実施例１２に記載の方法。
［実施例１４］
前記ＦｅＲＡＭは、バッファとして動作可能な第１のパーティションと、重み係数を格納するための第２のパーティションとにパーティション分割される、実施例１１に記載の方法。
［実施例１５］
前記計算ロジックが、前記第１のパーティション及び前記第２のパーティションからデータを受信するステップと、
前記計算ロジックの出力を論理回路に提供するステップと、を含む、実施例１４に記載の方法。
［実施例１６］
前記計算ロジックを形成するステップは、強誘電体ロジックを形成するステップを含み、前記計算ロジックは、少なくとも２つのマトリックスを乗算するように動作可能である、実施例１４に記載の方法。
［実施例１７］
前記基板を形成するステップは、能動的又は受動的装置を形成するステップを含む、実施例１１に記載の方法。
［実施例１８］
第３のダイを形成するステップと、
該第３のダイを前記基板上に結合するステップと、
動的ランダムアクセスメモリ（ＤＲＡＭ）を含む第４のダイを形成するステップと、
前記第４のダイを前記第３のダイの上に積み重ねるステップと、
ヒートシンクを前記第２のダイに結合するステップと、を含む、実施例１１に記載の方法。
［実施例１９］
システムであって、当該システムは、
不揮発性メモリセルを含む第１のメモリと、
動的ランダムアクセスメモリ（ＤＲＡＭ）を含む第２のメモリであって、前記第１のメモリが前記第２のメモリに結合される、第２のメモリと、
強誘電体ランダムアクセスメモリ（ＦｅＲＡＭ）を含む第３のメモリであって、前記第１のメモリに結合される第３のメモリと、
前記第２のメモリに結合された第１のプロセッサと、
前記第３のメモリ及び前記第１のプロセッサに結合された第２のプロセッサと、を含み、
前記第２のプロセッサは、
基板と、
該基板上の第１のダイであって、該第１のダイは、ビットセルを有する強誘電体ランダムアクセスメモリ（ＦｅＲＡＭ）を含み、各ビットセルは、アクセストランジスタと、強誘電体材料を含むコンデンサとを含み、前記アクセストランジスタは前記強誘電体材料に結合される、第１のダイと、
前記第１のダイの上に積み重ねられた第２のダイであって、前記第１のダイの前記メモリに結合された乗算器を含む第２のダイと、を含む、
システム。
［実施例２０］
前記乗算器は、乗算器セルのアレイを含み、前記ＦｅＲＡＭは、メモリビットセルのアレイを含み、
各乗算器セルは、対応するメモリビットセルに結合され、
前記第２のプロセッサは、前記乗算器セルのアレイに結合された相互接続ファイバを含み、各乗算器セルが前記相互接続ファイバに結合される、実施例１９に記載のシステム。
［実施例２１］
機器であって、当該機器は、
インターポーザと、
該インターポーザ上の第１のダイであって、ビットセルを有するランダムアクセスメモリ（ＲＡＭ）を含む第１のダイと、
該第１のダイの上に積み重ねられた第２のダイであって、前記第１のダイの前記メモリに結合されたマトリックス乗算器を含む第２のダイと、を含む、
機器。
［実施例２２］
前記マトリックス乗算器は、乗算器セルのアレイを含み、前記ＲＡＭは、メモリビットセルのアレイを含み、各乗算器セルは、対応するメモリビットセルに結合される、実施例２１に記載の機器。
［実施例２３］
前記第２のダイは、前記マトリックス乗算器に結合された論理回路を含む、実施例２１に記載の機器。
［実施例２４］
前記第２のダイは、前記論理回路に結合されたバッファを含み、該バッファは、前記メモリに結合される、実施例２３に記載の機器。
［実施例２５］
前記メモリは、ビットセルを有する強誘電体ランダムアクセスメモリ（ＦｅＲＡＭ）を含み、各ビットセルは、アクセストランジスタと、強誘電体材料を含むコンデンサとを含み、前記アクセストランジスタは、前記強誘電体材料に結合される、又は
前記メモリは、ビットセルを有する静的ランダムアクセスメモリ（ＳＲＡＭ）を含む、実施例２１に記載の機器。
［実施例２６］
ヒートシンクが前記第２のダイに結合され、前記インターポーザは、前記第２のダイに結合されたメモリを含む、実施例２１に記載の機器。
［実施例２７］
機器であって、当該機器は、
インターポーザと、
該インターポーザ上の第１のダイであって、強誘電体材料を含むビットセルを有するランダムアクセスメモリ（ＲＡＭ）を含む第１のダイと、
該第１のダイの隣にあり且つ前記インターポーザ上にある第２のダイであって、前記第１のダイの前記メモリに電気的に結合された計算ロジックを含む第２のダイと、
前記インターポーザ上の第３のダイであって、該第３のダイは、ビットセルを有するＲＡＭを含み、前記第３のダイは前記第２のダイの隣にある、第３のダイと、を含む、
機器。
［実施例２８］
前記インターポーザは、前記第２のダイに電気的に結合されたＲＡＭを含む、実施例２７に記載の機器。
［実施例２９］
前記第３のダイの前記ＲＡＭは強誘電体材料を含むか、又は前記第３のダイの前記ＲＡＭは、ビットセルを有する静的ランダムアクセスメモリ（ＳＲＡＭ）を含む、実施例２７に記載の機器。
［実施例３０］
前記計算ロジックは、乗算器セルのアレイを含むマトリックス乗算器を含み、
前記第２のダイは、前記マトリックス乗算器に結合された論理回路を含み、
第２のダイは、前記論理回路に結合されたバッファを含み、該バッファは、前記第１又は第２のダイに結合される。実施例２７に記載の機器。
［実施例３１］
前記第１のダイの少なくとも１つの前記ビットセルは、アクセストランジスタと、前記強誘電体材料を含むコンデンサとを含み、前記アクセストランジスタは、前記強誘電体材料に結合される、実施例２７に記載の機器。
［実施例３２］
前記第１、第２、及び第３のダイに結合されたヒートシンクを含む、実施例２７乃至３２のいずれか一項に記載の機器。
［実施例３３］
システムであって、当該システムは、
不揮発性メモリセルを含む第１のメモリと、
動的ランダムアクセスメモリ（ＤＲＡＭ）を含む第２のメモリであって、前記第１のメモリが前記第２のメモリに結合される、第２のメモリと、
強誘電体ランダムアクセスメモリ（ＦｅＲＡＭ）を含む第３のメモリであって、前記第１のメモリに結合される第３のメモリと、
前記第２のメモリに結合された第１のプロセッサと、
前記第３のメモリ及び前記第１のプロセッサに結合された第２のプロセッサと、を含み、
該第２のプロセッサは、
インターポーザと、
該インターポーザ上の第１のダイであって、強誘電体材料を含むビットセルを有するランダムアクセスメモリ（ＲＡＭ）を含む第１のダイと、
前記第１のダイの隣にあり且つ前記インターポーザ上にある第２のダイであって、前記第１のダイの前記メモリに電気的に結合された計算ロジックを含む第２のダイと、
前記インターポーザ上の第３のダイであって、該第３のダイは、ビットセルを有するＲＡＭを含み、前記第３のダイは前記第２のダイの隣にある、第３のダイと、を含む、
システム。
［実施例３４］
前記インターポーザは、前記第２のダイに電気的に結合されたＲＡＭを含み、前記第３のダイの前記ＲＡＭは、強誘電体材料を含む、実施例３３に記載のシステム。
【図1】
【図2】
【図3A】
【図3B】
【図3C】
【図3D】
【図3E】
【図3F】
【図3G】
【図3H】
【図4A】
【図4B】
【図5】
【図6】
【図7】
【図8A】
【図8B】
【図9A】
【図9B】
【図10】
【外国語明細書】