特開 2023-164990 ３Ｄ－ＩＣ技術を用いて製造するイベントベースビジョンセンサ

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2023164990

(43)【公開日】2023-11-14

(54)【発明の名称】３Ｄ－ＩＣ技術を用いて製造するイベントベースビジョンセンサ

(51)【国際特許分類】

   H01L 27/146 20060101AFI20231107BHJP

   H01L 27/00 20060101ALI20231107BHJP

【ＦＩ】

H01L27/146 F

H01L27/00 301B

【審査請求】有

【請求項の数】7

【出願形態】ＯＬ

(21)【出願番号】P 2023145998

(22)【出願日】2023-09-08

(62)【分割の表示】P 2020571913の分割

【原出願日】2019-03-08

(31)【優先権主張番号】62/642,838

(32)【優先日】2018-03-14

(33)【優先権主張国・地域又は機関】US

(71)【出願人】

【識別番号】520352078

【氏名又は名称】ソニー アドバンスト ビジュアル センシング エージー

(74)【代理人】

【識別番号】110003339

【氏名又は名称】弁理士法人南青山国際特許事務所

(72)【発明者】

【氏名】バーナー ラファエル

(72)【発明者】

【氏名】ブランドリ クリスチャン

(72)【発明者】

【氏名】ザノニー ミッシモ

(57)【要約】      （修正有）

【課題】３次元集積化（Ｔｈｒｅｅ－Ｄｉｍｅｎｓｉｏｎａｌ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）技術として知られる高度の積層技術を用いてイベントベースビジョンセンサを提供する。
【解決手段】３次元集積化では、多くのウェーハ（又はダイ）を積層し、それらを垂直に接続する。このセンサの電子集積回路は、２以上の電気的に接続されたダイ間に分布する。ウェーハ１にはＰＤ等の感光デバイスを形成し、ウェーハ２にはＰＲやイベントジェネレータ等の画素回路を形成する。両ウェハをＣｕ－Ｃｕ接合部ＣＣを介して接合する。
【選択図】図３Ａ

【特許請求の範囲】

【請求項1】

積層された第１のダイと第２のダイを含むイベントベースビジョンセンサであって、
前記第１のダイに画素アレイの各画素のフォトダイオードが配置され、
前記第２のダイに画素アレイの各画素のイベント検出器と、光強度に依存するフォトレセプタ信号を生成して前記イベント検出器に入力するフォトレセプタ回路が配置され、
前記フォトレセプタ回路は、複数のトランジスタで構成され、
前記イベント検出器は、メモリキャパシタと、比較器と、メモリとを有し、
前記メモリキャパシタは、ＭＩＭ（金属－絶縁体－金属構造）キャパシタで構成され、前記ＭＩＭキャパシタの第１のプレートは前記フォトレセプタ回路により生成されたフォトレセプタ信号と接続され、前記ＭＩＭキャパシタの第２のプレートは前記比較器の一方の入力に接続され、前記比較器の他方の入力はコントローラによって適用される閾値信号と接続され、
前記比較器の出力は前記メモリに記憶されるように構成される、
イベントベースビジョンセンサ。

【請求項2】

請求項１に記載のイベントベースビジョンセンサであって、
前記ＭＩＭキャパシタの前記第２のプレートと前記比較器の一方の入力との間には前記条件付きリセット回路が接続され、前記条件付きリセット回路は、前記メモリに記憶された前記比較器の出力とコントローラによって適用されるリセット信号との組み合わせに基づいて導通状態が切り替えられるように構成される、
イベントベースビジョンセンサ。

【請求項3】

請求項１に記載のイベントベースビジョンセンサであって、
前記第１のダイは配線層が光入射面とは反対側に配置される裏面照射構造を有する
イベントベースビジョンセンサ。

【請求項4】

請求項１に記載のイベントベースビジョンセンサであって、
前記第１のダイと前記第２のダイはＣｕ－Ｃｕ接合部を用いて互いに接続される
イベントベースビジョンセンサ。

【請求項5】

請求項１に記載のイベントベースビジョンセンサであって、
前記第１のダイ及び／又は前記第２のダイは積層ダイを含み、前記積層ダイは、スルーシリコンビア接続を有する
イベントベースビジョンセンサ。

【請求項6】

請求項１に記載のイベントベースビジョンセンサであって、
前記フォトレセプタ回路は、ｎ－ＦＥＴトランジスタ及びｐ－ＦＥＴトランジスタを含む
イベントベースビジョンセンサ。

【請求項7】

請求項１に記載のイベントベースビジョンセンサであって、
前記フォトレセプタ回路は、２つのｎ－ＦＥＴトランジスタとｐ－ＦＥＴトランジスタを含む
イベントベースビジョンセンサ。

【発明の詳細な説明】

【技術分野】

【0001】

本出願は、２０１８年３月１４日に出願された米国特許仮出願第６２／６４２，８３８号の利益を３５Ｕ．Ｓ．Ｃ．§１１９（ｅ）に基づき主張するものであり、該仮出願は、参照により本明細書に組み込まれる。

【背景技術】

【0002】

イベントベース画素アレイ（ダイナミックビジョンセンサ（ＤＶＳ：Ｄｙｎａｍｉｃ Ｖｉｓｉｏｎ Ｓｅｎｓｏｒ）とも称する）の設計において重要なパラメータの１つに、量子効率（ＱＥ：ｑｕａｎｔｕｍ ｅｆｆｉｃｉｅｎｃｙ）がある。量子効率（ＱＥ）とは、光信号に対して生成される電子の数と、この光信号の光子の数との比率である。このパラメータは曲線因子（ＦＦ：ｆｉｌｌ－ｆａｃｔｏｒ）に直接左右される。この曲線因子（ＦＦ）は、露光される感光デバイスの面積と、露光される集積回路の全面積との比率である。

【0003】

今日において、イベントベースビジョンセンサはシリコン・プレーナ・プロセスを用いて実現されるため、露光されるエリアは感光デバイスと、画素回路を構成する他の半導体デバイスとの間で共有される。この手法には２つの主な欠点がある。１つは、感光デバイスの面積が制限されるということであり、もう１つは、露光する必要のない回路が光にさらされ、これにより回路のパフォーマンスが低下することである。

【発明の概要】

【0004】

本発明の主な目的は、イベントベースビジョンセンサの製造において高度な積層技術を用いてこれらの２つの問題を緩和することにある。このような高度な積層技術は３次元集積化（３Ｄ－ＩＣ：Ｔｈｒｅｅ－Ｄｉｍｅｎｓｉｏｎａｌ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）技術として知られている。３Ｄ－ＩＣ技術では、多くのウェーハ（又はダイ）を積層し、これらを垂直に相互接続することができる。

【0005】

現存の動機として、以下のものがある。

【0006】

ＦＦを増加させること。

【0007】

光を受容する必要が無い、又は光を受容するべきではない回路のシールドを行うこと。

【0008】

画素の異なる構成要素には異なる要件を定めること。この要件を満たすためには、これらの構成要素をそれぞれ異なるＩＣプロセスで実現することが最適である（感光デバイスは、理論的には、非シリコンベースの技術、例えばＧａＡｓで製造してもよい）。

【0009】

一般的に、一様態においては、イベントベースビジョンセンサ（ＥＢＶＳ）が垂直に接続された積層ダイを含むことが本発明の特徴とされる。結果として、画素アレイの各画素の感光デバイスを露光されるダイに配置し、光の受容には用いられない他のデバイスを他のウェーハ又はダイに配置することができる。

【0010】

好ましくは、ダイ間の画素アレイのすべての画素に対して少なくとも１の接続部があればよい。

【0011】

通常、画素アレイの各画素のフォトダイオードは第１のダイにあり、第２のダイの画素アレイの各画素のイベント検出器と、第１のダイと第２のダイ間の相互接続部によってフォトダイオードは各イベント検出器に接続される。

【0012】

この手法は、表面照射構造に用いることもできるし、裏面照射構造に用いることもできる。

【0013】

また、画素アレイの各画素のフォトレセプタ回路を実装するためには多くの異なる方法が存在する。例えば、フォトレセプタ回路は第２のダイ上に位置することもできるし、第１のダイ上に位置することもできるし、第１のダイと第２のダイの間に分布することもできる。

【0014】

追加のアンプ段は、第１のダイに追加されてもよい。

【0015】

多くの場合、ｎ－ＦＥＴトランジスタは第１のウェーハ又はダイにおいて用いられ、第２のダイではｎ－ＦＥＴトランジスタとｐ－ＦＥＴトランジスタの両方が用いられる。

【0016】

また、第１のダイ上のトランジスタと第２のダイ上のトランジスタのトランジスタ特性は異なっていてもよく、ゲート酸化物の厚さが異なっていてもよいし、又はインプラントが異なっていてもよい。

【0017】

概して、一様態においては、イベントベースビジョンセンサの製造方法が本発明の特徴とされる。通常、この方法は、異なるウェーハ又はダイにおいて画素アレイの各画素で異なるデバイスを製造し、その後このウェーハ又はダイを積層することを含む。

【0018】

本明細書で用いる「ダイ」という用語は、半導体ウェーハの一部を意味し、通常、チップ等の矩形の形状を有する。ここで、この半導体ウェーハの一部は、イベントベースビジョンセンサ等の集積回路デバイスの例の一部を含む。ウェーハ又はダイへの言及は、異なる製造手法の可能性に基づいている。積層は、ダイへのダイシングを行う前に、ウェーハレベルで行ってもよいし、ウェーハからダイを切り出した（ダイシングを行った）後に、個々のダイに対して積層を行ってもよい。結果として、このような製造プロセスによって得られる最終的なデバイスは積層ダイとなる。

【0019】

この方法はその後、例えばＣｕ－Ｃｕ接合を用いて各画素を接続することを含む。

【0020】

一実施例においては、この方法はさらに、第１のウェーハ又はダイにおける画素アレイの各画素のフォトダイオードを製造し、第２のウェーハ又はダイにおける画素アレイの各画素のイベント検出器を製造することを含む。

【0021】

構造や部品の組合せに関して多様な新規の細部を含む発明の上記又はその他の特徴及び他の利点は、添付の図面を参照して本明細書において詳細に記載され、特許請求の範囲において指摘される。本発明を実施する特定の方法及びデバイスは、本発明を限定せず、単に例として示されることが理解される。本発明の原理及び特徴は、本発明の範囲から逸脱しない限りにおいて、様々な実施形態において実施され得る。

【0022】

添付図面において、異なる図面においても同じ参照符号は同一の部品を示す。図面は必ずしも正確な縮尺で描かれているわけではなく、本発明の原理を示すことに重きが置かれている。

【図面の簡単な説明】

【0023】

【図1】図１は、例えば、ＰＣＴ／ＩＢ２０１７／０５８５２６及びＵ．Ｓ．Ｐｕｂ．Ｎｏ．２０１８／０１９１９７２に記載のイベントベースイメージセンサ用の従来技術による画素の実施例を示す回路図である。

【0024】

【図2A】図２Ａ～２Ｃはシングルウェーハによって実装される従来のイベントベースイメージセンサを示す（図２Ａ及び図２Ｂは部分縦断面図を示し、図２Ｃは部分上面図を示す）。図２Ａは表面照射（ＦＳＩ：ｆｒｏｎｔ－ｓｉｄｅ ｉｌｌｕｍｉｎａｔｉｏｎ）への適用例を示す。

【図2B】図２Ｂは裏面照射（ＢＳＩ：ｂａｃｋ－ｓｉｄｅ ｉｌｌｕｍｉｎａｔｉｏｎ）への適用例を示す。

【図2C】図２Ｃは部分上面図を示す。

【0025】

【図3A】図３Ａはウェーハのダイシングを行う前の好適な実施形態に係る２つの積層ウェーハの部分縦断面図を示す。

【図3B】図３Ｂは１画素にフォーカスした部分縦断面図であり、フォトダイオード（ＰＤ：ｐｈｏｔｏ－ｄｉｏｄｅ）のみを含む裏面照射（ＢＳＩ）型トップウェーハと、各画素をボトムウェーハに接続する接続部の１つを示す。

【図3C】図３Ｃはピクセルフロントエンド回路の詳細と、これがウェーハ／ダイの間にどのように配置されるかを示すブロック図である。

【図3D】図３Ｄはピクセルフロントエンド回路の詳細と、これがウェーハ／ダイの間にどのように配置されるかを示す回路図である。。

【0026】

【図4A】図４Ａは、トップウェーハがさらにフロントエンド回路の２つのトランジスタを含む他の実施形態に係る２つの積層ウェーハの部分縦断面図を示す。

【図4B】図４Ｂはピクセルフロントエンド回路の詳細と、これがウェーハ／ダイの間にどのように配置されるかを示す回路図である。

【0027】

【図5A】図５Ａは最終的にソースフォロワ段を含むトップウェーハにおけるフロントエンド全体を示す、２つの積層ウェーハの部分縦断面図である。

【図5B】図５Ｂは、１画素にフォーカスした部分縦断面図であり、第１ウェーハからの出力がどのようにしてボトムウェーハ上の（上から１番目と２番目の金属の間に位置する）イベント検出器のＭＩＭ（金属－絶縁体－金属：ｍｅｔａｌ－ｉｎｓｕｌａｔｏｒ－ｍｅｔａｌ構造）キャパシタのプレートのうちの１つに直接接続を行うことができるかを示す。これは、２つの積層ウェーハ用のシリコン処理レイヤに関する詳細を含む簡略化した縦断面図である。

【図5C】図５Ｃ及び図５Ｄはピクセルフロントエンド回路の詳細を示す回路図である。

【図5D】図５Ｃ及び図５Ｄはピクセルフロントエンド回路の詳細を示す回路図である。

【0028】

【図6A】図６Ａは別のピクセルフロントエンド回路を示す回路図であり、この回路はパフォーマンスを向上するための追加のｐ－ＦＥＴを含む。

【図6B】図６Ｂはウェーハ／ダイ間の分離について示す回路図である。

【0029】

【図7A】図７Ａ～図７Ｃはすべての画素において複数のＣｕ－Ｃｕ接合が必要となる様々なピクセルフロントエンド回路を示す回路図である。図７Ａは好適な例を示す。

【図7B】図７Ｂ及び図７Ｃは、トップウェーハがｐ－ＦＥＴデバイスを含まないようにウェーハ／ダイ間に回路の構成要素をどのように配置し得るかを示しており、この場合にどうして画素ごとに３つ以上のウェーハ（又はダイ）間の接続部が必要となるかを示す。

【図7C】図７Ｂ及び図７Ｃは、トップウェーハがｐ－ＦＥＴデバイスを含まないようにウェーハ／ダイ間に回路の構成要素をどのように配置し得るかを示しており、この場合にどうして画素ごとに３つ以上のウェーハ（又はダイ）間の接続部が必要となるかを示す。

【発明を実施するための形態】

【0030】

以下では、本発明の例示的な実施例を示す添付図面を参照して、本発明について詳しく説明する。しかし、本発明は、様々な異なる形態で実施することができ、本明細書に記載される実施形態に限定されるものとして解釈されるべきではなく、むしろ、これらの実施形態は、本開示が完全かつ完璧なものになり、当業者に本発明の範囲を十分に伝えるように提供される。

【0031】

本明細書において用いられる場合、「及び／又は（ａｎｄ／ｏｒ）」の用語は、関連付けられて列挙された項目のうちの１つ又は複数の任意又はすべての組み合わせを含む。また、単数形及び冠詞の"ａ"、"ａｎ"及び"ｔｈｅ"は、特に明確な指示のない限り、複数形態も含むことが意図される。また、「含む」や「有する」（ｉｎｃｌｕｄｅｓ、ｃｏｍｐｒｉｓｅｓ、ｉｎｃｌｕｄｉｎｇ、ｃｏｍｐｒｉｓｉｎｇ）という用語がこの明細書内で使用される場合、述べられた特徴、整数、ステップ、動作、エレメント、及び／又は構成要素の存在を規定するものの、１つ以上の他の特徴、整数、ステップ、動作、エレメント、構成要素、及び／又はそれらの集合の存在や追加を排除しないということが理解される。また、構成要素又はサブシステムを含むエレメントが他のエレメントと接続又は結合するものとして言及されたり図示されたりする場合、これらはダイレクトに接続又は接合されてもよいし、介在するエレメントが存在してもよいことが理解される。

【0032】

特に定義しない場合には、本明細書で用いる（技術用語や科学用語を含む）すべての用語は、本発明が属する分野における当業者によって一般的に理解されている意味と同じ意味を有する。さらに、一般的に使用される辞書で定義されるような用語は、関連技術の文脈におけるそれらの意味と同様の意味を有するものとして解釈されるべきであり、本明細書で明示的に定義されない限り、理想化された又は過度に形式的な意味で解釈されることはないことが理解される。

【0033】

定義

【0034】

イベントベース画素アレイ（ＥＢＰＡ：Ｅｖｅｎｔ－Ｂａｓｅｄ Ｐｉｘｅｌ Ａｒｒａｙ）は、感光デバイスを有する画素のアレイ（配列）である。これらの画素は、それぞれ空間的及び／又は時間的に独立しており、受けとった光放射に応じて離散化データを生成する。

【0035】

イベントベースビジョンセンサ（ＥＢＶＳ：Ｅｖｅｎｔ－ｂａｓｅｄ Ｖｉｓｉｏｎ Ｓｅｎｓｏｒ）は、ＥＢＰＡから抽出及び／又は構成されたデータを出力するセンサである。

【0036】

曲線因子（ＦＦ：ｆｉｌｌ－ｆａｃｔｏｒ）は、画素の面積と画素内にある感光デバイスの面積の比率として定義される。これは、センサの表面に到達したすべての光放射のうちどのくらいの量がセンサによって効率的に受容されているかを示す尺度である。

【0037】

量子効率（ＱＥ：ｑｕａｎｔｕｍ ｅｆｆｉｃｉｅｎｃｙ）は、感光センサの表面に到達した光子の数と、それに応じて生成され、電気信号に変換される電子の数の比率として定義される。

【0038】

３Ｄ ＩＣは、３次元集積化（Ｔｈｒｅｅ－Ｄｉｍｅｎｓｉｏｎａｌ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）の頭字語であり、シリコンウェーハ又はダイを積層し、それらを垂直に相互接続することによって集積回路を製造する技術である。

【0039】

表面照射（ＦＳＩ：Ｆｒｏｎｔ－Ｓｉｄｅ Ｉｌｌｕｍｉｎａｔｉｏｎ）はプレーナ・プロセスのレイヤが実装される側であるダイの上部から光が入射するように、集積回路（ＩＣ）として実現されるイメージセンサのタイプである。すべてのデバイスと金属配線は、感光デバイスとともに、直接光放射を受容する。

【0040】

裏面照射（ＢＳＩ：Ｂａｃｋ－Ｓｉｄｅ Ｉｌｌｕｍｉｎａｔｉｏｎ）は基板側であるダイの下部から光が入射するように、ＩＣとして実現されるイメージセンサのタイプである。デバイスと金属配線は、直接光放射を受容せず、基板を介してのみ光放射を受容する。

【0041】

従来技術

【0042】

イベントベースビジョンセンサの例は、例えば、ＰＣＴ／ＩＢ２０１７／０５８５２６、ＵＳ７７２８２６９Ｂ２、Ｕ．Ｓ．Ｐｕｂ．Ｎｏ．２０１８／０１９１９７２に記載されている。

【0043】

図１に、本明細書で参考として用いるＥＢＶＳのＥＢＰＡの画素構造の例を示す。これはＰＣＴ／ＩＢ２０１７／０５８５２６及びＵ．Ｓ．Ｐｕｂ．Ｎｏ．２０１８／０１９１９７２に基づいており、これらは参照により本明細書に組み込まれる。しかしながら、本発明の主要な概念は、使用される特定の画素構造に依存することなく、ＩＣとして実現される任意のイベントベースビジョンセンサに実質的に適用することができる。

【0044】

画素回路の主要な構成要素を以下に列挙する。

【0045】

１．フォトレセプタモジュール。図に示されるように、画素回路１００は、衝突光を測定して光強度を電流Ｉｐｈｏｔｏへ変換するためのフォトダイオードＰＤ又は他のフォトセンサ、光強度に依存するフォトレセプタ信号Ｖｐｒを生成するためのフォトレセプタ回路ＰＲＣ、及び過去のフォトレセプタ信号を記憶するためのメモリキャパシタＣ１を含む。フォトセンサＰＤ及びフォトレセプタ回路ＰＲＣは、フォトレセプタモジュールＰＲを構成する。

【0046】

２．メモリキャパシタＣ１：フォトレセプタ信号Ｖｐｒ、従って、フォトセンサＰＤによって受光された光に応じた電荷をキャパシタの第１のプレートが帯びるようにフォトレセプタ信号Ｖｐｒを受け取る。メモリキャパシタＣ１はイベント検出器ＥＤの一部である。メモリキャパシタＣ１の第２のプレートは、Ａ１の比較器ノード（反転入力）に接続される。従って、比較器ノードの電圧Ｖｄｉｆｆは、フォトレセプタ信号Ｖｐｒの変化とともに変動する。

【0047】

３．比較器Ａ１：これは、現在のフォトレセプタ信号Ｖｐｒと過去のフォトレセプタ信号との間の差を閾値と比較するための手段である。比較器Ａ１はイベント検出器ＥＤの一部である。この比較器Ａ１は、各画素中にあってもよいし、画素のサブセット（例えば、画素列）間で共有されてもよい。好ましい実施形態では、比較器は画素と一体であり、各画素がそれぞれ専用の比較器Ａ１を有する。

【0048】

４．メモリ：メモリ５０は、コントローラ６０からのサンプル信号に基づいて比較器出力を保存する。メモリ５０はイベント検出器ＥＤの一部である。メモリは、サンプリング回路（例えば、スイッチおよび寄生または明示的キャパシタ）あるいはデジタルメモリ回路（ラッチまたはフリップフロップ）とすることができる。ある実施形態では、メモリはサンプリング回路であり、各画素が２つのメモリを有する。

【0049】

５．条件付きリセット回路Ｒ１：リセットのための条件とは、記憶された比較器出力の状態とコントローラ６０によって適用されるリセット信号との組み合わせである。条件付きリセット回路Ｒ１はイベント検出器ＥＤの一部である。

【0050】

６．周辺回路の構成要素：比較器Ａ１及びメモリ５０は、画素中又は（画素回路の外部の）周辺回路中に位置することができる。

【0051】

周辺回路は、コントローラ６０を含み、コントローラ６０は、閾値信号を比較器Ａ１に適用し、制御信号をメモリ５０へ送り、条件付きリセット回路Ｒ１がアクティブになる時間を選択する。

【0052】

周辺回路は、読み出し回路も含んでもよい。読み出し回路は、メモリ５０のコンテンツを読み取り、所与の画素についての光強度が、増加したか、減少したか、又は変化しなかったかどうかを判定して、（現在のメモリ値から計算された）出力をプロセッサへ送る。

【0053】

さらに詳細には、比較器は、光が増加及び／又は減少したかどうかを伝える。Ｏｆｆ事象について：Ｖｄｉｆｆが（Ｖｂ上の）閾値Ｖｏｆｆより低ければ、比較器出力はハイであり、このレベルがメモリに保存される。これは、減少が検出されることを意味する。Ｖｄｉｆｆが閾値より低くなければ、比較器出力はローとなる。つまり、減少は検出されない。

【0054】

唯一困難なのは、Ｏｎ事象では、ロー比較器出力が増加を意味し、一方でハイ比較器出力が変化なしを意味するが、Ｏｆｆ事象については、ハイ比較器出力が減少を意味し、一方でロー比較器出力が変化なしを意味する点である。

【0055】

従って、読み出しの際は、メモリコンテンツ、及びどの閾値が適用されたかを認識する必要がある。

【0056】

画素回路１００およびコントローラ６０は、以下のように作動する。

【0057】

フォトセンサＰＤによって受光される光強度の変化は、フォトレセプタ信号Ｖｐｒの変化に換算される。リセット回路Ｒ１が導通していないときには、比較器Ａ１への反転入力（－）における比較器ノードの電圧ＶｄｉｆｆにもＶｐｒの変化が反映される。これは、メモリキャパシタＣ１の両端間の電圧が一定のままであるために発生する。

【0058】

コントローラ６０によって選択された時刻に、比較器Ａ１は、メモリキャパシタＣ１の第２の端子における比較器ノードの電圧（Ｖｄｉｆｆ）を、比較器Ａ１の非反転入力（＋）に適用された（コントローラからの）閾値電圧Ｖｂと比較する。

【0059】

コントローラ６０は、比較器出力Ｖｃｏｍｐを保存するためにメモリ５０を作動させる。メモリ５０は、図示されるように、典型的には画素回路１００の一部として実装される。しかしながら、他の実施形態では、メモリ５０は列論理回路（周辺回路、画素アレイの各列ごとに１つ）の一部として実装される。

【0060】

メモリ５０に保持された保存比較器出力の状態が光強度の変化を示し、ＡＮＤ、コントローラ６０からのグローバルリセット信号であるＧｌｏｂａｌＲｅｓｅｔ信号がアクティブであれば、条件付きリセット回路Ｒ１は、導通している。ここで「ＡＮＤ」は、論理ＡＮＤ演算子を示す。条件付きリセット回路Ｒ１が導電状態にあると、比較器Ａ１の反転入力における比較器ノードの電圧（Ｖｄｉｆｆ）は、既知のレベルへリセットされる。従って、比較器Ａ１は、現在のフォトレセプタ信号ＶｐｒをメモリキャパシタＣ１上に保存する。

【0061】

現在のところ、このような図１に示す画素のＥＢＰＡを有するＥＢＶＳは、シングルウェーハ上でシリコン・プレーナ・プロセスを用いた集積回路として製造されている。この技術を用いると、半導体デバイス（例えばＭＯＳトランジスタ、ダイオード、フォトダイオード、ポリシリコンレジスタ等）は単一のレイヤの上にのみ配置され、半導体デバイスを垂直に積層することはできない。

【0062】

このため、画素１００のエリアは感光デバイス（例えばＰＤ）と、回路の他の要素との間で共有される必要がある。これに関して、図２Ａは表面照射構造を示し、図２Ｂは裏面照射構造を示し、特に図２Ｃは平面図を示している。これはつまり、光検出器ＰＤは表面に到達したすべての光を使用することができないことを意味する。この問題はマイクロレンズのレイヤを用いることで軽減することはできても、センサの表面は常に光放射を有用な電気信号に変換せずに吸収する部分を有することとなる。

【0063】

また、非感光デバイスに到達した光は望まない効果を有する可能性がある。これは、非感光デバイスの特徴のうちのいくつかが、非感光デバイスに衝突する光によって変化する可能性があるためである。例えば、ＭＯＳトランジスタはいくつかの半導体ｐｎ接合を含む。通常、半導体ｐｎ接合は光生成キャリアを捕捉し、これに応じて不必要な信号を生成する。

【0064】

裏面照射（ＢＳＩ：ｂａｃｋ－ｓｉｄｅ ｉｌｌｕｍｉｎａｔｉｏｎ）と呼ばれるより高度なプロセス技術によると、シリコン基板側であるウェーハ又はダイの裏面を露光させることにより、利用可能エリアの利用向上を行うことができる。このような方法で、画素内の感光デバイスの上方に位置することが可能な配線金属接続の自由度を高めることができる一方、表面照射（ＦＳＩ：ｆｒｏｎｔ－ｓｉｄｅ ｉｌｌｕｍｉｎａｔｉｏｎ）技術では、感光デバイスは、ウェーハの上部に向かって光に露光されなければならず、そのため、捕捉される光を最大化するためには、感光デバイスの上部に金属を配置することができない。本発明は、シングルウェーハ又はダイ上で実施されるＢＳＩ手法及びＦＳＩ手法の両方よりも優れている。

【0065】

周知のように、イベントベースビジョンセンサは画素アレイに基づく。この画素は自身に到達した光に応じてデータを生成する。各画素はそれぞれ空間的及び／又は時間的に独立している。

【0066】

各画素は回路を含む。この回路は、感光部（例えばフォトダイオードＰＤ）と、非感光部（例えばフォトレセプタ回路ＰＲＣ、キャパシタＣ１、比較器Ａ１、メモリ５０、及びリセット回路Ｒ１）に分けられる。非感光部は感光回路に対してバイアスをかけ、光に応じて生成された信号を受け取り、多くの場合、第１の信号調整又は精緻化を行う。このようなタイプの画素の例については（従来技術として）前述した。

【0067】

通常、このようなセンサはプレーナ・プロセスに基づきシリコン集積回路（ＩＣ）として製造される。これはつまり、画素の感光部と残りの回路が単層の半導体デバイスを用いて実現される必要があることを意味する。この結果、画素のエリアの一部は非感光回路が占めることになり、実質的に画素の曲線因子が低下する（図２Ａ、２Ｂ、２Ｃ参照）。このため、量子効率も低下する。同様のことが、シングルウェーハ又はダイ上に製造される裏面照射（ＢＳＩ）ＩＣにも言える。

【0068】

本発明では、３次元集積化（３ＤＩＣ）として知られる技術を用いて複数のウェーハ又はダイを積層することにより、イベントベースビジョンセンサの画素の曲線因子を最大化することができる。

【0069】

感光デバイスは回路の非感光部に重ねることができるため、上記の技術を用いれば、画素の回路を異なるウェーハ又はダイ間で分けることができ、感光デバイスのエリアを最大化することが可能になる。さらに、トップウェーハの下のウェーハ上に位置する回路は、トップウェーハによって捕捉されるいかなる（又はほとんどの）光放射も受け取らないので、衝突光による非感光回路における望ましくない挙動の大幅な低減を可能にする。

【0070】

この手法の他の利点としては、２つのウェーハ又はダイが２つの異なる技術プロセスを用いて製造することができる点が挙げられる。これにより、感光デバイスと残りの回路の両方にとって利用可能な一番良いプロセスを選択することが可能となる。このような２種類の回路の技術要件は完全には重複しない場合が多い。

【0071】

実施形態の例

【0072】

図３Ａから３Ｃは本発明の第１の実施形態（好適な実施形態）を示す。図３Ａと図３Ｂでは、ＥＢＶＳのＩＣの縦断面図を示す。図３Ａは、２つの積層ウェーハ（又はダイ）を図示している。ボトムウェーハ（ウェーハ２）への接続部は、トップウェーハ（ウェーハ１）の上面に配置されるワイヤボンドパッド２１０として提供される。スルーシリコンビア（ＴＳＶ：Ｔｈｒｏｕｇｈ－Ｓｉｌｉｃｏｎ Ｖｉａ）を用いることによって、トップウェーハ（ウェーハ１）の本体を貫通して電気的接続が成される。ＴＳＶの端は銅ボールバンプ等のＣｕ－Ｃｕ接合部ＣＣとなっている。このようにして、トップウェーハの底面とボトムウェーハ（ウェーハ２）の上面上の電気回路が電気的に接続される。

【0073】

なお、本明細書において、ダイとウェーハはそれぞれ同じ意味で用いられる。一般的に「ダイ」とは、半導体ウェーハの一部を意味し、通常、チップ等の矩形の形状を有する。ここで、この半導体ウェーハの一部は、イベントベースビジョンセンサ等の集積回路デバイスの例の一部を含む。ウェーハ又はダイへの言及は、異なる製造手法の可能性に基づいている。積層は、ダイへのダイシングを行う前に、ウェーハレベルで行うことができる。又は、ウェーハからダイを切り出した（ダイシングを行った）後に、個々のダイに対して積層を行ってもよい。いずれにせよ、この製造プロセスから生じる最終的な単一化されたデバイス、つまりＥＢＶＳは、複数のダイを積層したものとなる。

【0074】

図３ＢはＥＢＶＳの画素の縦断面図の詳細を示す。これにより、どのようにして光が基板側（ＢＳＩ）のトップウェーハ（ウェーハ１）の表面にのみ衝突するか、及び、どのようにしてこのウェーハが感光デバイス、フォトダイオードＰＤのみを含むかが分かる。このため、ボトムウェーハ（又はダイ）と接続するために各画素ごとに１つのＣｕ－Ｃｕ接合部ＣＣが用いられる。ボトムウェーハ（ウェーハ２）には、画素回路の非感光部、例えば比較器Ａ１が実装される。

【0075】

図３Ｃは画素回路図を示す。この例はＰＣＴ／ＩＢ２０１７／０５８５２６及びＵ．Ｓ．Ｐｕｂ．Ｎｏ．２０１８／０１９１９７２及び図１に記載の画素回路を参照しているが、異なる構造のイベント検出画素を用いてもよい。これは、２つのウェーハ（又はダイ）間で回路がどのように割り振られているかを図示している。トップウェーハ／ダイ（ウェーハ１）にはフォトダイオードＰＤのみが実装され、ボトムウェーハ／ダイには残りの画素回路が実装されている。すべての画素に対してＣｕ－Ｃｕ接合部ＣＣが存在する。Ｃｕ－Ｃｕ接合部ＣＣはフォトダイオードと受光回路を接続する。また、ウェーハ２上のイベント検出器も図示されている。読み出し回路ＲＯはウェーハ２に設置されてもよいし、他のウェーハ又はダイに設置されてもよい。

【0076】

図３Ｄは、ウェーハ２に実装されるフォトレセプタ回路ＰＲＣの詳細を回路図を用いて示す。

【0077】

図４Ａ及び図４Ｂは他の実施形態を示す。画素として選択される回路は図３Ｃ及び３Ｄで示されたものと同じだが、回路の構成要素はウェーハ／ダイ間で異なるように配置される。

【0078】

さらに、図４Ｂに示すよう区分されたウェーハ／ダイは、イベント検出器がｐ型デバイスのみで実現され得るので、ボトムウェーハ内の回路を全てｐ型ＭＯＳＦＥＴデバイスで実現することを可能にする。この手法によると、画素領域全体を同じｎウェル内に配置することができるので、画素の面積をさらに減らすことができる。通常、ｎ型ＭＯＳＦＥＴデバイスとｎウェル（ここにｐ型ＭＯＳＦＥＴデバイスが位置する）との間には最低限の隙間（クリアランス）が必要となる。ｎ型デバイスが無く画素が単一のｎウェルに含まれている場合、画素のために必要な面積はｎ型デバイスとｐ型デバイスの両方が全ての画素に使用される場合よりも小さくすることができる。

【0079】

図４Ｂに示すように、トップウェーハ（ウェーハ１）はフォトダイオードＰＤと共に受光回路ＰＲＣのうちの２つのｎ－ＦＥＴトランジスタ（Ｍ１及びＭＡ１）を含む。この場合、ウェーハ／ダイ間のＣｕ－Ｃｕ接合部ＣＣは、フィードバックトランジスタＭ１のゲートとＭＡ１のドレインに接続するノードと、バイアスｐ－ＦＥＴトランジスタＭＡ２のドレインとイベント検出器の入力に接続するノードとの間に位置する。イベント検出器の入力とは、図１に示すキャパシタＣ１のプレートのうちの１つに相当する。このような配置により、曲線因子が過度に低減することなく、また、トップウェーハの複雑さを低減することなく（製造に必要なプロセスマスクの数を効果的に制限する）、光検出のパフォーマンスを向上させることができる。このパフォーマンスは、特にノイズに関して向上する。Ｃｕ－Ｃｕ接合部は、典型的には、一方のウェーハの表面に到達するために必要なビアと金属レイヤ、そして、他方のウェーハのデバイスが原因で、ある程度の抵抗を有する。この抵抗のために、熱雑音が生じる。さらに、この積層した金属レイヤとビアは、通常、異なる金属を用いて製造され、この金属接合のために雑音が生じる。このような理由から、図４Ａ及び４Ｂに示したような解決法が有益である。この解決法では、ウェーハ／ダイ積層技術によって最初にもたらされた面積占有に関する利益の犠牲が少なくて済む。また、このような解決方法では、トランジスタの数が少なくて済むため、下側のウェーハ（ウェーハ２）上において必要とされる面積が少なくなる。このため、画素サイズを縮小することができる。この解決方法（及び両方のウェーハ上にトランジスタを設ける他の解決法）のさらなる利点としては、上側のウェーハ上の２つのトランジスタの特性を、下側のウェーハ（ウェーハ２）上のトランジスタの特性とは独立して最適化できる点が挙げられる。

【0080】

図５Ａから５Ｄには、第３の実施形態を示す。第３の実施形態は上記の実施形態で提示した回路について再び言及するが、第３の実施形態のトップウェーハ（ウェーハ１）はフロントエンド回路のバイアストランジスタを含む。最終的には、好ましくはソースフォロワアンプ段として実現されるバッファ段を追加することも可能である。

【0081】

この実施形態の利点として、ウェーハ（ダイ）間の接合前の回路の駆動能力を改善するという点が挙げられる。特に、バッファ段を追加する場合、出力ノードへの負荷が低減されるので、Ｃｕ‐Ｃｕ接合部ＣＣの抵抗がフロントエンドのパフォーマンスに与える影響が少なくなる。この場合、Ｃｕ－Ｃｕ接合部は、フロントエンドの出力ノードと、イベント検出回路の入力との間に位置する。一例として、フロントエンドの出力ノードはＭ１のゲート、ＭＡ１のドレイン、及びＭＡ２のドレインから構成される。イベント検出回路の入力は、キャパシタＣ１のプレートのうちの１つに相当する。

【0082】

しかし、この手法の最大の利点としては、キャパシタＣ１通常はＭＩＭ（金属－絶縁体－金属構造）キャパシタとして製造されるという点に関係している。このタイプのデバイスは、シリコン・プレーナ・プロセスの最上層となる２つの金属レイヤ、又は最終的には最上層の下の１つの金属レイヤを使用して製造される。そして、トップウェーハに実装された回路の出力をＭＩＭキャパシタのトッププレートに直接接続することができ、キャパシタの大きさを最大化することができる。これは、トップウェーハの回路はＭＩＭキャパシタＣ１のトッププレートをのぞいて他のノードに接続する必要がないので、画素の全エリアを占めることによって実現することができるためである。

【0083】

従って、この手法では、２つのウェーハ／ダイの間にデバイスをうまく分配することによって、画素のレイアウトを大幅に容易にし、最終的にはより小さな画素を実現することができる。

【0084】

この様子は図５Ｂに示す。図５Ｂは、シリコン・プレーナ・プロセス技術で実現される、２つの積層ウェーハ（ウェーハ１及びウェーハ２）の概略図であり、ウェーハを形成する様々なレイヤを図示している。これにより、トップウェーハの最後の金属レイヤがどのようにしてＭＩＭキャパシタＣ１のプレートのうち１つに直接接続できるかが理解される。この具体例において、トップウェーハ／ダイはＢＳＩ（裏面照射）構造として配置されているので、トップウェーハ／ダイは基板側で光を受光し、Ｃｕ－Ｃｕ接合部ＣＣを用いて他のウェーハに接続され、２つのウェーハ／ダイの２つのそれぞれの上部金属レイヤが接合される。図面を簡単にするために、図５に示されるフォトダイオード接合は、ｐ基板内のｎウェルとして実現されるが、実際にはより高度な構造が好ましい。

【0085】

図５Ｃと図５Ｄは２つの異なる回路レイアウトを示す。具体的には、図５Ｄは、バッファアンプＢ（好ましくはソースフォロワアンプ）を含むフロントエンドを示す。

【0086】

ＴＳＶ（スルーシリコンビア）を用いてトップウェーハをボトムウェーハに接続することにより、トップウェーハに対するＦＳＩ（表面照射）手法を実現することができる。

【0087】

この手法を用い、２つのウェーハ（又はダイ）間で同じトランジスタの配置を使用して、ＭＩＭキャパシタＣ１をボトムウェーハ（又はダイ）（ウェーハ２）の代わりに、トップウェーハ（又はダイ）（ウェーハ１）に配置することもできる。このような手法は、例えば、最も費用対効果の高い解決法に従ってウェーハ（又はダイ）間に金属レイヤを分配するように金属レイヤに関して固有の検討を行うことで、理に適う手法とすることができる。２つのウェーハは２つの異なる技術で実現することができる。これらの技術プロセスのうちの１つでは、他のプロセスよりも安価に金属レイヤやＭＩＭ特有の金属レイヤを追加することができる。

【0088】

本明細書で示された全てのウェーハの例において、露光側にマイクロレンズ及び／又は光導波路を実装するレイヤを追加で積層することができ、これによりフォトレセプタのＱＥを改善することができるが、図面を簡略化するためにこのマイクロレンズ及び／又は光導波路は図示されていない。

【0089】

図６Ａでは、ピクセルフロントエンドの他の実施形態を示す。この場合も同様に、画素ごとに１つのウェーハ（又はダイ）間接続部のみが必要となる。トップウェーハ（ウェーハ１）は、フォトダイオードＰＤとともに、フォトレセプタ回路ＰＲＣを含むピクセルフロントエンドを構成するトランジスタを含む。

【0090】

図６Ｂでは、どのようにして最終的にアンプ段Ｂ（好ましくはソースフォロワアンプとして実現される）を追加することができるか、及びどのようにしてトップウェーハ（ウェーハ１）にアンプ段Ｂを含めることができるかを示している。これには、フロントエンドの駆動能力を向上させ、フロントエンドの出力ノード（Ｍ１のゲート、ＭＡ１のドレイン、及びＭＡ２のドレイン）への負荷を効果的に制限することができるという利点がある。実際、Ｃｕ－Ｃｕ接合部ＣＣは、もしアンプ段がなければ、フロントエンドの出力に直接負荷がかかる無視できない抵抗を有する場合がある。

【0091】

図７Ａでは、図５Ｂに示したものと同様のピクセルフロントエンド回路を示している。図７Ａのアンプ段は、ｎ－ＦＥＴ ＭＯＳデバイスで実現されるソース－フォロアアンプとして明示されている。ここで提案された解決法では、トップウェーハ内にｐ－ＦＥＴデバイスを含まないため、必要とされるウェーハ（又はダイ）間接続部の数は１より多くなる。ここでは特に１画素に対して２つの接続部が存在している。

【0092】

トップウェーハ内にｐ－ＦＥＴ ＭＯＳデバイスを有しないという選択は、ＱＥを改善するとう利点を有する。これは、照射されたウェーハ内にｎウェルが存在する場合、このｎウェルは、衝突光によって生成されたキャリアを引き付け、供給電圧と接地（グランド）との間に接続された寄生フォトダイオードとして作用するからである。

【0093】

図７Ｃでは、ピクセルフロントエンドの他の実施例を示しており、これは図６Ｂに示したものと同様である。この実施形態では、図７Ａのように、照射されるトップウェーハはｐ－ＦＥＴ ＭＯＳデバイスを含まず、このため、１画素ごとに複数のウェーハ（又はダイ）間接続部が必要となる。この実施形態の場合には、１画素当たり４つの接続部が必要となる。バッファ段はｎ－ＦＥＴデバイスから成るソースフォロワアンプとして実現される。

【0094】

図７Ｃでは、図７Ｂで使用されたのと同じ画素構造を示しているが、バッファとして作用するソースフォロワアンプは、ｐ－ＦＥＴ ＭＯＳデバイスによって実現されている。このようにして、１画素につき１つの接続部を省略することができ、必要な接続部の数は３つのみとなる。

【0095】

一般的に、画素回路の分割には多くの異なる方法が利用可能であり、全ての方法にそれぞれの利点と欠点がある。例えば、回路のそれぞれのパーツにとって最適なテクノロジーを見つけることにフォーカスする場合、回路のデジタル部分とアナログ部分を分離することが考えられる。また、例えば、Ｃｕ－Ｃｕ接合部とＴＳＶを使用することにより、積層技術によって積層され、垂直に接続され得るウェーハ／ダイの数に関する理論的限界がもたらされることが無くなる。このような接続部は、すべての画素内、又は画素アレイの端に配置することができる。例えば、列及び／又は行ごとに１つの接続部が配置される。

【0096】

本発明の好適な実施形態を参照しつつ本発明に関して具体的に図示と説明を行ったが、当業者には、添付の特許請求の範囲に包含される本発明の範囲を逸脱することないように本発明の形態及び詳細において種々の変更がなされ得ることが理解される。

【図1】

【図2A】

【図2B】

【図2C】

【図3A】

【図3B】

【図3C】

【図3D】

【図4A】

【図4B】

【図5A】

【図5B】

【図5C】

【図5D】

【図6A】

【図6B】

【図7A】

【図7B】

【図7C】