特開 2023-165113 差動増幅回路

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2023165113

(43)【公開日】2023-11-15

(54)【発明の名称】差動増幅回路

(51)【国際特許分類】

   H03F 3/45 20060101AFI20231108BHJP

   H03F 3/34 20060101ALI20231108BHJP

【ＦＩ】

H03F3/45

H03F3/34 210

【審査請求】未請求

【請求項の数】3

【出願形態】ＯＬ

(21)【出願番号】P 2022075757

(22)【出願日】2022-05-02

(71)【出願人】

【識別番号】000003193

【氏名又は名称】ＴＯＰＰＡＮホールディングス株式会社

(74)【代理人】

【識別番号】100111763

【弁理士】

【氏名又は名称】松本 隆

(74)【代理人】

【識別番号】100163832

【弁理士】

【氏名又は名称】後藤 直哉

(72)【発明者】

【氏名】中部 高臣

【テーマコード（参考）】

5J500

【Ｆターム（参考）】

5J500AA01

5J500AA12

5J500AC13

5J500AF15

5J500AF17

5J500AF18

5J500AH29

5J500AH32

5J500AH39

5J500AK02

5J500AK12

5J500AK19

5J500AM13

5J500AT01

5J500AT06

5J500DP02

(57)【要約】

【課題】 高速動作が可能であり、かつ、サンプリング誤差の低減された差動増幅回路を提供する。
【解決手段】 サンプルホールド機能を備えた差動増幅回路１００は、差動入力信号を差動増幅するメイン差動増幅器Ａ１と、メイン差動増幅器Ａ１の２つの差動出力端に接続されたスイッチ対ＳＷ４と、２つの差動出力端がメイン差動増幅器Ａ１の２つの差動出力端に接続され、かつ、２つの差動入力端がスイッチ対ＳＷ３を介してメイン差動増幅器Ａ１の２つの差動出力端に接続され、スイッチ対ＳＷ３がＯＮとなることにより、メイン差動増幅器Ａ１の２つの差動出力端間の差電圧を当該２つの差動出力端に負帰還させる補助差動増幅器Ａ２と、を有する。
【選択図】図１

【特許請求の範囲】

【請求項1】

サンプルホールド機能を備えた差動増幅回路において、
差動入力信号を差動増幅するメイン差動増幅器と、
前記メイン差動増幅器の２つの差動出力端間に接続されたリセットスイッチと、
前記メイン差動増幅器の２つの差動出力端に各々の一端が接続されたスイッチ対と、
２つの差動出力端が前記メイン差動増幅器の２つの差動出力端に接続され、かつ、２つの差動入力端が前記スイッチ対を介して前記メイン差動増幅器の２つの差動出力端に接続され、前記スイッチ対がＯＮとなることにより、前記メイン差動増幅器の２つの差動出力端間の差電圧を当該２つの差動出力端に負帰還させる補助差動増幅器と、
を有する差動増幅回路。

【請求項2】

前記補助差動増幅器の２つの差動入力端間にキャパシタが接続された請求項１に記載の差動増幅回路。

【請求項3】

メイン差動増幅器と、
第１のノード対と、前記メイン差動増幅器の２つの差動入力端に接続された第２のノード対との間に各々接続された第１のキャパシタ対と、前記第１のノード対と第１の基準電源との間に各々接続され、サンプリング期間においてＯＮとなり、ホールド期間においてＯＦＦとなる第１のスイッチ対とを有するサンプルホールド部と、
前記メイン差動増幅器の２つの差動出力端に接続された第３のノード対と、第４のノード対との間に各々接続された第２のキャパシタ対と、前記第４のノード対と第２の基準電源との間に接続され、前記サンプリング期間においてＯＮとなり、前記ホールド期間においてＯＦＦとなる第２のスイッチ対とを有する出力部と、
前記第３のノード対の各ノード間に接続され、前記サンプリング期間の開始時における前記サンプリング期間より短い期間ＯＮとなる第３のスイッチと、
前記第３のノード対に各々の一端が接続され、前記サンプリング期間においてＯＮとなり、前記ホールド期間においてＯＦＦとなる第４のスイッチ対と、
２つの差動出力端が前記第３のノード対に接続され、かつ、２つの差動入力端が前記第４のスイッチ対を介して前記第３のノード対に接続され、前記第４のスイッチ対がＯＮとなることにより前記第３のノード対の差電圧を前記第３のノード対に負帰還させる補助差動増幅器と、
前記補助差動増幅器の２つの差動入力端との間に接続された第４のキャパシタと、
を有する差動増幅回路。

【発明の詳細な説明】

【技術分野】

【0001】

この発明は、サンプルホールド機能を有する差動増幅回路に関する。

【背景技術】

【0002】

フラッシュ型ＡＤ変換回路等のアナログ回路では、サンプルホールド機能を備えた差動増幅回路が用いられる。図３はこの種の差動増幅回路の一例である従来の差動増幅回路１００Ａの構成を示す回路図である。この差動増幅回路１００Ａは、サンプルホールド部１と、メイン差動増幅器Ａ１と、出力部２とを有する。

【0003】

サンプルホールド部１は、第１のキャパシタ対Ｃ１と、第１のスイッチ対ＳＷ１と、第１の基準電源ＶＢＩＡＳ１とを有する。ここで、第１のキャパシタ対Ｃ１は、差動入力信号が与えられる第１のノード対Ｎ１と、メイン差動増幅器Ａ１の２つの差動入力端に接続された第２のノード対Ｎ２との間に各々接続されている。また、第１のスイッチ対ＳＷ１は、第２のノード対Ｎ２と第１の基準電源ＶＢＩＡＳ１との間に各々接続されている。

【0004】

出力部２は、第２のキャパシタ対Ｃ２と、第２のスイッチ対ＳＷ２と、第２の基準電源ＶＢＩＡＳ２とを有する。ここで、第２のキャパシタ対Ｃ２は、メイン差動増幅器Ａ１の２つの差動出力端に接続された第３のノード対Ｎ３と、差動増幅回路１００Ａの出力端である第４のノード対Ｎ４の間に各々接続されている。また、第２のスイッチ対ＳＷ２は、第４のノード対Ｎ４と第２の基準電源ＶＢＩＡＳ２との間に各々接続されている。

【0005】

図４はこの差動増幅回路１００Ａの動作例を示すタイムチャートである。なお、図４において、Ｓはサンプリング期間の略語であり、Ｈはホールド期間の略語である。他の図２、図６、図７においても同様である。この差動増幅回路１００Ａにおいて、サンプリング期間には、第１のスイッチ対ＳＷ１および第２のスイッチ対ＳＷ２がＯＮとされる。第１のスイッチ対ＳＷ１がＯＮになると、第２のノード対Ｎ２は第１の基準電源ＶＢＩＡＳに接続され、第２のノード対Ｎ２の差電圧が０Ｖとなる。この結果、メイン差動増幅器Ａ１から第３のノード対Ｎ３に出力される電圧の差電圧がメイン差動増幅器Ａ１の出力オフセット電圧に向かって変化する。また、第１のノード対Ｎ１からの差動入力信号により第１のキャパシタ対Ｃ１が充電される。また、第２のスイッチ対ＳＷ２がＯＮになると、メイン差動増幅器Ａ１の２つの差動出力端から出力される差動信号により第２のキャパシタ対Ｃ２が充電される。この第２のキャパシタ対Ｃ２に与えられる各電圧（すなわち、第３のノード対Ｎ３の各電圧）の差電圧はメイン差動増幅器Ａ１の出力オフセット電圧に向かって変化する。

【0006】

そして、ホールド期間には、第１のスイッチ対ＳＷ１および第２のスイッチ対ＳＷ２がＯＦＦとされる。これにより、第１のノード対Ｎ１の各電圧の第１のキャパシタ対Ｃ１に保持された各電圧からの変動分がメイン差動増幅器Ａ１の２つの差動入力端に各々供給され、メイン差動増幅器Ａ１は２つの差動入力端に対する差動信号の差分をゲインｇｍ１倍して出力する。そして、メイン差動増幅器Ａ１の２つの差動出力信号から第２のキャパシタ対Ｃ２に保持された電圧が差し引かれ、第４のノード対Ｎ４に出力される。ここで、第２のキャパシタ対Ｃ２に保持された各電圧の差分はメイン差動増幅器Ａ１の出力オフセット電圧と一致している。このため、出力オフセット電圧の除去された差動出力信号が第４のノード対Ｎ４に出力されることとなる。

【0007】

ところで、第１のノード対Ｎ１に与えられる差動入力信号が大振幅の場合、ホールド期間においてメイン差動増幅器Ａ１は、この大振幅の差動入力信号をゲインｇｍ１で差動増幅して第３のノード対Ｎ３に出力する。そして、サンプリング期間になると、第１のスイッチ対ＳＷ１がＯＮになることによって第２のノード対Ｎ２の差電圧が０Ｖになるため、第３のノード対Ｎ３の差電圧は大きな電圧値から０Ｖに向けて変化する。ここで、差動増幅回路１００Ａが高速動作し、サンプリング期間が短い場合には、第２のキャパシタ対Ｃ２を充放電するために、メイン差動増幅器Ａ１の出力電流を増加させる必要がある。しかしながら、メイン差動増幅器Ａ１に十分な出力電流を流せない場合には、図４に示すように、サンプリング期間内に第３のノード対の差電圧が収束せず、差動増幅回路１００Ａの動作に異常が発生する。

【0008】

特許文献１は、この問題を解決するため、図５に示す差動増幅回路１００Ｂを提案している。この差動増幅器１００Ｂは、図３の差動増幅器１００Ａの第３のノード対Ｎ３に対して、リセットスイッチである第３のスイッチＳＷ３を接続した構成となっている。

【0009】

図６は差動増幅回路１００Ｂの動作例を示すタイムチャートである。図６に示すように、差動増幅回路１００Ｂでは、サンプリング期間の開始時に、第３のスイッチＳＷ３をサンプリング期間より短い期間ＯＮさせ、第３のノード対Ｎ３の差電圧を強制的に０Ｖにする。この動作により第３のノード対Ｎ３の差電圧の収束の改善が期待できる。

【先行技術文献】

【特許文献】

【0010】

【特許文献1】特開２００９－２１６６７号公報

【発明の概要】

【発明が解決しようとする課題】

【0011】

しかし、図５の差動増幅回路１００Ｂにおいて、メイン差動増幅器Ａ１は出力オフセット電圧Ｖｏｆｓを有している。このため、第３のスイッチＳＷ３がＯＮからＯＦＦに転じた後、第３のノード対Ｎ３の差電圧は、図７に示すように、０Ｖから出力オフセット電圧Ｖｏｆｓに向けて変化する。しかしながら、図７に示すように、第３のノード対Ｎ３の差電圧が出力オフセット電圧Ｖｏｆｓに収束する前にサンプリング期間が終了すると、その時点における第３のノード対Ｎ３の差電圧と出力オフセット電圧Ｖｏｆｓとの差分である残差電圧が発生し、第２のキャパシタ対Ｃ２の充電電圧にこの残差電圧分の誤差が発生する。これがサンプリング誤差となる。

【0012】

この発明は、以上説明した事情に鑑みてなされたものであり、高速動作が可能であり、かつ、サンプリング誤差の低減された差動増幅回路を提供することを目的とする。

【課題を解決するための手段】

【0013】

この発明は、サンプルホールド機能を備えた差動増幅回路において、差動入力信号を差動増幅するメイン差動増幅器と、前記メイン差動増幅器の２つの差動出力端間に接続されたリセットスイッチと、前記メイン差動増幅器の２つの差動出力端に各々の一端が接続されたスイッチ対と、２つの差動出力端が前記メイン差動増幅器の２つの差動出力端に接続され、かつ、２つの差動入力端が前記スイッチ対を介して前記メイン差動増幅器の２つの差動出力端に接続され、前記スイッチ対がＯＮとなることにより、前記メイン差動増幅器の２つの差動出力端間の差電圧を当該２つの差動出力端に負帰還させる補助差動増幅器と、を有する差動増幅回路を提供する。

【0014】

この発明によれば、スイッチ対がＯＮとなって、メイン差動増幅器の２つの差動出力端間の差電圧が当該２つの差動出力端に負帰還されることにより、メイン差動増幅器の出力オフセット電圧が補正される。具体的には、補助差動増幅器のゲインをｇｍ２とした場合、メイン差動増幅器の出力オフセット電圧は１／ｇｍ２に補正される。従って、メイン差動増幅器の２つの差動出力端間の差電圧は、リセットスイッチによるリセット後、１／ｇｍ２に補正された出力オフセット電圧に向かって収束することとなり、収束が早期に完了する。よって、この発明によれば、差動増幅回路が高速動作する場合のサンプリング誤差を低減することができる。

【図面の簡単な説明】

【0015】

【図1】この発明の一実施形態である差動増幅回路の構成を示す回路図である。

【図2】同差動増幅回路の動作を示すタイムチャートである。

【図3】従来の差動増幅回路の構成例を示す回路図である。

【図4】同差動増幅回路の動作例を示すタイムチャートである。

【図5】従来の差動増幅回路の他の構成例を示す回路図である。

【図6】同差動増幅回路の動作例を示すタイムチャートである。

【図7】同差動増幅回路の他の動作例を示すタイムチャートである。

【発明を実施するための形態】

【0016】

以下、図面を参照し、この発明の実施形態について説明する。

【0017】

図１はこの発明の一実施形態である差動増幅回路１００の構成を示す回路図である。この差動増幅回路１００は、図５の差動増幅回路１００Ｂに対し、第４のスイッチ対ＳＷ４と、補助差動増幅器Ａ２と、第４のキャパシタＣ４とを追加した構成となっている。ここで、第４のスイッチ対ＳＷ４は、各スイッチの一端が第３のノード対Ｎ３に接続されており、サンプリング期間においてＯＮ、ホールド期間においてＯＦＦとなる。補助差動増幅器Ａ２は、２つの差動出力端が第３のノード対Ｎ３に接続され、かつ、２つの差動入力端が第４のスイッチ対ＳＷ４を介して第３のノード対ＳＷ３に接続されている。この補助差動増幅器Ａ２は、第４のスイッチ対ＳＷ４がＯＮとなることにより、第３のノード対Ｎ３の差電圧を第３のノード対Ｎ３に負帰還させ、第３のノード対Ｎ３に生じるメイン差動増幅器Ａ１の出力オフセット電圧Ｖｏｆｓを補正する。具体的には、補助差動増幅器Ａ２のゲインをｇｍ２とした場合、出力オフセット電圧Ｖｏｆｓは、その１／ｇｍ２の出力オフセット電圧Ｖｏｆｓａに補正される。第４のキャパシタＣ４は、補助差動増幅器Ａ２の２つの差動入力端間に接続されている。この第４のキャパシタＣ４は、サンプリング期間からホールド期間に転ずる直前に第３のノード対Ｎ３に発生した差電圧、すなわち、補正された出力オフセット電圧Ｖｏｆｓａをホールド期間中保持する役割を果たす。

【0018】

図２は差動増幅回路１００の動作例を示すタイムチャートである。サンプリング期間の開始時において、サンプリング期間よりも短い期間、リセットスイッチである第３のスイッチＳＷ３がＯＮになると、第３のノード対Ｎ３の差電圧は強制的に０Ｖにリセットされる。

【0019】

一方、サンプリング期間には、第４のスイッチ対ＳＷ４がＯＮとなり、第３のノード対Ｎ３に発生する差電圧が補助差動増幅器Ａ２を介して第３のノード対Ｎ３に負帰還される。

【0020】

そして、第３のスイッチＳＷ３がＯＦＦになると、第３のノード対Ｎ３の差電圧は０Ｖからメイン差動増幅器Ａ１の出力オフセット電圧に向けて変化する。このとき、第３のノード対Ｎ３に発生する差電圧は、補助差動増幅器Ａ２を介して第３のノード対Ｎ３に負帰還されるため、メイン差動増幅器Ａ１の出力オフセット電圧Ｖｏｆｓはその１／ｇｍ２の出力オフセット電圧Ｖｏｆｓａに補正される。このため、第３のノード対Ｎ３の差電圧は、この補正後の出力オフセット電圧Ｖｏｆｓａに収束しようとする。

【0021】

ここで、補正後の出力オフセット電圧Ｖｏｆｓａは、補正されていない出力オフセット電圧Ｖｏｆｓよりも小さい。従って、差動増幅回路１００が高速動作し、サンプリング期間が短い場合でも、第３のノード対Ｎ３の差電圧は、サンプリング期間内に補正後の出力オフセット電圧Ｖｏｆｓａに収束する。そして、この補正後の出力オフセット電圧Ｖｏｆｓａを差電圧とする第３のノード対Ｎ３の各電圧が第２のキャパシタ対Ｃ２に保持される。

【0022】

ホールド期間になると、メイン差動増幅器Ａ１は、第１のキャパシタ対Ｃ１を介して供給される差動入力信号を差動増幅して第３のノード対Ｎ３に出力する。このとき、補助増幅器Ａ２は、メイン差動増幅器Ａ１の２つの差動出力端に対し、第４のキャパシタＣ４に保持された差電圧、すなわち、補正後の出力オフセット電圧Ｖｏｆｓａに基づく負帰還を掛けるので、メイン差動増幅器Ａ１の出力オフセット電圧は補正後の出力オフセット電圧Ｖｏｆｓａとなる。そして、ホールド期間において、メイン差動増幅器Ａ１の２つの差動出力端の出力信号は、補正後の出力オフセット電圧Ｖｏｆｓａを差電圧として保持した第２のキャパシタ対Ｃ２を介して出力される。このため、出力オフセット電圧の除去された差動出力信号が得られる。

【0023】

以上のように、本実施形態によれば、差動入力信号を差動増幅するメイン差動増幅器Ａ１と、メイン差動増幅器Ａ１の２つの差動出力端に接続されたスイッチ対ＳＷ４と、２つの差動出力端がメイン差動増幅器Ａ１の２つの差動出力端に接続され、かつ、２つの差動入力端がスイッチ対ＳＷ３を介してメイン差動増幅器Ａ１の２つの差動出力端に接続され、スイッチ対ＳＷ３がＯＮとなることにより、メイン差動増幅器Ａ１の２つの差動出力端間の差電圧を当該２つの差動出力端に負帰還させる補助差動増幅器Ａ２と、を設けたので、高速動作が可能であり、かつ、サンプリング誤差の低減された差動増幅回路を実現することができる。

【0024】

また、本実施形態によれば、高速動作を実現するために、メイン差動増幅器に流す電流を増加させる必要がないので、消費電力を増加させることなく、高速動作が可能であり、かつ、サンプリング誤差の低減された差動増幅回路を実現することができる。

【符号の説明】

【0025】

１００……差動増幅回路、１……サンプルホールド部、２……出力部、Ｎ１……第１のノード対、Ｎ２……第２のノード対、ＳＷ１……第１のスイッチ対、ＶＢＩＡＳ１……第１の基準電源、Ａ１……メイン差動増幅器、Ｎ３……第３のノード対、ＳＷ３……第３のスイッチ、ＳＷ４……第４のスイッチ、Ｃ４……第４のキャパシタ、Ａ２……補助差動増幅器、Ｃ２……第２のキャパシタ対、Ｎ４……第４のノード対、ＳＷ２……第２のスイッチ対、ＶＢＩＡＳ２……第２の基準電源。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】