特開2023-165138マルチフェーズＤＣ／ＤＣコンバータの制御装置、及び、マルチフェーズＤＣ／ＤＣコンバータ
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2023165138
(43)【公開日】2023-11-15
(54)【発明の名称】マルチフェーズＤＣ／ＤＣコンバータの制御装置、及び、マルチフェーズＤＣ／ＤＣコンバータ
(51)【国際特許分類】
H02M 3/155 20060101AFI20231108BHJP
【ＦＩ】
H02M3/155 W
【審査請求】未請求
【請求項の数】9
【出願形態】ＯＬ
(21)【出願番号】P 2022075807
(22)【出願日】2022-05-02
(71)【出願人】
【識別番号】000116024
【氏名又は名称】ローム株式会社
(74)【代理人】
【識別番号】110001933
【氏名又は名称】弁理士法人 佐野特許事務所
(72)【発明者】
【氏名】松井 琢朗
【テーマコード（参考）】
5H730
【Ｆターム（参考）】
5H730AS04
5H730AS05
5H730BB13
5H730BB14
5H730BB82
5H730BB88
5H730DD04
5H730EE59
5H730FD01
5H730FD31
5H730FF09
5H730FG05
5H730FG12
5H730ZZ01
(57)【要約】
【課題】マルチフェーズＤＣ／ＤＣコンバータにて良好な電流バランスを実現する。
【解決手段】マルチフェーズＤＣ／ＤＣコンバータの制御装置（２）は、出力電圧に応じた帰還電圧と基準電圧との誤差信号（ＶＥＲＲ）を生成する。チャネルごとに、スイッチングトランジスタ（１１）のオン期間においてスイッチングトランジスタに流れる対象電流をＡ／Ｄ変換することにより対象電流の検出電流値（ＩＣＳ）を導出する。チャネルごとに、誤差信号と対象電流に応じた電流対応信号（ＶＣＳ）とに基づいてＰＷＭ信号を生成してスイッチングトランジスタを駆動する。複数チャネルに対応する複数の検出電流値の平均値を導出して平均値との差が最も大きな検出電流値に対応するチャネルを対象チャネルとして特定し、対象チャネルにおける対象電流の値が平均値に近づくよう、対象チャネルに対応するＰＷＭ信号を生成する。
【選択図】図１
【解決手段】マルチフェーズＤＣ／ＤＣコンバータの制御装置（２）は、出力電圧に応じた帰還電圧と基準電圧との誤差信号（ＶＥＲＲ）を生成する。チャネルごとに、スイッチングトランジスタ（１１）のオン期間においてスイッチングトランジスタに流れる対象電流をＡ／Ｄ変換することにより対象電流の検出電流値（ＩＣＳ）を導出する。チャネルごとに、誤差信号と対象電流に応じた電流対応信号（ＶＣＳ）とに基づいてＰＷＭ信号を生成してスイッチングトランジスタを駆動する。複数チャネルに対応する複数の検出電流値の平均値を導出して平均値との差が最も大きな検出電流値に対応するチャネルを対象チャネルとして特定し、対象チャネルにおける対象電流の値が平均値に近づくよう、対象チャネルに対応するＰＷＭ信号を生成する。
【選択図】図１
【特許請求の範囲】
【請求項1】
各々にスイッチングトランジスタ、コイル及び整流素子を有する出力段回路を複数チャネル分用いて、入力電圧から出力電圧を生成するマルチフェーズＤＣ／ＤＣコンバータの制御装置であって、
前記出力電圧に応じた帰還電圧と基準電圧との誤差信号を生成するよう構成された誤差信号生成回路と、
前記チャネルごとに、前記スイッチングトランジスタのオン期間において前記スイッチングトランジスタに流れる対象電流をＡ／Ｄ変換することにより前記対象電流の検出電流値を導出するよう構成された電流検出回路と、
前記チャネルごとに、前記誤差信号と前記対象電流に応じた電流対応信号とに基づいてＰＷＭ信号を生成するよう構成されたＰＷＭ変調回路と、
前記複数チャネルに対応する複数のドライブ回路と、を備え、
各ドライブ回路は、対応するＰＷＭ信号に基づき対応するスイッチングトランジスタを駆動し、
前記ＰＷＭ変調回路は、前記複数チャネルに対応する複数の検出電流値の平均値を導出して前記平均値との差が最も大きな検出電流値に対応するチャネルを対象チャネルとして特定し、前記対象チャネルにおける前記対象電流の値が前記平均値に近づくよう、前記対象チャネルに対応するＰＷＭ信号を生成する
、マルチフェーズＤＣ／ＤＣコンバータの制御装置。
前記出力電圧に応じた帰還電圧と基準電圧との誤差信号を生成するよう構成された誤差信号生成回路と、
前記チャネルごとに、前記スイッチングトランジスタのオン期間において前記スイッチングトランジスタに流れる対象電流をＡ／Ｄ変換することにより前記対象電流の検出電流値を導出するよう構成された電流検出回路と、
前記チャネルごとに、前記誤差信号と前記対象電流に応じた電流対応信号とに基づいてＰＷＭ信号を生成するよう構成されたＰＷＭ変調回路と、
前記複数チャネルに対応する複数のドライブ回路と、を備え、
各ドライブ回路は、対応するＰＷＭ信号に基づき対応するスイッチングトランジスタを駆動し、
前記ＰＷＭ変調回路は、前記複数チャネルに対応する複数の検出電流値の平均値を導出して前記平均値との差が最も大きな検出電流値に対応するチャネルを対象チャネルとして特定し、前記対象チャネルにおける前記対象電流の値が前記平均値に近づくよう、前記対象チャネルに対応するＰＷＭ信号を生成する
、マルチフェーズＤＣ／ＤＣコンバータの制御装置。
【請求項2】
前記ＰＷＭ変調回路は、前記複数チャネルに対応する複数の変調ブロックを有し、
各変調ブロックは、
前記誤差信号に基づく第１比較入力信号と、対応する電流対応信号に基づく第２比較入力信号と、を比較して、比較結果を示す信号を出力するよう構成されたコンパレータと、
前記第１比較入力信号又は前記第２比較入力信号に対してオフセット信号を重畳するよう構成された重畳回路と、を有して、前記コンパレータの出力信号に基づき、対応するＰＷＭ信号を生成し、
前記ＰＷＭ変調回路は、前記対象チャネルにおける前記対象電流の値が前記平均値に近づく向きに、前記対象チャネルについての前記オフセット信号を調整する
、請求項１に記載のマルチフェーズＤＣ／ＤＣコンバータの制御装置。
各変調ブロックは、
前記誤差信号に基づく第１比較入力信号と、対応する電流対応信号に基づく第２比較入力信号と、を比較して、比較結果を示す信号を出力するよう構成されたコンパレータと、
前記第１比較入力信号又は前記第２比較入力信号に対してオフセット信号を重畳するよう構成された重畳回路と、を有して、前記コンパレータの出力信号に基づき、対応するＰＷＭ信号を生成し、
前記ＰＷＭ変調回路は、前記対象チャネルにおける前記対象電流の値が前記平均値に近づく向きに、前記対象チャネルについての前記オフセット信号を調整する
、請求項１に記載のマルチフェーズＤＣ／ＤＣコンバータの制御装置。
【請求項3】
前記ＰＷＭ変調回路は、前記対象チャネルについての前記検出電流値と前記平均値との差が閾値以上であるとき、オフセット変更処理を実行し、前記オフセット変更処理において前記対象チャネルにおける前記対象電流の値が前記平均値に近づく向きに、前記対象チャネルについての前記オフセット信号を変更する
、請求項２に記載のマルチフェーズＤＣ／ＤＣコンバータの制御装置。
、請求項２に記載のマルチフェーズＤＣ／ＤＣコンバータの制御装置。
【請求項4】
前記ＰＷＭ変調回路は、前記オフセット変更処理において前記対象チャネルにおける前記対象電流の値が前記平均値に近づく向きに、前記対象チャネルについての前記オフセット信号を所定量だけ変更する
、請求項３に記載のマルチフェーズＤＣ／ＤＣコンバータの制御装置。
、請求項３に記載のマルチフェーズＤＣ／ＤＣコンバータの制御装置。
【請求項5】
前記ＰＷＭ変調回路は、前記対象チャネルについての前記検出電流値と前記平均値との差が前記閾値未満となるまで前記オフセット変更処理を繰り返す
、請求項３に記載のマルチフェーズＤＣ／ＤＣコンバータの制御装置。
、請求項３に記載のマルチフェーズＤＣ／ＤＣコンバータの制御装置。
【請求項6】
前記ＰＷＭ変調回路は、前記複数チャネルに対応する、互いに位相の異なる複数のセット信号を出力するよう構成されたセット信号出力回路を備え、
各変調ブロックは、前記コンパレータの出力信号と、対応するセット信号と、に基づき、対応するＰＷＭ信号を生成するよう構成されたロジック回路を備える
、請求項２に記載のマルチフェーズＤＣ／ＤＣコンバータの制御装置。
各変調ブロックは、前記コンパレータの出力信号と、対応するセット信号と、に基づき、対応するＰＷＭ信号を生成するよう構成されたロジック回路を備える
、請求項２に記載のマルチフェーズＤＣ／ＤＣコンバータの制御装置。
【請求項7】
前記電流検出回路は、前記チャネルごとに、前記電流対応信号をアナログ信号として受け、前記アナログ信号をＡ／Ｄ変換することで前記検出電流値を有するデジタル信号を生成する
、請求項１～６の何れかに記載のマルチフェーズＤＣ／ＤＣコンバータの制御装置。
、請求項１～６の何れかに記載のマルチフェーズＤＣ／ＤＣコンバータの制御装置。
【請求項8】
前記チャネルごとに、前記スイッチングトランジスタと前記コイルとの接続ノードから出力端子に向けて前記対象電流に応じた電流が供給され、これによって前記出力端子に前記出力電圧が生じる
、請求項１～６の何れかに記載のマルチフェーズＤＣ／ＤＣコンバータの制御装置。
、請求項１～６の何れかに記載のマルチフェーズＤＣ／ＤＣコンバータの制御装置。
【請求項9】
請求項１に記載のマルチフェーズＤＣ／ＤＣコンバータの制御装置と、
前記複数チャネル分の出力段回路と、を備え、
前記チャネルごとに、前記ＰＷＭ信号に基づき前記スイッチングトランジスタをスイッチングすることで前記スイッチングトランジスタ及び前記コイル間の接続ノードから出力端子に向かう向きに前記対象電流に応じた電流が供給され、これによって前記出力端子に前記出力電圧が生じる
、マルチフェーズＤＣ／ＤＣコンバータ。
前記複数チャネル分の出力段回路と、を備え、
前記チャネルごとに、前記ＰＷＭ信号に基づき前記スイッチングトランジスタをスイッチングすることで前記スイッチングトランジスタ及び前記コイル間の接続ノードから出力端子に向かう向きに前記対象電流に応じた電流が供給され、これによって前記出力端子に前記出力電圧が生じる
、マルチフェーズＤＣ／ＤＣコンバータ。
【発明の詳細な説明】
【技術分野】
【0001】
本開示は、マルチフェーズＤＣ／ＤＣコンバータの制御装置、及び、マルチフェーズＤＣ／ＤＣコンバータに関する。
【背景技術】
【0002】
マルチフェーズＤＣ／ＤＣコンバータでは、スイッチングトランジスタ、コイル及び整流素子を有する出力段回路を複数チャネル分設け、複数の出力段回路のスイッチングに位相差を設けて、それらのスイッチング駆動することにより１つの安定化された出力電圧を得る。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特開２０１７－８５８５８号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
マルチフェーズＤＣ／ＤＣコンバータでは、出力段回路に流れる電流をチャネル間で均一にすることが理想的である。但し、複数のコイル間でのインダクタンス値のばらつき等に起因して電流のバランスが崩れ、特定のチャネルのコイルに電流が集中するといったことが懸念される。
【0005】
本開示は、良好なる電流バランスの実現に寄与するマルチフェーズＤＣ／ＤＣコンバータの制御装置、及び、マルチフェーズＤＣ／ＤＣコンバータを提供することを目的とする。
【課題を解決するための手段】
【0006】
本開示に係る制御装置は、各々にスイッチングトランジスタ、コイル及び整流素子を有する出力段回路を複数チャネル分用いて、入力電圧から出力電圧を生成するマルチフェーズＤＣ／ＤＣコンバータの制御装置であって、前記出力電圧に応じた帰還電圧と基準電圧との誤差信号を生成するよう構成された誤差信号生成回路と、前記チャネルごとに、前記スイッチングトランジスタのオン期間において前記スイッチングトランジスタに流れる対象電流をＡ／Ｄ変換することにより前記対象電流の検出電流値を導出するよう構成された電流検出回路と、前記チャネルごとに、前記誤差信号と前記対象電流に応じた電流対応信号とに基づいてＰＷＭ信号を生成するよう構成されたＰＷＭ変調回路と、前記複数チャネルに対応する複数のドライブ回路と、を備え、各ドライブ回路は、対応するＰＷＭ信号に基づき対応するスイッチングトランジスタを駆動し、前記ＰＷＭ変調回路は、前記複数チャネルに対応する複数の検出電流値の平均値を導出して前記平均値との差が最も大きな検出電流値に対応するチャネルを対象チャネルとして特定し、前記対象チャネルにおける前記対象電流の値が前記平均値に近づくよう、前記対象チャネルに対応するＰＷＭ信号を生成する。
【発明の効果】
【0007】
本開示によれば、良好なる電流バランスの実現に寄与するマルチフェーズＤＣ／ＤＣコンバータの制御装置、及び、マルチフェーズＤＣ／ＤＣコンバータを提供することが可能となる。
【図面の簡単な説明】
【0008】
【発明を実施するための形態】
【0009】
以下、本開示の実施形態の例を、図面を参照して具体的に説明する。参照される各図において、同一の部分には同一の符号を付し、同一の部分に関する重複する説明を原則として省略する。尚、本明細書では、記述の簡略化上、情報、信号、物理量、機能部、回路、素子又は部品等を参照する記号又は符号を記すことによって、該記号又は符号に対応する情報、信号、物理量、機能部、回路、素子又は部品等の名称を省略又は略記することがある。
【0010】
まず、本開示の実施形態の記述にて用いられる幾つかの用語について説明を設ける。グランドとは、基準となる０Ｖ（ゼロボルト）の電位を有する基準導電部を指す又は０Ｖの電位そのものを指す。基準導電部は金属等の導体を用いて形成されて良い。０Ｖの電位をグランド電位と称することもある。本開示の実施形態において、特に基準を設けずに示される電圧はグランドから見た電位を表す。
【0011】
レベルとは電位のレベルを指し、任意の注目した信号又は電圧についてハイレベルはローレベルよりも高い電位を有する。任意の注目した信号又は電圧について、信号又は電圧がハイレベルにあるとは厳密には信号又は電圧のレベルがハイレベルにあることを意味し、信号又は電圧がローレベルにあるとは厳密には信号又は電圧のレベルがローレベルにあることを意味する。信号についてのレベルは信号レベルと表現されることがあり、電圧についてのレベルは電圧レベルと表現されることがある。ハイレベル又はローレベルの信号レベルをとる任意の信号について、当該信号のレベルがハイレベルとなる期間をハイレベル期間と称し、当該信号のレベルがローレベルとなる期間をローレベル期間と称する。ハイレベル又はローレベルの電圧レベルをとる任意の電圧についても同様である。
【0012】
任意の注目した信号又は電圧において、ローレベルからハイレベルへの切り替わりをアップエッジと称し、ローレベルからハイレベルへの切り替わりのタイミングをアップエッジタイミングと称する。アップエッジをライジングエッジに読み替えて良い。同様に、任意の注目した信号又は電圧において、ハイレベルからローレベルへの切り替わりをダウンエッジと称し、ハイレベルからローレベルへの切り替わりのタイミングをダウンエッジタイミングと称する。ダウンエッジをフォーリングエッジに読み替えて良い。
【0013】
ＭＯＳＦＥＴを含むＦＥＴ（電界効果トランジスタ）として構成された任意のトランジスタについて、オン状態とは、当該トランジスタのドレイン及びソース間が導通している状態を指し、オフ状態とは、当該トランジスタのドレイン及びソース間が非導通となっている状態（遮断状態）を指す。ＦＥＴに分類されないトランジスタについても同様である。ＭＯＳＦＥＴは、特に記述無き限り、エンハンスメント型のＭＯＳＦＥＴであると解される。ＭＯＳＦＥＴは“metal-oxide-semiconductor field-effect transistor”の略称である。また、特に記述なき限り、任意のＭＯＳＦＥＴにおいて、バックゲートはソースに短絡されていると考えて良い。
【0014】
以下、任意のトランジスタについて、オン状態、オフ状態を、単に、オン、オフと表現することもある。任意のトランジスタについて、オフ状態からオン状態への切り替わりをターンオンと表現し、オン状態からオフ状態への切り替わりをターンオフと表現する。また、任意のトランジスタについて、トランジスタがオン状態となっている期間をオン期間と称し、トランジスタがオフ状態となっている期間をオフ期間と称する。
【0015】
任意の回路素子、配線、ノードなど、回路を形成する複数の部位間についての接続とは、特に記述なき限り、電気的な接続を指すと解して良い。
【0016】
本開示の実施形態を説明する。図１に本開示の実施形態に係るＤＣ／ＤＣコンバータ１の構成を示す。ＤＣ／ＤＣコンバータ１は、複数チャネル分の出力段回路１０を用いて入力電圧ＶＩＮから出力電圧ＶＯＵＴを生成するマルチフェーズＤＣ／ＤＣコンバータである。ここではチャネル数を“ｎ”で表す。ｎは３以上の任意の整数である（但し、“ｎ＝２”であり得る）。故に、ＤＣ／ＤＣコンバータ１には、第１～第ｎチャネルの出力段回路１０が設けられる。第ｉチャネルの出力段回路１０を特に記号“１０［ｉ］”にて参照する（図２参照）。ｉはｎ以下の任意の自然数を表す。
【0017】
第１～第ｎチャネルの出力段回路１０は互いに同一の構成を有する。各出力段回路１０は、スイッチングトラジスタ１１、コイル１２及び整流素子１３を備える。スイッチングトラジスタ１１はＮチャネル型のＭＯＳＦＥＴである。各出力段回路１０において、スイッチングトラジスタ１１に流れる電流を検出するための抵抗としてセンス抵抗１４が設けられる。図２を参照し、出力段回路１０［ｉ］におけるスイッチングトラジスタ１１、コイル１２、整流素子１３、センス抵抗１４を、特に夫々、記号“１１［ｉ］”、“１２［ｉ］”、“１３［ｉ］”、“１４［ｉ］”にて参照する。
【0018】
ここでは、ダイオード整流方式が採用された昇圧型ＤＣ／ＤＣコンバータとしてＤＣ／ＤＣコンバータ１が形成されることを例に挙げる。ダイオード整流方式の採用を前提としたとき、整流素子１３は整流ダイオード１３である。具体的には、任意のチャネルの出力段回路１０［ｉ］において、コイル１２［ｉ］の第１端は入力電圧ＶＩＮが加わる端子に接続され、コイル１２［ｉ］の第２端はノード１５［ｉ］にてスイッチングトランジスタ１１［ｉ］のドレイン及び整流ダイオード１３［ｉ］のアノードに接続される。出力段回路１０［ｉ］において、スイッチングトランジスタ１１［ｉ］のソースはセンス抵抗１４［ｉ］の第１端に接続され、センス抵抗１４［ｉ］の第２端はグランドに接続される。
【0019】
整流ダイオード１３［１］～１３［ｎ］の各カソードは出力端子ＯＵＴに共通接続される。出力端子ＯＵＴに出力電圧ＶＯＵＴが加わる。入力電圧ＶＩＮ及び出力電圧ＶＯＵＴは互いに異なる正の直流電圧である。図１のＤＣ／ＤＣコンバータ１は昇圧型ＤＣ／ＤＣコンバータであるので、“ＶＩＮ＜ＶＯＵＴ”が成立する。尚、各チャネルにおいてコイル１２に流れる電流をコイル電流ＩＬと称する。コイル１２［ｉ］に流れる電流は特に記号“ＩＬ［ｉ］”にて参照される（図２参照）。コイル電流ＩＬ［ｉ］は入力電圧ＶＩＮが加わる端子からノード１５［ｉ］に向けて流れる。各チャネルにおいて、スイッチングトランジスタ１１［ｉ］のオン期間では、コイル電流ＩＬ［ｉ］はスイッチングトランジスタ１１［ｉ］及びセンス抵抗１４［ｉ］を通じてグランドに流れる。各チャネルにおいて、スイッチングトランジスタ１１［ｉ］のオフ期間では、コイル電流ＩＬ［ｉ］は整流ダイオード１３［ｉ］を通じて出力端子ＯＵＴへと流れる。出力端子ＯＵＴに対して負荷ＬＤが接続される。負荷ＬＤは出力電圧ＶＯＵＴに基づいて駆動する任意の負荷である。負荷ＬＤの消費電流（即ち、出力端子ＯＵＴから負荷ＬＤを通じてグランドに流れる電流）を負荷電流と称する。
【0020】
ＤＣ／ＤＣコンバータ１には出力コンデンサＣＯＵＴ並びに分圧抵抗Ｒ１及びＲ２が設けられる。出力コンデンサＣＯＵＴの第１端は出力端子ＯＵＴに接続され、出力コンデンサＣＯＵＴの第２端はグランドに接続される。分圧抵抗Ｒ１の第１端は出力端子ＯＵＴに接続され、分圧抵抗Ｒ１の第２端は分圧抵抗Ｒ２を介してグランドに接続される。故に、分圧抵抗Ｒ１及びＲ２間の接続ノードに出力電圧ＶＯＵＴに応じた帰還電圧ＶＦＢが生じる。
【0021】
ＤＣ／ＤＣコンバータ１には、各チャネルのスイッチングトランジスタ１１を駆動することを通じてＤＣ／ＤＣコンバータ１の動作を制御する制御装置２が設けられる。制御装置２には、エラーアンプ２０と、電流検出回路３０と、ＰＷＭ変調回路４０と、ｎチャネル分のドライブ回路５０と、が設けられる。図２を参照し、第ｉチャネルにおけるドライブ回路５０を特に記号“５０［ｉ］”にて参照する。
【0022】
また、制御端子２には、ｎチャネル分の駆動端子ＤＯと、ｎチャネル分の電流検出端子ＣＳと、帰還端子ＦＢと、が設けられる。帰還端子ＦＢは分圧抵抗Ｒ１及びＲ２間の接続ノードは接続され、帰還電圧ＶＦＢを受ける。図２を参照し、第ｉチャネルにおける駆動端子ＤＯを特に記号“ＤＯ［ｉ］”にて参照し、第ｉチャネルにおける電流検出端子ＣＳを特に記号“ＣＳ［ｉ］”にて参照する。駆動端子ＤＯ［ｉ］は制御装置２の外部においてスイッチングトランジスタ１１［ｉ］のゲートに接続される。電流検出端子ＣＳ［ｉ］は制御装置２の外部においてスイッチングトランジスタ１１［ｉ］のソースに接続される。故に、各チャネルにおいて、センス抵抗１４の電圧降下分の電位を有する信号ＶＣＳが電流検出端子ＣＳに加わる。信号ＶＣＳはスイッチングトランジスタ１１に流れる電流に比例する電圧信号であり、以下、電流対応信号ＶＣＳと称される。また、第ｉチャネルにおける電流対応信号ＶＣＳ（即ち、電流検出端子ＣＳ［ｉ］に加わる電流対応信号ＶＣＳ）を、特に記号“ＶＣＳ［ｉ］”にて参照する（図２参照）。
【0023】
エラーアンプ２０は誤差信号生成回路の例である。エラーアンプ２０は、反転入力端子、非反転入力端子及び出力端子を有する。エラーアンプ２０において反転入力端子は帰還端子ＦＢに接続されて帰還電圧ＶＦＢを受ける。エラーアンプ２０の非反転入力端子には基準電圧ＶＲＥＦが加わる。基準電圧ＶＲＥＦは所定の正の直流電圧値を有する。エラーアンプ２０は、帰還電圧ＶＦＢ及び基準電圧ＶＲＥＦの比較結果に応じた誤差信号ＶＥＲＲを自身の出力端子から出力する。誤差信号ＶＥＲＲは電圧信号である。エラーアンプ２０の出力端子は配線ＷＲ１に接続され、配線ＷＲ１に誤差信号ＶＥＲＲが生じる。エラーアンプ２０は、“ＶＦＢ＜ＶＲＥＦ”の成立時には配線ＷＲ１に対して電荷（正の電荷）を供給することで誤差信号ＶＥＲＲの電位を上昇させる。エラーアンプ２０は、“ＶＦＢ＞ＶＲＥＦ”の成立時には配線ＷＲ１から電荷（正の電荷）を引き込むことで誤差信号ＶＥＲＲの電位を低下させる。特に図示しないが、例えば、配線ＷＲ１とグランドとの間に、抵抗及びコンデンサの直列回路を含む位相補償回路が設けられていて良い。
【0024】
電流検出回路３０は、チャネルごとに、スイッチングトランジスタ１１のオン期間においてスイッチングトランジスタ１１に流れる電流（以下、対象電流と称する）を検出する。各チャネルにおいて、スイッチングトランジスタ１１のオン期間ではコイル電流ＩＬがスイッチングトランジスタ１１を通じて流れる。このため、各チャネルにおいて、対象電流はコイル電流ＩＬと等価であると考えて良い。
【0025】
具体的には電流検出回路３０は、電流検出端子ＣＳ［１］～ＣＳ［ｎ］に接続され、電流対応信号ＶＣＳ［１］～ＶＣＳ［ｎ］を受ける。各チャネルにおいて、電流対応信号ＶＣＳは対象電流に比例する電圧値を持つアナログの電圧信号である。電流検出回路３０は、Ａ／Ｄ変換（アナログ／デジタル変換）を行うＡ／Ｄ変換器（不図示）を有し、チャネルごとに、スイッチングトランジスタ１１のオン期間中の対象タイミングにて電流対応信号ＶＣＳをサンプリングし、対象タイミングでの電流対応信号ＶＣＳをＡ／Ｄ変換によりデジタル信号に変換する。これにより、電流検出回路３０にて、チャネルごとに、検出電流値ＩＣＳを持つデジタル信号が得られる。第ｉチャネルにおける検出電流値ＩＣＳを特に記号“ＩＣＳ［ｉ］”にて参照する（図２参照）。検出電流値ＩＣＳ［ｉ］は、スイッチングトランジスタ１１［ｉ］のオン期間中の対象タイミングにおける電流対応信号ＶＣＳ［ｉ］の電圧値に比例するデジタル値であり、故に、当該対象タイミングにおける第ｉチャネルの対象電流の値（故にコイル電流ＩＬ［ｉ］の値）を表す。チャネルごとのＡ／Ｄ変換により検出電流値ＩＣＳ［１］～ＩＣＳ［ｎ］が得られる。
【0026】
ＰＷＭ変調回路４０は、チャネルごとに、誤差信号ＶＥＲＲと電流対応信号ＶＣＳとに基づいて信号ＳＰＷＭを生成する。信号ＳＰＷＭはパルス幅変調された信号（即ちＰＷＭ信号）である。信号ＳＰＷＭはハイレベル又はローレベルの信号レベルをとる二値信号である。ＰＷＭ変調回路４０は、チャネルごとに、生成した信号ＳＰＷＭを対応するドライブ回路５０に出力する。第ｉチャネルにおける信号ＳＰＷＭを特に記号“ＳＰＷＭ［ｉ］”にて参照する（図２参照）。
【0027】
ｎチャネル分のドライブ回路５０は、チャネルごとに、対応する信号ＳＰＷＭに基づいて、対応するスイッチングトランジスタ１１を駆動する。図２を参照し、第ｉチャネルにおけるドライブ回路５０を特に記号“５０［ｉ］”にて参照する。各チャネルにおいて、ドライブ回路５０［ｉ］はＰＷＭ変調回路４０から信号ＳＰＷＭ［ｉ］を受ける。各チャネルにおいて、ドライブ回路５０［ｉ］は駆動端子ＤＯ［ｉ］に接続される。ドライブ回路５０［ｉ］は、信号ＳＰＷＭ［ｉ］に基づきスイッチングトランジスタ１１［ｉ］のゲートに対しハイレベル又はローレベルのゲート信号を供給することで、スイッチングトランジスタ１１［ｉ］をスイッチング駆動する。
【0028】
ハイレベルのゲート信号は、スイッチングトランジスタ１１［ｉ］のゲート閾電圧よりも十分に高い電位を有する。ローレベルのゲート信号は、スイッチングトランジスタ１１［ｉ］のゲート閾電圧よりも十分に低い電位を有する。各チャネルにおいて、ドライブ回路５０［ｉ］は、信号ＳＰＷＭ［ｉ］がハイレベルであるときにハイレベルのゲート信号をスイッチングトランジスタ１１［ｉ］のゲートに供給し、これによってスイッチングトランジスタ１１［ｉ］をオン状態とする。各チャネルにおいて、ドライブ回路５０［ｉ］は、信号ＳＰＷＭ［ｉ］がローレベルであるときにローレベルのゲート信号をスイッチングトランジスタ１１［ｉ］のゲートに供給し、これによってスイッチングトランジスタ１１［ｉ］をオフ状態とする。
【0029】
ＰＷＭ変調回路４０は、ｎチャネル分の変調ブロック６０と、セット信号出力回路７０と、電流バランス回路８０と、を有する。第ｉチャネルにおける変調ブロック６０を特に記号“６０［ｉ］”にて参照する（図２参照）。変調ブロック６０［１］～６０［ｎ］にて、夫々、信号ＳＰＷＭ［１］～ＳＰＷＭ［ｎ］が生成される。
【0030】
セット信号出力回路７０は、所定のＰＷＭ周波数である周波数ｆＰＷＭを持つクロック信号ＣＬＫに基づき、ｎチャネル分の信号ＳＥＴ（セット信号）を生成する。ｎチャネル分の信号ＳＥＴは共通の周波数ｆＰＷＭを有する。但し、ｎチャネル分の信号ＳＥＴにおいて、位相が互いに（３６０°／ｎ）ずつ、ずれている。第ｉチャネルにおける信号ＳＥＴを特に記号“ＳＥＴ［ｉ］”にて参照する（図２参照）。
【0031】
図３に信号ＳＥＴ［１］～ＳＥＴ［ｎ］の波形を示す。信号ＳＥＴ［１］～ＳＥＴ［ｎ］は原則としてローレベルを有する。周波数ｆＰＷＭの逆数はＰＷＭ周期である。セット信号出力回路７０は、信号ＳＥＴ［１］～ＳＥＴ［ｎ］の夫々においてＰＷＭ周期にて微小なパルスを発生させる。即ち、セット信号出力回路７０は、信号ＳＥＴ［１］～ＳＥＴ［ｎ］の夫々においてＰＷＭ周期にてアップエッジを生じさせる。但し、信号ＳＥＴ［１］のアップエッジタイミングから見て、信号ＳＥＴ［ｊ］のアップエッジタイミングは、時間“（（１／ｆＣＬＫ）×（ｊ－１）／ｎ）”だけ遅れる。ここにおけるｊは、２以上ｎ以下の整数を表す。例えば、“ｎ＝８”であれば、信号ＳＥＴ［１］のアップエッジタイミングから見て、信号ＳＥＴ［２］のアップエッジタイミングは時間“（１／ｆＣＬＫ）×１／８”だけ遅れ、信号ＳＥＴ［３］のアップエッジタイミングは時間“（１／ｆＣＬＫ）×２／８”だけ遅れる。“ｎ＝８”の場合、時間“（１／ｆＣＬＫ）×１／８”は位相４５°に相当する。一般化すると、信号ＳＥＴ［２］は信号ＳＥＴ［１］から見て位相（３６０°／ｎ）だけ遅れた信号であり、信号ＳＥＴ［３］は信号ＳＥＴ［２］から見て位相（３６０°／ｎ）だけ遅れた信号であり、・・・、信号ＳＥＴ［ｎ］は信号ＳＥＴ［ｎ－１］から見て位相（３６０°／ｎ）だけ遅れた信号である。
【0032】
電流バランス回路８０の機能については後述するものとし、変調ブロック６０の内部構成を説明する。
【0033】
各変調ブロック６０は、スロープ電圧生成回路６１、オフセット重畳回路６２、コンパレータ６３、及び、ロジック回路６４を備える。変調ブロック６０［１］～６０［ｎ］は互いに同じ構成を有する。図２を参照し、変調ブロック６０［ｉ］におけるスロープ電圧生成回路６１、オフセット重畳回路６２、コンパレータ６３、及び、ロジック回路６４を、夫々特に記号“６１［ｉ］”、“６２［ｉ］”、“６３［ｉ］”、“６４［ｉ］”にて参照する。
【0034】
各チャネルにおいて、スロープ電圧生成回路６１は、対応する電流対応信号ＶＣＳに応じた電圧信号であるスロープ信号ＶＳＬＰ’を生成する。第ｉチャネルのスロープ電圧生成回路６１［ｉ］に対応する電流対応信号ＶＣＳは電流対応信号ＶＣＳ［ｉ］であり、スロープ電圧生成回路６１［ｉ］にて生成されるスロープ信号ＶＳＬＰ’は特に記号“ＶＳＬＰ’［ｉ］”にて参照される（図２参照）。
【0035】
図４に１つのスロープ電圧生成回路６１の内部構成を示す。スロープ電圧生成回路６１はランプ電圧生成回路６１ａ及び加算器６１ｂを備える。図４にはスロープ電圧生成回路６１［ｉ］が示されており、スロープ電圧生成回路６１［ｉ］におけるランプ電圧生成回路６１ａ及び加算器６１ｂを特に夫々記号“６１ａ［ｉ］”及び“６１ｂ［ｉ］”にて参照する。ランプ電圧生成回路６１ａは電圧信号であるランプ信号ＶＲＡＭＰを生成する。ランプ電圧生成回路６１ａ［ｉ］にて生成されるランプ信号ＶＲＡＭＰを特に記号“ＶＲＡＭＰ［ｉ］”にて参照する。
【0036】
図５に、スロープ電圧生成回路６１［ｉ］の動作に関わる幾つかの信号波形を示す。ランプ電圧生成回路６１ａ［ｉ］は、対応するスイッチングトランジスタ１１［ｉ］のオン期間中において初期電圧値を起点に徐々に増加する鋸波状の電圧信号をランプ信号ＶＲＡＭＰ［ｉ］として生成する。初期電圧値は０Ｖでも良いし、０Ｖより高いバイアス電圧値を有していても良い。ランプ電圧生成回路６１ａ［ｉ］は、例えば、信号ＳＰＷＭ［ｉ］のアップエッジタイミングからランプ信号ＶＲＡＭＰ［ｉ］を初期電圧値を起点に徐々に増加させれば良い。加算器６１ｂ［ｉ］は、電流対応信号ＶＣＳ［ｉ］に対してランプ信号ＶＲＡＭＰ［ｉ］を加算することでスロープ信号ＶＳＬＰ’［ｉ］を生成する。即ち、スロープ信号ＶＳＬＰ’［ｉ］は電流対応信号ＶＣＳ［ｉ］とランプ信号ＶＲＡＭＰ［ｉ］との和の信号である。周知の如く、ランプ信号ＶＲＡＭＰの加算により、カレントモード制御における出力帰還ループの発振を抑制することができる。
【0037】
図１を再度参照する。各変調ブロック６０において、オフセット重畳回路６２は、誤差信号ＶＥＲＲに基づく信号ＶＣＭＰ及びスロープ信号ＶＳＬＰ’に基づく信号ＶＳＬＰをコンパレータ６３に供給する。信号ＶＣＭＰ及びＶＳＬＰは電圧信号である。各変調ブロック６０において、オフセット重畳回路６２は、誤差信号ＶＥＲＲに対してオフセット信号を重畳することで信号ＶＣＭＰを生成することができる、又は、スロープ信号ＶＳＬＰ’に対してオフセット信号を重畳することで信号ＶＳＬＰを生成することができる。但し、１以上のチャネルの変調ブロック６０において、オフセット信号の重畳は行われないこともある。オフセット信号の重畳については後述される。
【0038】
各変調ブロック６０において、信号ＶＣＭＰは第１比較入力信号としてコンパレータ６３の反転入力端子に入力され、信号ＶＳＬＰは第２比較入力信号としてコンパレータ６３の非反転入力端子に入力される。各変調ブロック６０において、コンパレータ６３は、自身に入力された信号ＶＣＭＰ及びＶＳＬＰを比較し、比較結果に応じた信号ＲＳＴを生成及び出力する。各変調ブロック６０において、ロジック回路６４は、コンパレータ６３からの出力信号ＲＳＴと、対応する信号ＳＥＴと、に基づき、信号ＳＰＷＭを生成及び出力する。
【0039】
図２を参照し、変調ブロック６０［ｉ］における信号ＶＣＭＰ、ＶＳＬＰ、ＲＳＴを、特に夫々、記号“ＶＣＭＰ［ｉ］”、“ＶＳＬＰ［ｉ］”、“ＲＳＴ［ｉ］”にて参照する。コンパレータ６３［ｉ］は信号ＶＣＭＰ［ｉ］を反転入力端子で受けると共に信号ＶＳＬＰ［ｉ］を非反転入力端子で受けて、信号ＲＳＴ［ｉ］を出力する。コンパレータ６３［ｉ］は、“ＶＳＬＰ［ｉ］＞ＶＣＭＰ［ｉ］”であれば（即ち、信号ＶＳＬＰ［ｉ］の電位が信号ＶＣＭＰ［ｉ］の電位よりも高ければ）ハイレベルの信号ＲＳＴ［ｉ］を出力し、“ＶＳＬＰ［ｉ］＜ＶＣＭＰ［ｉ］”であれば（即ち、信号ＶＳＬＰ［ｉ］の電位が信号ＶＣＭＰ［ｉ］の電位よりも低ければ）ローレベルの信号ＲＳＴ［ｉ］を出力する。“ＶＳＬＰ［ｉ］＝ＶＣＭＰ［ｉ］”であるとき、信号ＲＳＴ［ｉ］はローレベル又はハイレベルとなる。
【0040】
ロジック回路６４［ｉ］は、信号ＳＥＴ［ｉ］及びＲＳＴ［ｉ］に基づき信号ＳＰＷＭ［ｉ］を生成及び出力する。図６を参照して第ｉチャネルのスイッチング動作を説明する。尚、図６では、信号ＶＳＬＰ’［ｉ］及びＶＳＬＰ［ｉ］が互いに一致し、且つ、信号ＶＥＲＲ及びＶＣＭＰ［ｉ］が互いに一致すると仮定している。
【0041】
ロジック回路６４［ｉ］は信号ＳＥＴ［ｉ］のアップエッジに同期して信号ＳＰＷＭ［ｉ］にアップエッジを生じさせる。信号ＳＰＷＭ［ｉ］のアップエッジを受けてドライブ回路５０［ｉ］はスイッチングトランジスタ１１［ｉ］をターンオンさせる。スイッチングトランジスタ１１［ｉ］がターンオンすると、コイル電流ＩＬ［ｉ］がスイッチングトランジスタ１１［ｉ］を通じて流れる。スイッチングトランジスタ１１［ｉ］のオン期間においてコイル電流ＩＬ［ｉ］が徐々に増大してゆき、これに連動して信号ＶＳＬＰ’［ｉ］及びＶＳＬＰ［ｉ］の電位も徐々に増大してゆく。そして、信号ＶＳＬＰ［ｉ］の電位が信号ＶＣＭＰ［ｉ］の電位に達して“ＶＳＬＰ［ｉ］＞ＶＣＭＰ［ｉ］”が成立した時点で信号ＲＳＴ［ｉ］にアップエッジが生じる。
【0042】
ロジック回路６４［ｉ］は信号ＲＳＴ［ｉ］のアップエッジに同期して信号ＳＰＷＭ［ｉ］にダウンエッジを生じさせる。信号ＳＰＷＭ［ｉ］のダウンエッジを受けてドライブ回路５０［ｉ］はスイッチングトランジスタ１１［ｉ］をターンオフさせる。スイッチングトランジスタ１１［ｉ］がターンオフすると、コイル１２［ｉ］の蓄積エネルギに基づきコイル電流ＩＬ［ｉ］が整流ダイオード１３［ｉ］を通じ出力端子ＯＵＴに向けて流れる。スイッチングトランジスタ１１［ｉ］がオフ期間では、コイル１２［ｉ］の蓄積エネルギが徐々に減少してゆくことでコイル電流ＩＬ［ｉ］の大きさも徐々に減少してゆく。尚、スイッチングトランジスタ１１［ｉ］のターンオフに伴って信号ＶＳＬＰ［ｉ］の電位は急峻に低下するため、信号ＲＳＴ［ｉ］のハイレベル期間は微小である。このような動作が各ＰＷＭ周期にて行われる。チャネルごとに、スイッチングトランジスタ１１及びコイル１２間の接続ノード１５から出力端子ＯＵＴに向けて対象電流（スイッチングトランジスタ１１のオン期間においてスイッチングトランジスタ１１に流れる電流）に応じた電流が供給されることで、出力電圧ＶＯＵＴが生成される。この際、制御装置２は帰還電圧ＶＦＢが基準電圧ＶＲＥＦと一致するように信号ＳＰＷＭ［１］～ＳＰＷＭ［ｎ］を生成するため、抵抗Ｒ１及びＲ２による分圧比と基準電圧ＶＲＥＦとで定まる目標電圧にて出力電圧ＶＯＵＴが安定化する。
【0043】
尚、各ＰＷＭ周期において、コイル電流ＩＬ［ｉ］の最大値をピーク値と称すると共に記号“ＶＡＬＰＡＥＫ［ｉ］”にて参照し、コイル電流ＩＬ［ｉ］の最小値をボトム値と称すると共に記号“ＶＡＬＢＴＭ［ｉ］”にて参照する（図６参照）。各ＰＷＭ周期において、スイッチングトランジスタ１１［ｉ］のオン期間からオフ期間に切り替わる際にコイル電流ＩＬ［ｉ］はピーク値を持つ。各ＰＷＭ周期において、スイッチングトランジスタ１１［ｉ］のオフ期間からオン期間に切り替わる際にコイル電流ＩＬ［ｉ］はボトム値を持つ。
【0044】
ここで電流検出回路３０について説明を加える。電流検出回路３０は、チャネルごとに、スイッチングトランジスタ１１のオン期間中の対象タイミングにて電流対応信号ＶＣＳをサンプリングし、対象タイミングでの電流対応信号ＶＣＳをＡ／Ｄ変換によりデジタル信号に変換する。対象タイミングはＡ／Ｄ変換におけるサンプリングタイミングに相当する。ここで、対象タイミングは、コイル電流ＩＬがピーク値を持つタイミングであるとする。スイッチングトランジスタ１１［ｉ］がターンオフされるタイミング又はその直前においてコイル電流ＩＬ［ｉ］はピーク値をとる。従って例えば、電流検出回路３０は信号ＲＳＴ［ｉ］のアップエッジタイミング又は信号ＳＰＷＭ［ｉ］のダウンエッジタイミングを第ｉチャネルに対する対象タイミングとして取り扱うと良い。そして、電流検出回路３０は、信号ＲＳＴ［ｉ］のアップエッジタイミング又は信号ＳＰＷＭ［ｉ］のダウンエッジタイミングにて電流対応信号ＶＣＳ［ｉ］をＡ／Ｄ変換によりデジタル信号に変換することで検出電流値ＩＣＳ［ｉ］を得ると良い。この場合、検出電流値ＩＣＳ［ｉ］はコイル電流ＩＬ［ｉ］のピーク値ＶＡＬＰＡＥＫ［ｉ］に相当する。
【0045】
ところで、マルチフェーズＤＣ／ＤＣコンバータにおいて、複数のコイル間でのインダクタンス値のばらつき等に起因してコイル電流のバランスが崩れ、特定のチャネルのコイルに電流が集中するといったことが懸念される。本実施形態に係るＤＣ／ＤＣコンバータ１では電流バランス回路８０が有意に機能してコイル電流のバランスを適正に保つ。
【0046】
以下、複数の実施例の中で、ＤＣ／ＤＣコンバータ１（特に電流バランス回路８０）に関わる幾つかの具体的な動作例、応用技術、変形技術等を説明する。本実施形態にて上述した事項は、特に記述無き限り且つ矛盾無き限り、以下の各実施例に適用される。各実施例において、上述の事項と矛盾する事項がある場合には、各実施例での記載が優先されて良い。また矛盾無き限り、以下に示す複数の実施例の内、任意の実施例に記載した事項を、他の任意の実施例に適用することもできる（即ち複数の実施例の内の任意の２以上の実施例を組み合わせることも可能である）。
【0047】
＜＜第１実施例＞＞
第１実施例を説明する。図７に電流バランス回路８０の内部ブロック図を示す。電流バランス回路８０をデジタル回路にて構成することができる。電流バランス回路８０は、平均値導出部８１、対象チャネル特定部８２及びオフセット設定部８３を備える。
第１実施例を説明する。図７に電流バランス回路８０の内部ブロック図を示す。電流バランス回路８０をデジタル回路にて構成することができる。電流バランス回路８０は、平均値導出部８１、対象チャネル特定部８２及びオフセット設定部８３を備える。
【0048】
平均値導出部８１は検出電流値ＩＣＳ［１］～ＩＣＳ［ｎ］の平均値を導出する。検出電流値ＩＣＳ［１］～ＩＣＳ［ｎ］の平均値を記号“ＩＡＶＥ”にて参照する。尚、図２に示す如く、電流検出回路３０から電流バランス回路８０に対して検出電流値ＩＣＳ［１］～ＩＣＳ［ｎ］を示すデジタル信号が入力される。
【0049】
対象チャネル特定部８２は、検出電流値ＩＣＳ［１］～ＩＣＳ［ｎ］及び平均値ＩＡＶＥに基づき、検出電流値ＩＣＳ［１］～ＩＣＳ［ｎ］の内、平均値ＩＡＶＥとの差が最も大きな検出電流値に対応するチャネルを対象チャネルとして特定する。即ち、対象チャネル特定部８２は、“１≦ｉ≦ｎ”を満たす各整数ｉについて、検出電流値ＩＣＳ［ｉ］と平均値ＩＡＶＥとの差ＤＩＦ［ｉ］を求める。差ＤＩＦ［ｉ］の絶対値を、“｜ＤＩＦ［ｉ］｜”と表記する。そして、対象チャネル特定部８２は、絶対値｜ＤＩＦ［１］｜～｜ＤＩＦ［ｎ］｜の内、最も大きな絶対値に対応するチャネルを対象チャネルとして特定する。従って例えば、絶対値｜ＤＩＦ［１］｜～｜ＤＩＦ［ｎ］｜の内、絶対値｜ＤＩＦ［１］｜が最大であれば第１チャネルが対象チャネルとして特定され、絶対値｜ＤＩＦ［２］｜が最大であれば第２チャネルが対象チャネルとして特定される。仮に、絶対値｜ＤＩＦ［１］｜～｜ＤＩＦ［ｎ］｜の内、２以上の絶対値が共に最大であれば、２以上の絶対値に対応する２以上のチャネルの内、最も小さなチャネル番号が割り当てられたチャネルを対象チャネルとして特定して良い。
【0050】
オフセット設定部８３は、各チャネルのオフセット重畳回路６２において重畳すべきオフセット信号を設定する。この際、対象チャネルが第ｉチャネルであれば、オフセット設定部８３は、第ｉチャネルにおける対象電流の値（ここではコイル電流ＩＬのピーク値）が平均値ＩＡＶＥに近づく向きに、対象チャネルについてのオフセット信号を調整する。これにより、対象チャネルが第ｉチャネルであれば、コイル電流ＩＬ［ｉ］のピーク値がコイル電流ＩＬ［１］～ＩＬ［ｎ］のピーク値の平均に近づくことなり、結果、コイル電流ＩＬ［１］～ＩＬ［ｎ］が均等な状態に近づく。
【0051】
変調ブロック６０［１］～６０［ｎ］の内部構成は共通であるため、それらを代表して、図８に第１実施例に係るオフセット重畳回路６２［ｉ］の内部構成を示す。各変調ブロック６０において、オフセット重畳回路６２は加算器６２ａを有し、加算器６２ａは誤差信号ＶＥＲＲに対してオフセット信号ＶＯＳＴを加算することで信号ＶＣＭＰを生成する。オフセット重畳回路６２［ｉ］における加算器６２ａ及びオフセット信号ＶＯＳＴを特に夫々記号“６２ａ［ｉ］”及び“ＶＯＳＴ［ｉ］”にて参照する。第１実施例において、信号ＶＣＭＰ［ｉ］は誤差信号ＶＥＲＲとオフセット信号ＶＯＳＴ［ｉ］との和信号である。即ち、誤差信号ＶＥＲＲに基づく信号ＶＣＭＰ［ｉ］においてオフセット信号ＶＯＳＴ［ｉ］が重畳されている。一方、第１実施例において、信号ＶＳＬＰ［ｉ］はスロープ信号ＶＳＬＰ’［ｉ］そのものである。
【0052】
オフセット設定部８３は、各変調ブロック６０に対するオフセット信号ＶＯＳＴを設定する、即ち、オフセット信号ＶＯＳＴ［１］～ＶＯＳＴ［ｎ］を設定する。
【0053】
図９に、オフセット設定部８３の動作に注目した制御装置２の動作フローチャートを示す。オフセット信号ＶＯＳＴ［１］～ＶＯＳＴ［ｎ］の初期値はゼロである。故に、制御装置２の初期状態では、各変調ブロック６０において、ＶＣＭＰ＝ＶＥＲＲ、且つ、ＶＳＬＰ＝ＶＳＬＰ’、である。制御装置２が起動してドライブ回路５０［１］～５０［ｎ］を用いたスイッチングトランジスタ１１［１］～１１［ｎ］のスイッチングが開始された後、ステップＳ１１に至る。
【0054】
ステップＳ１１において、電流検出回路３０により検出電流値ＩＣＳ［１］～ＩＣＳ［ｎ］が取得される。ステップＳ１１で取得される検出電流値ＩＣＳ［１］～ＩＣＳ［ｎ］は、その時点で取得可能な最新の検出電流値ＩＣＳ［１］～ＩＣＳ［ｎ］である。ステップＳ１１に続くステップＳ１２において、平均値導出部８１は、ステップＳ１１にて取得された検出電流値ＩＣＳ［１］～ＩＣＳ［ｎ］の平均値ＩＡＶＥを導出する。ステップＳ１２の後、ステップＳ１３に進む。
【0055】
ステップＳ１３において、対象チャネル特定部８２は、ステップＳ１１にて取得された検出電流値ＩＣＳ［１］～ＩＣＳ［ｎ］及びステップＳ１２にて導出された平均値ＩＡＶＥに基づき、検出電流値ＩＣＳ［１］～ＩＣＳ［ｎ］の内、平均値ＩＡＶＥとの差が最も大きな検出電流値に対応するチャネルを対象チャネルとして特定する。ステップＳ１３の後、ステップＳ１４に進む。尚、対象チャネルの検出電流値ＩＣＳを、以下では記号“ＩＣＳ＿ＴＧ”にて表す。
【0056】
ステップＳ１４において、オフセット設定部８３は、対象チャネルの検出電流値ＩＣＳ＿ＴＧと平均値ＩＡＶＥとの差ＤＩＦＴＧを導出し、差ＤＩＦＴＧが所定の正の閾値ＴＨＤＩＦ以上であるかを判断する。ここで“ＤＩＦＴＧ≧０”であるとする。即ち、“ＤＩＦＴＧ≧０”となるように、検出電流値ＩＣＳ＿ＴＧ及び平均値ＩＡＶＥの内の一方から他方が差し引かれることで差ＤＩＦＴＧが導出されるものとする。差ＤＩＦＴＧは、検出電流値ＩＣＳ＿ＴＧと平均値ＩＡＶＥとの差の大きさであると解して良い。差ＤＩＦＴＧが閾値ＴＨＤＩＦ以上であれば（ステップＳ１４のＹ）ステップＳ１４からステップＳ１５に進む。差ＤＩＦＴＧが閾値ＴＨＤＩＦ未満であれば（ステップＳ１４のＮ）ステップＳ１４からステップＳ１１に戻る。
【0057】
ステップＳ１５において、オフセット設定部８３は“ＩＣＳ＿ＴＧ＞ＩＡＶＥ”の成否を判定する。“ＩＣＳ＿ＴＧ＞ＩＡＶＥ”が成立する場合には（ステップＳ１５のＹ）、ステップＳ１５からステップＳ１６に進む。“ＩＣＳ＿ＴＧ＞ＩＡＶＥ”が不成立の場合には（ステップＳ１５のＮ）、ステップＳ１５からステップＳ１７に進む。
【0058】
ステップＳ１６において、オフセット設定部８３は対象チャネルのオフセット信号ＶＯＳＴを所定量ΔＶだけ低下させる。その後、ステップＳ１１に戻る。ステップＳ１７において、オフセット設定部８３は対象チャネルのオフセット信号ＶＯＳＴを所定量ΔＶだけ上昇させる。その後、ステップＳ１１に戻る。所定量ΔＶは正の電圧量である。
【0059】
ステップＳ１６及びＳ１７にて実行される処理は、対象チャネルのオフセット信号ＶＯＳＴを変更するオフセット変更処理（換言すればオフセット更新処理）に属する。ステップＳ１６に係るオフセット変更処理では、対象チャネルのオフセット信号ＶＯＳＴを所定量ΔＶだけ低下させる（対象チャネルのオフセット信号ＶＯＳＴが所定量ΔＶだけ低下するよう対象チャネルのオフセット信号ＶＯＳＴを更新する）。ステップＳ１７に係るオフセット変更処理では、対象チャネルのオフセット信号ＶＯＳＴを所定量ΔＶだけ上昇させる（対象チャネルのオフセット信号ＶＯＳＴが所定量ΔＶだけ上昇するよう対象チャネルのオフセット信号ＶＯＳＴを更新する）。尚、オフセット信号ＶＯＳＴの低下、上昇、変更、更新とは、詳細には、オフセット信号ＶＯＳＴの電位の低下、上昇、変更、更新を指す。オフセット信号ＶＯＳＴの調整等についても同様であり、他の電圧信号についても同様である。
【0060】
各チャネルのオフセット信号ＶＯＳＴはゼロの電圧値を有する、又は、正若しくは負の電圧値を有する。仮に、対象チャネルのオフセット信号ＶＯＳＴがゼロの電圧値を有しているときにステップＳ１６に至ると、対象チャネルのオフセット信号ＶＯＳＴの電位は電位（－ΔＶ）へと更新されることになる。対象チャネルのオフセット信号ＶＯＳＴがゼロの電圧値を有しているときにステップＳ１７に至ると、対象チャネルのオフセット信号ＶＯＳＴの電位は電位ΔＶへと更新されることになる。
【0061】
対象チャネルが第ｉチャネルである場合を考える。この場合、第ｉチャネルにおける対象電流の値である検出電流値ＩＣＳ［ｉ］が対象チャネルの検出電流値ＩＣＳ＿ＴＧに相当する。
【0062】
対象チャネルの検出電流値ＩＣＳ＿ＴＧに相当する検出電流値ＩＣＳ［ｉ］が平均値ＩＡＶＥより大きいとき、第ｉチャネル（対象チャネル）のオフセット信号ＶＯＳＴ［ｉ］が所定量ΔＶだけ低下するようオフセット信号ＶＯＳＴ［ｉ］が更新される（ステップＳ１６）。オフセット信号ＶＯＳＴ［ｉ］の低下は信号ＶＣＭＰ［ｉ］を低下させ、信号ＶＣＭＰ［ｉ］の低下は信号ＳＰＷＭ［ｉ］のハイレベル期間の縮小をもたらす。結果、第ｉチャネルにおける対象電流（スイッチングトランジスタ１１［ｉ］のオン期間においてスイッチングトランジスタ１１［ｉ］に流れる電流）の値は低下することとなり、平均値ＩＡＶＥへ近づく。つまり、第ｉチャネルにおける対象電流の値が平均値ＩＡＶＥへ近づく向きにオフセット信号ＶＯＳＴ［ｉ］が調整されることになる。
【0063】
逆に、対象チャネルの検出電流値ＩＣＳ＿ＴＧに相当する検出電流値ＩＣＳ［ｉ］が平均値ＩＡＶＥより小さいとき、第ｉチャネル（対象チャネル）のオフセット信号ＶＯＳＴ［ｉ］が所定量ΔＶだけ上昇するようオフセット信号ＶＯＳＴ［ｉ］が更新される（ステップＳ１７）。オフセット信号ＶＯＳＴ［ｉ］の上昇は信号ＶＣＭＰ［ｉ］を上昇させ、信号ＶＣＭＰ［ｉ］の上昇は信号ＳＰＷＭ［ｉ］のハイレベル期間の拡大をもたらす。結果、第ｉチャネルにおける対象電流（スイッチングトランジスタ１１［ｉ］のオン期間においてスイッチングトランジスタ１１［ｉ］に流れる電流）の値は増大することとなり、平均値ＩＡＶＥへ近づく。つまり、第ｉチャネルにおける対象電流の値が平均値ＩＡＶＥへ近づく向きにオフセット信号ＶＯＳＴ［ｉ］が調整されることになる。
【0064】
ステップＳ１４、Ｓ１６又はＳ１７からステップＳ１１に戻った場合、次のＰＷＭ周期において又は１以上のＰＷＭ周期の長さ分の時間を経てから、ステップＳ１１以降の処理を再実行する。ステップＳ１１から始まる一連の処理が繰り返される中で対象チャネルは次々と変化しうる。
【0065】
図１０に“ｎ＝４”であることを想定した単純な数値例を挙げる。図１０の数値例において、或る電流値が“１００”であるとは、当該電流値が（１００×ｋ）ミリアンペアであることを意味する（例えば“ｋ＝３０”）。ステップＳ１１の処理から始まってステップＳ１１に戻るまでの一連の処理をサイクルと称する。制御装置２において、第１サイクル、第２サイクル、第３サイクル・・・、が順次実行される。尚、図１０の数値例では負荷電流が一定であると仮定している。
【0066】
図１０の例において、第１サイクルにおけるステップＳ１１及びＳ１２では、“（ＩＣＳ［１］，ＩＣＳ［２］，ＩＣＳ［３］，ＩＣＳ［４］，ＩＡＶＥ）＝（９９，１１１，９２，９８，１００）”である。このため、第１サイクルにおいて、第２チャネルが対象チャネルとなり、“ＩＣＳ＿ＴＧ＝ＩＣＳ［２］＞ＩＡＶＥ”であるため、第２チャネルのオフセット信号ＶＯＳＴ［２］を所定量ΔＶだけ低下させるオフセット変更処理が実行される（ステップＳ１６）。これにより信号ＶＣＭＰ［２］が低下し、信号ＶＣＭＰ［２］の低下は、第２チャネルのコイル電流ＩＬ［２］及び対象電流（故にＩＣＳ［２］）を低下させるように作用する。但し、コイル電流ＩＬ［１］、ＩＬ［３］及び、ＩＬ［４］が不変な状態でのコイル電流ＩＬ［２］の低下は、出力電圧ＶＯＵＴの低下を通じて誤差信号ＶＥＲＲの上昇をもたらす。このため、信号ＶＣＭＰ［１］、ＶＣＭＰ［３］及びＶＣＭＰ［４］が上昇することで第１、第３及び第４チャネルのコイル電流ＩＬ及び対象電流（故にＩＣＳ［１］、ＩＣＳ［３］及びＩＣＳ［４］）が幾分上昇する。
【0067】
第１サイクルのオフセット変更処理の結果、第２サイクルにおけるステップＳ１１及びＳ１２では、“（ＩＣＳ［１］，ＩＣＳ［２］，ＩＣＳ［３］，ＩＣＳ［４］，ＩＡＶＥ）＝（１００，１０８，９３，９９，１００）”である。このため、第２サイクルにおいて、第２チャネルが対象チャネルとなり、“ＩＣＳ＿ＴＧ＝ＩＣＳ［２］＞ＩＡＶＥ”であるため、第２チャネルのオフセット信号ＶＯＳＴ［２］を所定量ΔＶだけ低下させるオフセット変更処理が実行される（ステップＳ１６）。これにより信号ＶＣＭＰ［２］が低下し、信号ＶＣＭＰ［２］の低下は、第２チャネルのコイル電流ＩＬ［２］及び対象電流（故にＩＣＳ［２］）を低下させるように作用する。但し、コイル電流ＩＬ［１］、ＩＬ［３］及び、ＩＬ［４］が不変な状態でのコイル電流ＩＬ［２］の低下は、出力電圧ＶＯＵＴの低下を通じて誤差信号ＶＥＲＲの上昇をもたらす。このため、信号ＶＣＭＰ［１］、ＶＣＭＰ［３］及びＶＣＭＰ［４］が上昇することで第１、第３及び第４チャネルのコイル電流ＩＬ及び対象電流（故にＩＣＳ［１］、ＩＣＳ［３］及びＩＣＳ［４］）が幾分上昇する。
【0068】
第２サイクルのオフセット変更処理の結果、第３サイクルにおけるステップＳ１１及びＳ１２では、“（ＩＣＳ［１］，ＩＣＳ［２］，ＩＣＳ［３］，ＩＣＳ［４］，ＩＡＶＥ）＝（１０１，１０５，９４，１００，１００）”である。このため、第３サイクルにおいて、第３チャネルが対象チャネルとなり、“ＩＣＳ＿ＴＧ＝ＩＣＳ［３］＜ＩＡＶＥ”であるため、第３チャネルのオフセット信号ＶＯＳＴ［３］を所定量ΔＶだけ上昇させるオフセット変更処理が実行される（ステップＳ１７）。これにより信号ＶＣＭＰ［３］が上昇し、信号ＶＣＭＰ［３］の上昇は、第３チャネルのコイル電流ＩＬ［３］及び対象電流（故にＩＣＳ［３］）を増大させるように作用する。但し、コイル電流ＩＬ［１］、ＩＬ［２］及び、ＩＬ［４］が不変な状態でのコイル電流ＩＬ［３］の増大は、出力電圧ＶＯＵＴの上昇を通じて誤差信号ＶＥＲＲの低下をもたらす。このため、信号ＶＣＭＰ［１］、ＶＣＭＰ［２］及びＶＣＭＰ［４］が低下することで第１、第２及び第４チャネルのコイル電流ＩＬ及び対象電流（故にＩＣＳ［１］、ＩＣＳ［２］及びＩＣＳ［４］）が幾分低下する。
【0069】
第３サイクルのオフセット変更処理の結果、第４サイクルにおけるステップＳ１１及びＳ１２では、“（ＩＣＳ［１］，ＩＣＳ［２］，ＩＣＳ［３］，ＩＣＳ［４］，ＩＡＶＥ）＝（１００，１０４，９７，９９，１００）”である。このため、第４サイクルにおいて、第２チャネルが対象チャネルとなり、“ＩＣＳ＿ＴＧ＝ＩＣＳ［２］＞ＩＡＶＥ”であるため、第２チャネルのオフセット信号ＶＯＳＴ［２］を所定量ΔＶだけ低下させるオフセット変更処理が実行される（ステップＳ１６）。これにより信号ＶＣＭＰ［２］が低下し、信号ＶＣＭＰ［２］の低下は、第２チャネルのコイル電流ＩＬ［２］及び対象電流（故にＩＣＳ［２］）を低下させるように作用する。但し、コイル電流ＩＬ［１］、ＩＬ［３］及び、ＩＬ［４］が不変な状態でのコイル電流ＩＬ［２］の低下は、出力電圧ＶＯＵＴの低下を通じて誤差信号ＶＥＲＲの上昇をもたらす。このため、信号ＶＣＭＰ［１］、ＶＣＭＰ［３］及びＶＣＭＰ［４］が上昇することで第１、第３及び第４チャネルのコイル電流ＩＬ及び対象電流（故にＩＣＳ［１］、ＩＣＳ［３］及びＩＣＳ［４］）が幾分上昇する。
【0070】
第４サイクルのオフセット変更処理の結果、第５サイクルにおけるステップＳ１１及びＳ１２では、“（ＩＣＳ［１］，ＩＣＳ［２］，ＩＣＳ［３］，ＩＣＳ［４］，ＩＡＶＥ）＝（１０１，１０１，９８，１００，１００）”である。このため、第５サイクルにおいて、第３チャネルが対象チャネルとなる。但し、図１０の例では“ＴＨＤＩＦ＝３”であるとする。このため、図９のステップＳ１４の判定結果が否定となるので、オフセット変更処理を実行することなく第５サイクルを終える。
【0071】
このように、ＰＷＭ変調回路４０は、対象チャネルについての検出電流値ＩＣＳ＿ＴＧと平均値ＩＡＶＥとの差が閾値ＴＨＤＩＦ未満となるまで、オフセット変更処理を繰り返す。これにより、コイル電流ＩＬの均等化が図られる。第５サイクルの後も周期的にステップＳ１１から始まる一連の処理が実行される。このため、一旦、ステップＳ１４の判定結果が否定となる状況になった後においても、ＤＣ／ＤＣコンバータ１の温度変化等に起因して、ステップＳ１４の判定結果が肯定となる状況に至れば、再びオフセット変更処理が実行される。
【0072】
＜＜第２実施例＞＞
第２実施例を説明する。第１実施例ではオフセット信号が信号ＶＣＭＰに重畳されるが、第２実施例ではオフセット信号が信号ＶＳＬＰに重畳される。この点を除けば第２実施例は第１実施例と同様である。但し、第２実施例において信号ＶＳＬＰに重畳されるオフセット信号は、第１実施例において信号ＶＳＬＰに重畳されるオフセット信号の逆極性の信号である。
第２実施例を説明する。第１実施例ではオフセット信号が信号ＶＣＭＰに重畳されるが、第２実施例ではオフセット信号が信号ＶＳＬＰに重畳される。この点を除けば第２実施例は第１実施例と同様である。但し、第２実施例において信号ＶＳＬＰに重畳されるオフセット信号は、第１実施例において信号ＶＳＬＰに重畳されるオフセット信号の逆極性の信号である。
【0073】
図１１に第２実施例に係るオフセット重畳回路６２［ｉ］の内部構成を示す。各変調ブロック６０において、オフセット重畳回路６２は加算器６２ｂを有し、加算器６２ｂはスロープ信号ＶＳＬＰ’に対してオフセット信号（－ＶＯＳＴ）を加算することで信号ＶＳＬＰを生成する。オフセット重畳回路６２［ｉ］における加算器６２ｂ及びオフセット信号（－ＶＯＳＴ）を特に夫々記号“６２ａ［ｉ］”及び“－ＶＯＳＴ［ｉ］”にて参照する。オフセット信号（－ＶＯＳＴ［ｉ］）は、第１実施例におけるオフセット信号ＶＯＳＴ［ｉ］の逆極性の信号である。第２実施例において、信号ＶＳＬＰ［ｉ］は、スロープ信号ＶＳＬＰ’［ｉ］とオフセット信号（－ＶＯＳＴ［ｉ］）との和信号である。換言すれば、第２実施例における信号ＶＳＬＰ［ｉ］は、スロープ信号ＶＳＬＰ’［ｉ］からオフセット信号ＶＯＳＴ［ｉ］を差し引いた信号である。このように第２実施例では、スロープ信号ＶＳＬＰ’［ｉ］に基づく信号ＶＳＬＰ［ｉ］においてオフセット信号（－ＶＯＳＴ［ｉ］）が重畳される。一方、第２実施例において、信号ＶＣＭＰ［ｉ］は誤差信号ＶＥＲＲそのものである。
【0074】
信号ＶＣＭＰ［ｉ］においてオフセット信号ＶＯＳＴ［ｉ］を重畳することと、信号ＶＳＬＰ［ｉ］においてオフセット信号ＶＯＳＴ［ｉ］の逆極性の信号（即ち（－ＶＯＳＴ［ｉ］））を重畳することは、等価である。
【0075】
＜＜第３実施例＞＞
第３実施例を説明する。第１又は第２実施例において、電流バランス回路８０は、チャネルごとに検出電流値ＩＣＳ［ｉ］と平均値ＩＡＶＥとのずれ量を求め、チャネルごとにずれ量に応じたオフセット信号ＶＯＳＴ［ｉ］を設定するようにしても良い。
第３実施例を説明する。第１又は第２実施例において、電流バランス回路８０は、チャネルごとに検出電流値ＩＣＳ［ｉ］と平均値ＩＡＶＥとのずれ量を求め、チャネルごとにずれ量に応じたオフセット信号ＶＯＳＴ［ｉ］を設定するようにしても良い。
【0076】
即ち、第３実施例に係る電流バランス回路８０はチャネルごとにずれ量を求める。第ｉチャネルのずれ量を記号“ＩＤＶ［ｉ］”にて表す。ここで“ＩＤＶ［ｉ］＝ＩＡＶＥ－ＩＣＳ［ｉ］”である。そして、電流バランス回路８０は、チャネルごとにずれ量に対してゲイン係数ｋＧを乗じて得た値を、オフセット信号ＶＯＳＴに設定する。即ち、“ＶＯＳＴ［ｉ］＝ＩＤＶ［ｉ］×ｋＧ”とする。ｋＧは正の固定係数である。
【0077】
電流バランス回路８０は、“ＶＯＳＴ［ｉ］＝ＩＤＶ［１］×ｋＧ”に従ってオフセット信号ＶＯＳＴ［１］～ＶＯＳＴ［ｎ］を設定する。そして、第１実施例と第３実施例を組み合わせる場合（図８参照）、チャネルごとにオフセット信号ＶＯＳＴ［ｉ］を加算器６２ａ［ｉ］に与えることで信号ＶＣＭＰ［ｉ］を生成すれば良い。第２実施例と第３実施例を組み合わせる場合（図１１参照）、チャネルごとにオフセット信号（－ＶＯＳＴ［ｉ］）を加算器６２ｂ［ｉ］に与えることで信号ＶＳＬＰ［ｉ］を生成すれば良い。
【0078】
“ＶＯＳＴ［ｉ］＝ＩＤＶ［ｉ］×ｋＧ”に従ってオフセット信号ＶＯＳＴ［１］～ＶＯＳＴ［ｎ］を設定した後、制御装置２への電源供給が途絶えて制御装置２の動作が停止するまで、オフセット信号ＶＯＳＴ［１］～ＶＯＳＴ［ｎ］は不変とされて良い。或いは、“ＶＯＳＴ［ｉ］＝ＩＤＶ［ｉ］×ｋＧ”に従ってオフセット信号ＶＯＳＴ［１］～ＶＯＳＴ［ｎ］を設定した後、図９の動作を行うようにしても良い。
【0079】
＜＜第４実施例＞＞
第４実施例を説明する。上述したように、電流検出回路３０は、チャネルごとに、スイッチングトランジスタ１１のオン期間中の対象タイミングにて電流対応信号ＶＣＳをサンプリングし、対象タイミングでの電流対応信号ＶＣＳをＡ／Ｄ変換によりデジタル信号に変換する。コイル電流ＩＬがピーク値を持つタイミングを対象タイミングとして用いることを説明したが、対象タイミングは、これに限定されない。例えば、コイル電流ＩＬがボトム値を持つタイミングを対象タイミングとして用いても良い。つまり、検出電流値ＩＣＳ［ｉ］はコイル電流ＩＬ［ｉ］のボトム値ＶＡＬＢＴＭ［ｉ］に相当していても良い（図６参照）。
第４実施例を説明する。上述したように、電流検出回路３０は、チャネルごとに、スイッチングトランジスタ１１のオン期間中の対象タイミングにて電流対応信号ＶＣＳをサンプリングし、対象タイミングでの電流対応信号ＶＣＳをＡ／Ｄ変換によりデジタル信号に変換する。コイル電流ＩＬがピーク値を持つタイミングを対象タイミングとして用いることを説明したが、対象タイミングは、これに限定されない。例えば、コイル電流ＩＬがボトム値を持つタイミングを対象タイミングとして用いても良い。つまり、検出電流値ＩＣＳ［ｉ］はコイル電流ＩＬ［ｉ］のボトム値ＶＡＬＢＴＭ［ｉ］に相当していても良い（図６参照）。
【0080】
また例えば、電流検出回路３０は、信号ＳＥＴ［ｉ］又はＳＰＷＭ［ｉ］のアップエッジタイミングから所定時間が経過したタイミングを対象タイミングに設定し、対象タイミングにおける電流対応信号ＶＣＳ［ｉ］をＡ／Ｄ変換によりデジタル信号に変換することで、検出電流値ＩＣＳ［ｉ］を得ても良い。
【0081】
＜＜第５実施例＞＞
第５実施例を説明する。ＤＣ／ＤＣコンバータ１は、半導体集積回路にて構成された半導体装置を１以上用いて構成される。ここにおける半導体装置は、図１２に示すような半導体装置５００を指す。半導体装置５００は、半導体基板上に形成された半導体集積回路を有する半導体チップと、半導体チップを収容する筐体（パッケージ）と、筐体から半導体装置５００の外部に対して露出する複数の外部端子と、を備えた電子部品である。半導体チップを樹脂にて構成された筐体（パッケージ）内に封入することで半導体装置５００が形成される。尚、図１２に示される半導体装置５００の外部端子の数及び半導体装置５００の筐体の種類は例示に過ぎず、それらを任意に設計可能である。半導体装置５００に内蔵された端子を内部端子と称する。内部端子は、半導体装置５００の筐体から露出していない端子である。
第５実施例を説明する。ＤＣ／ＤＣコンバータ１は、半導体集積回路にて構成された半導体装置を１以上用いて構成される。ここにおける半導体装置は、図１２に示すような半導体装置５００を指す。半導体装置５００は、半導体基板上に形成された半導体集積回路を有する半導体チップと、半導体チップを収容する筐体（パッケージ）と、筐体から半導体装置５００の外部に対して露出する複数の外部端子と、を備えた電子部品である。半導体チップを樹脂にて構成された筐体（パッケージ）内に封入することで半導体装置５００が形成される。尚、図１２に示される半導体装置５００の外部端子の数及び半導体装置５００の筐体の種類は例示に過ぎず、それらを任意に設計可能である。半導体装置５００に内蔵された端子を内部端子と称する。内部端子は、半導体装置５００の筐体から露出していない端子である。
【0082】
制御装置２（図１又は図２）は１つの半導体装置であって良い。この場合、当該１つの半導体装置に設けられた複数の外部端子に、駆動端子ＤＯ［１］～ＤＯ［ｎ］、電流検出端子ＣＳ［１］～ＣＳ［ｎ］及び帰還端子ＦＢが含まれ、当該１つの半導体装置の筐体内にエラーアンプ２０、電流検出回路３０、ＰＷＭ変調回路４０及びドライブ回路５０［１］～５０［ｎ］が収容される。半導体装置内にスイッチングトランジスタ１１［１］～１１［ｎ］が収容される場合もあり、この場合、駆動端子ＤＯ［１］～ＤＯ［ｎ］は内部端子となる。また、半導体装置内にスイッチングトランジスタ１１［１］～１１［ｎ］及びセンス抵抗１４［１］～１４［ｎ］が収容される場合もあり、この場合、駆動端子ＤＯ［１］～ＤＯ［ｎ］及び電流検出端子ＣＳ［１］～ＣＳ［ｎ］は内部端子となる。
【0083】
制御装置２（図１又は図２）は複数の半導体装置にて構成されても良い。即ち例えば、互いに分離した第１～第（ｎ＋１）の半導体装置にて制御装置２が形成されていても良い。この際、第１～第ｎの半導体装置に、夫々、ドライブ回路５０［１］～５０［ｎ］が収容される。第１～第ｎの半導体装置に、夫々、スイッチングトランジスタ１１［１］～１１［ｎ］が収容される場合があり、更にセンス抵抗１４［１］～１４［ｎ］が収容される場合もある。第（ｎ＋１）の半導体装置に、エラーアンプ２０、電流検出回路３０及びＰＷＭ変調回路４０が収容される。第１～第（ｎ＋１）の半導体装置は、夫々に、半導体装置５００と同様の構造を有する。但し、特に例えば、第１～第ｎの半導体装置と第（ｎ＋１）の半導体装置とを対比した場合、前者と後者との間で、外部端子の数及び筐体の形状が異なり得る。
【0084】
＜＜第６実施例＞＞
第６実施例を説明する。ＤＣ／ＤＣコンバータ１にてダイオード整流方式が採用される場合の構成を挙げたが、ＤＣ／ＤＣコンバータ１にて同期整流方式が採用されるようにしても良い。この場合、各チャネルの整流素子１３を同期整流トランジスタに置換すれば良く、整流素子１３としての同期整流トランジスタのオン、オフが制御装置２により制御される。具体的には、該同期整流トランジスタはスイッチングトランジスタ１１のオフ期間においてオンに制御され、スイッチングトランジスタ１１のオン期間においてオフに制御される。
第６実施例を説明する。ＤＣ／ＤＣコンバータ１にてダイオード整流方式が採用される場合の構成を挙げたが、ＤＣ／ＤＣコンバータ１にて同期整流方式が採用されるようにしても良い。この場合、各チャネルの整流素子１３を同期整流トランジスタに置換すれば良く、整流素子１３としての同期整流トランジスタのオン、オフが制御装置２により制御される。具体的には、該同期整流トランジスタはスイッチングトランジスタ１１のオフ期間においてオンに制御され、スイッチングトランジスタ１１のオン期間においてオフに制御される。
【0085】
また、昇圧型ＤＣ／ＤＣコンバータとして構成されたＤＣ／ＤＣコンバータ１を例にとったが、本開示に係る技術は降圧型ＤＣ／ＤＣコンバータ又は昇降圧ＤＣ／ＤＣコンバータにも適用できる。即ち、ＤＣ／ＤＣコンバータ１は降圧型ＤＣ／ＤＣコンバータ又は昇降圧ＤＣ／ＤＣコンバータに変形されても良く、各チャネルの出力段回路１０を降圧用又は昇降圧用に変形すれば足る。
【0086】
例えば、ＤＣ／ＤＣコンバータ１を降圧型ＤＣ／ＤＣコンバータに変形する場合、出力段回路１０［ｉ］は図１３の出力段回路１０ａ［ｉ］に置換される。出力段回路１０ａ［ｉ］は、Ｎチャネル型ＭＯＳＦＥＴにて形成されるスイッチングトランジスタ１１ａ［ｉ］と、コイル１２ａ［ｉ］と、整流素子１３ａ［ｉ］と、を備える。図１３において整流素子１３ａ［ｉ］は整流ダイオードである。スイッチングトランジスタ１１ａ［ｉ］のドレインは入力電圧ＶＩＮが加わる端子に接続される。スイッチングトランジスタ１１ａ［ｉ］のソース及び整流ダイオード１３ａ［ｉ］のカソードはコイル１２ａ［ｉ］の第１端に接続される。コイル１２ａ［ｉ］の第２端は出力端子ＯＵＴに接続される。整流ダイオード１３ａ［ｉ］のアノードはグランドに接続される。周知の電流検出手段を用い、スイッチングトランジスタ１１ａ［ｉ］のオン期間にてスイッチングトランジスタ１１ａ［ｉ］に流れる電流に比例する信号が電流検出端子ＣＳ［ｉ］に加わるようにすれば良い。整流素子１３ａ［ｉ］として同期整流トランジスタが用いられても良い。
【0087】
＜＜第７実施例＞＞
第７実施例を説明する。第７実施例では、他の変形例等を説明する。
第７実施例を説明する。第７実施例では、他の変形例等を説明する。
【0088】
任意の信号又は電圧に関して、上述の主旨を損なわない形で、それらのハイレベルとローレベルの関係は上述したものの逆とされ得る。
【0089】
各実施形態に示されたＦＥＴ（電界効果トランジスタ）のチャネルの種類は例示である。上述の主旨を損なわない形で、任意のＦＥＴのチャネルの種類はＰチャネル型及びＮチャネル型間で変更され得る。
【0090】
不都合が生じない限り、上述の任意のトランジスタは、任意の種類のトランジスタであって良い。例えば、ＭＯＳＦＥＴとして上述された任意のトランジスタを、不都合が生じない限り、接合型ＦＥＴ、ＩＧＢＴ（Insulated Gate Bipolar Transistor）又はバイポーラトランジスタに置き換えることも可能である。任意のトランジスタは第１電極、第２電極及び制御電極を有する。ＦＥＴにおいては、第１及び第２電極の内の一方がドレインで他方がソースであり且つ制御電極がゲートである。ＩＧＢＴにおいては、第１及び第２電極の内の一方がコレクタで他方がエミッタであり且つ制御電極がゲートである。ＩＧＢＴに属さないバイポーラトランジスタにおいては、第１及び第２電極の内の一方がコレクタで他方がエミッタであり且つ制御電極がベースである。
【0091】
本開示の実施形態は、特許請求の範囲に示された技術的思想の範囲内において、適宜、種々の変更が可能である。以上の実施形態は、あくまでも、本開示の実施形態の例であって、本開示ないし各構成要件の用語の意義は、以上の実施形態に記載されたものに制限されるものではない。上述の説明文中に示した具体的な数値は、単なる例示であって、当然の如く、それらを様々な数値に変更することができる。
【0092】
＜＜付記＞＞
上述の実施形態にて具体的構成例が示された本開示について付記を設ける。
上述の実施形態にて具体的構成例が示された本開示について付記を設ける。
【0093】
本開示の一側面に係る制御装置は、各々にスイッチングトランジスタ（１１）、コイル（１２）及び整流素子（１３）を有する出力段回路（１０）を複数チャネル分用いて、入力電圧（ＶＩＮ）から出力電圧（ＶＯＵＴ）を生成するマルチフェーズＤＣ／ＤＣコンバータ（１）の制御装置（２）であって、前記出力電圧に応じた帰還電圧（ＶＦＢ）と基準電圧（ＶＲＥＦ）との誤差信号（ＶＥＲＲ）を生成するよう構成された誤差信号生成回路（２０）と、前記チャネルごとに、前記スイッチングトランジスタのオン期間において前記スイッチングトランジスタに流れる対象電流をＡ／Ｄ変換することにより前記対象電流の検出電流値（ＩＣＳ）を導出するよう構成された電流検出回路（３０）と、前記チャネルごとに、前記誤差信号と前記対象電流に応じた電流対応信号（ＶＣＳ）とに基づいてＰＷＭ信号（ＳＰＷＭ）を生成するよう構成されたＰＷＭ変調回路（４０）と、前記複数チャネルに対応する複数のドライブ回路（５０［１］～５０［ｎ］）と、を備え、各ドライブ回路は、対応するＰＷＭ信号に基づき対応するスイッチングトランジスタを駆動し、前記ＰＷＭ変調回路は、前記複数チャネルに対応する複数の検出電流値（ＩＣＳ［１］～ＩＣＳ［ｎ］）の平均値（ＩＡＶＥ）を導出して前記平均値との差が最も大きな検出電流値に対応するチャネルを対象チャネルとして特定し、前記対象チャネルにおける前記対象電流の値が前記平均値に近づくよう、前記対象チャネルに対応するＰＷＭ信号を生成する構成（第１の構成）である。
【0094】
マルチフェーズＤＣ／ＤＣコンバータにおいて、電流のバランスをとるために、必要な信号処理を全てアナログ領域で行う参考方法も検討される。但し、参考方法では、各種のばらつき要因に起因して、電流のバランス化が理想より乖離することがある。第１構成に係る制御装置では、Ａ／Ｄ変換により対象電流の検出電流値を導出し、得られたデジタル値（検出電流値）を用いて、対象チャネルにおける対象電流の値を平均値に近づける制御を行う。このため、上記ばらつき要因の影響を受け難くなり、理想的に電流のバランスをとることが可能となる。
【0095】
上記第１の構成に係る制御装置において、前記ＰＷＭ変調回路は、前記複数チャネルに対応する複数の変調ブロック（６０［１］～６０［ｎ］）を有し、各変調ブロックは、前記誤差信号に基づく第１比較入力信号（ＶＣＭＰ）と、対応する電流対応信号に基づく第２比較入力信号（ＶＳＬＰ）と、を比較して、比較結果を示す信号（ＲＳＴ）を出力するよう構成されたコンパレータ（６３）と、前記第１比較入力信号又は前記第２比較入力信号に対してオフセット信号を重畳するよう構成された重畳回路（６２）と、を有して、前記コンパレータの出力信号に基づき、対応するＰＷＭ信号を生成し、前記ＰＷＭ変調回路は、前記対象チャネルにおける前記対象電流の値が前記平均値に近づく向きに、前記対象チャネルについての前記オフセット信号を調整する構成（第２の構成）であっても良い。
【0096】
上記第２の構成に係る制御装置において、前記ＰＷＭ変調回路は、前記対象チャネルについての前記検出電流値と前記平均値との差（ＤＩＦＴＧ）が閾値（ＴＨＤＩＦ）以上であるとき、オフセット変更処理を実行し、前記オフセット変更処理において前記対象チャネルにおける前記対象電流の値が前記平均値に近づく向きに、前記対象チャネルについての前記オフセット信号を変更する構成（第３の構成）であっても良い。
【0097】
これにより、良好なる電流バランスを実現することができる。
【0098】
上記第３の構成に係る制御装置において 前記ＰＷＭ変調回路は、前記オフセット変更処理において前記対象チャネルにおける前記対象電流の値が前記平均値に近づく向きに、前記対象チャネルについての前記オフセット信号を所定量（ΔＶ）だけ変更する構成（第４の構成）であっても良い。
【0099】
これにより、良好なる電流バランスを実現することができる。
【0100】
上記第３又は第４の構成に係る制御装置において、前記ＰＷＭ変調回路は、前記対象チャネルについての前記検出電流値と前記平均値との差が前記閾値未満となるまで前記オフセット変更処理を繰り返す構成（第５の構成）であっても良い。
【0101】
これにより、良好なる電流バランスを実現することができる。
【0102】
上記第２～第５の構成の何れかに係る制御装置において、前記ＰＷＭ変調回路は、前記複数チャネルに対応する、互いに位相の異なる複数のセット信号（ＳＥＴ［１］～ＳＥＴ［ｎ］）を出力するよう構成されたセット信号出力回路（７０）を備え、各変調ブロックは、前記コンパレータの出力信号と、対応するセット信号と、に基づき、対応するＰＷＭ信号を生成するよう構成されたロジック回路（６４）を備える構成（第６の構成）であっても良い。
【0103】
上記第１～第６の構成の何れかに係る制御装置において、前記電流検出回路は、前記チャネルごとに、前記電流対応信号をアナログ信号として受け、前記アナログ信号をＡ／Ｄ変換することで前記検出電流値を有するデジタル信号を生成する構成（第７の構成）であっても良い。
【0104】
上記第１～第７の構成の何れかに係る制御装置において、前記チャネルごとに、前記スイッチングトランジスタと前記コイルとの接続ノードから出力端子に向けて前記対象電流に応じた電流が供給され、これによって前記出力端子に前記出力電圧が生じる構成（第８の構成）であっても良い。
【0105】
上記第１～第８の構成の何れかに係る制御装置（２）と、前記複数チャネル分の出力段回路（１０［１］～１０［ｎ］）と、を備え、前記チャネルごとに、前記ＰＷＭ信号に基づき前記スイッチングトランジスタをスイッチングすることで前記スイッチングトランジスタ及び前記コイル間の接続ノードから出力端子に向かう向きに前記対象電流に応じた電流が供給され、これによって前記出力端子に前記出力電圧が生じる構成（第９の構成）であっても良い。
【符号の説明】
【0106】
１ ＤＣ／ＤＣコンバータ
２ 制御装置
１０、１０［１］～１０［ｎ］ 出力段回路
１１、１１［１］～１１［ｎ］ スイッチングトランジスタ
１２、１２［１］～１２［ｎ］ コイル
１３、１３［１］～１３［ｎ］ 整流素子（整流ダイオード）
１４、１４［１］～１４［ｎ］ センス抵抗
１５、１５［１］～１５［ｎ］ ノード
ＯＵＴ 出力端子
ＣＯＵＴ 出力コンデンサ
Ｒ１、Ｒ２ 分圧抵抗
ＬＤ 負荷
２０ エラーアンプ
３０ 電流検出回路
４０ ＰＷＭ変調回路
５０、５０［１］～５０［ｎ］ ドライブ回路
６０、６０［１］～６０［ｎ］ ＰＷＭブロック
６１、６１［１］～６１［ｎ］ スロープ電圧生成回路
６１ａ［ｉ］ ランプ電圧生成回路
６１ｂ［ｉ］ 加算器
６２、６２［１］～６２［ｎ］ オフセット重畳回路
６２ａ［ｉ］、６２ｂ［ｉ］ 加算器
６３、６３［１］～６３［ｎ］ コンパレータ
６４、６４［１］～６４［ｎ］ ロジック回路
７０ セット信号出力回路
８０ 電流バランス回路
８１ 平均値導出部
８２ 対象チャネル特定部
８３ オフセット設定部
ＶＩＮ 入力電圧
ＶＯＵＴ 出力電圧
ＶＦＢ 帰還電圧
ＶＲＥＦ 基準電圧
ＶＥＲＲ 誤差信号
ＶＣＳ、ＶＣＳ［１］～ＶＣＳ［ｎ］ 電流対応信号
ＩＣＳ、ＩＣＳ［１］～ＩＣＳ［ｎ］ 検出電流値
ＤＯ、ＤＯ［１］～ＤＯ［ｎ］ 駆動端子
ＣＳ、ＣＳ［１］～ＣＳ［ｎ］ 電流検出端子
ＦＢ 帰還端子
５００ 半導体装置
１０ａ［ｉ］ 出力段回路
１１ａ［ａ］ スイッチングトランジスタ
１２ａ［ｉ］ コイル
１３ａ［ｉ］ 整流素子（整流ダイオード）
２ 制御装置
１０、１０［１］～１０［ｎ］ 出力段回路
１１、１１［１］～１１［ｎ］ スイッチングトランジスタ
１２、１２［１］～１２［ｎ］ コイル
１３、１３［１］～１３［ｎ］ 整流素子（整流ダイオード）
１４、１４［１］～１４［ｎ］ センス抵抗
１５、１５［１］～１５［ｎ］ ノード
ＯＵＴ 出力端子
ＣＯＵＴ 出力コンデンサ
Ｒ１、Ｒ２ 分圧抵抗
ＬＤ 負荷
２０ エラーアンプ
３０ 電流検出回路
４０ ＰＷＭ変調回路
５０、５０［１］～５０［ｎ］ ドライブ回路
６０、６０［１］～６０［ｎ］ ＰＷＭブロック
６１、６１［１］～６１［ｎ］ スロープ電圧生成回路
６１ａ［ｉ］ ランプ電圧生成回路
６１ｂ［ｉ］ 加算器
６２、６２［１］～６２［ｎ］ オフセット重畳回路
６２ａ［ｉ］、６２ｂ［ｉ］ 加算器
６３、６３［１］～６３［ｎ］ コンパレータ
６４、６４［１］～６４［ｎ］ ロジック回路
７０ セット信号出力回路
８０ 電流バランス回路
８１ 平均値導出部
８２ 対象チャネル特定部
８３ オフセット設定部
ＶＩＮ 入力電圧
ＶＯＵＴ 出力電圧
ＶＦＢ 帰還電圧
ＶＲＥＦ 基準電圧
ＶＥＲＲ 誤差信号
ＶＣＳ、ＶＣＳ［１］～ＶＣＳ［ｎ］ 電流対応信号
ＩＣＳ、ＩＣＳ［１］～ＩＣＳ［ｎ］ 検出電流値
ＤＯ、ＤＯ［１］～ＤＯ［ｎ］ 駆動端子
ＣＳ、ＣＳ［１］～ＣＳ［ｎ］ 電流検出端子
ＦＢ 帰還端子
５００ 半導体装置
１０ａ［ｉ］ 出力段回路
１１ａ［ａ］ スイッチングトランジスタ
１２ａ［ｉ］ コイル
１３ａ［ｉ］ 整流素子（整流ダイオード）
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】