(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2023165406
(43)【公開日】2023-11-15
(54)【発明の名称】半導体素子
(51)【国際特許分類】
H01L 21/768 20060101AFI20231108BHJP
H01L 21/336 20060101ALI20231108BHJP
H10B 12/00 20230101ALI20231108BHJP
H01L 29/423 20060101ALN20231108BHJP
【ＦＩ】
H01L21/90 M
H01L29/78 301G
H01L29/78 301M
H01L21/90 D
H01L21/90 N
H10B12/00 671B
H10B12/00 671C
H10B12/00 681B
H01L29/58 G
【審査請求】未請求
【請求項の数】20
【出願形態】ＯＬ
(21)【出願番号】P 2023072831
(22)【出願日】2023-04-27
(31)【優先権主張番号】10-2022-0054373
(32)【優先日】2022-05-02
(33)【優先権主張国・地域又は機関】KR
(71)【出願人】
【識別番号】390019839
【氏名又は名称】三星電子株式会社
【氏名又は名称原語表記】Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ．
【住所又は居所原語表記】１２９，Ｓａｍｓｕｎｇ－ｒｏ，Ｙｅｏｎｇｔｏｎｇ－ｇｕ，Ｓｕｗｏｎ－ｓｉ，Ｇｙｅｏｎｇｇｉ－ｄｏ，Ｒｅｐｕｂｌｉｃ ｏｆ Ｋｏｒｅａ
(74)【代理人】
【識別番号】100107766
【弁理士】
【氏名又は名称】伊東 忠重
(74)【代理人】
【識別番号】100070150
【弁理士】
【氏名又は名称】伊東 忠彦
(74)【代理人】
【識別番号】100135079
【弁理士】
【氏名又は名称】宮崎 修
(72)【発明者】
【氏名】姜 ▲ゆん▼求
(72)【発明者】
【氏名】呉 相允
(72)【発明者】
【氏名】柳 原錫
(72)【発明者】
【氏名】丁 ▲きょん▼▲こく▼
(72)【発明者】
【氏名】姜 荷▲そる▼
【テーマコード（参考）】
4M104
5F033
5F083
5F140
【Ｆターム（参考）】
4M104AA01
4M104AA02
4M104AA03
4M104AA09
4M104BB01
4M104BB02
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4M104BB21
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4M104CC05
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5F033GG01
5F033HH25
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5F140BJ27
5F140CB04
5F140CC02
5F140CC03
5F140CC08
(57)【要約】
【課題】半導体素子を提供する。
【解決手段】この半導体素子は、活性領域と、上記活性領域の側面上の素子分離領域と、上記活性領域と交差して上記素子分離領域内に延びるゲートトレンチと、上記ゲートトレンチ内のゲート構造物と、上記ゲート構造物の両側の上記活性領域内に配置され、互いに離隔する第１不純物領域及び第２不純物領域と、上記ゲート構造物と交差するライン部分、及び上記ライン部分の下部に配置され、上記第１不純物領域と電気的に連結されるプラグ部分を含むビットライン構造物と、上記プラグ部分の側面上の絶縁性構造物と、を含む。上記絶縁性構造物は、第１物質を含むスペーサーと、上記プラグ部分と上記スペーサーとの間に配置され、上記第１物質と異なる第２物質を含む絶縁性パターンと、上記絶縁性パターンの側面及び底面を覆い、上記第１及び第２物質と異なる第３物質を含む絶縁性ライナーと、を含む。
【選択図】図２ａ
【解決手段】この半導体素子は、活性領域と、上記活性領域の側面上の素子分離領域と、上記活性領域と交差して上記素子分離領域内に延びるゲートトレンチと、上記ゲートトレンチ内のゲート構造物と、上記ゲート構造物の両側の上記活性領域内に配置され、互いに離隔する第１不純物領域及び第２不純物領域と、上記ゲート構造物と交差するライン部分、及び上記ライン部分の下部に配置され、上記第１不純物領域と電気的に連結されるプラグ部分を含むビットライン構造物と、上記プラグ部分の側面上の絶縁性構造物と、を含む。上記絶縁性構造物は、第１物質を含むスペーサーと、上記プラグ部分と上記スペーサーとの間に配置され、上記第１物質と異なる第２物質を含む絶縁性パターンと、上記絶縁性パターンの側面及び底面を覆い、上記第１及び第２物質と異なる第３物質を含む絶縁性ライナーと、を含む。
【選択図】図２ａ
【特許請求の範囲】
【請求項1】
活性領域と、
前記活性領域の側面上の素子分離領域と、
前記活性領域と交差して前記素子分離領域内に延びるゲートトレンチと、
前記ゲートトレンチ内のゲート構造物と、
前記ゲート構造物の両側の前記活性領域内に配置され、互いに離隔する第１不純物領域及び第２不純物領域と、
前記ゲート構造物と交差するライン部分、及び前記ライン部分の下部に配置され、前記第１不純物領域と電気的に連結されるプラグ部分を含むビットライン構造物と、
前記プラグ部分の側面上の絶縁性構造物と、を含み、
前記絶縁性構造物は、
第１物質を含むスペーサーと、
前記プラグ部分と前記スペーサーとの間に配置され、前記第１物質と異なる第２物質を含む絶縁性パターンと、
前記絶縁性パターンの側面及び底面を覆い、前記第１及び第２物質と異なる第３物質を含む絶縁性ライナーと、を含む、半導体素子。
前記活性領域の側面上の素子分離領域と、
前記活性領域と交差して前記素子分離領域内に延びるゲートトレンチと、
前記ゲートトレンチ内のゲート構造物と、
前記ゲート構造物の両側の前記活性領域内に配置され、互いに離隔する第１不純物領域及び第２不純物領域と、
前記ゲート構造物と交差するライン部分、及び前記ライン部分の下部に配置され、前記第１不純物領域と電気的に連結されるプラグ部分を含むビットライン構造物と、
前記プラグ部分の側面上の絶縁性構造物と、を含み、
前記絶縁性構造物は、
第１物質を含むスペーサーと、
前記プラグ部分と前記スペーサーとの間に配置され、前記第１物質と異なる第２物質を含む絶縁性パターンと、
前記絶縁性パターンの側面及び底面を覆い、前記第１及び第２物質と異なる第３物質を含む絶縁性ライナーと、を含む、半導体素子。
【請求項2】
前記第１物質はＳｉＣＮであり、
前記第２物質はシリコン窒化物であり、
前記第３物質はシリコン酸化物である、請求項１に記載の半導体素子。
前記第２物質はシリコン窒化物であり、
前記第３物質はシリコン酸化物である、請求項１に記載の半導体素子。
【請求項3】
前記スペーサーは、前記第１物質を含む第１物質層と、前記第２物質を含む第２物質層と、を含み、
前記第２物質層は、前記第１物質層と前記絶縁性ライナーとの間に配置される、請求項１に記載の半導体素子。
前記第２物質層は、前記第１物質層と前記絶縁性ライナーとの間に配置される、請求項１に記載の半導体素子。
【請求項4】
前記スペーサーの両側面の間の距離は３Å～１０Åの範囲である、請求項１に記載の半導体素子。
【請求項5】
前記スペーサーの両側面の間の距離は、前記絶縁性パターンの幅より小さい、請求項１に記載の半導体素子。
【請求項6】
前記第１不純物領域の上部面は、前記第２不純物領域の上部面より低いレベルに位置し、
前記絶縁性構造物の少なくとも一部は、前記第２不純物領域と前記プラグ部分との間に配置される、請求項１に記載の半導体素子。
前記絶縁性構造物の少なくとも一部は、前記第２不純物領域と前記プラグ部分との間に配置される、請求項１に記載の半導体素子。
【請求項7】
前記第２不純物領域上で前記第２不純物領域と接触するパッドパターンと、
前記パッドパターンの側面の一部と接触する絶縁性障壁パターンと、をさらに含み、
前記パッドパターンは、前記絶縁性障壁パターンと接触する第１側面、及び前記スペーサーと接触する第２側面を含む、請求項１に記載の半導体素子。
前記パッドパターンの側面の一部と接触する絶縁性障壁パターンと、をさらに含み、
前記パッドパターンは、前記絶縁性障壁パターンと接触する第１側面、及び前記スペーサーと接触する第２側面を含む、請求項１に記載の半導体素子。
【請求項8】
前記パッドパターンはドープポリシリコンを含む、請求項７に記載の半導体素子。
【請求項9】
バッファー構造物（ｂｕｆｆｅｒ ｓｔｒｕｃｔｕｒｅ）をさらに含み、
前記バッファー構造物の少なくとも一部は、前記絶縁性障壁パターンとライン部分との間に配置され、
前記バッファー構造物は、第１バッファー層、及び前記第１バッファー層上の第２バッファー層を含み、
前記第１バッファー層の物質と前記第２バッファー層の物質は互いに異なる、請求項７に記載の半導体素子。
前記バッファー構造物の少なくとも一部は、前記絶縁性障壁パターンとライン部分との間に配置され、
前記バッファー構造物は、第１バッファー層、及び前記第１バッファー層上の第２バッファー層を含み、
前記第１バッファー層の物質と前記第２バッファー層の物質は互いに異なる、請求項７に記載の半導体素子。
【請求項10】
前記バッファー構造物は、前記第２バッファー層上の第３バッファー層をさらに含み、
前記第３バッファー層の物質は前記第２バッファー層の前記物質と異なる、請求項９に記載の半導体素子。
前記第３バッファー層の物質は前記第２バッファー層の前記物質と異なる、請求項９に記載の半導体素子。
【請求項11】
前記バッファー構造物は、前記第３バッファー層上の第４バッファー層をさらに含み、
前記第４バッファー層は前記ライン部分の下部面と接触する、請求項１０に記載の半導体素子。
前記第４バッファー層は前記ライン部分の下部面と接触する、請求項１０に記載の半導体素子。
【請求項12】
前記第４バッファー層はポリシリコン層である、請求項１１に記載の半導体素子。
【請求項13】
前記パッドパターン上のコンタクト構造物をさらに含み、
前記コンタクト構造物は、前記絶縁性構造物及び前記パッドパターンと接触し、
前記絶縁性構造物の前記スペーサーは前記コンタクト構造物と接触する、請求項７に記載の半導体素子。
前記コンタクト構造物は、前記絶縁性構造物及び前記パッドパターンと接触し、
前記絶縁性構造物の前記スペーサーは前記コンタクト構造物と接触する、請求項７に記載の半導体素子。
【請求項14】
活性領域と、
前記活性領域の側面上の素子分離領域と、
前記活性領域と交差して前記素子分離領域内に延びるゲートトレンチと、
前記ゲートトレンチ内のゲート構造物と、
前記ゲート構造物の両側の前記活性領域内に配置され、互いに離隔する第１不純物領域及び第２不純物領域と、
前記ゲート構造物と交差するライン部分、及び前記ライン部分の下部に配置され、前記第１不純物領域と電気的に連結されるプラグ部分を含むビットライン構造物と、
前記プラグ部分の第１側面上の第１絶縁性構造物と、
前記プラグ部分の第２側面上に配置され、前記ライン部分と垂直に重なる第２絶縁性構造物と、を含み、
前記プラグ部分の前記第１側面は前記ライン部分の側面と整列され、
前記プラグ部分の前記第２側面は前記ライン部分の下部面と垂直に重なり、
前記第１絶縁性構造物の少なくとも一部は、前記プラグ部分と前記第２不純物領域との間に配置され、
前記第１絶縁性構造物は、第１スペーサー、及び前記第１スペーサーと前記プラグ部分の前記第１側面との間に配置される絶縁性パターンを含み、
前記第２絶縁性構造物は、第２スペーサー、及び前記第２スペーサーと前記プラグ部分の前記第２側面との間に配置される第３スペーサーを含み、
それぞれの前記第１及び第２スペーサーはＳｉＣＮ物質を含み、
前記絶縁性パターンはＳｉＣＮ物質と異なる物質を含む、半導体素子。
前記活性領域の側面上の素子分離領域と、
前記活性領域と交差して前記素子分離領域内に延びるゲートトレンチと、
前記ゲートトレンチ内のゲート構造物と、
前記ゲート構造物の両側の前記活性領域内に配置され、互いに離隔する第１不純物領域及び第２不純物領域と、
前記ゲート構造物と交差するライン部分、及び前記ライン部分の下部に配置され、前記第１不純物領域と電気的に連結されるプラグ部分を含むビットライン構造物と、
前記プラグ部分の第１側面上の第１絶縁性構造物と、
前記プラグ部分の第２側面上に配置され、前記ライン部分と垂直に重なる第２絶縁性構造物と、を含み、
前記プラグ部分の前記第１側面は前記ライン部分の側面と整列され、
前記プラグ部分の前記第２側面は前記ライン部分の下部面と垂直に重なり、
前記第１絶縁性構造物の少なくとも一部は、前記プラグ部分と前記第２不純物領域との間に配置され、
前記第１絶縁性構造物は、第１スペーサー、及び前記第１スペーサーと前記プラグ部分の前記第１側面との間に配置される絶縁性パターンを含み、
前記第２絶縁性構造物は、第２スペーサー、及び前記第２スペーサーと前記プラグ部分の前記第２側面との間に配置される第３スペーサーを含み、
それぞれの前記第１及び第２スペーサーはＳｉＣＮ物質を含み、
前記絶縁性パターンはＳｉＣＮ物質と異なる物質を含む、半導体素子。
【請求項15】
前記第２不純物領域上で前記第２不純物領域と接触するパッドパターンと、
前記パッドパターンの側面の一部と接触する絶縁性障壁パターンと、
前記絶縁性障壁パターン上のバッファー構造物と、をさらに含み、
前記第１絶縁性構造物は、前記絶縁性パターンの側面及び底面を覆う絶縁性ライナーをさらに含み、
前記絶縁性障壁パターンの少なくとも一部は前記ライン部分と垂直に重なり、
前記バッファー構造物は、前記絶縁性障壁パターンの上部面及び前記ライン部分の下部面と接触し、
前記パッドパターンは、前記絶縁性障壁パターンと接触する第１側面、及び前記第１スペーサーと接触する第２側面を含み、
前記絶縁性パターンはシリコン窒化物を含み、
前記絶縁性ライナーはシリコン酸化物を含む、請求項１４に記載の半導体素子。
前記パッドパターンの側面の一部と接触する絶縁性障壁パターンと、
前記絶縁性障壁パターン上のバッファー構造物と、をさらに含み、
前記第１絶縁性構造物は、前記絶縁性パターンの側面及び底面を覆う絶縁性ライナーをさらに含み、
前記絶縁性障壁パターンの少なくとも一部は前記ライン部分と垂直に重なり、
前記バッファー構造物は、前記絶縁性障壁パターンの上部面及び前記ライン部分の下部面と接触し、
前記パッドパターンは、前記絶縁性障壁パターンと接触する第１側面、及び前記第１スペーサーと接触する第２側面を含み、
前記絶縁性パターンはシリコン窒化物を含み、
前記絶縁性ライナーはシリコン酸化物を含む、請求項１４に記載の半導体素子。
【請求項16】
前記ライン部分の下で、前記第２スペーサーは、前記絶縁性障壁パターン及び前記バッファー構造物と接触する、請求項１５に記載の半導体素子。
【請求項17】
前記バッファー構造物は、第１バッファー層、及び前記第１バッファー層上の第２バッファー層を含み、
前記第１バッファー層はシリコン酸化物を含み、
前記第２バッファー層はシリコン窒化物を含み、
前記ライン部分の下で、前記第２スペーサーは、少なくとも前記バッファー構造物の前記第１及び第２バッファー層と接触する、請求項１５に記載の半導体素子。
前記第１バッファー層はシリコン酸化物を含み、
前記第２バッファー層はシリコン窒化物を含み、
前記ライン部分の下で、前記第２スペーサーは、少なくとも前記バッファー構造物の前記第１及び第２バッファー層と接触する、請求項１５に記載の半導体素子。
【請求項18】
前記第３スペーサーはエアギャップを含む、請求項１５に記載の半導体素子。
【請求項19】
互いに対向する第１側及び第２側を有する絶縁性構造物と、
前記絶縁性構造物の前記第１側に配置される第１導電性領域と、
前記絶縁性構造物の前記第２側に配置される第２導電性領域と、を含み、
前記絶縁性構造物は、
前記第２導電性領域と接触し、第１物質を含むスペーサーと、
前記第１導電性領域と前記スペーサーとの間に配置され、前記第１物質と異なる第２物質を含む絶縁性パターンと、
前記絶縁性パターンの側面及び底面を覆い、前記第１及び第２物質と異なる第３物質を含む絶縁性ライナーと、を含む、半導体素子。
前記絶縁性構造物の前記第１側に配置される第１導電性領域と、
前記絶縁性構造物の前記第２側に配置される第２導電性領域と、を含み、
前記絶縁性構造物は、
前記第２導電性領域と接触し、第１物質を含むスペーサーと、
前記第１導電性領域と前記スペーサーとの間に配置され、前記第１物質と異なる第２物質を含む絶縁性パターンと、
前記絶縁性パターンの側面及び底面を覆い、前記第１及び第２物質と異なる第３物質を含む絶縁性ライナーと、を含む、半導体素子。
【請求項20】
前記絶縁性ライナーの下端は、前記スペーサーの下端より低いレベルに配置され、
前記絶縁性パターンと前記第１導電性領域との間に位置する前記絶縁性ライナーの部分は前記第１導電性領域と接触し、
前記スペーサーの両側面の間の距離は、前記絶縁性パターンの幅より小さく、
前記第１物質はＳｉＣＮであり、
前記第２物質はシリコン窒化物であり、
前記第３物質はシリコン酸化物である、請求項１９に記載の半導体素子。
前記絶縁性パターンと前記第１導電性領域との間に位置する前記絶縁性ライナーの部分は前記第１導電性領域と接触し、
前記スペーサーの両側面の間の距離は、前記絶縁性パターンの幅より小さく、
前記第１物質はＳｉＣＮであり、
前記第２物質はシリコン窒化物であり、
前記第３物質はシリコン酸化物である、請求項１９に記載の半導体素子。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体素子及びその製造方法に関する。
【背景技術】
【0002】
半導体素子を構成する要素（素子）のサイズを縮小し、性能を改善するための研究が進んでいる。半導体素子を構成する要素のサイズ縮小により、互いに隣接した導電性領域の間で不良が発生している。
【発明の概要】
【発明が解決しようとする課題】
【0003】
本発明の技術的思想によって達成しようとする技術的課題の１つは、信頼性を有する半導体素子を提供することにある。
【課題を解決するための手段】
【0004】
本発明の技術的思想の一実施形態による半導体素子を提供する。この半導体素子は、活性領域と、上記活性領域の側面上の素子分離領域と、上記活性領域と交差して上記素子分離領域内に延びるゲートトレンチと、上記ゲートトレンチ内のゲート構造物と、上記ゲート構造物の両側の上記活性領域内に配置され、互いに離隔する第１不純物領域及び第２不純物領域と、上記ゲート構造物と交差するライン部分、及び上記ライン部分の下部に配置され、上記第１不純物領域と電気的に連結されるプラグ部分を含むビットライン構造物と、上記プラグ部分の側面上の絶縁性構造物と、を含む。上記絶縁性構造物は、第１物質を含むスペーサーと、上記プラグ部分と上記スペーサーとの間に配置され、上記第１物質と異なる第２物質を含む絶縁性パターンと、上記絶縁性パターンの側面及び底面を覆い、上記第１及び第２物質と異なる第３物質を含む絶縁性ライナーと、を含む。
【0005】
本発明の技術的思想の一実施形態による半導体素子を提供する。この半導体素子は、活性領域と、上記活性領域の側面上の素子分離領域と、上記活性領域と交差して上記素子分離領域内に延びるゲートトレンチと、上記ゲートトレンチ内のゲート構造物と、上記ゲート構造物の両側の上記活性領域内に配置され、互いに離隔する第１不純物領域及び第２不純物領域と、上記ゲート構造物と交差するライン部分、及び上記ライン部分の下部に配置され、上記第１不純物領域と電気的に連結されるプラグ部分を含むビットライン構造物と、上記プラグ部分の第１側面上の第１絶縁性構造物と、上記プラグ部分の第２側面上に配置され、上記ライン部分と垂直に重なる第２絶縁性構造物と、を含み、上記プラグ部分の上記第１側面は上記ライン部分の側面と整列され、上記プラグ部分の上記第２側面は上記ライン部分の下部面と垂直に重なり、上記第１絶縁性構造物の少なくとも一部は、上記プラグ部分と上記第２不純物領域との間に配置され、上記第１絶縁性構造物は、第１スペーサー、及び上記第１スペーサーと上記プラグ部分の上記第１側面との間に配置される絶縁性パターンを含み、上記第２絶縁性構造物は、第２スペーサー、及び上記第２スペーサーと上記プラグ部分の上記第２側面との間に配置される第３スペーサーを含み、それぞれの上記第１及び第２スペーサーはＳｉＣＮ物質を含み、上記絶縁性パターンはＳｉＣＮ物質と異なる物質を含む。
【0006】
本発明の技術的思想の一実施形態による半導体素子を提供する。この半導体素子は、互いに対向する第１側及び第２側を有する絶縁性構造物と、上記絶縁性構造物の上記第１側に配置される第１導電性領域と、上記絶縁性構造物の上記第２側に配置される第２導電性領域と、を含む。上記絶縁性構造物は、上記第２導電性領域と接触し、第１物質を含むスペーサーと、上記第１導電性領域と上記スペーサーとの間に配置され、上記第１物質と異なる第２物質を含む絶縁性パターンと、上記絶縁性パターンの側面及び底面を覆い、上記第１及び第２物質と異なる第３物質を含む絶縁性ライナーと、を含む。
【発明の効果】
【0007】
実施形態によると、互いに隣接した導電性領域の間に、信頼性を有し、且つ安定な絶縁性構造物を配置することで、信頼性を有する半導体素子を提供することができる。例えば、パッドパターンとビットライン構造物のプラグ部分との間、及び／または不純物領域とビットライン構造物のプラグ部分との間に安定な絶縁性構造物を配置することができる。かかる絶縁性構造物は、第１物質を含むスペーサーと、上記プラグ部分と上記スペーサーとの間に配置され、上記第１物質と異なる第２物質を含む絶縁性パターンと、上記絶縁性パターンの側面及び底面を覆い、上記第１及び第２物質と異なる第３物質を含む絶縁性ライナーと、を含むことができる。ここで、上記第１物質はＳｉＣＮであり、上記第２物質はシリコン窒化物であり、上記第３物質はシリコン酸化物であることができる。
【0008】
実施形態によると、シリコン酸化物で形成される層と接触する絶縁層を、ＨＣＤ（Ｈｅｘａ－ＣｈｌｏｒｏＤｉ－ｓｉｌａｎｅ、Ｓｉ２Ｃｌ６）前駆体（ｐｒｅｃｕｓｏｒ）を用いて形成できるＳｉＣＮ絶縁層で形成し、ＳｉＣＮ絶縁層と接触する上記シリコン酸化物を除去する方法を提供することができる。このような方法を用いて半導体素子を製造することで、信頼性を有する半導体素子を提供することができる。
【0009】
本発明の多様で且つ有益な利点と効果は上述の内容に限定されず、本発明の具体的な実施形態を説明する過程でより容易に理解されることができる。
【図面の簡単な説明】
【0010】
【図1】本発明の一実施形態による半導体素子を概念的に示した図である。
【図2a】本発明の一実施形態による半導体素子を概念的に示した図である。
【図2b】本発明の一実施形態による半導体素子を概念的に示した図である。
【図3】本発明の一実施形態による半導体素子の変形例を概念的に示した断面図である。
【図4a】本発明の一実施形態による半導体素子の変形例を概念的に示した断面図である。
【図4b】本発明の一実施形態による半導体素子の変形例を概念的に示した断面図である。
【図5a】本発明の一実施形態による半導体素子の変形例を概念的に示した断面図である。
【図5b】本発明の一実施形態による半導体素子の変形例を概念的に示した断面図である。
【図6】本発明の一実施形態による半導体素子の変形例を概念的に示した上面図である。
【図7】本発明の変形実施形態による半導体素子を概念的に示した断面図である。
【図8】本発明の一実施形態による半導体素子の絶縁層を説明するための図である。
【図9】本発明の一実施形態による半導体素子の形成方法の例示的な例を示した断面図である。
【図10】本発明の一実施形態による半導体素子の形成方法の例示的な例を示した断面図である。
【図11】本発明の一実施形態による半導体素子の形成方法を説明するためのガスパルシングダイヤグラムである。
【図12】本発明の一実施形態による半導体素子の形成方法の例示的な例を示した断面図である。
【図13】本発明の一実施形態による半導体素子の形成方法の例示的な例を示した断面図である。
【図14】本発明の一実施形態による半導体素子の形成方法の例示的な例を示した断面図である。
【図15】本発明の一実施形態による半導体素子の形成方法の例示的な例を示した断面図である。
【図16】本発明の一実施形態による半導体素子の形成方法の例示的な例を示した断面図である。
【図17】本発明の一実施形態による半導体素子の形成方法の例示的な例を示した断面図である。
【発明を実施するための形態】
【0011】
以下において、「上部」、「中間」、及び「下部」などのような用語は、他の用語、例えば、「第１」、「第２」、及び「第３」などの用語で代替され、明細書の構成要素を説明するために用いられることもできる。「第１」、「第２」、及び「第３」などの用語が様々な構成要素を説明するのに用いられることができるが、上記構成要素は上記用語により限定されるものではなく、「第１構成要素」は「第２構成要素」と命名されることができる。
【0012】
図１、図２ａ、及び図２ｂを参照して、本発明の一実施形態による半導体素子を説明する。図１、図２ａ、及び図２ｂにおいて、図１は本発明の一実施形態による半導体素子を概念的に示した上面図であり、図２ａは図１のＩ－Ｉ’線に沿って切り取った領域を示した断面図であり、図２ｂは図１のＩＩ－ＩＩ’線に沿って切り取った領域を示した断面図である。
【0013】
図１、図２ａ、及び図２ｂを参照すると、一実施形態による半導体素子１は、基板３と、上記基板３上の活性領域６ａと、上記活性領域６ａの側面上の素子分離領域６ｓと、上記活性領域６ａと交差して上記素子分離領域６ｓ内に延びるゲートトレンチ１２と、上記ゲートトレンチ１２内のゲート構造物ＧＳと、上記ゲート構造物ＧＳの両側の上記活性領域６ａ内に配置され、互いに離隔する第１不純物領域９ａ及び第２不純物領域９ｂと、上記ゲート構造物ＧＳと交差するライン部分６１、及び上記ライン部分６１の下部に配置され、上記第１不純物領域９ａと電気的に連結されるプラグ部分５３ｐを含むビットライン構造物ＢＳと、上記プラグ部分５３ｐの側面上の絶縁性構造物ＩＳと、を含むことができる。
【0014】
上記基板３は半導体基板とすることができる。例えば、上記基板３は、ＩＶ族半導体、ＩＩＩ－Ｖ族化合物半導体、またはＩＩ－ＶＩ族化合物半導体を含むことができる。例えば、ＩＶ族半導体は、シリコン、ゲルマニウム、またはシリコン－ゲルマニウムを含むことができる。例えば、上記基板３は、シリコン物質、例えば、単結晶シリコン物質を含むことができる。上記基板３は、シリコン基板、シリコン－オン－インシュレーター（ｓｉｌｉｃｏｎ ｏｎ ｉｎｓｕｌａｔｏｒ、ＳＯＩ）基板、ゲルマニウム基板、ゲルマニウム－オン－インシュレーター（ｇｅｒｍａｎｉｕｍ ｏｎ ｉｎｓｕｌａｔｏｒ、ＧＯＩ）基板、シリコン－ゲルマニウム基板、またはエピタキシャル層を含む基板とすることができる。上記基板３は、１つ以上の半導体層または１つ以上の半導体構造物を含むことができる。
【0015】
上記素子分離領域６ｓはトレンチ素子分離層とすることができる。上記素子分離領域６ｓは、上記基板３上に配置され、上記活性領域６ａを限定することができる。上記素子分離領域６ｓは、シリコン酸化物及び／またはシリコン窒化物などのような絶縁性物質を含むことができる。
【0016】
上記ゲート構造物ＧＳは第１方向（Ｘ）に延びるライン状であり、上記活性領域６ａは斜線方向（Ｄ）に延びるバー状であることができる。上記斜線方向（Ｄ）は、上記第１方向（Ｘ）と鈍角または鋭角を成しながら交差する方向であることができる。上記ビットライン構造物ＢＳの上記ライン部分６１は、上記第１方向（Ｘ）に垂直な第２方向（Ｙ）に延びるライン状であることができる。
【0017】
上記活性領域６ａの複数個が配置されることができる。上面図において、上記活性領域６ａのそれぞれは孤立した形状であり、上記斜線方向（Ｄ）に沿って延びるバー状であることができる。上面図において、上記素子分離領域６ｓは上記活性領域６ａの側面を取り囲むことができる。上記ゲート構造物ＧＳの複数個が配置されることができる。上記ビットライン構造物ＢＳの複数個が配置されることができる。上記複数個の活性領域６ａのうち１つの活性領域６ａは、上記複数個のゲート構造物ＧＳのうち互いに隣接した一対のゲート構造物ＧＳと交差することができ、上記複数個のビットライン構造物ＢＳのうち１つのビットライン構造物と交差することができる。
【0018】
以下で、１つの活性領域６ａ、１つのゲート構造物ＧＳ、及び１つのビットライン構造物ＢＳを中心に説明する。
【0019】
上記ゲート構造物ＧＳは、上記ゲートトレンチ１２の内壁を覆うゲート誘電体層１４と、上記ゲート誘電体層１４上で上記ゲートトレンチ１２を部分的に満たすゲート電極１６と、上記ゲート電極１６上で上記ゲートトレンチ１２の残りの部分を満たすゲートキャッピング層１８と、を含むことができる。
【0020】
上記ゲート誘電体層１４は、シリコン酸化物及び高誘電体（ｈｉｇｈ－ｋ ｄｉｅｌｅｃｔｒｉｃ）の少なくとも１つを含むことができる。上記高誘電体（ｈｉｇｈ－ｋ ｄｉｅｌｅｃｔｒｉｃ）は、シリコン酸化物の誘電定数より高い誘電定数を有することができる。上記ゲート電極１６は、ドープポリシリコン（ｄｏｐｅｄ ｐｏｌｙｓｉｌｉｃｏｎ）、金属、導電性金属窒化物、金属－半導体化合物、導電性金属酸化物、グラフェン（ｇｒａｐｈｅｎｅ）、カーボンナノチューブ（ｃａｒｂｏｎ ｎａｎｏｔｕｂｅ）、またはこれらの組み合わせを含むことができる。例えば、上記ゲート電極１６は、ドープポリシリコン、Ａｌ、Ｃｕ、Ｔｉ、Ｔａ、Ｒｕ、Ｗ、Ｍｏ、Ｐｔ、Ｎｉ、Ｃｏ、ＴｉＮ、ＴａＮ、ＷＮ、ＮｂＮ、ＴｉＡｌ、ＴｉＡｌＮ、ＴｉＳｉ、ＴｉＳｉＮ、ＴａＳｉ、ＴａＳｉＮ、ＲｕＴｉＮ、ＮｉＳｉ、ＣｏＳｉ、ＩｒＯｘ、ＲｕＯｘ、グラフェン（ｇｒａｐｈｅｎｅ）、カーボンナノチューブ（ｃａｒｂｏｎ ｎａｎｏｔｕｂｅ）、またはこれらの組み合わせからなることができるが、これに限定されるものではない。上記ゲート電極１６は、前述の物質の単一層または多重層を含むことができる。上記ゲートキャッピング層１８は、絶縁性物質、例えば、シリコン窒化物を含むことができる。
【0021】
上記活性領域６ａ内の上記第１及び第２不純物領域９ａ、９ｂは、上記ゲート構造物ＧＳにより互いに離隔することができる。上記第１及び第２不純物領域９ａ、９ｂ並びに上記ゲート構造物ＧＳは、トランジスターＴＲを構成することができる。上記第１及び第２不純物領域９ａ、９ｂは、上記トランジスターＴＲの第１及び第２ソース／ドレイン領域とすることができる。上記第１及び第２不純物領域９ａ、９ｂの間の上記活性領域６ａは、上記トランジスターＴＲのチャンネル領域とすることができる。
【0022】
上記半導体素子１は、上記第２不純物領域９ｂ上で上記第２不純物領域９ｂと電気的に連結されるパッドパターン２１をさらに含むことができる。上記活性領域６ａは単結晶シリコンであり、上記パッドパターン２１はポリシリコンであることができる。上記パッドパターン２１は、ドープポリシリコン、例えば、Ｎ型の導電型を有するドープポリシリコンであることができる。例えば、上記パッドパターン２１は、ＰまたはＡｓなどのような不純物元素がドープされたポリシリコンであることができる。
【0023】
上記半導体素子１は、絶縁性障壁パターン２４をさらに含むことができる。上記絶縁性障壁パターン２４は、上記パッドパターン２１の側面の一部と接触して上記パッドパターン２１を貫通することができる。上記絶縁性障壁パターン２４の下部面は、上記パッドパターン２１の下部面より低いレベルに位置することができる。上記絶縁性障壁パターン２４の上部面は、上記パッドパターン２１の上部面と共面を成すことができる。上記絶縁性障壁パターン２４は、シリコン窒化物などのような絶縁性物質を含むことができる。上記絶縁性障壁パターン２４は、シリコン窒化物層で形成されることができる。上記絶縁性障壁パターン２４の少なくとも一部は、上記ライン部分６１と垂直に重なることができる。
【0024】
上記半導体素子１は、上記絶縁性障壁パターン２４上のバッファー構造物３５をさらに含むことができる。
【0025】
上記バッファー構造物３５は、上記ライン部分６１と上記絶縁性障壁パターン２４との間に配置されることができる。例えば、上記バッファー構造物３５は、上記絶縁性障壁パターン２４の上部面及び上記ライン部分６１の下部面と接触することができる。例えば、上記バッファー構造物３５の一部は、上記ライン部分６１と垂直に重なる部分から、上記ライン部分６１と重ならない領域上に延びることができる。
【0026】
上記バッファー構造物３５は、順に積層された複数のバッファー層を含むことができる。例えば、上記バッファー構造物３５は、順に積層された第１バッファー層２７、第２バッファー層２９、第３バッファー層３１、及び第４バッファー層３３を含むことができる。例えば、上記第１バッファー層２７、上記第２バッファー層２９、上記第３バッファー層３１、及び上記第４バッファー層３３は、上記絶縁性障壁パターン２４上に順に積層されることができる。
【0027】
上記第２バッファー層２９及び上記第４バッファー層３３のそれぞれの厚さは、上記第１バッファー層２７及び上記第３バッファー層３１のそれぞれの厚さより大きくすることができる。
【0028】
上記第２バッファー層２９は、上記第１バッファー層２７及び上記第３バッファー層３１とエッチング選択性を有する物質で形成されることができる。上記第４バッファー層３３は、上記第１～第３バッファー層２７、２９、３１とエッチング選択性を有する物質で形成されることができる。上記第１バッファー層２７は、シリコン酸化物層またはシリコン酸化物系の絶縁性物質層とすることができる。上記第２バッファー層２９は、シリコン窒化物層またはシリコン窒化物系の絶縁性物質層とすることができる。上記第３バッファー層３１は、シリコン酸化物層またはシリコン酸化物系の絶縁性物質層とすることができる。上記第４バッファー層３３は導電性層とすることができる。例えば、上記第４バッファー層３３は、ドープシリコン層またはこれに代替可能な導電性物質層で形成されることができる。上記第４バッファー層３３は、Ｎ型の導電型を有するドープポリシリコン層で形成されることができる。
【0029】
上記バッファー構造物３５の上記第１バッファー層２７は、上記ライン部分６１と垂直に重なる部分から、上記ライン部分６１と重ならない領域上に延びることができる。上記第１バッファー層２７の少なくとも一部は、上記バッファー構造物３５の上記第２～第４バッファー層２９、３１、３３と垂直に重ならないことができる。
【0030】
上記バッファー構造物３５の下部面、例えば、上記第１バッファー層２７の下部面は、上記絶縁性障壁パターン２４の上部面と接触することができる。
【0031】
上記絶縁性構造物ＩＳは、上記プラグ部分５３ｐの第１側面５３ｓ１上の第１絶縁性構造物ＩＳａと、上記プラグ部分５３ｐの第２側面５３ｓ２上の第２絶縁性構造物ＩＳｂと、を含むことができる。
【0032】
上記プラグ部分５３ｐの上記第１側面５３ｓ１は、上記ライン部分６１の側面と整列されることができる。上記プラグ部分５３ｐの上記第２側面５３ｓ２は、上記ライン部分６１と垂直に重なることができる。上記プラグ部分５３ｐの上記第１側面５３ｓ１は上記第１方向（Ｘ）に位置する側面であり、上記プラグ部分５３ｐの上記第２側面５３ｓ２は上記第２方向（Ｙ）に位置する側面とすることができる。
【0033】
上記絶縁性構造物ＩＳは、上記プラグ部分５３ｐの上記第１側面５３ｓ１上の第１絶縁性構造物ＩＳａと、上記プラグ部分５３ｐの上記第２側面５３ｓ２上の第２絶縁性構造物ＩＳｂと、を含むことができる。
【0034】
上記第１絶縁性構造物ＩＳａは、上記プラグ部分５３ｐの上記第１側面５３ｓ１と上記パッドパターン２１との間に配置される部分、及び上記プラグ部分５３ｐの上記第１側面５３ｓ１と上記第２不純物領域９ｂとの間に配置される部分を含むことができる。例えば、上記第１不純物領域９ａの上部面は上記第２不純物領域９ｂの上部面より低いレベルに配置されることができ、上記第１絶縁性構造物ＩＳａの少なくとも一部は、上記第２不純物領域９ｂと上記プラグ部分５３ｐとの間に配置されることができる。
【0035】
上記第１絶縁性構造物ＩＳａにおいて、上記プラグ部分５３ｐの上記第１側面５３ｓ１と上記第２不純物領域９ｂとの間に配置される部分は、上記素子分離領域６ｓ内に延びることができ、上記素子分離領域６ｓと接触することができる。
【0036】
上記第１絶縁性構造物ＩＳａは、上記プラグ部分５３ｐから離隔し、第１物質を含む第１スペーサーＳＰ１と、上記プラグ部分５３ｐと上記第１スペーサーＳＰ１との間に配置され、上記第１物質と異なる第２物質を含む絶縁性パターン７６と、上記絶縁性パターン７６の側面及び底面を覆い、上記第１及び第２物質と異なる第３物質を含む絶縁性ライナー７３と、を含むことができる。
【0037】
上記絶縁性ライナー７３の下端は、上記第１スペーサーＳＰ１の下端より低いレベルに配置されることができる。上記第１スペーサーＳＰ１は、単一層または多重層とすることができる。
【0038】
上記第１物質はＳｉＣＮであることができる。上記第２物質はシリコン窒化物であることができる。上記第３物質はシリコン酸化物であることができる。
【0039】
上記第１物質のＳｉＣＮは、ＨＣＤ（Ｈｅｘａ－ＣｈｌｏｒｏＤｉ－ｓｉｌａｎｅ、Ｓｉ２Ｃｌ６）前駆体（ｐｒｅｃｕｓｏｒ）を用いて形成された物質とすることができる。例えば、上記ＳｉＣＮにおいて、「Ｓｉ」元素はＨＣＤ（Ｈｅｘａ－ＣｈｌｏｒｏＤｉ－ｓｉｌａｎｅ、Ｓｉ２Ｃｌ６）のようなＳｉソースガスのシリコン（Ｓｉ）であり、「Ｃ」元素はＣ２Ｈ４、Ｃ３Ｈ６、Ｃ２Ｈ２などのような炭素ソースガスの炭素（Ｃ）であり、「Ｎ」元素はＮＨ３などのようなＮソースガスの窒素（Ｎ）であることができる。
【0040】
上記第２物質のＳｉＮは、ＨＣＤ（Ｈｅｘａ－ＣｈｌｏｒｏＤｉ－ｓｉｌａｎｅ、Ｓｉ２Ｃｌ６）、ＤＣＳ（Ｄｉ－ＣｈｌｏｒｏＳｉｌａｎｅ、ＳｉＨ２Ｃｌ２）、ＳｉＨ４、Ｓｉ２Ｈ２、ＳｉＨ２Ｉ２、またはＤＩＰＡＳ（ｄｉｉｓｏｐｒｏｐｙｌａｍｉｎｏｓｉｌａｎｅ）などと前駆体を用いて形成された物質とすることができる。上記第２物質のＳｉＮにおいて、「Ｓｉ」元素はＨＣＤ（Ｈｅｘａ－ＣｈｌｏｒｏＤｉ－ｓｉｌａｎｅ、Ｓｉ２Ｃｌ６）、ＤＣＳ（Ｄｉ－ＣｈｌｏｒｏＳｉｌａｎｅ、ＳｉＨ２Ｃｌ２）、ＳｉＨ４、Ｓｉ２Ｈ２、ＳｉＨ２Ｉ２、またはＤＩＰＡＳ（ｄｉｉｓｏｐｒｏｐｙｌａｍｉｎｏｓｉｌａｎｅ）などのようなＳｉソースガスのＳｉであり、「Ｎ」元素はＮＨ３などのようなＮソースガスの窒素（Ｎ）であることができる。
【0041】
以下で説明されるＳｉＣＮは上記第１物質のＳｉＣＮ物質であり、以下で説明されるＳｉＮは上記第２物質のＳｉＮ物質とすることができる。
【0042】
上記第１スペーサーＳＰ１は、第１層４０ａ及び第２層４２ａを含むことができる。上記第１層４０ａ及び上記第２層４２ａの一方は上記第１物質で形成される絶縁層であり、他方は上記第２物質で形成される絶縁層とすることができる。上記第１層４０ａが第１物質層であり、上記第２層４２ａが第２物質層である場合に、上記第１スペーサーＳＰ１は、上記第１物質を含む上記第１物質層４０ａ、及び上記第２物質を含む第２物質層４２ａを含むことができ、上記第２物質層４２ａは、上記第１物質層４０ａと上記絶縁性ライナー７３との間に配置されることができる。
【0043】
一例として、上記第１絶縁性構造物ＩＳａにおいて、上記第１層４０ａは、上記第１物質、例えば、ＳｉＣＮで形成される絶縁層であり、上記第２層４２ａは、上記第２物質、例えば、シリコン窒化物で形成される絶縁層とすることができる。
【0044】
他の例として、上記第１絶縁性構造物ＩＳａにおいて、上記第１層４０ａは、上記第２物質、例えば、シリコン窒化物で形成される絶縁層であり、上記第２層４２ａは、上記第１物質、例えば、ＳｉＣＮで形成される絶縁層とすることができる。
【0045】
上記第１絶縁性構造物ＩＳａにおいて、上記第１層４０ａは、上記第２層４２ａと上記パッドパターン２１との間、及び上記第２層４２ａと上記素子分離領域６ｓとの間に配置されることができる。上記第１層４０ａは、上記パッドパターン２１及び上記素子分離領域６ｓと接触することができる。上記第２層４２ａは、上記第１層４０ａにより上記パッドパターン２１、上記素子分離領域６ｓから離隔することができる。上記パッドパターン２１の側面の一部は、上記絶縁性障壁パターン２４と接触することができる。例えば、上記パッドパターン２１は、上記絶縁性障壁パターン２４と接触する第１側面、及び上記第１スペーサーＳＰ１と接触する第２側面を含むことができる。
【0046】
上記第１スペーサーＳＰ１の両側面の間の距離は、約３Å～約１０Åの範囲とすることができる。上記第１スペーサーＳＰ１の両側面の間の距離は、上記第１スペーサーＳＰ１の厚さとすることができる。上記絶縁性パターン７６の幅は、上記第１スペーサーＳＰ１の厚さより大きくすることができる。
【0047】
上記第２絶縁性構造物ＩＳｂは、上記プラグ部分５３ｐの上記第２側面５３ｓ２と上記絶縁性障壁パターン２４との間に配置される部分、及び上記プラグ部分５３ｐの上記第２側面５３ｓ２と上記バッファー構造物３５との間に配置される部分を含むことができる。上記絶縁性構造物ＩＳｂの下部面の少なくとも一部は、上記ゲート構造物ＧＳの上記ゲートキャッピング層１８と接触することができる。
【0048】
上記第２絶縁性構造物ＩＳｂは、第１層４０ｂ、第２層４２ｂ、第３層４４、第４層４６、及び第５層４８を含むことができる。
【0049】
上記第２絶縁性構造物ＩＳｂにおいて、上記第１及び第２層４０ｂ、４２ｂは、第２スペーサーＳＰ２と指称することができる。上記ライン部分６１の下で、上記第２スペーサーＳＰ２は、上記絶縁性障壁パターン２４及び上記バッファー構造物３５と接触することができる。
【0050】
上記第２スペーサーＳＰ２の厚さは、約２０Å～約３０Åの範囲とすることができる。
【0051】
上記第２絶縁性構造物ＩＳｂにおいて、上記第３層４４、上記第４層４６、及び上記第５層４８は、第３スペーサー４４、４６、４８を構成することができる。
【0052】
上記第２絶縁性構造物ＩＳｂにおいて、上記第１層４０ｂは、上記第２層４２ｂと上記バッファー構造物３５との間、上記第２層４２ｂと上記絶縁性障壁パターン２４との間、及び上記第２層４２ｂと上記ゲートキャッピング層１８との間に配置されることができる。
【0053】
上記第２絶縁性構造物ＩＳｂにおいて、上記第２スペーサーＳＰ２の上記第１層４０ｂは、上記バッファー構造物３５、上記絶縁性障壁パターン２４、及び上記ゲートキャッピング層１８の少なくとも１つと接触することができる。例えば、上記第２絶縁性構造物ＩＳｂにおいて、上記第２スペーサーＳＰ２の上記第１層４０ｂは、上記バッファー構造物３５の上記バッファー層２７、２９、３１、３３、上記絶縁性障壁パターン２４、及び上記ゲートキャッピング層１８と接触することができる。
【0054】
上記第２絶縁性構造物ＩＳｂにおいて、上記第２層４２ｂは、上記第３層４４と上記第１層４０ｂとの間に配置されることができる。上記第２絶縁性構造物ＩＳｂにおいて、上記第５層４８は、上記第４層４６と上記プラグ部分５３ｐとの間に配置されることができる。
【0055】
上記第２絶縁性構造物ＩＳｂにおいて、上記第１層４０ｂは、上記第２層４２ｂの一側面及び下部面と接触することができる。上記第２絶縁性構造物ＩＳｂにおいて、上記第２層４２ｂは、上記第３層４４の一側面及び下部面と接触することができる。上記第２絶縁性構造物ＩＳｂにおいて、上記第４層４６は、上記第５層４８の一側面及び下部面と接触することができる。上記第２絶縁性構造物ＩＳｂにおいて、上記第１、第２、第４、及び第５層４０ｂ、４２ｂ、４６、４８の下部面は、上記第３層４４の下部面より低いレベルに配置されることができる。
【0056】
上記第２絶縁性構造物ＩＳｂにおいて、上記第１及び第４層４０ｂ、４６の少なくとも１つは、上記第１物質、例えば、ＳｉＣＮで形成され、上記第２及び第５層４２ｂ、４８は、上記第２物質、例えば、シリコン窒化物で形成されることができる。
【0057】
一例として、上記第１層４０ｂは、上記第１物質、例えば、ＳｉＣＮで形成され、上記第２層４２ｂは、上記第２物質、例えば、シリコン窒化物で形成されることができる。
【0058】
他の例として、上記第１層４０ｂは、上記第２物質、例えば、シリコン窒化物で形成され、上記第２層４２ｂは、上記第１物質、例えば、ＳｉＣＮで形成されることができる。
【0059】
一例として、上記第２絶縁性構造物ＩＳｂにおいて、上記第４層４６は、上記第１物質、例えば、ＳｉＣＮで形成され、上記第５層４８は、上記第２物質、例えば、シリコン窒化物で形成されることができる。
【0060】
他の例として、上記第２絶縁性構造物ＩＳｂにおいて、上記第４層４６は、上記第２物質、例えば、シリコン窒化物で形成され、上記第５層４８は、上記第１物質、例えば、ＳｉＣＮで形成されることができる。
【0061】
一例として、上記第２絶縁性構造物ＩＳｂにおいて、上記第３層４４は、上記第３物質、例えば、シリコン酸化物で形成されることができる。
【0062】
他の例として、上記第２絶縁性構造物ＩＳｂにおいて、上記第３層４４は、上記第２物質、例えば、シリコン窒化物で形成されることができる。
【0063】
図１で、図面符号３８で表示された円形は、上記絶縁性構造物ＩＳの側面を示し、図面符号３８で表示される円のそれぞれの内部は、上記絶縁性構造物ＩＳが形成されない領域を示すことができる。図１で図面符号３８ａで表示される部分は、図２ａで示すような上記第１絶縁性構造物ＩＳａの側面であり、図１で図面符号３８ｂで表示される部分は、図２ｂで示すような上記第２絶縁性構造物ＩＳｂの側面とすることができる。したがって、上記絶縁性構造物ＩＳは互いに連結される形状であることができ、上記絶縁性構造物ＩＳは互いに離隔した円形の側面を含むことができる。
【0064】
図１で、図面符号３８で表示される円形は、上記ビットライン構造物ＢＳと交差または重なる上記活性領域６ａの領域、例えば、上記第１不純物領域９ａと重ならず、上記ビットライン構造物ＢＳと重ならない上記活性領域６ａの端部分の領域、例えば、上記第２不純物領域９ｂと重なることができる。図１で、図面符号３８で表示される１つの円形は、１つのコンタクト構造物８８の一部と重なることができる。
【0065】
上記ビットライン構造物ＢＳにおいて、上記ライン部分６１は、上記プラグ部分５３ｐと連結され、上記プラグ部分５３ｐと垂直に重なる第１ライン部分６１ａと、上記第１ライン部分６１ａから上記第２方向（Ｙ）に延びる第２ライン部分６１ｂと、を含むことができる。
【0066】
上記第１ライン部分６１ａの下部面は、上記プラグ部分５３ｐと接触することができる。
【0067】
上記第２ライン部分６１ｂの下部面は、バッファー構造物３５の上部面及び上記第２絶縁性構造物ＩＳｂの上部面と接触することができる。
【0068】
上記ビットライン構造物ＢＳにおいて、上記ライン部分６１は、複数の導電層を含むことができる。例えば、上記ライン部分６１は、順に積層された第１導電層５５、第２導電層５７、及び第３導電層５９を含むことができる。上記第１導電層５５は、ドープポリシリコン、例えば、Ｎ型の導電型を有するポリシリコンを含むことができる。上記第２導電層５７は、金属－半導体化合物層及び導電性バリアー層の少なくとも１つを含むことができる。例えば、上記金属－半導体化合物層は、ＷＳｉ、ＴｉＳｉ、ＴａＳｉ、ＮｉＳｉ、及びＣｏＳｉの少なくとも１つを含むことができ、上記導電性バリアー層は、ＴｉＮ、ＴａＮ、ＷＮ、ＴｉＳｉＮ、ＴａＳｉＮ、及びＲｕＴｉＮの少なくとも１つを含むことができる。上記第３導電層５９は、Ｗなどのような金属物質を含むことができる。
【0069】
上記半導体素子１は、上記ビットライン構造物ＢＳ上で上記ビットライン構造物ＢＳの側面と整列される側面を有するビットラインキャッピングパターン６４をさらに含むことができる。上記ビットラインキャッピングパターン６４は、シリコン窒化物などのような絶縁性物質を含むことができる。
【0070】
上記半導体素子１は、上記パッドパターン２１上に配置されるコンタクト構造物８８をさらに含むことができる。上記コンタクト構造物８８は、上記パッドパターン２１と接触することができる。上記第１絶縁性構造物ＩＳａは、上記コンタクト構造物８８と接触することができる。例えば、上記第１絶縁性構造物ＩＳａの上記第１スペーサーＳＰ１は、上記コンタクト構造物８８と接触することができる。上記コンタクト構造物８８は導電性物質で形成されることができる。例えば、上記コンタクト構造物８８は、ドープポリシリコン、金属－半導体化合物層、金属窒化物、または金属の少なくとも１つを含むことができる。
【0071】
上記半導体素子１は、上記ビットライン構造物ＢＳ及び上記ビットラインキャッピングパターン６４の側面上のビットラインスペーサー８５をさらに含むことができる。上記ビットラインスペーサー８５の少なくとも一部は、上記ビットライン構造物ＢＳと上記コンタクト構造物８８との間に配置されることができる。一例として、上記ビットラインスペーサー８５の一部は、上記バッファー構造物３５の一部２９、３１、３３と上記コンタクト構造物８８との間に配置されることができる。
【0072】
一例として、上記ビットラインスペーサー８５は、上記ビットライン構造物ＢＳの上記ライン部分６１と接触して下方に延び、上記プラグ部分５３ｐの上部側面を覆うことができ、上記第１絶縁性構造物ＩＳａと接触することができる。
【0073】
一例として、上記ビットラインスペーサー８５は、上記ライン部分６１の側面から順に積層されるシリコン窒化物層及びシリコン酸化物層を含むことができる。
【0074】
一例として、上記ビットラインスペーサー８５は、上記ライン部分６１の側面から順に積層されるシリコン酸化物層及びシリコン窒化物層を含むことができる。
【0075】
他の例として、上記ビットラインスペーサー８５は、上記ライン部分６１の側面から順に積層される第１シリコン窒化物層、シリコン酸化物層、及び第２シリコン窒化物層を含むことができる。
【0076】
他の例として、上記ビットラインスペーサー８５はエアギャップを含むことができる。例えば、上記ビットラインスペーサー８５はエアギャップスペーサーで形成されることができる。
【0077】
上記半導体素子１は、上記コンタクト構造物８８上のランディングパッド９０と、上記ランディングパッド９０の側面を限定し、下方に延びる絶縁性障壁パターン９２と、をさらに含むことができる。上記ランディングパッド９０は、上記コンタクト構造物８８と電気的に連結されることができる。上記ランディングパッド９０は導電性物質で形成されることができる。上記絶縁性障壁パターン９２は、上記ランディングパッド９０の側面と接触する部分から、上記ビットラインキャッピングパターン６４の一部及び上記コンタクト構造物８８の一部内に延びることができる。上記絶縁性障壁パターン９２はシリコン窒化物を含むことができる。上記絶縁性障壁パターン９２の上部面は、上記ランディングパッド９０の上部面と共面を成すことができる。
【0078】
上記半導体素子１は、上記ランディングパッド９０及び上記絶縁性障壁パターン９２上の絶縁性エッチング停止層９４をさらに含むことができる。
【0079】
上記半導体素子１は情報記憶構造物９６をさらに含むことができる。
【0080】
一例として、上記情報記憶構造物９６は、ＤＲＡＭなどのようなメモリで情報を記憶可能なキャパシター構造物とすることができる。例えば、上記情報記憶構造物９６は、上記絶縁性エッチング停止層９４を貫通して上記ランディングパッド９０と接触する第１電極９８ａと、上記絶縁性エッチング停止層９４上で上記第１電極９８ａを覆う誘電体層９８ｂと、上記誘電体層９８ｂ上の第２電極９８ｃと、を含むキャパシター構造物とすることができる。上記情報記憶構造物９６は、ＤＲＡＭなどのようなメモリで情報を記憶可能なキャパシター構造物とすることができるが、実施形態はこれに限定されず、ＤＲＡＭと異なるメモリで情報を記憶可能な構造物であってもよい。
【0081】
上述の実施形態において、上記プラグ部分５３ｐは第１導電性領域と指称され、上記パッドパターン２１または上記第２不純物領域９ｂは第２導電性領域と指称されることができる。したがって、上述の半導体素子１は、互いに対向する第１側及び第２側を有する上記第１絶縁性構造物ＩＳａと、上記第１絶縁性構造物ＩＳａの上記第１側に配置される上記第１導電性領域５３ｐと、上記第１絶縁性構造物ＩＳａの上記第２側に配置される上記第２導電性領域２１または９ｂと、を含むことができる。上記第１スペーサーＳＰ１は、上記第２導電性領域２１または９ｂと接触することができ、第１物質を含むことができる。上記絶縁性パターン７６は、上記第１導電性領域５３ｐと上記第１スペーサーＳＰ１との間に配置されることができ、上記第１物質と異なる第２物質を含むことができる。上記絶縁性ライナー７３は、上記絶縁性パターン７６の下部面及び側面を覆うことができ、上記第１及び第２物質と異なる第３物質を含むことができる。
【0082】
以下で、図３、図４ａ及び図４ｂ、図５ａ及び図５ｂ、及び図６を参照して、上述の半導体素子１の構成要素の多様な変形例を説明する。以下で説明する上述の半導体素子１の構成要素の多様な変形例は、変形される構成要素または代替される構成要素を中心に説明する。また、以下で説明する変形または代替可能な構成要素をそれぞれの図面を参照してそれぞれ説明するが、変形可能な構成要素は、互いに組み合わせられたり、または前述の構成要素と組み合わせられて本発明の実施形態による半導体素子１を構成することができる。
【0083】
図３、図４ａ及び図４ｂ、図５ａ及び図５ｂ、及び図６において、図３、図４ａ、及び図５ａはそれぞれ図１のＩ－Ｉ’線に沿って切り取った領域を示した断面図であり、図４ｂ及び図５ｂはそれぞれ図１のＩＩ－ＩＩ’線に沿って切り取った領域を示した断面図である。図３、図４ａ及び図４ｂ、図５ａ及び図５ｂ、及び図６において、図３は図２ｂで示すような断面構造での変形例を示した断面図であり、図４ａ及び図４ｂは図２ａ及び図２ｂの断面構造での変形例を示した断面図であり、図５ａ及び図５ｂは図２ａ及び図２ｂの断面構造での変形例を示した断面図であり、図６は図１で示すような上面図での変形例を示した上面図である。
【0084】
変形例において、図３を参照すると、上述の上記第２絶縁性構造物（図２ｂのＩＳｂ）は、エアギャップ４５を含む第２絶縁性構造物ＩＳｂ’に変形されることができる。上記第２絶縁性構造物ＩＳｂ’の上記エアギャップ４５は、上述の上記第２絶縁性構造物（図２ｂのＩＳｂ）の上記第３層（図２ｂの４４）を代替することができる。したがって、上記第２絶縁性構造物ＩＳｂ’は、上記エアギャップ４５とともに、図２ｂでの上記第１、第２、第４、及び第５層４０ｂ、４２ｂ、４６、４８を含むことができる。上記第２絶縁性構造物ＩＳｂ’は、上記第２スペーサーＳＰ２とともに、第３スペーサー４５、４６、４８を構成することができる上記エアギャップ４５、上記第４層４６、及び上記第５層４８を含むことができる。
【0085】
変形例において、図４ａ及び図４ｂを参照すると、図２ａでの上記第１絶縁性構造物（図２ａのＩＳａ）の上記第１スペーサー（図２ａのＳＰ１）は、図４ａで示すような単一層の第１スペーサーＳＰ１’で代替されることができる。図２ｂでの上記第２絶縁性構造物（図２ｂのＩＳｂ）の上記第２スペーサー（図２ｂのＳＰ２）は、図４ｂで示すような単一層の第２スペーサーＳＰ２’で代替されることができる。
【0086】
【0087】
それぞれの上記第１、第２、及び第３スペーサーＳＰ１’、ＳＰ２’、４９は、単一のＳｉＣＮ層で形成されることができる。
【0088】
変形例において、図５ａ及び図５ｂを参照すると、上述の図２ａ及び図２ｂでの上記バッファー構造物（図２ａ及び図２ｂの３５）において、上記第２～第４バッファー層（図２ａ及び図２ｂの２９、３１、３３）は、１つのバッファー層３０で代替されることができる。したがって、上述の上記バッファー構造物（図２ａ及び図２ｂの３５）は、上記第２～第４バッファー層（図２ａ及び図２ｂの２９、３１、３３）が１つの絶縁層３０で代替されるバッファー構造物３５’に変形されることができる。上記バッファー構造物３５’において、１つの絶縁層３０は第２バッファー層と指称されることができる。したがって、上記バッファー構造物３５’は、図２ａ及び図２ｂで説明した上記第１バッファー層２７とともに上記第２バッファー層３０を含むことができる。上記第２バッファー層３０はシリコン窒化物で形成されることができる。
【0089】
変形例において、図６を参照すると、図１で、図面符号３８で表示される円形は、上記ビットライン構造物ＢＳと交差または重なる上記活性領域６ａの領域、例えば、上記第１不純物領域９ａと重ならず、上記ビットライン構造物ＢＳと重ならない上記活性領域６ａの端部分の領域、例えば、上記第２不純物領域９ｂと重なることができると説明した。図１で、図面符号３８で表示される円形は、上記ビットライン構造物ＢＳと交差または重なる上記活性領域６ａの領域、例えば、上記第１不純物領域９ａと重なる、図６での図面符号１３８で表示される円形に変形されることができる。図６での図面符号１３８で表示される１つの円形は、上記ビットライン構造物ＢＳと交差または重なる上記活性領域６ａの領域の上記第１方向（Ｘ）に位置する上記コンタクト構造物８８の一部と重なることができる。
【0090】
図１で、図面符号３８で表示される円形は、上記絶縁性構造物ＩＳの側面を示し、図面符号３８で表示される円のそれぞれの内部は、上記絶縁性構造物ＩＳが形成されない領域を示すことができる。
【0091】
【0092】
図６で、図面符号１３８で表示される円形は、上記絶縁性構造物（図２ａ及び図２ｂのＩＳ）の側面を示し、図面符号３８で表示される円のそれぞれの内部は、上記絶縁性構造物ＩＳ及び上記プラグ部分（図２ａ及び図２ｂの５３ｐ）が配置される領域とすることができる。したがって、上記絶縁性構造物（図２ａ及び図２ｂのＩＳ）は、互いに離隔した複数個が配置されることができる。例えば、複数個の上記絶縁性構造物（図２ａ及び図２ｂのＩＳ）のそれぞれは１つの上記活性領域６ａと重なることができる。
【0093】
次に、図７を参照して、本発明の変形実施形態による半導体素子１００を説明する。
【0094】
図７を参照すると、変形実施形態による半導体素子１００は、下部構造物１０３と、上記下部構造物１０３上の導電性構造物１０５と、上記導電性構造物１０５の側面上の絶縁性構造物１６０と、上記導電性構造物１０５と上記絶縁性構造物１６０との間のスペーサー構造物ＳＰａと、上記導電性構造物１０５、上記絶縁性構造物１６０、及び上記スペーサー構造物ＳＰａを覆うキャッピング絶縁層１７０と、を含むことができる。
【0095】
上記スペーサー構造物ＳＰａは、エアギャップ１４４ａと、上記エアギャップ１４４ａと上記導電性構造物１０５との間の内側スペーサー１４０、１４２と、上記エアギャップ１４４ａと上記絶縁性構造物１６０との間の外側スペーサー１４６、１４８と、を含むことができる。
【0096】
上記内側スペーサー１４０、１４２はＳｉＣＮ物質層を含むことができる。上記外側スペーサー１４６、１４８はＳｉＣＮ物質層を含むことができる。
【0097】
上記内側スペーサー１４０、１４２は、単一層または多重層とすることができる。上記外側スペーサー１４６、１４８は、単一層または多重層とすることができる。
【0098】
上記内側スペーサー１４０、１４２が単一層である場合に、上記内側スペーサー１４０、１４２はＳｉＣＮ物質層で形成されることができる。上記外側スペーサー１４６、１４８が単一層である場合に、上記外側スペーサー１４６、１４８はＳｉＣＮ物質層で形成されることができる。
【0099】
上記内側スペーサー１４０、１４２が多重層である場合に、上記内側スペーサー１４０、１４２は、上記導電性構造物１０５と上記エアギャップ１４４ａとの間の第１層１４０と、上記第１層１４０と上記エアギャップ１４４ａとの間の第２層１４２と、を含むことができる。上記第１層１４０は、上記第２層１４２の下部面を覆うことができる。
【0100】
上記外側スペーサー１４６、１４８が多重層である場合に、上記外側スペーサー１４６、１４８は、上記エアギャップ１４４ａと上記絶縁性構造物１６０との間の第３層１４６と、上記第３層１４６と上記絶縁性構造物１６０との間の第４層１４８と、を含むことができる。上記第３層１４６は、上記第４層１４８の下部面を覆うことができる。
【0101】
一例として、上記第１層１４０はＳｉＣＮ層であり、上記第２層１４２はＳｉＮ層とすることができる。
【0102】
他の例として、上記第１層１４０はＳｉＮ層であり、上記第２層１４２はＳｉＣＮ層とすることができる。
【0103】
一例として、上記第３層１４６はＳｉＣＮ層であり、上記第４層１４８はＳｉＮ層とすることができる。
【0104】
他の例として、上記第３層１４６はＳｉＮ層であり、上記第４層１４８はＳｉＣＮ層とすることができる。
【0105】
上記の図１、図２ａ及び図２ｂについての説明において、上記第１物質のＳｉＣＮは、ＨＣＤ（Ｈｅｘａ－ＣｈｌｏｒｏＤｉ－ｓｉｌａｎｅ、Ｓｉ２Ｃｌ６）前駆体（ｐｒｅｃｕｓｏｒ）を用いて形成された物質とすることができ、上記第２物質のＳｉＮは、ＨＣＤ（Ｈｅｘａ－ＣｈｌｏｒｏＤｉ－ｓｉｌａｎｅ、Ｓｉ２Ｃｌ６）、ＤＣＳ（Ｄｉ－ＣｈｌｏｒｏＳｉｌａｎｅ、ＳｉＨ２Ｃｌ２）、ＳｉＨ４、Ｓｉ２Ｈ２、ＳｉＨ２Ｉ２、またはＤＩＰＡＳなどと前駆体を用いて形成された物質とすることができる。以下で、図８を参照して、ＨＣＤ（Ｈｅｘａ－ＣｈｌｏｒｏＤｉ－ｓｉｌａｎｅ、Ｓｉ２Ｃｌ６）前駆体を用いて形成されたＳｉＣＮ物質、ＨＣＤ（Ｈｅｘａ－ＣｈｌｏｒｏＤｉ－ｓｉｌａｎｅ、Ｓｉ２Ｃｌ６）前駆体を用いて形成されたＳｉＮ物質、及びＤＣＳ（Ｄｉ－ＣｈｌｏｒｏＳｉｌａｎｅ、ＳｉＨ２Ｃｌ２）を用いて形成されたＳｉＮ物質の特性について説明する。
【0106】
図８を参照すると、図８のグラフで、ＨＣＤ ＳｉＣＮは、ＨＣＤ（Ｈｅｘａ－ＣｈｌｏｒｏＤｉ－ｓｉｌａｎｅ、Ｓｉ２Ｃｌ６）前駆体を用いてシリコン酸化物層上に形成されたＳｉＣＮ物質であり、ＨＣＤ ＳｉＮは、ＨＣＤ（Ｈｅｘａ－ＣｈｌｏｒｏＤｉ－ｓｉｌａｎｅ、Ｓｉ２Ｃｌ６）前駆体を用いてシリコン酸化物層上に形成されたＳｉＮ物質であり、及びＤＣＳ ＳｉＮは、ＤＣＳ（Ｄｉ－ＣｈｌｏｒｏＳｉｌａｎｅ、ＳｉＨ２Ｃｌ２）を用いてシリコン酸化物層上に形成されたＳｉＮ物質である。図８のグラフで、横軸は厚さを示し、縦軸はピンホールの数を示す。図８のグラフでのピンホールの数は、ＨＣＤ ＳｉＣＮ、ＨＣＤ ＳｉＮ、ＤＣＳ ＳｉＮのピンホールの数の傾向を示すものであり、図８のグラフで、ピンホールの数は絶対的な数値ではない。例えば、ピンホールの数は、工程圧力または工程温度などの工程条件によって変わり得る。
【0107】
図８のグラフで、ＨＣＤ ＳｉＣＮは、約１４Åの厚さでピンホールが２個であり、約１８Åの厚さでピンホールがなく、ＨＣＤ ＳｉＮは、約２２Åの厚さでピンホールが１５個であり、約２７．５Åの厚さでピンホールがなく、ＤＣＳ ＳｉＮは、約２７．５Åの厚さでピンホールが１８個であり、約３０Åの厚さでピンホールがないことが分かる。
【0108】
このような結果から、約２２Å以下の厚さで、シリコン酸化物層上に形成されるＨＣＤ ＳｉＣＮ、ＨＣＤ ＳｉＮ、及びＤＣＳ ＳｉＮのうちＨＣＤ ＳｉＣＮが、ピンホールの数が最も少なく、最も安定的であることが分かる。
【0109】
このような結果から、シリコン酸化物層と接触するＨＣＤ ＳｉＣＮ、ＨＣＤ ＳｉＮ、及びＤＣＳ ＳｉＮをそれぞれ形成した後、シリコン酸化物層をエッチング工程により除去する場合に、ピンホールの数が最も少ないＨＣＤ ＳｉＣＮが、シリコン酸化物層をエッチングするエッチング工程によるエッチング損傷を最も少なく受けることが分かる。
【0110】
また、このような結果から、約２２Å以下の厚さで、ピンホールの数が最も少ないＨＣＤ ＳｉＣＮはシリコン酸化物層と反応が殆ど起こらないため、トランジション層（ｔｒａｎｓｉｔｉｏｎ ｌａｙｅｒ：移行層）が殆ど形成されず、相対的にピンホールの数が多いＨＣＤ ＳＣＮ及びＤＣＳ ＳｉＮは、シリコン酸化物層と反応が起こり、ＳｉＯＮ層のようなトランジション層が形成されることが分かる。かかるトランジション層が形成されないことは、ＨＣＤ ＳｉＣＮをシリコン酸化物層上に形成しても、ＨＣＤ ＳｉＣＮ層の厚さ損失が殆どないということを意味し得る。
【0111】
もし、ＨＣＤ ＳｉＮ層またはＤＣＳ ＳｉＮをシリコン酸化物層上に約２２Åの厚さで形成すると、ＨＣＤ ＳｉＮまたはＤＣＳ ＳｉＮとシリコン酸化物層が反応してＳｉＯＮのトランジション層が形成され、約２２Åの厚さで形成されたＨＣＤ ＳｉＮ層またはＤＣＳ ＳｉＮ層が２２Åよりも薄くなる可能性があり、より薄くなったＨＣＤ ＳｉＮ層は、シリコン酸化物を除去するためのエッチング工程で障壁の役割を果たすことができなくなる。
【0112】
上述のようなＨＣＤ ＳｉＣＮを用いて半導体素子を形成する方法について、図１、及び図９から図１７を参照して説明する。図９、図１０、図１２から図１７は、図１のＩ－Ｉ’線及びＩＩ－ＩＩ’線に沿って切り取った領域を示した断面図であり、図１１は、本発明の一実施形態による半導体素子の形成方法の例示的な例を説明するために、ＳｉＣＮ物質を形成するためのガスの供給を示す図である。
【0113】
図１及び図９を参照すると、基板３上に、活性領域６ａを限定する素子分離領域６ｓを形成することができる。上記素子分離領域６ｓは、上記活性領域６ａの側面上に形成することができる。上記素子分離領域６ｓは、シリコン酸化物及び／またはシリコン窒化物などのような絶縁性物質で形成することができる。上記基板３は半導体基板とすることができる。例えば、上記基板３は単結晶シリコン基板とすることができる。上記活性領域６ａは上記基板３から突出することができ、単結晶シリコンで形成することができる。
【0114】
上記基板３上にトランジスターＴＲを形成することができる。上記トランジスターＴＲを形成することは、上記活性領域６ａを横切って上記素子分離領域６ｓ内に延びるゲートトレンチ１２を形成し、上記ゲートトレンチ１２内にゲート構造物ＧＳを形成することを含むことができる。
【0115】
上記ゲート構造物ＧＳは、上記ゲートトレンチ１２の内壁をコンフォーマルに覆うゲート誘電体層１４と、上記ゲート誘電体層１４上で上記ゲートトレンチ１２を部分的に満たすゲート電極１６と、上記ゲート電極１６上で上記ゲートトレンチ１２の残りの部分を満たすゲートキャッピング層１８と、を含むことができる。上記ゲートキャッピング層１８は、絶縁性物質、例えば、シリコン窒化物で形成することができる。
【0116】
上記トランジスターＴＲを形成することは、上記活性領域６ａ内に、イオン注入工程により第１及び第２不純物領域９ａ、９ｂを形成することをさらに含むことができる。上記第１及び第２不純物領域９ａ、９ｂはソース／ドレインであることができる。
【0117】
一例として、上記第１及び第２不純物領域９ａ、９ｂは、上記素子分離領域６ｓを形成する前に、上記活性領域６ａ内に不純物を注入して形成することができる。
【0118】
他の例として、上記第１及び第２不純物領域９ａ、９ｂは、上記素子分離領域６ｓを形成した後、上記ゲートトレンチ１２を形成する前に形成することができる。
【0119】
さらに他の例として、上記第１及び第２不純物領域９ａ、９ｂは、上記ゲート構造物ＧＳを形成した後に形成することができる。
【0120】
上記活性領域６ａは、Ｐ型の導電型を有し、上記第１及び第２不純物領域９ａ、９ｂは、Ｎ型の導電型を有することができる。
【0121】
上記セルトランジスターＴＲを有する上記基板３上にパッドパターン２１を形成することができる。上記パッドパターン２１は、上記トランジスターＴＲ及び上記素子分離領域６ｓを覆うことができる。
【0122】
上記パッドパターン２１は、シリコン層、例えば、ドープポリシリコン層で形成することができる。上記パッドパターン２１は、上記第１及び第２不純物領域９ａ、９ｂと同一の導電型、例えば、Ｎ型の導電型を有することができる。
【0123】
上記パッドパターン２１を貫通し、上記パッドパターン２１の下部面より低いレベルに位置する下部面を有する絶縁性障壁パターン２４を形成することができる。上記絶縁性障壁パターン２４は、上記パッドパターン２１の側面の一部と接触することができる。上記パッドパターン２１は上記第２不純物領域９ｂと接触することができる。上記絶縁性障壁パターン２４はシリコン窒化物で形成することができる。
【0124】
上記パッドパターン２１及び上記絶縁性障壁パターン２４上にバッファー構造物３５を形成することができる。
【0125】
上記バッファー構造物３５は、順に積層された複数のバッファー層を含むことができる。例えば、上記バッファー構造物３５は、順に積層された第１バッファー層２７、第２バッファー層２９、第３バッファー層３１、及び第４バッファー層３３を含むことができる。
【0126】
上記第２バッファー層２９及び上記第４バッファー層３３のそれぞれの厚さは、上記第１バッファー層２７及び上記第３バッファー層３１のそれぞれの厚さより大きくすることができる。
【0127】
上記第２バッファー層２９は、上記第１バッファー層２７及び上記第３バッファー層３１とエッチング選択性を有する物質で形成することができる。上記第４バッファー層３３は、上記第１～第３バッファー層２７、２９、３１とエッチング選択性を有する物質で形成することができる。上記第１バッファー層２７は、シリコン酸化物またはシリコン酸化物系の絶縁性物質で形成することができる。上記第２バッファー層２９は、シリコン窒化物またはシリコン窒化物系の絶縁性物質で形成することができる。上記第３バッファー層３１は、シリコン酸化物またはシリコン酸化物系の絶縁性物質で形成することができる。上記第４バッファー層３３は導電性層で形成することができる。例えば、上記第４バッファー層３３は、ドープシリコン層またはそれに代替可能な導電性物質層で形成することができる。上記第４バッファー層３３は、Ｎ型の導電型を有するドープポリシリコン層で形成することができる。
【0128】
図１及び図１０を参照すると、上記バッファー構造物３５を貫通して下方に延びる開口部３８を形成することができる。上記開口部３８は、上記パッドパターン２１の下部面より低いレベルに位置する下部面を有することができる。上記開口部３８は、少なくとも絶縁性障壁パターン２４を貫通し、上記第１不純物領域９ａを露出させることができる。上記開口部３８の側壁は、図１、図２ａ及び図２ｂで上述した上記絶縁性構造物ＩＳの側面と定義されることができる。
【0129】
【0130】
上記スペーサー構造物４０、４２、４４、４６、４８を形成することは、第１層４０をコンフォーマルに形成し、上記第１層４０上に第２層４２をコンフォーマルに形成し、上記第２層４２上に上記第３層４４をコンフォーマルに形成し、異方性エッチング工程により上記第１～第３層４０、４２、４４を異方性エッチングし、第４層４６をコンフォーマルに形成し、上記第４層４６上に第５層４８をコンフォーマルに形成し、異方性エッチング工程により上記第４及び第５層４６、４８を異方性エッチングすることを含むことができる。
【0131】
上記第１及び第２層４０、４２の厚さの総和は、約２０Å～約３０Åの厚さの範囲とすることができる。
【0132】
一例として、上記第１層４０はＳｉＣＮ物質で形成し、上記第２層４２はＳｉＮ物質で形成することができる。上記第１層４０は、上記第２層４２より薄く形成することができる。
【0133】
他の例として、上記第１層４０はＳｉＮ物質で形成し、上記第２層４２はＳｉＣＮ物質で形成することができる。
【0134】
他の例として、上記第１層４０及び上記第２層４２は、ＳｉＣＮ物質で形成し、１つの層で形成することができる。
【0135】
上記第３層４４はシリコン酸化物で形成することができる。
【0136】
一例として、上記第４層４６はＳｉＣＮ物質で形成し、上記第５層４８はＳｉＮ物質で形成することができる。他の例として、上記第４層４６はＳｉＮ物質で形成し、上記第５層４８はＳｉＣＮ物質で形成することができる。
【0137】
ここで、ＳｉＣＮ物質は、図８で示すようなＨＣＤ ＳｉＣＮであることができる。上記ＳｉＣＮ物質を形成することは、図１１で示すように、第１ガス（Ａ）、第２ガス（Ｂ）、第３ガス（Ｃ）、及びパージガス（Ｄ）を用いて形成することができる。例えば、上記開口部３８まで形成された上記基板３上に、上記第１ガス（Ａ）、上記パージガス（Ｄ）、上記第２ガス（Ｂ）、上記パージガス（Ｄ）、上記第３ガス（Ｃ）、及び上記パージガス（Ｄ）を供給することを１サイクル（１Ｃ）とする蒸着工程を、所望の厚さが形成されるまで繰り返して行うことを含むことができる。ここで、所望の厚さは、ＳｉＣＮで形成される層の厚さとすることができる。
【0138】
上記第１ガス（Ａ）はＨＣＤ（Ｈｅｘａ－ＣｈｌｏｒｏＤｉ－ｓｉｌａｎｅ、Ｓｉ２Ｃｌ６）であり、上記第２ガス（Ｂ）は炭素ソースガス、例えば、Ｃ２Ｈ４、Ｃ３Ｈ６、Ｃ２Ｈ２のうち１つのガスであり、上記第３ガス（Ｃ）は窒素ソースガス、例えば、ＮＨ３ガスとすることができる。上記パージガス（Ｄ）は窒素ガスまたはアルゴンガスとすることができる。
【0139】
上記ＨＣＤ ＳｉＣＮを形成した後、ＳｉＮは、プラズマ蒸着工程または熱蒸着工程により形成することができる。上記ＨＣＤ ＳｉＣＮを形成した後、ＳｉＮをプラズマ蒸着工程により形成する場合、上記ＨＣＤ ＳｉＣＮを形成した後、ＨＣＤ ＳｉＣＮ層を保護するために熱蒸着工程によりＳｉＮ層を形成し、次いで、プラズマ蒸着工程によりＳｉＮ層を形成することができる。例えば、上記第１層４０はＨＣＤ ＳｉＣＮで形成され、上記第２層４２はＳｉＮで形成されることができる。したがって、上記第２層４２は、熱蒸着工程によるＳｉＮと、プラズマ蒸着工程によるＳｉＮと、を含むことができる。
【0140】
シリコン酸化物で形成されることができる上記第１バッファー層２７と接触する上記第１層４０、及びシリコン酸化物で形成されることができる上記第３層４４と接触する上記第２層４２の少なくとも１つは、図８で上述したＨＣＤ ＳｉＣＮで形成することができる。
【0141】
ここで、上記第１及び第２層４０、４２の少なくとも１つをＨＣＤ ＳｉＣＮで形成することで、図１５で後述する上記第３層４４を除去するためのシリコン酸化物エッチング工程で、上記第１及び第２層４０、４２は、上記第１バッファー層２７を保護する役割を果たすことができる。
【0142】
上記開口部３８を満たすプラグ層５３を形成することができる。上記スペーサー構造物４０、４２、４４、４６、４８は、上記開口部３８の側壁と上記プラグ層５３の側壁との間に介在されることができる。上記プラグ層５３は導電性物質で形成することができる。例えば、上記プラグ層５３は、ドープシリコン層、例えば、Ｎ型の導電型を有するポリシリコン層で形成することができる。
【0143】
図１及び図１３を参照すると、上記バッファー構造物３５、上記スペーサー構造物４０、４２、４４、４６、４８、及び上記プラグ層５３上に順に積層される導電層５５、５７、５９を形成することができる。上記導電層５５、５７、５９は、順に積層された第１導電層５５、第２導電層５７、及び第３導電層５９を含むことができる。上記導電層５５、５７、５９上にビットラインキャッピングパターン６４を形成することができる。上記ビットラインキャッピングパターン６４は、シリコン窒化物で形成することができる。
【0144】
図１及び図１４を参照すると、上記ビットラインキャッピングパターン６４をエッチングマスクとして用いるエッチング工程を行って、上記導電層５５、５７、５９をエッチングしてライン部分６１を形成するとともに、上記スペーサー構造物４０、４２、４４、４６、４８を露出させる開口部６７を形成することができる。
【0145】
【0146】
実施形態において、上記第３層４４はシリコン酸化物で形成し、上記第１及び第３バッファー層２７、３１はシリコン酸化物で形成することができる。
【0147】
図１１及び図１２で上述したように、上記第１及び第２層４０、４２の少なくとも１つをＨＣＤ ＳｉＣＮで形成することで、上記第３層４４を除去するためのシリコン酸化物エッチング工程で、上記第１及び第２層４０、４２は、上記第１及び第３バッファー層２７、３１を保護する役割を果たすことができる。上記第１及び第２層４０、４２が、上記第３層４４を除去するためのシリコン酸化物エッチング工程で上記第１及び第３バッファー層２７、３１を保護することで、上記第３層４４を除去するためのシリコン酸化物エッチング工程により上記第１及び第３バッファー層２７、３１がエッチングされて発生する不良、例えば、上記ライン部分６１が崩れる不良を防止することができる。
【0148】
上記第３層４４を異方性エッチング工程により除去する場合、上記ライン部分６１の下部に位置する上記第３層４４は残存することができる。
【0149】
上記第３層４４を等方性エッチング工程により除去する場合、上記ライン部分６１の下部に位置する上記第３層４４は除去され、上記ライン部分６１の下部に上記第３層４４が除去されて形成される空き空間、例えば、エアギャップが形成されることができる。
【0150】
図１及び図１６を参照すると、上記プラグ層５３を異方性エッチングしてプラグ部分５３ｐを形成することができる。したがって、図１、図２ａ及び図２ｂで説明したような上記第１及び第２ライン部分（図２ａの６１ａ、６１ｂ）を含む上記ライン部分６１及び上記プラグ部分５３ｐを含む配線構造物（図１、図２ａ及び図２ｂのＢＳ）が形成されることができる。
【0151】
上記プラグ部分５３ｐを形成するために上記プラグ層５３を異方性エッチングする間に、上記スペーサー構造物４０、４２、４４、４６、４８の一部がエッチングされることができる。したがって、上記プラグ部分５３ｐの側面上に開口部７０が形成されることができ、上記スペーサー構造物４０、４２、４４、４６、４８のうち上記第１及び第２層４０、４２が、上記開口部７０の側壁に残存することができる。ここで、上記開口部７０の側壁に残存する上記第１及び第２層４０、４２は、符号４０ａ、４２ａと指称されることができる。上記開口部７０により露出する上記第２層４２は、厚さが減少された第２層４２ａであることができる。ここで、図２ａでの上記第１絶縁性構造物（図２ａのＩＳａ）の上記第１及び第２層４０ａ、４２ａが形成されることができる。
【0152】
一実施形態において、上記開口部７０の側壁に残存する上記第１及び第２層４０ａ、４２ａの厚さの総和は、約３Å～約１０Åの範囲とすることができる。
【0153】
上記プラグ部分５３ｐを形成するためのエッチング工程で、上記バッファー構造物３５のうち上記第２～第４バッファー層２９、３１、３３がエッチングされることができ、上記第１バッファー層２７が露出することができる。
【0154】
図１及び図１７を参照すると、上記開口部７０を満たす物質層７３、７６を形成することができる。上記物質層７３、７６は、上記開口部７０の内壁を覆う絶縁性ライナー７３と、上記絶縁性ライナー７３上で上記開口部７０を満たす絶縁性パターン７６と、を含むことができる。ここで、図２ａでの上記第１絶縁性構造物（図２ａのＩＳａ）の上記絶縁性ライナー７３及び上記絶縁性パターン７６が形成されることができる。上記ライン部分６１の下部に残存する上記第１及び第２層４０、４２は、図面符号４０ｂ、４２ｂで示すことができる。図２ｂでの上記第２絶縁性構造物（図２ｂのＩＳｂ）は、上記第１～第５層４０ｂ、４２ｂ、４４、４６、４８を含むことができる。
【0155】
さらに、図１、図２ａ及び図２ｂを参照すると、上記開口部６７の側壁上にビットラインスペーサー８５を形成し、上記ビットラインキャッピングパターン６４及び上記ビットラインスペーサー８５をエッチングマスクとして用いるエッチング工程により上記パッドパターン２１を露出させる開口部を形成し、上記開口部を満たすコンタクト構造物８８を形成することができる。上記コンタクト構造物８８上にランディングパッド９０の形成のための導電層を形成し、上記導電層を貫通する絶縁性障壁パターン９２を形成することができる。
【0156】
他の例として、上記コンタクト構造物８８及び上記ランディングパッド９０は一体に形成されることができる。
【0157】
上記ランディングパッド９０及び上記絶縁性障壁パターン９２上にエッチング停止層９４を形成し、上記ランディングパッド９０と電気的に連結される情報記憶構造物９６を形成することができる。上記情報記憶構造物９６は、上記絶縁性エッチング停止層９４を貫通して上記ランディングパッド９０と接触する第１電極９８ａと、上記絶縁性エッチング停止層９４上で上記第１電極９８ａを覆う誘電体層９８ｂと、上記誘電体層９８ｂ上の第２電極９８ｃと、を含むキャパシター構造物とすることができる。
【0158】
以上、添付図面を参照して本発明の実施形態を説明したが、本発明が属する技術分野において通常の知識を有する者であれば、本発明がその技術的思想や必須な特徴を変更することなく他の具体的な形態で実施可能であることが理解できるであろう。したがって、上述の実施形態は全ての点で例示的なものであり、限定的ではないと理解すべきである。
【符号の説明】
【0159】
１ 半導体素子
３ 基板
６ａ 活性領域
６ｓ 素子分離領域
９ａ 第１不純物領域
９ｂ 第２不純物領域
１２ ゲートトレンチ
ＧＳ ゲート構造物
１４ ゲート誘電体層
１６ ゲート電極
１８ ゲートキャッピング層
２１ パッドパターン
２４ 絶縁性障壁パターン
３５ バッファー構造物
２７ 第１バッファー層
２９ 第２バッファー層
３１ 第３バッファー層
３３ 第４バッファー層
３８ 開口部または側壁
４０ 第１層
４２ 第２層
４４ 第３層
４５ エアギャップ
４６ 第４層
４８ 第５層
５３ｐ プラグ部分
５５ 第１導電層
５７ 第２導電層
５９ 第３導電層
６１ ライン部分
６４ ビットラインキャッピング層
７３ 絶縁性ライナー
７６ 絶縁性パターン
ＩＳ 絶縁性構造物
ＩＳａ 第１絶縁性構造物
ＩＳｂ 第２絶縁性構造物
８５ ビットラインスペーサー
８８ コンタクト構造物
９０ ランディングパッド
９２ 絶縁性障壁パターン
９４ エッチング停止層
９６ 情報記憶構造物
３ 基板
６ａ 活性領域
６ｓ 素子分離領域
９ａ 第１不純物領域
９ｂ 第２不純物領域
１２ ゲートトレンチ
ＧＳ ゲート構造物
１４ ゲート誘電体層
１６ ゲート電極
１８ ゲートキャッピング層
２１ パッドパターン
２４ 絶縁性障壁パターン
３５ バッファー構造物
２７ 第１バッファー層
２９ 第２バッファー層
３１ 第３バッファー層
３３ 第４バッファー層
３８ 開口部または側壁
４０ 第１層
４２ 第２層
４４ 第３層
４５ エアギャップ
４６ 第４層
４８ 第５層
５３ｐ プラグ部分
５５ 第１導電層
５７ 第２導電層
５９ 第３導電層
６１ ライン部分
６４ ビットラインキャッピング層
７３ 絶縁性ライナー
７６ 絶縁性パターン
ＩＳ 絶縁性構造物
ＩＳａ 第１絶縁性構造物
ＩＳｂ 第２絶縁性構造物
８５ ビットラインスペーサー
８８ コンタクト構造物
９０ ランディングパッド
９２ 絶縁性障壁パターン
９４ エッチング停止層
９６ 情報記憶構造物
【図1】
【図2a】
【図2b】
【図3】
【図4a】
【図4b】
【図5a】
【図5b】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】