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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2023165607
(43)【公開日】2023-11-16
(54)【発明の名称】液晶表示装置
(51)【国際特許分類】
G02F 1/1343 20060101AFI20231109BHJP
G02F 1/1368 20060101ALI20231109BHJP
【ＦＩ】
G02F1/1343
G02F1/1368
【審査請求】未請求
【請求項の数】12
【出願形態】ＯＬ
(21)【出願番号】P 2023018925
(22)【出願日】2023-02-10
(31)【優先権主張番号】P 2022076441
(32)【優先日】2022-05-06
(33)【優先権主張国・地域又は機関】JP
(71)【出願人】
【識別番号】518078142
【氏名又は名称】上海天馬微電子有限公司
(74)【代理人】
【識別番号】100095407
【弁理士】
【氏名又は名称】木村 満
(74)【代理人】
【識別番号】100183955
【弁理士】
【氏名又は名称】齋藤 悟郎
(74)【代理人】
【識別番号】100132883
【弁理士】
【氏名又は名称】森川 泰司
(74)【代理人】
【識別番号】100180334
【弁理士】
【氏名又は名称】山本 洋美
(74)【代理人】
【識別番号】100177149
【弁理士】
【氏名又は名称】佐藤 浩義
(74)【代理人】
【識別番号】100174067
【弁理士】
【氏名又は名称】湯浅 夏樹
(74)【代理人】
【識別番号】100136342
【弁理士】
【氏名又は名称】中村 成美
(72)【発明者】
【氏名】浅井 卓也
【テーマコード（参考）】
2H092
2H192
【Ｆターム（参考）】
2H092GA14
2H092GA21
2H092GA30
2H092HA04
2H092JA26
2H092JB42
2H092JB63
2H092JB68
2H092KA04
2H092KA05
2H092KA08
2H092PA02
2H092PA06
2H092PA08
2H092PA09
2H092PA11
2H092QA07
2H092QA09
2H192AA24
2H192BB12
2H192BB13
2H192BC31
2H192CB05
2H192CB13
2H192CB34
2H192CB35
2H192CB37
2H192CC42
2H192CC62
2H192DA74
2H192EA22
2H192EA43
2H192JA06
2H192JA32
(57)【要約】
【課題】表示品位の高い液晶表示装置を提供する。
【解決手段】液晶表示装置は、スイッチング素子２２０と画素電極２１０とを有する複数の画素ＰＸと、スイッチング素子２２０のゲート電極２２２に接続する複数の走査線ＧＬと、スイッチング素子２２０のソース電極２２６に接続し走査線ＧＬに交差する複数のデータ線ＤＬとを備える。複数の画素ＰＸは、ソース電極２２６が接続するデータ線ＤＬとゲート電極２２２が接続する走査線ＧＬの少なくとも一方に対する画素電極２１０の相対位置が異なる、第１画素ＰＸ１と第２画素ＰＸ２とを有する。平面視した場合に、画素ＰＸのそれぞれにおける、スイッチング素子２２０の半導体層２２４とゲート電極２２２とソース電極２２６の半導体層２２４に重なる部分２２６ａとドレイン電極２２８の半導体層２２４に重なる部分２２８ａの位置関係が同じであり、画素電極２１０の外形形状が同じである。
【選択図】図３
【解決手段】液晶表示装置は、スイッチング素子２２０と画素電極２１０とを有する複数の画素ＰＸと、スイッチング素子２２０のゲート電極２２２に接続する複数の走査線ＧＬと、スイッチング素子２２０のソース電極２２６に接続し走査線ＧＬに交差する複数のデータ線ＤＬとを備える。複数の画素ＰＸは、ソース電極２２６が接続するデータ線ＤＬとゲート電極２２２が接続する走査線ＧＬの少なくとも一方に対する画素電極２１０の相対位置が異なる、第１画素ＰＸ１と第２画素ＰＸ２とを有する。平面視した場合に、画素ＰＸのそれぞれにおける、スイッチング素子２２０の半導体層２２４とゲート電極２２２とソース電極２２６の半導体層２２４に重なる部分２２６ａとドレイン電極２２８の半導体層２２４に重なる部分２２８ａの位置関係が同じであり、画素電極２１０の外形形状が同じである。
【選択図】図３
【特許請求の範囲】
【請求項1】
スイッチング素子と前記スイッチング素子のドレイン電極に接続する画素電極とを有し、マトリクス状に配置された、複数の画素と、
前記スイッチング素子のゲート電極に接続する、複数の走査線と、
前記スイッチング素子のソース電極に接続し前記走査線に交差する、複数のデータ線と、を備え、
前記複数の画素は、前記ソース電極が接続する前記データ線と前記ゲート電極が接続する前記走査線の少なくとも一方に対する前記画素電極の相対位置が異なる、第１画素と第２画素とを有し、
平面視した場合に、前記複数の画素のそれぞれにおける、前記スイッチング素子の半導体層と前記ゲート電極と前記ソース電極の前記半導体層に重なる部分と前記ドレイン電極の前記半導体層に重なる部分の位置関係が、同じであり、
平面視した場合に、前記複数の画素のそれぞれにおける、前記画素電極の外形形状が同じである、
液晶表示装置。
前記スイッチング素子のゲート電極に接続する、複数の走査線と、
前記スイッチング素子のソース電極に接続し前記走査線に交差する、複数のデータ線と、を備え、
前記複数の画素は、前記ソース電極が接続する前記データ線と前記ゲート電極が接続する前記走査線の少なくとも一方に対する前記画素電極の相対位置が異なる、第１画素と第２画素とを有し、
平面視した場合に、前記複数の画素のそれぞれにおける、前記スイッチング素子の半導体層と前記ゲート電極と前記ソース電極の前記半導体層に重なる部分と前記ドレイン電極の前記半導体層に重なる部分の位置関係が、同じであり、
平面視した場合に、前記複数の画素のそれぞれにおける、前記画素電極の外形形状が同じである、
液晶表示装置。
【請求項2】
前記第１画素の前記画素電極は、前記スイッチング素子に対して、前記スイッチング素子の前記ドレイン電極と前記半導体層が重なる側に位置し、
前記第２画素の前記画素電極は、前記スイッチング素子に対して、前記スイッチング素子の前記ドレイン電極と前記半導体層が重なる側と反対側に位置する、
請求項１に記載の液晶表示装置。
前記第２画素の前記画素電極は、前記スイッチング素子に対して、前記スイッチング素子の前記ドレイン電極と前記半導体層が重なる側と反対側に位置する、
請求項１に記載の液晶表示装置。
【請求項3】
前記第２画素の前記画素電極は、前記スイッチング素子に対して、前記ソース電極が接続する前記データ線と前記ゲート電極が接続する前記走査線のうちの一方を跨いだ位置に位置する、
請求項１に記載の液晶表示装置。
請求項１に記載の液晶表示装置。
【請求項4】
前記第２画素のドレイン電極は、前記ソース電極が接続する前記データ線と前記ゲート電極が接続する前記走査線のうちの一方に平行に延びた後に折れ曲がり、前記第２画素の前記画素電極に接続する、
請求項１に記載の液晶表示装置。
請求項１に記載の液晶表示装置。
【請求項5】
平面視した場合に、前記第１画素の前記ドレイン電極の面積と前記第２画素の前記ドレイン電極の面積が同じである、
請求項１に記載の液晶表示装置。
請求項１に記載の液晶表示装置。
【請求項6】
前記第１画素の前記ドレイン電極と前記第２画素の前記ドレイン電極の少なくとも一方に、前記第１画素における前記画素電極と前記ドレイン電極との重なりと前記第２画素における前記画素電極と前記ドレイン電極との重なりとの差により生じる、前記第１画素と前記第２画素との容量差を補償する容量部を有する、
請求項１に記載の液晶表示装置。
請求項１に記載の液晶表示装置。
【請求項7】
前記第１画素の前記画素電極と前記第２画素の前記画素電極は、
それぞれが接続する前記スイッチング素子に接続し、所定の方向に延伸する前記走査線又は前記データ線に対する位置が異なり、かつ、それぞれが接続する前記スイッチング素子に接続し、前記所定の方向と垂直な方向に延伸する前記データ線又は前記走査線に対する位置が同一である、
請求項１に記載の液晶表示装置。
それぞれが接続する前記スイッチング素子に接続し、所定の方向に延伸する前記走査線又は前記データ線に対する位置が異なり、かつ、それぞれが接続する前記スイッチング素子に接続し、前記所定の方向と垂直な方向に延伸する前記データ線又は前記走査線に対する位置が同一である、
請求項１に記載の液晶表示装置。
【請求項8】
前記第１画素の前記画素電極と前記第２画素の前記画素電極は、
それぞれが接続する前記スイッチング素子に接続し、所定の方向に延伸する前記走査線又は前記データ線に対する位置が同一であり、かつ、それぞれが接続する前記スイッチング素子に接続し、前記所定の方向と垂直な方向に延伸する前記データ線又は前記走査線に対する位置が異なる、
請求項１に記載の液晶表示装置。
それぞれが接続する前記スイッチング素子に接続し、所定の方向に延伸する前記走査線又は前記データ線に対する位置が同一であり、かつ、それぞれが接続する前記スイッチング素子に接続し、前記所定の方向と垂直な方向に延伸する前記データ線又は前記走査線に対する位置が異なる、
請求項１に記載の液晶表示装置。
【請求項9】
前記第１画素の前記画素電極と前記第２画素の前記画素電極は、
それぞれが接続する前記スイッチング素子に接続し、所定の方向に延伸する前記走査線又は前記データ線に対する位置が異なり、かつ、それぞれが接続する前記スイッチング素子に接続し、前記所定の方向と垂直な方向に延伸する前記データ線又は前記走査線に対する位置が異なる、
請求項１に記載の液晶表示装置。
それぞれが接続する前記スイッチング素子に接続し、所定の方向に延伸する前記走査線又は前記データ線に対する位置が異なり、かつ、それぞれが接続する前記スイッチング素子に接続し、前記所定の方向と垂直な方向に延伸する前記データ線又は前記走査線に対する位置が異なる、
請求項１に記載の液晶表示装置。
【請求項10】
前記第１画素と前記第２画素のそれぞれは、前記所定の方向と垂直な方向に並び、
前記第１画素の前記所定の方向と垂直な方向に並ぶ列と前記第２画素の前記所定の方向と垂直な方向に並ぶ列が、前記所定の方向に交互に配置されている、
請求項７から９のいずれか１項に記載の液晶表示装置。
前記第１画素の前記所定の方向と垂直な方向に並ぶ列と前記第２画素の前記所定の方向と垂直な方向に並ぶ列が、前記所定の方向に交互に配置されている、
請求項７から９のいずれか１項に記載の液晶表示装置。
【請求項11】
前記第１画素と前記第２画素のそれぞれは、前記所定の方向に並び、
前記第１画素の前記所定の方向に並ぶ列と前記第２画素の前記所定の方向に並ぶ列が、前記所定の方向と垂直な方向に交互に配置されている、
請求項７から９のいずれか１項に記載の液晶表示装置。
前記第１画素の前記所定の方向に並ぶ列と前記第２画素の前記所定の方向に並ぶ列が、前記所定の方向と垂直な方向に交互に配置されている、
請求項７から９のいずれか１項に記載の液晶表示装置。
【請求項12】
前記第１画素と前記第２画素が、前記所定の方向と前記所定の方向と垂直な方向とに、交互に配置されている、
請求項９に記載の液晶表示装置。
請求項９に記載の液晶表示装置。
【発明の詳細な説明】
【技術分野】
【0001】
本開示は、液晶表示装置に関する。
【背景技術】
【0002】
駆動ＩＣ（Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）チップの数を減らして、製造コストを抑制した液晶表示装置として、２倍走査線方式（デュアルゲート構造とも呼ばれる）の液晶表示装置が知られている。
【0003】
例えば、特許文献１は、行方向と列方向に配列された複数の画素電極と、１つの行の画素電極に対し、列方向の一方側に行方向に沿って配置された第１ゲート配線と、列方向の他方側に行方向に沿って配置された第２ゲート配線と、画素電極間に列方向に沿って配置された複数のソース配線と、第１画素スイッチと、第２画素スイッチとを備える液晶表示装置を開示している。第１画素スイッチは、画素電極のうちで行方向に隣接する２つの画素電極の一方とソース配線との間に設けられ、第１ゲート配線から供給されるゲート信号によりオン・オフする。第２画素スイッチは、２つの画素電極の他方と前記ソース配線との間に接続され、第２ゲート配線から供給されるゲート信号によりオン・オフする。
【先行技術文献】
【特許文献】
【0004】
【特許文献1】特開２０１５－７２３３９号公報
【発明の概要】
【発明が解決しようとする課題】
【0005】
特許文献１では、第１画素スイッチは、第１画素スイッチに接続する画素電極の＋Ｙ側に位置している。また、第１画素スイッチでは、半導体層はゲート電極上に積層され、ソース配線に接続するソース電極は半導体層上で画素電極に接続するドレイン電極を＋Ｙ側からＵ字形に囲み、ドレイン電極は半導体層上で－Ｙ側に位置し－Ｙ方向に延びている。
【0006】
一方、第２画素スイッチは、第２画素スイッチに接続する画素電橋の－Ｙ側に位置している。第２画素スイッチでは、半導体層はゲート電極上に積層され、ソース電極は半導体層上でドレイン電極を－Ｙ側からＵ字形に囲み、ドレイン電極は半導体層上で＋Ｙ側に位置し＋Ｙ方向に延びている。
【0007】
上述のように、第１画素スイッチと第２画素スイッチでは、ソース電極とドレイン電極の位置関係が異なるので、ソース電極とドレイン電極を半導体層上に形成する場合に位置ずれが生じると、第１画素スイッチと第２画素スイッチの特性に差が生じて、液晶表示装置の表示にムラが生じる虞がある。例えば、ソース電極とドレイン電極を半導体層上に形成する場合に、ソース電極とドレイン電極の位置が半導体層に対して＋Ｙ方向にずれると、第１画素スイッチでは、ソース電極と半導体層との重なりが小さくなり、ドレイン電極と半導体層との重なりが大きくなる。一方、ソース電極とドレイン電極の位置が半導体層に対して＋Ｙ方向にずれると、第２画素スイッチでは、ソース電極と半導体層との重なりが大きくなり、ドレイン電極と半導体層との重なりが小さくなる。これらにより、第１画素スイッチと第２画素スイッチの特性に差が生じて、液晶表示装置の表示にムラが生じる虞がある。
【0008】
さらに、特許文献１では、液晶表示装置を平面視した場合に、第１画素スイッチに接続する画素電極の形状と第２スイッチに接続する画素電極の形状が異なる。これにより、第１画素スイッチに接続する画素電極とソース配線との間に発生する寄生容量と第２画素スイッチに接続する画素電極とソース配線との間に発生する寄生容量が異なる虞もある。
【0009】
本開示は、上記の事情に鑑みてなされたものであり、表示品位の高い液晶表示装置を提供することを目的とする。
【課題を解決するための手段】
【0010】
上記目的を達成するため、本開示の液晶表示装置は、
スイッチング素子と前記スイッチング素子のドレイン電極に接続する画素電極とを有し、マトリクス状に配置された、複数の画素と、
前記スイッチング素子のゲート電極に接続する、複数の走査線と、
前記スイッチング素子のソース電極に接続し前記走査線に交差する、複数のデータ線と、を備え、
前記複数の画素は、前記ソース電極が接続する前記データ線と前記ゲート電極が接続する前記走査線の少なくとも一方に対する前記画素電極の相対位置が異なる、第１画素と第２画素とを有し、
平面視した場合に、前記複数の画素のそれぞれにおける、前記スイッチング素子の半導体層と前記ゲート電極と前記ソース電極の前記半導体層に重なる部分と前記ドレイン電極の前記半導体層に重なる部分の位置関係が、同じであり、
平面視した場合に、前記複数の画素のそれぞれにおける、前記画素電極の外形形状が同じである。
スイッチング素子と前記スイッチング素子のドレイン電極に接続する画素電極とを有し、マトリクス状に配置された、複数の画素と、
前記スイッチング素子のゲート電極に接続する、複数の走査線と、
前記スイッチング素子のソース電極に接続し前記走査線に交差する、複数のデータ線と、を備え、
前記複数の画素は、前記ソース電極が接続する前記データ線と前記ゲート電極が接続する前記走査線の少なくとも一方に対する前記画素電極の相対位置が異なる、第１画素と第２画素とを有し、
平面視した場合に、前記複数の画素のそれぞれにおける、前記スイッチング素子の半導体層と前記ゲート電極と前記ソース電極の前記半導体層に重なる部分と前記ドレイン電極の前記半導体層に重なる部分の位置関係が、同じであり、
平面視した場合に、前記複数の画素のそれぞれにおける、前記画素電極の外形形状が同じである。
【発明の効果】
【0011】
本開示によれば、表示品位の高い液晶表示装置を実現できる。
【図面の簡単な説明】
【0012】
【図1】実施形態１に係る液晶表示装置の構成を示すブロック図である。
【図2】実施形態１に係る液晶表示パネルを示す平面図である。
【図3】実施形態１に係る液晶表示パネルの構成を示す平面図である。
【図5】実施形態１に係る、画素電極とスイッチング素子と走査線とデータ線との接続関係を示す模式図である。
【図6】実施形態２に係る、画素電極とスイッチング素子と走査線とデータ線との接続関係を示す模式図である。
【図7】実施形態２に係る、ゲート電極と半導体層とソース電極とドレイン電極の位置関係を示す模式図である。
【図8】実施形態３に係る、画素電極とスイッチング素子と走査線とデータ線との接続関係を示す模式図である。
【図9】実施形態３に係る、ゲート電極と半導体層とソース電極とドレイン電極の位置関係を示す模式図である。
【図10】変形例に係る、画素電極とスイッチング素子と走査線とデータ線との接続関係を示す模式図である。
【図11】変形例に係る、ゲート電極と半導体層とソース電極とドレイン電極の位置関係を示す模式図である。
【図12】変形例に係る、第１画素における画素電極とスイッチング素子と走査線とデータ線との接続関係を示す模式図である。
【図13】変形例に係る第１画素のスイッチング素子を示す模式図である。
【図14】変形例に係る、第２画素における画素電極とスイッチング素子と走査線とデータ線との接続関係を示す模式図である。
【図15】変形例に係る第２画素のスイッチング素子を示す模式図である。
【図16】変形例に係る第１画素のスイッチング素子を示す模式図である。
【図17】変形例に係る、第２画素における画素電極とスイッチング素子と走査線とデータ線との接続関係を示す模式図である。
【図18】変形例に係る第２画素のスイッチング素子を示す模式図である。
【図19】変形例に係る、第２画素における画素電極とスイッチング素子と走査線とデータ線との接続関係を示す模式図である。
【図20】変形例に係る第２画素のスイッチング素子を示す模式図である。
【図21】変形例に係る、第１画素における画素電極とスイッチング素子と走査線とデータ線との接続関係を示す模式図である。
【図22】変形例に係る第１画素のスイッチング素子を示す模式図である。
【図23】変形例に係る、第２画素における画素電極とスイッチング素子と走査線とデータ線との接続関係を示す模式図である。
【図24】変形例に係る第２画素のスイッチング素子を示す模式図である。
【図25】変形例に係る第１画素のスイッチング素子を示す模式図である。
【図26】変形例に係る、第２画素における画素電極とスイッチング素子と走査線とデータ線との接続関係を示す模式図である。
【図27】変形例に係る第２画素のスイッチング素子を示す模式図である。
【図28】変形例に係る、第２画素における画素電極とスイッチング素子と走査線とデータ線との接続関係を示す模式図である。
【図29】変形例に係る第２画素のスイッチング素子を示す模式図である。
【図30】変形例に係る第１画素と第２画素の配置を示す模式図である。
【図31】変形例に係る第１画素と第２画素の配置を示す模式図である。
【図32】変形例に係る第１画素と第２画素の配置を示す模式図である。
【図33】変形例に係るドレイン電極を示す模式図である。
【図34】変形例に係るドレイン電極を示す模式図である。
【図35】変形例に係る液晶表示パネルの構成を示す平面図である。
【発明を実施するための形態】
【0013】
以下、実施形態に係る液晶表示装置について、図面を参照して説明する。
【0014】
＜実施形態１＞
図１～図５を参照して、本実施形態に係る液晶表示装置１０を説明する。液晶表示装置１０は、図１に示すように、液晶表示パネル１００と、ゲートドライバ５００と、データドライバ６００とを備える。また、液晶表示装置１０は、図示しない、タイミングコントローラ、共通電圧制御部、バックライト等を備える。本明細書では、理解を容易にするため、図１における液晶表示装置１０の右方向（紙面の右方向）を＋Ｘ方向、上方向（紙面の上方向）を＋Ｙ方向と、＋Ｘ方向と＋Ｙ方向に垂直な方向（紙面の手前方向）を＋Ｚ方向として説明する。また、液晶表示装置１０の＋Ｚ側に観察者が位置するとして説明する。
図１～図５を参照して、本実施形態に係る液晶表示装置１０を説明する。液晶表示装置１０は、図１に示すように、液晶表示パネル１００と、ゲートドライバ５００と、データドライバ６００とを備える。また、液晶表示装置１０は、図示しない、タイミングコントローラ、共通電圧制御部、バックライト等を備える。本明細書では、理解を容易にするため、図１における液晶表示装置１０の右方向（紙面の右方向）を＋Ｘ方向、上方向（紙面の上方向）を＋Ｙ方向と、＋Ｘ方向と＋Ｙ方向に垂直な方向（紙面の手前方向）を＋Ｚ方向として説明する。また、液晶表示装置１０の＋Ｚ側に観察者が位置するとして説明する。
【0015】
液晶表示装置１０の液晶表示パネル１００は、図２に示すように、ＴＦＴ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）基板２００と対向基板３００と液晶ＬＣとを備える。また、液晶表示パネル１００は、後述する、第１偏光板１１０と第２偏光板１２０とを備える。液晶表示パネル１００は、マトリクス状に配列された、複数の画素ＰＸを有している。なお、図２では、理解を容易にするため、第１偏光板１１０と第２偏光板１２０とを省略している。
【0016】
ＴＦＴ基板２００には、後述する、複数の走査線ＧＬ（ＧＬｎ：ｎは１以上の整数）、複数のデータ線ＤＬ（ＤＬｍ：ｍは１以上の整数）、画素ＰＸの画素電極２１０とスイッチング素子２２０と共通電極ＣＥ等が形成されている。また、対向基板３００には、後述する、カラーフィルタＣＦ、ブラックマトリクスＢＭ等が形成されている。ＴＦＴ基板２００と対向基板３００は、図２に示すように、シール材１３０により貼り合わされて、液晶ＬＣを挟持している。液晶表示パネル１００の詳細な構成については、後述する。また、走査線ＧＬとデータ線ＤＬとを総称して配線とも記載する。
【0017】
図１に戻り、液晶表示装置１０のゲートドライバ５００は、液晶表示パネル１００の走査線ＧＬに走査信号を順次に供給して、走査線ＧＬに接続されているスイッチング素子２２０を有する画素ＰＸを順次に駆動する。液晶表示装置１０のデータドライバ６００は、液晶表示パネル１００のデータ線ＤＬのそれぞれに画像信号（階調電圧）を供給する。
【0018】
また、液晶表示装置１０のタイミングコントローラは、ゲートドライバ５００、データドライバ６００等の動作を同期させるための制御信号を生成して、ゲートドライバ５００、データドライバ６００等に供給する。液晶表示装置１０の共通電圧制御部は、共通電極ＣＥの電位を制御する。液晶表示装置１０のバックライトは、液晶表示パネル１００の表示面と反対側（－Ｚ側）に配置され、液晶表示パネル１００に光を供給する。
【0019】
次に、図３～図５を参照して、液晶表示パネル１００の構成を説明する。図３は液晶表示パネル１００の構成を示す平面図であり、図４は図３に示す液晶表示パネル１００をＡ－Ａ線で矢視した断面図である。図５は、画素電極２１０とスイッチング素子２２０と走査線ＧＬとデータ線ＤＬとの接続関係を示す模式図である。なお、図３では、理解を容易にするために、共通電極ＣＥ、後述するＴＦＴ基板２００の第１絶縁層２４２、対向基板３００等を省略している。また、以下の図においても、共通電極ＣＥ、第１絶縁層２４２、対向基板３００等を省略する場合がある。
【0020】
本実施形態では、液晶表示パネル１００は、１つのデータ線ＤＬを隣接する２つの画素ＰＸで共有し、走査線ＧＬの数を２倍にした２倍走査線方式の液晶表示パネルである。また、液晶表示パネル１００は、透過型で、ＦＦＳ（Ｆｒｉｎｇｅ Ｆｉｅｌｄ Ｓｗｉｔｃｈｉｎｇ）モードで動作する。
【0021】
液晶表示パネル１００のＴＦＴ基板２００は、第１透光性基板２０５、複数の走査線ＧＬ、複数のデータ線ＤＬ、画素ＰＸの画素電極２１０等を有する。第１透光性基板２０５は、例えば、ガラス基板である。図３～図５に示すように、第１透光性基板２０５の第１主面２０５ａに、複数の走査線ＧＬ、複数のデータ線ＤＬ、画素ＰＸの画素電極２１０とスイッチング素子２２０と共通電極ＣＥ等が形成されている。第１透光性基板２０５の第１主面２０５ａと反対側の第２主面２０５ｂに、第１偏光板１１０が設けられている。
【0022】
まず、画素電極２１０、スイッチング素子２２０、走査線ＧＬ等の接続関係を説明する。本実施形態では、図５に示すように、画素ＰＸの画素電極２１０がＸ方向とＹ方向とにマトリクス状に配置されている。走査線ＧＬは、Ｘ方向に延びる。また、走査線ＧＬは、Ｘ方向に並ぶ画素電極２１０の列を＋Ｙ側と－Ｙ側の両側から挟んで、２つずつ設けられている。データ線ＤＬはＹ方向に延びる。データ線ＤＬは、Ｙ方向に並ぶ画素電極２１０の列を２列ずつ区切って、１つずつ設けられている。
【0023】
画素電極２１０に接続するスイッチング素子２２０は、図３に示すように、２つずつ配置されている走査線ＧＬの間に配置されている（例えば、走査線ＧＬｎ－１と走査線ＧＬｎの間）。データ線ＤＬ（例えば、データ線ＤＬｍ）を挟んで隣接する画素電極２１０に接続するスイッチング素子２２０のソース電極は、図３と図５に示すように、画素電極２１０が挟んでいる同じデータ線ＤＬに接続している。一方、データ線ＤＬ（例えば、データ線ＤＬｍ）を挟んで隣接する画素電極２１０のうち、＋Ｘ側に位置する画素電極２１０に接続するスイッチング素子２２０のゲート電極は、－Ｙ側に位置し隣接する走査線ＧＬ（例えば、走査線ＧＬｎ＋１）に接続し、－Ｘ側に位置する画素電極２１０に接続するスイッチング素子２２０のゲート電極は、＋Ｙ側に位置し隣接する走査線ＧＬ（例えば、走査線ＧＬｎ）に接続している。
【0024】
したがって、本実施形態では、画素ＰＸは、スイッチング素子２２０のソース電極が接続するデータ線ＤＬとスイッチング素子２２０のゲート電極が接続する走査線ＧＬの少なくとも一方に対する画素電極２１０の相対位置が異なる、第１画素ＰＸ１と第２画素ＰＸ２とを有することになる。具体的には、図５に示すように、第１画素ＰＸ１では、画素電極２１０は、ソース電極が接続するデータ線ＤＬに対して＋Ｘ側に位置し、ゲート電極が接続する走査線ＧＬに対して＋Ｙ側に位置している。一方、第２画素ＰＸ２では、画素電極２１０は、ソース電極が接続するデータ線ＤＬに対して－Ｘ側に位置し、ゲート電極が接続する走査線ＧＬに対して－Ｙ側に位置している。以下では、第１画素ＰＸ１と第２画素ＰＸ２とを総称して、画素ＰＸと記載する場合がある。また、第１画素ＰＸ１のスイッチング素子２２０をスイッチング素子２２０Ａと、第２画素ＰＸ２のスイッチング素子２２０をスイッチング素子２２０Ｂと記載し、スイッチング素子２２０Ａとスイッチング素子２２０Ｂとを総称してスイッチング素子２２０と記載する場合もある。
【0025】
【0026】
走査線ＧＬは、Ｘ方向に延び、第１透光性基板２０５の第１主面２０５ａの上に形成されている。走査線ＧＬは、アルミニウム（Ａｌ）、モリブデン（Ｍｏ）等の金属から形成される。走査線ＧＬは、第１絶縁層２４２に覆われている。
【0027】
データ線ＤＬは、Ｙ方向に延び、第１絶縁層２４２の上に形成されている。データ線ＤＬも、アルミニウム（Ａｌ）、モリブデン（Ｍｏ）等の金属から形成される。データ線ＤＬは、第２絶縁層２４４に覆われている。
【0028】
共通電極ＣＥは、図示しない共通配線を介して、共通電圧制御部に接続している。共通電極ＣＥは、第１絶縁層２４２と第２絶縁層２４４の上に、ＩＴＯ（Ｉｎｄｉｕｍ Ｔｉｎ Ｏｘｉｄｅ）から形成される。共通電極ＣＥは、第３絶縁層２４６に覆われている。
【0029】
第１画素ＰＸ１の画素電極２１０は、走査線ＧＬ（走査線ＧＬｎと走査線ＧＬｎ＋１）に挟まれ、接続するデータ線ＤＬ（ＤＬｍ）の＋Ｘ側に設けられる。第２画素ＰＸ２の画素電極２１０は、走査線ＧＬ（走査線ＧＬｎと走査線ＧＬｎ＋１）に挟まれ、接続するデータ線ＤＬ（ＤＬｍ）の－Ｘ側に設けられる。第１画素ＰＸ１と第２画素ＰＸ２の画素電極２１０は、それぞれ、第２絶縁層２４４と第３絶縁層２４６とに設けられたコンタクトホール２４８を介して、スイッチング素子２２０のドレイン電極２２８に接続している。画素電極２１０はＩＴＯから形成される。
【0030】
第１画素ＰＸ１と第２画素ＰＸ２の画素電極２１０は、Ｙ方向に延びるスリットＳＬを有し、観察者から見て、同じ外形形状（矩形形状）を有している。これにより、液晶表示パネル１００では、第１画素ＰＸ１の画素電極２１０とデータ線ＤＬとの間に発生する寄生容量と、第２画素ＰＸ２の画素電極２１０とデータ線ＤＬとの間に発生する寄生容量とを等しくできる。
【0031】
画素ＰＸのスイッチング素子２２０は、例えば、ＴＦＴ素子である。スイッチング素子２２０は、ゲート電極２２２と半導体層２２４とソース電極２２６とドレイン電極２２８とを有する。本実施形態では、ゲート電極２２２は、走査線ＧＬと一体に、ＴＦＴ基板２００の第１主面２０５ａの上に形成されている。ゲート電極２２２は、走査線ＧＬと同様、第１絶縁層２４２に覆われている。
【0032】
半導体層２２４は、第１絶縁層２４２を介して、ゲート電極２２２の上にアイランド上に設けられている。半導体層２２４は、例えば、アモルファスシリコンから形成される。ソース電極２２６は、第１絶縁層２４２と半導体層２２４の上に、データ線ＤＬから分岐して形成される。ソース電極２２６は、半導体層２２４上でＵ字形状を有し、半導体層２２４上のドレイン電極２２８を囲んでいる。ドレイン電極２２８は、第１絶縁層２４２と半導体層２２４の上に設けられ、コンタクトホール２４８を介して、画素電極２１０に接続している。ソース電極２２６とドレイン電極２２８は、データ線ＤＬと同様に、アルミニウム（Ａｌ）、モリブデン（Ｍｏ）等の金属から形成される。また、半導体層２２４とソース電極２２６とドレイン電極２２８は、第２絶縁層２４４と第３絶縁層２４６に覆われている。
【0033】
ここで、観察者側（＋Ｚ側）から液晶表示パネル１００を平面視した、ゲート電極２２２と半導体層２２４とソース電極２２６とドレイン電極２２８の位置関係を説明する。
【0034】
第１画素ＰＸ１のスイッチング素子２２０Ａでは、図３に示すように、半導体層２２４がゲート電極２２２上に位置し、ソース電極２２６は半導体層２２４上で－Ｙ側に位置して－Ｙ側からドレイン電極２２８を囲んでいる。スイッチング素子２２０Ａのドレイン電極２２８は、半導体層２２４上で＋Ｙ側に位置し、＋Ｙ方向に延びて、ドレイン電極２２８と半導体層２２４が重なる側（＋Ｙ側）に位置する画素電極２１０に接続している。
【0035】
第２画素ＰＸ２のスイッチング素子２２０Ｂでも、半導体層２２４がゲート電極２２２上に位置する。また、スイッチング素子２２０Ｂのソース電極２２６は、半導体層２２４上で－Ｙ側に位置して－Ｙ側からドレイン電極２２８を囲んでいる。スイッチング素子２２０Ｂのドレイン電極２２８は、半導体層２２４上で＋Ｙ側に位置する。スイッチング素子２２０Ｂのドレイン電極２２８は、＋Ｙ方向に延びた後に屈曲して、ドレイン電極２２８と半導体層２２４が重なる側と反対側（－Ｙ側）に位置する画素電極２１０に接続している。
【0036】
すなわち、第１画素ＰＸ１のスイッチング素子２２０Ａと第２画素ＰＸ２のスイッチング素子２２０Ｂでは、図３に示すように、ゲート電極２２２と、半導体層２２４と、ソース電極２２６の半導体層２２４に重なる部分２２６ａと、ドレイン電極２２８の半導体層２２４に重なる部分２２８ａの位置関係が同じに、形成されている。本実施形態では、スイッチング素子２２０Ａとスイッチング素子２２０Ｂにおける、ゲート電極２２２と半導体層２２４とソース電極２２６の半導体層２２４に重なる部分２２６ａとドレイン電極２２８の半導体層２２４に重なる部分２２８ａの位置関係が、同じであるので、ゲート電極２２２と半導体層２２４とソース電極２２６とドレイン電極２２８を形成する場合に、層間の重ねずれ（各部の位置ずれ）が生じても、スイッチング素子２２０Ａとスイッチング素子２２０Ｂの各部は同じ方向にずれる。したがって、本実施形態では、ゲート電極２２２と半導体層２２４とソース電極２２６とドレイン電極２２８を形成する場合に、層間の重ねずれが生じても、スイッチング素子２２０Ａとスイッチング素子２２０Ｂの特性の差を小さくできる。これにより、液晶表示装置１０の表示ムラを抑制できる。
【0037】
第１絶縁層２４２は、図４に示すように、走査線ＧＬとスイッチング素子２２０のゲート電極２２２とを覆う。第２絶縁層２４４は、スイッチング素子２２０の半導体層２２４とソース電極２２６とドレイン電極２２８と、第１絶縁層２４２とを覆う。第３絶縁層２４６は、共通電極ＣＥと第２絶縁層２４４とを覆う。第１絶縁層２４２～第３絶縁層２４６は、例えば、窒化シリコン（ＳｉＮｘ）から形成される。
【0038】
第３絶縁層２４６と画素電極２１０の上には、配向処理された配向膜ＡＬ１が設けられている。配向膜ＡＬ１は、例えば、ポリイミド薄膜である。
【0039】
液晶表示パネル１００の対向基板３００は、第２透光性基板３０５、ブラックマトリクスＢＭ等を有する。第２透光性基板３０５は、例えば、ガラス基板である。図４に示すように、ブラックマトリクスＢＭとカラーフィルタＣＦとオーバーコート層ＯＣと配向膜ＡＬ２が、第２透光性基板３０５の第１主面３０５ａに形成されている。第２透光性基板３０５の第１主面３０５ａは、第１透光性基板２０５の第１主面２０５ａに対向している。また、第２偏光板１２０が、第２透光性基板３０５の第１主面３０５ａの反対側の第２主面３０５ｂに設けられている。
【0040】
ブラックマトリクスＢＭは、画素ＰＸの光を透過する領域を画定する。カラーフィルタＣＦは、例えば、赤色（Ｒ）と緑色（Ｇ）と青色（Ｂ）の３色のそれぞれがＹ方向に一列に配列された縦ストライプ配列のカラーフィルタである。オーバーコート層ＯＣは、ブラックマトリクスＢＭとカラーフィルタＣＦとを覆う。オーバーコート層ＯＣは、例えば、透光性を有する樹脂から形成される。配向膜ＡＬ２は、オーバーコート層ＯＣの上に設けられ、配向処理を施されている。配向膜ＡＬ２は、例えば、ポリイミド薄膜である。
【0041】
液晶表示パネル１００の液晶ＬＣは、ネマチック液晶である。液晶ＬＣは、配向膜ＡＬ１と配向膜ＡＬ２により、ホモジニアス配向されている。液晶ＬＣは、共通電極ＣＥと画素電極２１０との電位差から生じるＴＦＴ基板２００の第１主面２０５ａに平行な電界成分により、面内でツイスト変形して、画素ＰＸごとに画素ＰＸの透過光量を制御する。
【0042】
液晶表示パネル１００の第１偏光板１１０は、第１透光性基板２０５の第２主面２０５ｂに設けられる。液晶表示パネル１００の第２偏光板１２０は、第２透光性基板３０５の第２主面３０５ｂに設けられる。第１偏光板１１０と第２偏光板１２０は、例えば、クロスニコルに配置される（ノーマリブラックモード）。
【0043】
次に、液晶表示装置１０の製造方法を説明する。まず、ＴＦＴ基板２００の製造方法を説明する。
【0044】
まず、第１透光性基板２０５の第１主面２０５ａの上に、スパッタ法により、アルミニウム薄膜を形成した後、アルミニウム薄膜をエッチングにより加工して、走査線ＧＬとゲート電極２２２を形成する。次に、ＰＣＶＤ（Ｐｌａｓｍａ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により、窒化シリコン薄膜とアモルファスシリコン（ｉ－ａ－Ｓｉ：ｉｎｔｒｉｎｓｉｃ ａｍｏｒｐｈｏｕｓ Ｓｉｌｉｃｏｎ）薄膜とｎ型アモルファスシリコン（ｎ－ａ－Ｓｉ：ｎ－ｔｙｐｅ ｉｎｔｒｉｎｓｉｃ ａｍｏｒｐｈｏｕｓ Ｓｉｌｉｃｏｎ）薄膜とを連続して形成した後、アモルファス薄膜とｎ型アモルファスシリコン薄膜を半導体層２２４となる部分をアイランド状に残して、エッチングする。そして、スパッタ法により、アルミニウム薄膜を形成した後、アルミニウム薄膜をエッチングにより加工して、データ線ＤＬとソース電極２２６とドレイン電極２２８とを形成する。さらに、不要なｎ型アモルファスシリコン部分をエッチングにより除去する。
【0045】
次に、第２絶縁層２４４として窒化シリコン薄膜を形成した後、第２絶縁層２４４の上にＩＴＯから共通電極ＣＥと共通配線とを形成する。そして、第３絶縁層２４６として、窒化シリコン薄膜を形成する。
【0046】
次に、エッチングにより、第２絶縁層２４４と第３絶縁層２４６にコンタクトホール２４８を設ける。さらに、ＩＴＯから画素電極２１０を形成する。ここで、画素電極２１０は、コンタクトホール２４８を介して、ドレイン電極２２８に接続される。
【0047】
最後に、ポリイミド溶液を塗布し焼成することにより、配向膜ＡＬ１を形成した後、配向膜ＡＬ１に配向処理を施す。以上により、ＴＦＴ基板２００を製造できる。
【0048】
対向基板３００の製造方法を説明する。まず、第２透光性基板３０５の第１主面３０５ａの上に、黒色顔料を含む感光性樹脂からブラックマトリクスＢＭを形成する。次に、カラーフィルタＣＦ、オーバーコート層ＯＣを順に形成する。オーバーコート層ＯＣの上にスペーサを形成した後、配向膜ＡＬ１と同様に、配向膜ＡＬ２を形成する。以上により、対向基板３００を製造できる。
【0049】
次に、ＴＦＴ基板２００と対向基板３００とをシール材１３０により貼り合わせた後、ＴＦＴ基板２００と対向基板３００の間に液晶ＬＣを注入し、封入する。さらに、第１偏光板１１０をＴＦＴ基板２００に設け、第２偏光板１２０を対向基板３００に設ける。以上により、液晶表示パネル１００を製造できる。
【0050】
さらに、ゲートドライバ５００、データドライバ６００、バックライト等を液晶表示パネル１００に実装する。以上により、液晶表示装置１０を製造できる。
【0051】
以上のように、画素ＰＸのそれぞれにおける、ゲート電極２２２と半導体層２２４とソース電極２２６の半導体層２２４に重なる部分２２６ａとドレイン電極２２８の半導体層２２４に重なる部分２２８ａの位置関係が、同じであるので、スイッチング素子２２０の各部を形成する場合に、層間の重ねずれが生じても、スイッチング素子２２０特性の差を小さくできる。また、観察者から見て、画素電極２１０の外形形状が同じであるので、画素電極２１０とデータ線ＤＬとの間に発生する寄生容量を等しくできる。これらにより、表示ムラを抑制して、液晶表示装置１０の表示品位を高くできる。
【0052】
＜実施形態２＞
実施形態１の液晶表示パネル１００は２倍走査線方式の液晶表示パネルである。液晶表示パネル１００は３倍走査線方式（トリプルゲート構造）の液晶表示パネルであってもよい。３倍走査線方式の液晶表示パネル１００では、１つの絵素（表示の最小単位）を形成する赤色画素と緑色画素と青色画素のスイッチング素子２２０のゲート電極２２２が、互いに異なる走査線ＧＬに接続している。
実施形態１の液晶表示パネル１００は２倍走査線方式の液晶表示パネルである。液晶表示パネル１００は３倍走査線方式（トリプルゲート構造）の液晶表示パネルであってもよい。３倍走査線方式の液晶表示パネル１００では、１つの絵素（表示の最小単位）を形成する赤色画素と緑色画素と青色画素のスイッチング素子２２０のゲート電極２２２が、互いに異なる走査線ＧＬに接続している。
【0053】
本実施形態では、画素電極２１０、スイッチング素子２２０、走査線ＧＬ等の接続関係が、実施形態１の接続関係と異なる。本実施形態のその他の構成は、実施形態１と同様である。ここでは、図６と図７を参照して、画素電極２１０、スイッチング素子２２０、走査線ＧＬ等の接続関係と位置関係について、説明する。
【0054】
本実施形態では、図６に示すように、画素ＰＸの画素電極２１０は、Ｘ方向とＹ方向とにマトリクス状に配置されている。走査線ＧＬは、Ｙ方向に延び、画素電極２１０の間に１つずつ設けられている。データ線ＤＬは、Ｘ方向に延び、画素電極２１０の間に１つずつ設けられている。
【0055】
本実施形態では、カラーフィルタＣＦは、実施形態１と同様に、赤色（Ｒ）と緑色（Ｇ）と青色（Ｂ）の３色のそれぞれがＹ方向に一列に配列された縦ストライプ配列のカラーフィルタであり、１つの絵素１４０を形成する赤色画素Ｒと緑色画素Ｇと青色画素Ｂのスイッチング素子２２０のゲート電極２２２は、互いに異なる走査線ＧＬ（例えば、走査線ＧＬｎ、走査線ＧＬｎ＋１、走査線ＧＬｎ＋２）に接続している。また、Ｙ方向に並んだ同一色の画素ＰＸのスイッチング素子２２０のゲート電極２２２は、同じ走査線ＧＬに接続している。一方、Ｘ方向に並んだ赤色画素Ｒと緑色画素Ｇと青色画素Ｂの列では、画素電極２１０に接続するスイッチング素子２２０のソース電極２２６は、交互に、－Ｙ側に位置するデータ線ＤＬ（例えば、データ線ＤＬｍ）又は＋Ｙ側に位置するデータ線ＤＬ（例えば、データ線ＤＬｍ－１）に接続している。
【0056】
本実施形態の画素ＰＸは、実施形態１の画素ＰＸと同様に、スイッチング素子２２０のソース電極２２６が接続するデータ線ＤＬとスイッチング素子２２０のゲート電極２２２が接続する走査線ＧＬの少なくとも一方に対する画素電極２１０の相対位置が異なる、第１画素ＰＸ１と第２画素ＰＸ２とを有している。具体的には、図６に示すように、第１画素ＰＸ１では、画素電極２１０は、ゲート電極２２２が接続する走査線ＧＬに対して＋Ｘ側に位置し、ソース電極２２６が接続するデータ線ＤＬに対して＋Ｙ側に位置している。一方、第２画素ＰＸ２では、画素電極２１０は、ゲート電極２２２が接続する走査線ＧＬに対して＋Ｘ側に位置し、ソース電極２２６が接続するデータ線ＤＬに対して－Ｙ側に位置している。
【0057】
また、実施形態１と同様に、第１画素ＰＸ１のスイッチング素子２２０Ａと第２画素ＰＸ２のスイッチング素子２２０Ｂでは、ゲート電極２２２と、半導体層２２４と、ソース電極２２６の半導体層２２４に重なる部分２２６ａと、ドレイン電極２２８の半導体層２２４に重なる部分２２８ａの位置関係が、同じに形成されている。すなわち、図７に示すように、本実施形態のスイッチング素子２２０Ａ、２２０Ｂでは、半導体層２２４がゲート電極２２２上に位置し、ソース電極２２６の半導体層２２４に重なる部分２２６ａは－Ｙ側に位置して－Ｙ側からドレイン電極２２８の半導体層２２４に重なる部分２２８ａを囲んでいる。また、本実施形態のスイッチング素子２２０Ａ、２２０Ｂのドレイン電極２２８の半導体層２２４に重なる部分２２８ａは、＋Ｙ側に位置し、－Ｙ側からソース電極２２６の半導体層２２４に重なる部分２２６ａに囲まれている。
【0058】
したがって、本実施形態においても、実施形態１と同様に、ゲート電極２２２と半導体層２２４とソース電極２２６とドレイン電極２２８を形成する場合に、層間の重ねずれが生じても、スイッチング素子２２０Ａとスイッチング素子２２０Ｂの特性の差を小さくでき、液晶表示装置１０の表示ムラを抑制できる。
【0059】
なお、本実施形態においても、図７に示すように、第１画素ＰＸ１のスイッチング素子２２０Ａのドレイン電極２２８は、実施形態１と同様に、ドレイン電極２２８と半導体層２２４が重なる側（＋Ｙ側）に位置する画素電極２１０に接続している。また、第２画素ＰＸ２のスイッチング素子２２０Ｂのドレイン電極２２８は、＋Ｙ方向に延びた後に屈曲して、ドレイン電極２２８と半導体層２２４が重なる側と反対側（－Ｙ側）に位置する画素電極２１０に接続している。また、第２画素ＰＸ２では、ドレイン電極２２８は、図示しないコンタクトホールを介して接続部２２９に接続し、接続部２２９が画素電極２１０に接続している。
【0060】
以上のように、本実施形態においても、画素ＰＸのそれぞれにおける、ゲート電極２２２と半導体層２２４とソース電極２２６の半導体層２２４に重なる部分２２６ａとドレイン電極２２８の半導体層２２４に重なる部分２２８ａの位置関係が、同じであるので、スイッチング素子２２０の各部を形成する場合に、層間の重ねずれが生じても、スイッチング素子２２０の特性の差を小さくできる。また、図７に示すように、観察者から見て、第１画素ＰＸ１と第２画素ＰＸ２の画素電極２１０の外形形状が同じである。したがって、画素電極２１０とデータ線ＤＬとの間に発生する寄生容量を等しくできる。これらにより、表示ムラを抑制して、液晶表示装置１０の表示品位を高くできる。
【0061】
＜実施形態３＞
実施形態２のスイッチング素子２２０は１つのゲート電極２２２を有するが、スイッチング素子２２０は２つのゲート電極（所謂ダブルゲート構造）を有してもよい。
実施形態２のスイッチング素子２２０は１つのゲート電極２２２を有するが、スイッチング素子２２０は２つのゲート電極（所謂ダブルゲート構造）を有してもよい。
【0062】
本実施形態では、画素電極２１０、スイッチング素子２２０、走査線ＧＬ等の接続関係が、実施形態１と実施形態２の接続関係と異なる。また、スイッチング素子２２０はダブルゲート構造を有しており、スイッチング素子２２０半導体層２２４は低温多結晶シリコン（ＬＴＰＳ：Ｌｏｗ－Ｔｅｍｐｅｒａｔｕｒｅ Ｐｏｌｙ Ｓｉｌｉｃｏｎ）から形成されている。本実施形態のその他の構成は、実施形態２と同様である。ここでは、図８と図９を参照して、画素電極２１０、スイッチング素子２２０、走査線ＧＬ等の接続関係と位置関係を、主に説明する。なお、本実施形態の液晶表示パネル１００は、３倍走査線方式の液晶表示パネルである。
【0063】
本実施形態では、図８に示すように、画素ＰＸの画素電極２１０は、Ｘ方向とＹ方向とにマトリクス状に配置されている。走査線ＧＬは、Ｙ方向に延び、画素電極２１０の間に１つずつ設けられている。データ線ＤＬは、Ｘ方向に延び、画素電極２１０の間に１つずつ設けられている。
【0064】
本実施形態では、カラーフィルタＣＦは、実施形態２と同様に、赤色と緑色と青色の３色のそれぞれがＹ方向に一列に配列された縦ストライプ配列のカラーフィルタであり、１つの絵素１４０を形成する赤色画素Ｒと緑色画素Ｇと青色画素Ｂのスイッチング素子２２０のゲート電極２２２は、互いに異なる走査線ＧＬ（例えば、走査線ＧＬｎ、走査線ＧＬｎ＋１、走査線ＧＬｎ＋２）に接続している。また、Ｙ方向に並んだ同一色の画素ＰＸのスイッチング素子２２０のゲート電極２２２は、同じ走査線ＧＬに接続している。一方、Ｘ方向に並んだ赤色画素Ｒと緑色画素Ｇと青色画素Ｂの列では、画素電極２１０に接続するスイッチング素子２２０のソース電極２２６は、同じデータ線ＤＬ（例えば、データ線ＤＬｍ）に接続している。
【0065】
本実施形態の画素ＰＸは、実施形態１、２の画素ＰＸと同様に、スイッチング素子２２０のソース電極２２６が接続するデータ線ＤＬとスイッチング素子２２０のゲート電極２２２が接続する走査線ＧＬの少なくとも一方に対する画素電極２１０の相対位置が異なる、第１画素ＰＸ１と第２画素ＰＸ２とを有する。具体的には、図８に示すように、第１画素ＰＸ１では、画素電極２１０は、ゲート電極２２２が接続する走査線ＧＬに対して＋Ｘ側に位置し、ソース電極２２６が接続するデータ線ＤＬに対して－Ｙ側に位置している。一方、第２画素ＰＸ２では、画素電極２１０は、ゲート電極２２２が接続する走査線ＧＬに対して－Ｘ側に位置し、ソース電極２２６が接続するデータ線ＤＬに対して－Ｙ側に位置している。
【0066】
本実施形態では、スイッチング素子２２０は公知のダブルゲート構造を有している。具体的には、図９に示すように、低温多結晶シリコンから形成された屈曲した半導体層２２４が走査線ＧＬに交差して、２つのゲート電極（チャネル部）２２２を形成している。また、データ線ＤＬが、図示しないコンタクトホールを介して、半導体層２２４の一方の端部に接続して重なり、ソース電極２２６を形成している。さらに、ドレイン電極２２８は、図示しないコンタクトホールを介して、半導体層２２４の他方の端部に接続して、重なっている。
【0067】
第１画素ＰＸ１（スイッチング素子２２０Ａ）のドレイン電極２２８は、ドレイン電極２２８と半導体層２２４が重なる側に位置する画素電極２１０に接続している。第２画素ＰＸ２（スイッチング素子２２０Ｂ）のドレイン電極２２８は、ドレイン電極２２８と半導体層２２４が重なる側と反対側に位置する画素電極２１０に接続している。
【0068】
また、第１画素ＰＸ１の画素電極２１０と第２画素ＰＸ２の画素電極２１０は、観察者から見て、同じ外形形状を有している。したがって、本実施形態においても、第１画素ＰＸ１の画素電極２１０とデータ線ＤＬとの間に発生する寄生容量と、第２画素ＰＸ２の画素電極２１０とデータ線ＤＬとの間に発生する寄生容量とを等しくできる。
【0069】
本実施形態においても、実施形態１、２と同様に、第１画素ＰＸ１のスイッチング素子２２０Ａと第２画素ＰＸ２のスイッチング素子２２０Ｂでは、ゲート電極２２２と、半導体層２２４と、ソース電極２２６の半導体層２２４に重なる部分２２６ａと、ドレイン電極２２８の半導体層２２４に重なる部分２２８ａの位置関係は、同じである。具体的には、図９に示すように、本実施形態のスイッチング素子２２０Ａ、２２０Ｂでは、ゲート電極２２２はソース電極２２６とドレイン電極２２８よりも－Ｘ側に位置している。また、ソース電極２２６の半導体層２２４に重なる部分２２６ａは半導体層２２４の一方の端部に位置し、ドレイン電極２２８の半導体層２２４に重なる部分２２８ａは半導体層２２４の一方の端部に位置して、ソース電極２２６の半導体層２２４に重なる部分２２６ａはドレイン電極２２８の半導体層２２４に重なる部分２２８ａよりも＋Ｙ側に位置している。
【0070】
したがって、本実施形態においても、ゲート電極２２２と半導体層２２４とソース電極２２６とドレイン電極２２８を形成する場合に、層間の重ねずれが生じても、スイッチング素子２２０Ａとスイッチング素子２２０Ｂの特性の差を小さくでき、液晶表示装置１０の表示ムラを抑制できる。
【0071】
以上のように、本実施形態においても、画素ＰＸのそれぞれにおける、ゲート電極２２２と半導体層２２４とソース電極２２６の半導体層２２４に重なる部分２２６ａとドレイン電極２２８の半導体層２２４に重なる部分２２８ａの位置関係が、同じであるので、スイッチング素子２２０の各部を形成する場合に、層間の重ねずれが生じても、スイッチング素子２２０の特性の差を小さくできる。また、画素電極２１０の外形形状が同じであるので、画素電極２１０とデータ線ＤＬとの間に発生する寄生容量を等しくできる。これらにより、表示ムラを抑制して、液晶表示装置１０の表示品位を高くできる。
【0072】
＜変形例＞
以上、実施形態を説明したが、本開示は、要旨を逸脱しない範囲で種々の変更が可能である。
以上、実施形態を説明したが、本開示は、要旨を逸脱しない範囲で種々の変更が可能である。
【0073】
例えば、液晶表示パネル１００における走査線ＧＬとデータ線ＤＬの配置は、Ｘ方向に並んだ画素ＰＸに対して１つずつ走査線ＧＬが配置されており、Ｙ方向に並んだ画素ＰＸに対して１つずつデータ線ＤＬが配置されてよい。この場合においても、図１０と図１１に示すように、液晶表示パネル１００は、実施形態１～実施形態３と同様に、スイッチング素子２２０のソース電極２２６が接続するデータ線ＤＬとスイッチング素子２２０のゲート電極２２２が接続する走査線ＧＬとに対する画素電極２１０の相対位置が異なる、第１画素ＰＸ１と第２画素ＰＸ２と備えている。具体的には、第１画素ＰＸ１では、画素電極２１０は、ソース電極２２６が接続するデータ線ＤＬに対して＋Ｘ側に位置し、ゲート電極２２２が接続する走査線ＧＬに対して＋Ｙ側に位置している。一方、第２画素ＰＸ２では、画素電極２１０は、ソース電極２２６が接続するデータ線ＤＬに対して＋Ｘ側に位置し、ゲート電極２２２が接続する走査線ＧＬに対して－Ｙ側に位置している。また、第１画素ＰＸ１のドレイン電極２２８は、ドレイン電極２２８と半導体層２２４が重なる側に位置する画素電極２１０に接続し、第２画素ＰＸ２のドレイン電極２２８は、ドレイン電極２２８と半導体層２２４が重なる側と反対側に位置する画素電極２１０に接続している。さらに、観察者から見て、画素電極２１０の外形形状が同じである。画素ＰＸのそれぞれにおける、ゲート電極２２２と半導体層２２４とソース電極２２６の半導体層２２４に重なる部分２２６ａとドレイン電極２２８の半導体層２２４に重なる部分２２８ａの位置関係も、同じである。
【0074】
第１画素ＰＸ１と第２画素ＰＸ２では、スイッチング素子２２０のソース電極２２６が接続するデータ線ＤＬとスイッチング素子２２０のゲート電極２２２が接続する走査線ＧＬの少なくとも一方に対する、画素電極２１０の相対位置が異なり、スイッチング素子２２０の半導体層２２４とゲート電極２２２とソース電極２２６の半導体層２２４に重なる部分２２６ａとドレイン電極２２８の半導体層２２４に重なる部分２２８ａの位置関係が同じであればよい。ゲート線ＧＬがＸ方向に延び、データ線ＤＬがＹ方向に延びる場合、第１画素ＰＸ１と第２画素ＰＸ２の構成の組み合わせは、以下の３通りの組み合わせ（組み合わせＡ１～Ａ３）である。
【0075】
（組み合わせＡ１）
組み合わせＡ１では、第１画素ＰＸ１の画素電極２１０は、図１２に示すように、ソース電極２２６が接続するデータ線ＤＬに対して＋Ｘ側に位置し、ゲート電極２２２が接続する走査線ＧＬに対して＋Ｙ側に位置する。さらに、第１画素ＰＸ１のスイッチング素子２２０Ａでは、図１３に示すように、半導体層２２４がゲート電極２２２上に位置し、ソース電極２２６は半導体層２２４上で－Ｙ側に位置して－Ｙ側からドレイン電極２２８を囲み、ドレイン電極２２８は、半導体層２２４上で＋Ｙ側に位置し、＋Ｙ方向に延びて、ドレイン電極２２８と半導体層２２４が重なる側（＋Ｙ側）に位置する画素電極２１０に接続する。
組み合わせＡ１では、第１画素ＰＸ１の画素電極２１０は、図１２に示すように、ソース電極２２６が接続するデータ線ＤＬに対して＋Ｘ側に位置し、ゲート電極２２２が接続する走査線ＧＬに対して＋Ｙ側に位置する。さらに、第１画素ＰＸ１のスイッチング素子２２０Ａでは、図１３に示すように、半導体層２２４がゲート電極２２２上に位置し、ソース電極２２６は半導体層２２４上で－Ｙ側に位置して－Ｙ側からドレイン電極２２８を囲み、ドレイン電極２２８は、半導体層２２４上で＋Ｙ側に位置し、＋Ｙ方向に延びて、ドレイン電極２２８と半導体層２２４が重なる側（＋Ｙ側）に位置する画素電極２１０に接続する。
【0076】
一方、第２画素ＰＸ２の画素電極２１０は、図１４に示すように、ソース電極２２６が接続するデータ線ＤＬに対して＋Ｘ側に位置し、ゲート電極２２２が接続する走査線ＧＬに対して－Ｙ側に位置する。さらに、第２画素ＰＸ２のスイッチング素子２２０Ｂでは、図１５に示すように、半導体層２２４がゲート電極２２２上に位置し、ソース電極２２６は半導体層２２４上で－Ｙ側に位置して－Ｙ側からドレイン電極２２８を囲む。ドレイン電極２２８は、半導体層２２４上で＋Ｙ側に位置し、＋Ｙ方向に、ソース電極２２６が接続するデータ線ＤＬに平行に延びた後に屈曲して、ドレイン電極２２８と半導体層２２４が重なる側と反対側（－Ｙ側）に位置する画素電極２１０に接続する。画素電極２１０は、スイッチング素子２２０Ｂに対して、ゲート電極２２２が接続する走査線ＧＬを跨いだ位置に位置している。
【0077】
なお、図１２と図１３に図示した第１画素ＰＸ１をＹ軸に対して反転させた第１画素ＰＸ１と、図１４と図１５に図示した第２画素ＰＸ２をＹ軸に対して反転させた第２画素ＰＸ２との組み合わせも、組み合わせＡ１に相当する。
【0078】
上記の構成を換言すると、組み合わせＡ１では、第１画素ＰＸ１の画素電極２１０は対象となるデータ線ＤＬの右側かつ走査線ＧＬの上側に位置し、第２画素ＰＸ２の画素電極２１０は対象となるデータ線ＤＬの右側かつ走査線ＧＬの下側に位置する。また、組み合わせＡ１のもう一つの例では、第１画素ＰＸ１の画素電極２１０は対象となるデータ線ＤＬの左側かつ走査線ＧＬの上側に位置し、第２画素ＰＸ２の画素電極２１０は対象となるデータ線ＤＬの左側かつ走査線ＧＬの下側に位置する。
【0079】
（組み合わせＡ２）
組み合わせＡ２では、第１画素ＰＸ１の画素電極２１０は、組み合わせＡ１と同様に、ソース電極２２６が接続するデータ線ＤＬに対して＋Ｘ側に位置し、ゲート電極２２２が接続する走査線ＧＬに対して＋Ｙ側に位置する（図１２）。さらに、第１画素ＰＸ１のスイッチング素子２２０Ａでは、図１６に示すように、半導体層２２４がゲート電極２２２上に位置し、ソース電極２２６は半導体層２２４上で－Ｘ側に位置して－Ｘ側からドレイン電極２２８を囲み、ドレイン電極２２８は、半導体層２２４上で＋Ｘ側に位置し、＋Ｘ方向に延びて、ドレイン電極２２８と半導体層２２４が重なる側（＋Ｘ側）に位置する画素電極２１０に接続する。
組み合わせＡ２では、第１画素ＰＸ１の画素電極２１０は、組み合わせＡ１と同様に、ソース電極２２６が接続するデータ線ＤＬに対して＋Ｘ側に位置し、ゲート電極２２２が接続する走査線ＧＬに対して＋Ｙ側に位置する（図１２）。さらに、第１画素ＰＸ１のスイッチング素子２２０Ａでは、図１６に示すように、半導体層２２４がゲート電極２２２上に位置し、ソース電極２２６は半導体層２２４上で－Ｘ側に位置して－Ｘ側からドレイン電極２２８を囲み、ドレイン電極２２８は、半導体層２２４上で＋Ｘ側に位置し、＋Ｘ方向に延びて、ドレイン電極２２８と半導体層２２４が重なる側（＋Ｘ側）に位置する画素電極２１０に接続する。
【0080】
一方、第２画素ＰＸ２の画素電極２１０は、図１７に示すように、ソース電極２２６が接続するデータ線ＤＬに対して－Ｘ側に位置し、ゲート電極２２２が接続する走査線ＧＬに対して＋Ｙ側に位置する。第２画素ＰＸ２のスイッチング素子２２０Ｂでは、図１８に示すように、半導体層２２４がゲート電極２２２上に位置し、ソース電極２２６は半導体層２２４上で－Ｘ側に位置して－Ｘ側からドレイン電極２２８を囲む。ドレイン電極２２８は、半導体層２２４上で＋Ｘ側に位置し、＋Ｘ方向に、ゲート電極２２２が接続する走査線ＧＬに平行に延びた後に屈曲して、ドレイン電極２２８と半導体層２２４が重なる側と反対側（－Ｘ側）に位置する画素電極２１０に接続する。画素電極２１０は、スイッチング素子２２０Ｂに対して、ソース電極２２６が接続するデータ線ＤＬを跨いだ位置に位置している。
【0081】
なお、図１２と図１６に図示した第１画素ＰＸ１をＸ軸に対して反転させた第１画素ＰＸ１と、図１７と図１８に図示した第２画素ＰＸ２をＸ軸に対して反転させた第２画素ＰＸ２との組み合わせも、組み合わせＡ２に相当する。
【0082】
上記の構成を換言すると、組み合わせＡ２では、第１画素ＰＸ１の画素電極２１０は対象となるデータ線ＤＬの右側かつ走査線ＧＬの上側に位置し、第２画素ＰＸ２の画素電極２１０は対象となるデータ線ＤＬの左側かつ走査線ＧＬの上側に位置する。また、組み合わせＡ２のもう一つの例では、第１画素ＰＸ１の画素電極２１０は対象となるデータ線ＤＬの右側かつ走査線ＧＬの下側に位置し、第２画素ＰＸ２の画素電極２１０は対象となるデータ線ＤＬの左側かつ走査線ＧＬの下側に位置する。
【0083】
（組み合わせＡ３）
組み合わせＡ３では、第１画素ＰＸ１の画素電極２１０は、組み合わせＡ１と同様に、ソース電極２２６が接続するデータ線ＤＬに対して＋Ｘ側に位置し、ゲート電極２２２が接続する走査線ＧＬに対して＋Ｙ側に位置する（図１２）。さらに、第１画素ＰＸ１のスイッチング素子２２０Ａでは、組み合わせＡ１と同様に、半導体層２２４がゲート電極２２２上に位置し、ソース電極２２６は半導体層２２４上で－Ｙ側に位置して－Ｙ側からドレイン電極２２８を囲み、ドレイン電極２２８は、半導体層２２４上で＋Ｙ側に位置し、＋Ｙ方向に延びて、ドレイン電極２２８と半導体層２２４が重なる側（＋Ｙ側）に位置する画素電極２１０に接続する（図１３）。
組み合わせＡ３では、第１画素ＰＸ１の画素電極２１０は、組み合わせＡ１と同様に、ソース電極２２６が接続するデータ線ＤＬに対して＋Ｘ側に位置し、ゲート電極２２２が接続する走査線ＧＬに対して＋Ｙ側に位置する（図１２）。さらに、第１画素ＰＸ１のスイッチング素子２２０Ａでは、組み合わせＡ１と同様に、半導体層２２４がゲート電極２２２上に位置し、ソース電極２２６は半導体層２２４上で－Ｙ側に位置して－Ｙ側からドレイン電極２２８を囲み、ドレイン電極２２８は、半導体層２２４上で＋Ｙ側に位置し、＋Ｙ方向に延びて、ドレイン電極２２８と半導体層２２４が重なる側（＋Ｙ側）に位置する画素電極２１０に接続する（図１３）。
【0084】
一方、第２画素ＰＸ２の画素電極２１０は、図１９に示すように、ソース電極２２６が接続するデータ線ＤＬに対して－Ｘ側に位置し、ゲート電極２２２が接続する走査線ＧＬに対して－Ｙ側に位置する。さらに、第２画素ＰＸ２のスイッチング素子２２０Ｂでは、図２０に示すように、半導体層２２４がゲート電極２２２上に位置し、ソース電極２２６は半導体層２２４上で－Ｙ側に位置して－Ｙ側からドレイン電極２２８を囲む。ドレイン電極２２８は、半導体層２２４上で＋Ｙ側に位置し、＋Ｙ方向に、ソース電極２２６が接続するデータ線ＤＬに平行に延びた後に屈曲して、ドレイン電極２２８と半導体層２２４が重なる側と反対側（－Ｙ側）に位置する画素電極２１０に接続する。画素電極２１０は、スイッチング素子２２０Ｂに対して、ゲート電極２２２が接続する走査線ＧＬを跨いだ位置に位置している。
【0085】
なお、図１２と図１３に図示した第１画素ＰＸ１をＸ軸に対して反転させた第１画素ＰＸ１と、図１９と図２０に図示した第２画素ＰＸ２をＸ軸に対して反転させた第２画素ＰＸ２との組み合わせも、組み合わせＡ３に相当する。
【0086】
上記の構成を換言すると、組み合わせＡ３では、第１画素ＰＸ１の画素電極２１０は対象となるデータ線ＤＬの右側かつ走査線ＧＬの上側に位置し、第２画素ＰＸ２の画素電極２１０は対象となるデータ線ＤＬの左側かつ走査線ＧＬの下側に位置する。また、組み合わせＡ３のもう一つの例では、第１画素ＰＸ１の画素電極２１０は対象となるデータ線ＤＬの右側かつ走査線ＧＬの下側に位置し、第２画素ＰＸ２の画素電極２１０は対象となるデータ線ＤＬの左側かつ走査線ＧＬの上側に位置する。
【0087】
また、ゲート線ＧＬがＹ方向に延び、データ線ＤＬがＸ方向に延びる場合、第１画素ＰＸ１と第２画素ＰＸ２の構成の組み合わせは、以下の３通りの組み合わせ（組み合わせＢ１～Ｂ３）である。
【0088】
（組み合わせＢ１）
組み合わせＢ１では、第１画素ＰＸ１の画素電極２１０は、図２１示すように、ソース電極２２６が接続するデータ線ＤＬに対して＋Ｙ側に位置し、ゲート電極２２２が接続する走査線ＧＬに対して＋Ｘ側に位置する。さらに、第１画素ＰＸ１のスイッチング素子２２０Ａでは、図２２に示すように、半導体層２２４がゲート電極２２２上に位置し、ソース電極２２６は半導体層２２４上で－Ｙ側に位置して－Ｙ側からドレイン電極２２８を囲み、ドレイン電極２２８は、半導体層２２４上で＋Ｙ側に位置し、＋Ｙ方向に延びて、ドレイン電極２２８と半導体層２２４が重なる側（＋Ｙ側）に位置する画素電極２１０に接続する。
組み合わせＢ１では、第１画素ＰＸ１の画素電極２１０は、図２１示すように、ソース電極２２６が接続するデータ線ＤＬに対して＋Ｙ側に位置し、ゲート電極２２２が接続する走査線ＧＬに対して＋Ｘ側に位置する。さらに、第１画素ＰＸ１のスイッチング素子２２０Ａでは、図２２に示すように、半導体層２２４がゲート電極２２２上に位置し、ソース電極２２６は半導体層２２４上で－Ｙ側に位置して－Ｙ側からドレイン電極２２８を囲み、ドレイン電極２２８は、半導体層２２４上で＋Ｙ側に位置し、＋Ｙ方向に延びて、ドレイン電極２２８と半導体層２２４が重なる側（＋Ｙ側）に位置する画素電極２１０に接続する。
【0089】
一方、第２画素ＰＸ２の画素電極２１０は、図２３に示すように、ソース電極２２６が接続するデータ線ＤＬに対して－Ｙ側に位置し、ゲート電極２２２が接続する走査線ＧＬに対して＋Ｘ側に位置する。さらに、第２画素ＰＸ１のスイッチング素子２２０Ｂでは、図２４に示すように、半導体層２２４がゲート電極２２２上に位置し、ソース電極２２６は半導体層２２４上で－Ｙ側に位置して－Ｙ側からドレイン電極２２８を囲む。ドレイン電極２２８は、半導体層２２４上で＋Ｙ側に位置し、＋Ｙ方向に、ゲート電極２２２が接続する走査線ＧＬに平行に延びた後に屈曲して、ドレイン電極２２８と半導体層２２４が重なる側と反対側（－Ｙ側）に位置する画素電極２１０に接続する。画素電極２１０は、スイッチング素子２２０Ｂに対して、ソース電極２２６が接続するデータ線ＤＬを跨いだ位置に位置している。
【0090】
なお、図２１と図２２に図示した第１画素ＰＸ１をＹ軸に対して反転させた第１画素ＰＸ１と、図２３と図２４に図示した第２画素ＰＸ２をＹ軸に対して反転させた第２画素ＰＸ２との組み合わせも、組み合わせＢ１に相当する。
【0091】
上記の構成を換言すると、組み合わせＢ１では、第１画素ＰＸ１の画素電極２１０は対象となる走査線ＧＬの右側かつデータ線ＤＬの上側に位置し、第２画素ＰＸ２の画素電極２１０は対象となる走査線ＧＬの右側かつデータ線ＤＬの下側に位置する。また、組み合わせＢ１のもう一つの例では、第１画素ＰＸ１の画素電極２１０は対象となる走査線ＧＬの左側かつデータ線ＤＬの上側に位置し、第２画素ＰＸ２の画素電極２１０は対象となる走査線ＧＬの左側かつデータ線ＤＬの下側に位置する。
【0092】
（組み合わせＢ２）
組み合わせＢ２では、第１画素ＰＸ１の画素電極２１０は、組み合わせＢ１と同様に、ソース電極２２６が接続するデータ線ＤＬに対して＋Ｙ側に位置し、ゲート電極２２２が接続する走査線ＧＬに対して＋Ｘ側に位置する（図２１）。さらに、第１画素ＰＸ１のスイッチング素子２２０Ａでは、図２５に示すように、半導体層２２４がゲート電極２２２上に位置し、ソース電極２２６は半導体層２２４上で－Ｘ側に位置して－Ｘ側からドレイン電極２２８を囲み、ドレイン電極２２８は、半導体層２２４上で＋Ｘ側に位置し、＋Ｘ方向に延びて、ドレイン電極２２８と半導体層２２４が重なる側（＋Ｘ側）に位置する画素電極２１０に接続する。
組み合わせＢ２では、第１画素ＰＸ１の画素電極２１０は、組み合わせＢ１と同様に、ソース電極２２６が接続するデータ線ＤＬに対して＋Ｙ側に位置し、ゲート電極２２２が接続する走査線ＧＬに対して＋Ｘ側に位置する（図２１）。さらに、第１画素ＰＸ１のスイッチング素子２２０Ａでは、図２５に示すように、半導体層２２４がゲート電極２２２上に位置し、ソース電極２２６は半導体層２２４上で－Ｘ側に位置して－Ｘ側からドレイン電極２２８を囲み、ドレイン電極２２８は、半導体層２２４上で＋Ｘ側に位置し、＋Ｘ方向に延びて、ドレイン電極２２８と半導体層２２４が重なる側（＋Ｘ側）に位置する画素電極２１０に接続する。
【0093】
一方、第２画素ＰＸ２の画素電極２１０は、図２６に示すように、ソース電極２２６が接続するデータ線ＤＬに対して＋Ｙ側に位置し、ゲート電極２２２が接続する走査線ＧＬに対して－Ｘ側に位置する。さらに、第２画素ＰＸ２のスイッチング素子２２０Ｂでは、図２７に示すように、半導体層２２４がゲート電極２２２上に位置し、ソース電極２２６は半導体層２２４上で－Ｘ側に位置して－Ｘ側からドレイン電極２２８を囲む。ドレイン電極２２８は、半導体層２２４上で＋Ｘ側に位置し、＋Ｘ方向に、ソース電極２２６が接続するデータ線ＤＬに平行に延びた後に屈曲して、ドレイン電極２２８と半導体層２２４が重なる側と反対側（－Ｘ側）に位置する画素電極２１０に接続する。画素電極２１０は、スイッチング素子２２０Ｂに対して、ゲート電極２２２が接続する走査線ＧＬを跨いだ位置に位置している。
【0094】
なお、図２１と図２５に図示した第１画素ＰＸ１をＸ軸に対して反転させた第１画素ＰＸ１と、図２６と図２７に図示した第２画素ＰＸ２をＸ軸に対して反転させた第２画素ＰＸ２との組み合わせも、組み合わせＢ２に相当する。
【0095】
上記の構成を換言すると、組み合わせＢ２では、第１画素ＰＸ１の画素電極２１０は対象となる走査線ＧＬの右側かつデータ線ＤＬの上側に位置し、第２画素ＰＸ２の画素電極２１０は対象となる走査線ＧＬの左側かつデータ線ＤＬの上側に位置する。また、組み合わせＢ２のもう一つの例では、第１画素ＰＸ１の画素電極２１０は対象となる走査線ＧＬの右側かつデータ線ＤＬの下側に位置し、第２画素ＰＸ２の画素電極２１０は対象となる走査線ＧＬの左側かつデータ線ＤＬの下側に位置する。
【0096】
（組み合わせＢ３）
組み合わせＢ３では、第１画素ＰＸ１の画素電極２１０は、組み合わせＢ１と同様に、ソース電極２２６が接続するデータ線ＤＬに対して＋Ｙ側に位置し、ゲート電極２２２が接続する走査線ＧＬに対して＋Ｘ側に位置する（図２１）。さらに、第１画素ＰＸ１のスイッチング素子２２０Ａでは、組み合わせＢ１と同様に、半導体層２２４がゲート電極２２２上に位置し、ソース電極２２６は半導体層２２４上で－Ｙ側に位置して－Ｙ側からドレイン電極２２８を囲み、ドレイン電極２２８は、半導体層２２４上で＋Ｙ側に位置し、＋Ｙ方向に延びて、ドレイン電極２２８と半導体層２２４が重なる側（＋Ｙ側）に位置する画素電極２１０に接続する（図２２）。
組み合わせＢ３では、第１画素ＰＸ１の画素電極２１０は、組み合わせＢ１と同様に、ソース電極２２６が接続するデータ線ＤＬに対して＋Ｙ側に位置し、ゲート電極２２２が接続する走査線ＧＬに対して＋Ｘ側に位置する（図２１）。さらに、第１画素ＰＸ１のスイッチング素子２２０Ａでは、組み合わせＢ１と同様に、半導体層２２４がゲート電極２２２上に位置し、ソース電極２２６は半導体層２２４上で－Ｙ側に位置して－Ｙ側からドレイン電極２２８を囲み、ドレイン電極２２８は、半導体層２２４上で＋Ｙ側に位置し、＋Ｙ方向に延びて、ドレイン電極２２８と半導体層２２４が重なる側（＋Ｙ側）に位置する画素電極２１０に接続する（図２２）。
【0097】
一方、第２画素ＰＸ２の画素電極２１０は、図２８に示すように、ソース電極２２６が接続するデータ線ＤＬに対して－Ｙ側に位置し、ゲート電極２２２が接続する走査線ＧＬに対して－Ｘ側に位置する。さらに、第２画素ＰＸ２のスイッチング素子２２０Ｂでは、図２９に示すように、半導体層２２４がゲート電極２２２上に位置し、ソース電極２２６は半導体層２２４上で－Ｙ側に位置して－Ｙ側からドレイン電極２２８を囲む。ドレイン電極２２８は、半導体層２２４上で＋Ｙ側に位置し、＋Ｙ方向に、ゲート電極２２２が接続する走査線ＧＬに平行に延びた後に屈曲して、ドレイン電極２２８と半導体層２２４が重なる側と反対側（－Ｙ側）に位置する画素電極２１０に接続する。画素電極２１０は、スイッチング素子２２０Ｂに対して、ソース電極２２６が接続するデータ線ＤＬを跨いだ位置に位置している。
【0098】
なお、図２１と図２２に図示した第１画素ＰＸ１をＸ軸に対して反転させた第１画素ＰＸ１と、図２８と図２９に図示した第２画素ＰＸ２をＸ軸に対して反転させた第２画素ＰＸ２との組み合わせも、組み合わせＢ３に相当する。
【0099】
上記の構成を換言すると、組み合わせＢ３では、第１画素ＰＸ１の画素電極２１０は対象となる走査線ＧＬの右側かつデータ線ＤＬの上側に位置し、第２画素ＰＸ２の画素電極２１０は対象となる走査線ＧＬの左側かつデータ線ＤＬの下側に位置する。また、組み合わせＢ３のもう一つの例では、第１画素ＰＸ１の画素電極２１０は対象となる走査線ＧＬの右側かつデータ線ＤＬの下側に位置し、第２画素ＰＸ２の画素電極２１０は対象となる走査線ＧＬの左側かつデータ線ＤＬの上側に位置する。
【0100】
上記の組み合わせＡ１～組み合わせＢ３は、以下のようにも説明できる。
ａ）組み合わせＡ１と組み合わせＢ１では、第１画素ＰＸ１の画素電極２１０と第２画素ＰＸ２の画素電極２１０は、それぞれが接続するスイッチング素子２２０に接続し、所定の方向（Ｘ方向、液晶表示パネル１００の水平方向）に延伸する配線（組み合わせＡ１では走査線ＧＬ、組み合わせＢ１ではデータ線ＤＬ）に対する位置が異なり、かつ、それぞれが接続するスイッチング素子２２０に接続し、所定の方向に垂直な方向（Ｙ方向、液晶表示パネル１００の垂直方向）に延伸する配線（組み合わせＡ１ではデータ線ＤＬ、組み合わせＢ１では走査線ＧＬ）に対する位置が同一である。
ｂ）組み合わせＡ２と組み合わせＢ２では、第１画素ＰＸ１の画素電極２１０と第２画素ＰＸ２の画素電極２１０は、それぞれが接続するスイッチング素子２２０に接続し、所定の方向（Ｘ方向、液晶表示パネル１００の水平方向）に延伸する配線（組み合わせＡ２では走査線ＧＬ、組み合わせＢ２ではデータ線ＤＬ）に対する位置が同一であり、かつ、それぞれが接続するスイッチング素子２２０に接続し、所定の方向に垂直な方向（Ｙ方向、液晶表示パネル１００の垂直方向）に延伸する配線（組み合わせＡ２ではデータ線ＤＬ、組み合わせＢ２では走査線ＧＬ）に対する位置が異なる。
ｃ）組み合わせＡ３と組み合わせＢ３では、第１画素ＰＸ１の画素電極２１０と第２画素ＰＸ２の画素電極２１０は、それぞれが接続するスイッチング素子２２０に接続し、所定の方向（Ｘ方向、液晶表示パネル１００の水平方向）に延伸する配線（組み合わせＡ３では走査線ＧＬ、組み合わせＢ３ではデータ線ＤＬ）に対する位置が異なり、かつ、それぞれが接続するスイッチング素子２２０に接続し、所定の方向に垂直な方向（Ｙ方向、液晶表示パネル１００の垂直方向）に延伸する配線（組み合わせＡ３ではデータ線ＤＬ、組み合わせＢ３では走査線ＧＬ）に対する位置も異なる。
ａ）組み合わせＡ１と組み合わせＢ１では、第１画素ＰＸ１の画素電極２１０と第２画素ＰＸ２の画素電極２１０は、それぞれが接続するスイッチング素子２２０に接続し、所定の方向（Ｘ方向、液晶表示パネル１００の水平方向）に延伸する配線（組み合わせＡ１では走査線ＧＬ、組み合わせＢ１ではデータ線ＤＬ）に対する位置が異なり、かつ、それぞれが接続するスイッチング素子２２０に接続し、所定の方向に垂直な方向（Ｙ方向、液晶表示パネル１００の垂直方向）に延伸する配線（組み合わせＡ１ではデータ線ＤＬ、組み合わせＢ１では走査線ＧＬ）に対する位置が同一である。
ｂ）組み合わせＡ２と組み合わせＢ２では、第１画素ＰＸ１の画素電極２１０と第２画素ＰＸ２の画素電極２１０は、それぞれが接続するスイッチング素子２２０に接続し、所定の方向（Ｘ方向、液晶表示パネル１００の水平方向）に延伸する配線（組み合わせＡ２では走査線ＧＬ、組み合わせＢ２ではデータ線ＤＬ）に対する位置が同一であり、かつ、それぞれが接続するスイッチング素子２２０に接続し、所定の方向に垂直な方向（Ｙ方向、液晶表示パネル１００の垂直方向）に延伸する配線（組み合わせＡ２ではデータ線ＤＬ、組み合わせＢ２では走査線ＧＬ）に対する位置が異なる。
ｃ）組み合わせＡ３と組み合わせＢ３では、第１画素ＰＸ１の画素電極２１０と第２画素ＰＸ２の画素電極２１０は、それぞれが接続するスイッチング素子２２０に接続し、所定の方向（Ｘ方向、液晶表示パネル１００の水平方向）に延伸する配線（組み合わせＡ３では走査線ＧＬ、組み合わせＢ３ではデータ線ＤＬ）に対する位置が異なり、かつ、それぞれが接続するスイッチング素子２２０に接続し、所定の方向に垂直な方向（Ｙ方向、液晶表示パネル１００の垂直方向）に延伸する配線（組み合わせＡ３ではデータ線ＤＬ、組み合わせＢ３では走査線ＧＬ）に対する位置も異なる。
【0101】
第１画素ＰＸ１と第２画素ＰＸ２は、以下の３通りに配置される。
１）図３０に示すように、第１画素ＰＸ１と第２画素ＰＸ２のそれぞれが所定の方向と垂直な方向（Ｙ方向）に並び、第１画素ＰＸ１の所定の方向と垂直な方向の列と第２画素ＰＸ２の所定の方向と垂直な方向の列が所定の方向（Ｘ方向）に交互に配置される（以下、Ｘ方向交互配列と記載）。Ｘ方向交互配列では、第１画素ＰＸ１と第２画素ＰＸ２が、所定の方向に交互に並んでいる。
２）図３１に示すように、第１画素ＰＸ１と第２画素ＰＸ２のそれぞれが所定の方向（Ｘ方向）に並び、第１画素ＰＸ１の所定の方向の列と第２画素ＰＸ２の所定の方向の列が所定の方向と垂直な方向（Ｙ方向）に交互に配置される（以下、Ｙ方向交互配列と記載）。Ｙ方向交互配列では、第１画素ＰＸ１と第２画素ＰＸ２が、所定の方向と垂直な方向に交互に並んでいる。
３）図３２に示すように、第１画素ＰＸ１と第２画素ＰＸ２が、所定の方向（Ｘ方向）と所定の方向と垂直な方向（Ｙ方向）とに、交互に配置される（以下、ＸＹ方向交互配列と記載）。
１）図３０に示すように、第１画素ＰＸ１と第２画素ＰＸ２のそれぞれが所定の方向と垂直な方向（Ｙ方向）に並び、第１画素ＰＸ１の所定の方向と垂直な方向の列と第２画素ＰＸ２の所定の方向と垂直な方向の列が所定の方向（Ｘ方向）に交互に配置される（以下、Ｘ方向交互配列と記載）。Ｘ方向交互配列では、第１画素ＰＸ１と第２画素ＰＸ２が、所定の方向に交互に並んでいる。
２）図３１に示すように、第１画素ＰＸ１と第２画素ＰＸ２のそれぞれが所定の方向（Ｘ方向）に並び、第１画素ＰＸ１の所定の方向の列と第２画素ＰＸ２の所定の方向の列が所定の方向と垂直な方向（Ｙ方向）に交互に配置される（以下、Ｙ方向交互配列と記載）。Ｙ方向交互配列では、第１画素ＰＸ１と第２画素ＰＸ２が、所定の方向と垂直な方向に交互に並んでいる。
３）図３２に示すように、第１画素ＰＸ１と第２画素ＰＸ２が、所定の方向（Ｘ方向）と所定の方向と垂直な方向（Ｙ方向）とに、交互に配置される（以下、ＸＹ方向交互配列と記載）。
【0102】
上記の組み合わせＡ１、Ａ２、Ｂ１、Ｂ２では、第１画素ＰＸ１と第２画素ＰＸ２の配置として、Ｘ方向交互配列とＹ方向交互配列とを採用できる。上記の組み合わせＡ３、Ｂ３では、第１画素ＰＸ１と第２画素ＰＸ２の配置として、Ｘ方向交互配列とＹ方向交互配列とＸＹ方向交互配列のいずれも採用できる。
【0103】
第１画素ＰＸ１と第２画素ＰＸ２の構成の組み合わせを組み合わせＡ１、Ａ２、Ｂ１、Ｂ２のいずれかとし、第１画素ＰＸ１と第２画素ＰＸ２の配置をＸ方向交互配列とした場合、Ｘ方向に並ぶ画素ＰＸ（第１画素ＰＸ１、第２画素ＰＸ２）の数と同数のデータ線ＤＬ（組み合わせＡ１と組み合わせＡ２）又は走査線ＧＬ（組み合わせＢ１と組み合わせＢ２）をＴＦＴ基板２００に配置できる。また、Ｙ方向に並ぶ画素ＰＸ（第１画素ＰＸ１、第２画素ＰＸ２）の数と同数の走査線ＧＬ（組み合わせＡ１と組み合わせＡ２）又はデータ線ＤＬ（組み合わせＢ１と組み合わせＢ２）をＴＦＴ基板２００に配置できる。
【0104】
第１画素ＰＸ１と第２画素ＰＸ２の構成の組み合わせを組み合わせＡ３、Ｂ３のいずれかとし、第１画素ＰＸ１と第２画素ＰＸ２の配置をＸ方向交互配列とした場合、Ｘ方向に並ぶ画素ＰＸ（第１画素ＰＸ１、第２画素ＰＸ２）の数と同数のデータ線ＤＬ（組み合わせＡ３）又は走査線ＧＬ（組み合わせＢ３）をＴＦＴ基板２００に配置できる。また、Ｙ方向に並ぶ画素ＰＸ（第１画素ＰＸ１、第２画素ＰＸ２）の数と同数の走査線ＧＬ（組み合わせＡ３）又はデータ線ＤＬ（組み合わせＢ３）を配置できる。
【0105】
さらに、第１画素ＰＸ１と第２画素ＰＸ２の構成の組み合わせを組み合わせＡ３とし、第１画素ＰＸ１と第２画素ＰＸ２の配置をＸ方向交互配列とした場合、ＴＦＴ基板２００に配置されるデータ線ＤＬの数をＸ方向に並ぶ画素ＰＸ（第１画素ＰＸ１、第２画素ＰＸ２）の数の半分とし、ＴＦＴ基板２００に配置される走査線ＧＬの数をＹ方向に並ぶ画素ＰＸ（第１画素ＰＸ１、第２画素ＰＸ２）の数の２倍にできる。第１画素ＰＸ１と第２画素ＰＸ２の構成の組み合わせを組み合わせＢ３とし、第１画素ＰＸ１と第２画素ＰＸ２の配置をＸ方向交互配列とした場合、ＴＦＴ基板２００に配置される走査線ＧＬの数をＸ方向に並ぶ画素ＰＸ（第１画素ＰＸ１、第２画素ＰＸ２）の数の半分とし、ＴＦＴ基板２００に配置されるデータ線ＤＬの数をＹ方向に並ぶ画素ＰＸ（第１画素ＰＸ１、第２画素ＰＸ２）の数の２倍にできる。
【0106】
第１画素ＰＸ１と第２画素ＰＸ２の配置をＹ方向交互配列とした場合、第１画素ＰＸ１と第２画素ＰＸ２の構成の組み合わせに依らず、Ｘ方向に並ぶ画素ＰＸ（第１画素ＰＸ１、第２画素ＰＸ２）の数と同数のデータ線ＤＬ（組み合わせＡ１～Ａ３）又は走査線ＧＬ（組み合わせＢ１～Ｂ３）をＴＦＴ基板２００に配置できる。また、Ｙ方向に並ぶ画素ＰＸ（第１画素ＰＸ１、第２画素ＰＸ２）の数と同数の走査線ＧＬ（組み合わせＡ１～Ａ３）又はデータ線ＤＬ（組み合わせＢ１～Ｂ３）をＴＦＴ基板２００に配置できる。
【0107】
第１画素ＰＸ１と第２画素ＰＸ２の構成の組み合わせを組み合わせＡ３又は組み合わせＢ３とし、第１画素ＰＸ１と第２画素ＰＸ２の配置をＸＹ方向交互配列とした場合、Ｘ方向に並ぶ画素ＰＸ（第１画素ＰＸ１、第２画素ＰＸ２）の数と同数のデータ線ＤＬ（組み合わせＡ３）又は走査線ＧＬ（組み合わせＢ３）をＴＦＴ基板２００に配置できる。また、Ｙ方向に並ぶ画素ＰＸ（第１画素ＰＸ１、第２画素ＰＸ２）の数と同数の走査線ＧＬ（組み合わせＡ３）又はデータ線ＤＬ（組み合わせＢ３）をＴＦＴ基板２００に配置できる。
【0108】
第１画素ＰＸ１と第２画素ＰＸ２の構成の組み合わせを組み合わせ（組み合わせＡ１～Ｂ３）と第１画素ＰＸ１と第２画素ＰＸ２の配置（Ｘ方向交互配列、Ｙ方向交互配列、ＸＹ方向交互配列）との組み合わせは、使用するドライバ（ゲートドライバ５００、データドライバ６００）、駆動方式等に応じて、適宜選択できる。
【0109】
また、スイッチング素子２２０Ａ、２２０Ｂの各部の形状は、任意である。
【0110】
液晶表示パネル１００を平面視した場合に、第１画素ＰＸ１（スイッチング素子２２０Ａ）のドレイン電極２２８の面積と第２画素ＰＸ２（スイッチング素子２２０Ｂ）のドレイン電極２２８の面積は等しいことが、好ましい。これにより、第１画素ＰＸ１の寄生容量と第２画素ＰＸ２の寄生容量の差を小さくできる。例えば、実施形態１では、図３３に示すように、第１画素ＰＸ１（スイッチング素子２２０Ａ）のドレイン電極２２８を、第２画素ＰＸ２（スイッチング素子２２０Ｂ）のドレイン電極２２８と同様に、屈曲させることにより、第１画素ＰＸ１（スイッチング素子２２０Ａ）のドレイン電極２２８の面積と第２画素ＰＸ２（スイッチング素子２２０Ｂ）のドレイン電極２２８の面積を等しくできる。
【0111】
第１画素ＰＸ１のドレイン電極２２８と第２画素ＰＸ２のドレイン電極２２８の少なくとも一方に、容量部Ｃｐを設けてもよい。第１画素ＰＸ１における画素電極２１０とドレイン電極２２８との重なりと、第２画素ＰＸ１における画素電極２１０とドレイン電極２２８との重なりとの差によって、第１画素ＰＸ１の容量と第２画素ＰＸ２の容量に差が生じる場合がある。容量部Ｃｐは、画素電極２１０とドレイン電極２２８との重なりの差により生じる、第１画素ＰＸ１と第２画素ＰＸ２の容量差を補償する。例えば、図３４に示すように、実施形態１における第１画素ＰＸ１（スイッチング素子２２０Ａ）のドレイン電極２２８に、容量部Ｃｐを設けてもよい。
【0112】
実施形態１～実施形態３では、液晶表示パネル１００はＦＦＳモードで動作しているが、液晶表示パネル１００は、他の横電界モード、ＴＮ（Ｔｗｉｓｔｅｄ Ｎｅｍａｔｉｃ）モード等で動作してもよい。画素電極２１０と共通電極ＣＥの形状は、動作モードに応じて、櫛歯形状、スリットのない矩形形状等であってもよい。
【0113】
半導体層２２４は、例えば、インジウム（Ｉｎ）とガリウム（Ｇａ）と亜鉛（Ｚｎ）とを含む酸化物から形成されてもよい。
【0114】
実施形態１～実施形態３の液晶表示パネル１００では、スリットＳＬを有する画素電極２１０が第３絶縁層２４６の上に設けられ、共通電極ＣＥが第２絶縁層２４４の上に設けられている。液晶表示パネル１００では、図３５と図３６に示すように、矩形形状の画素電極２１０が第１絶縁層２４２の上に設けられ、スリットＳＬを有する共通電極ＣＥが第２絶縁層２４４の上に設けられてもよい。この場合、スイッチング素子２２０のドレイン電極２２８は、画素電極２１０に直接接続している。
【0115】
以上、好ましい実施形態について説明したが、本開示は係る特定の実施形態に限定されるものではなく、本開示には、特許請求の範囲に記載された発明とその均等の範囲が含まれる。
【符号の説明】
【0116】
１０ 液晶表示装置、１００ 液晶表示パネル、１１０ 第１偏光板、１２０ 第２偏光板、１３０ シール材、１４０ 絵素、２００ ＴＦＴ基板、２０５ 第１透光性基板、２０５ａ 第１主面、２０５ｂ 第２主面、２１０ 画素電極、２２０，２２０Ａ，２２０Ｂ スイッチング素子、２２２ ゲート電極、２２４ 半導体層、２２６ ソース電極、２２６ａ ソース電極の半導体層に重なる部分、２２８ ドレイン電極、２２８ａ ドレイン電極の半導体層に重なる部分、２２９ 接続部、２４２ 第１絶縁層、２４４ 第２絶縁層、２４６ 第３絶縁層、２４８ コンタクトホール、３００ 対向基板、３０５ 第２透光性基板、３０５ａ 第１主面、３０５ｂ 第２主面、５００ ゲートドライバ、６００ データドライバ、ＡＬ１，ＡＬ２ 配向膜、ＢＭ ブラックマトリクス、ＣＥ 共通電極、ＣＦ カラーフィルタ、Ｃｐ 容量部、ＤＬ（ＤＬｍ） データ線、ＧＬ（ＧＬｎ） 走査線、ＬＣ 液晶、ＯＣ オーバーコート層、ＰＸ，Ｒ，Ｇ，Ｂ 画素、ＰＸ１ 第１画素、ＰＸ２ 第２画素、ＳＬ スリット
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
【図28】
【図29】
【図30】
【図31】
【図32】
【図33】
【図34】
【図35】
【図36】