特開 2023-165614 半導体メモリ装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2023165614

(43)【公開日】2023-11-16

(54)【発明の名称】半導体メモリ装置

(51)【国際特許分類】

   H10B 12/00 20230101AFI20231109BHJP

   H01L 29/786 20060101ALI20231109BHJP

   H01L 21/768 20060101ALI20231109BHJP

   H01L 21/3205 20060101ALI20231109BHJP

   H01L 21/822 20060101ALI20231109BHJP

【ＦＩ】

H10B12/00 671A

H10B12/00 621C

H10B12/00 671C

H10B12/00 671Z

H01L29/78 626A

H01L29/78 617N

H01L21/90 N

H01L21/88 S

H01L27/04 H

【審査請求】未請求

【請求項の数】20

【出願形態】ＯＬ

(21)【出願番号】P 2023052384

(22)【出願日】2023-03-28

(31)【優先権主張番号】10-2022-0055441

(32)【優先日】2022-05-04

(33)【優先権主張国・地域又は機関】KR

(71)【出願人】

【識別番号】390019839

【氏名又は名称】三星電子株式会社

【氏名又は名称原語表記】Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ．

【住所又は居所原語表記】１２９，Ｓａｍｓｕｎｇ－ｒｏ，Ｙｅｏｎｇｔｏｎｇ－ｇｕ，Ｓｕｗｏｎ－ｓｉ，Ｇｙｅｏｎｇｇｉ－ｄｏ，Ｒｅｐｕｂｌｉｃ ｏｆ Ｋｏｒｅａ

(74)【代理人】

【識別番号】100107766

【弁理士】

【氏名又は名称】伊東 忠重

(74)【代理人】

【識別番号】100070150

【弁理士】

【氏名又は名称】伊東 忠彦

(74)【代理人】

【識別番号】100135079

【弁理士】

【氏名又は名称】宮崎 修

(72)【発明者】

【氏名】李 基碩

(72)【発明者】

【氏名】鄭 文泳

(72)【発明者】

【氏名】金 根楠

(72)【発明者】

【氏名】朴 碩韓

【テーマコード（参考）】

5F033

5F038

5F083

5F110

【Ｆターム（参考）】

5F033GG01

5F033GG03

5F033HH04

5F033HH18

5F033HH19

5F033HH21

5F033HH25

5F033HH27

5F033HH32

5F033HH33

5F033JJ07

5F033JJ08

5F033JJ11

5F033JJ15

5F033JJ17

5F033JJ18

5F033JJ19

5F033JJ20

5F033JJ21

5F033JJ25

5F033JJ26

5F033JJ27

5F033JJ30

5F033JJ32

5F033JJ33

5F033JJ34

5F033JJ35

5F033KK03

5F033MM05

5F033MM15

5F033QQ09

5F033QQ18

5F033QQ47

5F033RR06

5F033RR08

5F033RR09

5F033RR11

5F033RR23

5F033RR29

5F033UU05

5F033VV03

5F033VV16

5F033XX23

5F038AC05

5F038AC09

5F038AC10

5F038BH10

5F038BH19

5F038CA16

5F038DF05

5F038EZ02

5F038EZ06

5F083AD02

5F083AD04

5F083AD21

5F083AD24

5F083GA06

5F083GA09

5F083GA11

5F083GA25

5F083HA02

5F083HA06

5F083JA02

5F083JA03

5F083JA04

5F083JA05

5F083JA06

5F083JA12

5F083JA19

5F083JA35

5F083JA36

5F083JA37

5F083JA39

5F083JA40

5F083JA42

5F083JA53

5F083JA56

5F083JA60

5F083KA01

5F083KA05

5F083KA19

5F083LA12

5F083LA16

5F083LA21

5F083PR07

5F083PR21

5F083ZA23

5F110AA08

5F110CC09

5F110DD02

5F110DD05

5F110EE01

5F110EE02

5F110EE04

5F110EE05

5F110EE07

5F110EE09

5F110EE25

5F110EE30

5F110FF01

5F110FF02

5F110FF03

5F110FF04

5F110FF27

5F110FF29

5F110FF30

5F110GG02

5F110GG12

5F110GG25

5F110GG26

5F110HK01

5F110HK02

5F110HK04

5F110HK05

5F110HK09

5F110HK14

5F110HK21

5F110HL01

5F110HL02

5F110HL03

5F110HL05

5F110HM05

5F110NN02

5F110NN22

5F110NN23

5F110NN24

5F110NN65

(57)【要約】

【課題】集積度及び電気的特性がより向上された半導体メモリ装置を提供する。
【解決手段】半導体メモリ装置が提供される。半導体メモリ装置は第１方向に延長されるビットラインと、ビットライン上に配置された第１及び第２活性パターンと、第１及び第２活性パターンの間に配置され、ビットラインを横切って第２方向に延長されるバックゲート電極と、第１活性パターンの一側で第２方向に延長される第１ワードラインと、第２活性パターンの他側で第２方向に延長される第２ワードラインと、第１及び第２活性パターンに各々接続されるコンタクトパターンと、を含むことができる。
【選択図】図１Ｂ

【特許請求の範囲】

【請求項1】

第１方向に延長されるビットラインと、
前記ビットライン上に配置された第１及び第２活性パターンと、
前記第１及び第２活性パターンの間に配置され、前記ビットラインを横切って第２方向に延長されるバックゲート電極と、
前記第１活性パターンの一側で前記第２方向に延長される第１ワードラインと、
前記第２活性パターンの他側で前記第２方向に延長される第２ワードラインと、
前記第１及び第２活性パターンに各々接続されるコンタクトパターンと、を含む半導体メモリ装置。

【請求項2】

前記第１及び第２活性パターンは、単結晶半導体物質で構成される、請求項１に記載の半導体メモリ装置。

【請求項3】

前記第１及び第２活性パターンの各々は、前記第２方向に、ビットライン幅より大きい長さを有する、請求項１に記載の半導体メモリ装置。

【請求項4】

前記第１及び第２活性パターンの各々は、前記第１方向に、均一な幅を有する、請求項１に記載の半導体メモリ装置。

【請求項5】

前記第１及び第２ワードライン及び前記バックゲート電極の各々は、前記ビットラインに近い上面及び前記コンタクトパターンに近い下面を有し、
前記第１及び第２ワードラインの下面は、前記バックゲート電極の下面と異なるレベルに位置する、請求項１に記載の半導体メモリ装置。

【請求項6】

前記第１及び第２ワードラインの上面は、前記バックゲート電極の上面と異なるレベルに位置する、請求項５に記載の半導体メモリ装置。

【請求項7】

前記第１及び第２ワードライン及び前記バックゲート電極の各々は、前記第１及び第２方向に対して直交する第３方向に高さを有し、
前記第１及び第２ワードラインの高さは、前記バックゲート電極の高さと異なる、請求項１に記載の半導体メモリ装置。

【請求項8】

前記第１及び第２活性パターンの各々は、前記コンタクトパターンと隣接するドーパント領域及び前記第１及び第２ワードラインと隣接するチャンネル領域を含み、
前記第１及び第２活性パターンのドーパント濃度は、前記チャンネル領域の前記ドーパント領域より大きい、請求項１に記載の半導体メモリ装置。

【請求項9】

前記ビットラインと前記バックゲート電極との間の第１絶縁パターンと、
前記コンタクトパターンと前記バックゲート電極との間の第２絶縁パターンと、をさらに含む、請求項１に記載の半導体メモリ装置。

【請求項10】

前記バックゲート電極と前記第１及び第２活性パターンとの間に配置されるバックゲート絶縁パターンをさらに含み、
前記バックゲート絶縁パターンは、前記第１活性パターンと隣接する第１垂直部、前記第２活性パターンと隣接する第２垂直部、及び前記第１及び第２垂直部を連結する水平部を含み、
前記水平部は、前記ビットラインより前記コンタクトパターンに近く配置される、請求項１に記載の半導体メモリ装置。

【請求項11】

前記第１及び第２活性パターンと前記第１及び第２ワードラインとの間に各々配置されるゲート絶縁パターンをさらに含み、
前記ゲート絶縁パターンの各々は、前記第１及び第２活性パターンと隣接する垂直部及び前記垂直部から前記第１方向に突出される水平部を含み、
前記水平部は、前記ビットラインより前記コンタクトパターンに近い、請求項１に記載の半導体メモリ装置。

【請求項12】

垂直方向に互いに対向する第１面及び第２面を有し、水平方向に互いに対向する第１側面及び第２側面を有する活性パターンと、
前記活性パターンの前記第１面と接触するビットラインと、
前記ビットラインと交差し、前記活性パターンの前記第１側面と隣接するワードラインと、
前記活性パターンの前記第１側面と前記ワードラインとの間の垂直部及び前記垂直部から前記水平方向に突出される水平部を含むゲート絶縁パターンと、
前記ビットラインと交差し、前記活性パターンの前記第２側面と隣接するバックゲート電極と、
前記活性パターンの前記第２側面と前記バックゲート電極との間のバックゲート絶縁パターンと、
前記活性パターンの前記第２面と接触するコンタクトパターンと、を含み、
前記ゲート絶縁パターンの前記水平部は、前記ビットラインより前記コンタクトパターンに近く配置される、半導体メモリ装置。

【請求項13】

前記活性パターンは、単結晶半導体物質で構成される、請求項１２に記載の半導体メモリ装置。

【請求項14】

前記活性パターンは、前記第１及び第２面で実質的に同一な幅を有する、請求項１２に記載の半導体メモリ装置。

【請求項15】

前記活性パターンの長さは、前記ビットラインの幅より大きい、請求項１２に記載の半導体メモリ装置。

【請求項16】

前記ビットラインと前記バックゲート電極との間の距離は、前記ビットラインと前記ワードラインとの間の距離と異なる、請求項１２に記載の半導体メモリ装置。

【請求項17】

基板上で第１方向に延長されるビットラインと、
前記ビットライン上で前記第１方向に沿って交互に配置された第１及び第２活性パターンと、
互いに隣接する前記第１及び第２活性パターンの間に各々配置され、前記ビットラインを横切って第２方向に延長されるバックゲート電極と、
前記第１活性パターンと隣接するように各々配置され、前記第２方向を延長される第１ワードラインと、
前記第２活性パターンと隣接するように各々配置され、前記第２方向に延長される第２ワードラインと、
前記第１及び第２活性パターンと前記第１及び第２ワードラインとの間のゲート絶縁パターンと、
前記第１及び第２活性パターンと前記バックゲート電極との間のバックゲート絶縁パターンと、
前記第１及び第２活性パターンに各々接続されるコンタクトパターンと、
前記第１方向に互いに隣接する前記第１及び第２ワードラインの間に配置される分離絶縁パターンと、
前記ビットラインと前記バックゲート電極との間の第１絶縁パターンと、
前記第１及び第２ワードラインと前記ビットラインとの間の第２絶縁パターンと、
前記コンタクトパターンと前記バックゲート電極との間の第３絶縁パターンと、
前記コンタクトパターンと前記第１及び第２ワードラインとの間の第４絶縁パターンと、
前記コンタクトパターンに各々接続されるデータ格納パターンと、を含み、
前記ゲート絶縁パターンの各々は、前記第１及び第２活性パターンと隣接する垂直部及び前記垂直部から前記第１方向に突出される水平部を含み、
前記ゲート絶縁パターン各々の前記水平部は、前記第４絶縁パターンと前記分離絶縁パターンとの間に配置される、半導体メモリ装置。

【請求項18】

互いに隣接する前記ビットラインの間に各々配置されるギャップ構造体と、
前記ギャップ構造体と前記ビットラインとの間に配置される絶縁パターンと、をさらに含み、
前記ギャップ構造体は、導電物質又は誘電物質を含む、請求項１７に記載の半導体メモリ装置。

【請求項19】

前記第１及び第２活性パターンの各々は、前記コンタクトパターンと隣接し、ドーパントがドーピングされたドーパント領域及び前記第１及び第２ワードラインと隣接するチャンネル領域を含み、
前記第１及び第２活性パターンのドーパント濃度は、前記チャンネル領域の前記ドーパント領域より大きい、請求項１７に記載の半導体メモリ装置。

【請求項20】

前記基板は、セルアレイ領域及び周辺回路領域を含み、
前記周辺回路領域の基板上に提供され、互いに対向する第１面及び第２面を有する活性層と、
前記活性層の前記第１面上に集積された周辺トランジスタと、をさらに含み、
前記活性層の前記第２面は、前記ビットラインと接触する前記第１及び第２活性パターンの表面と実質的に同一なレベルに位置する、請求項１７に記載の半導体メモリ装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は半導体メモリ装置に関し、さらに詳細には電気的特性及び集積度がより向上された半導体メモリ装置に関する。

【背景技術】

【0002】

消費者が要求する優れた性能及び安い価格を満たすために、半導体装置の集積度を増加させることが要求されている。半導体装置の場合、その集積度は製品の価格を決定する重要な要因であるため、特に集積度を増加することが要求されている。２次元又は平面的な半導体装置の場合、その集積度は単位メモリセルが占有する面積によって主に決定されるので、微細パターン形成技術の水準に大きく影響を受ける。しかし、パターンを微細化するためには超高価な装備を必要とするので、２次元半導体装置の集積度は増加しているが、相変わらず限定的である。したがって、半導体素子の集積度、抵抗、及び電流駆動能力等を拡大するための半導体メモリ装置が提案されている。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】米国特許第９，１３６，３７６Ｂ２号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

本願発明が解決しようとする課題は集積度及び電気的特性がより向上された半導体メモリ装置を提供することにある。

【0005】

本発明が解決しようとする課題は以上で言及した課題に制限されなく、言及されない他の課題は下の記載から当業者に明確に理解されるべきである。

【課題を解決するための手段】

【0006】

前記解決しようとする課題を達成するために本発明の実施形態による半導体メモリ装置は、第１方向に延長されるビットライン、前記ビットライン上に配置された第１及び第２活性パターン、前記第１及び第２活性パターンの間に配置され、前記ビットラインを横切って第２方向に延長されるバックゲート電極、前記第１活性パターンの一側で前記第２方向に延長される第１ワードライン、前記第２活性パターンの他側で前記第２方向に延長される第２ワードライン、及び前記第１及び第２活性パターンに各々接続されるコンタクトパターンを含むことができる。

【0007】

前記解決しようとする課題を達成するために本発明の実施形態による半導体メモリ装置は、垂直方向に互いに対向する第１面及び第２面を有し、水平方向に互いに対向する第１側面及び第２側面を有する活性パターン、前記活性パターンの前記第１面と接触するビットライン、前記ビットラインと交差し、前記活性パターンの前記第１側面と隣接するワードライン、前記活性パターンの前記第１側面と前記ワードラインとの間の垂直部及び前記垂直部から前記水平方向に突出される水平部を含むゲート絶縁パターン、前記ビットラインと交差し、前記活性パターンの前記第２側面と隣接するバックゲート電極、前記活性パターンの前記第２側面と前記バックゲート電極との間のバックゲート絶縁パターン、及び 前記活性パターンの前記第２面と接触するコンタクトパターンを含み、前記ゲート絶縁パターンの前記水平部は前記ビットラインより前記コンタクトパターンに近く配置されることができる。

【0008】

前記解決しようとする課題を達成するために本発明の実施形態による半導体メモリ装置は、基板上で第１方向に延長されるビットライン、前記ビットライン上で前記第１方向に沿って交互に配置された第１及び第２活性パターン、互いに隣接する前記第１及び第２活性パターンの間に各々配置され、前記ビットラインを横切って第２方向に延長されるバックゲート電極、前記第１活性パターンと隣接するように各々配置され、前記第２方向を延長される第１ワードライン、前記第２活性パターンと隣接するように各々配置され、前記第２方向に延長される第２ワードライン、前記第１及び第２活性パターンと前記第１及び第２ワードラインとの間のゲート絶縁パターン、前記第１及び第２活性パターンと前記バックゲート電極との間のバックゲート絶縁パターン、前記第１及び第２活性パターンに各々接続されるコンタクトパターン、前記第１方向に互いに隣接する前記第１及び第２ワードラインの間に配置される分離絶縁パターン、前記ビットラインと前記バックゲート電極との間の第１絶縁パターン、前記第１及び第２ワードラインと前記ビットラインとの間の第２絶縁パターン、前記コンタクトパターンと前記バックゲート電極との間の第３絶縁パターン、前記コンタクトパターンと前記第１及び第２ワードラインとの間の第４絶縁パターン、及び前記コンタクトパターンに各々接続されるデータ格納パターンを含み、前記ゲート絶縁パターンの各々は前記第１及び第２活性パターンと隣接する垂直部及び前記垂直部から前記第１方向に突出される水平部を含み、前記ゲート絶縁パターンの各々の前記水平部は前記第４絶縁パターンと前記分離絶縁パターンとの間に配置されることができる。

【0009】

他の実施形態の具体的な事項は詳細な説明及び図面に含まれている。

【発明の効果】

【0010】

本発明の実施形態によれば、垂直チャンネルトランジスタを含む半導体メモリ装置で、活性パターンが単結晶半導体物質で構成されるので、垂直チャンネルトランジスタの漏洩電流特性を向上させることができる。

【0011】

バックゲート電極は垂直チャンネルトランジスタの閾値電圧を上昇させることができるので、垂直チャンネルトランジスタの微細化に応じて閾値電圧が減少して漏洩電流特性が低下されることを防止することができる。

【図面の簡単な説明】

【0012】

【図1A】本発明の実施形態による半導体メモリ装置の平面図である。

【図1B】本発明の実施形態による半導体メモリ装置の断面図であって、図１ＡのＡ－Ａ’線及びＢ－Ｂ’線に沿って切断した断面を示す。

【図1C】本発明の実施形態による半導体メモリ装置の断面図であって、図１ＡのＣ－Ｃ’線及びＤ－Ｄ’線に沿って切断した断面を示す。

【図2A】図１ＢのＰ１部分を拡大した図面である。

【図2B】図１ＢのＰ１部分を拡大した図面である。

【図2C】図１ＢのＰ１部分を拡大した図面である。

【図2D】図１ＢのＰ１部分を拡大した図面である。

【図2E】図１ＢのＰ１部分を拡大した図面である。

【図2F】図１ＢのＰ１部分を拡大した図面である。

【図2G】図１ＢのＰ１部分を拡大した図面である。

【図2H】図１ＢのＰ１部分を拡大した図面である。

【図2I】図１ＢのＰ１部分を拡大した図面である。

【図3A】図１ＣのＰ２部分を拡大した図面である。

【図3B】図１ＣのＰ２部分を拡大した図面である。

【図3C】図１ＣのＰ２部分を拡大した図面である。

【図3D】図１ＣのＰ２部分を拡大した図面である。

【図3E】図１ＣのＰ２部分を拡大した図面である。

【図3F】図１ＣのＰ２部分を拡大した図面である。

【図4】本発明の様々な実施形態による半導体メモリ装置の断面図であって、図１ＡのＡ－Ａ’線及びＢ－Ｂ’線に沿って切断した断面を示す。

【図5】本発明の様々な実施形態による半導体メモリ装置の平面図である。

【図6A】本発明の様々な実施形態による半導体メモリ装置の平面図である。

【図6B】本発明の様々な実施形態による半導体メモリ装置の平面図である。

【図6C】本発明の様々な実施形態による半導体メモリ装置の平面図である。

【図7】本発明の様々な実施形態による半導体メモリ装置の平面図である。

【図8】本発明の様々な実施形態による半導体メモリ装置の断面図である。

【図9】本発明の実施形態による半導体メモリ装置の製造方法を説明するための順序図である。

【図10A】本発明の実施形態による半導体メモリ装置の製造方法を説明するための平面図である。

【図10B】本発明の実施形態による半導体メモリ装置の製造方法を説明するための断面図であって、図１０ＡのＡ－Ａ’、及びＢ－Ｂ’線に沿って切断した断面を示す。

【図10C】本発明の実施形態による半導体メモリ装置の製造方法を説明するための断面図であって、図１０ＡのＣ－Ｃ’、及びＤ－Ｄ’線に沿って切断した断面を示す。

【図11A】本発明の実施形態による半導体メモリ装置の製造方法を説明するための平面図である。

【図11B】本発明の実施形態による半導体メモリ装置の製造方法を説明するための断面図であって、図１１ＡのＡ－Ａ’、及びＢ－Ｂ’線に沿って切断した断面を示す。

【図11C】本発明の実施形態による半導体メモリ装置の製造方法を説明するための断面図であって、図１１ＡのＣ－Ｃ’、及びＤ－Ｄ’線に沿って切断した断面を示す。

【図12A】本発明の実施形態による半導体メモリ装置の製造方法を説明するための平面図である。

【図12B】本発明の実施形態による半導体メモリ装置の製造方法を説明するための断面図であって、図１２ＡのＡ－Ａ’、及びＢ－Ｂ’線に沿って切断した断面を示す。

【図12C】本発明の実施形態による半導体メモリ装置の製造方法を説明するための断面図であって、図１２ＡのＣ－Ｃ’、及びＤ－Ｄ’線に沿って切断した断面を示す。

【図13A】本発明の実施形態による半導体メモリ装置の製造方法を説明するための平面図である。

【図13B】本発明の実施形態による半導体メモリ装置の製造方法を説明するための断面図であって、図１３ＡのＡ－Ａ’、及びＢ－Ｂ’線に沿って切断した断面を示す。

【図13C】本発明の実施形態による半導体メモリ装置の製造方法を説明するための断面図であって、図１３ＡのＣ－Ｃ’、及びＤ－Ｄ’線に沿って切断した断面を示す。

【図14A】本発明の実施形態による半導体メモリ装置の製造方法を説明するための平面図である。

【図14B】本発明の実施形態による半導体メモリ装置の製造方法を説明するための断面図であって、図１４ＡのＡ－Ａ’、及びＢ－Ｂ’線に沿って切断した断面を示す。

【図14C】本発明の実施形態による半導体メモリ装置の製造方法を説明するための断面図であって、図１４ＡのＣ－Ｃ’、及びＤ－Ｄ’線に沿って切断した断面を示す。

【図15A】本発明の実施形態による半導体メモリ装置の製造方法を説明するための平面図である。

【図15B】本発明の実施形態による半導体メモリ装置の製造方法を説明するための断面図であって、図１５ＡのＡ－Ａ’、及びＢ－Ｂ’線に沿って切断した断面を示す。

【図15C】本発明の実施形態による半導体メモリ装置の製造方法を説明するための断面図であって、図１５ＡのＣ－Ｃ’、及びＤ－Ｄ’線に沿って切断した断面を示す。

【図16A】本発明の実施形態による半導体メモリ装置の製造方法を説明するための平面図である。

【図16B】本発明の実施形態による半導体メモリ装置の製造方法を説明するための断面図であって、図１６ＡのＡ－Ａ’、及びＢ－Ｂ’線に沿って切断した断面を示す。

【図16C】本発明の実施形態による半導体メモリ装置の製造方法を説明するための断面図であって、図１６ＡのＣ－Ｃ’、及びＤ－Ｄ’線に沿って切断した断面を示す。

【図17A】本発明の実施形態による半導体メモリ装置の製造方法を説明するための平面図である。

【図17B】本発明の実施形態による半導体メモリ装置の製造方法を説明するための断面図であって、図１７ＡのＡ－Ａ’、及びＢ－Ｂ’線に沿って切断した断面を示す。

【図17C】本発明の実施形態による半導体メモリ装置の製造方法を説明するための断面図であって、図１７ＡのＣ－Ｃ’、及びＤ－Ｄ’線に沿って切断した断面を示す。

【図18A】本発明の実施形態による半導体メモリ装置の製造方法を説明するための平面図である。

【図18B】本発明の実施形態による半導体メモリ装置の製造方法を説明するための断面図であって、図１８ＡのＡ－Ａ’、及びＢ－Ｂ’線に沿って切断した断面を示す。

【図18C】本発明の実施形態による半導体メモリ装置の製造方法を説明するための断面図であって、図１８ＡのＣ－Ｃ’、及びＤ－Ｄ’線に沿って切断した断面を示す。

【図19A】本発明の実施形態による半導体メモリ装置の製造方法を説明するための平面図である。

【図19B】本発明の実施形態による半導体メモリ装置の製造方法を説明するための断面図であって、図１９ＡのＡ－Ａ’、及びＢ－Ｂ’線に沿って切断した断面を示す。

【図19C】本発明の実施形態による半導体メモリ装置の製造方法を説明するための断面図であって、図１９ＡのＣ－Ｃ’、及びＤ－Ｄ’線に沿って切断した断面を示す。

【図20A】本発明の実施形態による半導体メモリ装置の製造方法を説明するための平面図である。

【図20B】本発明の実施形態による半導体メモリ装置の製造方法を説明するための断面図であって、図２０ＡのＡ－Ａ’、及びＢ－Ｂ’線に沿って切断した断面を示す。

【図20C】本発明の実施形態による半導体メモリ装置の製造方法を説明するための断面図であって、図２０ＡのＣ－Ｃ’、及びＤ－Ｄ’線に沿って切断した断面を示す。

【図21A】本発明の実施形態による半導体メモリ装置の製造方法を説明するための平面図である。

【図21B】本発明の実施形態による半導体メモリ装置の製造方法を説明するための断面図であって、図２１ＡのＡ－Ａ’、及びＢ－Ｂ’線に沿って切断した断面を示す。

【図21C】本発明の実施形態による半導体メモリ装置の製造方法を説明するための断面図であって、図２１ＡのＣ－Ｃ’、及びＤ－Ｄ’線に沿って切断した断面を示す。

【図22A】本発明の実施形態による半導体メモリ装置の製造方法を説明するための平面図である。

【図22B】本発明の実施形態による半導体メモリ装置の製造方法を説明するための断面図であって、図２２ＡのＡ－Ａ’、及びＢ－Ｂ’線に沿って切断した断面を示す。

【図22C】本発明の実施形態による半導体メモリ装置の製造方法を説明するための断面図であって、図２２ＡのＣ－Ｃ’、及びＤ－Ｄ’線に沿って切断した断面を示す。

【図23A】本発明の実施形態による半導体メモリ装置の製造方法を説明するための平面図である。

【図23B】本発明の実施形態による半導体メモリ装置の製造方法を説明するための断面図であって、図２３ＡのＡ－Ａ’、及びＢ－Ｂ’線に沿って切断した断面を示す。

【図23C】本発明の実施形態による半導体メモリ装置の製造方法を説明するための断面図であって、図２３ＡのＣ－Ｃ’、及びＤ－Ｄ’線に沿って切断した断面を示す。

【図24A】本発明の実施形態による半導体メモリ装置の製造方法を説明するための平面図である。

【図24B】本発明の実施形態による半導体メモリ装置の製造方法を説明するための断面図であって、図２４ＡのＡ－Ａ’、及びＢ－Ｂ’線に沿って切断した断面を示す。

【図24C】本発明の実施形態による半導体メモリ装置の製造方法を説明するための断面図であって、図２４ＡのＣ－Ｃ’、及びＤ－Ｄ’線に沿って切断した断面を示す。

【図25A】本発明の実施形態による半導体メモリ装置の製造方法を説明するための平面図である。

【図25B】本発明の実施形態による半導体メモリ装置の製造方法を説明するための断面図であって、図２５ＡのＡ－Ａ’、及びＢ－Ｂ’線に沿って切断した断面を示す。

【図25C】本発明の実施形態による半導体メモリ装置の製造方法を説明するための断面図であって、図２５ＡのＣ－Ｃ’、及びＤ－Ｄ’線に沿って切断した断面を示す。

【図26A】本発明の実施形態による半導体メモリ装置の製造方法を説明するための平面図である。

【図26B】本発明の実施形態による半導体メモリ装置の製造方法を説明するための断面図であって、図２６ＡのＡ－Ａ’、及びＢ－Ｂ’線に沿って切断した断面を示す。

【図26C】本発明の実施形態による半導体メモリ装置の製造方法を説明するための断面図であって、図２６ＡのＣ－Ｃ’、及びＤ－Ｄ’線に沿って切断した断面を示す。

【図27A】本発明の実施形態による半導体メモリ装置の製造方法を説明するための平面図である。

【図27B】本発明の実施形態による半導体メモリ装置の製造方法を説明するための断面図であって、図２７ＡのＡ－Ａ’、及びＢ－Ｂ’線に沿って切断した断面を示す。

【図27C】本発明の実施形態による半導体メモリ装置の製造方法を説明するための断面図であって、図２７ＡのＣ－Ｃ’、及びＤ－Ｄ’線に沿って切断した断面を示す。

【図28A】本発明の実施形態による半導体メモリ装置の製造方法を説明するための平面図である。

【図28B】本発明の実施形態による半導体メモリ装置の製造方法を説明するための断面図であって、図２８ＡのＡ－Ａ’、及びＢ－Ｂ’線に沿って切断した断面を示す。

【図28C】本発明の実施形態による半導体メモリ装置の製造方法を説明するための断面図であって、図２８ＡのＣ－Ｃ’、及びＤ－Ｄ’線に沿って切断した断面を示す。

【図29A】本発明の実施形態による半導体メモリ装置の製造方法を説明するための平面図である。

【図29B】本発明の実施形態による半導体メモリ装置の製造方法を説明するための断面図であって、図２９ＡのＡ－Ａ’、及びＢ－Ｂ’線に沿って切断した断面を示す。

【図29C】本発明の実施形態による半導体メモリ装置の製造方法を説明するための断面図であって、図２９ＡのＣ－Ｃ’、及びＤ－Ｄ’線に沿って切断した断面を示す。

【図30A】本発明の実施形態による半導体メモリ装置の製造方法を説明するための平面図である。

【図30B】本発明の実施形態による半導体メモリ装置の製造方法を説明するための断面図であって、図３０ＡのＡ－Ａ’、及びＢ－Ｂ’線に沿って切断した断面を示す。

【図30C】本発明の実施形態による半導体メモリ装置の製造方法を説明するための断面図であって、図３０ＡのＣ－Ｃ’、及びＤ－Ｄ’線に沿って切断した断面を示す。

【図31A】本発明の実施形態による半導体メモリ装置の製造方法を説明するための平面図である。

【図31B】本発明の実施形態による半導体メモリ装置の製造方法を説明するための断面図であって、図３１ＡのＡ－Ａ’、及びＢ－Ｂ’線に沿って切断した断面を示す。

【図31C】本発明の実施形態による半導体メモリ装置の製造方法を説明するための断面図であって、図３１ＡのＣ－Ｃ’、及びＤ－Ｄ’線に沿って切断した断面を示す。

【発明を実施するための形態】

【0013】

以下、図面を参照して、本発明の実施形態による半導体メモリ装置及びその製造方法について詳細に説明する。

【0014】

図１Ａは本発明の実施形態による半導体メモリ装置の平面図である。図１Ｂは図１ＡのＡ－Ａ’線及びＢ－Ｂ’線に沿って切断した断面を示す。図１Ｃは図１ＡのＣ－Ｃ’線及びＤ－Ｄ’線に沿って切断した断面を示す。

【0015】

図２Ａ乃至図２Ｉは図１ＢのＰ１部分を拡大した図面である。図３Ａ乃至図３Ｆは図１ＣのＰ２部分を拡大した図面である。

【0016】

本発明の実施形態による半導体メモリ装置は、垂直チャンネルトランジスタ（ｖｅｒｔｉｃａｌ ｃｈａｎｎｅｌ ｔｒａｎｓｉｓｔｏｒ、ＶＣＴ）を含むメモリセルを含むことができる。

【0017】

図１Ａ、図１Ｂ、及び図１Ｃを参照すれば、ビットラインＢＬが、基板２００上に第１方向Ｄ１に互いに離隔されて配置されることができる。ビットラインＢＬは、互いに並んで第１方向Ｄ１と交差する第２方向Ｄ２に延長されることができる。

【0018】

基板２００は、半導体特性を有する物質（例えば、シリコンウエハ）、絶縁性物質（例えば、ガラス）、絶縁性物質によって覆われた半導体又は導電体中の１つであり得る。

【0019】

ビットラインＢＬは、セルアレイ領域ＣＡＲから周辺回路領域ＰＣＲに延長されることができ、周辺回路領域ＰＣＲで端部を有することができる。

【0020】

ビットラインＢＬの各々は、順に積層されたポリシリコンパターン１６１、金属パターン１６３、及びハードマスクパターン１６５を含むことができる。ここで、ビットラインＢＬのハードマスクパターン１６５が、基板２００と接触することができる。金属パターン１６３は、導電性金属窒化物（例えば、窒化チタン、窒化タンタル等）及び金属（例えば、タングステン、チタニウム、タンタル等）を含むことができる。ハードマスクパターン１６５は、シリコン窒化物又はシリコン酸窒化物のような絶縁材料を含むことができる。金属パターン１６３は、チタニウムシリサイド、コバルトシリサイド、又はニッケルシリサイドのような金属シリサイドを含んでもよい。

【0021】

実施形態によれば、半導体メモリ装置は、ビットラインＢＬの間にギャップ構造体１７３を含むことができる。ギャップ構造体１７３の各々は、第１及び第２ライン絶縁パターン１７１、１７５によって囲まれることができる。

【0022】

ギャップ構造体１７３は、第２方向Ｄ２に並んで延長されることができる。ギャップ構造体１７３はライン絶縁膜１７１、１７５内に提供されることができ、ギャップ構造体１７３の上面はビットラインＢＬの上面より低いレベルに位置することができる。

【0023】

一部の実施形態によれば、ギャップ構造体１７３は、導電物質で構成されることができ、その内部にエアギャップ（ａｉｒ ｇａｐ）又はボイド（ｖｏｉｄ）を含むことができる。他の例として、ギャップ構造体１７３は、第１及び第２ライン絶縁パターン１７１、１７５によって囲まれたエアギャップであってもよい。ギャップ構造体１７３は、互いに隣接するビットラインＢＬの間のカップリングノイズを減少させることができる。

【0024】

一例として、ギャップ構造体１７３は導電物質で成された遮蔽ラインであり、遮蔽ラインは、セルアレイ領域ＣＡＲから周辺回路領域ＰＣＲに延長されて、周辺回路領域ＰＣＲで端部１７４を有することができる。

【0025】

より詳細には、図３Ａを参照すれば、ギャップ構造体１７３の下面は、ビットラインＢＬの金属パターン１６３の下面（即ち、金属パターン１６３とハードマスクパターン１６５の界面）と実質的に同一なレベルに位置することができる。即ち、垂直方向に、ギャップ構造体１７３の高さは、ビットラインＢＬの高さと実質的に同一であることができる。これと異なり、図３Ｂ乃至図３Ｆを参照すれば、垂直方向に、ギャップ構造体１７３の高さは、ビットラインＢＬの高さと異なることができる。一例として、図３Ｂを参照すれば、垂直方向に、ギャップ構造体１７３の高さは、ビットラインＢＬの高さより低くすることができる。図３Ｃを参照すれば、垂直方向に、ギャップ構造体１７３の高さは、ビットラインＢＬの高さより高いことができる。金属パターン１６３の下面は、ギャップ構造体１７３の下面と異なるレベルに位置することができる。また、金属パターン１６３の上面は、ギャップ構造体１７３の上面と異なるレベルに位置することができる。図３Ｄを参照すれば、金属パターン１６３の下面は、ギャップ構造体１７３の下面と異なるレベルに位置し、金属パターン１６３の上面とギャップ構造体１７３の上面と実質的に同一なレベルに位置することができる。これと逆に、図３Ｅを参照すれば、金属パターン１６３の下面は、ギャップ構造体１７３の下面と実質的に同一なレベルに位置し、金属パターン１６３の上面とギャップ構造体１７３の上面と異なるレベルに位置することができる。図３Ｆを参照すれば、ビットラインＢＬの上面は、第１ライン絶縁パターン１７１とバックゲートキャッピングパターン１１５の界面と実質的に同一なレベルに位置してもよい。

【0026】

再び図１Ａ、図１Ｂ、及び図１Ｃを参照すれば、第１及び第２活性パターンＡＰ１、ＡＰ２が、各々のビットラインＢＬ上で第２方向Ｄ２に沿って交互に配置されることができる。第１活性パターンＡＰ１は第１方向Ｄ１に一定間隔互いに離隔されることができ、第２活性パターンＡＰ２は第１方向Ｄ１に一定間隔互いに離隔されることができる。言い換えれば、第１及び第２活性パターンＡＰ１、ＡＰ２は、互いに交差する第１方向Ｄ１及び第２方向Ｄ２に沿って２次元的に配列されることができる。

【0027】

実施形態で、第１及び第２活性パターンＡＰ１、ＡＰ２は、単結晶半導体物質で構成されることができる。一例として、第１及び第２活性パターンＡＰ１、ＡＰ２は、単結晶シリコンで構成されることができる。第１及び第２活性パターンＡＰ１、ＡＰ２は単結晶半導体物質で構成されるので、半導体メモリ装置の動作の時、漏洩電流特性を向上させることができる。

【0028】

第１及び第２活性パターンＡＰ１、ＡＰ２の各々は、第１方向Ｄ１に長さを有することができ、第２方向Ｄ２に幅を有し、第１及び第２方向Ｄ１、Ｄ２に対して直交する方向に高さを有することができる。第１及び第２活性パターンＡＰ１、ＡＰ２の各々は、実質的に均一な幅を有することができる。即ち、第１及び第２活性パターンＡＰ１、ＡＰ２の各々は、第１及び第２面Ｓ１、Ｓ２で実質的に同一な幅を有することができる。

【0029】

第１及び第２活性パターンＡＰ１、ＡＰ２の幅は、数ｎｍ乃至数十ｎｍであり得る。例として、第１及び第２活性パターンＡＰ１、ＡＰ２の幅は、１ｎｍ乃至３０ｎｍ、より好ましくは、１ｎｍ乃至１０ｎｍであり得る。第１及び第２活性パターンＡＰ１、ＡＰ２の各々の長さはビットラインＢＬの線幅より大きくすることができる。

【0030】

図２Ａを参照すれば、第１及び第２活性パターンＡＰ１、ＡＰ２の各々は、第１及び第２方向Ｄ２に対して直交する方向に互いに対向する第１面Ｓ１及び第２面Ｓ２を有することができる。一例で、第１及び第２活性パターンＡＰ１、ＡＰ２の第１面Ｓ１は、ビットラインＢＬのポリシリコンパターン１６１と接触されることができ、ポリシリコンパターン１６１が省略される場合、金属パターン１６３と接触することができる。

【0031】

第１及び第２活性パターンＡＰ１、ＡＰ２の各々は、第２方向Ｄ２に互いに対向する第１側面ＳＳ１第２側面ＳＳ２を有することができる。第１活性パターンＡＰ１の第１側面ＳＳ１は第１ワードラインＷＬ１と隣接することができ、第２活性パターンＡＰ２の第２側面ＳＳ２は第２ワードラインＷＬ２と隣接することができる。

【0032】

第１及び第２活性パターンＡＰ１、ＡＰ２の各々は、ビットラインＢＬと隣接する第１ドーパント領域ＳＤＲ１、コンタクトパターンＢＣと隣接する第２ドーパント領域ＳＤＲ２、及び第１及び第２ドーパント領域ＳＤＲ１、ＳＤＲ２の間のチャンネル領域ＣＨＲを含むことができる。第１及び第２ドーパント領域ＳＤＲ１、ＳＤＲ２は第１及び第２活性パターンＡＰ１、ＡＰ２内にドーパントがドーピングされた領域であって、第１及び第２活性パターンＡＰ１、ＡＰ２のドーパント濃度はチャンネル領域ＣＨＲのドーパント濃度より大きくすることができる。

【0033】

第１及び第２活性パターンＡＰ１、ＡＰ２のチャンネル領域ＣＨＲは、半導体メモリ装置の動作の時、第１及び第２ワードラインＷＬ１、ＷＬ２及びバックゲート電極ＢＧによって制御されることができる。

【0034】

詳細には、バックゲート電極ＢＧが、ビットラインＢＬ上で第２方向Ｄ２に一定間隔互いに離隔されて配置されることができる。バックゲート電極ＢＧは、ビットラインＢＬを横切って第１方向Ｄ１に延長されることができる。

【0035】

バックゲート電極ＢＧの各々は、第２方向Ｄ２に互いに隣接する第１及び第２活性パターンＡＰ１、ＡＰ２の間に配置されることができる。言い換えれば、バックゲート電極ＢＧの各々の一側に第１活性パターンＡＰ１が配置され、他側に第２活性パターンＡＰ２が配置されることができる。バックゲート電極ＢＧは、垂直方向に、第１及び第２活性パターンＡＰ１、ＡＰ２の高さより小さい高さを有することができる。

【0036】

より詳細には、図２Ａを参照すれば、バックゲート電極ＢＧは、ビットラインＢＬに近い第１面とコンタクトパターンＢＣに近い第２面を有することができる。バックゲート電極ＢＧの第１及び第２面は、第１及び第２活性パターンＡＰ１、ＡＰ２の第１及び第２面Ｓ１、Ｓ２と垂直に離隔されることができる。

【0037】

バックゲート電極ＢＧは、例えばドーピングされたポリシリコン、導電性金属窒化物（例えば、窒化チタン、窒化タンタル等）、及び金属（例えば、タングステン、チタニウム、タンタル等）導電性金属シリサイド、導電性金属酸化物、又はこれらの組み合わせを含むことができる。

【0038】

半導体メモリ装置の動作の時、バックゲート電極ＢＧに負（ｎｅｇａｔｉｖｅ）の電圧が印加されることができ、したがって垂直チャンネルトランジスタの閾値電圧を上昇させることができる。即ち、垂直チャンネルトランジスタの微細化によって閾値電圧が減少して漏洩電流特性が低下されることを防止することができる。

【0039】

第１絶縁パターン１１１が、第２方向Ｄ２に互いに隣接する第１及び第２活性パターンＡＰ１、ＡＰ２の間に配置されることができる。第１絶縁パターン１１１は、第１及び第２活性パターンＡＰ１、ＡＰ２の第２ドーパント領域ＳＤＲ２の間に配置されることができる。第１絶縁パターン１１１は、バックゲート電極ＢＧと並んで第１方向Ｄ１に延長されることができる。第１絶縁パターン１１１の厚さに応じて第１及び第２活性パターンＡＰ１、ＡＰ２の第２面とバックゲート電極ＢＧとの間の距離が変わることができる。第１絶縁パターン１１１は、例えばシリコン酸化膜、シリコン酸窒化膜、又はシリコン窒化膜を含むことができる。

【0040】

バックゲート絶縁パターン１１３が、各バックゲート電極ＢＧと第１及び第２活性パターンＡＰ１、ＡＰ２との間に、そしてバックゲート電極ＢＧと第１絶縁パターン１１１との間に配置されることができる。バックゲート絶縁パターン１１３は、バックゲート電極ＢＧの両側面を覆う垂直部及び垂直部を連結する水平部を含むことができる。バックゲート絶縁パターン１１３の水平部は、ビットラインＢＬよりコンタクトパターンＢＣに近くすることができ、バックゲート電極ＢＧの第２面を覆うことができる。

【0041】

バックゲート絶縁パターン１１３は、例えばシリコン酸化膜、シリコン酸窒化膜、シリコン酸化膜より高い誘電常数を有する高誘電膜、又はこれらの組み合わせで構成されることができる。

【0042】

バックゲートキャッピングパターン１１５が、ビットラインＢＬとバックゲート電極ＢＧとの間に配置されることができる。バックゲートキャッピングパターン１１５は、絶縁物質で構成されることができ、バックゲートキャッピングパターン１１５の下面はビットラインＢＬのポリシリコンパターン１６１と接触することができる。バックゲートキャッピングパターン１１５は、バックゲート絶縁パターン１１３の垂直部の間に配置されることができる。ビットラインＢＬの間でバックゲートキャッピングパターン１１５の厚さは、ビットラインＢＬ上でバックゲートキャッピングパターン１１５の厚さと異なることができる。

【0043】

第１及び第２ワードラインＷＬ１、ＷＬ２が、ビットラインＢＬ上で第１方向Ｄ１に延長されることができ、第２方向Ｄ２に沿って交互に配列されることができる。

【0044】

第１ワードラインＷＬ１は第１活性パターンＡＰ１の一側に配置されることができ、第２ワードラインＷＬ２は第２活性パターンＡＰ２の他側に配置されることができる。第１及び第２ワードラインＷＬ１、ＷＬ２は、ビットラインＢＬ及びコンタクトパターンＢＣと垂直に離隔されることができる。言い換えれば、第１及び第２ワードラインＷＬ１、ＷＬ２は、垂直的観点で、ビットラインＢＬとコンタクトパターンＢＣとの間に位置することができる。

【0045】

第１及び第２ワードラインＷＬ１、ＷＬ２は、第２方向Ｄ２に幅を有し、ビットラインＢＬ上で幅とギャップ構造体１７３上で幅が異なることができる。第１ワードラインＷＬ１の一部分は第１方向Ｄ１に隣接する第１活性パターンＡＰ１の間に配置されることができ、第２ワードラインＷＬ２の一部分は第１方向Ｄ１に隣接する第２活性パターンＡＰ２の間に配置されることができる。

【0046】

第１及び第２ワードラインＷＬ１、ＷＬ２は、例えばドーピングされたポリシリコン、金属、導電性金属窒化物、導電性金属シリサイド、導電性金属酸化物、又はこれらの組み合わせを含むことができる。

【0047】

互いに隣接する第１及び第２ワードラインＷＬ１、ＷＬ２は、互いに対向する側壁を有することができる。第１及び第２ワードラインＷＬ１、ＷＬ２の各々は、ビットラインＢＬに近い第１面とコンタクトパターンＢＣに近い第２面を有することができる。

【0048】

図２Ｂ及び図２Ｃを参照すれば、第１及び第２ワードラインＷＬ１、ＷＬ２の第１面は、様々な形状を有することができる。図２Ｂを参照すれば、第１及び第２ワードラインＷＬ１、ＷＬ２の各々は、スペーサー形状を有してもよい。言い換えれば、第１及び第２ワードラインＷＬ１、ＷＬ２の第１面は、丸くすることができる。図２Ｃを参照すれば、第１及び第２ワードラインＷＬ１、ＷＬ２の第１面は、陥没された形状を有することができる。

【0049】

図２Ｅを参照すれば、第１及び第２ワードラインＷＬ１、ＷＬ２の各々は、Ｌ字形状の断面を有してもよい。即ち、第１及び第２ワードラインＷＬ１、ＷＬ２の各々は、第１及び第２活性パターンＡＰ１、ＡＰ２と隣接する垂直部及び垂直部から水平方向（即ち、第２方向Ｄ２）に突出される水平部を含むことができる。

【0050】

第１及び第２ワードラインＷＬ１、ＷＬ２は、垂直方向に、第１及び第２活性パターンＡＰ１、ＡＰ２の高さより小さい高さを有することができる。第１及び第２ワードラインＷＬ１、ＷＬ２の高さは、垂直方向に、バックゲート電極ＢＧの高さと同一であるか、或いは低くすることができる。

【0051】

図２Ａ乃至図２Ｉを参照すれば、第１及び第２ワードラインＷＬ１、ＷＬ２は、垂直方向に、バックゲート電極ＢＧと異なるレベルに位置することができる。

【0052】

図２Ａ乃至図２Ｅを参照すれば、第１及び第２ワードラインＷＬ１、ＷＬ２の第２面は、バックゲート電極ＢＧの第２面と異なるレベルに位置することができる。図２Ｆ、図２Ｇ、図２Ｈ、及び図２Ｉを参照すれば、第１及び第２ワードラインＷＬ１、ＷＬ２の第１面は、バックゲート電極ＢＧの第１面と異なるレベルに位置することができる。

【0053】

図２Ｆを参照すれば、第１及び第２ワードラインＷＬ１、ＷＬ２の第１面が、バックゲート電極ＢＧの第１面に比べてビットラインＢＬにより近くすることができる。言い換えれば、ビットラインＢＬから第１及び第２ワードラインＷＬ１、ＷＬ２の間の距離は、ビットラインＢＬからバックゲート電極ＢＧの間の距離より小さくすることができる。

【0054】

図２Ｇを参照すれば、第１及び第２ワードラインＷＬ１、ＷＬ２の高さは、垂直方向に、バックゲート電極ＢＧの高さより低くすることができる。バックゲート電極ＢＧの第１面が第１及び第２ワードラインＷＬ１、ＷＬ２の第１面に比べてビットラインＢＬにより近くすることができ、バックゲート電極ＢＧの第２面が第１及び第２ワードラインＷＬ１、ＷＬ２の第２面に比べてコンタクトパターンＢＣにより近くすることができる。

【0055】

図２Ｈを参照すれば、第１及び第２ワードラインＷＬ１、ＷＬ２の高さは、垂直方向に、バックゲート電極ＢＧの高さより高いことができる。第１及び第２ワードラインＷＬ１、ＷＬ２の第２面がバックゲート電極ＢＧの第２面に比べてコンタクトパターンＢＣにより近くすることができる。

【0056】

図２Ｉを参照すれば、ビットラインＢＬから第１及び第２ワードラインＷＬ１、ＷＬ２の間の距離は、ビットラインＢＬからバックゲート電極ＢＧの間の距離より大きくすることができる。

【0057】

ゲート絶縁パターンＧＯＸが、第１及び第２ワードラインＷＬ１、ＷＬ２と第１及び第２活性パターンＡＰ１、ＡＰ２との間に配置されることができる。ゲート絶縁パターンＧＯＸは、第１及び第２ワードラインＷＬ１、ＷＬ２と並んで第１方向Ｄ１に延長されることができる。

【0058】

ゲート絶縁パターンＧＯＸは、シリコン酸化膜、シリコン酸窒化膜、シリコン酸化膜より高い誘電常数を有する高誘電膜、又はこれらの組み合わせで構成されることができる。前記高誘電膜は、金属酸化物又は金属酸化窒化物で構成されることができる。例えば、ゲート絶縁層膜として使用可能な高誘電膜は、ＨｆＯ２、ＨｆＳｉＯ、ＨｆＳｉＯＮ、ＨｆＴａＯ、ＨｆＴｉＯ、ＨｆＺｒＯ、ＺｒＯ２、Ａｌ２Ｏ３、又はこれらの組み合わせで構成されることができるが、これに限定されることではない。

【0059】

図２Ａを参照すれば、ゲート絶縁パターンＧＯＸは、第１活性パターンＡＰ１の第１側面を覆い、第２活性パターンＡＰ２の第２側面を覆うことができる。ゲート絶縁パターンＧＯＸは、実質的に均一な厚さを有することができる。ゲート絶縁パターンＧＯＸの各々は、第１及び第２活性パターンＡＰ１、ＡＰ２と隣接する垂直部ＶＰ及び垂直部ＶＰから第１方向Ｄ１に突出される水平部ＨＰを含むことができる。

【0060】

一例として、ゲート絶縁パターンＧＯＸの各々の水平部ＨＰ上に一対の第１及び第２ワードラインＷＬ１、ＷＬ２が配置されることができる。

【0061】

他の例として、図２Ｄを参照すれば、ゲート絶縁パターンＧＯＸの各々は、実質的にＬ字形状の断面を有してもよい。このような場合、ゲート絶縁パターンＧＯＸは、互いに離隔されて配置されることができ、互いにミラー対称にされることができる。

【0062】

第２絶縁パターン１４３がゲート絶縁パターンＧＯＸの水平部ＨＰとコンタクトパターンＢＣとの間に配置されることができる。一例として、第２絶縁パターン１４３はシリコン酸化物を含むことができる。第１及び第２活性パターンＡＰ１、ＡＰ２の第２ドーパント領域ＳＤＲ２と第２絶縁パターン１４３との間に第１及び第２蝕刻停止膜１３１、１４１が配置されてもよい。

【0063】

ゲート絶縁パターンＧＯＸ上で第１及び第２ワードラインＷＬ１、ＷＬ２は、第３絶縁パターン１５５によって互いに分離されることができる。第３絶縁パターン１５５は、第１及び第２ワードラインＷＬ１、ＷＬ２の間で第１方向Ｄ１に延長されることができる。

【0064】

第３絶縁パターン１５５と第１及び第２ワードラインＷＬ１、ＷＬ２との間に第１キャッピング膜１５３が配置されることができる。第１キャッピング膜１５３は、実質的に均一な厚さを有することができる。

【0065】

コンタクトパターンＢＣが、層間絶縁膜２３１及び蝕刻停止膜２１０を貫通して第１及び第２活性パターンＡＰ１、ＡＰ２に各々接続されることができる。言い換えれば、コンタクトパターンＢＣは、第１及び第２活性パターンＡＰ１、ＡＰ２の第２ドーパント領域に各々接続されることができる。コンタクトパターンＢＣは上部幅より大きい下部幅を有することができる。互いに隣接するコンタクトパターンＢＣは、分離絶縁パターン２４５によって互いに分離されることができる。コンタクトパターンＢＣの各々は、平面視において円形、楕円形、長方形、正方形、斜方形、六角形等の様々な形状を有することができる。

【0066】

コンタクトパターンＢＣは、ドーピングされたポリシリコン、Ａｌ、Ｃｕ、Ｔｉ、Ｔａ、Ｒｕ、Ｗ、Ｍｏ、Ｐｔ、Ｎｉ、Ｃｏ、ＴｉＮ、ＴａＮ、ＷＮ、ＮｂＮ、ＴｉＡｌ、ＴｉＡｌＮ、ＴｉＳｉ、ＴｉＳｉＮ、ＴａＳｉ、ＴａＳｉＮ、ＲｕＴｉＮ、ＮｉＳｉ、ＣｏＳｉ、ＩｒＯｘ、ＲｕＯｘ、又はこれらの組み合わせで構成されることができるが、これに限定されることではない。

【0067】

コンタクトパターンＢＣ上にランディングパッドＬＰが配置されることができる。ランディングパッドＬＰの各々は、平面視において円形、楕円形、長方形、正方形、斜方形、六角形等の様々な形状を有することができる。

【0068】

ランディングパッドＬＰの間に分離絶縁パターン２４５が配置されることができる。ランディングパッドＬＰは、平面視において第１方向Ｄ１及び第２方向Ｄ２に沿ってマトリックス形状に配列されることができる。ランディングパッドＬＰの上面は、分離絶縁パターン２４５の上面と実質的に共面をなすことができる。

【0069】

ランディングパッドＬＰは、ドーピングされたポリシリコン、Ａｌ、Ｃｕ、Ｔｉ、Ｔａ、Ｒｕ、Ｗ、Ｍｏ、Ｐｔ、Ｎｉ、Ｃｏ、ＴｉＮ、ＴａＮ、ＷＮ、ＮｂＮ、ＴｉＡｌ、ＴｉＡｌＮ、ＴｉＳｉ、ＴｉＳｉＮ、ＴａＳｉ、ＴａＳｉＮ、ＲｕＴｉＮ、ＮｉＳｉ、ＣｏＳｉ、ＩｒＯｘ、ＲｕＯｘ、又はこれらの組み合わせで構成されることができるが、これに限定されることではない。

【0070】

実施形態によれば、データ格納パターンＤＳＰが、ランディングパッドＬＰ上に各々配置されることができる。データ格納パターンＤＳＰは、第１及び第２活性パターンＡＰ１、ＡＰ２に各々電気的に連結されることができる。データ格納パターンＤＳＰは、図１Ａに図示されたように、第１方向Ｄ１及び第２方向Ｄ２に沿ってマトリックス形状に配列されることができる。データ格納パターンＤＳＰは、ランディングパッドＬＰと完全に重畳されるか、或いは部分的に重畳されることができる。データ格納パターンＤＳＰは、ランディングパッドＬＰの上面全体又は一部と接触することができる。

【0071】

一例によれば、データ格納パターンＤＳＰは、キャパシタであり、ストレージ電極２５１とプレート電極２５５との間に介在されるキャパシタ誘電膜２５３を含むことができる。このような場合、ストレージ電極２５１がランディングパッドＬＰと接触することができ、ストレージ電極２５１は、平面視において円形、楕円形、長方形、正方形、斜方形、六角形等の様々な形状を有することができる。データ格納パターンＤＳＰはランディングパッドＬＰと完全に重畳されるか、或いは部分的に重畳されることができる。データ格納パターンＤＳＰは、ランディングパッドＬＰの上面全体又は一部と接触することができる。

【0072】

これと異なり、データ格納パターンＤＳＰは、メモリ要素に印加される電気的パルスによって、２つの抵抗状態でスイッチングされることができる可変抵抗パターンであり得る。例えば、データ格納パターンＤＳＰは、電流量に応じて結晶状態が変化する相変化物質（ｐｈａｓｅ－ｃｈａｎｇｅ ｍａｔｅｒｉａｌ）、ペロブスカイト（ｐｅｒｏｖｓｋｉｔｅ）化合物、遷移金属酸化物（ｔｒａｎｓｉｔｉｏｎ ｍｅｔａｌ ｏｘｉｄｅ）、磁性体物質（ｍａｇｎｅｔｉｃ ｍａｔｅｒｉａｌｓ）、強磁性（ｆｅｒｒｏｍａｇｎｅｔｉｃ）物質、又は反強磁性（ａｎｔｉｆｅｒｒｏｍａｇｎｅｔｉｃ）物質を含むことができる。

【0073】

データ格納パターンＤＳＰ上に上部絶縁膜２７０が配置されることができ、セルコンタクトプラグＰＬＧが、上部絶縁膜２７０を貫通してプレート電極２５５に接続されることができる。

【0074】

さらに、実施形態によれば、周辺回路領域ＰＣＲの基板２００上に活性層１１０が配置されることができる。活性層１１０は、セルアレイ領域ＣＡＲの第１及び第２活性パターンＡＰ１、ＡＰ２と同一な単結晶半導体物質を含むことができる。活性層１１０は、基板２００と接触する第１面及びこれに対向する第２面を有することができる。活性層１１０の第１面は、第１及び第２活性パターンＡＰ１、ＡＰ２の第１面と実質的に共面をなすことができる。

【0075】

活性層１１０の第２面上に周辺回路トランジスタが提供されることができる。即ち、活性層１１０の第２面上に周辺ゲート絶縁膜２１５が配置されることができ、周辺ゲート絶縁膜２１５上に周辺ゲート電極ＰＧが配置されることができる。周辺ゲート電極ＰＧは、周辺導電パターン２２１、周辺金属パターン２２３、及び周辺ハードマスクパターン２２５を含むことができる。

【0076】

周辺回路領域ＰＣＲの基板２００上に活性層１１０を貫通して基板２００と接する素子分離膜ＳＴＩが配置されることができる。

【0077】

第１周辺コンタクトプラグＰＣＰａ、ＰＣＰｂ、ＰＣＰｃが、素子分離膜ＳＴＩを貫通してビットラインＢＬの端部、ギャップ構造体１７３の端部、及び周辺回路トランジスタに各々接続されることができる。第１周辺コンタクトプラグＰＣＰａ、ＰＣＰｂ、ＰＣＰｃは、周辺配線２４１ａ、２４１ｂ、２４１ｃと各々連結されることができる。

【0078】

周辺配線２４１ａ、２４１ｂ、２４１ｃ上に周辺回路絶縁膜２６３及び上部絶縁膜２７０が配置されることができる。

【0079】

第２周辺コンタクトプラグＰＰＬＧが、周辺回路絶縁膜２６３及び上部絶縁膜２７０を貫通して周辺配線２４１ａ、２４１ｂ、２４１ｃに接続されることができる。

【0080】

以下、本発明の様々な実施形態による半導体メモリ装置に対して説明する。また、説明の簡易化のために、先に説明された半導体装置と同一な技術的特徴に対する説明は省略されることができ、実施形態の間の相違点に対して説明する。

【0081】

図４は本発明の様々な実施形態による半導体メモリ装置の断面図であって、図１ＡのＡ－Ａ’線及びＢ－Ｂ’線に沿って切断した断面を示す。

【0082】

図４を参照すれば、半導体メモリ装置は、互いに隣接する第１及び第２ワードラインＷＬ１、ＷＬ２の間に提供される中間構造体ＳＳを含むことができる。中間構造体ＳＳは、第１及び第２ワードラインＷＬ１、ＷＬ２と並んで第１方向Ｄ１に延長されることができる。中間構造体ＳＳは、互いに隣接する第１及び第２ワードラインＷＬ１、ＷＬ２の間のカップリングノイズを減少させることができる。

【0083】

中間構造体ＳＳは、第３絶縁パターン１５５によって囲まれたエアギャップであり得る。これと異なり、中間構造体ＳＳは、導電物質で成された遮蔽ラインであり得る。

【0084】

図５、図６Ａ、図６Ｂ、図６Ｃ、及び図７は、本発明の様々な実施形態による半導体メモリ装置の平面図である。

【0085】

図５に図示された実施形態によれば、第１及び第２活性パターンＡＰ１、ＡＰ２が、第１及び第２方向Ｄ１、Ｄ２に対して斜線方向に交互に配列されることができる。ここで、斜線方向は、基板２００の上面と平行することができる。

【0086】

第１及び第２活性パターンＡＰ１、ＡＰ２の各々は、平面視において平行四辺形状又は斜方形状を有することができる。第１及び第２活性パターンＡＰ１、ＡＰ２が斜線方向に配置されるので、第２方向Ｄ２に対向する第１及び第２活性パターンＡＰ１、ＡＰ２の間のカップリングを低下させることができる。

【0087】

図６Ａに図示された実施形態によれば、ランディングパッドＬＰ及びデータ格納パターンＤＳＰは、平面視においてジグザグ（ｚｉｇｚａｇ）形状又は蜂の巣（ｈｏｎｅｙｃｏｍｂ）形状に配列されてもよい。

【0088】

図６Ｂに図示された実施形態によれば、データ格納パターンＤＳＰは、平面視においてランディングパッドＬＰとはずれて配置されることができる。各データ格納パターンＤＳＰは、ランディングパッドＬＰの一部と接触することができる。

【0089】

図６Ｃに図示された実施形態によれば、第１及び第２活性パターンＡＰ１、ＡＰ２上に配置されるコンタクトパターンＢＣの各々は、平面視において半円形状を有することができる。コンタクトパターンＢＣは、平面視においてバックゲート電極を介して互いにミラー対称で配置されることができる。

【0090】

図７に図示された実施形態によれば、半導体メモリ装置は、第１及び第２エッジ領域ＥＲ１、ＥＲ２及びこれらの間のセルアレイ領域ＣＡＲを含むことができる。

【0091】

第１及び第２ワードラインＷＬ１、ＷＬ２及びバックゲート電極ＢＧは、セルアレイ領域ＣＡＲで第１及び第２エッジ領域ＥＲ１、ＥＲ２に延長されることができる。

【0092】

第１及び第２ワードラインＷＬ１、ＷＬ２の各々は、第１方向Ｄ１に延長されるライン部分及び第２方向Ｄ２に延長され、ライン部分と連結される突出部分を含むことができる。一例として、第１ワードラインＷＬ１の突出部分は第２エッジ領域ＥＲ２に配置されることができ、第２ワードラインＷＬ２の突出部分は第１エッジ領域ＥＲ１に配置されることができる。

【0093】

さらに、第１及び第２エッジ領域ＥＲ１、ＥＲ２に分離絶縁パターン３００が各々提供されることができる。分離絶縁パターン３００は、第１及び第２エッジ領域ＥＲ１、ＥＲ２の各々で第１及び第２ワードラインＷＬ１、ＷＬ２を垂直に貫通することができる。第１及び第２ワードラインＷＬ１、ＷＬ２は、第１及び第２エッジ領域ＥＲ１、ＥＲ２で分離絶縁パターン３００によって互いに電気的に分離されることができる。

【0094】

第２エッジ領域ＥＲ２で第１ワードラインコンタクトプラグＣＴ１が第１ワードラインＷＬ１に接続されることができ、第２エッジ領域ＥＲ２で第２ワードラインコンタクトプラグＣＴ２が第２ワードラインＷＬ２に接続されることができる。

【0095】

図８は、本発明の様々な実施形態による半導体メモリ装置の断面図である。

【0096】

図８に図示された実施形態によれば、半導体メモリ装置は、周辺回路構造体ＰＳ、及び周辺回路構造体ＰＳと連結されるセルアレイ構造体ＣＳを含むことができる。

【0097】

半導体メモリ装置は、Ｃ２Ｃ（ｃｈｉｐ ｔｏ ｃｈｉｐ）構造であり得る。Ｃ２Ｃ構造は、第１ウエハ上にセルアレイ構造体ＣＳを含む上部チップを製作し、第２ウエハ上に周辺回路構造体ＰＳを含む下部チップを製作した後、前記上部チップと前記下部チップをボンディング（ｂｏｎｄｉｎｇ）方式によって互いに連結することを意味することができる。一例として、前記ボンディング方式は、上部チップの最上部メタル層に形成されたボンディングパッドと下部チップの最上部メタル層に形成されたボンディングパッドを互いに電気的に連結する方式を意味することができる。例えば、前記ボンディングパッドが銅（Ｃｕ）で形成された場合、前記ボンディング方式はＣｕ－ｔｏ－Ｃｕボンディング方式であり、前記ボンディングパッドはアルミニウム（Ａｌ）或いはタングステン（Ｗ）でも形成されることができる。

【0098】

詳細には、セルアレイ構造体ＣＳは、周辺回路構造体ＰＳ上に提供されることができる。セルアレイ構造体ＣＳは、先に図１Ａ、図１Ｂ、及び図１Ｃを参照して説明したように、各メモリセルのセルトランジスタであって垂直チャンネルトランジスタ（ｖｅｒｔｉｃａｌ ｃｈａｎｎｅｌ ｔｒａｎｓｉｓｔｏｒ、ＶＣＴ）及び各メモリセルのデータ格納素子としてキャパシタＤＳＰを提供することができる。

【0099】

セルアレイ構造体ＣＳの最上層に第１ボンディングパッドＢＰ１が提供されることができる。第１ボンディングパッドＢＰ１は、ワードラインＷＬ１、ＷＬ２及びビットラインＢＬと電気的に連結されることができる。第１ボンディングパッドＢＰ１は、周辺回路構造体ＰＳの第２ボンディングパッドＢＰ２と直接接触及びボンディングされることができる。

【0100】

周辺回路構造体ＰＳは、基板２００上に形成されたコア及び周辺回路ＰＣを含むことができる。コア及び周辺回路ＰＣは、ロー及びカラムデコーダー、センスアンプ、及び制御ロジックを含むことができる。

【0101】

周辺回路構造体ＰＳの最上層に第２ボンディングパッドＢＰ２が提供されることができる。第２ボンディングパッドＢＰ２は、周辺配線ＰＣＬ及びコンタクトプラグを通じて半導体メモリ装置のコア及び周辺回路ＰＣと電気的に連結されることができる。

【0102】

図９は、本発明の実施形態による半導体メモリ装置の製造方法を説明するための順序図である。

【0103】

図１０Ａ乃至図３１Ａは、本発明の実施形態による半導体メモリ装置の製造方法を説明するための平面図である。図１０Ｂ乃至図３１Ｂ及び図１０Ｃ乃至図３１Ｃは、本発明の実施形態による半導体メモリ装置の製造方法を説明するための断面図であって、図１０Ａ乃至図３１ＡのＡ－Ａ’、Ｂ－Ｂ’、Ｃ－Ｃ’、及びＤ－Ｄ’線に沿って切断した断面を示す。

【0104】

図９、図１０Ａ、図１０Ｂ、及び図１０Ｃを参照すれば、第１基板１００、埋め込み絶縁層１０１、及び活性層１１０を含む第１基板構造物が準備されることができる（Ｓ１０）。

【0105】

埋め込み絶縁層１０１及び活性層１１０が第１基板１００上に提供されることができる。第１基板１００は、セルアレイ領域ＣＡＲ及び周辺回路領域ＰＣＲを含むことができる。第１基板１００、埋め込み絶縁層１０１、及び活性層１１０は、シリコンオン絶縁体基板（即ち、ＳＯＩ基板）であり得る。

【0106】

第１基板１００は、例えばシリコン基板、ゲルマニウム基板、及び／又はシリコン－ゲルマニウム基板等であり得る。

【0107】

埋め込み絶縁層１０１は、ＳＩＭＯＸ（ｓｅｐａｒａｔｉｏｎ ｂｙ ｉｍｐｌａｎｔｅｄ ｏｘｙｇｅｎ）法又はボンディングと層転移（ｂｏｎｄｉｎｇ ａｎｄ ｌａｙｅｒ ｔｒａｎｓｆｅｒ）法によって形成された埋め込み酸化物（ｂｕｒｉｅｄ ｏｘｉｄｅ、ＢＯＸ）であり得る。これと異なり、埋め込み絶縁層１０１は、化学気相蒸着方法で形成された絶縁膜であり得る。埋め込み絶縁層１０１は、例えばシリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜、及び／又は低誘電膜を含むことができる。

【0108】

活性層１１０は単結晶半導体膜であり得る。活性層１１０は、例えば単結晶シリコン基板、ゲルマニウム基板、及び／又はシリコン－ゲルマニウム基板等であり得る。活性層１１０は互いに対向する第１面及び第２面を有することができ、第２面は埋め込み絶縁層１０１と接触することができる。

【0109】

周辺回路領域ＰＣＲの活性層１１０内に素子分離膜ＳＴＩが形成されることができる。素子分離膜ＳＴＩは、周辺回路領域ＰＣＲの活性層１１０をパターニングして埋め込み絶縁層１０１を露出させる素子分離トレンチを形成した後、素子分離トレンチ内に絶縁材料を埋め込んで形成されることができる。素子分離膜ＳＴＩの上面は、活性層１１０の第１面と実質的に共面をなすことができる。

【0110】

素子分離膜ＳＴＩを形成した後、活性層１１０の第１面上に第１マスクパターンＭＰ１が形成されることができる。第１マスクパターンＭＰ１は、セルアレイ領域ＣＡＲで第１方向Ｄ１に沿って延長されるライン形状の開口部を有することができる。

【0111】

第１マスクパターンＭＰ１は、順に積層されたバッファ膜１０、第１マスク膜２０、第２マスク膜３０、及び第３マスク膜４０を含むことができる。ここで、第３マスク膜４０は、第２マスク膜３０に対して蝕刻選択性を有する物質で構成されることができる。第１マスク膜２０は、バッファ膜１０及び第２マスク膜３０に対して蝕刻選択性を有する物質で構成されることができる。一例として、バッファ膜１０及び第２マスク膜３０はシリコン酸化物を含むことができ、第１及び第３マスク膜２０、４０はシリコン窒化物を含むことができる。

【0112】

続いて、第１マスクパターンＭＰ１を蝕刻マスクとして利用してセルアレイ領域ＣＡＲの活性層１１０が異方性蝕刻されることができる。したがって、セルアレイ領域ＣＡＲの活性層１１０に第１方向Ｄ１に延長される第１トレンチＴ１が形成されることができる。第１トレンチＴ１は、埋め込み絶縁層１０１を露出させることができ、第２方向Ｄ２に一定間隔離隔されることができる。

【0113】

図１１Ａ、図１１Ｂ、及び図１１Ｃを参照すれば、第１トレンチＴ１の下部を満たす第１絶縁パターン１１１が形成されることができる。第１絶縁パターン１１１は、第１トレンチＴ１を満たすように絶縁材料を蒸着した後、絶縁材料を等方性蝕刻することによって、形成されることができる。各第１絶縁パターン１１１は、該当第１トレンチＴ１の側壁の一部を露出させることができる。

【0114】

第１絶縁パターン１１１を形成した後、第１トレンチＴ１内にバックゲート絶縁パターン１１３及びバックゲート電極ＢＧが形成されることができる（図９のＳ２０）。

【0115】

詳細には、第１絶縁パターン１１１を形成した後、第１トレンチＴ１の内壁をコンフォーマル（conformally）に覆うゲート絶縁膜を蒸着し、ゲート絶縁膜が形成された第１トレンチＴ１を満たすようにゲート導電膜が蒸着されることができる。続いて、ゲート導電膜を等方性蝕刻して第１トレンチＴ１内にバックゲート電極ＢＧが各々形成されることができる。バックゲート電極ＢＧを形成する間に第３マスク膜４０が除去されることができる。

【0116】

一方、一部の実施形態によれば、バックゲート絶縁パターン１１３を形成する前に、気相ドーピング（ＧＰＤ）工程又はプラズマドーピング（ＰＬＡＤ）工程を遂行して第１トレンチＴ１の内壁を通じて露出された活性層１１０に不純物がドーピングされることができる。

【0117】

図１２Ａ、図１２Ｂ、及び図１２Ｃを参照すれば、バックゲート電極ＢＧが形成された第１トレンチＴ１内にバックゲートキャッピングパターン１１５が形成されることができる。バックゲートキャッピングパターン１１５は、バックゲート電極ＢＧが形成された第１トレンチＴ１を満たすように絶縁膜を蒸着した後、第１マスク膜２０の上面が露出される時まで平坦化して形成されることができる。バックゲートキャッピングパターン１１５が第２マスク膜３０と同一な物質（例えば、シリコン酸化物）で成された場合、バックゲートキャッピングパターン１１５を形成するための平坦化工程によって第２マスク膜３０が除去されることができる。

【0118】

一方、バックゲートキャッピングパターン１１５を形成する前に、気相ドーピング（ＧＰＤ）工程又はプラズマドーピング（ＰＬＡＤ）工程を遂行してバックゲート電極ＢＧが形成された第１トレンチを通じて活性層１１０に不純物がドーピングされることができる。

【0119】

バックゲートキャッピングパターン１１５を形成した後、第１マスク膜２０が除去されることができ、バックゲートキャッピングパターン１１５が、バッファ膜の上面の上に突出された形状を有することができる。

【0120】

続いて、バッファ膜１０の上面、バックゲート絶縁パターン１１３の側壁、及びバックゲートキャッピングパターン１１５の上面を均一な厚さで覆うスペーサー膜１２０が形成されることができる。スペーサー膜１２０の蒸着厚さに応じて垂直チャンネルトランジスタの活性パターンの幅が決定されることができる。スペーサー膜１２０は絶縁物質で構成されることができる。スペーサー膜１２０は、例えばシリコン酸化物、シリコン酸、窒化物、シリコン窒化物、シリコンカーバイド（ＳｉＣ）、シリコンカーボン窒化膜（ＳｉＣＮ）、及びこれらの組み合わせ等が使用されることができる。

【0121】

その後、周辺回路領域ＰＣＲのスペーサー膜１２０上にセルアレイ領域ＣＡＲを露出させる周辺マスクパターン４０が形成されることができる。

【0122】

続いて、図１３Ａ、図１３Ｂ、及び図１３Ｃを参照すれば、スペーサー膜１２０に対する異方性蝕刻工程を遂行して各バックゲート絶縁パターン１１３の側壁上に一対のスペーサー１２１が形成されることができる。

【0123】

続いて、スペーサー１２１を蝕刻マスクとして利用して活性層１１０に対する異方性蝕刻工程が遂行されることができる。したがって、各バックゲート絶縁パターン１１３の両側に互いに分離された一対の予備活性パターンＰＡＰが形成されることができる。予備活性パターンＰＡＰを形成することによって埋め込み絶縁層１０１が露出されることができる。予備活性パターンＰＡＰは、バックゲート電極ＢＧと並んで第１方向Ｄ１に延長されるライン形状を有することができ、第２方向Ｄ２に互いに隣接する予備活性パターンＰＡＰの間に第２トレンチＴ２が形成されることができる。

【0124】

スペーサー１２１を形成した後、周辺マスクパターン４０は除去されることができ、スペーサー膜１２０の一部が周辺回路領域ＰＣＲのバッファ膜１０上に残留することができる。

【0125】

図１４Ａ、図１４Ｂ、及び図１４Ｃを参照すれば、第２トレンチＴ２の内壁をコンフォーマルに覆う第１蝕刻停止膜１３１が形成されることができ、第１蝕刻停止膜１３１が形成された第２トレンチＴ２を満たす第１犠牲膜１３３が形成されることができる。第１犠牲膜１３３は、第２トレンチＴ２を満たし、実質的に平坦な上面を有することができる。

【0126】

第１蝕刻停止膜１３１は、絶縁物質、例えばシリコン酸化物を蒸着して形成されることができる。第１犠牲膜１３３は、第１蝕刻停止膜１３１に対して蝕刻選択性を有する絶縁物質で形成されることができる。一例として、第１犠牲膜１３３は、ＳＯＧ（Ｓｐｉｎ Ｏｎ Ｇｌａｓｓ）技術を利用して形成される絶縁性物質及びシリコン酸化膜の中の１つであり得る。

【0127】

第１蝕刻停止膜１３１及び第１犠牲膜１３３は、周辺回路領域ＰＣＲのスペーサー膜１２０上に順に積層されることができる。

【0128】

図１５Ａ、図１５Ｂ、及び図１５Ｃを参照すれば、第１犠牲膜１３３上に第２マスクパターンＭＰ２が形成されることができる。第２マスクパターンＭＰ２は、第１犠牲膜１３３に対して蝕刻選択性を有する物質で形成されることができ、第２方向Ｄ２に延長されるライン形状を有することができる。他の例として、第２マスクパターンＭＰ２は、第１及び第２方向Ｄ２Ｄ１、Ｄ２に対して斜線方向に延長されるライン形状を有してもよい。

【0129】

続いて、第２マスクパターンＭＰ２を蝕刻マスクとして利用して第１犠牲膜１３３及び第１蝕刻停止膜１３１を順に蝕刻することによって、予備活性パターンＰＡＰの一部分を露出させるオープニング（opening：開口部）ＯＰが形成されることができる。オープニングＯＰは埋め込み絶縁層１０１の上面を露出させることができる。

【0130】

第１犠牲膜１３３及び第１蝕刻停止膜１３１に対する蝕刻工程の時、第２マスクパターンＭＰ２に露出されたスペーサー１２１が除去されることができる。

【0131】

図１６Ａ、図１６Ｂ、及び図１６Ｃを参照すれば、オープニングＯＰに露出された予備活性パターンＰＡＰを異方性蝕刻してバックゲート絶縁パターン１１３の両側に第１及び第２活性パターンＡＰ１、ＡＰ２が形成されることができる（図９のＳ３０）。即ち、バックゲート電極ＢＧの第１側壁上で第１活性パターンＡＰ１が第１方向Ｄ１に互いに離隔されて形成されることができ、バックゲート電極ＢＧの第２側壁上で第２活性パターンＡＰ２が第１方向Ｄ１に互いに離隔されて形成されることができる。他の例で、第２マスクパターンＭＰ２が斜線方向に延長される場合、第１及び２活性パターンＡＰ１、ＡＰ２が斜線方向に対向するように配置されることができる。

【0132】

第１及び第２活性パターンＡＰ１、ＡＰ２を形成した後、オープニングＯＰ内に第２犠牲膜１３５が満たされることができる。第２犠牲膜１３５は、第１蝕刻停止膜１３１に対して蝕刻選択性を有する絶縁物質で形成されることができる。一例として、第２犠牲膜１３５は、第１犠牲膜１３３と同一な物質で形成されることができる。

【0133】

第２犠牲膜１３５を形成した後、第２マスクパターンＭＰ２が除去されることができ、バックゲートキャッピングパターン１１５の上面が露出されるように第１及び第２犠牲膜１３３、１３５に対する平坦化工程が遂行されることができる。第１及び第２犠牲膜１３３、１３５に対する平坦化工程によって周辺回路領域でバッファ膜１０が露出されることができる。

【0134】

図１７Ａ、図１７Ｂ、及び図１７Ｃを参照すれば、第１及び第２犠牲膜１３３、１３５が除去されることができ、第２方向Ｄ２に対向する第１及び第２活性パターンＡＰ１、ＡＰ２の間に第１蝕刻停止膜１３１が露出されることができる。

【0135】

続いて、第１蝕刻停止膜１３１が形成された第２トレンチ内に第２蝕刻停止膜１４１が均一な厚さで蒸着されることができる。詳細には、第２蝕刻停止膜１４１は、第１蝕刻停止膜１３１、バックゲート絶縁パターン１１３、バックゲートキャッピングパターン１１５、埋め込み絶縁層１０１の一部分、及び周辺回路領域ＰＣＲのバッファ膜１０上に蒸着されることができる。第２蝕刻停止膜１４１は、第１蝕刻停止膜１３１に対して蝕刻選択性を有する物質で形成されることができる。

【0136】

第２蝕刻停止膜１４１が形成された第２トレンチ（図１３ａ、図１３ＢのＴ２）の一部を満たす第２絶縁パターン１４３が形成されることができる。

【0137】

第２絶縁パターン１４３は、ＳＯＧ技術を利用して第２トレンチＴ２満たす絶縁膜を形成した後、絶縁膜に対する等方性蝕刻を遂行して形成されることができる。第２絶縁パターン１４３は、ＦＳＧ（Ｆｌｕｏｒｉｄｅ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）、ＳＯＧ（Ｓｐｉｎ Ｏｎ Ｇｌａｓｓ）、ＴＯＳＺ（Ｔｏｎｅｎ ＳｉｌａＺｅｎｅ）を含むことができる。

【0138】

第２絶縁パターン１４３の上面のレベルは等方性蝕刻工程に応じて変わることができる。一例として、第２絶縁パターン１４３の上面は、バックゲート電極ＢＧの下面より高いレベルに位置することができる。これと異なり、第２絶縁パターン１４３の上面がバックゲート電極ＢＧの下面より低いレベルに位置することができる。

【0139】

続いて、図１８Ａ、図１８Ｂ、及び図１８Ｃを参照すれば、第２絶縁パターン１４３によって露出された第１及び第２蝕刻停止膜１３１、１４１を等方性蝕刻することによって、第２トレンチ（図１３Ａ、図１３ＢのＴ２）に第１及び第２活性パターンＡＰ１、ＡＰ２が露出されることができる。これと同時に、周辺回路領域ＰＣＲで活性層１１０及び素子分離膜ＳＴＩが露出されることができる。

【0140】

続いて、第１及び第２活性パターンＡＰ１、ＡＰ２の側壁、バックゲートキャッピングパターン１１５の上面、及び第２絶縁パターン１４３の上面をコンフォーマルに覆うゲート絶縁膜１５１が蒸着されることができる。ゲート絶縁膜１５１は、周辺回路領域ＰＣＲで活性層１１０及び素子分離膜ＳＴＩ上に蒸着されることができる。

【0141】

ゲート絶縁膜１５１は、物理学気相蒸着（ＰＶＤ）、熱的化学気相蒸着（ｔｈｅｒｍａｌ ＣＶＤ）、低圧化学気相蒸着（ＬＰ－ＣＶＤ）、プラズマ強化化学気相蒸着（ＰＥ－ＣＶＤ）、又は原子層蒸着（ＡＬＤ）技術の中の少なくとも１つを利用して形成されることができる。

【0142】

図１９Ａ、図１９Ｂ、及び図１９Ｃを参照すれば、ゲート絶縁膜１５１を蒸着した後、第１及び第２活性パターンＡＰ１、ＡＰ２の側壁上に第１及び第２ワードラインＷＬ１、ＷＬ２が形成されることができる（図９のＳ４０）。

【0143】

第１及び第２ワードラインＷＬ１、ＷＬ２を形成することは、ゲート絶縁膜１５１をコンフォーマルに覆うゲート導電膜を蒸着した後、ゲート導電膜に対する異方性蝕刻工程を遂行することを含むことができる。ここで、ゲート導電膜の蒸着厚さは、第２トレンチの幅の半分より小さくすることができる。ゲート導電膜は、第２トレンチ内にギャップ領域を定義し、ゲート絶縁膜１５１上に蒸着されることができる。

【0144】

ゲート導電膜に対する異方性蝕刻工程の時、ゲート絶縁膜１５１が蝕刻停止膜として利用されるか、或いはゲート絶縁膜１５１が過蝕刻（ｏｖｅｒ ｅｔｃｈ）されて第２絶縁パターン１４３が露出されることもあり得る。ゲート導電膜に対する異方性蝕刻工程に応じて第１及び第２ワードラインＷＬ１、ＷＬ２は様々な形状を有することができる。

【0145】

第１及び第２ワードラインＷＬ１、ＷＬ２の上面は、第１及び第２活性パターンＡＰ１、ＡＰ２の上面より低いレベルに位置することができる。

【0146】

第１及び第２ワードラインＷＬ１、ＷＬ２を形成した後、気相ドーピング（ＧＰＤ）工程又はプラズマドーピング（ＰＬＡＤ）工程を遂行して、第１及び第２ワードラインＷＬ１、ＷＬ２によって露出されたゲート絶縁膜１５１を通じて活性層１１０に不純物がドーピングされてもよい。

【0147】

図２０Ａ、図２０Ｂ、及び図２０Ｃを参照すれば、第１及び第２ワードラインＷＬ１、ＷＬ２が形成された第２トレンチＴ２内に第１キャッピング膜１５３及び第３絶縁膜１５５が順に形成されることができる。

【0148】

詳細には、第１基板１００の全面に第１キャッピング膜１５３がコンフォーマルに蒸着されることができる。第１キャッピング膜１５３は、例えばシリコンナイトライド（ＳｉＮ）、シリコンオキシナイトライド（ＳｉＯＮ）、シリコンカーバイド（ＳｉＣ）、シリコンカーボン窒化膜（ＳｉＣＮ）、及びこれらの組み合わせ等が使用されることができる。第１キャッピング膜１５３は、ワードラインＷＬ１、ＷＬ２の表面を覆うことができる。

【0149】

続いて、第１キャッピング膜１５３が形成された第２トレンチＴ２を満たすように第３絶縁膜１５５が蒸着されることができる。ここで、第３絶縁膜１５５は、第１キャッピング膜１５３と異なる絶縁物質で構成されることができる。その後、バックゲートキャッピングパターン１１５の上面が露出されるように第３絶縁膜１５５及び第１キャッピング膜１５３に対する平坦化工程が遂行されることができる。したがって、第１及び第２活性パターンＡＰ１、ＡＰ２の上面が露出されることができる。

【0150】

一方、第３絶縁膜１５５を形成する前に、周辺回路領域ＰＣＲの第１キャッピング膜１５３上にセルアレイ領域ＣＡＲを露出させるマスクパターン（図示せず）が形成されることができ、このような場合、周辺回路領域ＰＣＲに第３絶縁膜１５５は形成されなくともよい。

【0151】

図２１Ａ、図２１Ｂ、及び図２１Ｃを参照すれば、第１基板１００の全面にポリシリコン膜１６１が蒸着されることができる。ポリシリコン膜１６１は、セルアレイ領域ＣＡＲで第１及び第２活性パターンＡＰ１、ＡＰ２の上面と接触することができ、周辺回路領域ＰＣＲで第１キャッピング膜１５３上に蒸着されることができる。

【0152】

続いて、周辺回路領域ＰＣＲを露出させる第３マスクパターンＭＰ３がポリシリコン膜１６１上に形成されることができる。

【0153】

図２２Ａ、図２２Ｂ、及び図２２Ｃを参照すれば、第３マスクパターンＭＰ３を蝕刻マスクとして利用して周辺回路領域ＰＣＲのポリシリコン膜１６１を異方性蝕刻して第１キャッピング膜１５３が露出されることができる。

【0154】

続いて、金属膜１６３及びハードマスク膜１６５が、セルアレイ領域ＣＡＲのポリシリコン膜１６１上にそして周辺回路領域ＰＣＲの第１キャッピング膜１５３上に順に形成されることができる。

【0155】

金属膜１６３は、導電性金属窒化物（例えば、窒化チタン、窒化タンタル等）及び金属（例えば、タングステン、チタニウム、タンタル等）を蒸着して形成されることができる。ハードマスク膜１６５はシリコン窒化物又はシリコン酸窒化物のような絶縁材料を蒸着して形成されることができる。

【0156】

図２３Ａ、図２３Ｂ、及び図２３Ｃを参照すれば、ハードマスク膜１６５上に第２方向Ｄ２に延長されるライン形状を有するマスクパターン（図示せず）が形成されることができ、マスクパターンを利用してハードマスク膜１６５、金属膜１６３、及びポリシリコン膜１６１が順に異方性蝕刻されることができる。したがって、第２方向Ｄ２に延長されるビットラインＢＬが形成されることができる（図９のＳ５０）。

【0157】

ビットラインＢＬを形成する時、バックゲートキャッピングパターン１１５の一部分が蝕刻されることもあり得る。また、ビットラインＢＬを形成する時、周辺回路領域ＰＣＲのハードマスク膜１６５、金属膜１６３、第１キャッピング膜１５３、及びゲート絶縁膜１５１が蝕刻されて素子分離膜ＳＴＩの一部及び活性層１１０が露出されることができる。

【0158】

図２４Ａ、図２４Ｂ、及び図２４Ｃを参照すれば、ビットラインＢＬを形成した後、ビットラインＢＬの間にギャップ領域を定義する第３絶縁膜１７０が形成されることができる。

【0159】

第３絶縁膜１７０は、実質的に均一な厚さを有し、第１基板１００の全面に蒸着されることができる。第３絶縁膜１７０の蒸着厚さは、互いに隣接するビットラインＢＬの間の間隔の半分より小さくすることができる。このように第３絶縁膜１７０を蒸着することによって、ビットラインＢＬの間に第３絶縁膜１７０によってギャップ領域が定義されることができる。ギャップ領域は、ビットラインＢＬと並んで第２方向Ｄ２に延長されることができる。

【0160】

第３絶縁膜１７０を形成した後、第３絶縁膜１７０のギャップ領域内に導電物質で成された遮蔽ライン又は絶縁材料を含むギャップ構造体１７３が形成されることができる（図９のＳ６０）。

【0161】

ギャップ構造体１７３がビットラインＢＬの間に各々形成されることができる。一例として、ギャップ構造体１７３を形成することは、第３絶縁膜１７０上にギャップ領域を満たすように遮蔽膜を形成すること及び遮蔽膜の上面をリセスさせることを含むことができる。ギャップ構造体１７３の上面は、ビットラインＢＬの上面より低いレベルに位置することができる。化学気相蒸着方法を利用して第３絶縁膜１７０上に遮蔽膜を蒸着する時、段差塗布特性（ｓｔｅｐ ｃｏｖｅｒａｇｅ ｐｒｏｐｅｒｔｙ）によって不連続的な境界面、例えばシーム（ｓｅａｍ）が形成されることができる。

【0162】

ギャップ構造体１７３は、例えばタングステン（Ｗ）、チタニウム（Ｔｉ）、ニッケル（Ｎｉ）、又はコバルト（Ｃｏ）等のような金属物質を含むことができる。他の例として、ギャップ構造体１７３は、グラフェン（ｇｒａｐｈｅｎｅ）のような導電性二次元（２Ｄ）物質を含むことができる。ギャップ構造体１７３は、第３絶縁膜１７０より低い誘電常数を有する低誘電物質を含んでもよい。

【0163】

実施形態によれば、ギャップ構造体１７３を形成する時、周辺回路領域ＰＣＲでギャップ構造体の端部１７４が位置することができる。

【0164】

図２５Ａ、図２５Ｂ、及び図２５Ｃを参照すれば、ギャップ構造体１７３を形成した後、ギャップ構造体１７３上に第２ライン絶縁パターン１７５が形成されることができる。また、第２ライン絶縁パターン１７５は、周辺回路領域ＰＣＲでギャップ構造体の端部１７４を覆うことができる。

【0165】

第２ライン絶縁パターン１７５を形成することは、ギャップ構造体１７３が形成されたギャップ領域を満たすキャッピング絶縁膜を形成すること、及びビットラインＢＬの上面、即ちハードマスク膜１６５の上面が露出されるようにキャッピング絶縁膜及び第３絶縁膜１７０に対する平坦化工程を遂行することを含むことができる。ここで、平坦化工程によって第３絶縁膜１７０の上部が蝕刻されて第１ライン絶縁パターン１７１が形成されることができる。

【0166】

一方、他の例によれば、ギャップ構造体１７３を形成することが省略されることもでき、キャッピング絶縁膜を形成する時、段差塗布特性が不良な蒸着方法を利用する場合、オーバーハング（ｏｖｅｒ－ｈａｎｇ）によってボイド（ｖｏｉｄ）又はエアギャップがギャップ領域内に形成されることもあり得る。

【0167】

続いて、バックゲート電極ＢＧ、ワードラインＷＬ１、ＷＬ２、活性パターンＡＰ１、ＡＰ２、及びビットラインＢＬが形成された第１基板１００が第２基板２００とボンディングされることができる（図９のＳ７０）。

【0168】

第２基板２００は、接着膜を利用してビットラインＢＬの上面、即ちハードマスク膜１６５の上面、及びキャッピング絶縁パターン１７５の上面にボンディングされることができる。第２基板２００は、例えば単結晶シリコン又はガラス（例えば、石英）を含むことができる。

【0169】

図２６Ａ、図２６Ｂ、及び図２６Ｃを参照すれば、第２基板２００をボンディングさせた後、第１基板１００を除去する背面ラッピング（ｌａｐｐｉｎｇ）工程が遂行されることができる（図９のＳ８０）。第１基板１００を除去することは、グラインディング（ｇｒｉｎｄｉｎｇ）工程、及び湿式蝕刻工程を順に遂行して埋め込み絶縁層１０１を露出させることを含むことができる。

【0170】

続いて、図２７Ａ、図２７Ｂ、及び図２７Ｃを参照すれば、埋め込み絶縁層１０１が除去されて活性パターンＡＰ１、ＡＰ２、第１絶縁パターン１１１、バックゲート絶縁パターン１１３が露出されることができる。また、周辺回路領域ＰＣＲで活性層１１０の第２面が露出されることができる。

【0171】

続いて、セルアレイ領域ＣＡＲに第３及び第４蝕刻停止膜２１１、２１３が順に形成されることができる。第３蝕刻停止膜２１１は、シリコン酸化物で形成されることができ、活性パターンＡＰ１、ＡＰ２、第１絶縁パターン１１１、バックゲート絶縁パターン１１３上に蒸着されることができる。第４蝕刻停止膜２１３は、第３蝕刻停止膜２１１に対して蝕刻選択性を有する物質で形成されることができ、例えばシリコン窒化物で形成されることができる。

【0172】

続いて、周辺回路領域ＰＣＲで活性層１１０の第２面上に周辺トランジスタが形成されることができる（図９のＳ９０）。詳細には、周辺回路領域ＰＣＲで活性層１１０の第２面を覆う周辺ゲート絶縁膜２１５が形成されることができ、周辺ゲート絶縁膜２１５上に周辺ゲート電極ＰＧが形成されることができる。周辺ゲート電極ＰＧは、順に積層された周辺導電パターン２２１、周辺金属パターン２２３、及び周辺マスクパターン２２５が形成されることができる。

【0173】

層間絶縁膜２３１及び蝕刻停止膜２３３が、セルアレイ領域ＣＡＲ及び周辺回路領域ＰＣＲに形成されることができる。層間絶縁膜２３１は絶縁材料を蒸着した後、周辺ゲート電極ＰＧの上面が露出されるように平坦化することによって形成されることができる。蝕刻停止膜２３３は、層間絶縁膜２３１に対して蝕刻選択性を有する絶縁物質で形成されることができる。

【0174】

続いて、図２８Ａ、図２８Ｂ、及び図２８Ｃを参照すれば、層間絶縁膜２３１及び蝕刻停止膜２３３を貫通して第１及び第２活性パターンＡＰ１、ＡＰ２と連結されるコンタクトパターンＢＣが形成されることができる（図９のＳ１００）。

【0175】

コンタクトパターンＢＣを形成することは、層間絶縁膜２３１及び蝕刻停止膜２３３をパターニングして第１及び第２活性パターンＡＰ１、ＡＰ２を各々露出させるホールを形成すること、ホールを満たす導電膜を蒸着すること、及び蝕刻停止膜２３３の上面が露出されるように導電膜を平坦化することを含むことができる。

【0176】

図２９Ａ、図２９Ｂ、及び図２９Ｃを参照すれば、周辺回路領域ＰＣＲで周辺コンタクトプラグＰＣＰａ、ＰＣＰｂ、ＰＣＰｃが形成されることができる（図９のＳ１１０）。

【0177】

周辺コンタクトプラグＰＣＰａ、ＰＣＰｂ、ＰＣＰｃを形成することは、蝕刻停止膜２３３、層間絶縁膜２３１、及び素子分離膜ＳＴＩをパターニングしてコンタクトホールを形成すること、コンタクトホールを満たすように蝕刻停止膜２３３上に導電膜２４０を蒸着することを含むことができる。周辺コンタクトプラグＰＣＰａ、ＰＣＰｂ、ＰＣＰｃは、蝕刻停止膜２３３、層間絶縁膜２３１、及び素子分離膜ＳＴＩを貫通してビットラインの端部、即ち金属膜１６３の端部に接続される第１周辺コンタクトプラグＰＣＰａ、ギャップ構造体の端部１７４に接続される第２周辺コンタクトプラグＰＣＰｂ、及び周辺トランジスタのソース／ドレーン領域に連結される第３周辺コンタクトプラグＰＣＰｃを含むことができる。

【0178】

図３０Ａ、図３０Ｂ、及び図３０Ｃを参照すれば、セルアレイ領域ＣＡＲで導電膜２４０をパターニングしてコンタクトパターンＢＣと各々連結されるランディングパッドＬＰが形成されることができる（図９のＳ１２０）。

【0179】

ランディングパッドＬＰを形成することは、マスクパターンを利用して導電膜２４０及びコンタクトパターンＢＣの間の蝕刻停止膜２３３及び層間絶縁膜２３１を異方性蝕刻してリセス領域を形成すること、及びリセス領域内に絶縁材料を埋め込んで分離絶縁パターン２４５が形成されることができる。ここで、リセス領域を形成する間にコンタクトパターンＢＣの一部が蝕刻されることもあり得る。分離絶縁パターン２４５の上面は、ランディングパッドＬＰの上面と実質的に共面をなすことができる。

【0180】

ランディングパッドＬＰを形成する時、周辺回路領域ＰＣＲで導電膜２４０をパターニングして周辺回路配線２４１ａ、２４１ｂ、２４１ｃが形成されることができる。分離絶縁パターン２４５は、周辺回路領域ＰＣＲで周辺回路配線２４１ａ、２４１ｂ、２４１ｃを互いに絶縁させることができる。

【0181】

図３１Ａ、図３１Ｂ、及び図３１Ｃを参照すれば、情報格納素子として、キャパシタＤＳＰがランディングパッドＬＰ上に形成されることができる（図９のＳ１３０）。

【0182】

詳細には、ランディングパッドＬＰ上にストレージ電極２５１が各々形成されることができ、ストレージ電極２５１の表面をコンフォーマルに覆うキャパシタ誘電膜２５３が形成されることができる。続いて、プレート電極２５５が誘電膜２５３上に形成されることができる。

【0183】

キャパシタＤＳＰを形成した後、周辺回路領域ＰＣＲを覆う周辺回路絶縁膜２６３が形成されることができ、キャパシタＤＳＰ及び周辺回路絶縁膜２６３上に上部絶縁膜２７０が形成されることができる。

【0184】

以上、添付された図面を参照して本発明の実施形態を説明したが、本発明が属する技術分野で通常の知識を有する者は本発明がその技術的思想や必須の特徴を変更しなくとも他の具体的な形態に実施されることができることを理解することができる。したがって、以上で記述した実施形態はすべての面で例示的なものであり、限定的ではないことと理解しなければならない。

【符号の説明】

【0185】

１１０ 活性層
１１１ 絶縁パターン
１１３ バックゲート絶縁パターン
１１５ バックゲートキャッピングパターン
１７３ ギャップ構造体
２００ 基板
３００ 分離絶縁パターン
ＡＰ１、ＡＰ２ 活性パターン
ＢＣ コンタクトパターン
ＢＧ バックゲート電極
ＢＬ ビットライン
ＣＡＲ セルアレイ領域
ＣＨＲ チャンネル領域
ＤＳＰ データ格納パターン
ＧＯＸ ゲート絶縁パターン
ＰＣＲ 周辺回路領域
ＳＤＲ１、ＳＤＲ２ ドーパント領域
ＷＬ１、ＷＬ２ ワードライン

【図1A】

【図1B】

【図1C】

【図2A】

【図2B】

【図2C】

【図2D】

【図2E】

【図2F】

【図2G】

【図2H】

【図2I】

【図3A】

【図3B】

【図3C】

【図3D】

【図3E】

【図3F】

【図4】

【図5】

【図6A】

【図6B】

【図6C】

【図7】

【図8】

【図9】

【図10A】

【図10B】

【図10C】

【図11A】

【図11B】

【図11C】

【図12A】

【図12B】

【図12C】

【図13A】

【図13B】

【図13C】

【図14A】

【図14B】

【図14C】

【図15A】

【図15B】

【図15C】

【図16A】

【図16B】

【図16C】

【図17A】

【図17B】

【図17C】

【図18A】

【図18B】

【図18C】

【図19A】

【図19B】

【図19C】

【図20A】

【図20B】

【図20C】

【図21A】

【図21B】

【図21C】

【図22A】

【図22B】

【図22C】

【図23A】

【図23B】

【図23C】

【図24A】

【図24B】

【図24C】

【図25A】

【図25B】

【図25C】

【図26A】

【図26B】

【図26C】

【図27A】

【図27B】

【図27C】

【図28A】

【図28B】

【図28C】

【図29A】

【図29B】

【図29C】

【図30A】

【図30B】

【図30C】

【図31A】

【図31B】

【図31C】