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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2023165634
(43)【公開日】2023-11-16
(54)【発明の名称】半導体パッケージ
(51)【国際特許分類】
H01L 25/07 20060101AFI20231109BHJP
H01L 23/12 20060101ALI20231109BHJP
【ＦＩ】
H01L25/08 H
H01L23/12 Z
【審査請求】未請求
【請求項の数】20
【出願形態】ＯＬ
(21)【出願番号】P 2023071258
(22)【出願日】2023-04-25
(31)【優先権主張番号】10-2022-0055726
(32)【優先日】2022-05-04
(33)【優先権主張国・地域又は機関】KR
(71)【出願人】
【識別番号】390019839
【氏名又は名称】三星電子株式会社
【氏名又は名称原語表記】Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ．
【住所又は居所原語表記】１２９，Ｓａｍｓｕｎｇ－ｒｏ，Ｙｅｏｎｇｔｏｎｇ－ｇｕ，Ｓｕｗｏｎ－ｓｉ，Ｇｙｅｏｎｇｇｉ－ｄｏ，Ｒｅｐｕｂｌｉｃ ｏｆ Ｋｏｒｅａ
(74)【代理人】
【識別番号】110000051
【氏名又は名称】弁理士法人共生国際特許事務所
(72)【発明者】
【氏名】任 忠 彬
(72)【発明者】
【氏名】金 聖 凡
(72)【発明者】
【氏名】朴 智 ヨン
(72)【発明者】
【氏名】朴 鎭 右
(72)【発明者】
【氏名】沈 鍾 輔
(57)【要約】
【課題】ファンアウト半導体パッケージとして形成され、構造的な信頼性を有する半導体パッケージを提供する。
【解決手段】半導体パッケージは、支持配線構造物と、支持配線構造物上に配置される半導体チップと、半導体チップ上に配置されるカバー配線構造物と、支持配線構造物とカバー配線構造物との間を充填する充填部材と、を含み、カバー配線構造物は、カバー配線構造物の下面からカバー配線構造物の内部に延び、半導体チップの上側部分が位置するキャビティ、並びに第１水平方向に第１幅及び第２幅をそれぞれ有し、キャビティと連通し、カバー配線構造物の第１水平方向に直交する第２水平方向に、互いに反対になるカバー配線構造物の第１側面及び第２側面それぞれまで延びる第１スロット及び第２スロットを有し、充填部材は、キャビティ、第１スロット及び第２スロットを充填する。
【選択図】図１Ｂ
【解決手段】半導体パッケージは、支持配線構造物と、支持配線構造物上に配置される半導体チップと、半導体チップ上に配置されるカバー配線構造物と、支持配線構造物とカバー配線構造物との間を充填する充填部材と、を含み、カバー配線構造物は、カバー配線構造物の下面からカバー配線構造物の内部に延び、半導体チップの上側部分が位置するキャビティ、並びに第１水平方向に第１幅及び第２幅をそれぞれ有し、キャビティと連通し、カバー配線構造物の第１水平方向に直交する第２水平方向に、互いに反対になるカバー配線構造物の第１側面及び第２側面それぞれまで延びる第１スロット及び第２スロットを有し、充填部材は、キャビティ、第１スロット及び第２スロットを充填する。
【選択図】図１Ｂ
【特許請求の範囲】
【請求項1】
支持配線構造物と、
前記支持配線構造物上に配置される半導体チップと、
前記半導体チップ上に配置されるカバー配線構造物と、
前記支持配線構造物と前記カバー配線構造物との間を充填する充填部材と、を含み、
前記カバー配線構造物は、前記カバー配線構造物の下面から前記カバー配線構造物の内部に延び、前記半導体チップの上側部分が位置するキャビティ、並びに第１水平方向に第１幅及び第２幅をそれぞれ有し、前記キャビティと連通し、前記カバー配線構造物の前記第１水平方向に直交する第２水平方向に、互いに反対になる前記カバー配線構造物の第１側面及び第２側面それぞれまで延びる第１スロット及び第２スロットを有し、
前記充填部材は、前記キャビティ、前記第１スロット及び前記第２スロットを充填する、ことを特徴とする半導体パッケージ。
前記支持配線構造物上に配置される半導体チップと、
前記半導体チップ上に配置されるカバー配線構造物と、
前記支持配線構造物と前記カバー配線構造物との間を充填する充填部材と、を含み、
前記カバー配線構造物は、前記カバー配線構造物の下面から前記カバー配線構造物の内部に延び、前記半導体チップの上側部分が位置するキャビティ、並びに第１水平方向に第１幅及び第２幅をそれぞれ有し、前記キャビティと連通し、前記カバー配線構造物の前記第１水平方向に直交する第２水平方向に、互いに反対になる前記カバー配線構造物の第１側面及び第２側面それぞれまで延びる第１スロット及び第２スロットを有し、
前記充填部材は、前記キャビティ、前記第１スロット及び前記第２スロットを充填する、ことを特徴とする半導体パッケージ。
【請求項2】
前記充填部材を貫通して、前記支持配線構造物と前記カバー配線構造物とを電気的に連結し、データ信号または制御信号の伝達に使用され、前記第１水平方向に互いに反対になる前記カバー配線構造物の第３側面及び第４側面に沿って配置される複数の第１連結構造物と、電力またはグラウンドの伝達に使用され、前記カバー配線構造物の前記第１側面及び前記第２側面に沿って配置される複数の第２連結構造物と、を含む複数の連結構造物をさらに含み、
前記第１スロット及び前記第２スロットは、前記複数の連結構造物と垂直方向に重畳されない、ことを特徴とする請求項１に記載の半導体パッケージ。
前記第１スロット及び前記第２スロットは、前記複数の連結構造物と垂直方向に重畳されない、ことを特徴とする請求項１に記載の半導体パッケージ。
【請求項3】
前記複数の連結構造物のうち、前記第１スロット及び前記第２スロットに隣接する連結構造物は、前記第２連結構造物である、ことを特徴とする請求項２に記載の半導体パッケージ。
【請求項4】
前記第１幅及び前記第２幅は、同一値を有する、ことを特徴とする請求項１に記載の半導体パッケージ。
【請求項5】
前記第２幅は、前記第１幅より大きい値を有する、ことを特徴とする請求項１に記載の半導体パッケージ。
【請求項6】
前記カバー配線構造物が有する前記第１スロットの個数及び前記第２スロットの個数は、同一である、ことを特徴とする請求項１に記載の半導体パッケージ。
【請求項7】
前記第１スロット及び前記第２スロットは、前記第２水平方向に互いに整列される、ことを特徴とする請求項６に記載の半導体パッケージ。
【請求項8】
前記カバー配線構造物が有する前記第２スロットの個数は、前記第１スロットの個数より多い、ことを特徴とする請求項１に記載の半導体パッケージ。
【請求項9】
前記カバー配線構造物において、前記第１スロット及び前記第２スロットは、前記第２水平方向に延びる中心線に対して対称になるように配置される、ことを特徴とする請求項１に記載の半導体パッケージ。
【請求項10】
前記第１スロット及び前記第２スロットそれぞれは、前記第１側面から前記第２側面に向かう前記第２水平方向に延びつつ水平幅が増加する、ことを特徴とする請求項１に記載の半導体パッケージ。
【請求項11】
支持配線構造物と、
前記支持配線構造物上に配置される半導体チップと、
前記半導体チップ上に配置されるカバー配線構造物と、
前記支持配線構造物と前記カバー配線構造物との間を充填する充填部材と、
前記充填部材を貫通して、前記支持配線構造物と前記カバー配線構造物とを電気的に連結する複数の連結構造物と、を含み、
前記カバー配線構造物は、前記カバー配線構造物の下面から前記カバー配線構造物の内部に延び、前記半導体チップの上側部分が位置するキャビティ、並びに第１水平方向に第１幅及び第２幅をそれぞれ有し、前記キャビティと連通し、前記カバー配線構造物の前記第１水平方向に直交する第２水平方向に、互いに反対になる前記カバー配線構造物の第１側面及び第２側面それぞれまで延び、前記複数の連結構造物と垂直方向に重畳されない第１スロット及び第２スロットを有し、
前記充填部材は、前記キャビティ、前記第１スロット及び前記第２スロットを充填する、ことを特徴とする半導体パッケージ。
前記支持配線構造物上に配置される半導体チップと、
前記半導体チップ上に配置されるカバー配線構造物と、
前記支持配線構造物と前記カバー配線構造物との間を充填する充填部材と、
前記充填部材を貫通して、前記支持配線構造物と前記カバー配線構造物とを電気的に連結する複数の連結構造物と、を含み、
前記カバー配線構造物は、前記カバー配線構造物の下面から前記カバー配線構造物の内部に延び、前記半導体チップの上側部分が位置するキャビティ、並びに第１水平方向に第１幅及び第２幅をそれぞれ有し、前記キャビティと連通し、前記カバー配線構造物の前記第１水平方向に直交する第２水平方向に、互いに反対になる前記カバー配線構造物の第１側面及び第２側面それぞれまで延び、前記複数の連結構造物と垂直方向に重畳されない第１スロット及び第２スロットを有し、
前記充填部材は、前記キャビティ、前記第１スロット及び前記第２スロットを充填する、ことを特徴とする半導体パッケージ。
【請求項12】
前記カバー配線構造物は、ベース絶縁層と、前記ベース絶縁層の上面を覆う上面ソルダレジスト層と、前記ベース絶縁層の下面を覆う下面ソルダレジスト層とを含み、
前記キャビティ、前記第１スロット及び前記第２スロットそれぞれは、前記下面ソルダレジスト層の下面から前記下面ソルダレジスト層内に延びる、ことを特徴とする請求項１１に記載の半導体パッケージ。
前記キャビティ、前記第１スロット及び前記第２スロットそれぞれは、前記下面ソルダレジスト層の下面から前記下面ソルダレジスト層内に延びる、ことを特徴とする請求項１１に記載の半導体パッケージ。
【請求項13】
前記下面ソルダレジスト層の最下面から、前記キャビティの深さは、前記第１スロット及び前記第２スロットそれぞれの深さと同一である、ことを特徴とする請求項１２に記載の半導体パッケージ。
【請求項14】
前記下面ソルダレジスト層の最下面から、前記第１スロット及び前記第２スロットそれぞれの深さは、前記キャビティの深さより大きい、ことを特徴とする請求項１２に記載の半導体パッケージ。
【請求項15】
前記カバー配線構造物が有する前記第１スロットの個数及び前記第２スロットの個数は、同一であり、
前記第１スロット及び前記第２スロットは、前記第２水平方向に互いに整列され、
前記第１幅及び前記第２幅は、同一値を有する、ことを特徴とする請求項１１に記載の半導体パッケージ。
前記第１スロット及び前記第２スロットは、前記第２水平方向に互いに整列され、
前記第１幅及び前記第２幅は、同一値を有する、ことを特徴とする請求項１１に記載の半導体パッケージ。
【請求項16】
前記支持配線構造物及び前記カバー配線構造物それぞれは、マルチレイヤー印刷回路基板である、ことを特徴とする請求項１１に記載の半導体パッケージ。
【請求項17】
前記カバー配線構造物の厚みは、前記支持配線構造物の厚みより小さい、ことを特徴とする請求項１６に記載の半導体パッケージ。
【請求項18】
支持配線構造物と、
前記支持配線構造物上に配置される半導体チップと、
前記半導体チップ上に配置され、マルチレイヤー印刷回路基板であるカバー配線構造物と、
前記支持配線構造物と前記カバー配線構造物との間を充填する充填部材と、
前記充填部材を貫通して、前記支持配線構造物と前記カバー配線構造物とを電気的に連結し、前記半導体チップと離隔され、前記半導体チップの周囲に配置される複数の連結構造物と、を含み、
前記カバー配線構造物は、前記カバー配線構造物の下面から前記カバー配線構造物の内部に延び、前記半導体チップの上側部分が位置するキャビティ、並びに第１水平方向に互いに同一の第１幅及び第２幅をそれぞれ有し、前記キャビティと連通し、前記カバー配線構造物の前記第１水平方向に直交する第２水平方向に、互いに反対になる前記カバー配線構造物の第１側面及び第２側面それぞれまで延び、前記複数の連結構造物と垂直方向に重畳されない第１スロット及び第２スロットを有し、
前記複数の連結構造物は、データ信号または制御信号の伝達に使用され、前記第１水平方向に互いに反対になる前記カバー配線構造物の第３側面及び第４側面に沿って配置される複数の第１連結構造物と、電力またはグラウンドの伝達に使用され、前記カバー配線構造物の前記第１側面及び前記第２側面に沿って配置され、前記第１スロット及び前記第２スロットに隣接する複数の第２連結構造物とを含み、
前記充填部材は、前記キャビティ、前記第１スロット及び前記第２スロットを充填する、ことを特徴とする半導体パッケージ。
前記支持配線構造物上に配置される半導体チップと、
前記半導体チップ上に配置され、マルチレイヤー印刷回路基板であるカバー配線構造物と、
前記支持配線構造物と前記カバー配線構造物との間を充填する充填部材と、
前記充填部材を貫通して、前記支持配線構造物と前記カバー配線構造物とを電気的に連結し、前記半導体チップと離隔され、前記半導体チップの周囲に配置される複数の連結構造物と、を含み、
前記カバー配線構造物は、前記カバー配線構造物の下面から前記カバー配線構造物の内部に延び、前記半導体チップの上側部分が位置するキャビティ、並びに第１水平方向に互いに同一の第１幅及び第２幅をそれぞれ有し、前記キャビティと連通し、前記カバー配線構造物の前記第１水平方向に直交する第２水平方向に、互いに反対になる前記カバー配線構造物の第１側面及び第２側面それぞれまで延び、前記複数の連結構造物と垂直方向に重畳されない第１スロット及び第２スロットを有し、
前記複数の連結構造物は、データ信号または制御信号の伝達に使用され、前記第１水平方向に互いに反対になる前記カバー配線構造物の第３側面及び第４側面に沿って配置される複数の第１連結構造物と、電力またはグラウンドの伝達に使用され、前記カバー配線構造物の前記第１側面及び前記第２側面に沿って配置され、前記第１スロット及び前記第２スロットに隣接する複数の第２連結構造物とを含み、
前記充填部材は、前記キャビティ、前記第１スロット及び前記第２スロットを充填する、ことを特徴とする半導体パッケージ。
【請求項19】
前記カバー配線構造物において、前記第１スロット及び前記第２スロットは、前記第２水平方向に延びる中心線に対して対称になるように配置され、
前記カバー配線構造物の最下面から、前記キャビティの深さは、前記第１スロット及び前記第２スロットそれぞれの深さと同一である、ことを特徴とする請求項１８に記載の半導体パッケージ。
前記カバー配線構造物の最下面から、前記キャビティの深さは、前記第１スロット及び前記第２スロットそれぞれの深さと同一である、ことを特徴とする請求項１８に記載の半導体パッケージ。
【請求項20】
前記キャビティ、前記第１スロット及び前記第２スロットそれぞれの深さは、約２５μｍないし約６０μｍであり、
前記第１幅及び前記第２幅は、約３００μｍないし約８００μｍである、ことを特徴とする請求項１８に記載の半導体パッケージ。
前記第１幅及び前記第２幅は、約３００μｍないし約８００μｍである、ことを特徴とする請求項１８に記載の半導体パッケージ。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体パッケージに係り、より詳しくは、ファンアウト半導体パッケージに関する。
【背景技術】
【0002】
電子産業の飛躍的な発展及びユーザの要求により、電子機器は、さらに小型化、多機能化及び大容量化され、これにより、高集積化された半導体チップが要求されている。
特に、入出力（Ｉ／Ｏ）端子の個数が増加した高集積化された半導体チップは、入出力端子間の間隔が減少し、入出力端子間の干渉が発生するので、入出力端子間の間隔を増加させるために、ファンアウト半導体パッケージとして形成されて使用されている。
特に、入出力（Ｉ／Ｏ）端子の個数が増加した高集積化された半導体チップは、入出力端子間の間隔が減少し、入出力端子間の干渉が発生するので、入出力端子間の間隔を増加させるために、ファンアウト半導体パッケージとして形成されて使用されている。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特開第２０２３－２０２０５号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
本発明が解決しようとする課題は、ファンアウト半導体パッケージとして形成され、構造的な信頼性を有する半導体パッケージを提供することである。
【課題を解決するための手段】
【0005】
前記課題を解決するために、本発明は、以下のような半導体パッケージを提供する。
本発明による半導体パッケージは、支持配線構造物と、前記支持配線構造物上に配置される半導体チップと、前記半導体チップ上に配置されるカバー配線構造物と、前記支持配線構造物と前記カバー配線構造物との間を充填する充填部材と、を含み、前記カバー配線構造物は、前記カバー配線構造物の下面から前記カバー配線構造物の内部に延び、前記半導体チップの上側部分が位置するキャビティ、並びに第１水平方向に第１幅及び第２幅をそれぞれ有し、前記キャビティと連通し、前記カバー配線構造物の前記第１水平方向に直交する第２水平方向に、互いに反対になる前記カバー配線構造物の第１側面及び第２側面それぞれまで延びる第１スロット及び第２スロットを有し、前記充填部材は、前記キャビティ、前記第１スロット及び前記第２スロットを充填する。
本発明による半導体パッケージは、支持配線構造物と、前記支持配線構造物上に配置される半導体チップと、前記半導体チップ上に配置されるカバー配線構造物と、前記支持配線構造物と前記カバー配線構造物との間を充填する充填部材と、を含み、前記カバー配線構造物は、前記カバー配線構造物の下面から前記カバー配線構造物の内部に延び、前記半導体チップの上側部分が位置するキャビティ、並びに第１水平方向に第１幅及び第２幅をそれぞれ有し、前記キャビティと連通し、前記カバー配線構造物の前記第１水平方向に直交する第２水平方向に、互いに反対になる前記カバー配線構造物の第１側面及び第２側面それぞれまで延びる第１スロット及び第２スロットを有し、前記充填部材は、前記キャビティ、前記第１スロット及び前記第２スロットを充填する。
【0006】
本発明による半導体パッケージは、支持配線構造物と、前記支持配線構造物上に配置される半導体チップと、前記半導体チップ上に配置されるカバー配線構造物と、前記支持配線構造物と前記カバー配線構造物との間を充填する充填部材と、前記充填部材を貫通して、前記支持配線構造物と前記カバー配線構造物とを電気的に連結する複数の連結構造物と、を含み、前記カバー配線構造物は、前記カバー配線構造物の下面から前記カバー配線構造物の内部に延び、前記半導体チップの上側部分が位置するキャビティ、並びに第１水平方向に第１幅及び第２幅をそれぞれ有し、前記キャビティと連通し、前記カバー配線構造物の前記第１水平方向に直交する第２水平方向に、互いに反対になる前記カバー配線構造物の第１側面及び第２側面それぞれまで延び、前記複数の連結構造物と垂直方向に重畳されない第１スロット及び第２スロットを有し、前記充填部材は、前記キャビティ、前記第１スロット及び前記第２スロットを充填する。
【0007】
本発明による半導体パッケージは、支持配線構造物と、前記支持配線構造物上に配置される半導体チップと、前記半導体チップ上に配置され、マルチレイヤー印刷回路基板であるカバー配線構造物と、前記支持配線構造物と前記カバー配線構造物との間を充填する充填部材と、前記充填部材を貫通して、前記支持配線構造物と前記カバー配線構造物とを電気的に連結し、前記半導体チップと離隔され、前記半導体チップの周囲に配置される複数の連結構造物と、を含み、前記カバー配線構造物は、前記カバー配線構造物の下面から前記カバー配線構造物の内部に延び、前記半導体チップの上側部分が位置するキャビティ、並びに第１水平方向に互いに同一の第１幅及び第２幅をそれぞれ有し、前記キャビティと連通し、前記カバー配線構造物の前記第１水平方向に直交する第２水平方向に、互いに反対になる前記カバー配線構造物の第１側面及び第２側面それぞれまで延び、前記複数の連結構造物と垂直方向に重畳されない第１スロット及び第２スロットを有し、前記複数の連結構造物は、データ信号または制御信号の伝達に使用され、前記第１水平方向に互いに反対になる前記カバー配線構造物の第３側面及び第４側面に沿って配置される複数の第１連結構造物と、電力またはグラウンドの伝達に使用され、前記カバー配線構造物の前記第１側面及び前記第２側面に沿って配置され、前記第１スロット及び前記第２スロットに隣接する複数の第２連結構造物と、を含み、前記充填部材は、前記キャビティ、前記第１スロット及び前記第２スロットを充填する。
【図面の簡単な説明】
【0008】
【図1A】本発明による半導体パッケージを示す断面図である。
【図1B】本発明による半導体パッケージを示す断面図である。
【図2A】本発明による半導体パッケージの主要構成要素の平面配置を示す平面レイアウトである。
【図2B】本発明による半導体パッケージの主要構成要素の平面配置を示す平面レイアウトである。
【図2C】本発明による半導体パッケージの主要構成要素の平面配置を示す平面レイアウトである。
【図2D】本発明による半導体パッケージの主要構成要素の平面配置を示す平面レイアウトである。
【図2E】本発明による半導体パッケージの主要構成要素の平面配置を示す平面レイアウトである。
【図2F】本発明による半導体パッケージの主要構成要素の平面配置を示す平面レイアウトである。
【図2G】本発明による半導体パッケージの主要構成要素の平面配置を示す平面レイアウトである。
【図3A】本発明による半導体パッケージを示す断面図である。
【図3B】本発明による半導体パッケージを示す断面図である。
【図4A】本発明による半導体パッケージを示す断面図である。
【図4B】本発明による半導体パッケージを示す断面図である。
【図5】本発明による半導体パッケージを示す断面図である。
【図6】本発明による半導体パッケージを示す断面図である。
【図7A】本発明による半導体パッケージを示す断面図である。
【図7B】本発明による半導体パッケージを示す断面図である。
【図8A】本発明による半導体パッケージを示す断面図である。
【図8B】本発明による半導体パッケージを示す断面図である。
【図9】本発明によるパッケージ・オン・パッケージ（ｐａｃｋａｇｅ ｏｎ ｐａｃｋａｇｅ： ＰｏＰ）形態の半導体パッケージの断面図である。
【発明を実施するための形態】
【0009】
図１Ａ及び図１Ｂは、本発明による半導体パッケージを示す断面図である。具体的には、図１Ａ及び図１Ｂは、半導体パッケージを互いに直交する方向に沿って切断した断面図である。例えば、図１Ａは、第１水平方向（Ｘ方向）に沿って切断した断面図であり、図１Ｂは、第２水平方向（Ｙ方向）に沿って切断した断面図である。
【0010】
図１Ａ及び図１Ｂを共に参照すれば、半導体パッケージ１は、支持配線構造物１００と、支持配線構造物１００上に配置される拡張層（ｅｘｐａｎｄｅｄ ｌａｙｅｒ）１６０と、拡張層１６０内に配置される半導体チップ１０と、拡張層１６０上に配置されるカバー配線構造物２００と、を含むものでもある。拡張層１６０は、半導体チップ１０の周囲を取り囲んでもよい。図１Ａ及び図１Ｂには、半導体パッケージ１が１つの半導体チップ１０を含むものと示されているが、それは例示的なものであり、それに限定されない。一部実施形態において、半導体パッケージ１は、複数個の半導体チップ１０を含むこともできる。
【0011】
半導体パッケージ１は、支持配線構造物１００の水平幅及び平面面積、並びにカバー配線構造物２００の水平幅及び平面面積それぞれが、半導体チップ１０が構成するフットプリント（ｆｏｏｔｐｒｉｎｔ）の水平幅及び平面面積より大きい値を有するファンアウト半導体パッケージ（Ｆａｎ Ｏｕｔ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｐａｃｋａｇｅ）でもある。例えば、半導体パッケージ１が１つの半導体チップ１０を含む場合、支持配線構造物１００の水平幅及び平面面積、並びにカバー配線構造物２００の水平幅及び平面面積それぞれは、１つの半導体チップ１０の水平幅及び平面面積より大きい値を有することができる。一部実施形態において、支持配線構造物１００及びカバー配線構造物２００の水平幅及び平面面積は、同一値を有することができる。一部実施形態において、支持配線構造物１００、拡張層１６０及びカバー配線構造物２００それぞれの互いに対応する側面は、同一平面（ｃｏｐｌａｎａｒ）をなすことができる。
【0012】
支持配線構造物１００は、下部配線構造物または第１配線構造物とも称し、カバー配線構造物２００は、上部配線構造物または第２配線構造物とも称する。
【0013】
支持配線構造物１００は、例えば、印刷回路基板（ｐｒｉｎｔｅｄ ｃｉｒｃｕｉｔ ｂｏａｒｄ： ＰＣＢ）、セラミック基板、パッケージ製造用ウェーハ、またはインターポーザ（ｉｎｔｅｒｐｏｓｅｒ）でもある。一部実施形態において、支持配線構造物１００は、マルチレイヤー印刷回路基板（ｍｕｌｔｉ－ｌａｙｅｒ Ｐｒｉｎｔｅｄ Ｃｉｒｃｕｉｔ Ｂｏａｒｄ）でもある。支持配線構造物１００が印刷回路基板である場合、支持配線構造物１００は、支持印刷回路基板、下部印刷回路基板または第１印刷回路基板とも称する。
【0014】
支持配線構造物１００は、第１ベース絶縁層１１０及び複数の第１配線パターン１２０を含むものでもある。第１ベース絶縁層１１０は、フェノール樹脂、エポキシ樹脂及びポリイミドのうち選択される少なくとも１つの物質からなる。第１ベース絶縁層１１０は、例えば、ＦＲ－４（Ｆｒａｍｅ Ｒｅｔａｒｄａｎｔ ４）、四官能性エポキシ、ポリフェニレンエーテル、エポキシ／ポリフェニレンオキシド、ビスマレイミドトリアジン（ＢＴ）、サーマウント（Ｔｈｅｒｍｏｕｎｔ）、シアネートエステル、ポリイミド及び液晶高分子のうち選択される少なくとも１つの物質を含んでもよい。
【0015】
複数の第１配線パターン１２０は、第１ベース絶縁層１１０の上面に配置され、複数の第１上面パッド１２２を含む第１上面配線パターン、第１ベース絶縁層１１０の下面に配置され、複数の第１下面パッド１２４を含む第１下面配線パターン、及び第１ベース絶縁層１１０を貫通し、互いに異なる配線レイヤーに配置される第１配線パターン１２０を電気的に連結する複数の第１導電ビア１２８からなる。
【0016】
一部実施形態において、支持配線構造物１００は、第１ベース絶縁層１１０の内部から水平方向に延びる第１内部配線パターン１２６をさらに含んでもよい。例えば、第１ベース絶縁層１１０は、積層された複数の第１ベース層を含み、第１内部配線パターン１２６は、隣接する２層の前記第１ベース層間で配線レイヤーをなして配置されうる。
【0017】
複数の第１導電ビア１２８の上端及び下端それぞれは、前記第１上面配線パターンの一部分、前記第１下面配線パターンの一部分、または第１内部配線パターン１２６の一部分のうちいずれか１つと接することができる。第１配線パターン１２０は、銅、ニッケル、ステンレススチールまたはベリリウム銅からなる。
【0018】
配線レイヤーとは、平面上に延びる電気的経路を意味する。支持配線構造物１００は、第１ベース絶縁層１１０の上面と下面に配線レイヤーを有することができる。第１ベース絶縁層１１０が積層された複数の第１ベース層を含む場合、支持配線構造物１００は、複数の第１ベース層それぞれの上面と下面に配線レイヤーを有することができる。例えば、支持配線構造物１００は、第１ベース絶縁層１１０が含む第１ベース層の層数より１層さらに多いレイヤーを有することができる。
【0019】
第１ベース絶縁層１１０が積層された複数の第１ベース層を含む場合、第１ベース絶縁層１１０の上面及び第１ベース絶縁層１１０の下面とは、複数の第１ベース層のうち、最上端の第１ベース層の上面及び最下端の第１ベース層の下面を意味する。
【0020】
支持配線構造物１００は、第１ベース絶縁層１１０の上面及び下面に配置される第１ソルダレジスト層１３０をさらに含んでもよい。第１ソルダレジスト層１３０は、第１ベース絶縁層１１０の上面を覆い、前記第１上面配線パターンのうち第１上面パッド１２２を露出させる第１上面ソルダレジスト層１３２、及び第１ベース絶縁層１１０の下面を覆い、前記第１下面配線パターンのうち第１下面パッド１２４を露出させる第１下面ソルダレジスト層１３４を含む。
【0021】
一部実施形態において、第１ベース絶縁層１１０の下面を覆う第１下面ソルダレジスト層１３４は形成されてもよく、第１ベース絶縁層１１０の上面を覆う第１上面ソルダレジスト層１３２は形成されなくてもよい。
【0022】
一部実施形態において、第１上面ソルダレジスト層１３２及び第１下面ソルダレジスト層１３４それぞれは、ソルダマスク絶縁インクをスクリーン印刷方法またはインクジェット印刷により第１ベース絶縁層１１０の上面及び下面上に塗布した後、熱、ＵＶまたはＩＲで硬化して形成することができる。
【0023】
他の一部実施形態において、第１上面ソルダレジスト層１３２及び第１下面ソルダレジスト層１３４それぞれは、第１ベース絶縁層１１０の上面及び下面上に感光性ソルダレジスト（Ｐｈｏｔｏ－Ｉｍａｇｅａｂｌｅ Ｓｏｌｄｅｒ Ｒｅｓｉｓｔ）をスクリーン印刷方法またはスプレーコーティング方法により全体塗布するか、あるいはフィルム型ソルダレジスト物質をラミネーティング（ｌａｍｉｎａｔｉｎｇ）方法により接着した後、不要な部分を露光及び現像により除去し、熱、ＵＶまたはＩＲで硬化して形成することができる。
【0024】
半導体チップ１０は、活性面に半導体素子１４が形成された半導体基板１２、及び半導体基板１２の活性面に配置される複数のチップ連結パッド１６を含むものでもある。一部実施形態において、半導体パッケージ１がパッケージ・オン・パッケージ（ＰｏＰ）の下部パッケージである場合、半導体パッケージ１、半導体チップ１０、半導体基板１２、半導体素子１４及びチップ連結パッド１６それぞれは、第１半導体パッケージ、第１半導体チップ、第１半導体基板、第１半導体素子及び第１チップ連結パッド、または下部半導体パッケージ、下部半導体チップ、下部半導体基板、下部半導体素子及び下部チップ連結パッドとも称する。
【0025】
半導体基板１２は、例えば、シリコン（Ｓｉ）のような半導体物質を含む。あるいは、半導体基板１２は、ゲルマニウム（Ｇｅ）のような半導体元素、またはシリコンカーバイド（ＳｉＣ）、ガリウム砒素（ＧａＡｓ）、インジウム砒素（ＩｎＡｓ）及びインジウムリン（ＩｎＰ）のような化合物半導体を含む。半導体基板１２は、導電領域、例えば、不純物がドーピングされたウェルを含んでもよい。半導体基板１２は、ＳＴＩ（ｓｈａｌｌｏｗ ｔｒｅｎｃｈ ｉｓｏｌａｔｉｏｎ）構造のような多様な素子分離構造を有することができる。
【0026】
半導体基板１２の前記活性面には、多様な種類の複数の個々の素子（ｉｎｄｉｖｉｄｕａｌ ｄｅｖｉｃｅｓ）を含む半導体素子１４が形成されうる。前記複数の個々の素子は、多様な微細電子素子（ｍｉｃｒｏｅｌｅｃｔｒｏｎｉｃ ｄｅｖｉｃｅｓ）、例えば、ＣＭＯＳ（ｃｏｍｐｌｅｍｅｎｔａｒｙ ｍｅｔａｌ－ｏｘｉｄｅ－ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタのようなＭＯＳＦＥＴ（ｍｅｔａｌ－ｏｘｉｄｅ－ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｆｉｅｌｄ ｅｆｆｅｃｔ ｔｒａｎｓｉｓｔｏｒ）、システムＬＳＩ（ｌａｒｇｅ ｓｃａｌｅ ｉｎｔｅｇｒａｔｉｏｎ）、ＣＩＳ（ＣＭＯＳ ｉｍａｇｉｎｇ ｓｅｎｓｏｒ）のようなイメージセンサ、ＭＥＭＳ（ｍｉｃｒｏ－ｅｌｅｃｔｒｏ－ｍｅｃｈａｎｉｃａｌ ｓｙｓｔｅｍ）、能動素子、受動素子などを含んでもよい。
【0027】
前記複数の個々の素子は、半導体基板１２の前記導電領域に電気的に連結されうる。半導体素子１４は、前記複数の個々の素子のうち少なくとも２つ、あるいは前記複数の個々の素子と半導体基板１２の前記導電領域とを電気的に連結する導電性配線または導電性プラグをさらに含んでもよい。また、前記複数の個々の素子は、それぞれ絶縁膜によって隣接する他の個々の素子と電気的に分離されうる。
【0028】
半導体チップ１０は、例えば、中央処理装置（ｃｅｎｔｒａｌ ｐｒｏｃｅｓｓｉｎｇ ｕｎｉｔ： ＣＰＵ）チップ、グラフィック処理装置（ｇｒａｐｈｉｃ ｐｒｏｃｅｓｓｉｎｇ ｕｎｉｔ： ＧＰＵ）チップ、またはアプリケーションプロセッサ（ａｐｐｌｉｃａｔｉｏｎ ｐｒｏｃｅｓｓｏｒ： ＡＰ）チップでもある。一部実施形態において、半導体パッケージ１が半導体チップ１０を複数個含む場合、複数の半導体チップ１０のうち一部は、中央処理装置チップ、グラフィック処理装置チップまたはアプリケーションプロセッサチップでもあり、複数の半導体チップ１０のうち他の一部は、例えば、ＤＲＡＭ（ｄｙｎａｍｉｃ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ）チップ、ＳＲＡＭ（ｓｔａｔｉｃ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ）チップ、フラッシュメモリチップ、ＥＥＰＲＯＭ（ｅｌｅｃｔｒｉｃａｌｌｙ ｅｒａｓａｂｌｅ ａｎｄ ｐｒｏｇｒａｍｍａｂｌｅ ｒｅａｄ－ｏｎｌｙ ｍｅｍｏｒｙ）チップ、ＰＲＡＭ（ｐｈａｓｅ－ｃｈａｎｇｅ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ）チップ、ＭＲＡＭ（ｍａｇｎｅｔｉｃ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ）チップ、またはＲＲＡＭ（ｒｅｓｉｓｔｉｖｅ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ）チップでもある。
【0029】
半導体チップ１０は、支持配線構造物１００上にフリップチップ方式によっても実装される。すなわち、半導体チップ１０は、半導体基板１２の前記活性面が支持配線構造物１００に向かうように、支持配線構造物１００上に実装されうる。
【0030】
半導体素子１４と電気的に連結される半導体チップ１０の複数のチップ連結パッド１６は、支持配線構造物１００と電気的に連結される。複数の第１上面パッド１２２のうち一部と複数のチップ連結パッド１６との間には、複数のチップ連結端子１８が配置され、半導体チップ１０と支持配線構造物１００の複数の第１配線パターン１２０とを電気的に連結することができる。例えば、複数のチップ連結端子１８は、ソルダボールまたはバンプでもある。
【0031】
一部実施形態において、半導体チップ１０と支持配線構造物１００との間には、複数のチップ連結端子１８を取り囲むアンダーフィル層５０が介在されうる。アンダーフィル層５０は、例えば、キャピラリーアンダーフィル方法により形成されるエポキシ樹脂からなる。一部実施形態において、アンダーフィル層５０は、半導体チップ１０の側面の少なくとも一部分を覆うことができる。
【0032】
拡張層１６０は、複数の連結構造物１６２と、複数の連結構造物１６２及び半導体チップ１０を取り囲む充填部材１６４とを含む。複数の連結構造物１６２は、半導体チップ１０と離隔され、半導体チップ１０の周囲に配置される。複数の連結構造物１６２は、充填部材１６４を貫通して、支持配線構造物１００とカバー配線構造物２００とを電気的に連結することができる。複数の連結構造物１６２それぞれの上端及び下端は、カバー配線構造物２００の複数の第２下面パッド２２４のうちいずれか１つ、及び支持配線構造物１００の複数の第１上面パッド１２２のうちいずれか１つと接して連結されうる。
【0033】
複数の連結構造物１６２それぞれは、ＴＭＶ（Ｔｈｒｏｕｇｈ Ｍｏｌｄ Ｖｉａ）、導電性ソルダ、導電性ピラー、または少なくとも１つの導電性バンプからなる。一部実施形態において、複数の連結構造物１６２それぞれは、支持配線構造物１００の複数の第１上面パッド１２２のうちいずれか１つに付着するように形成された下側部分と、カバー配線構造物２００の複数の第２下面パッド２２４のうちいずれか１つに付着するように形成された上側部分とが、熱によってリフロー（ｒｅｆｌｏｗ）され、一体をなすようにソルダリング（ｓｏｌｄｅｒｉｎｇ）されて形成することができる。
【0034】
充填部材１６４は、例えば、エポキシモールドコンパウンド（ＥＭＣ）を含む。充填部材１６４は、フィラー（ｆｉｌｌｅｒ）を含む。例えば、充填部材１６４は、フィラーを含むエポキシ系物質からなる。一部実施形態において、充填部材１６４に含まれたフィラーの割合は、約５５ｗｔ％ないし８５ｗｔ％でもある。フィラーは、例えば、シリカフィラーでもある。フィラーの平均直径は、０．１μｍないし数十μｍでもある。
【0035】
カバー配線構造物２００は、例えば、印刷回路基板（ＰＣＢ）、セラミック基板、パッケージ製造用ウェーハ、またはインターポーザでもある。一部実施形態において、カバー配線構造物２００は、マルチレイヤー印刷回路基板でもある。カバー配線構造物２００が印刷回路基板である場合、カバー配線構造物２００は、カバー印刷回路基板、上部印刷回路基板または第２印刷回路基板とも称する。
カバー配線構造物２００は、第２ベース絶縁層２１０及び複数の第２配線パターン２２０を含むものでもある。第２ベース絶縁層２１０は、フェノール樹脂、エポキシ樹脂及びポリイミドのうち選択される少なくとも１つの物質からなる。
カバー配線構造物２００は、第２ベース絶縁層２１０及び複数の第２配線パターン２２０を含むものでもある。第２ベース絶縁層２１０は、フェノール樹脂、エポキシ樹脂及びポリイミドのうち選択される少なくとも１つの物質からなる。
【0036】
複数の第２配線パターン２２０は、第２ベース絶縁層２１０の上面に配置され、複数の第２上面パッド２２２を含む第２上面配線パターン２２６、第２ベース絶縁層２１０の下面に配置され、複数の第２下面パッド２２４を含む第２下面配線パターン、及び第２ベース絶縁層２１０を貫通し、互いに異なる配線レイヤーに配置される第２配線パターン２２０を電気的に連結する複数の第２導電ビア２２８からなる。
【0037】
一部実施形態において、第２ベース絶縁層２１０が積層された複数の第２ベース層を含む場合、第２配線パターン２２０は、隣接する２層の第２ベース絶縁層２１０間で配線レイヤーをなして配置され、第１内部配線パターン１２６と類似した第２内部配線パターンをさらに含んでもよい。複数の第２導電ビア２２８の上端及び下端それぞれは、第２上面配線パターン２２６の一部分、前記第２下面配線パターンの一部分、または第２内部配線パターンの一部分のうちいずれか１つと接することができる。第２配線パターン２２０は、銅、ニッケル、ステンレススチールまたはベリリウム銅からなる。
【0038】
カバー配線構造物２００は、第２水平方向（Ｙ方向）に互いに反対になる第１側面２００Ｓ１及び第２側面２００Ｓ２、並びに第１水平方向（Ｘ方向）に互いに反対になる第３側面２００Ｓ３及び第４側面２００Ｓ４を有することができる。
【0039】
図１Ｂには、支持配線構造物１００が４層の配線レイヤーを有し、カバー配線構造物２００が２層の配線レイヤーを有するものと示されているが、それは例示的なものであり、それに限定されない。一部実施形態において、支持配線構造物１００が有する配線レイヤーの層数は、カバー配線構造物２００が有する配線レイヤーの層数よりも多い。支持配線構造物１００は、第１厚みＴ１を有し、カバー配線構造物２００は、第２厚みＴ２を有することができる。第２厚みＴ２は、第１厚みＴ１よりも小さい。例えば、第１厚みＴ１は、約８０μｍないし約２００μｍでもあり、第２厚みＴ２は、約５０μｍないし約１００μｍでもある。
【0040】
カバー配線構造物２００は、上面及び下面に配置される第２ソルダレジスト層２３０をさらに含んでもよい。第２ソルダレジスト層２３０は、第２ベース絶縁層２１０の上面を覆い、第２上面配線パターン２２６のうち第２上面パッド２２２を露出させる第２上面ソルダレジスト層２３２、及び第２ベース絶縁層２１０の下面を覆い、前記第２下面配線パターンのうち第２下面パッド２２４を露出させる第２下面ソルダレジスト層２３４を含むものでもある。
【0041】
一部実施形態において、第２上面ソルダレジスト層２３２及び第２下面ソルダレジスト層２３４それぞれは、ソルダマスク絶縁インクをスクリーン印刷方法またはインクジェット印刷により第２ベース絶縁層２１０の上面及び下面上に塗布した後、熱、ＵＶまたはＩＲで硬化して形成することができる。
【0042】
他の一部実施形態において、第２上面ソルダレジスト層２３２及び第２下面ソルダレジスト層２３４それぞれは、第２ベース絶縁層２１０の上面及び下面上に感光性ソルダレジストをスクリーン印刷方法またはスプレーコーティング方法により全体塗布するか、あるいはフィルム型ソルダレジスト物質をラミネーティング方法により接着した後、不要な部分を露光及び現像により除去し、熱、ＵＶまたはＩＲで硬化して形成することができる。
【0043】
図１Ａ及び図１Ｂには、図示の便宜上、前記第１上面配線パターンのうち第１上面パッド１２２のみを示し、前記第１下面配線パターンのうち第１下面パッド１２４のみを示し、前記第２下面配線パターンのうち第２下面パッド２２４のみを示しているが、支持配線構造物１００は、第１ベース絶縁層１１０と第１上面ソルダレジスト層１３２との間に沿って延びる前記第１上面配線パターンの部分、及び／または第１ベース絶縁層１１０と第１下面ソルダレジスト層１３４との間に沿って延びる前記第１下面配線パターンの部分を含み、カバー配線構造物２００は、第２ベース絶縁層２１０と第２下面ソルダレジスト層２３４との間に沿って延びる前記第２下面配線パターンの部分をさらに含むこともできる。
【0044】
カバー配線構造物２００は、平面視において、中心付近に、カバー配線構造物２００の下面からカバー配線構造物２００の内部に延びるキャビティ２００ＣＶを有することができる。キャビティ２００ＣＶは、カバー配線構造物２００の側面２００Ｓ１、２００Ｓ２、２００Ｓ３、２００Ｓ４から離隔される。図２Ａないし図２Ｇを介して詳述するが、キャビティ２００ＣＶは、平面的に長方形状を有することができる。キャビティ２００ＣＶ内部の平面面積は、半導体チップ１０の平面面積より大きい値を有することができる。半導体チップ１０は、平面視において、カバー配線構造物２００のキャビティ２００ＣＶ内に垂直方向にいずれも重畳されうる。
【0045】
キャビティ２００ＣＶ内には、半導体チップ１０の上側部分が位置しうる。半導体チップ１０は、上側部分がキャビティ２００ＣＶ内に位置するが、カバー配線構造物２００とは接せずに離隔される。半導体チップ１０とカバー配線構造物２００は、垂直方向（Ｚ方向）に垂直間隔ＶＧを有して離隔されうる。例えば、垂直間隔ＶＧは、約１０μｍないし約４０μｍでもある。半導体チップ１０とカバー配線構造物２００との間には、充填部材１６４が介在される。
【0046】
カバー配線構造物２００は、キャビティ２００ＣＶと連結され、カバー配線構造物２００の互いに反対になる両側面それぞれまで延びる第１スロット２００ＳＬＩ及び第２スロット２００ＳＬＯを有することができる。第１スロット２００ＳＬＩは、カバー配線構造物２００の第１側面２００Ｓ１からキャビティ２００ＣＶまで延び、第２スロット２００ＳＬＯは、カバー配線構造物２００の第２側面２００Ｓ２からキャビティ２００ＣＶまで延びる。
【0047】
一部実施形態において、第１スロット２００ＳＬＩ及び第２スロット２００ＳＬＯそれぞれは、第２水平方向（Ｙ方向）に延びるバー状の平面断面、または第２水平方向（Ｙ方向）に長軸を有する長方形状の平面断面を有することができる。他の一部実施形態において、第１スロット２００ＳＬＩ及び第２スロット２００ＳＬＯそれぞれは、第１側面２００Ｓ１から第２側面２００Ｓ２に向かう方向、すなわち、第２水平方向（Ｙ方向）に延びつつ水平幅が増加する台形状の平面断面、または半円状に近い平面断面を有することができる。
【0048】
充填部材１６４は、支持配線構造物１００とカバー配線構造物２００との間に注入されて形成される。充填部材１６４は、支持配線構造物１００とカバー配線構造物２００との間、キャビティ２００ＣＶ、第１スロット２００ＳＬＩ及び第２スロット２００ＳＬＯを充填することができる。充填部材１６４は、注入方向ＤＦに沿って支持配線構造物１００とカバー配線構造物２００との間に注入される。一部実施形態において、注入方向ＤＦは、カバー配線構造物２００の第１側面２００Ｓ１からカバー配線構造物２００の第２側面２００Ｓ２に向かう方向、すなわち、第２水平方向（Ｙ方向）でもある。
【0049】
キャビティ２００ＣＶ、第１スロット２００ＳＬＩ及び第２スロット２００ＳＬＯは、カバー配線構造物２００の最下面からそれぞれ同一の第１深さＤ１を有し、カバー配線構造物２００内に延びる。第１深さＤ１は、垂直間隔ＶＧよりも大きく、第１厚みＴ１よりも小さい。例えば、第１深さＤ１は、約２５μｍないし約６０μｍでもある。
【0050】
キャビティ２００ＣＶ、第１スロット２００ＳＬＩ及び第２スロット２００ＳＬＯそれぞれは、第２下面ソルダレジスト層２３４の下面から第２下面ソルダレジスト層２３４内に延びるが、第２ベース絶縁層２１０までは延びない。例えば、第１深さＤ１は、第２下面ソルダレジスト層２３４の厚みより小さい値を有することができる。
【0051】
一部実施形態において、第２下面ソルダレジスト層２３４は、第２ベース絶縁層２１０の下面を覆う第１層、及び前記第１層の下面を覆う第２層からなる。キャビティ２００ＣＶ、第１スロット２００ＳＬＩ及び第２スロット２００ＳＬＯそれぞれは、前記第２層を貫通するが、前記第１層は貫通しないように形成されうる。すなわち、キャビティ２００ＣＶ、第１スロット２００ＳＬＩ及び第２スロット２００ＳＬＯそれぞれは、前記第２層によって限定されるように形成されうる。
【0052】
半導体パッケージ１は、複数の第１下面パッド１２４に付着する複数の外部連結端子１５０を含むものでもある。例えば、複数の外部連結端子１５０それぞれの高さは、約１５０μｍでもある。例えば、複数の外部連結端子１５０は、ソルダボールでもある。
【0053】
本発明による半導体パッケージ１において、カバー配線構造物２００は、キャビティ２００ＣＶ、第１スロット２００ＳＬＩ及び第２スロット２００ＳＬＯを有する。キャビティ２００ＣＶを有するカバー配線構造物２００と半導体チップ１０との間は離隔され、第１スロット２００ＳＬＩ及び第２スロット２００ＳＬＯそれぞれは、キャビティ２００ＣＶと連通する。したがって、充填部材１６４は、カバー配線構造物２００と半導体チップ１０との間に間隔に沿って円滑に注入されうる。また、第１スロット２００ＳＬＩ及び第２スロット２００ＳＬＯが充填部材１６４の注入方向ＤＦに沿って延びるので、キャビティ２００ＣＶ内に充填部材１６４が充填されないボイド欠陥の発生を防止することができる。さらに、半導体パッケージ１を製造する過程において使用されるフラックス（ｆｌｕｘ）が、第１スロット２００ＳＬＩ及び第２スロット２００ＳＬＯを介して外部に排出されるので、半導体パッケージ１の内部、例えば、キャビティ２００ＣＶ内へのフラックスの残留を防止することができる。
【0054】
したがって、本発明による半導体パッケージ１は、充填部材１６４が充填されないボイド欠陥が発生せず、フラックスが内部に残留しないので、構造的な信頼性を有することができる。
【0055】
図２Ａないし図２Ｇは、本発明による半導体パッケージの主要構成要素の平面配置を示す平面レイアウトである。図２Ａないし図２Ｇの半導体パッケージ１ａ、１ｂ、１ｃ、１ｄ、１ｅ、１ｆ、１ｇの平面レイアウトは、図１Ａ及び図１Ｂに示した半導体パッケージ１の平面レイアウトであり、図２Ａないし図２Ｇに係わる内容のうち、図１Ａ及び図１Ｂと重複する説明は省略する。
【0056】
図２Ａを参照すれば、半導体パッケージ１ａは、半導体チップ１０、カバー配線構造物２００、及びカバー配線構造物２００と電気的に連結される複数の連結構造物１６２を含む。
【0057】
カバー配線構造物２００は、キャビティ２００ＣＶ、第１スロット２００ＳＬＩａ及び第２スロット２００ＳＬＯａを有することができる。キャビティ２００ＣＶは、カバー配線構造物２００の側面２００Ｓ１、２００Ｓ２、２００Ｓ３、２００Ｓ４から離隔される。キャビティ２００ＣＶは、平面的に長方形状を有することができる。キャビティ２００ＣＶ内部の平面面積は、半導体チップ１０の平面面積より大きい値を有することができる。カバー配線構造物２００のキャビティ２００ＣＶは、平面視において、半導体チップ１０と垂直方向に重畳されうる。
【0058】
キャビティ２００ＣＶ内には、半導体チップ１０の一部分が位置しうる。例えば、キャビティ２００ＣＶ内には、半導体チップ１０の上側部分が位置しうる。半導体チップ１０とカバー配線構造物２００は、水平方向（Ｘ方向またはＹ方向）に水平間隔ＨＧを有して離隔される。例えば、水平間隔ＨＧは、約２００μｍないし約１ｍｍでもある。半導体チップ１０とカバー配線構造物２００との間には、図１Ａ及び図１Ｂに示した充填部材１６４が介在されうる。
【0059】
カバー配線構造物２００は、キャビティ２００ＣＶと連結され、カバー配線構造物２００の互いに反対になる両側面それぞれまで延びる第１スロット２００ＳＬＩａ及び第２スロット２００ＳＬＯａを有することができる。第１スロット２００ＳＬＩａ及び第２スロット２００ＳＬＯａは、図１Ｂに示した第１スロット２００ＳＬＩ及び第２スロット２００ＳＬＯでもある。一部実施形態において、カバー配線構造物２００は、キャビティ２００ＣＶと連結される１つの第１スロット２００ＳＬＩａ及び１つの第２スロット２００ＳＬＯａを有することができる。
【0060】
第１スロット２００ＳＬＩａは、カバー配線構造物２００の第１側面２００Ｓ１からキャビティ２００ＣＶまで延び、第２スロット２００ＳＬＯａは、カバー配線構造物２００の第２側面２００Ｓ２からキャビティ２００ＣＶまで延びる。第１スロット２００ＳＬＩａ及び第２スロット２００ＳＬＯａは、第２水平方向（Ｙ方向）に互いに整列されるように位置しうる。
【0061】
第１スロット２００ＳＬＩａ及び第２スロット２００ＳＬＯａそれぞれは、第２水平方向（Ｙ方向）に延びるバー状の平面断面、または第２水平方向（Ｙ方向）に長軸を有する長方形状の平面断面を有することができる。第１水平方向（Ｘ方向）において、第１スロット２００ＳＬＩａは、第１幅Ｗ１を有し、第２スロット２００ＳＬＯａは、第２幅Ｗ２を有し、キャビティ２００ＣＶは、第３幅Ｗ３を有することができる。第１幅Ｗ１及び第２幅Ｗ２は、同一値を有することができる。すなわち、第１スロット２００ＳＬＩａ及び第２スロット２００ＳＬＯａそれぞれは、第１水平方向（Ｘ方向）に同一幅を有することができる。例えば、第１幅Ｗ１及び第２幅Ｗ２は、約３００μｍないし約８００μｍでもある。例えば、第３幅Ｗ３は、約５ｍｍないし約２０ｍｍでもあるが、それに限定されない。第３幅Ｗ３は、半導体チップ１０のサイズによって、多様な値を有することができる。
【0062】
例えば、カバー配線構造物２００は、第１水平方向（Ｘ方向）に延びる第１中心線ＸＣに対して対称構造を有することができる。例えば、カバー配線構造物２００は、第２水平方向（Ｙ方向）に延びる第２中心線ＹＣに対して対称構造を有することができる。すなわち、第１スロット２００ＳＬＩａ及び第２スロット２００ＳＬＯａは、カバー配線構造物２００において、第１中心線ＸＣ及び第２中心線ＹＣそれぞれに対して対称になるように配置される。
【0063】
第１スロット２００ＳＬＩａ及び第２スロット２００ＳＬＯａは、複数の連結構造物１６２と垂直方向に重畳されない。平面視において、第１スロット２００ＳＬＩａ及び第２スロット２００ＳＬＯａは、複数の連結構造物１６２と第１水平方向（Ｘ方向）に離隔されるように位置しうる。複数の連結構造物１６２は、複数の第１連結構造物１６２Ｓ及び複数の第２連結構造物１６２Ｐを含む。第１連結構造物１６２Ｓは、データ信号または制御信号の伝達に使用され、第２連結構造物１６２Ｐは、電力またはグラウンドの伝達に使用される。第１連結構造物１６２Ｓは、カバー配線構造物２００の第３側面２００Ｓ３及び第４側面２００Ｓ４に沿って配置され、第２連結構造物１６２Ｐは、第１側面２００Ｓ１及び第２側面２００Ｓ２に沿って配置される。
【0064】
複数の連結構造物１６２のうち、第１スロット２００ＳＬＩａ及び第２スロット２００ＳＬＯａに隣接する連結構造物１６２は、第２連結構造物１６２Ｐでもある。複数の第２連結構造物１６２Ｐのうち一部は、電力伝達に使用され、他の一部は、グラウンド伝達に使用される。電力伝達に使用される第２連結構造物１６２Ｐ及びグラウンド伝達に使用される第２連結構造物１６２Ｐそれぞれは、複数個でもある。したがって、第１スロット２００ＳＬＩａ及び第２スロット２００ＳＬＯａそれぞれと垂直方向に重畳される部分に第２連結構造物１６２Ｐが配置されなくても、半導体パッケージ１ａの動作には影響を与えない。
【0065】
図１Ａ及び図１Ｂに示した注入方向ＤＦに沿って、充填部材１６４は、半導体パッケージ１ａ内に注入される。一部実施形態において、注入方向ＤＦは、カバー配線構造物２００の第１側面２００Ｓ１からカバー配線構造物２００の第２側面２００Ｓ２に向かう方向、すなわち、第２水平方向（Ｙ方向）でもある。第１スロット２００ＳＬＩ及び第２スロット２００ＳＬＯが充填部材１６４の注入方向ＤＦに沿って延びるので、キャビティ２００ＣＶ内に充填部材１６４が充填されないボイド欠陥の発生を防止することができる。また、半導体パッケージ１ａを製造する過程において使用されるフラックスが、第１スロット２００ＳＬＩａ及び第２スロット２００ＳＬＯａを介して外部に排出されるので、半導体パッケージ１ａの内部、例えば、キャビティ２００ＣＶ内へのフラックスの残留を防止することができる。
したがって、本発明による半導体パッケージ１ａは、ボイド欠陥が発生せず、フラックスが内部に残留しないので、構造的な信頼性を有することができる。
したがって、本発明による半導体パッケージ１ａは、ボイド欠陥が発生せず、フラックスが内部に残留しないので、構造的な信頼性を有することができる。
【0066】
図２Ｂを参照すれば、半導体パッケージ１ｂは、半導体チップ１０、カバー配線構造物２００、及びカバー配線構造物２００と電気的に連結される複数の連結構造物１６２を含む。
【0067】
カバー配線構造物２００は、キャビティ２００ＣＶ、第１スロット２００ＳＬＩｂ及び第２スロット２００ＳＬＯｂを有することができる。キャビティ２００ＣＶは、カバー配線構造物２００の側面２００Ｓ１、２００Ｓ２、２００Ｓ３、２００Ｓ４から離隔される。キャビティ２００ＣＶは、平面的に長方形状を有することができる。
【0068】
【0069】
カバー配線構造物２００は、キャビティ２００ＣＶと連結され、カバー配線構造物２００の互いに反対になる両側面それぞれまで延びる第１スロット２００ＳＬＩｂ及び第２スロット２００ＳＬＯｂを有することができる。第１スロット２００ＳＬＩｂ及び第２スロット２００ＳＬＯｂは、図１Ｂに示した第１スロット２００ＳＬＩ及び第２スロット２００ＳＬＯでもある。一部実施形態において、カバー配線構造物２００は、キャビティ２００ＣＶと連結される２つの第１スロット２００ＳＬＩｂ及び２つの第２スロット２００ＳＬＯｂを有することができる。２つの第１スロット２００ＳＬＩｂは、第１水平方向（Ｘ方向）に互いに離隔され、２つの第２スロット２００ＳＬＯｂは、第１水平方向（Ｘ方向）に互いに離隔される。
【0070】
第１スロット２００ＳＬＩｂは、カバー配線構造物２００の第１側面２００Ｓ１からキャビティ２００ＣＶまで延び、第２スロット２００ＳＬＯｂは、カバー配線構造物２００の第２側面２００Ｓ２からキャビティ２００ＣＶまで延びる。
【0071】
第１スロット２００ＳＬＩｂ及び第２スロット２００ＳＬＯｂは、第２水平方向（Ｙ方向）に互いに整列されるように位置しうる。例えば、２つの第１スロット２００ＳＬＩｂのうち１つと、２つの第２スロット２００ＳＬＯｂのうち１つは、第２水平方向（Ｙ方向）に互いに整列されるように位置し、２つの第１スロット２００ＳＬＩｂのうち他の１つと、２つの第２スロット２００ＳＬＯｂのうち他の１つは、第２水平方向（Ｙ方向）に互いに整列されるように位置しうる。
【0072】
第１スロット２００ＳＬＩｂ及び第２スロット２００ＳＬＯｂそれぞれは、第２水平方向（Ｙ方向）に延びるバー状の平面断面、または第２水平方向（Ｙ方向）に長軸を有する長方形状の平面断面を有することができる。第１スロット２００ＳＬＩｂ及び第２スロット２００ＳＬＯｂそれぞれは、第１水平方向（Ｘ方向）に同一幅を有することができる。
【0073】
例えば、カバー配線構造物２００は、第１水平方向（Ｘ方向）に延びる第１中心線ＸＣに対して対称構造を有することができる。例えば、カバー配線構造物２００は、第２水平方向（Ｙ方向）に延びる第２中心線ＹＣに対して対称構造を有することができる。すなわち、第１スロット２００ＳＬＩｂ及び第２スロット２００ＳＬＯｂは、カバー配線構造物２００において、第１中心線ＸＣ及び第２中心線ＹＣそれぞれに対して対称になるように配置される。
【0074】
第１スロット２００ＳＬＩｂ及び第２スロット２００ＳＬＯｂは、複数の連結構造物１６２と垂直方向に重畳されない。平面視において、第１スロット２００ＳＬＩｂ及び第２スロット２００ＳＬＯｂは、複数の連結構造物１６２と第１水平方向（Ｘ方向）に離隔されるように位置しうる。複数の連結構造物１６２は、複数の第１連結構造物１６２Ｓ及び複数の第２連結構造物１６２Ｐを含む。複数の連結構造物１６２のうち、第１スロット２００ＳＬＩｂ及び第２スロット２００ＳＬＯｂに隣接する連結構造物１６２は、第２連結構造物１６２Ｐでもある。
【0075】
図２Ｃを参照すれば、半導体パッケージ１ｃは、半導体チップ１０、カバー配線構造物２００、及びカバー配線構造物２００と電気的に連結される複数の連結構造物１６２を含む。
【0076】
カバー配線構造物２００は、キャビティ２００ＣＶ、第１スロット２００ＳＬＩｃ及び第２スロット２００ＳＬＯｃを有することができる。キャビティ２００ＣＶは、カバー配線構造物２００の側面２００Ｓ１、２００Ｓ２、２００Ｓ３、２００Ｓ４から離隔される。キャビティ２００ＣＶは、平面的に長方形状を有することができる。
【0077】
【0078】
カバー配線構造物２００は、キャビティ２００ＣＶと連結され、カバー配線構造物２００の互いに反対になる両側面それぞれまで延びる第１スロット２００ＳＬＩｃ及び第２スロット２００ＳＬＯｃを有することができる。第１スロット２００ＳＬＩｃ及び第２スロット２００ＳＬＯｃは、図１Ｂに示した第１スロット２００ＳＬＩ及び第２スロット２００ＳＬＯでもある。一部実施形態において、カバー配線構造物２００は、キャビティ２００ＣＶと連結される複数の第１スロット２００ＳＬＩｃ及び複数の第２スロット２００ＳＬＯｃを有することができる。複数の第１スロット２００ＳＬＩｃは、第１水平方向（Ｘ方向）に互いに離隔され、複数の第２スロット２００ＳＬＯｃは、第１水平方向（Ｘ方向）に互いに離隔される。図２Ｃには、カバー配線構造物２００が３つの第１スロット２００ＳＬＩｃ及び３つの第２スロット２００ＳＬＯｃを有するものと示しているが、それに限定されず、カバー配線構造物２００は、４以上の第１スロット２００ＳＬＩｃ及び４以上の第２スロット２００ＳＬＯｃを有することもできる。
【0079】
第１スロット２００ＳＬＩｃは、カバー配線構造物２００の第１側面２００Ｓ１からキャビティ２００ＣＶまで延び、第２スロット２００ＳＬＯｃは、カバー配線構造物２００の第２側面２００Ｓ２からキャビティ２００ＣＶまで延びる。互いに対応する第１スロット２００ＳＬＩｃ及び第２スロット２００ＳＬＯｃは、第２水平方向（Ｙ方向）に互いに整列されるように位置しうる。
【0080】
第１スロット２００ＳＬＩｃ及び第２スロット２００ＳＬＯｃそれぞれは、第２水平方向（Ｙ方向）に延びるバー状の平面断面、または第２水平方向（Ｙ方向）に長軸を有する長方形状の平面断面を有することができる。第１スロット２００ＳＬＩｃ及び第２スロット２００ＳＬＯｃそれぞれは、第１水平方向（Ｘ方向）に同一幅を有することができる。
【0081】
例えば、カバー配線構造物２００は、第１水平方向（Ｘ方向）に延びる第１中心線ＸＣに対して対称構造を有することができる。例えば、カバー配線構造物２００は、第２水平方向（Ｙ方向）に延びる第２中心線ＹＣに対して対称構造を有することができる。すなわち、第１スロット２００ＳＬＩｃ及び第２スロット２００ＳＬＯｃは、カバー配線構造物２００において、第１中心線ＸＣ及び第２中心線ＹＣそれぞれに対して対称になるように配置される。
【0082】
第１スロット２００ＳＬＩｃ及び第２スロット２００ＳＬＯｃは、複数の連結構造物１６２と垂直方向に重畳されない。平面視において、第１スロット２００ＳＬＩｃ及び第２スロット２００ＳＬＯｃは、複数の連結構造物１６２と第１水平方向（Ｘ方向）に離隔されるように位置しうる。複数の連結構造物１６２は、複数の第１連結構造物１６２Ｓ及び複数の第２連結構造物１６２Ｐを含む。複数の連結構造物１６２のうち、第１スロット２００ＳＬＩｃ及び第２スロット２００ＳＬＯｃに隣接する連結構造物１６２は、第２連結構造物１６２Ｐでもある。
【0083】
図２Ｄを参照すれば、半導体パッケージ１ｄは、半導体チップ１０、カバー配線構造物２００、及びカバー配線構造物２００と電気的に連結される複数の連結構造物１６２を含む。
【0084】
カバー配線構造物２００は、キャビティ２００ＣＶ、第１スロット２００ＳＬＩｄ及び第２スロット２００ＳＬＯｄを有することができる。キャビティ２００ＣＶは、カバー配線構造物２００の側面２００Ｓ１、２００Ｓ２、２００Ｓ３、２００Ｓ４から離隔される。キャビティ２００ＣＶは、平面的に長方形状を有することができる。
【0085】
【0086】
カバー配線構造物２００は、キャビティ２００ＣＶと連結され、カバー配線構造物２００の互いに反対になる両側面それぞれまで延びる第１スロット２００ＳＬＩｄ及び第２スロット２００ＳＬＯｄを有することができる。第１スロット２００ＳＬＩｄ及び第２スロット２００ＳＬＯｄは、図１Ｂに示した第１スロット２００ＳＬＩ及び第２スロット２００ＳＬＯでもある。一部実施形態において、カバー配線構造物２００は、キャビティ２００ＣＶと連結される少なくとも１つの第１スロット２００ＳＬＩｄ及び複数の第２スロット２００ＳＬＯｄを有することができる。カバー配線構造物２００が有する第２スロット２００ＳＬＯｄの個数は、第１スロット２００ＳＬＩｄの個数よりも多い。図２Ｄには、カバー配線構造物２００が２つの第１スロット２００ＳＬＩｄ及び３つの第２スロット２００ＳＬＯｄを有するものと示されているが、それに限定されない。例えば、カバー配線構造物２００は、１つの第１スロット２００ＳＬＩｄまたは３以上の第１スロット２００ＳＬＩｄを有し、第１スロット２００ＳＬＩｄの個数より１以上多い個数の第２スロット２００ＳＬＯｄを有することができる。
【0087】
第１スロット２００ＳＬＩｄは、カバー配線構造物２００の第１側面２００Ｓ１からキャビティ２００ＣＶまで延び、第２スロット２００ＳＬＯｄは、カバー配線構造物２００の第２側面２００Ｓ２からキャビティ２００ＣＶまで延びる。図２Ｄには、第１スロット２００ＳＬＩｄ及び第２スロット２００ＳＬＯｄが第２水平方向（Ｙ方向）に整列されないものと示されているが、それに限定されない。例えば、少なくとも１つの第１スロット２００ＳＬＩｄ、及び複数の第２スロット２００ＳＬＯｄのうち少なくとも１つの第２スロット２００ＳＬＯｄは、第２水平方向（Ｙ方向）に互いに整列可能である。
【0088】
第１スロット２００ＳＬＩｄ及び第２スロット２００ＳＬＯｄそれぞれは、第２水平方向（Ｙ方向）に延びるバー状の平面断面、または第２水平方向（Ｙ方向）に長軸を有する長方形状の平面断面を有することができる。第１水平方向（Ｘ方向）において、第１スロット２００ＳＬＩｄは、第１幅Ｗ１ａを有し、第２スロット２００ＳＬＯｄは、第２幅Ｗ２ａを有することができる。一部実施形態において、第１幅Ｗ１ａ及び第２幅Ｗ２ａは、同一値を有することができる。他の一部実施形態において、第１幅Ｗ１ａ及び第２幅Ｗ２ａは、異なる値を有することができる。例えば、カバー配線構造物２００が有する第２スロット２００ＳＬＯｄの個数と第２幅Ｗ２ａとの積は、第１スロット２００ＳＬＩｄの個数と第１幅Ｗ１ａとの積より大きい値を有することができる。
【0089】
例えば、カバー配線構造物２００は、第１水平方向（Ｘ方向）に延びる第１中心線ＸＣに対して非対称構造を有することができる。例えば、カバー配線構造物２００は、第２水平方向（Ｙ方向）に延びる第２中心線ＹＣに対して対称構造を有することができる。すなわち、第１スロット２００ＳＬＩｄ及び第２スロット２００ＳＬＯｄは、カバー配線構造物２００において、第２中心線ＹＣに対して対称になるように配置される。
【0090】
第１スロット２００ＳＬＩｄ及び第２スロット２００ＳＬＯｄは、複数の連結構造物１６２と垂直方向に重畳されない。平面視において、第１スロット２００ＳＬＩｄ及び第２スロット２００ＳＬＯｄは、複数の連結構造物１６２と第１水平方向（Ｘ方向）に離隔されるように位置しうる。複数の連結構造物１６２は、複数の第１連結構造物１６２Ｓ及び複数の第２連結構造物１６２Ｐを含む。複数の連結構造物１６２のうち、第１スロット２００ＳＬＩｄ及び第２スロット２００ＳＬＯｄに隣接する連結構造物１６２は、第２連結構造物１６２Ｐでもある。
【0091】
図２Ｅを参照すれば、半導体パッケージ１ｅは、半導体チップ１０、カバー配線構造物２００、及びカバー配線構造物２００と電気的に連結される複数の連結構造物１６２を含む。
【0092】
カバー配線構造物２００は、キャビティ２００ＣＶ、第１スロット２００ＳＬＩｅ及び第２スロット２００ＳＬＯｅを有することができる。キャビティ２００ＣＶは、カバー配線構造物２００の側面２００Ｓ１、２００Ｓ２、２００Ｓ３、２００Ｓ４から離隔される。キャビティ２００ＣＶは、平面的に長方形状を有することができる。
【0093】
【0094】
カバー配線構造物２００は、キャビティ２００ＣＶと連結され、カバー配線構造物２００の互いに反対になる両側面それぞれまで延びる第１スロット２００ＳＬＩｅ及び第２スロット２００ＳＬＯｅを有することができる。第１スロット２００ＳＬＩｅ及び第２スロット２００ＳＬＯｅは、図１Ｂに示した第１スロット２００ＳＬＩ及び第２スロット２００ＳＬＯでもある。図２Ｅには、カバー配線構造物２００がキャビティ２００ＣＶと連結される１つの第１スロット２００ＳＬＩｅ及び１つの第２スロット２００ＳＬＯｅを有するものと示されているが、それに限定されない。例えば、カバー配線構造物２００は、図２Ｂ、図２Ｃ及び図２Ｄを介して説明したところと同様に、多様な個数の第１スロット２００ＳＬＩｅ及び多様な個数の第２スロット２００ＳＬＯｅを有することができる。
【0095】
第１スロット２００ＳＬＩｅは、カバー配線構造物２００の第１側面２００Ｓ１からキャビティ２００ＣＶまで延び、第２スロット２００ＳＬＯｅは、カバー配線構造物２００の第２側面２００Ｓ２からキャビティ２００ＣＶまで延びる。
【0096】
第１スロット２００ＳＬＩｅ及び第２スロット２００ＳＬＯｅそれぞれは、第２水平方向（Ｙ方向）に延びるバー状の平面断面、または第２水平方向（Ｙ方向）に長軸を有する長方形状の平面断面を有することができる。第１水平方向（Ｘ方向）において、第１スロット２００ＳＬＩｅは、第１幅Ｗ１ｂを有し、第２スロット２００ＳＬＯｅは、第２幅Ｗ２ｂを有することができる。第２幅Ｗ２ｂは、第１幅Ｗ１ｂより大きい値を有することができる。
【0097】
例えば、カバー配線構造物２００は、第１水平方向（Ｘ方向）に延びる第１中心線ＸＣに対して非対称構造を有することができる。例えば、カバー配線構造物２００は、第２水平方向（Ｙ方向）に延びる第２中心線ＹＣに対して対称構造を有することができる。すなわち、第１スロット２００ＳＬＩｅ及び第２スロット２００ＳＬＯｅは、カバー配線構造物２００において、第２中心線ＹＣに対して対称になるように配置される。
【0098】
第１スロット２００ＳＬＩｅ及び第２スロット２００ＳＬＯｅは、複数の連結構造物１６２と垂直方向に重畳されない。平面視において、第１スロット２００ＳＬＩｅ及び第２スロット２００ＳＬＯｅは、複数の連結構造物１６２と第１水平方向（Ｘ方向）に離隔されるように位置しうる。複数の連結構造物１６２は、複数の第１連結構造物１６２Ｓ及び複数の第２連結構造物１６２Ｐを含む。複数の連結構造物１６２のうち、第１スロット２００ＳＬＩｅ及び第２スロット２００ＳＬＯｅに隣接する連結構造物１６２は、第２連結構造物１６２Ｐでもある。
【0099】
図２Ｆを参照すれば、半導体パッケージ１ｆは、半導体チップ１０、カバー配線構造物２００、及びカバー配線構造物２００と電気的に連結される複数の連結構造物１６２を含む。
【0100】
カバー配線構造物２００は、キャビティ２００ＣＶ、第１スロット２００ＳＬＩｆ及び第２スロット２００ＳＬＯｆを有することができる。キャビティ２００ＣＶは、カバー配線構造物２００の側面２００Ｓ１、２００Ｓ２、２００Ｓ３、２００Ｓ４から離隔される。キャビティ２００ＣＶは、平面的に長方形状を有することができる。
【0101】
【0102】
カバー配線構造物２００は、キャビティ２００ＣＶと連結され、カバー配線構造物２００の互いに反対になる両側面それぞれまで延びる第１スロット２００ＳＬＩｆ及び第２スロット２００ＳＬＯｆを有することができる。第１スロット２００ＳＬＩｆ及び第２スロット２００ＳＬＯｆは、図１Ｂに示した第１スロット２００ＳＬＩ及び第２スロット２００ＳＬＯでもある。図２Ｆには、カバー配線構造物２００がキャビティ２００ＣＶと連結される１つの第１スロット２００ＳＬＩｆ及び１つの第２スロット２００ＳＬＯｆを有するものと示されているが、それに限定されない。例えば、カバー配線構造物２００は、図２Ｂ、図２Ｃ及び図２Ｄを介して説明したところと同様に、多様な個数の第１スロット２００ＳＬＩｆ及び多様な個数の第２スロット２００ＳＬＯｆを有することができる。
【0103】
第１スロット２００ＳＬＩｆは、カバー配線構造物２００の第１側面２００Ｓ１からキャビティ２００ＣＶまで延び、第２スロット２００ＳＬＯｆは、カバー配線構造物２００の第２側面２００Ｓ２からキャビティ２００ＣＶまで延びる。
【0104】
第１スロット２００ＳＬＩｆ及び第２スロット２００ＳＬＯｆそれぞれは、第１側面２００Ｓ１から第２側面２００Ｓ２に向かう方向、すなわち、第２水平方向（Ｙ方向）に延びつつ水平幅が増加する台形状の平面断面を有することができる。
【0105】
例えば、カバー配線構造物２００は、第１水平方向（Ｘ方向）に延びる第１中心線ＸＣに対して非対称構造を有することができる。例えば、カバー配線構造物２００は、第２水平方向（Ｙ方向）に延びる第２中心線ＹＣに対して対称構造を有することができる。すなわち、第１スロット２００ＳＬＩｆ及び第２スロット２００ＳＬＯｆは、カバー配線構造物２００において、第２中心線ＹＣに対して対称になるように配置される。
【0106】
第１スロット２００ＳＬＩｆ及び第２スロット２００ＳＬＯｆは、複数の連結構造物１６２と垂直方向に重畳されない。平面視において、第１スロット２００ＳＬＩｆ及び第２スロット２００ＳＬＯｆは、複数の連結構造物１６２と第１水平方向（Ｘ方向）に離隔されるように位置しうる。複数の連結構造物１６２は、複数の第１連結構造物１６２Ｓ及び複数の第２連結構造物１６２Ｐを含む。複数の連結構造物１６２のうち、第１スロット２００ＳＬＩｆ及び第２スロット２００ＳＬＯｆに隣接する連結構造物１６２は、第２連結構造物１６２Ｐでもある。
【0107】
図２Ｇを参照すれば、半導体パッケージ１ｇは、半導体チップ１０、カバー配線構造物２００、及びカバー配線構造物２００と電気的に連結される複数の連結構造物１６２を含む。
【0108】
カバー配線構造物２００は、キャビティ２００ＣＶ、第１スロット２００ＳＬＩｇ及び第２スロット２００ＳＬＯｇを有することができる。キャビティ２００ＣＶは、カバー配線構造物２００の側面２００Ｓ１、２００Ｓ２、２００Ｓ３、２００Ｓ４から離隔される。キャビティ２００ＣＶは、平面的に長方形状を有することができる。
【0109】
【0110】
カバー配線構造物２００は、キャビティ２００ＣＶと連結され、カバー配線構造物２００の互いに反対になる両側面それぞれまで延びる第１スロット２００ＳＬＩｇ及び第２スロット２００ＳＬＯｇを有することができる。第１スロット２００ＳＬＩｇ及び第２スロット２００ＳＬＯｇは、図１Ｂに示した第１スロット２００ＳＬＩ及び第２スロット２００ＳＬＯでもある。図２Ｇには、カバー配線構造物２００がキャビティ２００ＣＶと連結される１つの第１スロット２００ＳＬＩｇ及び１つの第２スロット２００ＳＬＯｇを有するものと示されているが、それに限定されない。例えば、カバー配線構造物２００は、図２Ｂ、図２Ｃ及び図２Ｄを介して説明したところと同様に、多様な個数の第１スロット２００ＳＬＩｇ及び多様な個数の第２スロット２００ＳＬＯｇを有することができる。
【0111】
第１スロット２００ＳＬＩｇは、カバー配線構造物２００の第１側面２００Ｓ１からキャビティ２００ＣＶまで延び、第２スロット２００ＳＬＯｇは、カバー配線構造物２００の第２側面２００Ｓ２からキャビティ２００ＣＶまで延びる。
【0112】
第１スロット２００ＳＬＩｆ及び第２スロット２００ＳＬＯｆそれぞれは、第１側面２００Ｓ１から第２側面２００Ｓ２に向かう方向、すなわち、第２水平方向（Ｙ方向）に延びつつ水平幅が増加する半円状に近い平面断面を有することができる。第１スロット２００ＳＬＩｆ及び第２スロット２００ＳＬＯｆのエッジにおいて、カバー配線構造物２００の側面は、平面的に丸みのある形状を有することができる。
【0113】
例えば、カバー配線構造物２００は、第１水平方向（Ｘ方向）に延びる第１中心線ＸＣに対して非対称構造を有することができる。例えば、カバー配線構造物２００は、第２水平方向（Ｙ方向）に延びる第２中心線ＹＣに対して対称構造を有することができる。すなわち、第１スロット２００ＳＬＩｇ及び第２スロット２００ＳＬＯｇは、カバー配線構造物２００において、第２中心線ＹＣに対して対称になるように配置される。
【0114】
第１スロット２００ＳＬＩｇ及び第２スロット２００ＳＬＯｇは、複数の連結構造物１６２と垂直方向に重畳されない。平面視において、第１スロット２００ＳＬＩｇ及び第２スロット２００ＳＬＯｇは、複数の連結構造物１６２と第１水平方向（Ｘ方向）に離隔されるように位置しうる。複数の連結構造物１６２は、複数の第１連結構造物１６２Ｓ及び複数の第２連結構造物１６２Ｐを含む。複数の連結構造物１６２のうち、第１スロット２００ＳＬＩｇ及び第２スロット２００ＳＬＯｇに隣接する連結構造物１６２は、第２連結構造物１６２Ｐでもある。
【0115】
図３Ａ及び図３Ｂは、本発明による半導体パッケージを示す断面図である。具体的には、図３Ａ及び図３Ｂは、半導体パッケージを互いに直交する方向に沿って切断した断面図である。例えば、図３Ａは、第１水平方向（Ｘ方向）に沿って切断した断面図であり、図３Ｂは、第２水平方向（Ｙ方向）に沿って切断した断面図である。図３Ａ及び図３Ｂに係わる内容のうち、図１Ａないし図２Ｇと重複する説明は省略する。
【0116】
図３Ａ及び図３Ｂを共に参照すれば、半導体パッケージ１－１は、支持配線構造物１００と、支持配線構造物１００上に配置される拡張層１６０と、拡張層１６０内に配置される半導体チップ１０と、拡張層１６０上に配置されるカバー配線構造物２００－Ｉとを含むものでもある。
【0117】
一部実施形態において、カバー配線構造物２００－Ｉは、マルチレイヤー印刷回路基板でもある。カバー配線構造物２００－Ｉは、第２ベース絶縁層２１０及び複数の第２配線パターン２２０を含む。カバー配線構造物２００－Ｉは、第２水平方向（Ｙ方向）に互いに反対になる第１側面２００Ｓ１及び第２側面２００Ｓ２、並びに第１水平方向（Ｘ方向）に互いに反対になる第３側面２００Ｓ３及び第４側面２００Ｓ４を有することができる。カバー配線構造物２００－Ｉは、第２上面ソルダレジスト層２３２及び第２下面ソルダレジスト層２３４を含む第２ソルダレジスト層２３０をさらに含んでもよい。
【0118】
カバー配線構造物２００－Ｉは、平面視において、中心付近に、カバー配線構造物２００－Ｉの下面からカバー配線構造物２００－Ｉの内部に延びるキャビティ２００ＣＶ－Ｉを有することができる。キャビティ２００ＣＶ－Ｉは、カバー配線構造物２００－Ｉの側面２００Ｓ１、２００Ｓ２、２００Ｓ３、２００Ｓ４から離隔される。キャビティ２００ＣＶ－Ｉは、平面的に長方形状を有することができる。キャビティ２００ＣＶ－Ｉ内には、半導体チップ１０の上側部分が位置しうる。半導体チップ１０とカバー配線構造物２００－Ｉとの間には、充填部材１６４が介在されうる。
【0119】
カバー配線構造物２００－Ｉは、キャビティ２００ＣＶ－Ｉと連結され、カバー配線構造物２００－Ｉの互いに反対になる両側面それぞれまで延びる第１スロット２００ＳＬＩ－Ｉ及び第２スロット２００ＳＬＯ－Ｉを有することができる。第１スロット２００ＳＬＩ－Ｉは、カバー配線構造物２００－Ｉの第１側面２００Ｓ１からキャビティ２００ＣＶ－Ｉまで延び、第２スロット２００ＳＬＯ－Ｉは、カバー配線構造物２００－Ｉの第２側面２００Ｓ２からキャビティ２００ＣＶ－Ｉまで延びる。
【0120】
第１スロット２００ＳＬＩ－Ｉ及び第２スロット２００ＳＬＯ－Ｉの平面断面、配置及び個数は、図２Ａないし図２Ｇを介して説明した第１スロット２００ＳＬＩａ、２００ＳＬＩｂ、２００ＳＬＩｃ、２００ＳＬＩｄ、２００ＳＬＩｅ、２００ＳＬＩｆ、２００ＳＬＩｇ及び第２スロット２００ＳＬＯａ、２００ＳＬＯｂ、２００ＳＬＯｃ、２００ＳＬＯｄ、２００ＳＬＯｅ、２００ＳＬＯｆ、２００ＳＬＯｇの平面断面、配置及び個数と同一である。
【0121】
充填部材１６４は、支持配線構造物１００とカバー配線構造物２００－Ｉとの間に注入されて形成される。充填部材１６４は、支持配線構造物１００とカバー配線構造物２００－Ｉとの間、キャビティ２００ＣＶ－Ｉ、第１スロット２００ＳＬＩ－Ｉ及び第２スロット２００ＳＬＯ－Ｉを充填することができる。
【0122】
キャビティ２００ＣＶ－Ｉ、第１スロット２００ＳＬＩ－Ｉ及び第２スロット２００ＳＬＯ－Ｉは、カバー配線構造物２００の最下面からそれぞれ同一深さを有し、カバー配線構造物２００－Ｉ内に延びる。
【0123】
キャビティ２００ＣＶ－Ｉ、第１スロット２００ＳＬＩ－Ｉ及び第２スロット２００ＳＬＯ－Ｉそれぞれは、第２下面ソルダレジスト層２３４を貫通するが、第２ベース絶縁層２１０内には延びない。例えば、キャビティ２００ＣＶ－Ｉ、第１スロット２００ＳＬＩ－Ｉ及び第２スロット２００ＳＬＯ－Ｉそれぞれの深さは、第２下面ソルダレジスト層２３４の厚みとほぼ同一値を有することができる。すなわち、キャビティ２００ＣＶ－Ｉ、第１スロット２００ＳＬＩ－Ｉ及び第２スロット２００ＳＬＯ－Ｉそれぞれは、第２下面ソルダレジスト層２３４によって限定されるように形成される。
【0124】
図４Ａ及び図４Ｂは、本発明による半導体パッケージを示す断面図である。具体的には、図４Ａ及び図４Ｂは、半導体パッケージを互いに直交する方向に沿って切断した断面図である。例えば、図４Ａは、第１水平方向（Ｘ方向）に沿って切断した断面図であり、図４Ｂは、第２水平方向（Ｙ方向）に沿って切断した断面図である。図４Ａ及び図４Ｂに係わる内容のうち、図１Ａないし図３Ｂと重複する説明は省略する。
【0125】
図４Ａ及び図４Ｂを共に参照すれば、半導体パッケージ１－２は、支持配線構造物１００と、支持配線構造物１００上に配置される拡張層１６０と、拡張層１６０内に配置される半導体チップ１０と、拡張層１６０上に配置されるカバー配線構造物２００－ＩＩとを含むものでもある。
【0126】
一部実施形態において、カバー配線構造物２００－ＩＩは、マルチレイヤー印刷回路基板でもある。カバー配線構造物２００－ＩＩは、第２ベース絶縁層２１０及び複数の第２配線パターン２２０を含む。カバー配線構造物２００－ＩＩは、第２水平方向（Ｙ方向）に互いに反対になる第１側面２００Ｓ１及び第２側面２００Ｓ２、並びに第１水平方向（Ｘ方向）に互いに反対になる第３側面２００Ｓ３及び第４側面２００Ｓ４を有することができる。カバー配線構造物２００－ＩＩは、第２上面ソルダレジスト層２３２及び第２下面ソルダレジスト層２３４を含む第２ソルダレジスト層２３０をさらに含んでもよい。
【0127】
カバー配線構造物２００－ＩＩは、平面視において、中心付近に、カバー配線構造物２００－ＩＩの下面からカバー配線構造物２００－ＩＩの内部に延びるキャビティ２００ＣＶ－ＩＩを有することができる。キャビティ２００ＣＶ－ＩＩは、カバー配線構造物２００－ＩＩの側面２００Ｓ１、２００Ｓ２、２００Ｓ３、２００Ｓ４から離隔される。キャビティ２００ＣＶ－ＩＩは、平面的に長方形状を有することができる。キャビティ２００ＣＶ－ＩＩ内には、半導体チップ１０の上側部分が位置しうる。半導体チップ１０とカバー配線構造物２００－ＩＩとの間には、充填部材１６４が介在されうる。
【0128】
カバー配線構造物２００－ＩＩは、キャビティ２００ＣＶ－ＩＩと連結され、カバー配線構造物２００－ＩＩの互いに反対になる両側面それぞれまで延びる第１スロット２００ＳＬＩ－ＩＩ及び第２スロット２００ＳＬＯ－ＩＩを有することができる。第１スロット２００ＳＬＩ－ＩＩは、カバー配線構造物２００－ＩＩの第１側面２００Ｓ１からキャビティ２００ＣＶ－ＩＩまで延び、第２スロット２００ＳＬＯ－ＩＩは、カバー配線構造物２００－ＩＩの第２側面２００Ｓ２からキャビティ２００ＣＶ－ＩＩまで延びる。
【0129】
充填部材１６４は、支持配線構造物１００とカバー配線構造物２００－ＩＩとの間に注入されて形成される。充填部材１６４は、支持配線構造物１００とカバー配線構造物２００－ＩＩとの間、キャビティ２００ＣＶ－ＩＩ、第１スロット２００ＳＬＩ－ＩＩ及び第２スロット２００ＳＬＯ－ＩＩを充填することができる。
【0130】
キャビティ２００ＣＶ－ＩＩ、第１スロット２００ＳＬＩ－ＩＩ及び第２スロット２００ＳＬＯ－ＩＩは、カバー配線構造物２００－ＩＩの最下面からそれぞれ同一深さを有し、カバー配線構造物２００－ＩＩ内に延びる。
【0131】
キャビティ２００ＣＶ－ＩＩ、第１スロット２００ＳＬＩ－ＩＩ及び第２スロット２００ＳＬＯ－ＩＩそれぞれは、第２下面ソルダレジスト層２３４を貫通し、第２ベース絶縁層２１０内に延びる。例えば、キャビティ２００ＣＶ－ＩＩ、第１スロット２００ＳＬＩ－ＩＩ及び第２スロット２００ＳＬＯ－ＩＩそれぞれの深さは、第２下面ソルダレジスト層２３４の厚みより大きい値を有することができる。キャビティ２００ＣＶ－ＩＩ、第１スロット２００ＳＬＩ－ＩＩ及び第２スロット２００ＳＬＯ－ＩＩそれぞれは、第２下面ソルダレジスト層２３４を貫通し、第２ベース絶縁層２１０内に延びるが、第２ベース絶縁層２１０を貫通しない。
【0132】
図５は、本発明による半導体パッケージを示す断面図である。具体的には、図５は、図１Ｂ、図３Ｂ及び図４Ｂと同一方向に沿って切断した断面図である。例えば、図５は、第２水平方向（Ｙ方向）に沿って切断した断面図である。図５に係わる内容のうち、図１Ａないし図４Ｂと重複する説明は省略する。
【0133】
図５を参照すれば、半導体パッケージ１－３は、支持配線構造物１００と、支持配線構造物１００上に配置される拡張層１６０と、拡張層１６０内に配置される半導体チップ１０と、拡張層１６０上に配置されるカバー配線構造物２００－ＩＩＩとを含むものでもある。
【0134】
一部実施形態において、カバー配線構造物２００－ＩＩＩは、マルチレイヤー印刷回路基板でもある。カバー配線構造物２００－ＩＩＩは、第２ベース絶縁層２１０及び複数の第２配線パターン２２０を含む。カバー配線構造物２００－ＩＩＩは、第２水平方向（Ｙ方向）に互いに反対になる第１側面２００Ｓ１及び第２側面２００Ｓ２を有することができる。カバー配線構造物２００－ＩＩＩは、第２上面ソルダレジスト層２３２及び第２下面ソルダレジスト層２３４を含む第２ソルダレジスト層２３０をさらに含んでもよい。
【0135】
カバー配線構造物２００－ＩＩＩは、平面視において、中心付近に、カバー配線構造物２００－ＩＩＩの下面からカバー配線構造物２００－ＩＩＩの内部に延びるキャビティ２００ＣＶ－ＩＩＩを有することができる。キャビティ２００ＣＶ－ＩＩＩは、平面的に長方形状を有することができる。キャビティ２００ＣＶ－ＩＩＩ内には、半導体チップ１０の上側部分が位置しうる。半導体チップ１０とカバー配線構造物２００－ＩＩＩとの間には、充填部材１６４が介在されうる。
【0136】
カバー配線構造物２００－ＩＩＩは、キャビティ２００ＣＶ－ＩＩＩと連結され、カバー配線構造物２００－ＩＩＩの互いに反対になる両側面それぞれまで延びる第１スロット２００ＳＬＩ－ＩＩＩ及び第２スロット２００ＳＬＯ－ＩＩＩを有することができる。第１スロット２００ＳＬＩ－ＩＩＩは、カバー配線構造物２００－ＩＩＩの第１側面２００Ｓ１からキャビティ２００ＣＶ－ＩＩＩまで延び、第２スロット２００ＳＬＯ－ＩＩＩは、カバー配線構造物２００－ＩＩＩの第２側面２００Ｓ２からキャビティ２００ＣＶ－ＩＩＩまで延びる。
【0137】
充填部材１６４は、支持配線構造物１００とカバー配線構造物２００－ＩＩＩとの間に注入されて形成される。充填部材１６４は、支持配線構造物１００とカバー配線構造物２００－ＩＩＩとの間、キャビティ２００ＣＶ－ＩＩＩ、第１スロット２００ＳＬＩ－ＩＩＩ及び第２スロット２００ＳＬＯ－ＩＩＩを充填することができる。
【0138】
キャビティ２００ＣＶ－ＩＩＩは、カバー配線構造物２００－ＩＩＩの最下面から第１深さＤ１ａを有し、カバー配線構造物２００－ＩＩＩ内に延び、第１スロット２００ＳＬＩ－ＩＩＩ及び第２スロット２００ＳＬＯ－ＩＩＩそれぞれは、カバー配線構造物２００－ＩＩＩの最下面から第２深さＤ２ａを有し、カバー配線構造物２００－ＩＩＩ内に延びる。第２深さＤ２ａは、第１深さＤ１ａよりも大きい。例えば、第１深さＤ１ａは、第２下面ソルダレジスト層２３４の厚みより小さい値を有し、第２深さＤ２ａは、第２下面ソルダレジスト層２３４の厚みとほぼ同一値を有することができる。
【0139】
一部実施形態において、キャビティ２００ＣＶ－ＩＩＩは、第２下面ソルダレジスト層２３４の下面から第２下面ソルダレジスト層２３４内に延びるが、第２ベース絶縁層２１０まで延びず、第１スロット２００ＳＬＩ－ＩＩＩ及び第２スロット２００ＳＬＯ－ＩＩＩそれぞれは、第２下面ソルダレジスト層２３４を貫通することができる。
【0140】
図６は、本発明による半導体パッケージを示す断面図である。具体的には、図６は、図１Ｂ、図３Ｂ、図４Ｂ及び図５と同一方向に沿って切断した断面図である。例えば、図６は、第２水平方向（Ｙ方向）に沿って切断した断面図である。図６に係わる内容のうち、図１Ａないし図５と重複する説明は省略する。
【0141】
図６を参照すれば、半導体パッケージ１－４は、支持配線構造物１００と、支持配線構造物１００上に配置される拡張層１６０と、拡張層１６０内に配置される半導体チップ１０と、拡張層１６０上に配置されるカバー配線構造物２００－ＩＶとを含むものでもある。
【0142】
一部実施形態において、カバー配線構造物２００－ＩＶは、マルチレイヤー印刷回路基板でもある。カバー配線構造物２００－ＩＶは、第２ベース絶縁層２１０及び複数の第２配線パターン２２０を含む。カバー配線構造物２００－ＩＶは、第２水平方向（Ｙ方向）に互いに反対になる第１側面２００Ｓ１及び第２側面２００Ｓ２を有することができる。カバー配線構造物２００－ＩＶは、第２上面ソルダレジスト層２３２及び第２下面ソルダレジスト層２３４を含む第２ソルダレジスト層２３０をさらに含んでもよい。
【0143】
カバー配線構造物２００－ＩＶは、平面視において、中心付近に、カバー配線構造物２００－ＩＶの下面からカバー配線構造物２００－ＩＶの内部に延びるキャビティ２００ＣＶ－ＩＶを有することができる。キャビティ２００ＣＶ－ＩＶは、平面的に長方形状を有することができる。キャビティ２００ＣＶ－ＩＶ内には、半導体チップ１０の上側部分が位置しうる。半導体チップ１０とカバー配線構造物２００－ＩＶとの間には、充填部材１６４が介在されうる。
【0144】
カバー配線構造物２００－ＩＶは、キャビティ２００ＣＶ－ＩＶと連結され、カバー配線構造物２００－ＩＶの互いに反対になる両側面それぞれまで延びる第１スロット２００ＳＬＩ－ＩＶ及び第２スロット２００ＳＬＯ－ＩＶを有することができる。第１スロット２００ＳＬＩ－ＩＶは、カバー配線構造物２００－ＩＶの第１側面２００Ｓ１からキャビティ２００ＣＶ－ＩＶまで延び、第２スロット２００ＳＬＯ－ＩＶは、カバー配線構造物２００－ＩＶの第２側面２００Ｓ２からキャビティ２００ＣＶ－ＩＶまで延びる。
【0145】
充填部材１６４は、支持配線構造物１００とカバー配線構造物２００－ＩＶとの間に注入されて形成される。充填部材１６４は、支持配線構造物１００とカバー配線構造物２００－ＩＶとの間、キャビティ２００ＣＶ－ＩＶ、第１スロット２００ＳＬＩ－ＩＶ及び第２スロット２００ＳＬＯ－ＩＶを充填することができる。
【0146】
キャビティ２００ＣＶ－ＩＶは、カバー配線構造物２００－ＩＶの最下面から第１深さＤ１ｂを有し、カバー配線構造物２００－ＩＶ内に延び、第１スロット２００ＳＬＩ－ＩＶ及び第２スロット２００ＳＬＯ－ＩＶそれぞれは、カバー配線構造物２００－ＩＶの最下面から第２深さＤ２ｂを有し、カバー配線構造物２００－ＩＶ内に延びる。第１深さＤ１ｂは、第２深さＤ２ｂよりも大きい。例えば、第１深さＤ１ｂは、第２下面ソルダレジスト層２３４の厚みとほぼ同一値を有し、第２深さＤ２ｂは、第２下面ソルダレジスト層２３４の厚みより小さい値を有することができる。
【0147】
図７Ａ及び図７Ｂは、本発明による半導体パッケージを示す断面図である。具体的には、図７Ａ及び図７Ｂは、半導体パッケージを互いに直交する方向に沿って切断した断面図である。例えば、図７Ａは、第１水平方向（Ｘ方向）に沿って切断した断面図であり、図７Ｂは、第２水平方向（Ｙ方向）に沿って切断した断面図である。図７Ａ及び図７Ｂに係わる内容のうち、図１Ａないし図６と重複する説明は省略する。
【0148】
図７Ａ及び図７Ｂを共に参照すれば、半導体パッケージ２は、支持配線構造物１００と、支持配線構造物１００上に配置される拡張層１６０と、拡張層１６０内に配置される半導体チップ１０と、拡張層１６０上に配置されるカバー配線構造物２００とを含むものでもある。
【0149】
カバー配線構造物２００は、カバー配線構造物２００の下面に配置される複数のソルダレジストパッチ２４０をさらに含んでもよい。一部実施形態において、複数のソルダレジストパッチ２４０は、水平断面が円形または四角形を有することができる。複数のソルダレジストパッチ２４０は、キャビティ２００ＣＶ内に配置されうる。複数のソルダレジストパッチ２４０は、キャビティ２００ＣＶ内で互いに離隔され、列をなして配置されうる。
【0150】
複数のソルダレジストパッチ２４０は、半導体チップ１０の非活性面、すなわち、上面と接するように配置される。複数のソルダレジストパッチ２４０は、第２下面ソルダレジスト層２３４と半導体チップ１０との間に配置され、カバー配線構造物２００と半導体チップ１０との間に間隔を維持させることができる。
【0151】
図８Ａ及び図８Ｂは、本発明による半導体パッケージを示す断面図である。具体的には、図８Ａ及び図８Ｂは、半導体パッケージを互いに直交する方向に沿って切断した断面図である。例えば、図８Ａは、第１水平方向（Ｘ方向）に沿って切断した断面図であり、図８Ｂは、第２水平方向（Ｙ方向）に沿って切断した断面図である。図８Ａ及び図８Ｂに係わる内容のうち、図１Ａないし図７Ｂと重複する説明は省略する。
【0152】
図８Ａ及び図８Ｂを共に参照すれば、半導体パッケージ３は、支持配線構造物１４０と、支持配線構造物１４０上に配置される拡張層１６０と、拡張層１６０内に配置される半導体チップ１０と、拡張層１６０上に配置されるカバー配線構造物２００とを含むものでもある。支持配線構造物１４０は、再配線層とも称する。
【0153】
支持配線構造物１４０は、再配線導電構造物１４５及び複数の再配線絶縁層１４６を含む。再配線導電構造物１４５及び再配線絶縁層１４６それぞれは、第１配線パターン及び第１ベース絶縁層とも称する。再配線導電構造物１４５は、複数の再配線絶縁層１４６それぞれの上面及び下面のうち少なくとも一面に配置される複数の再配線ラインパターン１４２、及び複数の再配線絶縁層１４６のうち少なくとも１つの再配線絶縁層１４６を貫通して、複数の再配線ラインパターン１４２のうち一部とそれぞれ接して連結される複数の再配線ビア１４４を含む。一部実施形態において、複数の再配線ラインパターン１４２のうち少なくとも一部は、複数の再配線ビア１４４のうち一部と共に形成され、一体をなすことができる。例えば、再配線ラインパターン１４２上に配置される再配線ビア１４４は共に形成され、一体をなすことができる。一部実施形態において、複数の再配線ビア１４４は、下側から上側に水平幅が狭くなって延びるテーパ状を有することができる。すなわち、複数の再配線ビア１４４は、半導体チップ１０から遠くなりつつ水平幅が広くなる。
【0154】
半導体チップ１０の複数のチップ連結パッド１６は、再配線導電構造物１４５と電気的に連結される。一部実施形態において、複数の再配線ラインパターン１４２のうち、最上端の配線レイヤーに配置される再配線ラインパターン１４２の一部分と、複数のチップ連結パッド１６との間には、複数のチップ連結端子１８が配置され、半導体チップ１０と支持配線構造物１４０の再配線導電構造物１４５とを電気的に連結することができる。
【0155】
図９は、本発明によるパッケージ・オン・パッケージ（ＰｏＰ）形態の半導体パッケージの断面図である。
図９を参照すれば、パッケージ・オン・パッケージ１０００は、第１半導体パッケージ１上に積層される第２半導体パッケージ４００を含む。第１半導体パッケージ１は、下部半導体パッケージでもあり、第２半導体パッケージ４００は、上部半導体パッケージでもある。図９には、第１半導体パッケージ１が図１Ａ及び図１Ｂに示した半導体パッケージ１と実質的に同一であるものと示されているが、第１半導体パッケージ１は、図２Ａないし図８Ｂを介して説明した半導体パッケージ１ａ、１ｂ、１ｃ、１ｄ、１ｅ、１ｆ、１ｇ、２、３であってもよい。第１半導体パッケージ１は、第１半導体チップ１０と、第１半導体基板１２と、第１半導体素子１４と、第１チップ連結パッド１６と、第１チップ連結端子１８と、第１アンダーフィル層５０とを含むものでもある。第１半導体チップ１０、第１半導体基板１２、第１半導体素子１４、第１チップ連結パッド１６、第１チップ連結端子１８及び第１アンダーフィル層５０それぞれは、図１Ａ及び図１Ｂを介して説明した半導体チップ１０、半導体基板１２、半導体素子１４、チップ連結パッド１６、チップ連結端子１８及びアンダーフィル層５０それぞれと実質的に同一である。
図９を参照すれば、パッケージ・オン・パッケージ１０００は、第１半導体パッケージ１上に積層される第２半導体パッケージ４００を含む。第１半導体パッケージ１は、下部半導体パッケージでもあり、第２半導体パッケージ４００は、上部半導体パッケージでもある。図９には、第１半導体パッケージ１が図１Ａ及び図１Ｂに示した半導体パッケージ１と実質的に同一であるものと示されているが、第１半導体パッケージ１は、図２Ａないし図８Ｂを介して説明した半導体パッケージ１ａ、１ｂ、１ｃ、１ｄ、１ｅ、１ｆ、１ｇ、２、３であってもよい。第１半導体パッケージ１は、第１半導体チップ１０と、第１半導体基板１２と、第１半導体素子１４と、第１チップ連結パッド１６と、第１チップ連結端子１８と、第１アンダーフィル層５０とを含むものでもある。第１半導体チップ１０、第１半導体基板１２、第１半導体素子１４、第１チップ連結パッド１６、第１チップ連結端子１８及び第１アンダーフィル層５０それぞれは、図１Ａ及び図１Ｂを介して説明した半導体チップ１０、半導体基板１２、半導体素子１４、チップ連結パッド１６、チップ連結端子１８及びアンダーフィル層５０それぞれと実質的に同一である。
【0156】
第２半導体パッケージ４００は、少なくとも１つの第２半導体チップ４１０を含む。第２半導体パッケージ４００は、第１半導体パッケージ１の複数の第２上面パッド２２２に付着する複数のパッケージ連結端子５５０を介して、第１半導体パッケージ１と電気的に連結される。
【0157】
第２半導体チップ４１０は、活性面に第２半導体素子４１４が形成された第２半導体基板４１２、及び第２半導体基板４１２の活性面に配置される複数の第２チップ連結パッド４１６を含む。第２半導体基板４１２、第２半導体素子４１４及び第２チップ連結パッド４１６それぞれは、図１Ａ及び図１Ｂを介して説明した半導体基板１２、半導体素子１４及びチップ連結パッド１６それぞれとほぼ類似したところ、詳細な説明は省略する。
【0158】
少なくとも１つの第２半導体チップ４１０は、メモリ半導体チップでもある。第２半導体チップ４１０は、例えば、ＤＲＡＭチップ、ＳＲＡＭチップ、フラッシュメモリチップ、ＥＥＰＲＯＭチップ、ＰＲＡＭチップ、ＭＲＡＭチップまたはＲＲＡＭチップでもある。
【0159】
図９には、第２半導体パッケージ４００が有する少なくとも１つの第２半導体チップ４１０がパッケージベース基板５００上にフリップチップ方式により実装されたものと示されているが、それは例示的なものであり、それに限定されない。パッケージ・オン・パッケージ１０００は、少なくとも１つの第２半導体チップ４１０を含み、第１半導体パッケージ１と電気的に連結されるために、下側にパッケージ連結端子５５０が付着可能な全ての形態の半導体パッケージを上部半導体パッケージとして含むこともできる。
【0160】
パッケージベース基板５００は、ベースボード層５１０、及びベースボード層５１０の上面及び下面に配置される複数のボードパッド５２０を含む。複数のボードパッド５２０は、ベースボード層５１０の上面に配置される複数のボード上面パッド５２２、及び下面に配置される複数のボード下面パッド５２４からなる。一部実施形態において、パッケージベース基板５００は、印刷回路基板でもある。例えば、パッケージベース基板５００は、マルチレイヤー印刷回路基板でもある。ベースボード層５１０は、フェノール樹脂、エポキシ樹脂及びポリイミドのうち選択される少なくとも１つの物質からなる。
【0161】
ベースボード層５１０の上面及び下面には、複数のボードパッド５２０を露出させるボードソルダレジスト層５３０が形成される。ボードソルダレジスト層５３０は、ベースボード層５１０の上面を覆い、複数のボード上面パッド５２２を露出させる上面ボードソルダレジスト層５３２、及びベースボード層５１０の下面を覆い、複数のボード下面パッド５２４を露出させる下面ボードソルダレジスト層５３４を含む。
【0162】
パッケージベース基板５００は、ベースボード層５１０の内部で、複数のボード上面パッド５２２と複数のボード下面パッド５２４とを電気的に連結するボード配線５４０を含む。ボード配線５４０は、ボード配線ライン及びボード配線ビアからなる。ボード配線５４０は、銅、ニッケル、ステンレススチールまたはベリリウム銅からなる。一部実施形態において、ボード配線５４０は、ベースボード層５１０の上面と上面ボードソルダレジスト層５３２との間、及び／またはベースボード層５１０の下面と下面ボードソルダレジスト層５３４との間にも配置される。
【0163】
複数のボード上面パッド５２２は、第２半導体チップ４１０と電気的に連結される。例えば、第２半導体チップ４１０の複数の第２チップ連結パッド４１６と、パッケージベース基板５００の複数のボード上面パッド５２２との間には、複数の第２チップ連結端子４１８が配置され、第２半導体チップ４１０とパッケージベース基板５００とを電気的に連結することができる。一部実施形態において、第２半導体チップ４１０とパッケージベース基板５００との間には、複数の第２チップ連結端子４１８を取り囲む第２アンダーフィル層４５０が介在されうる。第２アンダーフィル層４５０は、例えば、キャピラリーアンダーフィル方法により形成されるエポキシ樹脂からなる。一部実施形態において、第２アンダーフィル層４５０は、非伝導性フィルムでもある。
【0164】
パッケージベース基板５００上には、第２半導体チップ４１０を取り囲むモールディング層４９０が配置される。モールディング層４９０は、例えば、エポキシモールドコンパウンド（ＥＭＣ）を含んでもよい。一部実施形態において、モールディング層４９０は、第２半導体チップ４１０の非活性面を覆うことができる。他の一部実施形態において、モールディング層４９０は、第２半導体チップ４１０の側面を覆うが、非活性面を覆わず、第２半導体チップ４０の非活性面上には、放熱部材が付着可能である。
【0165】
以上、本発明を、好ましい実施形態を挙げて詳細に説明したが、本発明は、前記実施形態に限定されず、本発明の技術的思想及び範囲内で、当該分野における通常の知識を有する者によって多様な変形及び変更が可能である。
【符号の説明】
【0166】
１ 半導体パッケージ
１０ 半導体チップ
１２ 半導体基板
１４ 半導体素子
１６ チップ連結パッド
１８ チップ連結端子
５０ アンダーフィル層
１００ 支持配線構造物
１１０ 第１ベース絶縁層
１２０ 第１配線パターン
１２２ 第１上面パッド
１２４ 第１下面パッド
１２６ 第１内部配線パターン
１２８ 第１導電ビア
１３０ 第１ソルダレジスト層
１３２ 第１上面ソルダレジスト層
１３４ 第１下面ソルダレジスト層
１５０ 外部連結端子
１６０ 拡張層
１６２ 連結構造物
１６４ 充填部材
２００ カバー配線構造物
２００ＣＶ キャビティ
２００Ｓ１ 第１側面
２００Ｓ２ 第２側面
２００Ｓ３ 第３側面
２００Ｓ４ 第４側面
２００ＳＬＩ 第１スロット
２００ＳＬＯ 第２スロット
２１０ 第２ベース絶縁層
２２０ 第２配線パターン
２２２ 第２上面パッド
２２４ 第２下面パッド
２２６ 第２上面配線パターン
２２８ 第２導電ビア
２３０ 第２ソルダレジスト層
２３２ 第２上面ソルダレジスト層
２３４ 第２下面ソルダレジスト層
１０ 半導体チップ
１２ 半導体基板
１４ 半導体素子
１６ チップ連結パッド
１８ チップ連結端子
５０ アンダーフィル層
１００ 支持配線構造物
１１０ 第１ベース絶縁層
１２０ 第１配線パターン
１２２ 第１上面パッド
１２４ 第１下面パッド
１２６ 第１内部配線パターン
１２８ 第１導電ビア
１３０ 第１ソルダレジスト層
１３２ 第１上面ソルダレジスト層
１３４ 第１下面ソルダレジスト層
１５０ 外部連結端子
１６０ 拡張層
１６２ 連結構造物
１６４ 充填部材
２００ カバー配線構造物
２００ＣＶ キャビティ
２００Ｓ１ 第１側面
２００Ｓ２ 第２側面
２００Ｓ３ 第３側面
２００Ｓ４ 第４側面
２００ＳＬＩ 第１スロット
２００ＳＬＯ 第２スロット
２１０ 第２ベース絶縁層
２２０ 第２配線パターン
２２２ 第２上面パッド
２２４ 第２下面パッド
２２６ 第２上面配線パターン
２２８ 第２導電ビア
２３０ 第２ソルダレジスト層
２３２ 第２上面ソルダレジスト層
２３４ 第２下面ソルダレジスト層
【図1A】
【図1B】
【図2A】
【図2B】
【図2C】
【図2D】
【図2E】
【図2F】
【図2G】
【図3A】
【図3B】
【図4A】
【図4B】
【図5】
【図6】
【図7A】
【図7B】
【図8A】
【図8B】
【図9】