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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2023165734
(43)【公開日】2023-11-17
(54)【発明の名称】表示装置
(51)【国際特許分類】
G02F 1/1368 20060101AFI20231110BHJP
G09F 9/30 20060101ALI20231110BHJP
G09F 9/35 20060101ALI20231110BHJP
H01L 21/02 20060101ALI20231110BHJP
H01L 27/12 20060101ALI20231110BHJP
H01L 21/336 20060101ALI20231110BHJP
G02F 1/1333 20060101ALN20231110BHJP
【ＦＩ】
G02F1/1368
G09F9/30 338
G09F9/35
H01L27/12 B
H01L27/12 L
H01L29/78 626C
H01L29/78 612Z
G02F1/1333 500
【審査請求】有
【請求項の数】2
【出願形態】ＯＬ
(21)【出願番号】P 2023142370
(22)【出願日】2023-09-01
(62)【分割の表示】P 2022141910の分割
【原出願日】2008-11-28
(31)【優先権主張番号】P 2007312546
(32)【優先日】2007-12-03
(33)【優先権主張国・地域又は機関】JP
(71)【出願人】
【識別番号】000153878
【氏名又は名称】株式会社半導体エネルギー研究所
(72)【発明者】
【氏名】笠原 崇廣
(57)【要約】
【課題】表示部に副画素を制御するＴＦＴが一定の間隔でマトリクス状に形成されている
場合、大型のＳＯＩ基板を作製する際に形成される隣接するＳＯＩ層間の継ぎ目を避けて
全てのＴＦＴを配置することは困難である。そのため、表示不良や生産性の低下が起こり
やすい。
【解決手段】副画素を制御するＴＦＴを走査線と信号線の交差部を囲むように複数個まと
めて配置することで、ＴＦＴが位置する領域間の間隔を拡張する。ＴＦＴが表示部内に一
定の間隔で配置される従来の配置に比べ、ＴＦＴが位置する領域間の間隔が拡張されるた
め、ＴＦＴがＳＯＩ層間の継ぎ目にかかることを回避することができる。
【選択図】図１
場合、大型のＳＯＩ基板を作製する際に形成される隣接するＳＯＩ層間の継ぎ目を避けて
全てのＴＦＴを配置することは困難である。そのため、表示不良や生産性の低下が起こり
やすい。
【解決手段】副画素を制御するＴＦＴを走査線と信号線の交差部を囲むように複数個まと
めて配置することで、ＴＦＴが位置する領域間の間隔を拡張する。ＴＦＴが表示部内に一
定の間隔で配置される従来の配置に比べ、ＴＦＴが位置する領域間の間隔が拡張されるた
め、ＴＦＴがＳＯＩ層間の継ぎ目にかかることを回避することができる。
【選択図】図１
【特許請求の範囲】
【請求項1】
第１の走査線と、第２の走査線と、第３の走査線と、信号線と、第１のトランジスタと、第２のトランジスタと、第３のトランジスタと、を画素部に有する表示装置であって、
前記第１のトランジスタは、ソース及びドレインの一方が前記信号線に電気的に接続され、ソース及びドレインの他方が第１の液晶素子に電気的に接続され、ゲートが前記第１の走査線に電気的に接続され、
前記第２のトランジスタは、ソース及びドレインの一方が前記信号線に電気的に接続され、ソース及びドレインの他方が第２の液晶素子に電気的に接続され、ゲートが前記第２の走査線に電気的に接続され、
前記第３のトランジスタは、ソース及びドレインの一方が前記信号線に電気的に接続され、ソース及びドレインの他方が第３の液晶素子に電気的に接続され、ゲートが前記第３の走査線に電気的に接続され、
前記画素部の平面視において、前記第１の走査線と前記第２の走査線と前記第３の走査線とは、第１の方向に延在して配置され、
前記画素部の平面視において、前記第２の走査線は、前記第１の走査線及び前記第３の走査線に隣接し、かつ前記第１の走査線と前記第３の走査線との間に設けられ、
前記画素部の平面視において、前記信号線は、前記第１のトランジスタと前記第２のトランジスタとの間に配置された領域を有し、
前記画素部の平面視において、前記信号線は、前記第２のトランジスタと前記第３のトランジスタとの間に配置された領域を有し、
前記画素部の平面視において、前記第１の走査線と前記第２の走査線との間には画素が配置されず、
前記画素部の平面視において、前記信号線は、前記第１の方向と交差する第２の方向に延在して配置される第１の領域と、前記第１の方向と交差し且つ前記第２の方向と交差する第３の方向に延在して配置される第２の領域と、を有し、
前記画素部の平面視において、前記第２の領域は、前記第１の走査線と前記第２の走査線との間に配置され、
前記画素部の平面視において、前記第１のトランジスタと前記第２のトランジスタとの距離は、前記第２のトランジスタと前記第３のトランジスタの距離よりも小さく、
前記画素部の平面視において、前記第２のトランジスタと前記第３のトランジスタとの間には、前記第２の液晶素子の画素電極と、前記第３の液晶素子の画素電極とが配置されている、表示装置。
前記第１のトランジスタは、ソース及びドレインの一方が前記信号線に電気的に接続され、ソース及びドレインの他方が第１の液晶素子に電気的に接続され、ゲートが前記第１の走査線に電気的に接続され、
前記第２のトランジスタは、ソース及びドレインの一方が前記信号線に電気的に接続され、ソース及びドレインの他方が第２の液晶素子に電気的に接続され、ゲートが前記第２の走査線に電気的に接続され、
前記第３のトランジスタは、ソース及びドレインの一方が前記信号線に電気的に接続され、ソース及びドレインの他方が第３の液晶素子に電気的に接続され、ゲートが前記第３の走査線に電気的に接続され、
前記画素部の平面視において、前記第１の走査線と前記第２の走査線と前記第３の走査線とは、第１の方向に延在して配置され、
前記画素部の平面視において、前記第２の走査線は、前記第１の走査線及び前記第３の走査線に隣接し、かつ前記第１の走査線と前記第３の走査線との間に設けられ、
前記画素部の平面視において、前記信号線は、前記第１のトランジスタと前記第２のトランジスタとの間に配置された領域を有し、
前記画素部の平面視において、前記信号線は、前記第２のトランジスタと前記第３のトランジスタとの間に配置された領域を有し、
前記画素部の平面視において、前記第１の走査線と前記第２の走査線との間には画素が配置されず、
前記画素部の平面視において、前記信号線は、前記第１の方向と交差する第２の方向に延在して配置される第１の領域と、前記第１の方向と交差し且つ前記第２の方向と交差する第３の方向に延在して配置される第２の領域と、を有し、
前記画素部の平面視において、前記第２の領域は、前記第１の走査線と前記第２の走査線との間に配置され、
前記画素部の平面視において、前記第１のトランジスタと前記第２のトランジスタとの距離は、前記第２のトランジスタと前記第３のトランジスタの距離よりも小さく、
前記画素部の平面視において、前記第２のトランジスタと前記第３のトランジスタとの間には、前記第２の液晶素子の画素電極と、前記第３の液晶素子の画素電極とが配置されている、表示装置。
【請求項2】
第１の走査線と、第２の走査線と、第３の走査線と、信号線と、第１のトランジスタと、第２のトランジスタと、第３のトランジスタと、を画素部に有する表示装置であって、
前記第１のトランジスタは、ソース及びドレインの一方が前記信号線に電気的に接続され、ソース及びドレインの他方が第１の液晶素子に電気的に接続され、ゲートが前記第１の走査線に電気的に接続され、
前記第２のトランジスタは、ソース及びドレインの一方が前記信号線に電気的に接続され、ソース及びドレインの他方が第２の液晶素子に電気的に接続され、ゲートが前記第２の走査線に電気的に接続され、
前記第３のトランジスタは、ソース及びドレインの一方が前記信号線に電気的に接続され、ソース及びドレインの他方が第３の液晶素子に電気的に接続され、ゲートが前記第３の走査線に電気的に接続され、
前記第１の液晶素子に対応する画素の色は、前記第２の液晶素子に対応する画素の色と異なり、
前記第２の液晶素子に対応する画素の色は、前記第３の液晶素子に対応する画素の色と異なり、
前記画素部の平面視において、前記第１の走査線と前記第２の走査線と前記第３の走査線とは、第１の方向に延在して配置され、
前記画素部の平面視において、前記第２の走査線は、前記第１の走査線及び前記第３の走査線に隣接し、かつ前記第１の走査線と前記第３の走査線との間に設けられ、
前記画素部の平面視において、前記信号線は、前記第１のトランジスタと前記第２のトランジスタとの間に配置された領域を有し、
前記画素部の平面視において、前記信号線は、前記第２のトランジスタと前記第３のトランジスタとの間に配置された領域を有し、
前記画素部の平面視において、前記第１の走査線と前記第２の走査線との間には画素が配置されず、
前記画素部の平面視において、前記信号線は、前記第１の方向と交差する第２の方向に延在して配置される第１の領域と、前記第１の方向と交差し且つ前記第２の方向と交差する第３の方向に延在して配置される第２の領域と、を有し、
前記画素部の平面視において、前記第２の領域は、前記第１の走査線と前記第２の走査線との間に配置され、
前記画素部の平面視において、前記第１のトランジスタと前記第２のトランジスタとの距離は、前記第２のトランジスタと前記第３のトランジスタの距離よりも小さく、
前記画素部の平面視において、前記第２のトランジスタと前記第３のトランジスタとの間には、前記第２の液晶素子の画素電極と、前記第３の液晶素子の画素電極とが配置されている、表示装置。
前記第１のトランジスタは、ソース及びドレインの一方が前記信号線に電気的に接続され、ソース及びドレインの他方が第１の液晶素子に電気的に接続され、ゲートが前記第１の走査線に電気的に接続され、
前記第２のトランジスタは、ソース及びドレインの一方が前記信号線に電気的に接続され、ソース及びドレインの他方が第２の液晶素子に電気的に接続され、ゲートが前記第２の走査線に電気的に接続され、
前記第３のトランジスタは、ソース及びドレインの一方が前記信号線に電気的に接続され、ソース及びドレインの他方が第３の液晶素子に電気的に接続され、ゲートが前記第３の走査線に電気的に接続され、
前記第１の液晶素子に対応する画素の色は、前記第２の液晶素子に対応する画素の色と異なり、
前記第２の液晶素子に対応する画素の色は、前記第３の液晶素子に対応する画素の色と異なり、
前記画素部の平面視において、前記第１の走査線と前記第２の走査線と前記第３の走査線とは、第１の方向に延在して配置され、
前記画素部の平面視において、前記第２の走査線は、前記第１の走査線及び前記第３の走査線に隣接し、かつ前記第１の走査線と前記第３の走査線との間に設けられ、
前記画素部の平面視において、前記信号線は、前記第１のトランジスタと前記第２のトランジスタとの間に配置された領域を有し、
前記画素部の平面視において、前記信号線は、前記第２のトランジスタと前記第３のトランジスタとの間に配置された領域を有し、
前記画素部の平面視において、前記第１の走査線と前記第２の走査線との間には画素が配置されず、
前記画素部の平面視において、前記信号線は、前記第１の方向と交差する第２の方向に延在して配置される第１の領域と、前記第１の方向と交差し且つ前記第２の方向と交差する第３の方向に延在して配置される第２の領域と、を有し、
前記画素部の平面視において、前記第２の領域は、前記第１の走査線と前記第２の走査線との間に配置され、
前記画素部の平面視において、前記第１のトランジスタと前記第２のトランジスタとの距離は、前記第２のトランジスタと前記第３のトランジスタの距離よりも小さく、
前記画素部の平面視において、前記第２のトランジスタと前記第３のトランジスタとの間には、前記第２の液晶素子の画素電極と、前記第３の液晶素子の画素電極とが配置されている、表示装置。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は絶縁表面上に半導体層が設けられた所謂ＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓ
ｕｌａｔｏｒ）構造を有する表示装置に関する。
ｕｌａｔｏｒ）構造を有する表示装置に関する。
【背景技術】
【0002】
単結晶半導体のインゴットを薄くスライスして作製されるシリコンウェハに代わり、絶縁
表面に薄い単結晶半導体層を設けたシリコン・オン・インシュレータ（以下、「ＳＯＩ」
ともいう）と呼ばれる半導体基板を使った集積回路が開発されている。ＳＯＩ基板を使っ
た集積回路は、トランジスタのドレインと基板間における寄生容量を低減し、半導体集積
回路の性能を向上させるものとして注目を集めている。
表面に薄い単結晶半導体層を設けたシリコン・オン・インシュレータ（以下、「ＳＯＩ」
ともいう）と呼ばれる半導体基板を使った集積回路が開発されている。ＳＯＩ基板を使っ
た集積回路は、トランジスタのドレインと基板間における寄生容量を低減し、半導体集積
回路の性能を向上させるものとして注目を集めている。
【0003】
ＳＯＩ基板の製造方法は様々なものがあるが、ＳＯＩ層の品質と生産しやすさ（高スルー
プット）を両立させたものとして、スマートカット（登録商標）と呼ばれる方法が知られ
ている。このＳＯＩ基板は、シリコン層のベースとなるベースウェハに水素イオンを注入
し、別のウェハ（ボンドウェハ）と室温で張り合わせる。ベースウェハとボンドウェアの
張り合わせにはファン・デル・ワールス力が働き、室温でも強固な接合を形成することが
できる。ボンドウェハと接合されたシリコン層は、５００℃程度の温度で熱処理すること
で、水素イオンが注入された層を境界としてベースウェハから剥離される。
プット）を両立させたものとして、スマートカット（登録商標）と呼ばれる方法が知られ
ている。このＳＯＩ基板は、シリコン層のベースとなるベースウェハに水素イオンを注入
し、別のウェハ（ボンドウェハ）と室温で張り合わせる。ベースウェハとボンドウェアの
張り合わせにはファン・デル・ワールス力が働き、室温でも強固な接合を形成することが
できる。ボンドウェハと接合されたシリコン層は、５００℃程度の温度で熱処理すること
で、水素イオンが注入された層を境界としてベースウェハから剥離される。
【0004】
高耐熱性ガラスである結晶化ガラス上に、スマートカット法を利用して得られた単結晶シ
リコン薄膜を形成する方法として、本出願人によるものが知られている（特許文献１参照
）。
リコン薄膜を形成する方法として、本出願人によるものが知られている（特許文献１参照
）。
【0005】
また、液晶及び有機ＥＬ等のディスプレイの駆動回路・制御回路を構成する薄膜トランジ
スタは、ガラス基板上に成膜されたアモルファスシリコン膜、多結晶シリコン膜等により
形成されている。近年、前記ディスプレイのさらなる高精細化、高速駆動の要望が高まっ
ており、ガラス基板上に、よりキャリアの移動度が高い単結晶シリコン膜を形成する試み
が盛んになされている。
スタは、ガラス基板上に成膜されたアモルファスシリコン膜、多結晶シリコン膜等により
形成されている。近年、前記ディスプレイのさらなる高精細化、高速駆動の要望が高まっ
ており、ガラス基板上に、よりキャリアの移動度が高い単結晶シリコン膜を形成する試み
が盛んになされている。
【0006】
近頃の画面サイズの大型化、１基板あたりの取り数増加による生産性の効率化にともない
、マザーガラスは大型化の一途をたどっている。例えば、現時点で実用化には至っていな
いが、大きなもので基板サイズ２８５０ｍｍ×３０５０ｍｍ（所謂第１０世代）のマザー
ガラスが知られている。
、マザーガラスは大型化の一途をたどっている。例えば、現時点で実用化には至っていな
いが、大きなもので基板サイズ２８５０ｍｍ×３０５０ｍｍ（所謂第１０世代）のマザー
ガラスが知られている。
【0007】
一方、シリコンウェハは大きなものでも直径３００ｍｍであり、大型のガラス基板一面に
ＳＯＩ層を形成するためには複数枚のシリコンウェハを貼り合わせる必要がある。この際
、大型ガラス基板上において、隣接するＳＯＩ層間の継ぎ目（隙間）を作らずに大型のＳ
ＯＩ基板を作製することは容易ではない。
ＳＯＩ層を形成するためには複数枚のシリコンウェハを貼り合わせる必要がある。この際
、大型ガラス基板上において、隣接するＳＯＩ層間の継ぎ目（隙間）を作らずに大型のＳ
ＯＩ基板を作製することは容易ではない。
【先行技術文献】
【特許文献】
【0008】
【特許文献1】特開平１１－１６３３６３号公報
【発明の概要】
【発明が解決しようとする課題】
【0009】
以下、本明細書では、発光する、あるいは光を透過する点の一つを副画素と定義し、互い
に異なる発色を示す複数の副画素により構成される副画素群を画素と定義する。例えば、
Ｒ（赤）、Ｇ（緑）、Ｂ（青）のそれぞれを副画素とし、これらの副画素群を画素とする
ことができる。
に異なる発色を示す複数の副画素により構成される副画素群を画素と定義する。例えば、
Ｒ（赤）、Ｇ（緑）、Ｂ（青）のそれぞれを副画素とし、これらの副画素群を画素とする
ことができる。
【0010】
従来例として、１つの画素が、ａ（第１の副画素ともいう）、ｂ（第２の副画素ともいう
）、ｃ（第３の副画素ともいう）、３つの副画素で構成され、各副画素にスイッチング素
子である薄膜トランジスタ（以下、ＴＦＴとする）が設けられているアクティブマトリク
ス型表示装置の画素構成の例を図２に示す。図２に示すように、最も簡単な表示部の画素
配置は、３つの副画素がストライプ配列の画素配置である。各副画素の周囲は走査線と信
号線からなる配線で囲まれており、ＴＦＴ、画素電極のレイアウトは全ての副画素で同様
のレイアウトである（保持容量は図面簡略化のため図示せず）。このように、隣接するＴ
ＦＴの間隔は副画素のピッチと同等である。
）、ｃ（第３の副画素ともいう）、３つの副画素で構成され、各副画素にスイッチング素
子である薄膜トランジスタ（以下、ＴＦＴとする）が設けられているアクティブマトリク
ス型表示装置の画素構成の例を図２に示す。図２に示すように、最も簡単な表示部の画素
配置は、３つの副画素がストライプ配列の画素配置である。各副画素の周囲は走査線と信
号線からなる配線で囲まれており、ＴＦＴ、画素電極のレイアウトは全ての副画素で同様
のレイアウトである（保持容量は図面簡略化のため図示せず）。このように、隣接するＴ
ＦＴの間隔は副画素のピッチと同等である。
【0011】
多くのアクティブマトリクス型表示装置では、隣接するＴＦＴ間の間隔が狭い。このため
、複数の単結晶半導体基板を大型のガラス基板に貼り合わせることによって形成された、
大型のＳＯＩ基板を用いて表示装置を作製する場合、表示部内のＴＦＴ全てを、隣接する
ＳＯＩ層間の継ぎ目を避けて配置することは困難である。このため、ある副画素ではＴＦ
Ｔが形成できない、若しくは形成できたとしても正常に動作しないということが起こりや
すくなり、点欠陥や線欠陥等の表示不良が発生しやすいという問題点がある。したがって
、ＳＯＩ層形成時における位置合わせのマージンが少なく、ＳＯＩ層の位置合わせに対し
、高い精度が要求される。
、複数の単結晶半導体基板を大型のガラス基板に貼り合わせることによって形成された、
大型のＳＯＩ基板を用いて表示装置を作製する場合、表示部内のＴＦＴ全てを、隣接する
ＳＯＩ層間の継ぎ目を避けて配置することは困難である。このため、ある副画素ではＴＦ
Ｔが形成できない、若しくは形成できたとしても正常に動作しないということが起こりや
すくなり、点欠陥や線欠陥等の表示不良が発生しやすいという問題点がある。したがって
、ＳＯＩ層形成時における位置合わせのマージンが少なく、ＳＯＩ層の位置合わせに対し
、高い精度が要求される。
【0012】
また、多くの液晶表示装置には、コントラストの向上や光照射によるリーク電流の発生防
止を目的として、ＴＦＴが設けられた基板（以下、ＴＦＴ基板とする）に対向する基板（
以下、対向基板とする）上に、ブラックマトリックス（以下、ＢＭとする）が設けられて
いる。通常、ＢＭは、ＴＦＴ基板と対向基板の貼り合わせの際に生じる位置ずれに対する
マージンをもたすため、幅広く形成されている。そのため、ＢＭの位置ずれが大きくなる
と、ＢＭによって遮蔽される画素領域が大きくなり、開口率が低下する。
止を目的として、ＴＦＴが設けられた基板（以下、ＴＦＴ基板とする）に対向する基板（
以下、対向基板とする）上に、ブラックマトリックス（以下、ＢＭとする）が設けられて
いる。通常、ＢＭは、ＴＦＴ基板と対向基板の貼り合わせの際に生じる位置ずれに対する
マージンをもたすため、幅広く形成されている。そのため、ＢＭの位置ずれが大きくなる
と、ＢＭによって遮蔽される画素領域が大きくなり、開口率が低下する。
【0013】
本発明は、このような課題を鑑み成されたものであり、ＳＯＩ層形成時における位置合わ
せのマージンが広い、又はＴＦＴ基板と対向基板の貼り合わせにおける位置ずれの際の開
口率の低下が抑制されるＴＦＴ配置を提案するものである。また、前記ＴＦＴ配置を適用
した表示装置を提供する。
せのマージンが広い、又はＴＦＴ基板と対向基板の貼り合わせにおける位置ずれの際の開
口率の低下が抑制されるＴＦＴ配置を提案するものである。また、前記ＴＦＴ配置を適用
した表示装置を提供する。
【課題を解決するための手段】
【0014】
本発明は表示装置に係り、マトリクス状に配列された画素を複数個含む表示部を有し、画
素は複数の副画素を有するものであって、複数の走査線又は複数の信号線が隣接する画素
の間に設置され、あるいは複数の走査線及び複数の信号線が隣接する画素の間に設置され
且つ複数の副画素それぞれに設けられたＴＦＴは、走査線と信号線の交差部に複数近接し
て配置されていることを要旨とする。
素は複数の副画素を有するものであって、複数の走査線又は複数の信号線が隣接する画素
の間に設置され、あるいは複数の走査線及び複数の信号線が隣接する画素の間に設置され
且つ複数の副画素それぞれに設けられたＴＦＴは、走査線と信号線の交差部に複数近接し
て配置されていることを要旨とする。
【0015】
また、この時の複数のＴＦＴの配置としては、隣り合うＴＦＴ同士が走査線または信号線
を挟んで正対配置される配置等が適用可能である。
を挟んで正対配置される配置等が適用可能である。
【0016】
すなわち、本発明は、副画素を制御するＴＦＴを走査線と信号線の交差部を囲むように複
数個まとめて配置することで、複数のＴＦＴが位置する領域の間隔を拡張し、上記課題を
解決するものである。ＴＦＴが表示部内に一定の間隔で配置される場合に比べ、複数のＴ
ＦＴが位置する領域の間隔が大きいため、ＴＦＴがＳＯＩ層間の継ぎ目にかかることを回
避することができる。また、走査線や信号線と重なるように設けられるＢＭのマージンの
面積を減少させ、ＴＦＴ基板と対向基板とが位置ずれを起こした際の開口率の低下を抑制
することが出来る。
数個まとめて配置することで、複数のＴＦＴが位置する領域の間隔を拡張し、上記課題を
解決するものである。ＴＦＴが表示部内に一定の間隔で配置される場合に比べ、複数のＴ
ＦＴが位置する領域の間隔が大きいため、ＴＦＴがＳＯＩ層間の継ぎ目にかかることを回
避することができる。また、走査線や信号線と重なるように設けられるＢＭのマージンの
面積を減少させ、ＴＦＴ基板と対向基板とが位置ずれを起こした際の開口率の低下を抑制
することが出来る。
【発明の効果】
【0017】
本発明によれば、ＳＯＩ層形成時における位置合わせのマージンが増大すること、又はＴ
ＦＴ基板と対向基板の貼り合わせにおける位置ずれの際の開口率の低下が抑制されること
により、生産性の向上、及び表示不良の低減を図ることができる。
ＦＴ基板と対向基板の貼り合わせにおける位置ずれの際の開口率の低下が抑制されること
により、生産性の向上、及び表示不良の低減を図ることができる。
【図面の簡単な説明】
【0018】
【図1】本発明に係る表示部の画素配置の一例を示す模式図。
【図2】表示部における従来の画素配置の一例を示す模式図。
【図3】本発明に係る表示部の画素配置の一例を示す模式図。
【図4】表示部における従来の画素配置の一例を示す模式図。
【図5】本発明に係る表示部の画素配置の一例を示す模式図。
【図6】本発明に係る表示部の画素配置の一例を示す模式図。
【図7】本発明に係る表示部の画素配置の一例を示す模式図。
【図8】本発明に係る表示部の画素配置の一例を示す模式図。
【図9】表示部における従来の画素配置の一例を示す模式図。
【図10】本発明に係る表示部の画素配置の一例を示す模式図。
【図11】表示部における従来の画素配置の一例を示す模式図。
【図12】表示部における従来の画素とＢＭの配置関係の一例を示す模式図。
【図13】本発明に係る表示部の画素とＢＭの配置関係の一例を示す模式図。
【図14】本発明に係る表示装置の作製工程の一例を示す断面図。
【図15】本発明に係る表示装置の断面構造の一例を示す図。
【図16】本発明に係る表示装置の一例の構成を示す図。
【発明を実施するための形態】
【0019】
本発明の実施の形態について、図面を用いて以下に説明する。但し、本発明は以下の説明
に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細をさま
ざまに変更しうることは当業者であれば容易に理解される。従って、本発明は以下に示す
実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する本発明
の構成において、同じか又は対応する要素を指す符号は異なる図面間で共通して用いるこ
ととする。
に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細をさま
ざまに変更しうることは当業者であれば容易に理解される。従って、本発明は以下に示す
実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する本発明
の構成において、同じか又は対応する要素を指す符号は異なる図面間で共通して用いるこ
ととする。
【0020】
（実施の形態１）
図１は、本発明の一実施形態に係るアクティブマトリクス型表示装置の構成例を示す模式
図である。本実施の形態における画素は、ａ（第１の副画素とも言う）、ｂ（第２の副画
素とも言う）、ｃ（第３の副画素とも言う）、３つの長方形又は長方形に準じた形状の副
画素が、長辺が信号線と平行になるようにストライプ配列され、且つ隣接する画素の間に
３本の信号線が集められた構成となっている。
図１は、本発明の一実施形態に係るアクティブマトリクス型表示装置の構成例を示す模式
図である。本実施の形態における画素は、ａ（第１の副画素とも言う）、ｂ（第２の副画
素とも言う）、ｃ（第３の副画素とも言う）、３つの長方形又は長方形に準じた形状の副
画素が、長辺が信号線と平行になるようにストライプ配列され、且つ隣接する画素の間に
３本の信号線が集められた構成となっている。
【0021】
なお、具体的な副画素ａ、ｂ、ｃの構成は限定されない。例えば、Ｒ（赤）、Ｇ（緑）、
Ｂ（青）を３つの副画素に適用することができる。
Ｂ（青）を３つの副画素に適用することができる。
【0022】
走査線Ｇ（ｉ）、Ｇ（ｉ＋１）及び信号線Ｓ（ｊ＋３）～Ｓ（ｊ＋５）、Ｓ（ｊ＋６）～
Ｓ（ｊ＋８）で囲まれた領域に配置された第１の画素の第１の副画素に設けられたＴＦＴ
をＴｒ１（第１の薄膜トランジスタともいう）とし、走査線Ｇ（ｉ＋１）、Ｇ（ｉ＋２）
及び信号線Ｓ（ｊ＋３）～Ｓ（ｊ＋５）、Ｓ（ｊ＋６）～Ｓ（ｊ＋８）で囲まれた領域に
設置された第２の画素の第２の副画素に設けられたＴＦＴをＴｒ２（第２の薄膜トランジ
スタともいう）とし、走査線Ｇ（ｉ＋１）、Ｇ（ｉ＋２）及び信号線Ｓ（ｊ）～Ｓ（ｊ＋
３）、Ｓ（ｊ＋４）～Ｓ（ｊ＋５）で囲まれた領域に設置された第３の画素の第３の副画
素に設けられたＴＦＴをＴｒ３（第３の薄膜トランジスタともいう）とする。Ｔｒ１は走
査線Ｇ（ｉ＋１）及び信号線Ｓ（ｊ＋５）に接続され、Ｔｒ２は走査線Ｇ（ｉ＋１）及び
信号線Ｓ（ｊ＋４）に接続され、Ｔｒ３は走査線Ｇ（ｉ＋１）及び信号線Ｓ（ｊ＋３）に
接続されている。他の画素においても同様であり、走査線と３本の信号線の交差部に近接
するように３つのＴＦＴで構成されるグループを配置する。
Ｓ（ｊ＋８）で囲まれた領域に配置された第１の画素の第１の副画素に設けられたＴＦＴ
をＴｒ１（第１の薄膜トランジスタともいう）とし、走査線Ｇ（ｉ＋１）、Ｇ（ｉ＋２）
及び信号線Ｓ（ｊ＋３）～Ｓ（ｊ＋５）、Ｓ（ｊ＋６）～Ｓ（ｊ＋８）で囲まれた領域に
設置された第２の画素の第２の副画素に設けられたＴＦＴをＴｒ２（第２の薄膜トランジ
スタともいう）とし、走査線Ｇ（ｉ＋１）、Ｇ（ｉ＋２）及び信号線Ｓ（ｊ）～Ｓ（ｊ＋
３）、Ｓ（ｊ＋４）～Ｓ（ｊ＋５）で囲まれた領域に設置された第３の画素の第３の副画
素に設けられたＴＦＴをＴｒ３（第３の薄膜トランジスタともいう）とする。Ｔｒ１は走
査線Ｇ（ｉ＋１）及び信号線Ｓ（ｊ＋５）に接続され、Ｔｒ２は走査線Ｇ（ｉ＋１）及び
信号線Ｓ（ｊ＋４）に接続され、Ｔｒ３は走査線Ｇ（ｉ＋１）及び信号線Ｓ（ｊ＋３）に
接続されている。他の画素においても同様であり、走査線と３本の信号線の交差部に近接
するように３つのＴＦＴで構成されるグループを配置する。
【0023】
以下に示すように、本実施の形態の構成を別の表現で記述することができる。本実施の形
態で示す画素は、互いに平行に配置された第１から第３の副画素を有し、互いに平行な第
１から第３の信号線（例えばＳ（ｊ＋１）からＳ（ｊ＋３））と、互いに平行な第１と第
２の走査線（例えばＧ（ｉ）とＧ（ｉ＋１））を有している。第２の副画素は第１と第３
の副画素の間に設けられ、第１から第３の信号線は第１と第２の走査線と直交しており、
第２の信号線は第１と第３の信号線の間に設けられ、第１から第３の副画素は、第２の信
号線と第３の信号線ならびに第１の走査線と第２の走査線で囲まれる領域に設けられてい
る。各副画素はＴＦＴを有しており、第１の副画素のＴＦＴは第２の走査線と第２の信号
線によって駆動され、第２の副画素のＴＦＴは第１の走査線と第１の信号線によって駆動
され、第３の副画素のＴＦＴは第１の走査線と第３の信号線によって駆動される。さらに
、第１の副画素のＴＦＴは第３の信号線よりも第２の信号線により近く配置され、且つ第
１の走査線よりも第２の走査線により近く配置される。また、第２の副画素のＴＦＴは第
３の信号線よりも第２の信号線により近く配置され、且つ第２の走査線よりも第１の走査
線により近く配置される。また、第３の副画素のＴＦＴは第２の信号線よりも第３の信号
線により近く配置され、且つ第２の走査線よりも第１の走査線により近く配置される。本
実施の形態によれば、全てのＴＦＴが均等な間隔で配置される従来の配置と異なり、異な
る画素に含まれる３つのＴＦＴが３つの信号線と１本の走査線の交差部近傍に設置されて
一つのＴＦＴ群を形成する。このＴＦＴ群において、図１に示すように、それぞれのＴＦ
Ｔは走査線又は信号線を挟んで互いに正対するような配置とすることで、図２に示す従来
のＴＦＴ配置と比較して、ＴＦＴが位置する領域の間隔を約２倍に拡張することができる
。すなわち、図１と２に示すように、異なる画素に含まれる３つのＴＦＴを含むＴＦＴ群
間の距離Ｘ１は、図２で示す従来のＴＦＴ配置における隣接ＴＦＴ間距離Ｘ２よりも大き
い。したがって、ＳＯＩ層形成時における位置合わせのマージンが増大する。
態で示す画素は、互いに平行に配置された第１から第３の副画素を有し、互いに平行な第
１から第３の信号線（例えばＳ（ｊ＋１）からＳ（ｊ＋３））と、互いに平行な第１と第
２の走査線（例えばＧ（ｉ）とＧ（ｉ＋１））を有している。第２の副画素は第１と第３
の副画素の間に設けられ、第１から第３の信号線は第１と第２の走査線と直交しており、
第２の信号線は第１と第３の信号線の間に設けられ、第１から第３の副画素は、第２の信
号線と第３の信号線ならびに第１の走査線と第２の走査線で囲まれる領域に設けられてい
る。各副画素はＴＦＴを有しており、第１の副画素のＴＦＴは第２の走査線と第２の信号
線によって駆動され、第２の副画素のＴＦＴは第１の走査線と第１の信号線によって駆動
され、第３の副画素のＴＦＴは第１の走査線と第３の信号線によって駆動される。さらに
、第１の副画素のＴＦＴは第３の信号線よりも第２の信号線により近く配置され、且つ第
１の走査線よりも第２の走査線により近く配置される。また、第２の副画素のＴＦＴは第
３の信号線よりも第２の信号線により近く配置され、且つ第２の走査線よりも第１の走査
線により近く配置される。また、第３の副画素のＴＦＴは第２の信号線よりも第３の信号
線により近く配置され、且つ第２の走査線よりも第１の走査線により近く配置される。本
実施の形態によれば、全てのＴＦＴが均等な間隔で配置される従来の配置と異なり、異な
る画素に含まれる３つのＴＦＴが３つの信号線と１本の走査線の交差部近傍に設置されて
一つのＴＦＴ群を形成する。このＴＦＴ群において、図１に示すように、それぞれのＴＦ
Ｔは走査線又は信号線を挟んで互いに正対するような配置とすることで、図２に示す従来
のＴＦＴ配置と比較して、ＴＦＴが位置する領域の間隔を約２倍に拡張することができる
。すなわち、図１と２に示すように、異なる画素に含まれる３つのＴＦＴを含むＴＦＴ群
間の距離Ｘ１は、図２で示す従来のＴＦＴ配置における隣接ＴＦＴ間距離Ｘ２よりも大き
い。したがって、ＳＯＩ層形成時における位置合わせのマージンが増大する。
【0024】
次に、画素とＢＭの配置に関して図１２及び図１３を用いて説明する。図１２は従来の表
示装置のＢＭと画素の配置関係を示し、図１３は本実施の形態を用いて形成される表示装
置のＢＭと画素の配置関係を示している。別言すると、図１２は図２の一部に対応し、図
１３は図１の一部に対応する。
示装置のＢＭと画素の配置関係を示し、図１３は本実施の形態を用いて形成される表示装
置のＢＭと画素の配置関係を示している。別言すると、図１２は図２の一部に対応し、図
１３は図１の一部に対応する。
【0025】
図１２では、各信号線上にＢＭ１０が設けられるため、比較的幅の狭いＢＭ１０が多数設
けられるのに対し、図１３では、集められた３本の信号線上にＢＭ１１が設けられるため
、比較的幅の広いＢＭ１１が少数設けられることになる。基板上に同一本数の信号線が設
けられている場合、図１３では各信号線に設けられるマージンを共有できるため、ＢＭが
形成される面積を図１２よりも小さくできる。
けられるのに対し、図１３では、集められた３本の信号線上にＢＭ１１が設けられるため
、比較的幅の広いＢＭ１１が少数設けられることになる。基板上に同一本数の信号線が設
けられている場合、図１３では各信号線に設けられるマージンを共有できるため、ＢＭが
形成される面積を図１２よりも小さくできる。
【0026】
つまり、本実施の形態のように信号線が複数集められた画素において、走査線及び信号線
と重なるＢＭを形成すると、ＴＦＴ基板と対向基板との位置ずれを考慮して設けるマージ
ンの合計面積が小さくなる。そのため、位置ずれの際の開口率の低下を抑制することが出
来る。
と重なるＢＭを形成すると、ＴＦＴ基板と対向基板との位置ずれを考慮して設けるマージ
ンの合計面積が小さくなる。そのため、位置ずれの際の開口率の低下を抑制することが出
来る。
【0027】
上述したＴＦＴ配置を適用することにより、各副画素に設けられた薄膜トランジスタのそ
れぞれを、走査線と信号線の交差部に複数近接して設けることができる。そのため、ＳＯ
Ｉ層形成時における位置合わせのマージンを増加、又はＴＦＴ基板と対向基板の貼り合わ
せにおける位置ずれの際の開口率の低下を抑制することができる。
れぞれを、走査線と信号線の交差部に複数近接して設けることができる。そのため、ＳＯ
Ｉ層形成時における位置合わせのマージンを増加、又はＴＦＴ基板と対向基板の貼り合わ
せにおける位置ずれの際の開口率の低下を抑制することができる。
【0028】
（実施の形態２）
図３は、本発明の一実施形態に係るアクティブマトリクス型表示装置の構成例を示す模式
図である。本実施の形態における画素は、ａ（第１の副画素とも言う）、ｂ（第２の副画
素とも言う）、ｃ（第３の副画素とも言う）、３つの長方形又は長方形に準じた形状の副
画素が、長辺が走査線と平行になるようにストライプ配列され、且つ隣接する画素の間に
３本の走査線が集められた構成となっている。
図３は、本発明の一実施形態に係るアクティブマトリクス型表示装置の構成例を示す模式
図である。本実施の形態における画素は、ａ（第１の副画素とも言う）、ｂ（第２の副画
素とも言う）、ｃ（第３の副画素とも言う）、３つの長方形又は長方形に準じた形状の副
画素が、長辺が走査線と平行になるようにストライプ配列され、且つ隣接する画素の間に
３本の走査線が集められた構成となっている。
【0029】
なお、具体的な副画素ａ、ｂ、ｃの構成は限定されない。例えば、Ｒ（赤）、Ｇ（緑）、
Ｂ（青）を３つの副画素に適用することができる。
Ｂ（青）を３つの副画素に適用することができる。
【0030】
走査線Ｇ（ｉ）～Ｇ（ｉ＋２）、Ｇ（ｉ＋３）～Ｇ（ｉ＋５）及び信号線Ｓ（ｊ＋１）、
Ｓ（ｊ＋２）で囲まれた領域に配置された第１の画素の第１の副画素に設けられたＴＦＴ
をＴｒ１（第１の薄膜トランジスタともいう）とし、走査線Ｇ（ｉ＋３）～Ｇ（ｉ＋５）
、Ｇ（ｉ＋６）～Ｇ（ｉ＋８）及び信号線Ｓ（ｊ＋１）、Ｓ（ｊ＋２）で囲まれた領域に
設置された第２の画素の第２の副画素に設けられたＴＦＴをＴｒ２（第２の薄膜トランジ
スタともいう）とし、走査線Ｇ（ｉ＋３）～Ｇ（ｉ＋５）、Ｇ（ｉ＋６）～Ｇ（ｉ＋８）
及び信号線Ｓ（ｊ）、Ｓ（ｊ＋１）で囲まれた領域に設置された第３の画素の第３の副画
素に設けられたＴＦＴをＴｒ３（第３の薄膜トランジスタともいう）とする。Ｔｒ１は走
査線Ｇ（ｉ＋３）及び信号線Ｓ（ｊ＋１）に接続され、Ｔｒ２は走査線Ｇ（ｉ＋５）及び
信号線Ｓ（ｊ＋１）に接続され、Ｔｒ３は走査線Ｇ（ｉ＋４）及び信号線Ｓ（ｊ＋１）に
接続されている。他の画素においても同様であり、３本の走査線と信号線の交差部に近接
するように３つのＴＦＴで構成されるグループを配置する。
Ｓ（ｊ＋２）で囲まれた領域に配置された第１の画素の第１の副画素に設けられたＴＦＴ
をＴｒ１（第１の薄膜トランジスタともいう）とし、走査線Ｇ（ｉ＋３）～Ｇ（ｉ＋５）
、Ｇ（ｉ＋６）～Ｇ（ｉ＋８）及び信号線Ｓ（ｊ＋１）、Ｓ（ｊ＋２）で囲まれた領域に
設置された第２の画素の第２の副画素に設けられたＴＦＴをＴｒ２（第２の薄膜トランジ
スタともいう）とし、走査線Ｇ（ｉ＋３）～Ｇ（ｉ＋５）、Ｇ（ｉ＋６）～Ｇ（ｉ＋８）
及び信号線Ｓ（ｊ）、Ｓ（ｊ＋１）で囲まれた領域に設置された第３の画素の第３の副画
素に設けられたＴＦＴをＴｒ３（第３の薄膜トランジスタともいう）とする。Ｔｒ１は走
査線Ｇ（ｉ＋３）及び信号線Ｓ（ｊ＋１）に接続され、Ｔｒ２は走査線Ｇ（ｉ＋５）及び
信号線Ｓ（ｊ＋１）に接続され、Ｔｒ３は走査線Ｇ（ｉ＋４）及び信号線Ｓ（ｊ＋１）に
接続されている。他の画素においても同様であり、３本の走査線と信号線の交差部に近接
するように３つのＴＦＴで構成されるグループを配置する。
【0031】
以下に示すように、本実施の形態の構成を別の表現で記述することができる。本実施の形
態で示す画素は、互いに平行に配置された第１から第３の副画素を有し、互いに平行な第
１と第２の信号線（例えばＳ（ｊ）とＳ（ｊ＋１））と、互いに平行な第１から第３の走
査線（例えばＧ（ｉ＋１）からＧ（ｉ＋３））を有している。第３の副画素は第１と第２
の副画素の間に設けられ、第１と第２の信号線は第１から第３の走査線と直交しており、
第２の走査線は第１と第３の走査線の間に設けられ、第１から第３の副画素は、第１の信
号線と第２の信号線ならびに第２の走査線と第３の走査線で囲まれる領域に設けられてい
る。各副画素はＴＦＴを有しており、第１の副画素のＴＦＴは第３の走査線と第１の信号
線によって駆動され、第２の副画素のＴＦＴは第２の走査線と第１の信号線によって駆動
され、第３の副画素のＴＦＴは第１の走査線と第２の信号線によって駆動される。さらに
、第１の副画素のＴＦＴは第２の信号線よりも第１の信号線により近く配置され、且つ第
２の走査線よりも第３の走査線により近く配置される。また、第２の副画素のＴＦＴは第
２の信号線よりも第１の信号線により近く配置され、且つ第３の走査線よりも第２の走査
線により近く配置される。また、第３の副画素のＴＦＴは第１の信号線よりも第２の信号
線により近く配置され、且つ第３の走査線よりも第２の走査線により近く配置される。本
実施の形態によれば、全てのＴＦＴが均等な間隔で配置される従来の配置と異なり、異な
る画素に含まれる３つのＴＦＴが１本の信号線と３本の走査線の交差部近傍に設置されて
一つのＴＦＴ群を形成する。このＴＦＴ群において、図３に示すように、それぞれのＴＦ
Ｔは走査線又は信号線を挟んで互いに正対するような配置とすることで、図４に示す従来
のＴＦＴ配置と比較して、ＴＦＴが位置する領域の間隔を約２倍に拡張することができる
。すなわち、図３と４に示すように、異なる画素に含まれる３つのＴＦＴを含むＴＦＴ群
間の距離Ｘ１は、図２で示す従来のＴＦＴ配置におけるＴＦＴ間距離Ｘ２よりも大きい。
したがって、ＳＯＩ層形成時における位置合わせのマージンが増大する。
態で示す画素は、互いに平行に配置された第１から第３の副画素を有し、互いに平行な第
１と第２の信号線（例えばＳ（ｊ）とＳ（ｊ＋１））と、互いに平行な第１から第３の走
査線（例えばＧ（ｉ＋１）からＧ（ｉ＋３））を有している。第３の副画素は第１と第２
の副画素の間に設けられ、第１と第２の信号線は第１から第３の走査線と直交しており、
第２の走査線は第１と第３の走査線の間に設けられ、第１から第３の副画素は、第１の信
号線と第２の信号線ならびに第２の走査線と第３の走査線で囲まれる領域に設けられてい
る。各副画素はＴＦＴを有しており、第１の副画素のＴＦＴは第３の走査線と第１の信号
線によって駆動され、第２の副画素のＴＦＴは第２の走査線と第１の信号線によって駆動
され、第３の副画素のＴＦＴは第１の走査線と第２の信号線によって駆動される。さらに
、第１の副画素のＴＦＴは第２の信号線よりも第１の信号線により近く配置され、且つ第
２の走査線よりも第３の走査線により近く配置される。また、第２の副画素のＴＦＴは第
２の信号線よりも第１の信号線により近く配置され、且つ第３の走査線よりも第２の走査
線により近く配置される。また、第３の副画素のＴＦＴは第１の信号線よりも第２の信号
線により近く配置され、且つ第３の走査線よりも第２の走査線により近く配置される。本
実施の形態によれば、全てのＴＦＴが均等な間隔で配置される従来の配置と異なり、異な
る画素に含まれる３つのＴＦＴが１本の信号線と３本の走査線の交差部近傍に設置されて
一つのＴＦＴ群を形成する。このＴＦＴ群において、図３に示すように、それぞれのＴＦ
Ｔは走査線又は信号線を挟んで互いに正対するような配置とすることで、図４に示す従来
のＴＦＴ配置と比較して、ＴＦＴが位置する領域の間隔を約２倍に拡張することができる
。すなわち、図３と４に示すように、異なる画素に含まれる３つのＴＦＴを含むＴＦＴ群
間の距離Ｘ１は、図２で示す従来のＴＦＴ配置におけるＴＦＴ間距離Ｘ２よりも大きい。
したがって、ＳＯＩ層形成時における位置合わせのマージンが増大する。
【0032】
また、本発明のように走査線が複数集められた画素において、走査線及び信号線と重なる
ＢＭを形成すると、ＴＦＴ基板と対向基板との位置ずれを考慮して設けるマージンの合計
面積を小さく出来る。そのため、位置ずれの際の開口率の低下を抑制することが出来る。
ＢＭを形成すると、ＴＦＴ基板と対向基板との位置ずれを考慮して設けるマージンの合計
面積を小さく出来る。そのため、位置ずれの際の開口率の低下を抑制することが出来る。
【0033】
上述したＴＦＴ配置を適用することにより、各副画素に設けられた薄膜トランジスタのそ
れぞれを、走査線と信号線の交差部に複数近接して設けることができる。そのため、ＳＯ
Ｉ層形成時における位置合わせのマージンを増加、又はＴＦＴ基板と対向基板の貼り合わ
せにおける位置ずれの際の開口率の低下を抑制することができる。
れぞれを、走査線と信号線の交差部に複数近接して設けることができる。そのため、ＳＯ
Ｉ層形成時における位置合わせのマージンを増加、又はＴＦＴ基板と対向基板の貼り合わ
せにおける位置ずれの際の開口率の低下を抑制することができる。
【0034】
（実施の形態３）
図５は、アクティブマトリクス型表示装置において、走査線と信号線の交差部の周辺に４
つＴＦＴを配置した構成例を示す図である。本実施の形態における画素は、ａ（第１の副
画素とも言う）、ｂ（第２の副画素とも言う）、ｃ（第３の副画素とも言う）、３つの長
方形又は長方形に準じた形状の副画素が、長辺が信号線と平行になるようにストライプ配
列され、且つ４本の信号線が集められた構成となっている。
図５は、アクティブマトリクス型表示装置において、走査線と信号線の交差部の周辺に４
つＴＦＴを配置した構成例を示す図である。本実施の形態における画素は、ａ（第１の副
画素とも言う）、ｂ（第２の副画素とも言う）、ｃ（第３の副画素とも言う）、３つの長
方形又は長方形に準じた形状の副画素が、長辺が信号線と平行になるようにストライプ配
列され、且つ４本の信号線が集められた構成となっている。
【0035】
また、本実施の形態における画素は、ａ（第１の副画素とも言う）、ｂ（第２の副画素と
も言う）、ｃ（第３の副画素とも言う）、α（第４の副画素とも言う（α＝ａ、ｂ、ｃ）
）、４つの長方形又は長方形に準じた形状の副画素が、長辺が信号線と平行になるように
ストライプ配列され、且つ隣接する画素の間に４本の信号線が集められた構成となってい
る、と言い換えることができる。
も言う）、ｃ（第３の副画素とも言う）、α（第４の副画素とも言う（α＝ａ、ｂ、ｃ）
）、４つの長方形又は長方形に準じた形状の副画素が、長辺が信号線と平行になるように
ストライプ配列され、且つ隣接する画素の間に４本の信号線が集められた構成となってい
る、と言い換えることができる。
【0036】
なお、具体的な副画素ａ、ｂ、ｃの構成は限定されない。例えば、Ｒ（赤）、Ｇ（緑）、
Ｂ（青）を３つの副画素に適用することができる。
Ｂ（青）を３つの副画素に適用することができる。
【0037】
走査線と信号線で形成される格子の内部に４つの副画素が配置されている。そのため、あ
る任意の行（ｉ行）を例にとると、行方向に連続して並ぶ３つの格子を単位として、４画
素分の副画素（１２個の副画素）が配置されることとなる。
る任意の行（ｉ行）を例にとると、行方向に連続して並ぶ３つの格子を単位として、４画
素分の副画素（１２個の副画素）が配置されることとなる。
【0038】
走査線Ｇ（ｉ）、Ｇ（ｉ＋１）及び信号線Ｓ（ｊ）～Ｓ（ｊ＋３）、Ｓ（ｊ＋４）～Ｓ（
ｊ＋７）で囲まれた領域に配置された第１の画素の第１の副画素に設けられたＴＦＴをＴ
ｒ１（第１の薄膜トランジスタともいう）とし、走査線Ｇ（ｉ＋１）、Ｇ（ｉ＋２）及び
信号線Ｓ（ｊ）～Ｓ（ｊ＋３）、Ｓ（ｊ＋４）～Ｓ（ｊ＋７）で囲まれた領域に設置され
た第２の画素の第２の副画素に設けられたＴＦＴをＴｒ２（第２の薄膜トランジスタとも
いう）とし、走査線Ｇ（ｉ）、Ｇ（ｉ＋１）及び信号線Ｓ（ｊ＋４）～Ｓ（ｊ＋７）、Ｓ
（ｊ＋８）～Ｓ（ｊ＋１１）で囲まれた領域に設置された第３の画素の第３の副画素に設
けられたＴＦＴをＴｒ３（第３の薄膜トランジスタともいう）とし、走査線Ｇ（ｉ＋１）
、Ｇ（ｉ＋２）及び信号線Ｓ（ｊ＋４）～Ｓ（ｊ＋７）、Ｓ（ｊ＋８）～Ｓ（ｊ＋１１）
で囲まれた領域に設置された第４の画素の第４の副画素に設けられたＴＦＴをＴｒ４（第
４の薄膜トランジスタともいう）とする。Ｔｒ１は走査線Ｇ（ｉ＋１）及び信号線Ｓ（ｊ
＋４）に接続され、Ｔｒ２は走査線Ｇ（ｉ＋１）及び信号線Ｓ（ｊ＋５）に接続され、Ｔ
ｒ３は走査線Ｇ（ｉ＋１）及び信号線Ｓ（ｊ＋７）に接続され、Ｔｒ４は走査線Ｇ（ｉ＋
１）及び信号線Ｓ（ｊ＋６）に接続されている。他の画素においても同様であり、走査線
と４本の信号線の交差部に近接するように４つのＴＦＴで構成されるグループを配置する
。
ｊ＋７）で囲まれた領域に配置された第１の画素の第１の副画素に設けられたＴＦＴをＴ
ｒ１（第１の薄膜トランジスタともいう）とし、走査線Ｇ（ｉ＋１）、Ｇ（ｉ＋２）及び
信号線Ｓ（ｊ）～Ｓ（ｊ＋３）、Ｓ（ｊ＋４）～Ｓ（ｊ＋７）で囲まれた領域に設置され
た第２の画素の第２の副画素に設けられたＴＦＴをＴｒ２（第２の薄膜トランジスタとも
いう）とし、走査線Ｇ（ｉ）、Ｇ（ｉ＋１）及び信号線Ｓ（ｊ＋４）～Ｓ（ｊ＋７）、Ｓ
（ｊ＋８）～Ｓ（ｊ＋１１）で囲まれた領域に設置された第３の画素の第３の副画素に設
けられたＴＦＴをＴｒ３（第３の薄膜トランジスタともいう）とし、走査線Ｇ（ｉ＋１）
、Ｇ（ｉ＋２）及び信号線Ｓ（ｊ＋４）～Ｓ（ｊ＋７）、Ｓ（ｊ＋８）～Ｓ（ｊ＋１１）
で囲まれた領域に設置された第４の画素の第４の副画素に設けられたＴＦＴをＴｒ４（第
４の薄膜トランジスタともいう）とする。Ｔｒ１は走査線Ｇ（ｉ＋１）及び信号線Ｓ（ｊ
＋４）に接続され、Ｔｒ２は走査線Ｇ（ｉ＋１）及び信号線Ｓ（ｊ＋５）に接続され、Ｔ
ｒ３は走査線Ｇ（ｉ＋１）及び信号線Ｓ（ｊ＋７）に接続され、Ｔｒ４は走査線Ｇ（ｉ＋
１）及び信号線Ｓ（ｊ＋６）に接続されている。他の画素においても同様であり、走査線
と４本の信号線の交差部に近接するように４つのＴＦＴで構成されるグループを配置する
。
【0039】
なお、本実施の形態では、副画素の長辺が信号線と平行となるようにストライプ配列し、
且つ４本の信号線が集められた構成を示したが、副画素の長辺を走査線と平行となるよう
にストライプ配列し、且つ４本の走査線が集められた構成においても、４つのＴＦＴで構
成されるグループを走査線及び信号線の交差部に配置することが出来る（図示しない）。
且つ４本の信号線が集められた構成を示したが、副画素の長辺を走査線と平行となるよう
にストライプ配列し、且つ４本の走査線が集められた構成においても、４つのＴＦＴで構
成されるグループを走査線及び信号線の交差部に配置することが出来る（図示しない）。
【0040】
以下に示すように、本実施の形態の構成を別の表現で記述することができる。本実施の形
態で示す画素は、互いに平行に配置された第１から第４の副画素を有し、互いに平行な第
１から第４の信号線（例えばＳ（ｊ＋２）からＳ（ｊ＋５））と、互いに平行な第１と第
２の走査線（例えばＧ（ｉ）とＧ（ｉ＋１））を有している。第１と第３の副画素は第２
と第４の副画素の間に設けられ、第３の副画素は第４の副画素よりも第２の副画素に近く
、第１の副画素は第２の副画素よりも第４の副画素に近い。第１から第４の信号線は第１
と第２の走査線と直交しており、第２と第３の信号線は第１と第４の信号線の間に設けら
れ、第２の信号線は第４の信号線よりも第１の信号線に近く、第３の信号線は第１の信号
線よりも第４の信号線に近い。第１から第４の副画素は、第２の信号線と第３の信号線な
らびに第１の走査線と第２の走査線で囲まれる領域に設けられている。各副画素はＴＦＴ
を有しており、第１の副画素のＴＦＴは第２の走査線と第３の信号線によって駆動され、
第２の副画素のＴＦＴは第２の走査線と第２の信号線によって駆動され、第３の副画素の
ＴＦＴは第１の走査線と第１の信号線によって駆動され、第４の副画素のＴＦＴは第１の
走査線と第４の信号線によって駆動される。さらに、第１の副画素のＴＦＴは第２の信号
線よりも第３の信号線により近く配置され、且つ第１の走査線よりも第２の走査線により
近く配置される。また、第２の副画素のＴＦＴは第３の信号線よりも第２の信号線により
近く配置され、且つ第１の走査線よりも第２の走査線により近く配置される。また、第３
の副画素のＴＦＴは第３の信号線よりも第２の信号線により近く配置され、且つ第２の走
査線よりも第１の走査線により近く配置され、第４の副画素のＴＦＴは第２の信号線より
も第３の信号線により近く配置され、且つ第２の走査線よりも第１の走査線により近く配
置される。本実施の形態によれば、全てのＴＦＴが均等な間隔で配置される従来の配置と
異なり、異なる画素に含まれる４つのＴＦＴが４本の信号線と１本の走査線の交差部近傍
に設置されて一つのＴＦＴ群を形成する。このＴＦＴ群において、図５に示すように、そ
れぞれのＴＦＴは走査線又は信号線を挟んで互いに正対するような配置とすることで、図
２に示す従来のＴＦＴ配置と比較して、ＴＦＴが位置する領域の間隔を約３倍に拡張する
ことができる。すなわち、図５に示すように、異なる画素に含まれる４つのＴＦＴを含む
ＴＦＴ群間の距離Ｘ１は、従来のＴＦＴ配置におけるＴＦＴ間距離よりも大きい。したが
って、ＳＯＩ層形成時における位置合わせのマージンが増大する。
態で示す画素は、互いに平行に配置された第１から第４の副画素を有し、互いに平行な第
１から第４の信号線（例えばＳ（ｊ＋２）からＳ（ｊ＋５））と、互いに平行な第１と第
２の走査線（例えばＧ（ｉ）とＧ（ｉ＋１））を有している。第１と第３の副画素は第２
と第４の副画素の間に設けられ、第３の副画素は第４の副画素よりも第２の副画素に近く
、第１の副画素は第２の副画素よりも第４の副画素に近い。第１から第４の信号線は第１
と第２の走査線と直交しており、第２と第３の信号線は第１と第４の信号線の間に設けら
れ、第２の信号線は第４の信号線よりも第１の信号線に近く、第３の信号線は第１の信号
線よりも第４の信号線に近い。第１から第４の副画素は、第２の信号線と第３の信号線な
らびに第１の走査線と第２の走査線で囲まれる領域に設けられている。各副画素はＴＦＴ
を有しており、第１の副画素のＴＦＴは第２の走査線と第３の信号線によって駆動され、
第２の副画素のＴＦＴは第２の走査線と第２の信号線によって駆動され、第３の副画素の
ＴＦＴは第１の走査線と第１の信号線によって駆動され、第４の副画素のＴＦＴは第１の
走査線と第４の信号線によって駆動される。さらに、第１の副画素のＴＦＴは第２の信号
線よりも第３の信号線により近く配置され、且つ第１の走査線よりも第２の走査線により
近く配置される。また、第２の副画素のＴＦＴは第３の信号線よりも第２の信号線により
近く配置され、且つ第１の走査線よりも第２の走査線により近く配置される。また、第３
の副画素のＴＦＴは第３の信号線よりも第２の信号線により近く配置され、且つ第２の走
査線よりも第１の走査線により近く配置され、第４の副画素のＴＦＴは第２の信号線より
も第３の信号線により近く配置され、且つ第２の走査線よりも第１の走査線により近く配
置される。本実施の形態によれば、全てのＴＦＴが均等な間隔で配置される従来の配置と
異なり、異なる画素に含まれる４つのＴＦＴが４本の信号線と１本の走査線の交差部近傍
に設置されて一つのＴＦＴ群を形成する。このＴＦＴ群において、図５に示すように、そ
れぞれのＴＦＴは走査線又は信号線を挟んで互いに正対するような配置とすることで、図
２に示す従来のＴＦＴ配置と比較して、ＴＦＴが位置する領域の間隔を約３倍に拡張する
ことができる。すなわち、図５に示すように、異なる画素に含まれる４つのＴＦＴを含む
ＴＦＴ群間の距離Ｘ１は、従来のＴＦＴ配置におけるＴＦＴ間距離よりも大きい。したが
って、ＳＯＩ層形成時における位置合わせのマージンが増大する。
【0041】
また、本発明のように走査線又は信号線が複数集められた画素において、走査線及び信号
線と重なるＢＭを形成すると、ＴＦＴ基板と対向基板との位置ずれを考慮して設けるマー
ジンの合計面積を小さくすることが出来る。そのため、位置ずれの際の開口率の低下を抑
制することが出来る。
線と重なるＢＭを形成すると、ＴＦＴ基板と対向基板との位置ずれを考慮して設けるマー
ジンの合計面積を小さくすることが出来る。そのため、位置ずれの際の開口率の低下を抑
制することが出来る。
【0042】
上述したＴＦＴ配置を適用することにより、各副画素に設けられた薄膜トランジスタのそ
れぞれを、走査線と信号線の交差部に複数近接して設けることができる。そのため、ＳＯ
Ｉ層形成時における位置合わせのマージンを増加、又はＴＦＴ基板と対向基板の貼り合わ
せにおける位置ずれの際の開口率の低下を抑制することができる。
れぞれを、走査線と信号線の交差部に複数近接して設けることができる。そのため、ＳＯ
Ｉ層形成時における位置合わせのマージンを増加、又はＴＦＴ基板と対向基板の貼り合わ
せにおける位置ずれの際の開口率の低下を抑制することができる。
【0043】
（実施の形態４）
図６は、アクティブマトリクス型表示装置において、走査線と信号線の交差部の周辺に４
つＴＦＴを配置した構成例を示す図である。本実施の形態における画素は、ａ（第１の副
画素とも言う）、ｂ（第２の副画素とも言う）、ｃ（第３の副画素とも言う）、ｄ（第４
の副画素とも言う）、４つの長方形又は長方形に準じた形状の副画素が、長辺が信号線と
平行になるようにストライプ配列され、且つ隣接する画素の間に４本の信号線が集められ
た構成となっている。
図６は、アクティブマトリクス型表示装置において、走査線と信号線の交差部の周辺に４
つＴＦＴを配置した構成例を示す図である。本実施の形態における画素は、ａ（第１の副
画素とも言う）、ｂ（第２の副画素とも言う）、ｃ（第３の副画素とも言う）、ｄ（第４
の副画素とも言う）、４つの長方形又は長方形に準じた形状の副画素が、長辺が信号線と
平行になるようにストライプ配列され、且つ隣接する画素の間に４本の信号線が集められ
た構成となっている。
【0044】
なお、具体的な副画素ａ、ｂ、ｃ、ｄの構成は限定されない。例えば、Ｒ（赤）、Ｇ（緑
）、Ｂ（青）、Ｗ（白）を４つの副画素に適用することができる。
）、Ｂ（青）、Ｗ（白）を４つの副画素に適用することができる。
【0045】
走査線Ｇ（ｉ）、Ｇ（ｉ＋１）及び信号線Ｓ（ｊ）～Ｓ（ｊ＋３）、Ｓ（ｊ＋４）～Ｓ（
ｊ＋７）で囲まれた領域に配置された第１の画素の第１の副画素に設けられたＴＦＴをＴ
ｒ１（第１の薄膜トランジスタともいう）とし、走査線Ｇ（ｉ＋１）、Ｇ（ｉ＋２）及び
信号線Ｓ（ｊ）～Ｓ（ｊ＋３）、Ｓ（ｊ＋４）～Ｓ（ｊ＋７）で囲まれた領域に設置され
た第２の画素の第２の副画素に設けられたＴＦＴをＴｒ２（第２の薄膜トランジスタとも
いう）とし、走査線Ｇ（ｉ）、Ｇ（ｉ＋１）及び信号線Ｓ（ｊ＋４）～Ｓ（ｊ＋７）、Ｓ
（ｊ＋８）～Ｓ（ｊ＋１１）で囲まれた領域に設置された第３の画素の第３の副画素に設
けられたＴＦＴをＴｒ３（第３の薄膜トランジスタともいう）とし、走査線Ｇ（ｉ＋１）
、Ｇ（ｉ＋２）及び信号線Ｓ（ｊ＋４）～Ｓ（ｊ＋７）、Ｓ（ｊ＋８）～Ｓ（ｊ＋１１）
で囲まれた領域に設置された第４の画素の第４の副画素に設けられたＴＦＴをＴｒ４（第
４の薄膜トランジスタともいう）とする。Ｔｒ１は走査線Ｇ（ｉ＋１）及び信号線Ｓ（ｊ
＋４）に接続され、Ｔｒ２は走査線Ｇ（ｉ＋１）及び信号線Ｓ（ｊ＋５）に接続され、Ｔ
ｒ３は走査線Ｇ（ｉ＋１）及び信号線Ｓ（ｊ＋７）に接続され、Ｔｒ４は走査線Ｇ（ｉ＋
１）及び信号線Ｓ（ｊ＋６）に接続されている。他の画素においても同様であり、走査線
と信号線の交差部に近接するように４つのＴＦＴで構成されるグループを配置する。
ｊ＋７）で囲まれた領域に配置された第１の画素の第１の副画素に設けられたＴＦＴをＴ
ｒ１（第１の薄膜トランジスタともいう）とし、走査線Ｇ（ｉ＋１）、Ｇ（ｉ＋２）及び
信号線Ｓ（ｊ）～Ｓ（ｊ＋３）、Ｓ（ｊ＋４）～Ｓ（ｊ＋７）で囲まれた領域に設置され
た第２の画素の第２の副画素に設けられたＴＦＴをＴｒ２（第２の薄膜トランジスタとも
いう）とし、走査線Ｇ（ｉ）、Ｇ（ｉ＋１）及び信号線Ｓ（ｊ＋４）～Ｓ（ｊ＋７）、Ｓ
（ｊ＋８）～Ｓ（ｊ＋１１）で囲まれた領域に設置された第３の画素の第３の副画素に設
けられたＴＦＴをＴｒ３（第３の薄膜トランジスタともいう）とし、走査線Ｇ（ｉ＋１）
、Ｇ（ｉ＋２）及び信号線Ｓ（ｊ＋４）～Ｓ（ｊ＋７）、Ｓ（ｊ＋８）～Ｓ（ｊ＋１１）
で囲まれた領域に設置された第４の画素の第４の副画素に設けられたＴＦＴをＴｒ４（第
４の薄膜トランジスタともいう）とする。Ｔｒ１は走査線Ｇ（ｉ＋１）及び信号線Ｓ（ｊ
＋４）に接続され、Ｔｒ２は走査線Ｇ（ｉ＋１）及び信号線Ｓ（ｊ＋５）に接続され、Ｔ
ｒ３は走査線Ｇ（ｉ＋１）及び信号線Ｓ（ｊ＋７）に接続され、Ｔｒ４は走査線Ｇ（ｉ＋
１）及び信号線Ｓ（ｊ＋６）に接続されている。他の画素においても同様であり、走査線
と信号線の交差部に近接するように４つのＴＦＴで構成されるグループを配置する。
【0046】
なお、本実施の形態では、副画素の長辺が信号線と平行となるようにストライプ配列し、
且つ４本の信号線が集められた構成を示したが、副画素の長辺を走査線と平行となるよう
にストライプ配列し、且つ４本の走査線が集められた構成においても、４つのＴＦＴで構
成されるグループを走査線及び信号線の交差部に配置することが出来る（図示しない）。
且つ４本の信号線が集められた構成を示したが、副画素の長辺を走査線と平行となるよう
にストライプ配列し、且つ４本の走査線が集められた構成においても、４つのＴＦＴで構
成されるグループを走査線及び信号線の交差部に配置することが出来る（図示しない）。
【0047】
以下に示すように、本実施の形態の構成を別の表現で記述することができる。本実施の形
態で示す画素は、互いに平行に配置された第１から第４の副画素を有し、互いに平行な第
１から第４の信号線（例えばＳ（ｊ＋２）からＳ（ｊ＋５））と、互いに平行な第１と第
２の走査線（例えばＧ（ｉ）とＧ（ｉ＋１））を有している。第１と第４の副画素は第２
と第３の副画素の間に設けられ、第１の副画素は第３の副画素よりも第２の副画素に近く
、第４の副画素は第２の副画素よりも第３の副画素に近い。第１から第４の信号線は第１
と第２の走査線と直交しており、第２と第３の信号線は第１と第４の信号線の間に設けら
れ、第２の信号線は第４の信号線よりも第１の信号線に近く、第３の信号線は第１の信号
線よりも第４の信号線に近い。第１から第４の副画素は、第２の信号線と第３の信号線な
らびに第１の走査線と第２の走査線で囲まれる領域に設けられている。各副画素はＴＦＴ
を有している。第１の副画素のＴＦＴは第２の走査線と第３の信号線によって駆動され、
第２の副画素のＴＦＴは第１の走査線と第４の信号線によって駆動され、第３の副画素の
ＴＦＴは第２の走査線と第２の信号線によって駆動され、第４の副画素のＴＦＴは第１の
走査線と第１の信号線によって駆動される。さらに、第１の副画素のＴＦＴは第２の信号
線よりも第３の信号線により近く配置され、且つ第１の走査線よりも第２の走査線により
近く配置される。また、第２の副画素のＴＦＴは第２の信号線よりも第３の信号線により
近く配置され、且つ第２の走査線よりも第１の走査線により近く配置される。また、第３
の副画素のＴＦＴは第３の信号線よりも第２の信号線により近く配置され、且つ第１の走
査線よりも第２の走査線により近く配置され、第４の副画素のＴＦＴは第３の信号線より
も第２の信号線により近く配置され、且つ第２の走査線よりも第１の走査線により近く配
置される。本実施の形態によれば、全てのＴＦＴが均等な間隔で配置される従来の配置と
異なり、異なる画素に含まれる４つのＴＦＴが４本の信号線と１本の走査線の交差部近傍
に設置されて一つのＴＦＴ群を形成する。このＴＦＴ群において、図６に示すように、そ
れぞれのＴＦＴは走査線又は信号線を挟んで互いに正対するような配置とすることで、従
来のＴＦＴ配置と比較して、ＴＦＴが位置する領域の間隔を約３倍に拡張することができ
る。すなわち、図６に示すように、異なる画素に含まれる４つのＴＦＴを含むＴＦＴ群間
の距離Ｘ１は、従来のＴＦＴ配置におけるＴＦＴ間距離よりも大きい。したがって、ＳＯ
Ｉ層形成時における位置合わせのマージンが増大する。
態で示す画素は、互いに平行に配置された第１から第４の副画素を有し、互いに平行な第
１から第４の信号線（例えばＳ（ｊ＋２）からＳ（ｊ＋５））と、互いに平行な第１と第
２の走査線（例えばＧ（ｉ）とＧ（ｉ＋１））を有している。第１と第４の副画素は第２
と第３の副画素の間に設けられ、第１の副画素は第３の副画素よりも第２の副画素に近く
、第４の副画素は第２の副画素よりも第３の副画素に近い。第１から第４の信号線は第１
と第２の走査線と直交しており、第２と第３の信号線は第１と第４の信号線の間に設けら
れ、第２の信号線は第４の信号線よりも第１の信号線に近く、第３の信号線は第１の信号
線よりも第４の信号線に近い。第１から第４の副画素は、第２の信号線と第３の信号線な
らびに第１の走査線と第２の走査線で囲まれる領域に設けられている。各副画素はＴＦＴ
を有している。第１の副画素のＴＦＴは第２の走査線と第３の信号線によって駆動され、
第２の副画素のＴＦＴは第１の走査線と第４の信号線によって駆動され、第３の副画素の
ＴＦＴは第２の走査線と第２の信号線によって駆動され、第４の副画素のＴＦＴは第１の
走査線と第１の信号線によって駆動される。さらに、第１の副画素のＴＦＴは第２の信号
線よりも第３の信号線により近く配置され、且つ第１の走査線よりも第２の走査線により
近く配置される。また、第２の副画素のＴＦＴは第２の信号線よりも第３の信号線により
近く配置され、且つ第２の走査線よりも第１の走査線により近く配置される。また、第３
の副画素のＴＦＴは第３の信号線よりも第２の信号線により近く配置され、且つ第１の走
査線よりも第２の走査線により近く配置され、第４の副画素のＴＦＴは第３の信号線より
も第２の信号線により近く配置され、且つ第２の走査線よりも第１の走査線により近く配
置される。本実施の形態によれば、全てのＴＦＴが均等な間隔で配置される従来の配置と
異なり、異なる画素に含まれる４つのＴＦＴが４本の信号線と１本の走査線の交差部近傍
に設置されて一つのＴＦＴ群を形成する。このＴＦＴ群において、図６に示すように、そ
れぞれのＴＦＴは走査線又は信号線を挟んで互いに正対するような配置とすることで、従
来のＴＦＴ配置と比較して、ＴＦＴが位置する領域の間隔を約３倍に拡張することができ
る。すなわち、図６に示すように、異なる画素に含まれる４つのＴＦＴを含むＴＦＴ群間
の距離Ｘ１は、従来のＴＦＴ配置におけるＴＦＴ間距離よりも大きい。したがって、ＳＯ
Ｉ層形成時における位置合わせのマージンが増大する。
【0048】
また、本発明のように走査線又は信号線、あるいは走査線及び信号線が複数集められた画
素において、走査線及び信号線と重なるＢＭを形成すると、ＴＦＴ基板と対向基板との位
置ずれを考慮して設けられるマージンの合計面積が小さくなる。そのため、位置ずれの際
の開口率の低下を抑制することが出来る。
素において、走査線及び信号線と重なるＢＭを形成すると、ＴＦＴ基板と対向基板との位
置ずれを考慮して設けられるマージンの合計面積が小さくなる。そのため、位置ずれの際
の開口率の低下を抑制することが出来る。
【0049】
上述したＴＦＴ配置を適用することにより、各副画素に設けられた薄膜トランジスタのそ
れぞれを、走査線と信号線の交差部に複数近接して設けることができる。そのため、ＳＯ
Ｉ層形成時における位置合わせのマージンを増加、又はＴＦＴ基板と対向基板の貼り合わ
せにおける位置ずれの際の開口率の低下を抑制することができる。
れぞれを、走査線と信号線の交差部に複数近接して設けることができる。そのため、ＳＯ
Ｉ層形成時における位置合わせのマージンを増加、又はＴＦＴ基板と対向基板の貼り合わ
せにおける位置ずれの際の開口率の低下を抑制することができる。
【0050】
（実施の形態５）
図７は、アクティブマトリクス型表示装置において、走査線と信号線の交差部の周辺に４
つＴＦＴを配置した構成例を示す図である。本実施の形態における画素は、ａ（第１の副
画素とも言う）、ｂ（第２の副画素とも言う）、ｃ（第３の副画素とも言う）、ｄ（第４
の副画素とも言う）、４つの正方形又は正方形に準じた形状の副画素がモザイク配列され
、且つ隣接する画素の間に４本の信号線が集められた構成となっている。
図７は、アクティブマトリクス型表示装置において、走査線と信号線の交差部の周辺に４
つＴＦＴを配置した構成例を示す図である。本実施の形態における画素は、ａ（第１の副
画素とも言う）、ｂ（第２の副画素とも言う）、ｃ（第３の副画素とも言う）、ｄ（第４
の副画素とも言う）、４つの正方形又は正方形に準じた形状の副画素がモザイク配列され
、且つ隣接する画素の間に４本の信号線が集められた構成となっている。
【0051】
なお、具体的な副画素ａ、ｂ、ｃ、ｄの構成は限定されない。例えば、Ｒ（赤）、Ｇ（緑
）、Ｂ（青）、Ｗ（白）を４つの副画素に適用することができる。
）、Ｂ（青）、Ｗ（白）を４つの副画素に適用することができる。
【0052】
走査線Ｇ（ｉ）、Ｇ（ｉ＋１）及び信号線Ｓ（ｊ）～Ｓ（ｊ＋３）、Ｓ（ｊ＋４）～Ｓ（
ｊ＋７）で囲まれた領域に配置された第１の画素の第１の副画素に設けられたＴＦＴをＴ
ｒ１（第１の薄膜トランジスタともいう）とし、走査線Ｇ（ｉ＋１）、Ｇ（ｉ＋２）及び
信号線Ｓ（ｊ）～Ｓ（ｊ＋３）、Ｓ（ｊ＋４）～Ｓ（ｊ＋７）で囲まれた領域に設置され
た第２の画素の第２の副画素に設けられたＴＦＴをＴｒ２（第２の薄膜トランジスタとも
いう）とし、走査線Ｇ（ｉ）、Ｇ（ｉ＋１）及び信号線Ｓ（ｊ＋４）～Ｓ（ｊ＋７）、Ｓ
（ｊ＋８）～Ｓ（ｊ＋１１）で囲まれた領域に設置された第３の画素の第３の副画素に設
けられたＴＦＴをＴｒ３（第３の薄膜トランジスタともいう）とし、走査線Ｇ（ｉ＋１）
、Ｇ（ｉ＋２）及び信号線Ｓ（ｊ＋４）～Ｓ（ｊ＋７）、Ｓ（ｊ＋８）～Ｓ（ｊ＋１１）
で囲まれた領域に設置された第４の画素の第４の副画素に設けられたＴＦＴをＴｒ４（第
４の薄膜トランジスタともいう）とする。Ｔｒ１は走査線Ｇ（ｉ＋１）及び信号線Ｓ（ｊ
＋４）に接続され、Ｔｒ２は走査線Ｇ（ｉ＋１）及び信号線Ｓ（ｊ＋５）に接続され、Ｔ
ｒ３は走査線Ｇ（ｉ＋１）及び信号線Ｓ（ｊ＋７）に接続され、Ｔｒ４は走査線Ｇ（ｉ＋
１）及び信号線Ｓ（ｊ＋６）に接続されている。他の画素においても同様であり、走査線
と４本の信号線の交差部に近接するように４つのＴＦＴで構成されるグループを配置する
。
ｊ＋７）で囲まれた領域に配置された第１の画素の第１の副画素に設けられたＴＦＴをＴ
ｒ１（第１の薄膜トランジスタともいう）とし、走査線Ｇ（ｉ＋１）、Ｇ（ｉ＋２）及び
信号線Ｓ（ｊ）～Ｓ（ｊ＋３）、Ｓ（ｊ＋４）～Ｓ（ｊ＋７）で囲まれた領域に設置され
た第２の画素の第２の副画素に設けられたＴＦＴをＴｒ２（第２の薄膜トランジスタとも
いう）とし、走査線Ｇ（ｉ）、Ｇ（ｉ＋１）及び信号線Ｓ（ｊ＋４）～Ｓ（ｊ＋７）、Ｓ
（ｊ＋８）～Ｓ（ｊ＋１１）で囲まれた領域に設置された第３の画素の第３の副画素に設
けられたＴＦＴをＴｒ３（第３の薄膜トランジスタともいう）とし、走査線Ｇ（ｉ＋１）
、Ｇ（ｉ＋２）及び信号線Ｓ（ｊ＋４）～Ｓ（ｊ＋７）、Ｓ（ｊ＋８）～Ｓ（ｊ＋１１）
で囲まれた領域に設置された第４の画素の第４の副画素に設けられたＴＦＴをＴｒ４（第
４の薄膜トランジスタともいう）とする。Ｔｒ１は走査線Ｇ（ｉ＋１）及び信号線Ｓ（ｊ
＋４）に接続され、Ｔｒ２は走査線Ｇ（ｉ＋１）及び信号線Ｓ（ｊ＋５）に接続され、Ｔ
ｒ３は走査線Ｇ（ｉ＋１）及び信号線Ｓ（ｊ＋７）に接続され、Ｔｒ４は走査線Ｇ（ｉ＋
１）及び信号線Ｓ（ｊ＋６）に接続されている。他の画素においても同様であり、走査線
と４本の信号線の交差部に近接するように４つのＴＦＴで構成されるグループを配置する
。
【0053】
なお、本実施の形態では、４本の信号線が集められた構成を示したが、４本の走査線が集
められた構成においても、４つのＴＦＴで構成されるグループを走査線及び信号線の交差
部に配置することが出来る（図示しない）。また、図８に示すように、走査線及び信号線
をそれぞれ２本ずつ集めることによっても同様のＴＦＴ配置を実現することができる。
められた構成においても、４つのＴＦＴで構成されるグループを走査線及び信号線の交差
部に配置することが出来る（図示しない）。また、図８に示すように、走査線及び信号線
をそれぞれ２本ずつ集めることによっても同様のＴＦＴ配置を実現することができる。
【0054】
以下に示すように、図７で示された本実施の形態の構成を別の表現で記述することができ
る。図７の本実施の形態で示す画素は、モザイク配列された第１から第４の副画素を有し
、互いに平行に配置された第１から第４の信号線（例えばＳ（ｊ＋２）からＳ（ｊ＋５）
）と、互いに平行な第１と第２の走査線（例えばＧ（ｉ）とＧ（ｉ＋１））を有している
。第１の副画素は第１の走査線よりも第２の走査線に近く、且つ第２の信号線よりも第３
の信号線に近い。第２の副画素は第２の走査線よりも第１の走査線に近く、且つ第２の信
号線よりも第３の信号線に近い。第３の副画素は第１の走査線よりも第２の走査線に近く
、且つ第３の信号線よりも第２の信号線に近い。第４の副画素は第２の走査線よりも第１
の走査線に近く、且つ第３の信号線よりも第２の信号線に近い。第１から第４の信号線は
第１と第２の走査線と直交しており、第２と第３の信号線は第１と第４の信号線の間に設
けられ、第２の信号線は第４の信号線よりも第１の信号線に近く、第３の信号線は第１の
信号線よりも第４の信号線に近い。第１から第４の副画素は、第２の信号線と第３の信号
線ならびに第１の走査線と第２の走査線で囲まれる領域に設けられている。各副画素はＴ
ＦＴを有している。第１の副画素のＴＦＴは第２の走査線と第３の信号線によって駆動さ
れ、第２の副画素のＴＦＴは第１の走査線と第４の信号線によって駆動され、第３の副画
素のＴＦＴは第２の走査線と第２の信号線によって駆動され、第４の副画素のＴＦＴは第
１の走査線と第１の信号線によって駆動される。さらに、第１の副画素のＴＦＴは第２の
信号線よりも第３の信号線により近く配置され、且つ第１の走査線よりも第２の走査線に
より近く配置される。また、第２の副画素のＴＦＴは第２の信号線よりも第３の信号線に
より近く配置され、且つ第２の走査線よりも第１の走査線により近く配置される。また、
第３の副画素のＴＦＴは第３の信号線よりも第２の信号線により近く配置され、且つ第１
の走査線よりも第２の走査線により近く配置され、第４の副画素のＴＦＴは第３の信号線
よりも第２の信号線により近く配置され、且つ第２の走査線よりも第１の走査線により近
く配置される。同様に、以下に示すように、図８で示された本実施の形態の構成を別の表
現で記述することができる。画素は、モザイク配列された第１から第４の副画素を有し、
互いに平行に配置された第１と第２の信号線（例えばＳ（ｊ＋１）とＳ（ｊ＋２））と、
互いに平行な第１と第２の走査線（例えばＧ（ｉ＋１）とＧ（ｉ＋２））を有している。
第１の副画素は第２の走査線よりも第１の走査線に近く、且つ第２の信号線よりも第１の
信号線に近い。第２の副画素は第２の走査線よりも第１の走査線に近く、且つ第１の信号
線よりも第２の信号線に近い。第３の副画素は第１の走査線よりも第２の走査線に近く、
且つ第２の信号線よりも第１の信号線に近い。第４の副画素は第１の走査線よりも第２の
走査線に近く、且つ第１の信号線よりも第２の信号線に近い。第１と第２の信号線は第１
と第２の走査線と直交している。第１から第４の副画素は、第１の信号線と第２の信号線
ならびに第１の走査線と第２の走査線で囲まれる領域に設けられている。各副画素はＴＦ
Ｔを有している。第１の副画素のＴＦＴは第１の走査線と第１の信号線によって駆動され
、第２の副画素のＴＦＴは第１の走査線と第２の信号線によって駆動され、第３の副画素
のＴＦＴは第２の走査線と第１の信号線によって駆動され、第４の副画素のＴＦＴは第２
の走査線と第２の信号線によって駆動される。さらに、第１の副画素のＴＦＴは第２の信
号線よりも第１の信号線により近く配置され、且つ第２の走査線よりも第１の走査線によ
り近く配置される。また、第２の副画素のＴＦＴは第１の信号線よりも第２の信号線によ
り近く配置され、且つ第２の走査線よりも第１の走査線により近く配置される。また、第
３の副画素のＴＦＴは第２の信号線よりも第１の信号線により近く配置され、且つ第１の
走査線よりも第２の走査線により近く配置され、第４の副画素のＴＦＴは第１の信号線よ
りも第２の信号線により近く配置され、且つ第１の走査線よりも第２の走査線により近く
配置される。本実施の形態によれば、全てのＴＦＴが均等な間隔で配置される従来の配置
と異なり、異なる画素に含まれる４つのＴＦＴが４本の信号線と１本の走査線の交差部近
傍、あるいは２つの信号線と２つの走査線の交差部近傍に設置されて一つのＴＦＴ群を形
成する。このＴＦＴ群において、図７、８に示すように、それぞれのＴＦＴは走査線又は
信号線を挟んで互いに正対するような配置とすることで、図９に示す従来のＴＦＴ配置と
比較して、ＴＦＴが位置する領域の間隔を約２倍に拡張することができる。すなわち、図
７、８に示すように異なる画素に含まれる４つのＴＦＴを含むＴＦＴ群間の距離Ｘ１は、
図９に示すＴＦＴ配置におけるＴＦＴ間距離Ｘ２よりも大きい。したがって、ＳＯＩ層形
成時における位置合わせのマージンが増大する。また、副画素を図７及び図８に示すよう
なモザイク配列とすることで、視認性が向上するという副次的効果も得られる。
る。図７の本実施の形態で示す画素は、モザイク配列された第１から第４の副画素を有し
、互いに平行に配置された第１から第４の信号線（例えばＳ（ｊ＋２）からＳ（ｊ＋５）
）と、互いに平行な第１と第２の走査線（例えばＧ（ｉ）とＧ（ｉ＋１））を有している
。第１の副画素は第１の走査線よりも第２の走査線に近く、且つ第２の信号線よりも第３
の信号線に近い。第２の副画素は第２の走査線よりも第１の走査線に近く、且つ第２の信
号線よりも第３の信号線に近い。第３の副画素は第１の走査線よりも第２の走査線に近く
、且つ第３の信号線よりも第２の信号線に近い。第４の副画素は第２の走査線よりも第１
の走査線に近く、且つ第３の信号線よりも第２の信号線に近い。第１から第４の信号線は
第１と第２の走査線と直交しており、第２と第３の信号線は第１と第４の信号線の間に設
けられ、第２の信号線は第４の信号線よりも第１の信号線に近く、第３の信号線は第１の
信号線よりも第４の信号線に近い。第１から第４の副画素は、第２の信号線と第３の信号
線ならびに第１の走査線と第２の走査線で囲まれる領域に設けられている。各副画素はＴ
ＦＴを有している。第１の副画素のＴＦＴは第２の走査線と第３の信号線によって駆動さ
れ、第２の副画素のＴＦＴは第１の走査線と第４の信号線によって駆動され、第３の副画
素のＴＦＴは第２の走査線と第２の信号線によって駆動され、第４の副画素のＴＦＴは第
１の走査線と第１の信号線によって駆動される。さらに、第１の副画素のＴＦＴは第２の
信号線よりも第３の信号線により近く配置され、且つ第１の走査線よりも第２の走査線に
より近く配置される。また、第２の副画素のＴＦＴは第２の信号線よりも第３の信号線に
より近く配置され、且つ第２の走査線よりも第１の走査線により近く配置される。また、
第３の副画素のＴＦＴは第３の信号線よりも第２の信号線により近く配置され、且つ第１
の走査線よりも第２の走査線により近く配置され、第４の副画素のＴＦＴは第３の信号線
よりも第２の信号線により近く配置され、且つ第２の走査線よりも第１の走査線により近
く配置される。同様に、以下に示すように、図８で示された本実施の形態の構成を別の表
現で記述することができる。画素は、モザイク配列された第１から第４の副画素を有し、
互いに平行に配置された第１と第２の信号線（例えばＳ（ｊ＋１）とＳ（ｊ＋２））と、
互いに平行な第１と第２の走査線（例えばＧ（ｉ＋１）とＧ（ｉ＋２））を有している。
第１の副画素は第２の走査線よりも第１の走査線に近く、且つ第２の信号線よりも第１の
信号線に近い。第２の副画素は第２の走査線よりも第１の走査線に近く、且つ第１の信号
線よりも第２の信号線に近い。第３の副画素は第１の走査線よりも第２の走査線に近く、
且つ第２の信号線よりも第１の信号線に近い。第４の副画素は第１の走査線よりも第２の
走査線に近く、且つ第１の信号線よりも第２の信号線に近い。第１と第２の信号線は第１
と第２の走査線と直交している。第１から第４の副画素は、第１の信号線と第２の信号線
ならびに第１の走査線と第２の走査線で囲まれる領域に設けられている。各副画素はＴＦ
Ｔを有している。第１の副画素のＴＦＴは第１の走査線と第１の信号線によって駆動され
、第２の副画素のＴＦＴは第１の走査線と第２の信号線によって駆動され、第３の副画素
のＴＦＴは第２の走査線と第１の信号線によって駆動され、第４の副画素のＴＦＴは第２
の走査線と第２の信号線によって駆動される。さらに、第１の副画素のＴＦＴは第２の信
号線よりも第１の信号線により近く配置され、且つ第２の走査線よりも第１の走査線によ
り近く配置される。また、第２の副画素のＴＦＴは第１の信号線よりも第２の信号線によ
り近く配置され、且つ第２の走査線よりも第１の走査線により近く配置される。また、第
３の副画素のＴＦＴは第２の信号線よりも第１の信号線により近く配置され、且つ第１の
走査線よりも第２の走査線により近く配置され、第４の副画素のＴＦＴは第１の信号線よ
りも第２の信号線により近く配置され、且つ第１の走査線よりも第２の走査線により近く
配置される。本実施の形態によれば、全てのＴＦＴが均等な間隔で配置される従来の配置
と異なり、異なる画素に含まれる４つのＴＦＴが４本の信号線と１本の走査線の交差部近
傍、あるいは２つの信号線と２つの走査線の交差部近傍に設置されて一つのＴＦＴ群を形
成する。このＴＦＴ群において、図７、８に示すように、それぞれのＴＦＴは走査線又は
信号線を挟んで互いに正対するような配置とすることで、図９に示す従来のＴＦＴ配置と
比較して、ＴＦＴが位置する領域の間隔を約２倍に拡張することができる。すなわち、図
７、８に示すように異なる画素に含まれる４つのＴＦＴを含むＴＦＴ群間の距離Ｘ１は、
図９に示すＴＦＴ配置におけるＴＦＴ間距離Ｘ２よりも大きい。したがって、ＳＯＩ層形
成時における位置合わせのマージンが増大する。また、副画素を図７及び図８に示すよう
なモザイク配列とすることで、視認性が向上するという副次的効果も得られる。
【0055】
さらに、図８では、上面図においてＴＦＴの配線と走査線及び信号線がまたがることがな
い。通常の作製プロセスでは、走査線又は信号線との接続をさけるために、絶縁層を形成
し、コンタクトホールを形成し、導電層を形成することによって、ＴＦＴと、所望の走査
線又は信号線と、を電気的に接続させる。しかしながら、図８に示す形態ではこのような
プロセスが不要となる。
い。通常の作製プロセスでは、走査線又は信号線との接続をさけるために、絶縁層を形成
し、コンタクトホールを形成し、導電層を形成することによって、ＴＦＴと、所望の走査
線又は信号線と、を電気的に接続させる。しかしながら、図８に示す形態ではこのような
プロセスが不要となる。
【0056】
また、本発明のように走査線又は信号線、あるいは走査線及び信号線が複数集められた画
素において、走査線及び信号線と重なるＢＭを形成すると、ＴＦＴ基板と対向基板との位
置ずれを考慮して設けられるマージンの合計面積が小さくなる。そのため、位置ずれの際
の開口率の低下を抑制することが出来る。
素において、走査線及び信号線と重なるＢＭを形成すると、ＴＦＴ基板と対向基板との位
置ずれを考慮して設けられるマージンの合計面積が小さくなる。そのため、位置ずれの際
の開口率の低下を抑制することが出来る。
【0057】
上述したＴＦＴ配置を適用することにより、各副画素に設けられた薄膜トランジスタのそ
れぞれを、走査線と信号線の交差部に複数近接して設けることができる。そのため、ＳＯ
Ｉ層形成時における位置合わせのマージンを増加、又はＴＦＴ基板と対向基板の貼り合わ
せにおける位置ずれの際の開口率の低下を抑制することができる。
れぞれを、走査線と信号線の交差部に複数近接して設けることができる。そのため、ＳＯ
Ｉ層形成時における位置合わせのマージンを増加、又はＴＦＴ基板と対向基板の貼り合わ
せにおける位置ずれの際の開口率の低下を抑制することができる。
【0058】
（実施の形態６）
図１０は、アクティブマトリクス型表示装置において、走査線と信号線の交差部の周辺に
２つＴＦＴを配置した構成例を示す図である。本実施の形態における画素は、ａ（第１の
副画素とも言う）、ｂ（第２の副画素とも言う）、ｃ（第３の副画素とも言う）、３つの
長方形形状又は長方形に準じた形状の副画素がデルタ配列され、且つ隣接する画素の間に
２本の走査線が集められた構成となっている。
図１０は、アクティブマトリクス型表示装置において、走査線と信号線の交差部の周辺に
２つＴＦＴを配置した構成例を示す図である。本実施の形態における画素は、ａ（第１の
副画素とも言う）、ｂ（第２の副画素とも言う）、ｃ（第３の副画素とも言う）、３つの
長方形形状又は長方形に準じた形状の副画素がデルタ配列され、且つ隣接する画素の間に
２本の走査線が集められた構成となっている。
【0059】
なお、具体的な副画素ａ、ｂ、ｃの構成は限定されない。例えば、Ｒ（赤）、Ｇ（緑）、
Ｂ（青）を３つの副画素に適用することができる。
Ｂ（青）を３つの副画素に適用することができる。
【0060】
走査線Ｇ（ｉ）及びＧ（ｉ＋１）、Ｇ（ｉ＋２）及びＧ（ｉ＋３）、並びに信号線Ｓ（ｊ
＋１）、Ｓ（ｊ＋２）で囲まれた領域に配置された第１の画素の第１の副画素に設けられ
たＴＦＴをＴｒ１（第１の薄膜トランジスタともいう）とし、走査線Ｇ（ｉ＋２）及びＧ
（ｉ＋３）、Ｇ（ｉ＋４）及びＧ（ｉ＋５）、並びに信号線Ｓ（ｊ）、Ｓ（ｊ＋１）で囲
まれた領域に設置された第２の画素の第２の副画素に設けられたＴＦＴをＴｒ２（第２の
薄膜トランジスタともいう）とする。Ｔｒ１は走査線Ｇ（ｉ＋２）及び信号線Ｓ（ｊ＋１
）に接続され、Ｔｒ２は走査線Ｇ（ｉ＋３）及び信号線Ｓ（ｊ＋１）に接続されている。
他の画素においても同様であり、２本の走査線と信号線の交差部に近接するように２つの
ＴＦＴで構成されるグループを配置する。
＋１）、Ｓ（ｊ＋２）で囲まれた領域に配置された第１の画素の第１の副画素に設けられ
たＴＦＴをＴｒ１（第１の薄膜トランジスタともいう）とし、走査線Ｇ（ｉ＋２）及びＧ
（ｉ＋３）、Ｇ（ｉ＋４）及びＧ（ｉ＋５）、並びに信号線Ｓ（ｊ）、Ｓ（ｊ＋１）で囲
まれた領域に設置された第２の画素の第２の副画素に設けられたＴＦＴをＴｒ２（第２の
薄膜トランジスタともいう）とする。Ｔｒ１は走査線Ｇ（ｉ＋２）及び信号線Ｓ（ｊ＋１
）に接続され、Ｔｒ２は走査線Ｇ（ｉ＋３）及び信号線Ｓ（ｊ＋１）に接続されている。
他の画素においても同様であり、２本の走査線と信号線の交差部に近接するように２つの
ＴＦＴで構成されるグループを配置する。
【0061】
なお、本実施の形態では、２本の走査線が集められた構成を示したが、２本の信号線が集
められた構成においても、２つのＴＦＴを走査線及び信号線の交差部近傍に配置すること
が出来る（図示しない）。また、走査線及び信号線をそれぞれ２本ずつ集めることによっ
て、４つの４つのＴＦＴが走査線及び信号線の交差部の近傍に配置される構成にすること
もできる（図示しない）。
められた構成においても、２つのＴＦＴを走査線及び信号線の交差部近傍に配置すること
が出来る（図示しない）。また、走査線及び信号線をそれぞれ２本ずつ集めることによっ
て、４つの４つのＴＦＴが走査線及び信号線の交差部の近傍に配置される構成にすること
もできる（図示しない）。
【0062】
本実施の形態によれば、表示部の副画素を構成するＴＦＴの配置を図１０に示すような配
置とすることで、図１１に示すような、全てのＴＦＴが一定の間隔で配置された従来のＴ
ＦＴ配置と比較して、ＴＦＴが位置する領域間の間隔を約２倍に拡張することができる。
すなわち、図１０に示すように異なる画素に含まれる２つのＴＦＴを含むＴＦＴ群間の距
離Ｘ１は、図１１に示したＴＦＴ配置におけるＴＦＴ間距離Ｘ２よりも大きい。したがっ
て、ＳＯＩ層形成時における位置合わせのマージンが増大する。
置とすることで、図１１に示すような、全てのＴＦＴが一定の間隔で配置された従来のＴ
ＦＴ配置と比較して、ＴＦＴが位置する領域間の間隔を約２倍に拡張することができる。
すなわち、図１０に示すように異なる画素に含まれる２つのＴＦＴを含むＴＦＴ群間の距
離Ｘ１は、図１１に示したＴＦＴ配置におけるＴＦＴ間距離Ｘ２よりも大きい。したがっ
て、ＳＯＩ層形成時における位置合わせのマージンが増大する。
【0063】
また、本発明のように走査線又は信号線、あるいは走査線及び信号線が複数集められた画
素において、走査線及び信号線と重なるＢＭを形成すると、ＴＦＴ基板と対向基板との位
置ずれを考慮して設けられるマージンの合計面積が小さくなる。そのため、位置ずれの際
の開口率の低下を抑制することが出来る。
素において、走査線及び信号線と重なるＢＭを形成すると、ＴＦＴ基板と対向基板との位
置ずれを考慮して設けられるマージンの合計面積が小さくなる。そのため、位置ずれの際
の開口率の低下を抑制することが出来る。
【0064】
さらに、図１０では、上面図においてＴＦＴの配線と走査線及び信号線がまたがることが
ない。通常の作製プロセスにおいては、走査線又は信号線との接続をさけるために、絶縁
層を形成し、コンタクトホールを形成し、導電層を形成することによって、ＴＦＴと、所
望の走査線又は信号線と、を電気的に接続させる。しかしながら、本実施の形態では、こ
のようなプロセスが不要となる。
ない。通常の作製プロセスにおいては、走査線又は信号線との接続をさけるために、絶縁
層を形成し、コンタクトホールを形成し、導電層を形成することによって、ＴＦＴと、所
望の走査線又は信号線と、を電気的に接続させる。しかしながら、本実施の形態では、こ
のようなプロセスが不要となる。
【0065】
上述したＴＦＴ配置を適用することにより、各副画素に設けられた薄膜トランジスタのそ
れぞれを、走査線と信号線の交差部に複数近接して設けることができる。そのため、ＳＯ
Ｉ層形成時における位置合わせのマージンを増加、又はＴＦＴ基板と対向基板の貼り合わ
せにおける位置ずれの際の開口率の低下を抑制することができる。
れぞれを、走査線と信号線の交差部に複数近接して設けることができる。そのため、ＳＯ
Ｉ層形成時における位置合わせのマージンを増加、又はＴＦＴ基板と対向基板の貼り合わ
せにおける位置ずれの際の開口率の低下を抑制することができる。
【0066】
（実施の形態７）
本実施の形態では、実施の形態１乃至６に示すようなＴＦＴ配置を有する透過型液晶表示
装置の作製方法について説明する。
本実施の形態では、実施の形態１乃至６に示すようなＴＦＴ配置を有する透過型液晶表示
装置の作製方法について説明する。
【0067】
まず、ベース基板上に単結晶半導体薄膜を形成する工程について、図１４を用いて説明す
る。矩形状に成形された単結晶半導体基板１００上に酸化珪素膜又は酸化窒化珪素膜を形
成し、その上に窒化珪素膜又は窒化酸化珪素膜を形成する。ここでは、酸化窒化珪素膜１
０１、窒化酸化珪素膜１０２を順次形成することとする。その際、酸化窒化珪素膜は、膜
厚１０ｎｍ以上１５０ｎｍ以下程度で形成することが好ましい。また、窒化酸化珪素膜は
、膜厚１０ｎｍ以上２００ｎｍ以下程度で形成することが好ましい。
る。矩形状に成形された単結晶半導体基板１００上に酸化珪素膜又は酸化窒化珪素膜を形
成し、その上に窒化珪素膜又は窒化酸化珪素膜を形成する。ここでは、酸化窒化珪素膜１
０１、窒化酸化珪素膜１０２を順次形成することとする。その際、酸化窒化珪素膜は、膜
厚１０ｎｍ以上１５０ｎｍ以下程度で形成することが好ましい。また、窒化酸化珪素膜は
、膜厚１０ｎｍ以上２００ｎｍ以下程度で形成することが好ましい。
【0068】
なお、酸化窒化珪素膜１０１及び窒化酸化珪素膜１０２はベース基板１０６からナトリウ
ムイオンなどの不純物が拡散して単結晶半導体層を汚染しないために設けられている。こ
こで、窒化酸化珪素膜とは、その組成として、酸素よりも窒素の含有量が多いものであっ
て、濃度範囲として酸素が１５～３０原子％、窒素が２０～３５原子％、Ｓｉが２５～３
５原子％、水素が１５～２５原子％の範囲において、合計１００原子％となるように各元
素を任意の濃度で含むものをいう。また、酸化窒化珪素膜とは、その組成として、窒素よ
りも酸素の含有量が多いものであって、濃度範囲として酸素が５５～６５原子％、窒素が
１～２０原子％、Ｓｉが２５～３５原子％、水素が０．１～１０原子％の範囲において、
合計１００原子％となるように各元素を任意の濃度で含むものをいう。なお、窒化アルミ
ニウム、窒素酸化アルミニウムなどを用いてもよい。なお、酸化窒化珪素膜１０１又は窒
化酸化珪素膜１０２は必ずしも設ける必要はなく、後記する単結晶半導体基板にイオン注
入を行いイオン注入層のみが形成された基板を用いてもよい。
ムイオンなどの不純物が拡散して単結晶半導体層を汚染しないために設けられている。こ
こで、窒化酸化珪素膜とは、その組成として、酸素よりも窒素の含有量が多いものであっ
て、濃度範囲として酸素が１５～３０原子％、窒素が２０～３５原子％、Ｓｉが２５～３
５原子％、水素が１５～２５原子％の範囲において、合計１００原子％となるように各元
素を任意の濃度で含むものをいう。また、酸化窒化珪素膜とは、その組成として、窒素よ
りも酸素の含有量が多いものであって、濃度範囲として酸素が５５～６５原子％、窒素が
１～２０原子％、Ｓｉが２５～３５原子％、水素が０．１～１０原子％の範囲において、
合計１００原子％となるように各元素を任意の濃度で含むものをいう。なお、窒化アルミ
ニウム、窒素酸化アルミニウムなどを用いてもよい。なお、酸化窒化珪素膜１０１又は窒
化酸化珪素膜１０２は必ずしも設ける必要はなく、後記する単結晶半導体基板にイオン注
入を行いイオン注入層のみが形成された基板を用いてもよい。
【0069】
次に、単結晶半導体基板１００に水素イオン１０３を注入しイオン注入層１０４を形成す
る（図１４（Ａ））。ここでの水素イオンの注入はベース基板に転置される単結晶半導体
層の厚さを考慮して行われる。当該単結晶半導体層の厚さは１０ｎｍ乃至２００ｎｍ、好
ましくは１０ｎｍ乃至５０ｎｍの厚さとする。水素イオンを注入する際の加速電圧はこの
ような厚さを考慮して設定される。この処理によって単結晶半導体基板１００の表面から
一定の深さの領域にイオン注入層１０４が形成される。なお、イオン注入層１０４は、水
素のみでなく希ガスを用いてもよく、或いは両者を混合させて用いてもよい。
る（図１４（Ａ））。ここでの水素イオンの注入はベース基板に転置される単結晶半導体
層の厚さを考慮して行われる。当該単結晶半導体層の厚さは１０ｎｍ乃至２００ｎｍ、好
ましくは１０ｎｍ乃至５０ｎｍの厚さとする。水素イオンを注入する際の加速電圧はこの
ような厚さを考慮して設定される。この処理によって単結晶半導体基板１００の表面から
一定の深さの領域にイオン注入層１０４が形成される。なお、イオン注入層１０４は、水
素のみでなく希ガスを用いてもよく、或いは両者を混合させて用いてもよい。
【0070】
次に、窒化酸化珪素膜１０２上に、ＴＥＯＳガスと酸素ガスとの混合ガスを用いて化学気
相成長法（ＣＶＤ法：Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ法）又はプ
ラズマ化学気相成長法（プラズマＣＶＤ法）によって成膜された酸化珪素膜１０５を形成
する（図１４（Ｂ））。なお、酸化珪素膜１０５は、単結晶半導体基板１００にイオン注
入を行う前に形成してもよい。なお、ＴＥＯＳガスと酸素ガスとの混合ガスを用いてＣＶ
Ｄ法又はプラズマＣＶＤ法によって成膜された酸化珪素膜を形成する場合、１０ｎｍ以上
８００ｎｍ以下の膜厚で形成することが好ましい。
相成長法（ＣＶＤ法：Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ法）又はプ
ラズマ化学気相成長法（プラズマＣＶＤ法）によって成膜された酸化珪素膜１０５を形成
する（図１４（Ｂ））。なお、酸化珪素膜１０５は、単結晶半導体基板１００にイオン注
入を行う前に形成してもよい。なお、ＴＥＯＳガスと酸素ガスとの混合ガスを用いてＣＶ
Ｄ法又はプラズマＣＶＤ法によって成膜された酸化珪素膜を形成する場合、１０ｎｍ以上
８００ｎｍ以下の膜厚で形成することが好ましい。
【0071】
なお、ここでＴＥＯＳガスとは、Ｔｅｔｒａ Ｅｔｈｙｌ Ｏｒｔｈｏ Ｓｉｌｉｃａｔ
ｅガスを意味する。ＴＥＯＳガスと酸素ガスとを用いたＣＶＤ法又はプラズマＣＶＤ法に
よって成膜された酸化珪素膜を、単結晶半導体基板と支持基板との貼り合わせ界面に設け
ることにより、基板の密着性をより向上させることができる。
ｅガスを意味する。ＴＥＯＳガスと酸素ガスとを用いたＣＶＤ法又はプラズマＣＶＤ法に
よって成膜された酸化珪素膜を、単結晶半導体基板と支持基板との貼り合わせ界面に設け
ることにより、基板の密着性をより向上させることができる。
【0072】
なお、酸化窒化珪素膜１０１又は窒化酸化珪素膜１０２を形成しない場合、単結晶半導体
基板１００の表面に、自然酸化膜、化学的に形成された酸化膜、又は酸素を含む雰囲気で
ＵＶ光を照射することにより形成された極薄酸化膜を形成しておくことが好ましい。同様
に、単結晶半導体基板上に酸化窒化珪素膜１０１又は窒化酸化珪素膜１０２を形成する前
に、単結晶半導体基板１００の表面に、上記極薄酸化膜を形成しておくことが好ましい。
ここで、化学的に形成された酸化膜は、オゾン水、過酸化水素水、硫酸等の酸化剤で単結
晶半導体基板表面を処理することにより形成することができる。
基板１００の表面に、自然酸化膜、化学的に形成された酸化膜、又は酸素を含む雰囲気で
ＵＶ光を照射することにより形成された極薄酸化膜を形成しておくことが好ましい。同様
に、単結晶半導体基板上に酸化窒化珪素膜１０１又は窒化酸化珪素膜１０２を形成する前
に、単結晶半導体基板１００の表面に、上記極薄酸化膜を形成しておくことが好ましい。
ここで、化学的に形成された酸化膜は、オゾン水、過酸化水素水、硫酸等の酸化剤で単結
晶半導体基板表面を処理することにより形成することができる。
【0073】
次に、図１４（Ａ）、（Ｂ）の工程を経た単結晶半導体基板１００を複数枚用意し、図１
４（Ｃ）で示すように単結晶半導体基板１００上に形成された酸化珪素膜１０５とベース
基板１０６とを接合させる。図面の簡略化のため、ここでは２枚の単結晶半導体基板１０
０を貼り合わせる工程を示す図となっている。なお、ここでベース基板１０６の表面には
下地膜１０７が形成される。下地膜としては、ＴＥＯＳガスと酸素ガスとの混合ガスを用
いてＣＶＤ法又はプラズマＣＶＤ法によって成膜された酸化珪素膜が挙げられ、酸化珪素
膜１０５と下地膜１０７とを接合することにより、単結晶半導体基板１００とベース基板
１０６とを貼り合わせることができる。なお、酸化珪素膜なとの下地膜１０７は必ずしも
形成する必要はないが、基板の密着性を向上させるために設けることが好ましい。
４（Ｃ）で示すように単結晶半導体基板１００上に形成された酸化珪素膜１０５とベース
基板１０６とを接合させる。図面の簡略化のため、ここでは２枚の単結晶半導体基板１０
０を貼り合わせる工程を示す図となっている。なお、ここでベース基板１０６の表面には
下地膜１０７が形成される。下地膜としては、ＴＥＯＳガスと酸素ガスとの混合ガスを用
いてＣＶＤ法又はプラズマＣＶＤ法によって成膜された酸化珪素膜が挙げられ、酸化珪素
膜１０５と下地膜１０７とを接合することにより、単結晶半導体基板１００とベース基板
１０６とを貼り合わせることができる。なお、酸化珪素膜なとの下地膜１０７は必ずしも
形成する必要はないが、基板の密着性を向上させるために設けることが好ましい。
【0074】
ここで、ベース基板１０６は、透明性を有している基板であれば良いため、ガラス、石英
、などの絶縁基板を適用することができる。本実施の形態では、ガラス基板を用いること
とする。
、などの絶縁基板を適用することができる。本実施の形態では、ガラス基板を用いること
とする。
【0075】
本実施の形態において、接合は単結晶半導体基板１００側の酸化珪素膜１０５とベース基
板側の下地膜１０７とが密接することにより形成される。接合の形成は室温で行うことが
可能である。この接合は原子レベルで行われ、ファン・デル・ワールス力が作用して室温
で強固な接合が形成される。
板側の下地膜１０７とが密接することにより形成される。接合の形成は室温で行うことが
可能である。この接合は原子レベルで行われ、ファン・デル・ワールス力が作用して室温
で強固な接合が形成される。
【0076】
単結晶半導体基板１００とベース基板１０６との接合を形成した後、熱処理を行い、単結
晶半導体基板１００の一部（すなわち単結晶半導体層１０８）を剥離する（図１４（Ｄ）
）。加熱することによりイオン注入層１０４に形成された微小な空洞の体積変化が起こり
、イオン注入層１０４に沿って破断面が発生し、破断面に沿って単結晶半導体層１０８を
剥離（分断）することができる。その後、接合をさらに強固なものとするために、４００
℃乃至７００の熱処理を行うことが好ましい。このようにして、ベース基板１０６上に薄
膜の単結晶半導体層１０９が形成される。その後、その表面を平坦化するため、化学的機
械的研磨（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ：ＣＭＰ）を
行うことが好ましい。
晶半導体基板１００の一部（すなわち単結晶半導体層１０８）を剥離する（図１４（Ｄ）
）。加熱することによりイオン注入層１０４に形成された微小な空洞の体積変化が起こり
、イオン注入層１０４に沿って破断面が発生し、破断面に沿って単結晶半導体層１０８を
剥離（分断）することができる。その後、接合をさらに強固なものとするために、４００
℃乃至７００の熱処理を行うことが好ましい。このようにして、ベース基板１０６上に薄
膜の単結晶半導体層１０９が形成される。その後、その表面を平坦化するため、化学的機
械的研磨（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ：ＣＭＰ）を
行うことが好ましい。
【0077】
図１４（Ｄ）で示すように、ベース基板１０６上に形成された複数の単結晶半導体層１０
９において、隣接する単結晶半導体層間には継ぎ目１１０（隙間）が生じる。例えば、図
２、図４、図９、図１１に示す従来のＴＦＴ配置を用いると、各ＴＦＴ同士の間隔が狭い
ため、継ぎ目１１０を避けて全てのＴＦＴを形成することは非常に困難である。これに対
し、実施の形態１乃至６に示すＴＦＴ配置を用いることで、継ぎ目１１０を避けて効率的
にＴＦＴを配置することが可能となる。
９において、隣接する単結晶半導体層間には継ぎ目１１０（隙間）が生じる。例えば、図
２、図４、図９、図１１に示す従来のＴＦＴ配置を用いると、各ＴＦＴ同士の間隔が狭い
ため、継ぎ目１１０を避けて全てのＴＦＴを形成することは非常に困難である。これに対
し、実施の形態１乃至６に示すＴＦＴ配置を用いることで、継ぎ目１１０を避けて効率的
にＴＦＴを配置することが可能となる。
【0078】
【0079】
以下、図１５を用いて、ＴＦＴの形成及び液晶表示装置の作製工程を説明する。
【0080】
島状の単結晶半導体層２０１を覆う第１の絶縁層２０２を形成する。第１の絶縁層２０２
はプラズマＣＶＤ法またはスパッタ法などを用い、厚さを１０～１５０ｎｍとして珪素を
含む絶縁膜で形成する。第１の絶縁層２０２としては、窒化珪素、酸化珪素、酸化窒化珪
素、窒化酸化珪素に代表される珪素の酸化物又は窒化物等の材料で形成すればよく、積層
でも単層でもよい。また、絶縁層は窒化珪素膜、酸化珪素膜、窒化珪素膜の３層の積層、
酸化窒化珪素膜の単層、２層からなる積層でも良い。好適には、緻密な膜質を有する窒化
珪素膜を用いるとよい。さらに島状の単結晶半導体層２０１と第１の絶縁層２０２の間に
、膜厚１～１００ｎｍ、好ましくは１～１０ｎｍ、さらに好ましくは２～５ｎｍである膜
厚の薄い酸化珪素膜を形成してもよい。薄い酸化珪素膜の形成方法としては、ＧＲＴＡ法
、ＬＲＴＡ法等を用いて半導体領域表面を酸化し、熱酸化膜を形成する方法が挙げられ、
膜厚の薄い酸化珪素膜を形成することができる。なお、低い成膜温度でゲートリーク電流
の少ない緻密な絶縁膜を形成するには、アルゴンなどの希ガス元素を反応ガスに含ませ、
形成される絶縁膜中に混入させると良い。ここで、第１の絶縁層２０２はゲート絶縁層と
して機能する。
はプラズマＣＶＤ法またはスパッタ法などを用い、厚さを１０～１５０ｎｍとして珪素を
含む絶縁膜で形成する。第１の絶縁層２０２としては、窒化珪素、酸化珪素、酸化窒化珪
素、窒化酸化珪素に代表される珪素の酸化物又は窒化物等の材料で形成すればよく、積層
でも単層でもよい。また、絶縁層は窒化珪素膜、酸化珪素膜、窒化珪素膜の３層の積層、
酸化窒化珪素膜の単層、２層からなる積層でも良い。好適には、緻密な膜質を有する窒化
珪素膜を用いるとよい。さらに島状の単結晶半導体層２０１と第１の絶縁層２０２の間に
、膜厚１～１００ｎｍ、好ましくは１～１０ｎｍ、さらに好ましくは２～５ｎｍである膜
厚の薄い酸化珪素膜を形成してもよい。薄い酸化珪素膜の形成方法としては、ＧＲＴＡ法
、ＬＲＴＡ法等を用いて半導体領域表面を酸化し、熱酸化膜を形成する方法が挙げられ、
膜厚の薄い酸化珪素膜を形成することができる。なお、低い成膜温度でゲートリーク電流
の少ない緻密な絶縁膜を形成するには、アルゴンなどの希ガス元素を反応ガスに含ませ、
形成される絶縁膜中に混入させると良い。ここで、第１の絶縁層２０２はゲート絶縁層と
して機能する。
【0081】
次いで、第１の絶縁層２０２上にゲート電極層や接続電極として機能する第１の導電層２
０３を形成する。ここでは、第１の導電層２０３は単層で形成した例を示しているが、導
電性材料を２層又は３層以上の積層で設けた構造としてもよい。なお、第１の導電層２０
３は、第１の絶縁層２０２上を覆って形成された導電層を選択的にエッチングすることに
より形成される。
０３を形成する。ここでは、第１の導電層２０３は単層で形成した例を示しているが、導
電性材料を２層又は３層以上の積層で設けた構造としてもよい。なお、第１の導電層２０
３は、第１の絶縁層２０２上を覆って形成された導電層を選択的にエッチングすることに
より形成される。
【0082】
第１の導電層２０３は、タンタル（Ｔａ）、タングステン（Ｗ）、チタン（Ｔｉ）、モリ
ブデン（Ｍｏ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、クロム（Ｃｒ）、ニオブ（Ｎｂ）
等から選択された元素またはこれらの元素を主成分とする合金若しくは化合物で形成する
ことができる。また、リン等の不純物元素をドーピングした多結晶珪素に代表される半導
体材料により形成することもできる。例えば、第１の導電層２０３を積層構造とする場合
、第１層として窒化タンタルを用い、第２層としてタングステンを用いて形成するとよい
。なお、この組み合わせに限られず、上記材料を自由に組み合わせて設けることができる
。
ブデン（Ｍｏ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、クロム（Ｃｒ）、ニオブ（Ｎｂ）
等から選択された元素またはこれらの元素を主成分とする合金若しくは化合物で形成する
ことができる。また、リン等の不純物元素をドーピングした多結晶珪素に代表される半導
体材料により形成することもできる。例えば、第１の導電層２０３を積層構造とする場合
、第１層として窒化タンタルを用い、第２層としてタングステンを用いて形成するとよい
。なお、この組み合わせに限られず、上記材料を自由に組み合わせて設けることができる
。
【0083】
続いて、第１の導電層２０３をマスクとして島状の単結晶半導体層２０１に不純物元素を
導入することによって、島状の単結晶半導体層２０１に不純物領域２０１ｂ、２０１ｃ及
び不純物元素が導入されないチャネル領域２０１ａを形成する。なお、ここでは、第１の
導電層２０３を島状の単結晶半導体層２０１を横断するように形成した後に不純物元素を
導入するため、第１の導電層２０３に覆われていない領域に不純物が導入されて不純物領
域２０１ｂ、２０１ｃが形成され、第１の導電層２０３に覆われた領域には不純物元素が
導入されないチャネル領域２０１ａが形成される。
導入することによって、島状の単結晶半導体層２０１に不純物領域２０１ｂ、２０１ｃ及
び不純物元素が導入されないチャネル領域２０１ａを形成する。なお、ここでは、第１の
導電層２０３を島状の単結晶半導体層２０１を横断するように形成した後に不純物元素を
導入するため、第１の導電層２０３に覆われていない領域に不純物が導入されて不純物領
域２０１ｂ、２０１ｃが形成され、第１の導電層２０３に覆われた領域には不純物元素が
導入されないチャネル領域２０１ａが形成される。
【0084】
ここで、不純物元素としては、ｎ型を付与する不純物元素又はｐ型を付与する不純物元素
を用いることができる。ｎ型を示す不純物元素としては、リン（Ｐ）やヒ素（Ａｓ）等を
用いることができる。ｐ型を示す不純物元素としては、ボロン（Ｂ）やアルミニウム（Ａ
ｌ）やガリウム（Ｇａ）等を用いることができる。例えば、不純物元素として、リン（Ｐ
）を１×１０１８～１×１０２１ａｔｏｍｓ／ｃｍ３の濃度で含まれるように島状の単結
晶半導体層２０１に導入し、ｎ型を示す不純物領域２０１ｂ、２０１ｃを形成すればよい
。なお、チャネル領域２０１ａとソース領域又はドレイン領域との間に、低濃度に不純物
が添加された低濃度不純物領域（ＬＤＤ領域）を形成してもよい。
を用いることができる。ｎ型を示す不純物元素としては、リン（Ｐ）やヒ素（Ａｓ）等を
用いることができる。ｐ型を示す不純物元素としては、ボロン（Ｂ）やアルミニウム（Ａ
ｌ）やガリウム（Ｇａ）等を用いることができる。例えば、不純物元素として、リン（Ｐ
）を１×１０１８～１×１０２１ａｔｏｍｓ／ｃｍ３の濃度で含まれるように島状の単結
晶半導体層２０１に導入し、ｎ型を示す不純物領域２０１ｂ、２０１ｃを形成すればよい
。なお、チャネル領域２０１ａとソース領域又はドレイン領域との間に、低濃度に不純物
が添加された低濃度不純物領域（ＬＤＤ領域）を形成してもよい。
【0085】
次に、第１の導電層２０３及び第１の絶縁層２０２を覆うように第２の絶縁層２０４を形
成する。ここで、第２の絶縁層２０４は、ＣＶＤ法やスパッタリング法等で形成した、酸
化シリコン、酸化窒化シリコン（ＳｉＯｘＮｙ）（ｘ＞ｙ＞０）、窒化酸化シリコン（Ｓ
ｉＮｘＯｙ）（ｘ＞ｙ＞０）などを用いることができる。また、ポリイミド、ポリアミド
、ポリビニルフェノール、ベンゾシクロブテン系樹脂、アクリル、エポキシ等の有機材料
、またはシロキサン樹脂等のシロキサン材料、オキサゾール樹脂などからなる単層または
積層構造で設けることができる。なお、シロキサン材料とは、Ｓｉ－Ｏ－Ｓｉ結合を含む
材料に相当する。シロキサンは、シリコン（Ｓｉ）と酸素（Ｏ）との結合で骨格構造が構
成される。置換基として、有機基（例えばアルキル基、芳香族炭化水素）やフルオロ基を
用いても良い。有機基はフルオロ基を含んでもよい。オキサゾール樹脂は、例えば、感光
性ポリベンゾオキサゾール等である。感光性ポリベンゾオキサゾールは、比誘電率が低く
（常温１ＭＨｚで比誘電率２．９）、耐熱性が高く（示差熱熱重量同時測定（ＴＧ／ＤＴ
Ａ：Ｔｈｅｒｍｏｇｒａｖｉｍｅｔｒｙ－Ｄｉｆｆｅｒｅｎｔｉａｌ Ｔｈｅｒｍａｌ
Ａｎａｌｙｓｉｓ）で昇温５℃／ｍｉｎで熱分解温度５５０℃）、吸水率が低い（常温２
４時間で０．３％）材料である。オキサゾール樹脂は、ポリイミド等の比誘電率（３．２
～３．４程度）と比較すると、比誘電率が低いため（２．９程度）、寄生容量の発生を抑
制し、高速動作を行うことができる。ここでは、第２の絶縁層２０４として、ＣＶＤ法で
形成した酸化シリコン、酸化窒化シリコン（ＳｉＯｘＮｙ）（ｘ＞ｙ＞０）又は窒化酸化
シリコン（ＳｉＮｘＯｙ）（ｘ＞ｙ＞０）を単層又は積層して形成する。また、さらに、
ポリイミド、ポリアミド、ポリビニルフェノール、ベンゾシクロブテン系樹脂、アクリル
、エポキシ等の有機材料、シロキサン樹脂等のシロキサン材料、又はオキサゾール樹脂を
積層して形成してもよい。次に、第２の絶縁層２０４上に選択的にレジストを形成する。
レジストとしては、ポジ型のフォトレジストやネガ型のフォトレジスト等を適宜選択して
用いることができる。
成する。ここで、第２の絶縁層２０４は、ＣＶＤ法やスパッタリング法等で形成した、酸
化シリコン、酸化窒化シリコン（ＳｉＯｘＮｙ）（ｘ＞ｙ＞０）、窒化酸化シリコン（Ｓ
ｉＮｘＯｙ）（ｘ＞ｙ＞０）などを用いることができる。また、ポリイミド、ポリアミド
、ポリビニルフェノール、ベンゾシクロブテン系樹脂、アクリル、エポキシ等の有機材料
、またはシロキサン樹脂等のシロキサン材料、オキサゾール樹脂などからなる単層または
積層構造で設けることができる。なお、シロキサン材料とは、Ｓｉ－Ｏ－Ｓｉ結合を含む
材料に相当する。シロキサンは、シリコン（Ｓｉ）と酸素（Ｏ）との結合で骨格構造が構
成される。置換基として、有機基（例えばアルキル基、芳香族炭化水素）やフルオロ基を
用いても良い。有機基はフルオロ基を含んでもよい。オキサゾール樹脂は、例えば、感光
性ポリベンゾオキサゾール等である。感光性ポリベンゾオキサゾールは、比誘電率が低く
（常温１ＭＨｚで比誘電率２．９）、耐熱性が高く（示差熱熱重量同時測定（ＴＧ／ＤＴ
Ａ：Ｔｈｅｒｍｏｇｒａｖｉｍｅｔｒｙ－Ｄｉｆｆｅｒｅｎｔｉａｌ Ｔｈｅｒｍａｌ
Ａｎａｌｙｓｉｓ）で昇温５℃／ｍｉｎで熱分解温度５５０℃）、吸水率が低い（常温２
４時間で０．３％）材料である。オキサゾール樹脂は、ポリイミド等の比誘電率（３．２
～３．４程度）と比較すると、比誘電率が低いため（２．９程度）、寄生容量の発生を抑
制し、高速動作を行うことができる。ここでは、第２の絶縁層２０４として、ＣＶＤ法で
形成した酸化シリコン、酸化窒化シリコン（ＳｉＯｘＮｙ）（ｘ＞ｙ＞０）又は窒化酸化
シリコン（ＳｉＮｘＯｙ）（ｘ＞ｙ＞０）を単層又は積層して形成する。また、さらに、
ポリイミド、ポリアミド、ポリビニルフェノール、ベンゾシクロブテン系樹脂、アクリル
、エポキシ等の有機材料、シロキサン樹脂等のシロキサン材料、又はオキサゾール樹脂を
積層して形成してもよい。次に、第２の絶縁層２０４上に選択的にレジストを形成する。
レジストとしては、ポジ型のフォトレジストやネガ型のフォトレジスト等を適宜選択して
用いることができる。
【0086】
続いて、レジストをマスクとして、第２の絶縁層２０４及び第１の絶縁層２０２をドライ
エッチングして、島状の単結晶半導体層２０１に達するコンタクトホールを形成する。な
お、ドライエッチングの際のエッチングガスとしては、半導体層がエッチングされないよ
うに第２の絶縁層２０４及び第１の絶縁層２０２との選択比がとれるものであれば特に限
定されないが、例えばＣＦ４、ＮＦ３、ＳＦ６、ＣＨＦ３、ＣＦ４等のフッ素系のガス、
又は該フッ素系ガスにＯ２ガス、Ｈ２ガス、ＨｅやＡｒ等の不活性ガスを適宜加えた混合
ガス等を用いることができる。好ましくは、ＣＨＦ３とＨｅとの混合ガス、ＣＦ４とＨ２
との混合ガス、又はＣＨＦ３とＨｅとＨ２との混合ガスを用いるとよい。
エッチングして、島状の単結晶半導体層２０１に達するコンタクトホールを形成する。な
お、ドライエッチングの際のエッチングガスとしては、半導体層がエッチングされないよ
うに第２の絶縁層２０４及び第１の絶縁層２０２との選択比がとれるものであれば特に限
定されないが、例えばＣＦ４、ＮＦ３、ＳＦ６、ＣＨＦ３、ＣＦ４等のフッ素系のガス、
又は該フッ素系ガスにＯ２ガス、Ｈ２ガス、ＨｅやＡｒ等の不活性ガスを適宜加えた混合
ガス等を用いることができる。好ましくは、ＣＨＦ３とＨｅとの混合ガス、ＣＦ４とＨ２
との混合ガス、又はＣＨＦ３とＨｅとＨ２との混合ガスを用いるとよい。
【0087】
次に、第２の絶縁層２０４及び第１の絶縁層２０２に形成されたコンタクトホールに導電
性材料を充填して、島状の単結晶半導体層２０１の不純物領域２０１ｂ、２０１ｃの表面
で電気的に接続する第２の導電層２０５を形成する。なお、第２の導電層２０５は、第２
の絶縁層２０４上を覆って形成された導電層を選択的にエッチングすることにより形成す
ることができる。
性材料を充填して、島状の単結晶半導体層２０１の不純物領域２０１ｂ、２０１ｃの表面
で電気的に接続する第２の導電層２０５を形成する。なお、第２の導電層２０５は、第２
の絶縁層２０４上を覆って形成された導電層を選択的にエッチングすることにより形成す
ることができる。
【0088】
次に、第２の絶縁層２０４及び第２の導電層２０５を覆うように第３の絶縁層２０６を形
成する。第３の絶縁層２０６としては酸化珪素、窒化珪素、酸化窒化珪素、窒化酸化珪素
、窒化アルミニウム、酸化窒化アルミニウム（ＡｌＯＮ）、窒素含有量が酸素含有量より
も多い窒化酸化アルミニウム（ＡｌＮＯ）または酸化アルミニウム、ダイアモンドライク
カーボン（ＤＬＣ）、窒素含有炭素膜（ＣＮ）、ＰＳＧ（リンガラス）、ＢＰＳＧ（リン
ボロンガラス）、アルミナ膜、ポリシラザン、その他の無機絶縁性材料を含む物質から選
ばれた材料で形成することができる。また、シロキサン樹脂を用いてもよい。また、有機
絶縁性材料を用いてもよく、有機材料としては、感光性、非感光性どちらでも良く、ポリ
イミド、アクリル、ポリアミド、ポリイミドアミド、レジスト又はベンゾシクロブテン系
樹脂を用いることができる。
成する。第３の絶縁層２０６としては酸化珪素、窒化珪素、酸化窒化珪素、窒化酸化珪素
、窒化アルミニウム、酸化窒化アルミニウム（ＡｌＯＮ）、窒素含有量が酸素含有量より
も多い窒化酸化アルミニウム（ＡｌＮＯ）または酸化アルミニウム、ダイアモンドライク
カーボン（ＤＬＣ）、窒素含有炭素膜（ＣＮ）、ＰＳＧ（リンガラス）、ＢＰＳＧ（リン
ボロンガラス）、アルミナ膜、ポリシラザン、その他の無機絶縁性材料を含む物質から選
ばれた材料で形成することができる。また、シロキサン樹脂を用いてもよい。また、有機
絶縁性材料を用いてもよく、有機材料としては、感光性、非感光性どちらでも良く、ポリ
イミド、アクリル、ポリアミド、ポリイミドアミド、レジスト又はベンゾシクロブテン系
樹脂を用いることができる。
【0089】
本実施の形態では、第３の絶縁層２０６の形成方法としては、スピンコート法等を用いる
と好ましい。
と好ましい。
【0090】
次に、第３の絶縁層２０６上に選択的にレジストを形成し、レジストをマスクとしてエッ
チングを行うことで、第２の導電層２０５に達するコンタクトホールを形成する。続いて
、第３の絶縁層２０６上に第２の導電層２０５と電気的に接続された画素電極２０７を形
成し、さらに、第３の絶縁層２０６及び画素電極２０７上に配向膜２０８を形成する。
チングを行うことで、第２の導電層２０５に達するコンタクトホールを形成する。続いて
、第３の絶縁層２０６上に第２の導電層２０５と電気的に接続された画素電極２０７を形
成し、さらに、第３の絶縁層２０６及び画素電極２０７上に配向膜２０８を形成する。
【0091】
次に対向基板８０２を用意する。対向基板８０２は、ガラス基板３００、透明導電膜から
なる対向電極３０１、及び配向膜３０２で構成される。
なる対向電極３０１、及び配向膜３０２で構成される。
【0092】
次に、上記工程により得たＴＦＴ基板８０１及び対向基板８０２をシール材を介して貼り
合わせる。ここで、両基板の間隔を一定に保つために、配向膜２０８と配向膜３０２との
間にスペーサを設けても良い。その後、両基板の間に液晶８０３を注入し、封止材によっ
て封止することで図１５に示すような透過型液晶表示装置が完成する。
合わせる。ここで、両基板の間隔を一定に保つために、配向膜２０８と配向膜３０２との
間にスペーサを設けても良い。その後、両基板の間に液晶８０３を注入し、封止材によっ
て封止することで図１５に示すような透過型液晶表示装置が完成する。
【0093】
本発明を用いることにより、ＳＯＩ層形成時における位置合わせのマージンが増大し、生
産性の向上、及び表示不良の低減を図ることができる。すなわち、信頼性の高い表示装置
を作製することが可能となる。
産性の向上、及び表示不良の低減を図ることができる。すなわち、信頼性の高い表示装置
を作製することが可能となる。
【0094】
なお、本実施の形態においては透過型の液晶表示装置について説明したが、本発明を適用
した表示装置はこれに限定されない。例えば、画素電極２０７として反射性を有する電極
層を用いたり、画素電極２０７の上面又は下面に反射膜を設けることで、反射型液晶表示
装置に適用することができる。また、エレクトロルミネッセンス素子を有する表示装置（
ＥＬ表示装置）に適用することもできる。
した表示装置はこれに限定されない。例えば、画素電極２０７として反射性を有する電極
層を用いたり、画素電極２０７の上面又は下面に反射膜を設けることで、反射型液晶表示
装置に適用することができる。また、エレクトロルミネッセンス素子を有する表示装置（
ＥＬ表示装置）に適用することもできる。
【0095】
（実施の形態８）
図１６は本発明を適用した携帯電話１０００の構成の一例であり、図１６（Ａ）が正面図
、図１６（Ｂ）が背面図、図１６（Ｃ）が展開図である。携帯電話１０００は、電話と携
帯情報端末の双方の機能を備えており、コンピュータを内蔵し、音声通話以外にも様々な
データ処理が可能な所謂スマートフォンである。
図１６は本発明を適用した携帯電話１０００の構成の一例であり、図１６（Ａ）が正面図
、図１６（Ｂ）が背面図、図１６（Ｃ）が展開図である。携帯電話１０００は、電話と携
帯情報端末の双方の機能を備えており、コンピュータを内蔵し、音声通話以外にも様々な
データ処理が可能な所謂スマートフォンである。
【0096】
携帯電話１０００は、筐体１００１及び１００２の二つの筐体で構成されている。筐体１
００１には、表示部１１０１、スピーカー１１０２、マイクロフォン１１０３、操作キー
１１０４、ポインティングデバイス１１０５、カメラ用レンズ１１０６、外部接続端子１
１０７等を備え、筐体１００２には、キーボード１２０１、外部メモリスロット１２０２
、カメラ用レンズ１２０３、ライト１２０４、イヤホン端子１１０８等を備えている。ま
た、アンテナは筐体１００１内部に内蔵されている。
００１には、表示部１１０１、スピーカー１１０２、マイクロフォン１１０３、操作キー
１１０４、ポインティングデバイス１１０５、カメラ用レンズ１１０６、外部接続端子１
１０７等を備え、筐体１００２には、キーボード１２０１、外部メモリスロット１２０２
、カメラ用レンズ１２０３、ライト１２０４、イヤホン端子１１０８等を備えている。ま
た、アンテナは筐体１００１内部に内蔵されている。
【0097】
また、上記構成に加えて、非接触ＩＣチップ、小型記録装置等を内蔵していてもよい。
【0098】
表示部１１０１には、上記実施例に示される表示装置を組み込むことが可能であり、使用
形態に応じて表示の方向が適宜変化する。表示部１１０１と同一面上にカメラ用レンズ１
１０６を備えているため、テレビ電話が可能である。また、表示部１１０１をファインダ
ーとしカメラ用レンズ１２０３及びライト１２０４で静止画及び動画の撮影が可能である
。スピーカー１１０２及びマイクロフォン１１０３は音声通話に限らず、テレビ電話、録
音、再生等が可能である。操作キー１１０４では、電話の発着信、電子メール等の簡単な
情報入力、画面のスクロール、カーソル移動等が可能である。更に、重なり合った筐体１
００１と筐体１００２（図１６（Ａ））は、スライドし図１６（Ｃ）のように展開し、携
帯情報端末として使用できる。この場合、キーボード１２０１、ポインティングデバイス
１１０５を用い円滑な操作が可能である。外部接続端子１１０７はＡＣアダプタ及びＵＳ
Ｂケーブル等の各種ケーブルと接続可能であり、充電及びパーソナルコンピュータ等との
データ通信が可能である。また、外部メモリスロット１２０２に記録媒体を挿入しより大
量のデータ保存及び移動に対応できる。
形態に応じて表示の方向が適宜変化する。表示部１１０１と同一面上にカメラ用レンズ１
１０６を備えているため、テレビ電話が可能である。また、表示部１１０１をファインダ
ーとしカメラ用レンズ１２０３及びライト１２０４で静止画及び動画の撮影が可能である
。スピーカー１１０２及びマイクロフォン１１０３は音声通話に限らず、テレビ電話、録
音、再生等が可能である。操作キー１１０４では、電話の発着信、電子メール等の簡単な
情報入力、画面のスクロール、カーソル移動等が可能である。更に、重なり合った筐体１
００１と筐体１００２（図１６（Ａ））は、スライドし図１６（Ｃ）のように展開し、携
帯情報端末として使用できる。この場合、キーボード１２０１、ポインティングデバイス
１１０５を用い円滑な操作が可能である。外部接続端子１１０７はＡＣアダプタ及びＵＳ
Ｂケーブル等の各種ケーブルと接続可能であり、充電及びパーソナルコンピュータ等との
データ通信が可能である。また、外部メモリスロット１２０２に記録媒体を挿入しより大
量のデータ保存及び移動に対応できる。
【0099】
また、上記機能に加えて、赤外線通信機能、テレビ受信機能等を備えたものであってもよ
い。
い。
【0100】
本発明を用いることにより、表示不良が低減された信頼性の高い表示装置を作製すること
が可能となる。
が可能となる。
【符号の説明】
【0101】
１０ ＢＭ
１１ ＢＭ
１００ 単結晶半導体基板
１０１ 酸化窒化珪素膜
１０２ 窒化酸化珪素膜
１０３ 水素イオン
１０４ イオン注入層
１０５ 酸化珪素膜
１０６ ベース基板
１０７ 下地膜
１０８ 単結晶半導体層
１０９ 単結晶半導体層
１１０ 継ぎ目
２０１ 島状の単結晶半導体層
２０１ａ チャネル領域
２０１ｂ 不純物領域
２０１ｃ 不純物領域
２０２ 第１の絶縁層
２０３ 第１の導電層
２０４ 第２の絶縁層
２０５ 第２の導電層
２０６ 第３の絶縁層
２０７ 画素電極
２０８ 配向膜
３００ ガラス基板
３０１ 対向電極
３０２ 配向膜
８０１ ＴＦＴ基板
８０２ 対向基板
８０３ 液晶
１０００ 携帯電話
１００１ 筐体
１００２ 筐体
１１０１ 表示部
１１０２ スピーカー
１１０３ マイクロフォン
１１０４ 操作キー
１１０５ ポインティングデバイス
１１０６ カメラ用レンズ
１１０７ 外部接続端子
１１０８ イヤホン端子
１２０１ キーボード
１２０２ 外部メモリスロット
１２０３ カメラ用レンズ
１２０４ ライト
１１ ＢＭ
１００ 単結晶半導体基板
１０１ 酸化窒化珪素膜
１０２ 窒化酸化珪素膜
１０３ 水素イオン
１０４ イオン注入層
１０５ 酸化珪素膜
１０６ ベース基板
１０７ 下地膜
１０８ 単結晶半導体層
１０９ 単結晶半導体層
１１０ 継ぎ目
２０１ 島状の単結晶半導体層
２０１ａ チャネル領域
２０１ｂ 不純物領域
２０１ｃ 不純物領域
２０２ 第１の絶縁層
２０３ 第１の導電層
２０４ 第２の絶縁層
２０５ 第２の導電層
２０６ 第３の絶縁層
２０７ 画素電極
２０８ 配向膜
３００ ガラス基板
３０１ 対向電極
３０２ 配向膜
８０１ ＴＦＴ基板
８０２ 対向基板
８０３ 液晶
１０００ 携帯電話
１００１ 筐体
１００２ 筐体
１１０１ 表示部
１１０２ スピーカー
１１０３ マイクロフォン
１１０４ 操作キー
１１０５ ポインティングデバイス
１１０６ カメラ用レンズ
１１０７ 外部接続端子
１１０８ イヤホン端子
１２０１ キーボード
１２０２ 外部メモリスロット
１２０３ カメラ用レンズ
１２０４ ライト
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】