(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2023166123
(43)【公開日】2023-11-21
(54)【発明の名称】半導体装置
(51)【国際特許分類】
H01L 21/336 20060101AFI20231114BHJP
H01L 21/8238 20060101ALI20231114BHJP
【ＦＩ】
H01L29/78 301G
H01L29/78 301S
H01L27/092 D
H01L27/092 A
【審査請求】未請求
【請求項の数】6
【出願形態】ＯＬ
(21)【出願番号】P 2022076924
(22)【出願日】2022-05-09
(71)【出願人】
【識別番号】000116024
【氏名又は名称】ローム株式会社
(74)【代理人】
【識別番号】100105957
【弁理士】
【氏名又は名称】恩田 誠
(74)【代理人】
【識別番号】100068755
【弁理士】
【氏名又は名称】恩田 博宣
(72)【発明者】
【氏名】浜田 良寛
(72)【発明者】
【氏名】安藤 公夫
(72)【発明者】
【氏名】高畑 浩史
(72)【発明者】
【氏名】竹中 省治
【テーマコード（参考）】
5F048
5F140
【Ｆターム（参考）】
5F048AC03
5F048BA01
5F048BA02
5F048BB05
5F048BG13
5F140AA08
5F140AA12
5F140AB03
5F140BA01
5F140BA02
5F140BA16
5F140BD05
5F140BD07
5F140BF04
5F140BF51
5F140BF53
5F140BF54
5F140CB04
(57)【要約】
【課題】ソース領域およびドレイン領域における寄生容量を低減すること。
【解決手段】半導体装置は、第１面２２ｕを有する半導体層２２と、第１面２２ｕに形成されたウエル領域２３と、ウエル領域２３を囲む枠状に形成され、ウエル領域２３に接し、ウエル領域２３の表面部に活性領域２５を区画する素子分離領域２４と、活性領域２５上において第１面２２ｕと平行なＹ方向に延び、Ｙ方向における端部２７１，２７２が素子分離領域２４の上に配置されたメインゲート電極２７と、第１面２２ｕに垂直なＺ方向から視てＹ方向と直交するＸ方向においてメインゲート電極２７とウエル領域２３の端部２３１，２３２との間に配置され、Ｙ方向に延びたダミーゲート電極３２，３４と、活性領域２５の表面部に形成され、Ｚ方向から視てメインゲート電極２７とダミーゲート電極３２，３４との間に配置されたソース領域４１およびドレイン領域４２と、を含む。
【選択図】図２
【解決手段】半導体装置は、第１面２２ｕを有する半導体層２２と、第１面２２ｕに形成されたウエル領域２３と、ウエル領域２３を囲む枠状に形成され、ウエル領域２３に接し、ウエル領域２３の表面部に活性領域２５を区画する素子分離領域２４と、活性領域２５上において第１面２２ｕと平行なＹ方向に延び、Ｙ方向における端部２７１，２７２が素子分離領域２４の上に配置されたメインゲート電極２７と、第１面２２ｕに垂直なＺ方向から視てＹ方向と直交するＸ方向においてメインゲート電極２７とウエル領域２３の端部２３１，２３２との間に配置され、Ｙ方向に延びたダミーゲート電極３２，３４と、活性領域２５の表面部に形成され、Ｚ方向から視てメインゲート電極２７とダミーゲート電極３２，３４との間に配置されたソース領域４１およびドレイン領域４２と、を含む。
【選択図】図２
【特許請求の範囲】
【請求項1】
主面を有する半導体層と、
前記半導体層の前記主面に形成された第１導電型のウエル領域と、
前記ウエル領域を囲む枠状に形成され、前記ウエル領域に接し、前記ウエル領域の表面部に活性領域を区画する素子分離領域と、
前記活性領域上において前記主面と平行な第１方向に延び、前記第１方向における両端部が前記素子分離領域の上に配置されたメインゲート電極と、
前記主面に垂直な第３方向から視て前記第１方向と直交する第２方向において前記メインゲート電極と前記ウエル領域の端部との間に配置され、前記第１方向に延びたダミーゲート電極と、
前記活性領域の表面部に形成され、前記第３方向から視て前記メインゲート電極と前記ダミーゲート電極との間に配置された第２導電型のソース領域およびドレイン領域と、
を含む、半導体装置。
前記半導体層の前記主面に形成された第１導電型のウエル領域と、
前記ウエル領域を囲む枠状に形成され、前記ウエル領域に接し、前記ウエル領域の表面部に活性領域を区画する素子分離領域と、
前記活性領域上において前記主面と平行な第１方向に延び、前記第１方向における両端部が前記素子分離領域の上に配置されたメインゲート電極と、
前記主面に垂直な第３方向から視て前記第１方向と直交する第２方向において前記メインゲート電極と前記ウエル領域の端部との間に配置され、前記第１方向に延びたダミーゲート電極と、
前記活性領域の表面部に形成され、前記第３方向から視て前記メインゲート電極と前記ダミーゲート電極との間に配置された第２導電型のソース領域およびドレイン領域と、
を含む、半導体装置。
【請求項2】
前記第３方向から視て、前記第２方向において、前記ダミーゲート電極と、前記ダミーゲート電極に対して前記メインゲート電極とは反対側に位置する前記素子分離領域との間の前記活性領域の前記表面部に形成された第１導電型のバックゲート領域を含む、
請求項１に記載の半導体装置。
請求項１に記載の半導体装置。
【請求項3】
前記第３方向から視て、前記第２方向において、前記ダミーゲート電極と、前記ダミーゲート電極に対して前記メインゲート電極とは反対側に位置する前記素子分離領域との間の前記活性領域の前記表面部に形成された第２導電型の拡散領域と、
前記第３方向から視て、前記第１方向において前記ウエル領域の端部と前記メインゲート電極との間に設けられ、前記第２方向に延びる第１導電型のバックゲート領域と、
を含む、
請求項１に記載の半導体装置。
前記第３方向から視て、前記第１方向において前記ウエル領域の端部と前記メインゲート電極との間に設けられ、前記第２方向に延びる第１導電型のバックゲート領域と、
を含む、
請求項１に記載の半導体装置。
【請求項4】
前記ダミーゲート電極は、前記第２方向における端部が前記素子分離領域上に配置されている、
請求項１に記載の半導体装置。
請求項１に記載の半導体装置。
【請求項5】
前記第３方向から視て、前記第１方向において前記ソース領域および前記ドレイン領域は、前記素子分離領域から離隔して形成され、
前記第３方向から視て、前記第１方向において前記ソース領域および前記ドレイン領域の端部と前記素子分離領域との間の前記活性領域、および前記素子分離領域の一部を覆うように形成され、前記第２方向に延び、前記メインゲート電極と前記ダミーゲート電極とを接続する接続部を含む、
請求項１に記載の半導体装置。
前記第３方向から視て、前記第１方向において前記ソース領域および前記ドレイン領域の端部と前記素子分離領域との間の前記活性領域、および前記素子分離領域の一部を覆うように形成され、前記第２方向に延び、前記メインゲート電極と前記ダミーゲート電極とを接続する接続部を含む、
請求項１に記載の半導体装置。
【請求項6】
前記半導体層に形成された第１ＭＯＳＦＥＴと第２ＭＯＳＦＥＴとを備え、
前記第１ＭＯＳＦＥＴは、前記第１導電型がｐ型であり、かつ前記第２導電型がｎ型である、前記ウエル領域、前記ソース領域および前記ドレイン領域と、前記素子分離領域、前記メインゲート電極、前記ダミーゲート電極、を含み、
前記第２ＭＯＳＦＥＴは、前記第１導電型がｎ型であり、かつ前記第２導電型がｐ型である、前記ウエル領域、前記ソース領域および前記ドレイン領域と、前記素子分離領域、前記メインゲート電極、前記ダミーゲート電極、を含む、
請求項１から請求項５のいずれか一項に記載の半導体装置。
前記第１ＭＯＳＦＥＴは、前記第１導電型がｐ型であり、かつ前記第２導電型がｎ型である、前記ウエル領域、前記ソース領域および前記ドレイン領域と、前記素子分離領域、前記メインゲート電極、前記ダミーゲート電極、を含み、
前記第２ＭＯＳＦＥＴは、前記第１導電型がｎ型であり、かつ前記第２導電型がｐ型である、前記ウエル領域、前記ソース領域および前記ドレイン領域と、前記素子分離領域、前記メインゲート電極、前記ダミーゲート電極、を含む、
請求項１から請求項５のいずれか一項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【0001】
本開示は、半導体装置に関するものである。
【背景技術】
【0002】
従来、半導体装置は、回路素子の一つとして、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor:電界効果型ＭＯＳトランジスタ）を含む（たとえば、特許文献１参照）。ＭＯＳＦＥＴは、ウエル領域の上に配置されたゲート電極と、素子分離領域内のウエル領域に形成されたソース領域およびドレイン領域とを含む。ソース領域は、コンタクトによりソース電極に接続され、ドレイン領域はコンタクトによりドレイン電極に接続される。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特開２０２１－１９２４１６号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
ところで、ＭＯＳＦＥＴは、そのレイアウト、たとえばドレイン領域およびソース領域の形状（大きさ）やコンタクトの配置位置等によって、電気的特性が変動する場合がある。このため、レイアウトの影響を低減するようにドレイン領域およびソース領域を大きくすることが考えられる。すると、ドレイン領域およびソース領域とウエル領域との間の寄生容量が増加する。このような寄生容量の増加は、ＭＯＳＦＥＴの電気的特性の低下を招く一因となる。
【課題を解決するための手段】
【0005】
本開示の一態様である半導体装置は、主面を有する半導体層と、前記半導体層の前記主面の表面部に形成された第１導電型のウエル領域と、前記ウエル領域を囲む枠状に形成され、前記ウエル領域に接し、前記ウエル領域の表面部に活性領域を区画する素子分離領域と、前記活性領域上において、前記主面と平行な第１方向に延び、前記第１方向における両端部が前記素子分離領域の上に配置されたメインゲート電極と、前記主面に垂直な第３方向から視て前記第１方向と直交する第２方向において前記メインゲート電極と前記活性領域の端部との間に配置され、前記第１方向に延びたダミーゲート電極と、前記活性領域の表面部に形成され、前記第３方向から視て前記メインゲート電極と前記ダミーゲート電極との間に配置された第２導電型のソース領域およびドレイン領域と、を含む。
【発明の効果】
【0006】
本開示の一態様である半導体装置によれば、ソース領域およびドレイン領域における寄生容量を低減することができる。
【図面の簡単な説明】
【0007】
【発明を実施するための形態】
【0008】
以下、添付図面を参照して本開示の半導体装置のいくつかの実施形態を説明する。なお、説明を簡単かつ明確にするために、図面に示される構成要素は必ずしも一定の縮尺で描かれていない。また、理解を容易にするために、断面図では、ハッチング線が省略されている場合がある。添付の図面は、本開示の実施形態を例示するに過ぎず、本開示を制限するものとみなされるべきではない。本開示における「第１」、「第２」、「第３」等の用語は、単に対象物を区別するために用いられており、対象物を順位づけするものではない。
【0009】
以下の詳細な記載は、本開示の例示的な実施形態を具体化する装置、システム、および方法を含む。この詳細な記載は本来説明のためのものに過ぎず、本開示の実施形態またはこのような実施形態の適用および使用を限定することを意図しない。
【0010】
（半導体装置の概要）
図１は、半導体装置１０の一例を示す概略平面図である。
半導体装置１０は、第１面２２ｕを有する半導体層２２と、半導体層２２に形成された第１ＭＯＳＦＥＴ１１および第２ＭＯＳＦＥＴ１２とを含む。第１ＭＯＳＦＥＴ１１と第２ＭＯＳＦＥＴ１２は、素子分離領域２４によって半導体装置１０の他の領域から分離されている。第１ＭＯＳＦＥＴ１１と第２ＭＯＳＦＥＴ１２は、互いに導電型が反転された構成を有している。第１ＭＯＳＦＥＴ１１は、第１導電型がｐ型であり、かつ第２導電型がｎ型である領域を含む回路素子であり、第２導電型（ｎ型）のチャネルを形成するＮチャネルＭＯＳＦＥＴである。第２ＭＯＳＦＥＴ１２は、第１導電型がｎ型であり、かつ第２導電型がｐ型である領域を含む回路素子であり、第２導電型（ｐ型）のチャネルを形成するＰチャネルＭＯＳＦＥＴである。つまり、この半導体装置１０は、素子分離領域２４によって他の領域から分離され、ＣＭＯＳＦＥＴ（Complementary Metal Oxide Semiconductor Field Effect Transistor）が形成ＣＭＯＳ領域を含むといえる。
図１は、半導体装置１０の一例を示す概略平面図である。
半導体装置１０は、第１面２２ｕを有する半導体層２２と、半導体層２２に形成された第１ＭＯＳＦＥＴ１１および第２ＭＯＳＦＥＴ１２とを含む。第１ＭＯＳＦＥＴ１１と第２ＭＯＳＦＥＴ１２は、素子分離領域２４によって半導体装置１０の他の領域から分離されている。第１ＭＯＳＦＥＴ１１と第２ＭＯＳＦＥＴ１２は、互いに導電型が反転された構成を有している。第１ＭＯＳＦＥＴ１１は、第１導電型がｐ型であり、かつ第２導電型がｎ型である領域を含む回路素子であり、第２導電型（ｎ型）のチャネルを形成するＮチャネルＭＯＳＦＥＴである。第２ＭＯＳＦＥＴ１２は、第１導電型がｎ型であり、かつ第２導電型がｐ型である領域を含む回路素子であり、第２導電型（ｐ型）のチャネルを形成するＰチャネルＭＯＳＦＥＴである。つまり、この半導体装置１０は、素子分離領域２４によって他の領域から分離され、ＣＭＯＳＦＥＴ（Complementary Metal Oxide Semiconductor Field Effect Transistor）が形成ＣＭＯＳ領域を含むといえる。
【0011】
第１ＭＯＳＦＥＴ１１と第２ＭＯＳＦＥＴ１２は、互いにそれぞれの導電型を反転させたものである。以下、第１ＭＯＳＦＥＴ１１のいくつかの実施形態について詳細に説明する。第２ＭＯＳＦＥＴ１２は、第１ＭＯＳＦＥＴ１１の導電型を反転させたものである。このため、第２ＭＯＳＦＥＴ１２についての詳細な図面および説明を省略する。
【0012】
【0013】
図２は、第１実施形態の第１ＭＯＳＦＥＴ１１Ａの平面図、図３は、図２のＦ３－Ｆ３線断面図、図４は、図２のＦ４－Ｆ４線断面図である。なお、図２、図１に示す平面図において、メインゲート電極２７およびダミーゲート電極３２，３４についてドット模様のハッチングを付している。
【0014】
半導体装置１０は、半導体基板２１、半導体層２２を含む。半導体基板２１は、たとえばシリコン（Ｓｉ）基板であってよい。半導体基板２１は、第１面２１ｕを有している。ここで、半導体基板２１の第１面２１ｕが向く方向を半導体基板２１の厚さ方向とし、Ｚ方向とする。第１面２１ｕと平行であり、互いに直交する方向をＸ方向およびＹ方向とする。Ｘ方向は「第２方向」に対応し、Ｙ方向は「第１方向」に対応し、Ｚ方向は「第３方向」に対応する。半導体基板２１は、ｐ型不純物を含むｐ型基板（ｐ－ｓｕｂｓｔｒａｔｅ）であってよい。半導体基板２１は、たとえば炭化シリコン（ＳｉＣ）等により形成された基板を用いることができる。
【0015】
半導体層２２は、半導体基板２１の第１面２１ｕ上に設けられている。半導体層２２は、第１面２２ｕと、第１面２２ｕとは反対側に位置する第２面２２ｒとを有している。第１面２２ｕは、「主面」に対応する。図３、図４の例では、半導体層２２の第２面２２ｒは、半導体基板２１の第１面２１ｕに接している。半導体層２２は、半導体基板２１の第１面２１ｕの全面を覆うように形成されている。
【0016】
半導体層２２は、たとえばエピタキシャル層により形成され得る。半導体層２２は、Ｓｉを含む材料により形成されている。
半導体層２２の第１面２２ｕには、ｐ型のウエル領域２３が形成されている。図２に示すように、ウエル領域２３は、Ｘ方向に対してＹ方向に長い長方形状に形成されている。
半導体層２２の第１面２２ｕには、ｐ型のウエル領域２３が形成されている。図２に示すように、ウエル領域２３は、Ｘ方向に対してＹ方向に長い長方形状に形成されている。
【0017】
半導体層２２の第１面２２ｕには、素子分離領域２４が形成されている。素子分離領域２４は、ウエル領域２３を囲む枠状に形成されている。素子分離領域２４は、ウエル領域２３に接している。素子分離領域２４は、ウエル領域２３の第１面２３ｕを含む表面部（表層部）に、活性領域２５を区画する。素子分離領域２４は、ウエル領域２３のＸ方向およびＹ方向の端部２３１～２３４と重なるように形成されている。図３、図４に示すように、ウエル領域２３は、半導体層２２の第１面２２ｕから、素子分離領域２４の底部よりも深く形成されている。ウエル領域２３は、枠状の素子分離領域２４の底部の内側部分を半導体基板２１の側から覆うように形成されている。
【0018】
図２に示す破線は、ウエル領域２３の外周を規定する境界であり、素子分離領域２４の底部の下側に位置部分を示す。このウエル領域２３は、Ｘ方向における第１端部２３１および第２端部２３２と、Ｙ方向における第３端部２３３および第４端部２３４を有する。
【0019】
素子分離領域２４によって区画された活性領域２５は、素子分離領域２４の内側端部と接している。活性領域２５は、Ｘ方向において、素子分離領域２４と接する第１端部２５１および第２端部２５２と、Ｙ方向において素子分離領域２４と接する第３端部２５３および第４端部２５４とを有している。
【0020】
半導体層２２の第１面２２ｕ上には、メインゲート絶縁膜２６を介してメインゲート電極２７が配置されている。メインゲート絶縁膜２６は、たとえば、酸化シリコン（ＳｉＯ２）や窒化シリコン（ＳｉＮ）等の絶縁材料により構成されている。メインゲート電極２７は、たとえば、導電性を有するポリシリコン等を含む材料により構成されている。
【0021】
メインゲート電極２７は、活性領域２５上において、半導体層２２の第１面２２ｕと平行なＹ方向に延びている。メインゲート電極２７は、Ｘ方向において、活性領域２５の中央に配置されている。メインゲート電極２７は、Ｙ方向における第１端部２７１と、第１端部２７１と反対側の第２端部２７２とを有している。図３に示すように、第１端部２７１と第２端部２７２はそれぞれ、素子分離領域２４の上に配置されている。
【0022】
半導体層２２の第１面２２ｕ上には、ダミーゲート絶縁膜３１，３３を介してダミーゲート電極３２，３４が配置されている。ダミーゲート絶縁膜３１，３３は、たとえば、酸化シリコン（ＳｉＯ２）や窒化シリコン（ＳｉＮ）等の絶縁材料により構成されている。ダミーゲート電極３２，３４は、たとえば、導電性を有するポリシリコン等を含む材料により構成されている。
【0023】
ダミーゲート電極３２，３４は、活性領域２５上において半導体層２２の第１面２２ｕと平行なＹ方向に延びている。ダミーゲート電極３２は、Ｘ方向において、メインゲート電極２７とウエル領域２３の第１端部２３１との間に配置されている。第１実施形態において、ダミーゲート電極３２は、メインゲート電極２７と活性領域２５の第１端部２５１との間に配置されている。ダミーゲート電極３４は、Ｘ方向において、メインゲート電極２７とウエル領域２３の第２端部２３２との間に配置されている。第１実施形態において、ダミーゲート電極３４は、メインゲート電極２７と活性領域２５の第２端部２５２との間に配置されている。ダミーゲート電極３２，３４は、Ｙ方向における第１端部３２１，３４１と、第１端部３２１，３４１と反対側の第２端部３２２，３４２とを有している。第１端部３２１，３４１と第２端部３２２，３４２はそれぞれ、素子分離領域２４の上に配置されている。
【0024】
活性領域２５の表面部には、ｎ型のソース領域４１およびドレイン領域４２が形成されている。ソース領域４１とドレイン領域４２は、Ｚ方向から視て、メインゲート電極２７を挟むように形成されている。ウエル領域２３（活性領域２５）は、ソース領域４１とドレイン領域４２との間のチャネル領域２３ｃを有している。
【0025】
ソース領域４１は、メインゲート電極２７とダミーゲート電極３２との間に配置されている。ドレイン領域４２は、メインゲート電極２７とダミーゲート電極３２との間に配置されている。図２、図３に示すように、ソース領域４１およびドレイン領域４２は、Ｙ方向において、活性領域２５の第３端部２５３から第４端部２５４まで延びている。ソース領域４１とドレイン領域４２は、Ｚ方向において、メインゲート電極２７の一部と重なるように形成されていてもよい。また、ソース領域４１およびドレイン領域４２は、Ｚ方向において、ダミーゲート電極３２，３４の一部と重なるように形成されていてもよい。
【0026】
活性領域２５の表面部には、ｐ型のバックゲート領域４３，４４が形成されている。バックゲート領域４３は、Ｙ方向において、ダミーゲート電極３２と、ダミーゲート電極３２に対してメインゲート電極２７とは反対側に位置する素子分離領域２４との間の活性領域２５に形成されている。バックゲート領域４４は、Ｙ方向において、ダミーゲート電極３４と、ダミーゲート電極３４に対してメインゲート電極２７とは反対側に位置する素子分離領域２４との間の活性領域２５に形成されている。バックゲート領域４３，４４は、ウエル領域２３の不純物濃度よりも高い不純物濃度を有している。
【0027】
図２に示すように、メインゲート電極２７の第１端部２７１には、コンタクト５１が接続されている。また、ダミーゲート電極３２，３４の第１端部３２１，３４１には、コンタクト５２，５３が接続されている。
【0028】
ソース領域４１には、複数のソースコンタクト５４が接続されている。複数のソースコンタクト５４は、Ｙ方向に沿って一列に配列されている。ドレイン領域４２には、複数のドレインコンタクト５５が接続されている。複数のドレインコンタクト５５は、Ｙ方向に沿って一列に配列されている。
【0029】
バックゲート領域４３，４４には、複数のバックゲートコンタクト５６，５７が接続されている。複数のバックゲートコンタクト５６，５７は、Ｙ方向に沿って一列に配列されている。
【0030】
（ＭＯＳＦＥＴの大きさ）
次に、第１ＭＯＳＦＥＴ１１Ａの大きさの一例を説明する。
図２に示すように、Ｘ方向におけるメインゲート電極２７の長さＬ１１は、たとえば１μｍとすることができる。Ｘ方向におけるダミーゲート電極３２，３４の長さＬ１２は、メインゲート電極２７の長さＬ１１よりも小さい。ダミーゲート電極３２，３４の長さＬ１２は、メインゲート電極２７の長さＬ１１の１／３程度とすることができる。Ｙ方向における活性領域２５の長さＬ２１は、たとえば５μｍとすることができる。Ｘ方向におけるソース領域４１およびドレイン領域４２の長さＬ１３は、メインゲート電極２７の長さＬ１１よりも小さい。ソース領域４１およびドレイン領域４２の長さＬ１３は、たとえば０．８μｍ程度とすることができる。
次に、第１ＭＯＳＦＥＴ１１Ａの大きさの一例を説明する。
図２に示すように、Ｘ方向におけるメインゲート電極２７の長さＬ１１は、たとえば１μｍとすることができる。Ｘ方向におけるダミーゲート電極３２，３４の長さＬ１２は、メインゲート電極２７の長さＬ１１よりも小さい。ダミーゲート電極３２，３４の長さＬ１２は、メインゲート電極２７の長さＬ１１の１／３程度とすることができる。Ｙ方向における活性領域２５の長さＬ２１は、たとえば５μｍとすることができる。Ｘ方向におけるソース領域４１およびドレイン領域４２の長さＬ１３は、メインゲート電極２７の長さＬ１１よりも小さい。ソース領域４１およびドレイン領域４２の長さＬ１３は、たとえば０．８μｍ程度とすることができる。
【0031】
Ｙ方向において、活性領域２５の第３端部２５３からウエル領域２３の第３端部２３３までの長さＬ２２は、メインゲート電極２７の長さＬ１１の１．５倍以上である。Ｙ方向において、活性領域２５の第４端部２５４からウエル領域２３の第４端部２３４までの長さＬ２３は、メインゲート電極２７の長さＬ１１の１．５倍以上である。
【0032】
Ｘ方向において、メインゲート電極２７からウエル領域２３の第１端部２３１までの長さＬ１４は、メインゲート電極２７の長さＬ１１の２倍以上である。Ｘ方向において、メインゲート電極２７からウエル領域２３の第２端部２３２までの長さは、メインゲート電極２７からウエル領域２３の第１端部２３１までの長さＬ１４と等しい。
【0033】
Ｘ方向において、メインゲート電極２７から活性領域２５の第１端部２５１までの長さＬ１５は、メインゲート電極２７の長さＬ１１の１．５倍以上である。Ｘ方向において、メインゲート電極２７から活性領域２５の第２端部２５２までの長さは、メインゲート電極２７から活性領域２５の第１端部２５１までの長さＬ１５と等しい。
【0034】
メインゲート電極２７からソースコンタクト５４までの長さＬ１６は、メインゲート電極２７の長さＬ１１の１／２以上である。メインゲート電極２７からドレインコンタクト５５までの長さは、メインゲート電極２７からソースコンタクト５４までの長さＬ１６と等しい。
【0035】
以上、第１ＭＯＳＦＥＴ１１Ａの各部の大きさ、比率の一例について、ゲート電極２７の長さＬ１１を１μｍとした場合について説明した。ただし、これに限られず、第１ＭＯＳＦＥＴ１１Ａの各部の大きさや比率は、たとえば、トランジスタサイズ（ゲート幅、ゲート長）、製造上の条件（最小線幅）、等によって変更することもできる。
【0036】
（作用）
次に、第１実施形態のＭＯＳＦＥＴ１１Ａの作用を説明する。
先ず、第１実施形態の第１ＭＯＳＦＥＴ１１Ａに対する比較例１，２を説明する。なお、比較例１，２の説明において、第１実施形態の第１ＭＯＳＦＥＴ１１Ａと同じ部材については同じ符号を付す。
次に、第１実施形態のＭＯＳＦＥＴ１１Ａの作用を説明する。
先ず、第１実施形態の第１ＭＯＳＦＥＴ１１Ａに対する比較例１，２を説明する。なお、比較例１，２の説明において、第１実施形態の第１ＭＯＳＦＥＴ１１Ａと同じ部材については同じ符号を付す。
【0037】
（比較例１のＭＯＳＦＥＴ）
図５は、比較例１のＭＯＳＦＥＴ１５１の断面図である。
比較例１のＭＯＳＦＥＴ１５１は、メインゲート電極２７をゲート電極として含む。そして、図２等に示すダミーゲート電極３２，３４を備えていない。
図５は、比較例１のＭＯＳＦＥＴ１５１の断面図である。
比較例１のＭＯＳＦＥＴ１５１は、メインゲート電極２７をゲート電極として含む。そして、図２等に示すダミーゲート電極３２，３４を備えていない。
【0038】
この比較例のＭＯＳＦＥＴ１１Ａにおいて、ソース領域４１およびドレイン領域４２は、ゲート電極２７から活性領域２５の端部２５１，２５２までの範囲に形成されている。つまり、ソース領域４１およびドレイン領域４２は、素子分離領域２４に接している。
【0039】
この比較例１のＭＯＳＦＥＴ１５１は、複数の寄生容量６１，６２，６３を有する。第１寄生容量６１は、ウエル領域２３とソース領域４１との間、ウエル領域２３とおよびドレイン領域４２との間に生じる。第２寄生容量６２は、ソース領域４１とゲート電極２７との間、ドレイン領域４２とゲート電極２７との間に生じる。第３寄生容量６３は、ウエル領域２３（チャネル領域２３ｃ）とゲート電極２７との間に生じる。
【0040】
この比較例１のＭＯＳＦＥＴ１５１は、ＭＯＳＦＥＴ１１Ａの配置によって、電気的特性が変動する場合がある。たとえば、ソース領域４１とドレイン領域４２との間のチャネル領域２３ｃには、素子分離領域２４による応力が加わることがある。素子分離領域２４による応力は、半導体装置１０の形成工程において、素子分離領域２４を形成する工程における処理や、素子分離領域２４を形成した後の工程における処理、等によって生じることがある。また、チャネル領域２３ｃに加わる応力は、チャネル領域２３ｃと素子分離領域２４との間の長さによって変動することがある。このようｂに発生する応力は、ＭＯＳＦＥＴ１１Ａの飽和電流量に影響することがある。
【0041】
（比較例２のＭＯＳＦＥＴ）
図６は、比較例２のＭＯＳＦＥＴ１５２の断面図である。この比較例２のＭＯＳＦＥＴ１５２は、図５に示す比較例１のＭＯＳＦＥＴ１５１と比べ、Ｘ方向の長さが大きく形成されている。Ｘ方向における活性領域２５の大きさは、第１実施形態の第１ＭＯＳＦＥＴ１１Ａと同じ大きさである。この比較例２のＭＯＳＦＥＴ１５２は、電気的特性の変動の一つの要因となる素子分離領域２４による応力の影響を低減することができる。
図６は、比較例２のＭＯＳＦＥＴ１５２の断面図である。この比較例２のＭＯＳＦＥＴ１５２は、図５に示す比較例１のＭＯＳＦＥＴ１５１と比べ、Ｘ方向の長さが大きく形成されている。Ｘ方向における活性領域２５の大きさは、第１実施形態の第１ＭＯＳＦＥＴ１１Ａと同じ大きさである。この比較例２のＭＯＳＦＥＴ１５２は、電気的特性の変動の一つの要因となる素子分離領域２４による応力の影響を低減することができる。
【0042】
この比較例２のＭＯＳＦＥＴ１５２は、複数の寄生容量６１，６２，６３を有する。第１寄生容量６１は、ウエル領域２３とソース領域４１との間、ウエル領域２３とおよびドレイン領域４２との間に生じる。第２寄生容量６２は、ソース領域４１とゲート電極２７との間、ドレイン領域４２とゲート電極２７との間に生じる。第３寄生容量６３は、ウエル領域２３（チャネル領域２３ｃ）とゲート電極２７との間に生じる。
【0043】
しかしながら、この比較例２のＭＯＳＦＥＴ１５２は、図５に示す比較例１のＭＯＳＦＥＴ１５１と比べ、ソース領域４１およびドレイン領域４２の面積が大きい。このため、第１寄生容量６１が、比較例１のＭＯＳＦＥＴ１５１の第１寄生容量６１よりも大きくなる。
【0044】
（第１実施形態の第１ＭＯＳＦＥＴ）
第１実施形態の第１ＭＯＳＦＥＴ１１Ａのメインゲート電極２７は、Ｘ方向において、活性領域２５の中央に配置されている。Ｘ方向における活性領域２５の大きさは、図６に示す比較例２のＭＯＳＦＥＴ１５２の活性領域２５と同じ大きさである。したがって、第１実施形態の第１ＭＯＳＦＥＴ１１Ａは、電気的特性の変動の一つの要因となる素子分離領域２４による応力の影響を低減することができる。
第１実施形態の第１ＭＯＳＦＥＴ１１Ａのメインゲート電極２７は、Ｘ方向において、活性領域２５の中央に配置されている。Ｘ方向における活性領域２５の大きさは、図６に示す比較例２のＭＯＳＦＥＴ１５２の活性領域２５と同じ大きさである。したがって、第１実施形態の第１ＭＯＳＦＥＴ１１Ａは、電気的特性の変動の一つの要因となる素子分離領域２４による応力の影響を低減することができる。
【0045】
また、第１実施形態の第１ＭＯＳＦＥＴ１１Ａは、メインゲート電極２７と活性領域２５の第１端部２５１との間に配置されたダミーゲート電極３２を含む。ソース領域４１は、メインゲート電極２７とダミーゲート電極３２との間に配置される。また、第１ＭＯＳＦＥＴ１１Ａは、メインゲート電極２７と活性領域２５の第２端部２３２との間に配置されたダミーゲート電極３４を含む。ドレイン領域４２は、メインゲート電極２７とダミーゲート電極３４との間に配置される。
【0046】
第１ＭＯＳＦＥＴ１１Ａは、複数の寄生容量６１，６２，６３を有する。第１寄生容量６１は、ウエル領域２３とソース領域４１との間、ウエル領域２３とおよびドレイン領域４２との間に生じる。第２寄生容量６２は、ソース領域４１とメインゲート電極２７との間、ドレイン領域４２とメインゲート電極２７との間に生じる。第３寄生容量６３は、ウエル領域２３（チャネル領域２３ｃ）とメインゲート電極２７との間に生じる。
【0047】
第１ＭＯＳＦＥＴ１１Ａにおいて、ソース領域４１の面積は、図６に示す比較例２のＭＯＳＦＥＴ１５２のソース領域４１よりも小さい。また、ドレイン領域４２の面積は、図６に示す比較例２ＭＯＳＦＥＴ１１Ａのドレイン領域４２よりも小さい。したがって、第１寄生容量６１は、図６に示す比較例１のＭＯＳＦＥＴ１５１の第１寄生容量６１よりも容量値が小さい。このため、第１ＭＯＳＦＥＴ１１Ａは、ソース領域４１およびドレイン領域４２とウエル領域２３との間の寄生容量６１の増加を抑制することができる。
【0048】
第１ＭＯＳＦＥＴ１１Ａにおいて、メインゲート電極２７の長さＬ１１は、比較例２のＭＯＳＦＥＴ１５２のゲート電極２７の長さと等しい。したがって、第１ＭＯＳＦＥＴ１１Ａの第２寄生容量６２の値は、比較例２のＭＯＳＦＥＴ１５２の第２寄生容量６２の値と等しい。また、第１ＭＯＳＦＥＴ１１Ａの第３寄生容量６３の値は、比較例２のＭＯＳＦＥＴ１５２の第３寄生容量６３の値と等しい。したがって、第１ＭＯＳＦＥＴ１１Ａにおける寄生容量の値は、比較例２のＭＯＳＦＥＴ１５２の寄生容量の値よりも小さい。このように、第１ＭＯＳＦＥＴ１１Ａの全体における寄生容量の増加を抑制することができる。
【0049】
ソース領域４１は、メインゲート電極２７とダミーゲート電極３２との間に配置されている。したがって、ソース領域４１は、ウエル領域２３の第１端部２３１から離れて配置されている。また、ドレイン領域４２は、メインゲート電極２７とダミーゲート電極３４との間に配置されている。したがって、ドレイン領域４２は、ウエル領域２３の第２端部２３２から離れて配置されている。
【0050】
半導体装置１０のウエル領域２３は、半導体層２２の第１面２２ｕ上に配置されたマスクの開口から、半導体層２２にｐ型不純物を注入して形成される。マスクの開口は、ウエル領域２３の大きさに応じて、ウエル領域２３の各端部２３１～２３４に沿った大きさ設定される。ｐ型の不純物は、直接的に半導体層２２に注入されるとともに、マスクの開口の内面に反射して半導体層２２に注入される。このため、半導体層２２において、マスクの開口に近い部分では、不純物濃度が所望の値よりも高くなる、つまり不純物濃度が変動することがある。
【0051】
ウエル領域２３のチャネル領域２３ｃにおけるｐ型の不純物濃度は、第１ＭＯＳＦＥＴ１１Ａの閾値電圧Ｖｔｈ、つまり第１ＭＯＳＦＥＴ１１Ａの電気的特性に影響する。図５に比較例１のＭＯＳＦＥＴ１５１のように、チャネル領域２３ｃがウエル領域２３の第１端部２３１および第２端部２３２に近いと、マスクの開口にて反射した不純物がチャネル領域２３ｃに注入され易い。一方、第１実施形態の第１ＭＯＳＦＥＴ１１Ａは、チャネル領域２３ｃがウエル領域２３の第１端部２３１および第２端部２３２から離れている。このため、ウエル領域２３の形成工程において、不純物濃度は変動しにくく、所望の値となる。つまり、チャネル領域２３ｃにおける不純物濃度の変動を抑制することができる。そして、第１ＭＯＳＦＥＴ１１Ａの電気的特性の変動を抑制することができる。
【0052】
図２に示すように、第１ＭＯＳＦＥＴ１１Ａの活性領域２５は、Ｙ方向において、ウエル領域２３の第３端部２３３、第４端部２３４から離れている。このため、上記の第１端部２３１および第２端部２３２に対するチャネル領域２３ｃと同様に、第３端部２３３、第４端部２３４に対する活性領域２５の不純物濃度の変動を抑制することができる。
【0053】
メインゲート電極２７からソースコンタクト５４までの長さＬ１６、メインゲート電極２７からドレインコンタクト５５までの長さＬ１６は、第１ＭＯＳＦＥＴ１１Ａの飽和電流に影響する。例えば、メインゲート電極２７の長さＬ１１の長さを１μｍとした場合長さＬ１６を長さＬ１１の１／２以上とすることにより、飽和電流の変動は少なくなる。言い換えると、コンタクト５４，５５までの長さＬ１６がメインゲート電極２７の長さＬ１１の１／２未満であると、飽和電流の変動が大きい。したがって、メインゲート電極２７からコンタクト５４，５５までの長さＬ１６を、メインゲート電極２７の長さＬ１１の１／２以上とすることにより、第１ＭＯＳＦＥＴ１１Ａの電気的特性の変動を抑制することができる。
【0054】
バックゲート領域４３，４４は、活性領域２５の表面部において、ダミーゲート電極３２，３４と活性領域２５の端部２５１，２５２の間に配置されている。このように、活性領域２５にバックゲート領域４３，４４を配置することにより、第１ＭＯＳＦＥＴ１１Ａが占める面積の増加を抑制することができる。また、活性領域２５にバックゲート領域４３，４４が配置されているため、別途バックゲート領域４３，４４を設ける領域を確保する必要がなく、第１ＭＯＳＦＥＴ１１Ａの配置を容易に行うことができる。
【0055】
ところで、半導体装置の設計者は、回路設計、レイアウト設計、回路シミュレーション、を行う。レイアウト設計では、半導体装置のチップサイズを小さくするように、最小サイズの回路素子（セルが）が用いられる。この場合、レイアウトに依存する特性変動が生じるおそれがある。特性変動が生じると、レイアウトに依存するパラメータ（サイズ）を抽出し、それを回路設計にフィードバックする。たとえば、動作タイミング等にズレ等が生じた場合、回路設計において、動作速度の速い回路素子への変更、バッファの追加、等を行わなければならない。このため、回路設計、レイアウト設計、等を繰り返し実施することとなる。
【0056】
これに対し、第１実施形態の第１ＭＯＳＦＥＴ１１Ａは、レイアウトによる特性変動が抑制されている。このため、回路設計へのフィードバックが少なくなる。この結果、回路設計を容易に行うことができる。また、回路設計、レイアウト設計、等を繰り返す回数が低減される。このため、半導体装置の設計にかかる時間を低減することができる。
【0057】
（効果）
以上記述したように、第１実施形態の第１ＭＯＳＦＥＴ１１Ａによれば、以下の効果を奏する。
以上記述したように、第１実施形態の第１ＭＯＳＦＥＴ１１Ａによれば、以下の効果を奏する。
【0058】
（１－１）半導体装置１０は、第１面２２ｕを有する半導体層２２と、第１面２２ｕに形成されたウエル領域２３と、ウエル領域２３を囲む枠状に形成され、ウエル領域２３に接し、ウエル領域２３の表面部に活性領域２５を区画する素子分離領域２４と、を含む。メインゲート電極２７は、活性領域２５上において第１面２２ｕと平行なＹ方向に延び、Ｙ方向における端部２７１，２７２が素子分離領域２４の上に配置されている。ダミーゲート電極３２，３４は、第１面２２ｕに垂直なＺ方向から視てＹ方向と直交するＸ方向においてメインゲート電極２７とウエル領域２３の端部２３１，２３２との間に配置され、Ｙ方向に延びている。ソース領域４１およびドレイン領域４２は、活性領域２５の表面部に形成され、Ｚ方向から視てメインゲート電極２７とダミーゲート電極３２，３４との間に配置されている。
【0059】
第１ＭＯＳＦＥＴ１１Ａにおいて、ソース領域４１の面積は、図６に示す比較例２のＭＯＳＦＥＴ１５２のソース領域４１よりも小さい。また、ドレイン領域４２の面積は、図６に示す比較例２ＭＯＳＦＥＴ１１Ａのドレイン領域４２よりも小さい。したがって、第１寄生容量６１は、図６に示す比較例１のＭＯＳＦＥＴ１５１の第１寄生容量６１よりも容量値が小さい。このため、第１ＭＯＳＦＥＴ１１Ａは、ソース領域４１およびドレイン領域４２とウエル領域２３との間の寄生容量６１の増加を抑制することができる。
【0060】
（１－２）第１実施形態の第１ＭＯＳＦＥＴ１１Ａのメインゲート電極２７は、Ｘ方向において、活性領域２５の中央に配置されている。Ｘ方向における活性領域２５の大きさは、図６に示す比較例２のＭＯＳＦＥＴ１５２の活性領域２５と同じ大きさである。したがって、第１実施形態の第１ＭＯＳＦＥＴ１１Ａは、電気的特性の変動の一つの要因となる素子分離領域２４による応力の影響を低減することができる。
【0061】
（１－３）第１ＭＯＳＦＥＴ１１Ａにおいて、メインゲート電極２７の長さ、は、比較例２のＭＯＳＦＥＴ１５２のゲート電極２７の長さと等しい。したがって、第１ＭＯＳＦＥＴ１１Ａの第２寄生容量６２の値は、比較例２のＭＯＳＦＥＴ１５２の第２寄生容量６２の値と等しい。また、第１ＭＯＳＦＥＴ１１Ａの第３寄生容量６３の値は、比較例２のＭＯＳＦＥＴ１５２の第３寄生容量６３の値と等しい。したがって、第１ＭＯＳＦＥＴ１１Ａにおける寄生容量の値は、比較例２のＭＯＳＦＥＴ１５２の寄生容量の値よりも小さい。このように、第１ＭＯＳＦＥＴ１１Ａの全体における寄生容量の増加を抑制することができる。
【0062】
（１－４）ウエル領域２３のチャネル領域２３ｃにおけるｐ型の不純物濃度は、第１ＭＯＳＦＥＴ１１Ａの閾値電圧Ｖｔｈ、つまり第１ＭＯＳＦＥＴ１１Ａの電気的特性に影響する。図５に比較例１のＭＯＳＦＥＴ１５１のように、チャネル領域２３ｃがウエル領域２３の第１端部２３１および第２端部２３２に近いと、マスクの開口にて反射した不純物がチャネル領域２３ｃに注入され易い。一方、第１実施形態の第１ＭＯＳＦＥＴ１１Ａは、チャネル領域２３ｃがウエル領域２３の第１端部２３１および第２端部２３２から離れている。このため、ウエル領域２３の形成工程において、不純物濃度は変動しにくく、所望の値となる。つまり、チャネル領域２３ｃにおける不純物濃度の変動を抑制することができる。そして、第１ＭＯＳＦＥＴ１１Ａの電気的特性の変動を抑制することができる。
【0063】
（１－５）第１ＭＯＳＦＥＴ１１Ａの活性領域２５は、Ｙ方向において、ウエル領域２３の第３端部２３３、第４端部２３４から離れている。このため、上記の第１端部２３１、第２端部２３２に対するチャネル領域２３ｃと同様に、第３端部２３３、第４端部２３４に対する活性領域２５の不純物濃度の変動を抑制することができる。
【0064】
（１－６）メインゲート電極２７からソースコンタクト５４およびドレインコンタクト５５までの長さＬ１６は、第１ＭＯＳＦＥＴ１１Ａの飽和電流に影響する。例えば、メインゲート電極２７の長さＬ１１を１μｍとした場合、長さＬ１６を長さＬ１１の１／２以上とすることにより、飽和電流の変動は少なくなる。言い換えると、コンタクト５４，５５までの長さＬ１６がメインゲート電極２７の長さＬ１１の１／２未満であると、飽和電流の変動が大きい。したがって、メインゲート電極２７からコンタクト５４，５５までの長さＬ１６を、メインゲート電極２７の長さＬ１１の１／２以上とすることにより、第１ＭＯＳＦＥＴ１１Ａの電気的特性の変動を抑制することができる。
【0065】
（１－７）バックゲート領域４３，４４は、活性領域２５の表面部において、ダミーゲート電極３２，３４と活性領域２５の端部２５１，２５３の間に配置されている。このように、活性領域２５にバックゲート領域４３，４４を配置することにより、第１ＭＯＳＦＥＴ１１Ａが占める面積の増加を抑制することができる。また、活性領域２５にバックゲート領域４３，４４が配置されているため、別途バックゲート領域４３，４４を設ける領域を確保する必要がなく、第１ＭＯＳＦＥＴ１１Ａの配置を容易に行うことができる。
【0066】
（第２実施形態）
図７～図９を参照して、第２実施形態の第１ＭＯＳＦＥＴ１１Ｂを説明する。
なお、第２実施形態において、第１実施形態と同じ部材については同じ符号を用いる。そして、その部材についての説明の一部または全てを省略することがある。
図７～図９を参照して、第２実施形態の第１ＭＯＳＦＥＴ１１Ｂを説明する。
なお、第２実施形態において、第１実施形態と同じ部材については同じ符号を用いる。そして、その部材についての説明の一部または全てを省略することがある。
【0067】
図７は、第２実施形態の第１ＭＯＳＦＥＴを示す平面図、図８は、図７のＦ８－Ｆ８線断面図、図９は、図７のＦ９－Ｆ９線断面図である。
第２実施形態の第１ＭＯＳＦＥＴ１１Ｂは、第１実施形態の第１ＭＯＳＦＥＴ１１Ａと比べ、バックゲート領域４７の位置と、ｎ型の拡散領域４５，４６を含む点が異なる。
第２実施形態の第１ＭＯＳＦＥＴ１１Ｂは、第１実施形態の第１ＭＯＳＦＥＴ１１Ａと比べ、バックゲート領域４７の位置と、ｎ型の拡散領域４５，４６を含む点が異なる。
【0068】
バックゲート領域４７は、Ｙ方向において、メインゲート電極２７の第１端部２７１とウエル領域２３の第３端部２３３との間に配置されている。バックゲート領域４７は、Ｘ方向に延びるように形成されている。バックゲート領域４７は、Ｘ方向に長い長方形状に形成されている。バックゲート領域４７は、ｐ型の不純物を注入されている。バックゲート領域４７は、ウエル領域２３の不純物濃度よりも高い不純物濃度を有している。バックゲート領域４７には、複数のバックゲートコンタクト５６が接続されている。複数のバックゲートコンタクト５６は、Ｘ方向に沿って一列に配列されている。
【0069】
ｎ型の拡散領域４５，４６は、活性領域２５の表面部に形成されている。拡散領域４５は、Ｙ方向において、ダミーゲート電極３２と、ダミーゲート電極３２に対してメインゲート電極２７とは反対側に位置する素子分離領域２４との間の活性領域２５に形成されている。一例として、拡散領域４５，４６は、ソース領域４１およびドレイン領域４２の不純物濃度と等しい不純物濃度を有している。拡散領域４５，４６には、複数のコンタクト５８，５９が接続されている。複数のコンタクト５８，５９は、Ｙ方向に沿って一列に配列されている。
【0070】
図９に示すように、ダミーゲート電極３２は、配線８１により、拡散領域４５と電気的に接続されるとともに、図７、図８に示すバックゲート領域４７に接続される。同様に、ダミーゲート電極３４は、配線８２により、拡散領域４６と電気的に接続されるとともに、図７、図８に示すバックゲート領域４７に接続される。
【0071】
ソース領域４１と拡散領域４５は、Ｘ方向において、ダミーゲート電極３２を挟んで配置される。ソース領域４１および拡散領域４５は、同じ導電型（ｎ型）である。したがって、ソース領域４１、ダミーゲート電極３２、および拡散領域４５は、寄生ＭＯＳＦＥＴを構成する。配線８１によりダミーゲート電極３２と拡散領域４５とをバックゲート領域４７に電気的に接続することにより、この寄生ＭＯＳＦＥＴが機能しないようにしている。
【0072】
同様に、ドレイン領域４２と拡散領域４６は、Ｘ方向において、ダミーゲート電極３４を挟んで配置される。ドレイン領域４２および拡散領域４６は、同じ導電型（ｎ型）である。したがって、ドレイン領域４２、ダミーゲート電極３４、および拡散領域４６は、寄生ＭＯＳＦＥＴを構成する。配線８２によりダミーゲート電極３４と拡散領域４６とをバックゲート領域４７に電気的に接続することにより、この寄生ＭＯＳＦＥＴが機能しないようにしている。
【0073】
（作用）
次に、第２実施形態の第１ＭＯＳＦＥＴ１１Ｂの作用を説明する。
図７～図９に示す第２実施形態の第１ＭＯＳＦＥＴ１１Ｂは、図２～図４に示す第１実施形態の第１ＭＯＳＦＥＴ１１Ａと同じ大きさである。
次に、第２実施形態の第１ＭＯＳＦＥＴ１１Ｂの作用を説明する。
図７～図９に示す第２実施形態の第１ＭＯＳＦＥＴ１１Ｂは、図２～図４に示す第１実施形態の第１ＭＯＳＦＥＴ１１Ａと同じ大きさである。
【0074】
図７，図９に示すように、第２実施形態の第１ＭＯＳＦＥＴ１１Ｂのメインゲート電極２７は、第１実施形態と同様に、Ｘ方向において、活性領域２５の中央に配置されている。したがって、第２実施形態の第１ＭＯＳＦＥＴ１１Ｂは、電気的特性の変動の一つの要因となる素子分離領域２４による応力の影響を低減することができる。
【0075】
図９に示すように、第１ＭＯＳＦＥＴ１１Ｂは、複数の寄生容量６１，６２，６３，６４を有する。第１寄生容量６１は、ウエル領域２３とソース領域４１との間、ウエル領域２３とおよびドレイン領域４２との間に生じる。第２寄生容量６２は、ソース領域４１とメインゲート電極２７との間、ドレイン領域４２とメインゲート電極２７との間に生じる。第３寄生容量６３は、ウエル領域２３（チャネル領域２３ｃ）とメインゲート電極２７との間に生じる。第４寄生容量６４は、ソース領域４１とダミーゲート電極３２との間、ドレイン領域４２とダミーゲート電極３４との間に生じる。
【0076】
第１～第３寄生容量６１～６３の大きさ（容量値）は、第１実施形態の第１ＭＯＳＦＥＴ１１Ａにおける第１～第３寄生容量６１～６３の大きさと等しい。このため、第１ＭＯＳＦＥＴ１１Ｂは、ソース領域４１およびドレイン領域４２とウエル領域２３との間の寄生容量６１の増加を抑制することができる。
【0077】
第２実施形態の第１ＭＯＳＦＥＴ１１Ｂは、第１実施形態と比べ、第４寄生容量６４の分、容量値が大きくなる。しかしながら、第４寄生容量６４の容量値は、第２寄生容量６２の容量値と同じ大きさである。そして、第１～第４寄生容量６１～６４を合計した値は、図６に示す比較例２のＭＯＳＦＥＴ１５２の第１～第３寄生容量６１～６３を合計した値よりも小さい。したがって、第１ＭＯＳＦＥＴ１１Ｂの全体における寄生容量の増加を抑制することができる。
【0078】
（効果）
以上記述したように、第２実施形態の第１ＭＯＳＦＥＴ１１Ｂによれば、以下の効果を奏する。
以上記述したように、第２実施形態の第１ＭＯＳＦＥＴ１１Ｂによれば、以下の効果を奏する。
【0079】
（２－１）第１実施形態の（１－１）～（１－７）と同様の効果を奏する。
（２－２）第２実施形態の第１ＭＯＳＦＥＴ１１Ｂは、第１実施形態と比べ、第４寄生容量６４の分、容量値が大きくなる。しかしながら、第４寄生容量６４の容量値は、第２寄生容量６２の容量値と同じ大きさである。そして、第１～第４寄生容量６１～６４を合計した値は、図６に示す比較例２のＭＯＳＦＥＴ１５２の第１～第３寄生容量６１～６３を合計した値よりも小さい。したがって、第１ＭＯＳＦＥＴ１１Ｂの全体における寄生容量の増加を抑制することができる。
（２－２）第２実施形態の第１ＭＯＳＦＥＴ１１Ｂは、第１実施形態と比べ、第４寄生容量６４の分、容量値が大きくなる。しかしながら、第４寄生容量６４の容量値は、第２寄生容量６２の容量値と同じ大きさである。そして、第１～第４寄生容量６１～６４を合計した値は、図６に示す比較例２のＭＯＳＦＥＴ１５２の第１～第３寄生容量６１～６３を合計した値よりも小さい。したがって、第１ＭＯＳＦＥＴ１１Ｂの全体における寄生容量の増加を抑制することができる。
【0080】
（第３実施形態）
図１０～図１２を参照して、第３実施形態の第１ＭＯＳＦＥＴ１１Ｃを説明する。
なお、第３実施形態において、第１，第２実施形態と同じ部材については同じ符号を用いる。そして、その部材についての説明の一部または全てを省略することがある。
図１０～図１２を参照して、第３実施形態の第１ＭＯＳＦＥＴ１１Ｃを説明する。
なお、第３実施形態において、第１，第２実施形態と同じ部材については同じ符号を用いる。そして、その部材についての説明の一部または全てを省略することがある。
【0081】
図１０は、第３実施形態の第１ＭＯＳＦＥＴを示す平面図、図１１は、図１０のＦ１１－Ｆ１１線断面図、図１２は、図１０のＦ１２－Ｆ１２線断面図である。
第３実施形態の第１ＭＯＳＦＥＴ１１Ｃは、第２実施形態の第１ＭＯＳＦＥＴ１１Ｂと比べ、ダミーゲート電極３２，３４の大きさが異なる。なお、第３実施形態の第１ＭＯＳＦＥＴ１１Ｃは、第２実施形態の第１ＭＯＳＦＥＴ１１Ｂの拡散領域４５，４６を含んでいない。
第３実施形態の第１ＭＯＳＦＥＴ１１Ｃは、第２実施形態の第１ＭＯＳＦＥＴ１１Ｂと比べ、ダミーゲート電極３２，３４の大きさが異なる。なお、第３実施形態の第１ＭＯＳＦＥＴ１１Ｃは、第２実施形態の第１ＭＯＳＦＥＴ１１Ｂの拡散領域４５，４６を含んでいない。
【0082】
ダミーゲート電極３２は、Ｘ方向において、メインゲート電極２７とウエル領域２３の第１端部２３１との間に配置されている。ダミーゲート電極３２は、Ｘ方向において、メインゲート電極２７とは反対側、つまりウエル領域２３の第１端部２３１に向けて延びている。そして、ダミーゲート電極３２は、Ｘ方向における端部３２３が素子分離領域２４上に配置されている。つまり、ダミーゲート電極３２は、ソース領域４１から素子分離領域２４までの間の活性領域２５を覆うように形成されている。ダミーゲート電極３２は、ソース領域４１から活性領域２５の第１端部２５１までを覆うように形成されているといえる。たとえば、ダミーゲート電極３２は、Ｘ方向において、メインゲート電極２７の長さＬ１１と等しい長さを有している。
【0083】
ダミーゲート電極３４は、Ｘ方向において、メインゲート電極２７とウエル領域２３の第２端部２３２との間に配置されている。ダミーゲート電極３４は、Ｘ方向において、メインゲート電極２７とは反対側、つまりウエル領域２３の第２端部２３２に向けて延びている。そして、ダミーゲート電極３４は、Ｘ方向における端部３４３が素子分離領域２４上に配置されている。つまり、ダミーゲート電極３４は、ドレイン領域４２から素子分離領域２４までの間の活性領域２５を覆うように形成されている。ダミーゲート電極３４は、ドレイン領域４２から活性領域２５の第２端部２５２を覆うように形成されているといえる。たとえば、ダミーゲート電極３４は、Ｘ方向において、メインゲート電極２７の長さＬ１１と等しい長さを有している。
【0084】
なお、半導体装置１０の製造工程において、ソース領域４１およびドレイン領域４２は、メインゲート電極２７およびダミーゲート電極３２，３４を形成した後の工程において形成される。この工程において、メインゲート電極２７およびダミーゲート電極３２，３４をマスクとして、ｎ型不純物をウエル領域２３に注入、活性化することにより、ソース領域４１およびドレイン領域４２が形成される。
【0085】
（作用）
次に、第３実施形態の第１ＭＯＳＦＥＴ１１Ｃの作用を説明する。
図１０～図１２に示す第３実施形態の第１ＭＯＳＦＥＴ１１Ｃは、図７～図９に示す第２実施形態の第１ＭＯＳＦＥＴ１１Ｂと同じ大きさである。
次に、第３実施形態の第１ＭＯＳＦＥＴ１１Ｃの作用を説明する。
図１０～図１２に示す第３実施形態の第１ＭＯＳＦＥＴ１１Ｃは、図７～図９に示す第２実施形態の第１ＭＯＳＦＥＴ１１Ｂと同じ大きさである。
【0086】
図１０，図１２に示すように、第３実施形態の第１ＭＯＳＦＥＴ１１Ｃのメインゲート電極２７は、第１実施形態と同様に、Ｘ方向において、活性領域２５の中央に配置されている。したがって、第２実施形態の第１ＭＯＳＦＥＴ１１Ｂは、電気的特性の変動の一つの要因となる素子分離領域２４による応力の影響を低減することができる。
【0087】
図１２に示すように、第１ＭＯＳＦＥＴ１１Ｃは、複数の寄生容量６１，６２，６３を有する。第１寄生容量６１は、ウエル領域２３とソース領域４１との間、ウエル領域２３とおよびドレイン領域４２との間に生じる。第２寄生容量６２は、ソース領域４１とメインゲート電極２７との間、ドレイン領域４２とメインゲート電極２７との間に生じる。第３寄生容量６３は、ウエル領域２３（チャネル領域２３ｃ）とメインゲート電極２７との間に生じる。
【0088】
第１～第３寄生容量６１～６３の大きさ（容量値）は、第１実施形態の第１ＭＯＳＦＥＴ１１Ａにおける第１～第３寄生容量６１～６３の大きさと等しい。このため、第１ＭＯＳＦＥＴ１１Ｃは、ソース領域４１およびドレイン領域４２とウエル領域２３との間の寄生容量６１の増加を抑制することができる。
【0089】
ダミーゲート電極３２は、ソース領域４１から素子分離領域２４までの間の活性領域２５を覆うように形成されている。ダミーゲート電極３４は、ドレイン領域４２から素子分離領域２４までの間の活性領域２５を覆うように形成されている。したがって、第２実施形態の拡散領域４５，４６は形成されない。このため、第３実施形態の第１ＭＯＳＦＥＴ１１Ｃは、ウエル領域２３に対する寄生容量の増加を抑制することができる。
【0090】
（効果）
以上記述したように、第３実施形態の第１ＭＯＳＦＥＴ１１Ｃによれば、以下の効果を奏する。
以上記述したように、第３実施形態の第１ＭＯＳＦＥＴ１１Ｃによれば、以下の効果を奏する。
【0091】
（３－１）第１実施形態の（１－１）～（１－７）と同様の効果を奏する。
（３－２）ダミーゲート電極３２は、ソース領域４１から素子分離領域２４までの間の活性領域２５を覆うように形成されている。ダミーゲート電極３４は、ドレイン領域４２から素子分離領域２４までの間の活性領域２５を覆うように形成されている。したがって、第２実施形態の拡散領域４５，４６は形成されない。このため、第３実施形態の第１ＭＯＳＦＥＴ１１Ｃは、ウエル領域２３に対する寄生容量の増加を抑制することができる。
（３－２）ダミーゲート電極３２は、ソース領域４１から素子分離領域２４までの間の活性領域２５を覆うように形成されている。ダミーゲート電極３４は、ドレイン領域４２から素子分離領域２４までの間の活性領域２５を覆うように形成されている。したがって、第２実施形態の拡散領域４５，４６は形成されない。このため、第３実施形態の第１ＭＯＳＦＥＴ１１Ｃは、ウエル領域２３に対する寄生容量の増加を抑制することができる。
【0092】
（第４実施形態）
図１３～図１６を参照して、第４実施形態の第１ＭＯＳＦＥＴ１１Ｄを説明する。
なお、第４実施形態において、第１～第３実施形態と同じ部材については同じ符号を用いる。そして、その部材についての説明の一部または全てを省略することがある。
図１３～図１６を参照して、第４実施形態の第１ＭＯＳＦＥＴ１１Ｄを説明する。
なお、第４実施形態において、第１～第３実施形態と同じ部材については同じ符号を用いる。そして、その部材についての説明の一部または全てを省略することがある。
【0093】
【0094】
第４実施形態の第１ＭＯＳＦＥＴ１１Ｄは、第１実施形態の第１ＭＯＳＦＥＴ１１Ａと比べ、ソース領域４１およびドレイン領域４２に対して、活性領域２５およびウエル領域２３の大きさが異なる点が異なる。また、第４実施形態の第１ＭＯＳＦＥＴ１１Ｄは、メインゲート電極２７とダミーゲート電極３２，３４とが接続されている点が異なる。また、第４実施形態の第１ＭＯＳＦＥＴ１１Ｄは、活性領域２５の、バックゲート領域４７の位置と、ｎ型の拡散領域４５，４６を含む点が異なる。
【0095】
図１３に示すように、第４実施形態の第１ＭＯＳＦＥＴ１１Ｄは、ゲート電極７０を含む。ゲート電極７０は、ゲート絶縁膜７８を介して、半導体層２２の第１面２２ｕ上に配置されている。
【0096】
ゲート電極７０は、メインゲート電極２７、ダミーゲート電極３２，３４、接続部７１，７２，７３，７４を含む。
メインゲート電極２７は、活性領域２５上において、半導体層２２の第１面２２ｕと平行なＹ方向に延びている。メインゲート電極２７は、Ｘ方向において、活性領域２５の中央に配置されている。メインゲート電極２７は、Ｙ方向における第１端部２７１と、第１端部２７１と反対側の第２端部２７２とを有している。第１端部２７１と第２端部２７２はそれぞれ、素子分離領域２４の上に配置されている。
メインゲート電極２７は、活性領域２５上において、半導体層２２の第１面２２ｕと平行なＹ方向に延びている。メインゲート電極２７は、Ｘ方向において、活性領域２５の中央に配置されている。メインゲート電極２７は、Ｙ方向における第１端部２７１と、第１端部２７１と反対側の第２端部２７２とを有している。第１端部２７１と第２端部２７２はそれぞれ、素子分離領域２４の上に配置されている。
【0097】
ダミーゲート電極３２，３４は、活性領域２５上において半導体層２２の第１面２２ｕと平行なＹ方向に延びている。ダミーゲート電極３２は、Ｘ方向において、メインゲート電極２７と活性領域２５の第１端部２５１との間に配置されている。ダミーゲート電極３４は、Ｘ方向において、メインゲート電極２７と活性領域２５の第２端部２５２との間に配置されている。ダミーゲート電極３２，３４は、Ｙ方向における第１端部３２１，３４１と、第１端部３２１，３４１と反対側の第２端部３２２，３４２とを有している。第１端部３２１，３４１と第２端部３２２，３４２はそれぞれ、素子分離領域２４の上に配置されている。
【0098】
各接続部７１～７４は、Ｘ方向に延びるように形成されている。
第１接続部７１は、メインゲート電極２７の第１端部２７１とダミーゲート電極３２の第１端部３２１とを電気的に接続する。第２接続部７２は、メインゲート電極２７の第１端部２７１とダミーゲート電極３４の第１端部３４１とを電気的に接続する。第３接続部７３は、メインゲート電極２７の第２端部２７２とダミーゲート電極３２の第２端部３２２とを電気的に接続する。第４接続部７４は、メインゲート電極２７の第２端部２７２とダミーゲート電極３４の第２端部３４２とを電気的に接続する。第１接続部７１および第２接続部７２は、活性領域２５の第３端部２５３を覆うように形成される。第３接続部７３および第４接続部７４は、活性領域２５の第４端部２５４を覆うように形成される。
第１接続部７１は、メインゲート電極２７の第１端部２７１とダミーゲート電極３２の第１端部３２１とを電気的に接続する。第２接続部７２は、メインゲート電極２７の第１端部２７１とダミーゲート電極３４の第１端部３４１とを電気的に接続する。第３接続部７３は、メインゲート電極２７の第２端部２７２とダミーゲート電極３２の第２端部３２２とを電気的に接続する。第４接続部７４は、メインゲート電極２７の第２端部２７２とダミーゲート電極３４の第２端部３４２とを電気的に接続する。第１接続部７１および第２接続部７２は、活性領域２５の第３端部２５３を覆うように形成される。第３接続部７３および第４接続部７４は、活性領域２５の第４端部２５４を覆うように形成される。
【0099】
第１接続部７１と第３接続部７３との間の距離は、Ｙ方向におけるソース領域４１の長さＬ３１を規定する。第２接続部７２と第４接続部７４との間の距離は、Ｙ方向におけるドレイン領域４２の長さＬ３２を規定する。したがって、Ｙ方向における活性領域２５の長さＬ３３は、第１～第３実施形態の活性領域２５の長さＬ２１よりも長い。そして、Ｚ方向から視て、Ｙ方向においてソース領域４１およびドレイン領域４２は、素子分離領域２４から離隔して形成されているといえる。
【0100】
ソース領域４１およびドレイン領域４２から活性領域２５の第３端部２５３までの長さＬ３４は、ソース領域４１とドレイン領域４２との間に流れるドレイン電流が活性領域２５の第３端部２５３による影響を受け難いように設定されている。同様に、ソース領域４１およびドレイン領域４２から活性領域２５の第４端部２５４までの長さＬ３５は、ソース領域４１とドレイン領域４２との間に流れるドレイン電流が活性領域２５の第４端部２５４による影響を受け難いように設定されている。
【0101】
活性領域２５の表面部には、ｐ型のバックゲート領域４３，４４が形成されている。バックゲート領域４３は、Ｙ方向において、ダミーゲート電極３２と、ダミーゲート電極３２に対してメインゲート電極２７とは反対側に位置する素子分離領域２４との間の活性領域２５に形成されている。バックゲート領域４４は、Ｙ方向において、ダミーゲート電極３４と、ダミーゲート電極３４に対してメインゲート電極２７とは反対側に位置する素子分離領域２４との間の活性領域２５に形成されている。バックゲート領域４３，４４は、ウエル領域２３の不純物濃度よりも高い不純物濃度を有している。
【0102】
（作用）
次に、第４実施形態の第１ＭＯＳＦＥＴ１１Ｄの作用を説明する。
図１３，図１６に示すように、第４実施形態の第１ＭＯＳＦＥＴ１１Ｄのメインゲート電極２７は、第１実施形態と同様に、Ｘ方向において、活性領域２５の中央に配置されている。したがって、第４実施形態の第１ＭＯＳＦＥＴ１１Ｄは、電気的特性の変動の一つの要因となる素子分離領域２４による応力の影響を低減することができる。
次に、第４実施形態の第１ＭＯＳＦＥＴ１１Ｄの作用を説明する。
図１３，図１６に示すように、第４実施形態の第１ＭＯＳＦＥＴ１１Ｄのメインゲート電極２７は、第１実施形態と同様に、Ｘ方向において、活性領域２５の中央に配置されている。したがって、第４実施形態の第１ＭＯＳＦＥＴ１１Ｄは、電気的特性の変動の一つの要因となる素子分離領域２４による応力の影響を低減することができる。
【0103】
図１６に示すように、第１ＭＯＳＦＥＴ１１Ｄは、複数の寄生容量６１，６２，６３，６４，６５を有する。第１寄生容量６１は、ウエル領域２３とソース領域４１との間、ウエル領域２３とおよびドレイン領域４２との間に生じる。第２寄生容量６２は、ソース領域４１とゲート電極７０との間、ドレイン領域４２とゲート電極７０との間に生じる。第３寄生容量６３は、ウエル領域２３（チャネル領域２３ｃ）とゲート電極７０との間に生じる。第４寄生容量６４は、ソース領域４１とダミーゲート電極３２との間、ドレイン領域４２とダミーゲート電極３４との間に生じる。第５寄生容量６５は、ソース領域４１とダミーゲート電極３２との間、ドレイン領域４２とダミーゲート電極３４との間に生じる。第５寄生容量６５は、ダミーゲート電極３２，３４がメインゲート電極２７と電気的に接続されていることによって生じる。
【0104】
第１～第３寄生容量６１～６３の大きさ（容量値）は、第１実施形態の第１ＭＯＳＦＥＴ１１Ａにおける第１～第３寄生容量６１～６３の大きさと等しい。このため、第１ＭＯＳＦＥＴ１１Ｄは、ソース領域４１およびドレイン領域４２とウエル領域２３との間の寄生容量６１の増加を抑制することができる。
【0105】
ここで、素子分離領域２４とゲート電極７０との関係について説明する。
たとえば、図５に示す比較例１のＭＯＳＦＥＴ１５１は、Ｚ方向から視て素子分離領域２４とゲート電極２７とが交差する箇所で、ゲート絶縁膜２６の膜厚がチャネル領域２３ｃ上の膜厚よりも薄くなることがある。これにより、設計値よりも低い閾値を有する寄生素子が形成される。これにより、ＭＯＳＦＥＴ１５１は、等価的に、並列に接続され、閾値電圧が異なる２つのトランジスタとして動作する。そして、ＭＯＳＦＥＴ１５１のＶｇｓ－Ｉｄ特性は、２つのトランジスタそれぞれの特性を合成した波形を有することになる。このような波形の特性は、ハンプ特性と呼ばれる。
たとえば、図５に示す比較例１のＭＯＳＦＥＴ１５１は、Ｚ方向から視て素子分離領域２４とゲート電極２７とが交差する箇所で、ゲート絶縁膜２６の膜厚がチャネル領域２３ｃ上の膜厚よりも薄くなることがある。これにより、設計値よりも低い閾値を有する寄生素子が形成される。これにより、ＭＯＳＦＥＴ１５１は、等価的に、並列に接続され、閾値電圧が異なる２つのトランジスタとして動作する。そして、ＭＯＳＦＥＴ１５１のＶｇｓ－Ｉｄ特性は、２つのトランジスタそれぞれの特性を合成した波形を有することになる。このような波形の特性は、ハンプ特性と呼ばれる。
【0106】
ハンプ特性は、設計上のＭＯＳＦＥＴ１５１の特性とずれた特性を示す。このため、設計上のＭＯＳＦＥＴ１５１の特性に基づいて設計された回路の動作マージンを低下させる。また、仮にハンプ特性を加味して設計したとしても、ハンプ波形は製造工程あるいは製造ロット間で容易にばらつく。このため、回路の動作マージンは低下する。特に非飽和領域での特性が重要となる高速スイッチング回路やＲＦ回路においては、設計した特性とのずれにより、回路の誤動作を招く要因となる。
【0107】
第４実施形態の第１ＭＯＳＦＥＴ１１Ｄにおいて、素子分離領域２４と接する活性領域２５の第３端部２５３と第４端部２５４は、メインゲート電極２７と接続部７１～７４とによって覆われている。Ｘ方向において、メインゲート電極２７を挟むように配置されるソース領域４１およびドレイン領域４２の長さＬ３１，Ｌ３２は、各接続部７１～７４によって規定される。そして、Ｙ方向におけるソース領域４１の端部４１１，４１２は、活性領域２５の第３端部２５３および第４端部２５４、つまり素子分離領域２４よりも活性領域２５の中央よりに位置している。同様に、Ｙ方向におけるドレイン領域４２の端部４２１，４２２は、活性領域２５の第３端部２５３および第４端部２５４、つまり素子分離領域２４よりも活性領域２５の中央よりに位置している。
【0108】
そして、ソース領域４１およびドレイン領域４２から活性領域２５の第３端部２５３までの長さＬ３４は、ソース領域４１とドレイン領域４２との間に流れるドレイン電流が、ゲート電極７０と素子分離領域２４とが交差する部分を通過しないように設定される。同様に、ソース領域４１およびドレイン領域４２から活性領域２５の第４端部２５４までの長さＬ３５は、ソース領域４１とドレイン領域４２との間に流れるドレイン電流が、ゲート電極７０と素子分離領域２４とが交差する部分を通過しないように設定される。
【0109】
したがって、ゲート電極７０と素子分離領域２４とが交差する部分において、ゲート絶縁膜７８の膜厚がチャネル領域２３ｃ上のゲート絶縁膜７８の膜厚よりも薄くなってとしても、その付近にはソース領域４１およびドレイン領域４２が存在しない。したがって、寄生素子は形成されない。このため、第４実施形態の第１ＭＯＳＦＥＴ１１Ｄにおけるハンプ特性が生じることを抑制できる。
【0110】
（効果）
以上記述したように、第４実施形態の第１ＭＯＳＦＥＴ１１Ｄによれば、以下の効果を奏する。
以上記述したように、第４実施形態の第１ＭＯＳＦＥＴ１１Ｄによれば、以下の効果を奏する。
【0111】
（４－１）第１実施形態の（１－１）～（１－７）と同様の効果を奏する。
（４－２）ゲート電極７０は、メインゲート電極２７、ダミーゲート電極３２，３４、接続部７１～７４を含む。メインゲート電極２７の第１端部２７１とダミーゲート電極３２の第１端部３２１とを電気的に接続する。第２接続部７２は、メインゲート電極２７の第１端部２７１とダミーゲート電極３４の第１端部３４１とを電気的に接続する。第３接続部７３は、メインゲート電極２７の第２端部２７２とダミーゲート電極３２の第２端部３２２とを電気的に接続する。第４接続部７４は、メインゲート電極２７の第２端部２７２とダミーゲート電極３４の第２端部３４２とを電気的に接続する。第１接続部７１および第２接続部７２は、活性領域２５の第３端部２５３を覆うように形成される。第３接続部７３および第４接続部７４は、活性領域２５の第４端部２５４を覆うように形成される。接続部７１～７４により、Ｚ方向から視て、Ｙ方向においてソース領域４１およびドレイン領域４２は、素子分離領域２４から離隔して形成されている。これにより、第４実施形態の第１ＭＯＳＦＥＴ１１Ｄにおけるハンプ特性が生じることを抑制できる。
（４－２）ゲート電極７０は、メインゲート電極２７、ダミーゲート電極３２，３４、接続部７１～７４を含む。メインゲート電極２７の第１端部２７１とダミーゲート電極３２の第１端部３２１とを電気的に接続する。第２接続部７２は、メインゲート電極２７の第１端部２７１とダミーゲート電極３４の第１端部３４１とを電気的に接続する。第３接続部７３は、メインゲート電極２７の第２端部２７２とダミーゲート電極３２の第２端部３２２とを電気的に接続する。第４接続部７４は、メインゲート電極２７の第２端部２７２とダミーゲート電極３４の第２端部３４２とを電気的に接続する。第１接続部７１および第２接続部７２は、活性領域２５の第３端部２５３を覆うように形成される。第３接続部７３および第４接続部７４は、活性領域２５の第４端部２５４を覆うように形成される。接続部７１～７４により、Ｚ方向から視て、Ｙ方向においてソース領域４１およびドレイン領域４２は、素子分離領域２４から離隔して形成されている。これにより、第４実施形態の第１ＭＯＳＦＥＴ１１Ｄにおけるハンプ特性が生じることを抑制できる。
【0112】
（第５実施形態）
図１７～図２０を参照して、第５実施形態の第１ＭＯＳＦＥＴ１１Ｅを説明する。
なお、第５実施形態において、第１～第４実施形態と同じ部材については同じ符号を用いる。そして、その部材についての説明の一部または全てを省略することがある。
図１７～図２０を参照して、第５実施形態の第１ＭＯＳＦＥＴ１１Ｅを説明する。
なお、第５実施形態において、第１～第４実施形態と同じ部材については同じ符号を用いる。そして、その部材についての説明の一部または全てを省略することがある。
【0113】
【0114】
第５実施形態の第１ＭＯＳＦＥＴ１１Ｅは、第４実施形態の第１ＭＯＳＦＥＴ１１Ｄと比べ、ダミーゲート電極３２，３４の大きさが異なる。なお、第５実施形態の第１ＭＯＳＦＥＴ１１Ｅは、第４実施形態の第１ＭＯＳＦＥＴ１１Ｄの拡散領域４５，４６を含んでいない。
【0115】
ダミーゲート電極３２は、Ｘ方向において、メインゲート電極２７とウエル領域２３の第１端部２３１との間に配置されている。ダミーゲート電極３２は、Ｘ方向において、メインゲート電極２７とは反対側、つまりウエル領域２３の第１端部２３１に向けて延びている。そして、ダミーゲート電極３２は、Ｘ方向における端部３２３が素子分離領域２４上に配置されている。つまり、ダミーゲート電極３２は、ソース領域４１から素子分離領域２４までの間の活性領域２５を覆うように形成されている。ダミーゲート電極３２は、ソース領域４１から活性領域２５の第１端部２５１までを覆うように形成されているといえる。
【0116】
ダミーゲート電極３４は、Ｘ方向において、メインゲート電極２７とウエル領域２３の第２端部２３２との間に配置されている。ダミーゲート電極３４は、Ｘ方向において、メインゲート電極２７とは反対側、つまりウエル領域２３の第２端部２３２に向けて延びている。そして、ダミーゲート電極３４は、Ｘ方向における端部３４３が素子分離領域２４上に配置されている。つまり、ダミーゲート電極３４は、ドレイン領域４２から素子分離領域２４までの間の活性領域２５を覆うように形成されている。ダミーゲート電極３４は、ドレイン領域４２から活性領域２５の第２端部２５２を覆うように形成されているといえる。
【0117】
なお、半導体装置１０の製造工程において、ソース領域４１およびドレイン領域４２は、メインゲート電極２７およびダミーゲート電極３２，３４を形成した後の工程において形成される。この工程において、メインゲート電極２７およびダミーゲート電極３２，３４をマスクとして、ｎ型不純物をウエル領域２３に注入、活性化することにより、ソース領域４１およびドレイン領域４２が形成される。
【0118】
バックゲート領域４７は、Ｙ方向において、メインゲート電極２７の第１端部２７１とウエル領域２３の第３端部２３３との間に配置されている。バックゲート領域４７は、Ｘ方向に延びるように形成されている。バックゲート領域４７は、Ｘ方向に長い長方形状に形成されている。バックゲート領域４７は、ｐ型の不純物を注入されている。バックゲート領域４７は、ウエル領域２３の不純物濃度よりも高い不純物濃度を有している。バックゲート領域４７には、複数のバックゲートコンタクト５６が接続されている。複数のバックゲートコンタクト５６は、Ｘ方向に沿って一列に配列されている。
【0119】
（作用）
次に、第５実施形態の第１ＭＯＳＦＥＴ１１Ｅの作用を説明する。
図１７，図２０に示すように、第５実施形態の第１ＭＯＳＦＥＴ１１Ｅのメインゲート電極２７は、第１実施形態と同様に、Ｘ方向において、活性領域２５の中央に配置されている。したがって、第５実施形態の第１ＭＯＳＦＥＴ１１Ｅは、電気的特性の変動の一つの要因となる素子分離領域２４による応力の影響を低減することができる。
次に、第５実施形態の第１ＭＯＳＦＥＴ１１Ｅの作用を説明する。
図１７，図２０に示すように、第５実施形態の第１ＭＯＳＦＥＴ１１Ｅのメインゲート電極２７は、第１実施形態と同様に、Ｘ方向において、活性領域２５の中央に配置されている。したがって、第５実施形態の第１ＭＯＳＦＥＴ１１Ｅは、電気的特性の変動の一つの要因となる素子分離領域２４による応力の影響を低減することができる。
【0120】
図２０に示すように、第１ＭＯＳＦＥＴ１１Ｅは、複数の寄生容量６１，６２，６３，６４，６５を有する。第１寄生容量６１は、ウエル領域２３とソース領域４１との間、ウエル領域２３とおよびドレイン領域４２との間に生じる。第２寄生容量６２は、ソース領域４１とゲート電極７０との間、ドレイン領域４２とゲート電極７０との間に生じる。第３寄生容量６３は、ウエル領域２３（チャネル領域２３ｃ）とゲート電極７０との間に生じる。第４寄生容量６４は、ソース領域４１とダミーゲート電極３２との間、ドレイン領域４２とダミーゲート電極３４との間に生じる。第５寄生容量６５は、ソース領域４１とダミーゲート電極３２との間、ドレイン領域４２とダミーゲート電極３４との間に生じる。第５寄生容量６５は、ダミーゲート電極３２，３４がメインゲート電極２７と電気的に接続されていることによって生じる。
【0121】
第１～第３寄生容量６１～６３の大きさ（容量値）は、第１実施形態の第１ＭＯＳＦＥＴ１１Ａにおける第１～第３寄生容量６１～６３の大きさと等しい。このため、第１ＭＯＳＦＥＴ１１Ｅは、ソース領域４１およびドレイン領域４２の寄生容量６１の増加を抑制することができる。
【0122】
第５実施形態の第１ＭＯＳＦＥＴ１１Ｅにおいて、ソース領域４１およびドレイン領域４２は、ゲート電極７０を構成する接続部７１～７４により、第４実施形態と同様に、素子分離領域２４から離隔して形成されている。したがって、ゲート電極７０と素子分離領域２４とが交差する部分において、ゲート絶縁膜７８の膜厚がチャネル領域２３ｃ上のゲート絶縁膜７８の膜厚よりも薄くなってとしても、その付近にはソース領域４１およびドレイン領域４２が存在しない。したがって、寄生素子は形成されない。このため、第４実施形態の第１ＭＯＳＦＥＴ１１Ｄにおけるハンプ特性が生じることを抑制できる。
【0123】
（効果）
以上記述したように、第５実施形態の第１ＭＯＳＦＥＴ１１Ｅによれば、以下の効果を奏する。
以上記述したように、第５実施形態の第１ＭＯＳＦＥＴ１１Ｅによれば、以下の効果を奏する。
【0124】
（５－１）第１実施形態の（１－１）～（１－７）と同様の効果を奏する。
（５－２）第４実施形態の（４－２）と同様の効果を奏する。
（変更例）
上記実施形態は例えば以下のように変更できる。上記実施形態と以下の各変更例は、技術的な矛盾が生じない限り、互いに組み合せることができる。なお、以下の変更例において、上記実施形態と共通する部分については、上記実施形態と同一の符号を付してその説明を省略する。
（５－２）第４実施形態の（４－２）と同様の効果を奏する。
（変更例）
上記実施形態は例えば以下のように変更できる。上記実施形態と以下の各変更例は、技術的な矛盾が生じない限り、互いに組み合せることができる。なお、以下の変更例において、上記実施形態と共通する部分については、上記実施形態と同一の符号を付してその説明を省略する。
【0125】
・上記の各実施形態の半導体装置１０に対して、ＮチャネルＭＯＳＦＥＴである第１ＭＯＳＦＥＴ１１と、ＰチャネルＭＯＳＦＥＴである第２ＭＯＳＦＥＴ１２のいずれか一方を含む構成としてもよい。
【0126】
・第４実施形態において、ダミーゲート電極３２，３４と素子分離領域２４との間を、第２実施形態の第１ＭＯＳＦＥＴ１１Ｂと同様に、ｎ型の拡散領域４５，４６としてもよい。
【0127】
（付記）
本開示から把握できる技術的思想を以下に記載する。なお、限定する意図ではなく理解の補助のために、付記に記載される構成要素には、実施形態中の対応する構成要素の参照符号が付されている。参照符号は、理解の補助のために例として示すものであり、各付記に記載された構成要素は、参照符号で示される構成要素に限定されるべきではない。
本開示から把握できる技術的思想を以下に記載する。なお、限定する意図ではなく理解の補助のために、付記に記載される構成要素には、実施形態中の対応する構成要素の参照符号が付されている。参照符号は、理解の補助のために例として示すものであり、各付記に記載された構成要素は、参照符号で示される構成要素に限定されるべきではない。
【0128】
（付記１）
主面（２２ｕ）を有する半導体層（２２）と、
前記半導体層（２２）の前記主面（２２ｕ）に形成された第１導電型（ｐ，ｎ）のウエル領域（２３）と、
前記ウエル領域（２３）を囲む枠状に形成され、前記ウエル領域（２３）に接し、前記ウエル領域（２３）の表面部に活性領域（２５）を区画する素子分離領域（２４）と、
前記活性領域（２５）上において前記主面（２２ｕ）と平行な第１方向（Ｙ）に延び、前記第１方向（Ｙ）における両端部が前記素子分離領域（２４）の上に配置されたメインゲート電極（２７）と、
前記主面（２２ｕ）に垂直な第３方向（Ｚ）から視て前記第１方向（Ｙ）と直交する第２方向（Ｘ）において前記メインゲート電極（２７）と前記ウエル領域（２３）の端部との間に配置され、前記第１方向（Ｙ）に延びたダミーゲート電極（３２，３４）と、
前記活性領域（２５）の表面部に形成され、前記第３方向（Ｚ）から視て前記メインゲート電極（２７）と前記ダミーゲート電極（３２，３４）との間に配置された第２導電型（ｎ，ｐ）のソース領域（４１）およびドレイン領域（４２）と、
を含む、半導体装置。
主面（２２ｕ）を有する半導体層（２２）と、
前記半導体層（２２）の前記主面（２２ｕ）に形成された第１導電型（ｐ，ｎ）のウエル領域（２３）と、
前記ウエル領域（２３）を囲む枠状に形成され、前記ウエル領域（２３）に接し、前記ウエル領域（２３）の表面部に活性領域（２５）を区画する素子分離領域（２４）と、
前記活性領域（２５）上において前記主面（２２ｕ）と平行な第１方向（Ｙ）に延び、前記第１方向（Ｙ）における両端部が前記素子分離領域（２４）の上に配置されたメインゲート電極（２７）と、
前記主面（２２ｕ）に垂直な第３方向（Ｚ）から視て前記第１方向（Ｙ）と直交する第２方向（Ｘ）において前記メインゲート電極（２７）と前記ウエル領域（２３）の端部との間に配置され、前記第１方向（Ｙ）に延びたダミーゲート電極（３２，３４）と、
前記活性領域（２５）の表面部に形成され、前記第３方向（Ｚ）から視て前記メインゲート電極（２７）と前記ダミーゲート電極（３２，３４）との間に配置された第２導電型（ｎ，ｐ）のソース領域（４１）およびドレイン領域（４２）と、
を含む、半導体装置。
【0129】
（付記２）
前記第３方向（Ｚ）から視て、前記第２方向（Ｘ）において、前記ダミーゲート電極（３２，３４）と、前記ダミーゲート電極（３２，３４）に対して前記メインゲート電極（２７）とは反対側に位置する前記素子分離領域（２４）との間の前記活性領域（２５）の前記表面部に形成された第１導電型（ｐ，ｎ）のバックゲート領域（４３，４４）を含む、
付記１に記載の半導体装置。
前記第３方向（Ｚ）から視て、前記第２方向（Ｘ）において、前記ダミーゲート電極（３２，３４）と、前記ダミーゲート電極（３２，３４）に対して前記メインゲート電極（２７）とは反対側に位置する前記素子分離領域（２４）との間の前記活性領域（２５）の前記表面部に形成された第１導電型（ｐ，ｎ）のバックゲート領域（４３，４４）を含む、
付記１に記載の半導体装置。
【0130】
（付記３）
前記第３方向（Ｚ）から視て、前記第２方向（Ｘ）において、前記ダミーゲート電極（３２，３４）と、前記ダミーゲート電極（３２，３４）に対して前記メインゲート電極（２７）とは反対側に位置する前記素子分離領域（２４）との間の前記活性領域（２５）の前記表面部に形成された第２導電型（ｎ，ｐ）の拡散領域（４５，４６）と、
前記第３方向（Ｚ）から視て、前記第１方向（Ｙ）において前記ウエル領域（２３）の端部と前記メインゲート電極（２７）との間に設けられ、前記第２方向（Ｘ）に延びる第１導電型（ｐ，ｎ）（Ｐ）のバックゲート領域（４７）と、
を含む、付記１に記載の半導体装置。
前記第３方向（Ｚ）から視て、前記第２方向（Ｘ）において、前記ダミーゲート電極（３２，３４）と、前記ダミーゲート電極（３２，３４）に対して前記メインゲート電極（２７）とは反対側に位置する前記素子分離領域（２４）との間の前記活性領域（２５）の前記表面部に形成された第２導電型（ｎ，ｐ）の拡散領域（４５，４６）と、
前記第３方向（Ｚ）から視て、前記第１方向（Ｙ）において前記ウエル領域（２３）の端部と前記メインゲート電極（２７）との間に設けられ、前記第２方向（Ｘ）に延びる第１導電型（ｐ，ｎ）（Ｐ）のバックゲート領域（４７）と、
を含む、付記１に記載の半導体装置。
【0131】
（付記４）
前記ダミーゲート電極（３２，３４）は、前記第２方向（Ｘ）における端部が前記素子分離領域（２４）上に配置されている、
付記１に記載の半導体装置。
前記ダミーゲート電極（３２，３４）は、前記第２方向（Ｘ）における端部が前記素子分離領域（２４）上に配置されている、
付記１に記載の半導体装置。
【0132】
（付記５）
前記第３方向（Ｚ）から視て、前記第１方向（Ｙ）において前記ソース領域（４１）および前記ドレイン領域（４２）は、前記素子分離領域（２４）から離隔して形成され、
前記第３方向（Ｚ）から視て、前記第１方向（Ｙ）において前記ソース領域（４１）および前記ドレイン領域（４２）の端部と前記素子分離領域（２４）との間の前記活性領域（２５）、および前記素子分離領域（２４）の一部を覆うように形成され、前記第２方向（Ｘ）に延び、前記メインゲート電極（２７）と前記ダミーゲート電極（３２，３４）とを接続する接続部（７１～７４）を含む、
付記１から付記４のいずれか一つに記載の半導体装置。
前記第３方向（Ｚ）から視て、前記第１方向（Ｙ）において前記ソース領域（４１）および前記ドレイン領域（４２）は、前記素子分離領域（２４）から離隔して形成され、
前記第３方向（Ｚ）から視て、前記第１方向（Ｙ）において前記ソース領域（４１）および前記ドレイン領域（４２）の端部と前記素子分離領域（２４）との間の前記活性領域（２５）、および前記素子分離領域（２４）の一部を覆うように形成され、前記第２方向（Ｘ）に延び、前記メインゲート電極（２７）と前記ダミーゲート電極（３２，３４）とを接続する接続部（７１～７４）を含む、
付記１から付記４のいずれか一つに記載の半導体装置。
【0133】
（付記６）
前記半導体層（２２）に形成された第１ＭＯＳＦＥＴと第２ＭＯＳＦＥＴとを備え、
前記第１ＭＯＳＦＥＴは、前記第１導電型がｐ型であり、かつ前記第２導電型がｎ型である、前記ウエル領域（２３）、前記ソース領域（４１）および前記ドレイン領域（４２）と、前記素子分離領域（２４）、前記メインゲート電極（２７）、前記ダミーゲート電極（３２，３４）、を含み、
前記第２ＭＯＳＦＥＴは、前記第１導電型がｎ型であり、かつ前記第２導電型がｐ型である、前記ウエル領域（２３）、前記ソース領域（４１）および前記ドレイン領域（４２）と、前記素子分離領域（２４）、前記メインゲート電極（２７）、前記ダミーゲート電極（３２，３４）、を含む、
付記１から付記５のいずれか一つに記載の半導体装置。
前記半導体層（２２）に形成された第１ＭＯＳＦＥＴと第２ＭＯＳＦＥＴとを備え、
前記第１ＭＯＳＦＥＴは、前記第１導電型がｐ型であり、かつ前記第２導電型がｎ型である、前記ウエル領域（２３）、前記ソース領域（４１）および前記ドレイン領域（４２）と、前記素子分離領域（２４）、前記メインゲート電極（２７）、前記ダミーゲート電極（３２，３４）、を含み、
前記第２ＭＯＳＦＥＴは、前記第１導電型がｎ型であり、かつ前記第２導電型がｐ型である、前記ウエル領域（２３）、前記ソース領域（４１）および前記ドレイン領域（４２）と、前記素子分離領域（２４）、前記メインゲート電極（２７）、前記ダミーゲート電極（３２，３４）、を含む、
付記１から付記５のいずれか一つに記載の半導体装置。
【0134】
本開示で使用される「～上に」という用語は、文脈によって明らかにそうでないことが示されない限り、「～上に」と「～の上方に」との双方の意味を含む。したがって、「第１層が第２層上に形成される」という表現は、或る実施形態では第１層が第２層に接触して第２層上に直接配置される得るが、他の実施形態では第１層が第２層に接触することなく第２層の上方に配置され得ることが意図される。すなわち、「～上に」という用語は、第１層と第２層との間に他の層が形成される構造を排除しない。
【0135】
本開示で使用されるＺ軸方向は必ずしも鉛直方向である必要はなく、鉛直方向に完全に一致している必要もない。したがって、本開示による種々の構造（たとえば、図１に示される構造）は、本明細書で説明されるＺ軸方向の「上」および「下」が鉛直方向の「上」および「下」であることに限定されない。たとえば、Ｘ軸方向が鉛直方向であってもよく、またはＹ軸方向が鉛直方向であってもよい。
【0136】
以上の説明は単に例示である。本開示の技術を説明する目的のために列挙された構成要素および方法（製造プロセス）以外に、より多くの考えられる組み合わせおよび置換が可能であることを当業者は認識し得る。本開示は、特許請求の範囲を含む本開示の範囲内に含まれるすべての代替、変形、および変更を包含することが意図される。
【符号の説明】
【0137】
１０ 半導体装置
１１，１１Ａ～１１Ｅ 第１ＭＯＳＦＥＴ
１２ 第２ＭＯＳＦＥＴ
２１ 半導体基板
２１ｕ 第１面
２２ 半導体層
２２ｒ 第２面
２２ｕ 第１面
２３ ウエル領域
２３ｃ チャネル領域
２３ｕ 第１面
２３１ 第１端部
２３２ 第２端部
２３３ 第３端部
２３４ 第４端部
２４ 素子分離領域
２５ 活性領域
２５１ 第１端部
２５２ 第２端部
２５３ 第３端部
２５４ 第４端部
２６ メインゲート絶縁膜（ゲート絶縁膜）
２７ メインゲート電極（ゲート電極）
２７１ 第１端部
２７２ 第２端部
３１，３３ ダミーゲート絶縁膜
３２，３４ ダミーゲート電極
３２１ 第１端部
３２２ 第２端部
３４１ 第１端部
３４２ 第２端部
４１ ソース領域
４１１，４１２ 端部
４２ ドレイン領域
４２１，４２２ 端部
４３ バックゲート領域
４４ バックゲート領域
４５ 拡散領域
４６ 拡散領域
４７ バックゲート領域
５１～５３ コンタクト
５４ ソースコンタクト
５５ ドレインコンタクト
５６，５７ バックゲートコンタクト
５８，５９ コンタクト
６１ 第１寄生容量
６２ 第２寄生容量
６３ 第３寄生容量
６４ 第４寄生容量
６５ 第５寄生容量
７０ ゲート電極
７１ 第１接続部
７２ 第２接続部
７３ 第３接続部
７４ 第４接続部
７８ ゲート絶縁膜
８１，８２ 配線
１５１ 比較例１のＭＯＳＦＥＴ
１５２ 比較例２のＭＯＳＦＥＴ
１１，１１Ａ～１１Ｅ 第１ＭＯＳＦＥＴ
１２ 第２ＭＯＳＦＥＴ
２１ 半導体基板
２１ｕ 第１面
２２ 半導体層
２２ｒ 第２面
２２ｕ 第１面
２３ ウエル領域
２３ｃ チャネル領域
２３ｕ 第１面
２３１ 第１端部
２３２ 第２端部
２３３ 第３端部
２３４ 第４端部
２４ 素子分離領域
２５ 活性領域
２５１ 第１端部
２５２ 第２端部
２５３ 第３端部
２５４ 第４端部
２６ メインゲート絶縁膜（ゲート絶縁膜）
２７ メインゲート電極（ゲート電極）
２７１ 第１端部
２７２ 第２端部
３１，３３ ダミーゲート絶縁膜
３２，３４ ダミーゲート電極
３２１ 第１端部
３２２ 第２端部
３４１ 第１端部
３４２ 第２端部
４１ ソース領域
４１１，４１２ 端部
４２ ドレイン領域
４２１，４２２ 端部
４３ バックゲート領域
４４ バックゲート領域
４５ 拡散領域
４６ 拡散領域
４７ バックゲート領域
５１～５３ コンタクト
５４ ソースコンタクト
５５ ドレインコンタクト
５６，５７ バックゲートコンタクト
５８，５９ コンタクト
６１ 第１寄生容量
６２ 第２寄生容量
６３ 第３寄生容量
６４ 第４寄生容量
６５ 第５寄生容量
７０ ゲート電極
７１ 第１接続部
７２ 第２接続部
７３ 第３接続部
７４ 第４接続部
７８ ゲート絶縁膜
８１，８２ 配線
１５１ 比較例１のＭＯＳＦＥＴ
１５２ 比較例２のＭＯＳＦＥＴ
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】