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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2023166738
(43)【公開日】2023-11-22
(54)【発明の名称】電力変換装置
(51)【国際特許分類】
H02M 7/483 20070101AFI20231115BHJP
H02M 7/48 20070101ALI20231115BHJP
【ＦＩ】
H02M7/483
H02M7/48 R
H02M7/48 F
【審査請求】未請求
【請求項の数】9
【出願形態】ＯＬ
(21)【出願番号】P 2022077469
(22)【出願日】2022-05-10
(71)【出願人】
【識別番号】314012076
【氏名又は名称】パナソニックＩＰマネジメント株式会社
(74)【代理人】
【識別番号】100123102
【弁理士】
【氏名又は名称】宗田 悟志
(72)【発明者】
【氏名】花村 賢治
(72)【発明者】
【氏名】狩野 秀行
(72)【発明者】
【氏名】藤居 直章
(72)【発明者】
【氏名】廣田 翔吾
【テーマコード（参考）】
5H770
【Ｆターム（参考）】
5H770AA01
5H770BA01
5H770BA11
5H770CA01
5H770CA04
5H770CA05
5H770DA03
5H770DA31
5H770DA37
5H770DA41
5H770EA01
5H770JA10X
5H770JA11X
(57)【要約】
【課題】低損失化、小型化、軽量化、低コスト化が可能な、フライングキャパシタを用いた電力変換装置を提供する。
【解決手段】インバータ回路（１０）は、直流電源（２）に並列接続された第１レグ回路（１１ｕ）、第２レグ回路（１１ｖ）、及び第３レグ回路（１１ｗ）を有する。直流電源（２）の電圧をＥとするとき、制御回路（３０）は、各レグ回路（１１ｘ）の交流出力点と直流電源（２）の中点間の電圧が、＋１／２Ｅ、＋１／４Ｅ、０、－１／４Ｅ、－１／２Ｅの５レベルを有する疑似正弦波になるように、第１スイッチング素子（Ｑｘ１）－第１２スイッチング素子（Ｑｘ１２）を制御する。
【選択図】図１
【解決手段】インバータ回路（１０）は、直流電源（２）に並列接続された第１レグ回路（１１ｕ）、第２レグ回路（１１ｖ）、及び第３レグ回路（１１ｗ）を有する。直流電源（２）の電圧をＥとするとき、制御回路（３０）は、各レグ回路（１１ｘ）の交流出力点と直流電源（２）の中点間の電圧が、＋１／２Ｅ、＋１／４Ｅ、０、－１／４Ｅ、－１／２Ｅの５レベルを有する疑似正弦波になるように、第１スイッチング素子（Ｑｘ１）－第１２スイッチング素子（Ｑｘ１２）を制御する。
【選択図】図１
【特許請求の範囲】
【請求項1】
直流電源から出力される直流電圧をもとに、マルチレベルの電圧を有する擬似正弦波を生成するインバータ回路と、
前記インバータ回路に含まれる複数のスイッチング素子を制御する制御回路と、を備え、
前記インバータ回路は、前記直流電源に並列接続された第１レグ回路、第２レグ回路、及び第３レグ回路を有し、
各レグ回路は、
前記直流電源の両端間に直列接続された第１スイッチング素子－第８スイッチング素子と、
前記第２スイッチング素子と前記第３スイッチング素子と並列接続された第１フライングキャパシタと、
前記第６スイッチング素子と前記第７スイッチング素子と並列接続された第２フライングキャパシタと、
前記第２スイッチング素子と前記第３スイッチング素子との接続点と、前記第６スイッチング素子と前記第７スイッチング素子との接続点との間に直列接続された第９スイッチング素子－第１２スイッチング素子又は第９スイッチング素子－第１０スイッチング素子と、を有し、
前記第１０スイッチング素子と前記第１１スイッチング素子との接続点、又は前記第９スイッチング素子と前記第１０スイッチング素子との接続点が、交流出力点となり、負荷又は電力系統に接続され、
前記直流電源の電圧をＥとするとき、
前記制御回路は、前記交流出力点と前記直流電源の中点間の電圧が、＋１／２Ｅ、＋１／４Ｅ、０、－１／４Ｅ、－１／２Ｅの５レベルを有する疑似正弦波になるように、前記第１スイッチング素子－前記第１２スイッチング素子又は前記第１スイッチング素子－前記第１０スイッチング素子を制御する、
電力変換装置。
前記インバータ回路に含まれる複数のスイッチング素子を制御する制御回路と、を備え、
前記インバータ回路は、前記直流電源に並列接続された第１レグ回路、第２レグ回路、及び第３レグ回路を有し、
各レグ回路は、
前記直流電源の両端間に直列接続された第１スイッチング素子－第８スイッチング素子と、
前記第２スイッチング素子と前記第３スイッチング素子と並列接続された第１フライングキャパシタと、
前記第６スイッチング素子と前記第７スイッチング素子と並列接続された第２フライングキャパシタと、
前記第２スイッチング素子と前記第３スイッチング素子との接続点と、前記第６スイッチング素子と前記第７スイッチング素子との接続点との間に直列接続された第９スイッチング素子－第１２スイッチング素子又は第９スイッチング素子－第１０スイッチング素子と、を有し、
前記第１０スイッチング素子と前記第１１スイッチング素子との接続点、又は前記第９スイッチング素子と前記第１０スイッチング素子との接続点が、交流出力点となり、負荷又は電力系統に接続され、
前記直流電源の電圧をＥとするとき、
前記制御回路は、前記交流出力点と前記直流電源の中点間の電圧が、＋１／２Ｅ、＋１／４Ｅ、０、－１／４Ｅ、－１／２Ｅの５レベルを有する疑似正弦波になるように、前記第１スイッチング素子－前記第１２スイッチング素子又は前記第１スイッチング素子－前記第１０スイッチング素子を制御する、
電力変換装置。
【請求項2】
前記直流電源の両端間に、前記直流電源の電圧を１／２に分圧するように直列接続された第１コンデンサと第２コンデンサをさらに備え、
前記第１コンデンサと前記第２コンデンサとの接続点と、各レグ回路の前記第４スイッチング素子と前記第５スイッチング素子との接続点が接続される、
請求項１に記載の電力変換装置。
前記第１コンデンサと前記第２コンデンサとの接続点と、各レグ回路の前記第４スイッチング素子と前記第５スイッチング素子との接続点が接続される、
請求項１に記載の電力変換装置。
【請求項3】
前記制御回路は、前記第１フライングキャパシタと前記第２フライングキャパシタの各電圧が１／４Ｅになるように、前記インバータ回路に含まれる複数のスイッチング素子を制御する、
請求項１に記載の電力変換装置。
請求項１に記載の電力変換装置。
【請求項4】
前記第２スイッチング素子と前記第３スイッチング素子との接続点と、前記第６スイッチング素子と前記第７スイッチング素子との接続点との間に、直列接続された前記第９スイッチング素子－前記第１２スイッチング素子が接続され、
前記制御回路は、前記第１レグ回路、前記第２レグ回路、及び前記第３レグ回路にそれぞれ含まれる前記第１スイッチング素子－前記第１２スイッチング素子を、それぞれ独立した３組の相補ＰＷＭ信号で制御する、
請求項１に記載の電力変換装置。
前記制御回路は、前記第１レグ回路、前記第２レグ回路、及び前記第３レグ回路にそれぞれ含まれる前記第１スイッチング素子－前記第１２スイッチング素子を、それぞれ独立した３組の相補ＰＷＭ信号で制御する、
請求項１に記載の電力変換装置。
【請求項5】
前記制御回路は、
一つの前記レグ回路において、
前記第１スイッチング素子と前記第５スイッチング素子を第１ＰＷＭ信号で制御し、
前記第４スイッチング素子と前記第８スイッチング素子を、前記第１ＰＷＭ信号と相補関係にある第２ＰＷＭ信号で制御し、
前記第２スイッチング素子と前記第６スイッチング素子を第３ＰＷＭ信号で制御し、
前記第３スイッチング素子と前記第７スイッチング素子を、前記第３ＰＷＭ信号と相補関係にある第４ＰＷＭ信号で制御し、
前記第９スイッチング素子と前記第１０スイッチング素子を第５ＰＷＭ信号で制御し、
前記第１１スイッチング素子と前記第１２スイッチング素子を、前記第５ＰＷＭ信号と相補関係にある第６ＰＷＭ信号で制御する、
請求項４に記載の電力変換装置。
一つの前記レグ回路において、
前記第１スイッチング素子と前記第５スイッチング素子を第１ＰＷＭ信号で制御し、
前記第４スイッチング素子と前記第８スイッチング素子を、前記第１ＰＷＭ信号と相補関係にある第２ＰＷＭ信号で制御し、
前記第２スイッチング素子と前記第６スイッチング素子を第３ＰＷＭ信号で制御し、
前記第３スイッチング素子と前記第７スイッチング素子を、前記第３ＰＷＭ信号と相補関係にある第４ＰＷＭ信号で制御し、
前記第９スイッチング素子と前記第１０スイッチング素子を第５ＰＷＭ信号で制御し、
前記第１１スイッチング素子と前記第１２スイッチング素子を、前記第５ＰＷＭ信号と相補関係にある第６ＰＷＭ信号で制御する、
請求項４に記載の電力変換装置。
【請求項6】
前記制御回路は、
一つの前記レグ回路において、
前記第１スイッチング素子－前記第８スイッチング素子を、搬送波周期でスイッチング制御し、
前記第９スイッチング素子－前記第１２スイッチング素子を、基本波周期でスイッチング制御する、
請求項５に記載の電力変換装置。
一つの前記レグ回路において、
前記第１スイッチング素子－前記第８スイッチング素子を、搬送波周期でスイッチング制御し、
前記第９スイッチング素子－前記第１２スイッチング素子を、基本波周期でスイッチング制御する、
請求項５に記載の電力変換装置。
【請求項7】
前記基本波周期は、
前記交流出力点の接続先がモータの場合、前記モータの電気角周波数であり、
前記交流出力点の接続先が前記電力系統の場合、５０Ｈｚ／６０Ｈｚの電力系統周波数である、
請求項６に記載の電力変換装置。
前記交流出力点の接続先がモータの場合、前記モータの電気角周波数であり、
前記交流出力点の接続先が前記電力系統の場合、５０Ｈｚ／６０Ｈｚの電力系統周波数である、
請求項６に記載の電力変換装置。
【請求項8】
前記制御回路は、
前記第１レグ回路、前記第２レグ回路、及び前記第３レグ回路の操作対象の検出値と目標値の偏差をもとに、前記第１レグ回路、前記第２レグ回路、及び前記第３レグ回路のデューティ信号をそれぞれ生成し、
第１搬送波、及び前記第１搬送波を１８０°位相シフトさせた第２搬送波と、前記第１レグ回路、前記第２レグ回路、及び前記第３レグ回路のデューティ信号をもとに、前記第１ＰＷＭ信号－前記第６ＰＷＭ信号を生成する、
請求項７に記載の電力変換装置。
前記第１レグ回路、前記第２レグ回路、及び前記第３レグ回路の操作対象の検出値と目標値の偏差をもとに、前記第１レグ回路、前記第２レグ回路、及び前記第３レグ回路のデューティ信号をそれぞれ生成し、
第１搬送波、及び前記第１搬送波を１８０°位相シフトさせた第２搬送波と、前記第１レグ回路、前記第２レグ回路、及び前記第３レグ回路のデューティ信号をもとに、前記第１ＰＷＭ信号－前記第６ＰＷＭ信号を生成する、
請求項７に記載の電力変換装置。
【請求項9】
前記制御回路は、
前記デューティ信号がゼロより大きいか否かを示す大小信号を生成し、
前記大小信号を反転した値と前記デューティ信号を加算して、変換デューティ信号を生成し、
前記第１搬送波、及び前記第２搬送波と、前記第１レグ回路、前記第２レグ回路、及び前記第３レグ回路の前記変換デューティ信号をそれぞれ比較して、前記第１ＰＷＭ信号－前記第４ＰＷＭ信号を生成し、
前記大小信号から前記第５ＰＷＭ信号－前記第６ＰＷＭ信号を生成する、
請求項８に記載の電力変換装置。
前記デューティ信号がゼロより大きいか否かを示す大小信号を生成し、
前記大小信号を反転した値と前記デューティ信号を加算して、変換デューティ信号を生成し、
前記第１搬送波、及び前記第２搬送波と、前記第１レグ回路、前記第２レグ回路、及び前記第３レグ回路の前記変換デューティ信号をそれぞれ比較して、前記第１ＰＷＭ信号－前記第４ＰＷＭ信号を生成し、
前記大小信号から前記第５ＰＷＭ信号－前記第６ＰＷＭ信号を生成する、
請求項８に記載の電力変換装置。
【発明の詳細な説明】
【技術分野】
【0001】
本開示は、直流電力を交流電力に変換する電力変換装置に関する。
【背景技術】
【0002】
太陽電池、定置型蓄電池、車載蓄電池などの電力を制御するパワーコンディショナで使用されるインバータは、高効率（低損失）な電力変換と小型設計が望まれる。特に、三相で系統連系するパワーコンディショナは、定格電力が１０ｋＷ以上と大きいため、損失の絶対値が大きくなり、発熱も大きくなる。そこで、パワーコンディショナの特にインバータ部分の損失低減のために、フライングキャパシタを使ったマルチレベルインバータが提案されている（例えば、特許文献１、２参照）。マルチレベルインバータでは、パワーデバイス一つ当たりの印加電圧を下げることで、スイッチング損失を低減することができる。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特開２０１４－２３０３５７号公報
【特許文献2】特開２０１７－１６９２５０号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
本発明者らは、従来のフライングキャパシタ型５レベルインバータから、半導体素子数を減らし、かつ、電流の半導体通過数を減らすことで、さらなる低損失化、小型化、軽量化、低コスト化が可能なフライングキャパシタ型５レベルインバータを開発した。
【0005】
本開示はこうした状況に鑑みなされたものであり、その目的は、低損失化、小型化、軽量化、低コスト化が可能な、フライングキャパシタを用いた電力変換装置を提供することにある。
【課題を解決するための手段】
【0006】
上記課題を解決するために、本開示のある態様の電力変換装置は、直流電源から出力される直流電圧をもとに、マルチレベルの電圧を有する擬似正弦波を生成するインバータ回路と、前記インバータ回路に含まれる複数のスイッチング素子を制御する制御回路と、を備える。前記インバータ回路は、前記直流電源に並列接続された第１レグ回路、第２レグ回路、及び第３レグ回路を有する。各レグ回路は、前記直流電源の両端間に直列接続された第１スイッチング素子－第８スイッチング素子と、前記第２スイッチング素子と前記第３スイッチング素子と並列接続された第１フライングキャパシタと、前記第６スイッチング素子と前記第７スイッチング素子と並列接続された第２フライングキャパシタと、前記第２スイッチング素子と前記第３スイッチング素子との接続点と、前記第６スイッチング素子と前記第７スイッチング素子との接続点との間に直列接続された第９スイッチング素子－第１２スイッチング素子又は第９スイッチング素子－第１０スイッチング素子と、を有する。前記第１０スイッチング素子と前記第１１スイッチング素子との接続点、又は前記第９スイッチング素子と前記第１０スイッチング素子との接続点が、交流出力点となり、負荷又は電力系統に接続され、前記直流電源の電圧をＥとするとき、前記制御回路は、前記交流出力点と前記直流電源の中点間の電圧が、＋１／２Ｅ、＋１／４Ｅ、０、－１／４Ｅ、－１／２Ｅの５レベルを有する疑似正弦波になるように、前記第１スイッチング素子－前記第１２スイッチング素子又は前記第１スイッチング素子－前記第１０スイッチング素子を制御する。
【発明の効果】
【0007】
本開示によれば、低損失化、小型化、軽量化、低コスト化が可能な、フライングキャパシタを用いた電力変換装置を実現することができる。
【図面の簡単な説明】
【0008】
【図1】実施の形態に係る電力変換装置の構成を説明するための図である。
【図2】実施の形態に係る電力変換装置の一つのレグ回路に含まれる第１スイッチング素子－第１２スイッチング素子のスイッチングパターンをまとめた図である。
【図5】三相交流の系統線間電圧、Ｕ相ＰＷＭ信号、Ｖ相ＰＷＭ信号、Ｗ相ＰＷＭ信号、及び各レグ回路の出力端子－中点間電圧のシミュレーション波形を示す図である。
【図6】三相交流の系統線間電圧、各レグ回路の出力端子－中点間電圧、及び三相交流の出力端子間電圧のシミュレーション波形を示す図である。
【図7】実施の形態に係る電力変換装置１の制御回路に含まれるｄｕｔｙ信号生成部の構成例を示す図である。
【図8】実施の形態に係る電力変換装置の制御回路に含まれるＰＷＭ信号生成部の構成例を示す図である。
【図9】搬送波Ａ、搬送波Ｂ、Ｕ相ｄｕｔｙ信号、Ｖ相ｄｕｔｙ信号、Ｗ相ｄｕｔｙ信号、Ｕ相大小信号、Ｖ相大小信号、Ｗ相大小信号、変換Ｕ相ｄｕｔｙ信号、変換Ｖ相ｄｕｔｙ信号、及び変換Ｗ相ｄｕｔｙ信号のシミュレーション波形を示す図である。
【図10】比較例１に係る電力変換装置の構成を示す図である。
【図11】比較例２に係る電力変換装置の構成を示す図である。
【図12】比較例３に係る電力変換装置の構成を示す図である。
【図13】比較例１－比較例３、実施例に係る電力変換装置の特性例をまとめたグラフを示す図である。
【図14】変形例１に係る電力変換装置の構成を説明するための図である。
【図15】変形例２に係る電力変換装置の構成を説明するための図である。
【発明を実施するための形態】
【0009】
図１は、実施の形態に係る電力変換装置１の構成を説明するための図である。電力変換装置１は、直流電源２から供給される直流電力を交流電力に変換し、変換した交流電力を電力系統３に出力する。直流電源２は例えば、分散型電源（太陽電池、蓄電池、燃料電池など）と、当該分散型電源の出力を制御可能なＤＣ／ＤＣコンバータ（不図示）により構成される。当該ＤＣ／ＤＣコンバータと電力変換装置１との間は、直流バスで接続される。なお直流電源２は、分散型電源とＤＣ／ＤＣコンバータの組が複数、並列接続されて構成されていてもよい。
【0010】
電力変換装置１は、インバータ回路１０、出力フィルタ２０及び制御回路３０を含む。インバータ回路１０は、直流電源２から供給される直流電圧Ｅをもとに、出力端子－中点間電圧で５レベル、出力端子間電圧で９レベルの電圧を有する疑似正弦波を生成することにより、直流電圧Ｅを交流電圧に変換する。インバータ回路１０は、直流電源２に並列接続されたＵ相レグ回路１１ｕ、Ｖ相レグ回路１１ｖ及びＷ相レグ回路１１ｗを有する。
【0011】
Ｕ相レグ回路１１ｕは、第１Ｕ相スイッチング素子Ｑｕ１－第１２Ｕ相スイッチング素子Ｑｕ１２、及び第１Ｕ相フライングキャパシタＣｕ１－第２Ｕ相フライングキャパシタＣｕ２を含む。第１Ｕ相スイッチング素子Ｑｕ１－第８Ｕ相スイッチング素子Ｑｕ８は、直流電源２の両端間に、直列接続される。
【0012】
第１Ｕ相フライングキャパシタＣｕ１は、第２Ｕ相スイッチング素子Ｑｕ２と第３Ｕ相スイッチング素子Ｑｕ３と並列接続される。より具体的には、第１Ｕ相フライングキャパシタＣｕ１は、第１Ｕ相スイッチング素子Ｑｕ１と第２Ｕ相スイッチング素子Ｑｕ２の接続点と、第３Ｕ相スイッチング素子Ｑｕ３と第４Ｕ相スイッチング素子Ｑｕ４の接続点との間に接続される。
【0013】
第２Ｕ相フライングキャパシタＣｕ２は、第６Ｕ相スイッチング素子Ｑｕ６と第７Ｕ相スイッチング素子Ｑｕ７と並列接続される。より具体的には、第２Ｕ相フライングキャパシタＣｕ２は、第５Ｕ相スイッチング素子Ｑｕ５と第６Ｕ相スイッチング素子Ｑｕ６の接続点と、第７Ｕ相スイッチング素子Ｑｕ７と第８Ｕ相スイッチング素子Ｑｕ８の接続点との間に接続される。
【0014】
第９Ｕ相スイッチング素子Ｑｕ９－第１２Ｕ相スイッチング素子Ｑｕ１２は、第２Ｕ相スイッチング素子Ｑｕ２と第３Ｕ相スイッチング素子Ｑｕ３との接続点と、第６Ｕ相スイッチング素子Ｑｕ６と第７Ｕ相スイッチング素子Ｑｕ７との接続点との間に、直列接続される。第１０Ｕ相スイッチング素子Ｑｕ１０と第１１Ｕ相スイッチング素子Ｑｕ１１との接続点が、Ｕ相レグ回路１１ｕの交流出力点となり、出力フィルタ２０を介して電力系統３に接続される。
【0015】
以下、本明細書では、第１Ｕ相スイッチング素子Ｑｕ１－第８Ｕ相スイッチング素子Ｑｕ８、及び第１Ｕ相フライングキャパシタＣｕ１－第２Ｕ相フライングキャパシタＣｕ２を総称してＵ相直列フライングキャパシタ回路と呼ぶ。第９Ｕ相スイッチング素子Ｑｕ９－第１２Ｕ相スイッチング素子Ｑｕ１２を総称してＵ相電圧符号切替回路と呼ぶ。
【0016】
Ｖ相レグ回路１１ｖは、第１Ｖ相スイッチング素子Ｑｖ１－第１２Ｖ相スイッチング素子Ｑｖ１２、及び第１Ｖ相フライングキャパシタＣｖ１－第２Ｖ相フライングキャパシタＣｖ２を含む。これらの構成部品の接続関係はＵ相レグ回路１１ｕと同様である。
【0017】
Ｗ相レグ回路１１ｗは、第１Ｗ相スイッチング素子Ｑｗ１－第１２Ｗ相スイッチング素子Ｑｗ１２、及び第１Ｗ相フライングキャパシタＣｗ１－第２Ｗ相フライングキャパシタＣｗ２を含む。これらの構成部品の接続関係もＵ相レグ回路１１ｕと同様である。
【0018】
直流電源２の両端間に、第１分割コンデンサＣ１と第２分割コンデンサＣ２が直列接続される。第１分割コンデンサＣ１及び第２分割コンデンサＣ２は、直流電圧Ｅを１／２に分圧する作用、インバータ回路１０内で発生するサージ電圧を抑制するためのスナバコンデンサとしての作用を有する。
【0019】
第１分割コンデンサＣ１と第２分割コンデンサＣ２との接続点（中点Ｍ）、Ｕ相レグ回路１１ｕの第４Ｕ相スイッチング素子Ｑｕ４と第５Ｕ相スイッチング素子Ｑｕ５の接続点、Ｖ相レグ回路１１ｖの第４Ｖ相スイッチング素子Ｑｖ４と第５Ｖ相スイッチング素子Ｑｖ５の接続点、及びＷ相レグ回路１１ｗの第４Ｗ相スイッチング素子Ｑｗ４と第５Ｗ相スイッチング素子Ｑｗ５の接続点が中間配線で接続される。これにより、各相の直列フライングキャパシタ回路の中点電位を、直流電源２の中点電位に安定させて、各スイッチング素子に印加される電圧をバランスさせることができる。
【0020】
第１Ｕ相スイッチング素子Ｑｕ１－第１２Ｕ相スイッチング素子Ｑｕ１２、第１Ｖ相スイッチング素子Ｑｖ１－第１２Ｖ相スイッチング素子Ｑｖ１２、及び第１Ｗ相スイッチング素子Ｑｗ１－第１２Ｗ相スイッチング素子Ｑｗ１２にはそれぞれ、ダイオードが逆並列に形成又は接続される。以下、本実施の形態では第１Ｕ相スイッチング素子Ｑｕ１－第１２Ｕ相スイッチング素子Ｑｕ１２、第１Ｖ相スイッチング素子Ｑｖ１－第１２Ｖ相スイッチング素子Ｑｖ１２、及び第１Ｗ相スイッチング素子Ｑｗ１－第１２Ｗ相スイッチング素子Ｑｗ１２に、１５０Ｖ耐圧のＮチャネルＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor)を使用する例を想定する。ＮチャネルＭＯＳＦＥＴでは、ソースからドレイン方向に寄生ダイオードが形成される。
【0021】
なお、第１Ｕ相スイッチング素子Ｑｕ１－第１２Ｕ相スイッチング素子Ｑｕ１２、第１Ｖ相スイッチング素子Ｑｖ１－第１２Ｖ相スイッチング素子Ｑｖ１２、及び第１Ｗ相スイッチング素子Ｑｗ１－第１２Ｗ相スイッチング素子Ｑｗ１２にＩＧＢＴ（Insulated Gate Bipolar Transistor）やバイポーラトランジスタを使用してもよい。その場合、第１Ｕ相スイッチング素子Ｑｕ１－第１２Ｕ相スイッチング素子Ｑｕ１２、第１Ｖ相スイッチング素子Ｑｖ１－第１２Ｖ相スイッチング素子Ｑｖ１２、及び第１Ｗ相スイッチング素子Ｑｗ１－第１２Ｗ相スイッチング素子Ｑｗ１２に寄生ダイオードは形成されず、第１Ｕ相スイッチング素子Ｑｕ１－第１２Ｕ相スイッチング素子Ｑｕ１２、第１Ｖ相スイッチング素子Ｑｖ１－第１２Ｖ相スイッチング素子Ｑｖ１２、及び第１Ｗ相スイッチング素子Ｑｗ１－第１２Ｗ相スイッチング素子Ｑｗ１２にそれぞれ外付けダイオードが逆並列に接続される。
【0022】
なお、第１Ｕ相スイッチング素子Ｑｕ１－第１２Ｕ相スイッチング素子Ｑｕ１２、第１Ｖ相スイッチング素子Ｑｖ１－第１２Ｖ相スイッチング素子Ｑｖ１２、及び第１Ｗ相スイッチング素子Ｑｗ１－第１２Ｗ相スイッチング素子Ｑｗ１２に、炭化ケイ素（ＳｉＣ）、窒化ガリウム（ＧａＮ）、酸化ガリウム（Ｇａ２Ｏ３）、ダイヤモンド（Ｃ）などを使用したワイドバンドギャップ半導体で構成されたスイッチング素子を使用してもよい。
【0023】
出力フィルタ２０は、Ｕ相レグ回路１１ｕ、Ｖ相レグ回路１１ｖ及びＷ相レグ回路１１ｗからそれぞれ出力されるマルチレベル（中点Ｍを基準とした場合、５レベル）の疑似正弦波電圧及び疑似正弦波電流の高調波成分を減衰させて、電力系統３の正弦波と同期した正弦波に近づける。出力フィルタ２０は、Ｕ相リアクトルＬｕ、Ｖ相リアクトルＬｖ、Ｗ相リアクトルＬｗ、Ｕ－Ｖ相間コンデンサＣｕｖ、Ｖ－Ｗ相間コンデンサＣｖｗ及びＷ－Ｕ相間コンデンサＣｗｕを含む。
【0024】
Ｕ相リアクトルＬｕは、３相３線式の配電線のＵ相電圧線に挿入される。第Ｖ相リアクトルＬｖは、３相３線式の配電線のＶ相電圧線に挿入される。Ｗ相リアクトルＬｗは、３相３線式の配電線のＷ相電圧線に接続される。Ｕ－Ｖ相間コンデンサＣｕｖは、Ｕ相電圧線とＶ相電圧線との間に接続される。Ｖ－Ｗ相間コンデンサＣｖｗは、Ｖ相電圧線とＷ相電圧線との間に接続される。Ｗ－Ｕ相間コンデンサＣｗｕは、Ｗ相電圧線とＵ相電圧線との間に接続される。
【0025】
制御回路３０は、電力変換装置１を統括的に制御する。制御回路３０は、ハードウェア資源とソフトウェア資源の協働、又はハードウェア資源のみにより実現できる。ハードウェア資源としてアナログ素子、マイクロコントローラ、ＤＳＰ、ＲＯＭ、ＲＡＭ、ＦＰＧＡ、ＡＳＩＣ、その他のＬＳＩを利用できる。ソフトウェア資源としてファームウェアなどのプログラムを利用できる。
【0026】
制御回路３０は、インバータ回路１０に含まれる第１Ｕ相スイッチング素子Ｑｕ１－第１２Ｕ相スイッチング素子Ｑｕ１２、第１Ｖ相スイッチング素子Ｑｖ１－第１２Ｖ相スイッチング素子Ｑｖ１２、及び第１Ｗ相スイッチング素子Ｑｗ１－第１２Ｗ相スイッチング素子Ｑｗ１２を制御する。より具体的には制御回路３０は、各レグ回路の交流出力点と直流電源２の中点Ｍ間の電圧が、＋１／２Ｅ、＋１／４Ｅ、０、－１／４Ｅ、－１／２Ｅの５レベルを有する疑似正弦波になるように、第１Ｕ相スイッチング素子Ｑｕ１－第１２Ｕ相スイッチング素子Ｑｕ１２、第１Ｖ相スイッチング素子Ｑｖ１－第１２Ｖ相スイッチング素子Ｑｖ１２、及び第１Ｗ相スイッチング素子Ｑｗ１－第１２Ｗ相スイッチング素子Ｑｗ１２を制御する。
【0027】
制御回路３０は、Ｕ相レグ回路１１ｕに含まれる第１Ｕ相スイッチング素子Ｑｕ１－第１２Ｕ相スイッチング素子Ｑｕ１２、Ｖ相レグ回路１１ｖに含まれる第１Ｖ相スイッチング素子Ｑｖ１－第１２Ｖ相スイッチング素子Ｑｖ１２、及びＷ相レグ回路１１ｗに含まれる第１Ｗ相スイッチング素子Ｑｗ１－第１２Ｗ相スイッチング素子Ｑｗ１２を、それぞれ相ごとに独立した３組の相補ＰＷＭ信号で制御する。つまり、全体で９組１８ポートのＰＷＭ信号を使用する。
【0028】
図２は、実施の形態に係る電力変換装置１の一つのレグ回路に含まれる第１スイッチング素子Ｑｘ１－第１２スイッチング素子Ｑｘ１２のスイッチングパターンをまとめた図である。ｘは、ｕ、ｖ、ｗのいずれかをとる。以下、Ｕ相のスイッチングパターンを例に説明するが、Ｖ相もＷ相のスイッチングパターンも同様である。
【0029】
Ｕ相レグ回路１１ｕにおいて、制御回路３０は、第１Ｕ相スイッチング素子Ｑｕ１と第５Ｕ相スイッチング素子Ｑｕ５を第１Ｕ相ＰＷＭ信号１Ａｕで制御し、第４Ｕ相スイッチング素子Ｑｕ４と第８Ｕ相スイッチング素子Ｑｕ８を第２Ｕ相ＰＷＭ信号１Ｂｕで制御する。第１Ｕ相ＰＷＭ信号１Ａｕと第２Ｕ相ＰＷＭ信号１Ｂｕは相補関係にある。
【0030】
制御回路３０は、第２Ｕ相スイッチング素子Ｑｕ２と第６Ｕ相スイッチング素子Ｑｕ６を第３Ｕ相ＰＷＭ信号２Ａｕで制御し、第３Ｕ相スイッチング素子Ｑｕ３と第７Ｕ相スイッチング素子Ｑｕ７を第４Ｕ相ＰＷＭ信号２Ｂｕで制御する。第３Ｕ相ＰＷＭ信号２Ａｕと第４Ｕ相ＰＷＭ信号２Ｂｕは相補関係にある。
【0031】
制御回路３０は、第９Ｕ相スイッチング素子Ｑｕ９と第１０Ｕ相スイッチング素子Ｑｕ１０を第５Ｕ相ＰＷＭ信号３Ａｕで制御し、第１１Ｕ相スイッチング素子Ｑｕ１１と第１２Ｕ相スイッチング素子Ｑｕ１２を第６Ｕ相ＰＷＭ信号３Ｂｕで制御する。第５Ｕ相ＰＷＭ信号３Ａｕと第６Ｕ相ＰＷＭ信号３Ｂｕは相補関係にある。
【0032】
制御回路３０は、Ｕ相直列フライングキャパシタ回路の第１Ｕ相スイッチング素子Ｑｕ１－第８Ｕ相スイッチング素子Ｑｕ８を、搬送波（キャリア）周期でスイッチング制御し、Ｕ相電圧符号切替回路の第９Ｕ相スイッチング素子Ｑｕ９－第１２Ｕ相スイッチング素子Ｑｕ１２を、基本波周期でスイッチング制御する。搬送波周期は例えば、１０ｋＨｚ－５０ｋＨｚ程度に設定される。基本波周期は、電力系統３の周波数（５０Ｈｚ／６０Ｈｚ）に設定される。
【0033】
図３（ａ）－（ｄ）は、図２に示すスイッチングパターンの基本波周期の正の半周期のスイッチングパターンを示す回路図である。図４（ａ）－（ｄ）は、図２に示すスイッチングパターンの基本波周期の負の半周期のスイッチングパターンを示す回路図である。なお、図面の簡略化のためＭＯＳＦＥＴを単純なスイッチ記号で描いている。
【0034】
図３（ａ）に示すように、直流電源２から流れてくる電流を出力端子に流して、Ｕ相レグ回路１１ｕから中点Ｍ基準で＋１／２Ｅを出力する場合、制御回路３０は、第１Ｕ相スイッチング素子Ｑｕ１、第２Ｕ相スイッチング素子Ｑｕ２、第５Ｕ相スイッチング素子Ｑｕ５、第６Ｕ相スイッチング素子Ｑｕ６、第９Ｕ相スイッチング素子Ｑｕ９及び第１０Ｕ相スイッチング素子Ｑｕ１０をオン状態に制御し、第３Ｕ相スイッチング素子Ｑｕ３、第４Ｕ相スイッチング素子Ｑｕ４、第７Ｕ相スイッチング素子Ｑｕ７、第８Ｕ相スイッチング素子Ｑｕ８、第１１Ｕ相スイッチング素子Ｑｕ１１及び第１２Ｕ相スイッチング素子Ｑｕ１２をオフ状態に制御する。
【0035】
図３（ｂ）に示すように、直流電源２から流れてくる電流で第１Ｕ相フライングキャパシタＣｕ１を充電しつつ、Ｕ相レグ回路１１ｕから中点Ｍ基準で＋１／４Ｅを出力する場合、制御回路３０は、第１Ｕ相スイッチング素子Ｑｕ１、第３Ｕ相スイッチング素子Ｑｕ３、第５Ｕ相スイッチング素子Ｑｕ５、第７Ｕ相スイッチング素子Ｑｕ７、第９Ｕ相スイッチング素子Ｑｕ９及び第１０Ｕ相スイッチング素子Ｑｕ１０をオン状態に制御し、第２Ｕ相スイッチング素子Ｑｕ２、第４Ｕ相スイッチング素子Ｑｕ４、第６Ｕ相スイッチング素子Ｑｕ６、第８Ｕ相スイッチング素子Ｑｕ８、第１１Ｕ相スイッチング素子Ｑｕ１１及び第１２Ｕ相スイッチング素子Ｑｕ１２をオフ状態に制御する。
【0036】
図３（ｃ）に示すように、Ｖ相レグ回路１１ｖ又はＷ相レグ回路１１ｗの中点Ｍから流れてくる電流で放電された第１Ｕ相フライングキャパシタＣｕ１から電力系統３に放電しつつ、Ｕ相レグ回路１１ｕから中点Ｍ基準で＋１／４Ｅを出力する場合、制御回路３０は、第２Ｕ相スイッチング素子Ｑｕ２、第４Ｕ相スイッチング素子Ｑｕ４、第６Ｕ相スイッチング素子Ｑｕ６、第８Ｕ相スイッチング素子Ｑｕ８、第９Ｕ相スイッチング素子Ｑｕ９及び第１０Ｕ相スイッチング素子Ｑｕ１０をオン状態に制御し、第１Ｕ相スイッチング素子Ｑｕ１、第３Ｕ相スイッチング素子Ｑｕ３、第５Ｕ相スイッチング素子Ｑｕ５、第７Ｕ相スイッチング素子Ｑｕ７、第１１Ｕ相スイッチング素子Ｑｕ１１及び第１２Ｕ相スイッチング素子Ｑｕ１２をオフ状態に制御する。
【0037】
制御回路３０は、図３（ｂ）に示すスイッチングパターンと、図３（ｃ）に示すスイッチングパターンを交互に繰り返すことにより、第１Ｕ相フライングキャパシタＣｕ１の充放電電荷を一定にしながら、Ｕ相レグ回路１１ｕから＋１／４Ｅを出力させることができる。
【0038】
図３（ｄ）に示すように、Ｖ相レグ回路１１ｖ又はＷ相レグ回路１１ｗの中点Ｍから流れてくる電流を出力端子に流して、Ｕ相レグ回路１１ｕから中点Ｍ基準で＋０Ｅを出力する場合、制御回路３０は、第３Ｕ相スイッチング素子Ｑｕ３、第４Ｕ相スイッチング素子Ｑｕ４、第７Ｕ相スイッチング素子Ｑｕ７、第８Ｕ相スイッチング素子Ｑｕ８、第９Ｕ相スイッチング素子Ｑｕ９及び第１０Ｕ相スイッチング素子Ｑｕ１０をオン状態に制御し、第１Ｕ相スイッチング素子Ｑｕ１、第２Ｕ相スイッチング素子Ｑｕ２、第５Ｕ相スイッチング素子Ｑｕ５、第６Ｕ相スイッチング素子Ｑｕ６、第１１Ｕ相スイッチング素子Ｑｕ１１及び第１２Ｕ相スイッチング素子Ｑｕ１２をオフ状態に制御する。
【0039】
図４（ａ）に示すように、出力端子に流れ込んでくる電流を直流電源２に流して、Ｕ相レグ回路１１ｕから中点Ｍ基準で－１／２Ｅを出力する場合、制御回路３０は、第３Ｕ相スイッチング素子Ｑｕ３、第４Ｕ相スイッチング素子Ｑｕ４、第７Ｕ相スイッチング素子Ｑｕ７、第８Ｕ相スイッチング素子Ｑｕ８、第１１Ｕ相スイッチング素子Ｑｕ１１及び第１２Ｕ相スイッチング素子Ｑｕ１２をオン状態に制御し、第１Ｕ相スイッチング素子Ｑｕ１、第２Ｕ相スイッチング素子Ｑｕ２、第５Ｕ相スイッチング素子Ｑｕ５、第６Ｕ相スイッチング素子Ｑｕ６、第９Ｕ相スイッチング素子Ｑｕ９及び第１０Ｕ相スイッチング素子Ｑｕ１０をオフ状態に制御する。
【0040】
図４（ｂ）に示すように、出力端子に流れ込んでくる電流で第２Ｕ相フライングキャパシタＣｕ２を充電しつつ、Ｕ相レグ回路１１ｕから中点Ｍ基準で－１／４Ｅを出力する場合、制御回路３０は、第２Ｕ相スイッチング素子Ｑｕ２、第４Ｕ相スイッチング素子Ｑｕ４、第６Ｕ相スイッチング素子Ｑｕ６、第８Ｕ相スイッチング素子Ｑｕ８、第１１Ｕ相スイッチング素子Ｑｕ１１及び第１２Ｕ相スイッチング素子Ｑｕ１２をオン状態に制御し、第１Ｕ相スイッチング素子Ｑｕ１、第３Ｕ相スイッチング素子Ｑｕ３、第５Ｕ相スイッチング素子Ｑｕ５、第７Ｕ相スイッチング素子Ｑｕ７、第９Ｕ相スイッチング素子Ｑｕ９及び第１０Ｕ相スイッチング素子Ｑｕ１０をオフ状態に制御する。
【0041】
図４（ｃ）に示すように、出力端子に流れ込んでくる電流で放電された第２Ｕ相フライングキャパシタＣｕ２からＶ相レグ回路１１ｖ又はＷ相レグ回路１１ｗの中点Ｍに放電しつつ、Ｕ相レグ回路１１ｕから中点Ｍ基準で－１／４Ｅを出力する場合、制御回路３０は、第１Ｕ相スイッチング素子Ｑｕ１、第３Ｕ相スイッチング素子Ｑｕ３、第５Ｕ相スイッチング素子Ｑｕ５、第７Ｕ相スイッチング素子Ｑｕ７、第１１Ｕ相スイッチング素子Ｑｕ１１及び第１２Ｕ相スイッチング素子Ｑｕ１２をオン状態に制御し、第２Ｕ相スイッチング素子Ｑｕ２、第４Ｕ相スイッチング素子Ｑｕ４、第６Ｕ相スイッチング素子Ｑｕ６、第８Ｕ相スイッチング素子Ｑｕ８、第９Ｕ相スイッチング素子Ｑｕ９及び第１０Ｕ相スイッチング素子Ｑｕ１０をオフ状態に制御する。
【0042】
制御回路３０は、図４（ｂ）に示すスイッチングパターンと、図４（ｃ）に示すスイッチングパターンを交互に繰り返すことにより、第２Ｕ相フライングキャパシタＣｕ２の充放電電荷を一定にしながら、Ｕ相レグ回路１１ｕから－１／４Ｅを出力させることができる。
【0043】
図４（ｄ）に示すように、出力端子に流れ込んでくる電流をＶ相レグ回路１１ｖ又はＷ相レグ回路１１ｗの中点Ｍに流して、Ｕ相レグ回路１１ｕから中点Ｍ基準で－０Ｅを出力する場合、制御回路３０は、第１Ｕ相スイッチング素子Ｑｕ１、第２Ｕ相スイッチング素子Ｑｕ２、第５Ｕ相スイッチング素子Ｑｕ５、第６Ｕ相スイッチング素子Ｑｕ６、第１１Ｕ相スイッチング素子Ｑｕ１１及び第１２Ｕ相スイッチング素子Ｑｕ１２をオン状態に制御し、第３Ｕ相スイッチング素子Ｑｕ３、第４Ｕ相スイッチング素子Ｑｕ４、第７Ｕ相スイッチング素子Ｑｕ７、第８Ｕ相スイッチング素子Ｑｕ８、第９Ｕ相スイッチング素子Ｑｕ９及び第１０Ｕ相スイッチング素子Ｑｕ１０をオフ状態に制御する。
【0044】
図５は、三相交流の系統線間電圧、Ｕ相ＰＷＭ信号、Ｖ相ＰＷＭ信号、Ｗ相ＰＷＭ信号、及び各レグ回路の出力端子－中点間電圧のシミュレーション波形を示す図である。図５に示すシミュレーションでは、三相２００Ｖ、周波数５０Ｈｚの電力系統３に接続されている状態を前提とする。したがって、基本波周期は２０ｍｓになる。
【0045】
Ｕ－Ｖ相系統線間電圧Ｖｕｖ、Ｖ－Ｗ相系統線間電圧Ｖｖｗ、Ｗ－Ｕ相系統線間電圧Ｖｗｖは、位相が１２０度ずつずれている。Ｕ－Ｖ相系統線間電圧Ｖｕｖ、Ｖ－Ｗ相系統線間電圧Ｖｖｗ、Ｗ－Ｕ相系統線間電圧Ｖｗｖを足し合わせた合計電圧は、どの時点においても０Ｖとなる。
【0046】
第１Ｕ相ＰＷＭ信号１Ａｕと第２Ｕ相ＰＷＭ信号１Ｂｕは、０（ローレベル）又は１（ハイレベル）をとり、相補関係に生成される。第３Ｕ相ＰＷＭ信号２Ａｕと第４Ｕ相ＰＷＭ信号２Ｂｕは、２（ローレベル）又は３（ハイレベル）をとり、相補関係に生成される。波形を見やすくするため便宜的に＋２している。第５Ｕ相ＰＷＭ信号３Ａｕと第６Ｕ相ＰＷＭ信号３Ｂｕは、４（ローレベル）又は５（ハイレベル）をとり、相補関係に生成される。波形を見やすくするため便宜的に＋４している。Ｖ相ＰＷＭ信号は、Ｕ相ＰＷＭ信号から位相が１２０度遅れた信号である。Ｗ相ＰＷＭ信号はＵ相ＰＷＭ信号から位相が２４０度遅れた信号である。
【0047】
制御回路３０は、Ｕ相レグ回路１１ｕの交流出力端子から、＋１／２Ｅと＋１／４Ｅを交互に出力する期間、＋１／４Ｅと０を交互に出力する期間、０と－１／４Ｅを交互に出力する期間、－１／４Ｅと－１／２Ｅを交互に出力する期間を繰り返すことで、５レベルの電圧を有する疑似正弦波（Ｕ相交流出力端子－中点間電圧Ｖｉｎｖ＿ｕｍ）を、Ｕ相レグ回路１１ｕの交流出力端子から出力させる。
【0048】
同様に制御回路３０は、Ｖ相レグ回路１１ｖの交流出力端子から、＋１／２Ｅと＋１／４Ｅを交互に出力する期間、＋１／４Ｅと０を交互に出力する期間、０と－１／４Ｅを交互に出力する期間、－１／４Ｅと－１／２Ｅを交互に出力する期間を繰り返すことで、５レベルの電圧を有する疑似正弦波（Ｖ相交流出力端子－中点間電圧Ｖｉｎｖ＿ｖｍ）を、Ｖ相レグ回路１１ｖの交流出力端子から出力させる。
【0049】
同様に制御回路３０は、Ｗ相レグ回路１１ｗの交流出力端子から、＋１／２Ｅと＋１／４Ｅを交互に出力する期間、＋１／４Ｅと０を交互に出力する期間、０と－１／４Ｅを交互に出力する期間、－１／４Ｅと－１／２Ｅを交互に出力する期間を繰り返すことで、５レベルの電圧を有する疑似正弦波（Ｗ相交流出力端子－中点間電圧Ｖｉｎｖ＿ｗｍ）を、Ｗ相レグ回路１１ｗの交流出力端子から出力させる。
【0050】
図６は、三相交流の系統線間電圧、各レグ回路の出力端子－中点間電圧、及び三相交流の出力端子間電圧のシミュレーション波形を示す図である。三相交流の系統線間電圧と各レグ回路の出力端子－中点間電圧は、図５と同様である。Ｕ－Ｖ相出力端子間電圧Ｖｉｎｖ＿ｕｖ、Ｖ－Ｗ相出力端子間電圧Ｖｉｎｖ＿ｖｗ、Ｗ－Ｕ相出力端子間電圧Ｖｉｎｖ＿ｗｕのそれぞれは、９レベル（＋Ｅ、＋３／４Ｅ、＋１／２Ｅ、＋１／４Ｅ、０、－１／４Ｅ、－１／２Ｅ、－３／４Ｅ、－Ｅ）の電圧を有する疑似正弦波となる。
【0051】
図７は、実施の形態に係る電力変換装置１の制御回路３０に含まれるｄｕｔｙ信号生成部３０ｄｘの構成例を示す図である。ｄｕｔｙ信号生成部３０ｄｘは相ごとに、ＡＣリアクトル電流／出力電圧制御部３０１ｘ及びＦＣ電圧制御部３０２ｘを含む。以下、Ｕ相を例に説明する。
【0052】
電力変換装置１を系統連系モードで運転させる場合、Ｕ相ＡＣリアクトル電流／出力電圧制御部３０１ｘは、Ｕ相リアクトルＬｕに流れる電流ＩＬｕ（フィードバック値）と、目標値とする電流指令値との偏差をＰＩ補償又はＰＩＤ補償してＵ相ｄｕｔｙ信号を生成する。
【0053】
電力変換装置１を自立運転モードで運転させる場合、Ｕ相ＡＣリアクトル電流／出力電圧制御部３０１ｘは、Ｕ相の自立出力電圧（フィードバック値）と、目標値とする電圧指令値との偏差をＰＩ補償又はＰＩＤ補償してＵ相ｄｕｔｙ信号を生成する。なお、Ｕ相の自立出力電圧のフィードバックループの内部ループとして、Ｕ相リアクトルＬｕに流れる電流ＩＬｕのフィードバックループを設けてもよい。
【0054】
Ｕ相ＦＣ電圧制御部３０２ｘは、基本波周期の正の半周期において、第１Ｕ相フライングキャパシタＣｕ１の電圧（フィードバック値）と、目標値とする電圧指令値（１／４Ｅ）との偏差をＰＩ補償又はＰＩＤ補償してＵ相ＦＣ電圧補正用ｄｕｔｙ信号を生成する。Ｕ相ＦＣ電圧制御部３０２ｘは、基本波周期の負の半周期において、第２Ｕ相フライングキャパシタＣｕ２の電圧（フィードバック値）と、目標値とする電圧指令値（１／４Ｅ）との偏差をＰＩ補償又はＰＩＤ補償してＵ相ＦＣ電圧補正用ｄｕｔｙ信号を生成する。基本波周期が正の半周期にあるか負の半周期にあるかは、Ｕ相ｄｕｔｙ信号をもとに判定される。
【0055】
Ｕ相ｄｕｔｙ信号とＵ相ＦＣ電圧補正用ｄｕｔｙ信号は、図８に示すＰＷＭ信号生成部３０ｐｘに入力される。本実施の形態では、Ｕ相ｄｕｔｙ信号は、－１～＋１の範囲の値をとるように設計される。
【0056】
図８は、実施の形態に係る電力変換装置１の制御回路３０に含まれるＰＷＭ信号生成部３０ｐｘの構成例を示す図である。ＰＷＭ信号生成部３０ｐｘは相ごとに、第１比較部３１ｘ、反転部３２ｘ、第１加算部３３ｘ、第２加算部３９ｘ、第２比較部３４ｘ、第３比較部３５ｘ、第１相補ＰＷＭデッドタイムブロック回路３６ｘ、第２相補ＰＷＭデッドタイムブロック回路３７ｘ及び第３相補ＰＷＭデッドタイムブロック回路３８ｘを含む。以下、Ｕ相を例に説明する。
【0057】
第１比較部３１ｘは、Ｕ相ｄｕｔｙ信号生成部３０ｄｘで生成されたＵ相ｄｕｔｙ信号とゼロを比較し、Ｕ相ｄｕｔｙ信号がゼロより大きいか否かを示す大小信号を生成する。Ｕ相大小信号は、Ｕ相ｄｕｔｙ信号がゼロより大きい場合は１をとり、ゼロ以下の場合は０をとる。反転部３２ｘは、第１比較部３１ｘから入力されるＵ相大小信号を論理反転して加算部３３ｘに出力する。
【0058】
第１加算部３３ｘは、Ｕ相ｄｕｔｙ信号に、反転部３２ｘから入力されるＵ相反転大小信号を加算して、変換Ｕ相ｄｕｔｙ信号を生成する。Ｕ相ｄｕｔｙ信号がゼロより大きい場合、Ｕ相ｄｕｔｙ信号と変換Ｕ相ｄｕｔｙ信号は一致する。Ｕ相ｄｕｔｙ信号がゼロ以下の場合、変換Ｕ相ｄｕｔｙ信号は、Ｕ相ｄｕｔｙ信号に１をオフセット加算した信号となる。つまり、変換Ｕ相ｄｕｔｙ信号は、Ｕ相ｄｕｔｙ信号の負の領域（０～－１）が、正の領域（＋１～０）に持ち上げられた信号となる。
【0059】
第２加算部３９ｘは、第１加算部３３ｘから入力される変換Ｕ相ｄｕｔｙ信号と、Ｕ相ｄｕｔｙ信号生成部３０ｄｘから入力されるＵ相ＦＣ電圧補正用ｄｕｔｙ信号を加算して、変換Ｕ相補正ｄｕｔｙ信号を生成する。
【0060】
第２比較部３４ｘは、第２加算部３９ｘから入力される変換Ｕ相補正ｄｕｔｙ信号と、第１搬送波Ａを比較して、第１比較結果信号を出力する。第１比較結果信号は、変換Ｕ相補正ｄｕｔｙ信号が第１搬送波Ａより大きい場合は１をとり、第１搬送波Ａ以下の場合は０をとる。
【0061】
第１相補ＰＷＭデッドタイムブロック回路３６ｘは、第２比較部３４ｘから入力される第１比較結果信号を第３Ｕ相ＰＷＭ信号２Ａｕとして出力する。第１相補ＰＷＭデッドタイムブロック回路３６ｘは、第２比較部３４ｘから入力される第１比較結果信号を論理反転して、第４Ｕ相ＰＷＭ信号２Ｂｕとして出力する。第１相補ＰＷＭデッドタイムブロック回路３６ｘは、第３Ｕ相ＰＷＭ信号２Ａｕと第４Ｕ相ＰＷＭ信号２Ｂｕの値が反転する際、第３Ｕ相ＰＷＭ信号２Ａｕと第４Ｕ相ＰＷＭ信号２Ｂｕが同時に０をとるデッドタイムを両者に挿入する。
【0062】
第３比較部３５ｘは、第１加算部３３ｘから入力される変換Ｕ相ｄｕｔｙ信号と、第２搬送波Ｂを比較して、第２比較結果信号を出力する。第２搬送波Ｂは、第１搬送波Ａより位相が１８０°遅れた信号である。第２比較結果信号は、変換Ｕ相ｄｕｔｙ信号が第２搬送波Ｂより大きい場合は１をとり、第２搬送波Ｂ以下の場合は０をとる。
【0063】
第２相補ＰＷＭデッドタイムブロック回路３７ｘは、第３比較部３５ｘから入力される第２比較結果信号を第１Ｕ相ＰＷＭ信号１Ａｕとして出力する。第２相補ＰＷＭデッドタイムブロック回路３７ｘは、第３比較部３５ｘから入力される第２比較結果信号を論理反転して、第２Ｕ相ＰＷＭ信号１Ｂｕとして出力する。第２相補ＰＷＭデッドタイムブロック回路３７ｘは、第１Ｕ相ＰＷＭ信号１Ａｕと第２Ｕ相ＰＷＭ信号１Ｂｕの値が反転する際、第１Ｕ相ＰＷＭ信号１Ａｕと第２Ｕ相ＰＷＭ信号１Ｂｕが同時に０をとるデッドタイムを両者に挿入する。
【0064】
第３相補ＰＷＭデッドタイムブロック回路３８ｘは、第１比較部３１ｘから入力されるＵ相大小信号を第５Ｕ相ＰＷＭ信号３Ａｕとして出力する。第３相補ＰＷＭデッドタイムブロック回路３８ｘは、第１比較部３１ｘから入力されるＵ相大小信号を論理反転して、第６Ｕ相ＰＷＭ信号３Ｂｕとして出力する。第３相補ＰＷＭデッドタイムブロック回路３８ｘは、第５Ｕ相ＰＷＭ信号３Ａｕと第６Ｕ相ＰＷＭ信号３Ｂｕの値が反転する際、第５Ｕ相ＰＷＭ信号３Ａｕと第６Ｕ相ＰＷＭ信号３Ｂｕが同時に０をとるデッドタイムを両者に挿入する。
【0065】
なお、第２加算部３９ｘは第３比較部３５ｘの前段に設けられてもよい。また、変換Ｕ相ｄｕｔｙ信号からＵ相ＦＣ電圧補正用ｄｕｔｙ信号を減算するＦＣ電圧の補償方法を採用してもよい。
【0066】
以上、Ｕ相ＰＷＭ信号生成部の構成について説明したが、Ｖ相ＰＷＭ信号生成部の構成とＷ相ＰＷＭ信号生成部の構成は、Ｕ相ＰＷＭ信号生成部と同様であるため説明を省略する。
【0067】
このように制御回路３０は、Ｕ相レグ回路１１ｕ、Ｖ相レグ回路１１ｖ及びＷ相レグ回路１１ｗの操作対象の検出値と目標値の偏差をもとに、Ｕ相ｄｕｔｙ信号、Ｖ相ｄｕｔｙ信号及びＷ相ｄｕｔｙ信号をそれぞれ生成する。Ｕ相レグ回路１１ｕ、Ｖ相レグ回路１１ｖ及びＷ相レグ回路１１ｗの操作対象には、第１Ｕ相フライングキャパシタＣｕ１－第２Ｕ相フライングキャパシタＣｕ２、第１Ｖ相フライングキャパシタＣｖ１－第２Ｖ相フライングキャパシタＣｖ２、及び第１Ｗ相フライングキャパシタＣｗ１－第２Ｗ相フライングキャパシタＣｗ２の電圧が含まれる。
【0068】
制御回路３０は、第１Ｕ相フライングキャパシタＣｕ１－第２Ｕ相フライングキャパシタＣｕ２、第１Ｖ相フライングキャパシタＣｖ１－第２Ｖ相フライングキャパシタＣｖ２、及び第１Ｗ相フライングキャパシタＣｗ１－第２Ｗ相フライングキャパシタＣｗ２の各電圧が、１／４Ｅになるように、第１Ｕ相スイッチング素子Ｑｕ１－第１２Ｕ相スイッチング素子Ｑｕ１２、第１Ｖ相スイッチング素子Ｑｖ１－第１２Ｖ相スイッチング素子Ｑｖ１２、及び第１Ｗ相スイッチング素子Ｑｗ１－第１２Ｗ相スイッチング素子Ｑｗ１２を制御する。
【0069】
制御回路３０は、第１搬送波Ａ及び第２搬送波Ｂと、Ｕ相ｄｕｔｙ信号、Ｖ相ｄｕｔｙ信号及びＷ相ｄｕｔｙ信号をもとに、第１Ｕ相ＰＷＭ信号１Ａｕ－第６Ｕ相ＰＷＭ信号３Ｂｕ、第１Ｖ相ＰＷＭ信号１Ａｖ－第６Ｖ相ＰＷＭ信号３Ｂｖ、及び第１Ｗ相ＰＷＭ信号１Ａｗ－第６Ｗ相ＰＷＭ信号３Ｂｗを生成する。
【0070】
より具体的には制御回路３０は、第１搬送波Ａ及び第２搬送波Ｂと、変換Ｕ相ｄｕｔｙ信号、変換Ｖ相ｄｕｔｙ信号及び変換Ｗ相ｄｕｔｙ信号をそれぞれ比較して、第１Ｕ相ＰＷＭ信号１Ａｕ－第４Ｕ相ＰＷＭ信号２Ｂｕ、第１Ｖ相ＰＷＭ信号１Ａｖ－第４Ｖ相ＰＷＭ信号２Ｂｖ、及び第１Ｗ相ＰＷＭ信号１Ａｗ－第４Ｗ相ＰＷＭ信号２Ｂｗを生成する。制御回路３０は、Ｕ相大小信号、Ｖ相大小信号及びＷ相大小信号から、第５Ｕ相ＰＷＭ信号３Ａｕ－第６Ｕ相ＰＷＭ信号３Ｂｕ、第５Ｖ相ＰＷＭ信号３Ａｖ－第６Ｖ相ＰＷＭ信号３Ｂｖ、及び第５Ｗ相ＰＷＭ信号３Ａｗ－第６Ｗ相ＰＷＭ信号３Ｂｗをそれぞれ生成する。
【0071】
図９は、搬送波Ａ、搬送波Ｂ、Ｕ相ｄｕｔｙ信号、Ｖ相ｄｕｔｙ信号、Ｗ相ｄｕｔｙ信号、Ｕ相大小信号、Ｖ相大小信号、Ｗ相大小信号、変換Ｕ相ｄｕｔｙ信号、変換Ｖ相ｄｕｔｙ信号、及び変換Ｗ相ｄｕｔｙ信号のシミュレーション波形を示す図である。図９に示すように１８０°位相シフトダブルキャリア方式で各ＰＷＭ信号を生成することで、各フライングキャパシタへの充電と放電のスイッチングパターンを統一的に生成している。これにより、各フライングキャパシタへの充放電による電荷の変動を一定にすることができ、各フライングキャパシタの電圧が安定する。また、Ｄｕｔｙ信号の正負によって、ＰＷＭ信号の生成方法を変更することで、インバータ回路１０の出力電圧が正の時と負の時で所望のスイッチングパターンを生成できる。
【0072】
図１０は、比較例１に係る電力変換装置１の構成を示す図である。比較例１に係る電力変換装置１は、一般的な三相２レベルインバータである。図１１は、比較例２に係る電力変換装置１の構成を示す図である。比較例２に係る電力変換装置１は、フライングキャパシタ型三相３レベルインバータの一例である（上記特許文献１参照）。図１２は、比較例３に係る電力変換装置１の構成を示す図である。比較例２に係る電力変換装置１は、フライングキャパシタ型三相５レベルインバータの一例である（上記特許文献２参照）。図１１には１相分の回路構成だけを記載している。
【0073】
図１３は、比較例１－比較例３、実施例に係る電力変換装置１の特性例をまとめたグラフを示す図である。この例では、直流電源２とインバータ回路１０の間の直流バスに最大４５０Ｖｄｃが印加される電力変換装置１を想定している。また、パワースイッチング素子としてＭＯＳＦＥＴを使用し、比較例１が品番Ａ、比較例２が品番Ｂ、比較例３が品番Ｃ、実施例が品番Ｃを使用することを想定している。
【0074】
インバータ回路１０の出力電圧は、比較例１が±１／２Ｅ（２レベル）、比較例２が±１／２Ｅ、０（３レベル）、比較例３が±１／２Ｅ、±１／４Ｅ、０（５レベル）、実施例が±１／２Ｅ、±１／４Ｅ、０（５レベル）である。各フライングキャパシタの電圧は、比較例１が不使用、比較例２が１／２Ｅ、比較例３が１／４Ｅ、実施例が１／４Ｅである。使用する１相分の半導体個数は、比較例１がＭＯＳＦＥＴ：２個、ダイオード：０個、比較例２がＭＯＳＦＥＴ：４個、ダイオード：０個、比較例３がＭＯＳＦＥＴ：１８個、ダイオード：４個、実施例がＭＯＳＦＥＴ：１２個、ダイオード：０個である。
【0075】
ＭＯＳＦＥＴの耐圧は、比較例１が６００Ｖ、比較例２が３００Ｖ、比較例３が１５０Ｖ、実施例が１５０Ｖである。一つのＭＯＳＦＥＴのスイッチング損失に比例する一つのＭＯＳＦＥＴに印加される電圧は、比較例１がＥ、比較例２が１／２Ｅ、比較例３が１／４Ｅ、実施例が１／４Ｅである。一つのＭＯＳＦＥＴのオン抵抗は、比較例１が１５ｍΩ（＠Ｉｄ＝５８Ａ）、比較例２が１６ｍΩ（＠Ｉｄ＝４５Ａ）、比較例３が３．３ｍΩ（＠Ｉｄ＝５０Ａ）、実施例が３．３ｍΩ（＠Ｉｄ＝５０Ａ）である。一般的に、ＭＯＳＦＥＴのスイッチング損失は、ドレイン－ソース間電圧が高いほど、ドレイン電流が大きいほど、スイッチングスピードが遅いほと、スイッチング周波数が高いほど増加する。
【0076】
電流が通過する１相分の半導体通過数は、比較例１が１個、比較例２が２個、比較例３が４個又は６個、実施例が４個である。比較例３では、±Ｅ出力時と０出力時の１相分の半導体通過数が４個、±１／２Ｅ出力時の１相分の半導体通過数が６個となる。＋Ｅ出力時には電流は、第１３Ｕ相スイッチング素子Ｑｕ１３、第１７Ｕ相スイッチング素子Ｑｕ１７、第９Ｕ相スイッチング素子Ｑｕ９、第１０Ｕ相スイッチング素子Ｑｕ１０を通過する。０出力時には電流は、第２Ｕ相ダイオードＤｕ２、第１Ｕ相ダイオードＤｕ１、第９Ｕ相スイッチング素子Ｑｕ９、第１０Ｕ相スイッチング素子Ｑｕ１０を通過する。＋１／２Ｅ出力時には電流は、第１Ｕ相スイッチング素子Ｑｕ１、第３Ｕ相スイッチング素子Ｑｕ３、第１４Ｕ相スイッチング素子Ｑｕ１４、第１７Ｕ相スイッチング素子Ｑｕ１７、第９Ｕ相スイッチング素子Ｑｕ９、第１０Ｕ相スイッチング素子Ｑｕ１０を通過する。
【0077】
一つのＭＯＳＦＥＴのオン抵抗と、電流が通過する１相分の半導体通過数を掛けた１相分の総オン抵抗は、比較例１が１５ｍΩ、比較例２が３２ｍΩ、比較例３が１３．２ｍΩ又は１９．８ｍΩ、実施例が１３．２ｍΩである。ＭＯＳＦＥＴのスイッチングスピードｔｒ／ｔｆは、比較例１が３５ｎｓ／８ｎｓ（＠Ｉｄ＝２２Ａ）、比較例２が４４ｎｓ／３２ｎｓ（＠Ｉｄ＝４５Ａ）、比較例３が４．５ｎｓ／５．４ｎｓ（＠Ｉｄ＝５０Ａ）、実施例が４．５ｎｓ／５．４ｎｓ（＠Ｉｄ＝５０Ａ）である。
【0078】
ＭＯＳＦＥＴの寄生ダイオードの順方向電圧Ｖｆは、比較例１が１．０Ｖ（＠Ｉｆ＝５８Ａ）、比較例２が１．２Ｖ（＠Ｉｆ＝４５Ａ）、比較例３が０．８Ｖ（＠Ｉｆ＝５０Ａ）、実施例が０．８Ｖ（＠Ｉｆ＝５０Ａ）である。ＭＯＳＦＥＴの寄生ダイオードのリカバリ電荷Ｑｒｒは、比較例１が１．６μＣ（＠Ｉｆ＝２２Ａ）、比較例２が０．５２μＣ（＠Ｉｆ＝４５Ａ）、比較例３が０．０７μＣ（＠Ｉｆ＝５０Ａ）、実施例が０．０７μＣ（＠Ｉｆ＝５０Ａ）である。
【0079】
このように、オン抵抗、スイッチングスピード、ダイオード順方向電圧、ダイオードリカバリ電荷共に、５レベルインバータで採用できる１５０Ｖ耐圧のＭＯＳＦＥＴが最も高性能であることが分かる。つまり、５レベルインバータ化により、低損失化が可能となることが分かる。
【0080】
フライングキャパシタ型三相５レベルインバータであっても、回路トポロジにより回路構成が異なる。比較例３に係る５レベル方式では、１相分でＭＯＳＦＥＴ数が１８個、ダイオード数が４個、合計２２個の半導体素子が必要になる。また、電流の半導体通過数が６個というスイッチングパターンがある。また、１相分の総オン抵抗で実施例１に係る２レベル方式に劣後する状態がある。
【0081】
これに対して実施例に係る５レベル方式では、１相分でＭＯＳＦＥＴ数が１２個、ダイオード数が０個、合計１２個の半導体素子で足りる。また、電流の半導体通過数が常に４個である。また、１相分の総オン抵抗で実施例１に係る２レベル方式に劣後する状態は発生しない。
【0082】
このように実施例に係る電力変換装置１によれば、比較例３に係る５レベル方式から半導体素子数を減らし、かつ、電流の半導体通過数を減らすことができ、さらなる低損失化、小型化、軽量化、低コスト化が可能となる。
【0083】
以上、本開示を実施の形態をもとに説明した。実施の形態は例示であり、それらの各構成要素や各処理プロセスの組み合わせにいろいろな変形例が可能なこと、またそうした変形例も本開示の範囲にあることは当業者に理解されるところである。
【0084】
図１４は、変形例１に係る電力変換装置１の構成を説明するための図である。変形例１では、Ｕ相レグ回路１１ｕの交流出力点、Ｖ相レグ回路１１ｖの交流出力点、及びＷ相レグ回路１１ｗの交流出力点が三相同期モータ３ａに接続される。三相同期モータ３ａはブラシレスＤＣモータである。電力変換装置１が電力系統３ではなく、三相同期モータ３ａに接続される場合、出力フィルタ２０は省略される。各相のインダクタ成分は三相同期モータ３ａに内蔵される。基本波周期は、三相同期モータ３ａの電気角周波数に設定される。
【0085】
図１５は、変形例２に係る電力変換装置１の構成を説明するための図である。変形例２に係る電力変換装置１では、１５０Ｖ耐圧の第９Ｕ相スイッチング素子Ｑｕ９－第１０Ｕ相スイッチング素子Ｑｕ１０の代わりに、３００Ｖ耐圧の第９Ｕ相スイッチング素子Ｑｕ９が使用され、１５０Ｖ耐圧の第１１Ｕ相スイッチング素子Ｑｕ１１－第１２Ｕ相スイッチング素子Ｑｕ１２の代わりに、３００Ｖ耐圧の第１０Ｕ相スイッチング素子Ｑｕ１０が使用される。Ｖ相とＷ相も同様である。
【0086】
なお、実施の形態は、以下の項目によって特定されてもよい。
【0087】
［項目１］
直流電源（２）から出力される直流電圧をもとに、マルチレベルの電圧を有する擬似正弦波を生成するインバータ回路（１０）と、
前記インバータ回路（１０）に含まれる複数のスイッチング素子（Ｑｘ１－Ｑｘ１２）を制御する制御回路（３０）と、を備え、
前記インバータ回路（１０）は、前記直流電源（２）に並列接続された第１レグ回路（１１ｕ）、第２レグ回路（１１ｖ）、及び第３レグ回路（１１ｗ）を有し、
各レグ回路（１１ｘ）は、
前記直流電源（２）の両端間に直列接続された第１スイッチング素子（Ｑｘ１）－第８スイッチング素子（Ｑｘ８）と、
前記第２スイッチング素子（Ｑｘ２）と前記第３スイッチング素子（Ｑｘ３）と並列接続された第１フライングキャパシタ（Ｃｘ１）と、
前記第６スイッチング素子（Ｑｘ６）と前記第７スイッチング素子（Ｑｘ７）と並列接続された第２フライングキャパシタ（Ｃｘ２）と、
前記第２スイッチング素子（Ｑｘ２）と前記第３スイッチング素子（Ｑｘ３）との接続点と、前記第６スイッチング素子（Ｑｘ６）と前記第７スイッチング素子（Ｑｘ７）との接続点との間に直列接続された第９スイッチング素子（Ｑｘ９）－第１２スイッチング素子（Ｑｘ１２）又は第９スイッチング素子（Ｑｘ９）－第１０スイッチング素子（Ｑｘ１０）と、を有し、
前記第１０スイッチング素子（Ｑｘ１０）と前記第１１スイッチング素子（Ｑｘ１１）との接続点、又は前記第９スイッチング素子（Ｑｘ９）と前記第１０スイッチング素子（Ｑｘ１０）との接続点が、交流出力点となり、負荷（３ａ）又は電力系統（３）に接続され、
前記直流電源（２）の電圧をＥとするとき、
前記制御回路（３０）は、前記交流出力点と前記直流電源（２）の中点間の電圧が、＋１／２Ｅ、＋１／４Ｅ、０、－１／４Ｅ、－１／２Ｅの５レベルを有する疑似正弦波になるように、前記第１スイッチング素子（Ｑｘ１）－前記第１２スイッチング素子（Ｑｘ１２）又は前記第１スイッチング素子（Ｑｘ１）－前記第１０スイッチング素子（Ｑｘ１０）を制御する、
電力変換装置（１）。
これによれば、少ないスイッチング素子数で三相５レベルインバータを実現でき、低損失、小型、軽量、低コストを同時に実現できる。
［項目２］
前記直流電源（２）の両端間に、前記直流電源（２）の電圧を１／２に分圧するように直列接続された第１コンデンサ（Ｃ１）と第２コンデンサ（Ｃ２）をさらに備え、
前記第１コンデンサ（Ｃ１）と前記第２コンデンサ（Ｃ２）との接続点と、各レグ回路（１１ｘ）の前記第４スイッチング素子（Ｑｘ４）と前記第５スイッチング素子（Ｑｘ５）との接続点が接続される、
項目１に記載の電力変換装置（１）。
これによれば、各レグ回路（１１ｘ）の中点電位を直流電源（２）の中点電位に安定させることで、各スイッチング素子（Ｑｘ１－Ｑｘ１２）に印加される電圧をバランスさせることができる。
［項目３］
前記制御回路（３０）は、前記第１フライングキャパシタ（Ｃｘ１）と前記第２フライングキャパシタ（Ｃｘ２）の各電圧が１／４Ｅになるように、前記インバータ回路（１０）に含まれる複数のスイッチング素子（Ｑｘ１－Ｑｘ１２）を制御する、
項目１に記載の電力変換装置（１）。
これによれば、交流出力点に＋１／２Ｅ、＋１／４Ｅ、０、－１／４Ｅ、－１／２Ｅの５レベルを生成することができる。
［項目４］
前記第２スイッチング素子（Ｑｘ２）と前記第３スイッチング素子（Ｑｘ３）との接続点と、前記第６スイッチング素子（Ｑｘ６）と前記第７スイッチング素子（Ｑｘ７）との接続点との間に、直列接続された前記第９スイッチング素子（Ｑｘ９）－前記第１２スイッチング素子（Ｑｘ１２）が接続され、
前記制御回路（３０）は、前記第１レグ回路（１１ｕ）、前記第２レグ回路（１１ｖ）、及び前記第３レグ回路（１１ｗ）にそれぞれ含まれる前記第１スイッチング素子（Ｑｘ１）－前記第１２スイッチング素子（Ｑｘ１２）を、それぞれ独立した３組の相補ＰＷＭ信号で制御する、
項目１に記載の電力変換装置（１）。
これによれば、最小のＰＷＭポート数で電力変換装置（１）を実装することができる。
［項目５］
前記制御回路（３０）は、
一つの前記レグ回路（１１ｘ）において、
前記第１スイッチング素子（Ｑｘ１）と前記第５スイッチング素子（Ｑｘ５）を第１ＰＷＭ信号で制御し、
前記第４スイッチング素子（Ｑｘ４）と前記第８スイッチング素子（Ｑｘ８）を、前記第１ＰＷＭ信号と相補関係にある第２ＰＷＭ信号で制御し、
前記第２スイッチング素子（Ｑｘ２）と前記第６スイッチング素子（Ｑｘ６）を第３ＰＷＭ信号で制御し、
前記第３スイッチング素子（Ｑｘ３）と前記第７スイッチング素子（Ｑｘ７）を、前記第３ＰＷＭ信号と相補関係にある第４ＰＷＭ信号で制御し、
前記第９スイッチング素子（Ｑｘ９）と前記第１０スイッチング素子（Ｑｘ１０）を第５ＰＷＭ信号で制御し、
前記第１１スイッチング素子（Ｑｘ１１）と前記第１２スイッチング素子（Ｑｘ１２）を、前記第５ＰＷＭ信号と相補関係にある第６ＰＷＭ信号で制御する、
項目４に記載の電力変換装置（１）。
これによれば、最小のＰＷＭポート数で各レグ回路（１１ｘ）を実装することができる。
［項目６］
前記制御回路（３０）は、
一つの前記レグ回路（１１ｘ）において、
前記第１スイッチング素子（Ｑｘ１）－前記第８スイッチング素子（Ｑｘ８）を、搬送波周期でスイッチング制御し、
前記第９スイッチング素子（Ｑｘ９）－前記第１２スイッチング素子（Ｑｘ１２）を、基本波周期でスイッチング制御する、
項目５に記載の電力変換装置（１）。
これによれば、第９スイッチング素子（Ｑｘ９）－第１２スイッチング素子（Ｑｘ１２）のスイッチング損失を抑制することができる。
［項目７］
前記基本波周期は、
前記交流出力点の接続先がモータ（３ａ）の場合、前記モータ（３ａ）の電気角周波数であり、
前記交流出力点の接続先が前記電力系統（３）の場合、５０Ｈｚ／６０Ｈｚの電力系統周波数である、
項目６に記載の電力変換装置（１）。
これによれば、様々なアプリケーションに対応することができる。
［項目８］
前記制御回路（３０）は、
前記第１レグ回路（１１ｕ）、前記第２レグ回路（１１ｖ）、及び前記第３レグ回路（１１ｗ）の操作対象の検出値と目標値の偏差をもとに、前記第１レグ回路（１１ｕ）、前記第２レグ回路（１１ｖ）、及び前記第３レグ回路（１１ｗ）のデューティ信号をそれぞれ生成し、
第１搬送波、及び前記第１搬送波を１８０°位相シフトさせた第２搬送波と、前記第１レグ回路（１１ｕ）、前記第２レグ回路（１１ｖ）、及び前記第３レグ回路（１１ｗ）のデューティ信号をもとに、前記第１ＰＷＭ信号－前記第６ＰＷＭ信号を生成する、
項目７に記載の電力変換装置（１）。
これによれば、マルチレベルの電圧を有する擬似正弦波を出力できる。
［項目９］
前記制御回路（３０）は、
前記デューティ信号がゼロより大きいか否かを示す大小信号を生成し、
前記大小信号を反転した値と前記デューティ信号を加算して、変換デューティ信号を生成し、
前記第１搬送波、及び前記第２搬送波と、前記第１レグ回路（１１ｕ）、前記第２レグ回路（１１ｖ）、及び前記第３レグ回路（１１ｗ）の前記変換デューティ信号をそれぞれ比較して、前記第１ＰＷＭ信号－前記第４ＰＷＭ信号を生成し、
前記大小信号から前記第５ＰＷＭ信号－前記第６ＰＷＭ信号を生成する、
項目８に記載の電力変換装置（１）。
これによれば、インバータ回路（１０）の出力電圧が正の時と負の時で所望のスイッチングパターンを生成することができる。
直流電源（２）から出力される直流電圧をもとに、マルチレベルの電圧を有する擬似正弦波を生成するインバータ回路（１０）と、
前記インバータ回路（１０）に含まれる複数のスイッチング素子（Ｑｘ１－Ｑｘ１２）を制御する制御回路（３０）と、を備え、
前記インバータ回路（１０）は、前記直流電源（２）に並列接続された第１レグ回路（１１ｕ）、第２レグ回路（１１ｖ）、及び第３レグ回路（１１ｗ）を有し、
各レグ回路（１１ｘ）は、
前記直流電源（２）の両端間に直列接続された第１スイッチング素子（Ｑｘ１）－第８スイッチング素子（Ｑｘ８）と、
前記第２スイッチング素子（Ｑｘ２）と前記第３スイッチング素子（Ｑｘ３）と並列接続された第１フライングキャパシタ（Ｃｘ１）と、
前記第６スイッチング素子（Ｑｘ６）と前記第７スイッチング素子（Ｑｘ７）と並列接続された第２フライングキャパシタ（Ｃｘ２）と、
前記第２スイッチング素子（Ｑｘ２）と前記第３スイッチング素子（Ｑｘ３）との接続点と、前記第６スイッチング素子（Ｑｘ６）と前記第７スイッチング素子（Ｑｘ７）との接続点との間に直列接続された第９スイッチング素子（Ｑｘ９）－第１２スイッチング素子（Ｑｘ１２）又は第９スイッチング素子（Ｑｘ９）－第１０スイッチング素子（Ｑｘ１０）と、を有し、
前記第１０スイッチング素子（Ｑｘ１０）と前記第１１スイッチング素子（Ｑｘ１１）との接続点、又は前記第９スイッチング素子（Ｑｘ９）と前記第１０スイッチング素子（Ｑｘ１０）との接続点が、交流出力点となり、負荷（３ａ）又は電力系統（３）に接続され、
前記直流電源（２）の電圧をＥとするとき、
前記制御回路（３０）は、前記交流出力点と前記直流電源（２）の中点間の電圧が、＋１／２Ｅ、＋１／４Ｅ、０、－１／４Ｅ、－１／２Ｅの５レベルを有する疑似正弦波になるように、前記第１スイッチング素子（Ｑｘ１）－前記第１２スイッチング素子（Ｑｘ１２）又は前記第１スイッチング素子（Ｑｘ１）－前記第１０スイッチング素子（Ｑｘ１０）を制御する、
電力変換装置（１）。
これによれば、少ないスイッチング素子数で三相５レベルインバータを実現でき、低損失、小型、軽量、低コストを同時に実現できる。
［項目２］
前記直流電源（２）の両端間に、前記直流電源（２）の電圧を１／２に分圧するように直列接続された第１コンデンサ（Ｃ１）と第２コンデンサ（Ｃ２）をさらに備え、
前記第１コンデンサ（Ｃ１）と前記第２コンデンサ（Ｃ２）との接続点と、各レグ回路（１１ｘ）の前記第４スイッチング素子（Ｑｘ４）と前記第５スイッチング素子（Ｑｘ５）との接続点が接続される、
項目１に記載の電力変換装置（１）。
これによれば、各レグ回路（１１ｘ）の中点電位を直流電源（２）の中点電位に安定させることで、各スイッチング素子（Ｑｘ１－Ｑｘ１２）に印加される電圧をバランスさせることができる。
［項目３］
前記制御回路（３０）は、前記第１フライングキャパシタ（Ｃｘ１）と前記第２フライングキャパシタ（Ｃｘ２）の各電圧が１／４Ｅになるように、前記インバータ回路（１０）に含まれる複数のスイッチング素子（Ｑｘ１－Ｑｘ１２）を制御する、
項目１に記載の電力変換装置（１）。
これによれば、交流出力点に＋１／２Ｅ、＋１／４Ｅ、０、－１／４Ｅ、－１／２Ｅの５レベルを生成することができる。
［項目４］
前記第２スイッチング素子（Ｑｘ２）と前記第３スイッチング素子（Ｑｘ３）との接続点と、前記第６スイッチング素子（Ｑｘ６）と前記第７スイッチング素子（Ｑｘ７）との接続点との間に、直列接続された前記第９スイッチング素子（Ｑｘ９）－前記第１２スイッチング素子（Ｑｘ１２）が接続され、
前記制御回路（３０）は、前記第１レグ回路（１１ｕ）、前記第２レグ回路（１１ｖ）、及び前記第３レグ回路（１１ｗ）にそれぞれ含まれる前記第１スイッチング素子（Ｑｘ１）－前記第１２スイッチング素子（Ｑｘ１２）を、それぞれ独立した３組の相補ＰＷＭ信号で制御する、
項目１に記載の電力変換装置（１）。
これによれば、最小のＰＷＭポート数で電力変換装置（１）を実装することができる。
［項目５］
前記制御回路（３０）は、
一つの前記レグ回路（１１ｘ）において、
前記第１スイッチング素子（Ｑｘ１）と前記第５スイッチング素子（Ｑｘ５）を第１ＰＷＭ信号で制御し、
前記第４スイッチング素子（Ｑｘ４）と前記第８スイッチング素子（Ｑｘ８）を、前記第１ＰＷＭ信号と相補関係にある第２ＰＷＭ信号で制御し、
前記第２スイッチング素子（Ｑｘ２）と前記第６スイッチング素子（Ｑｘ６）を第３ＰＷＭ信号で制御し、
前記第３スイッチング素子（Ｑｘ３）と前記第７スイッチング素子（Ｑｘ７）を、前記第３ＰＷＭ信号と相補関係にある第４ＰＷＭ信号で制御し、
前記第９スイッチング素子（Ｑｘ９）と前記第１０スイッチング素子（Ｑｘ１０）を第５ＰＷＭ信号で制御し、
前記第１１スイッチング素子（Ｑｘ１１）と前記第１２スイッチング素子（Ｑｘ１２）を、前記第５ＰＷＭ信号と相補関係にある第６ＰＷＭ信号で制御する、
項目４に記載の電力変換装置（１）。
これによれば、最小のＰＷＭポート数で各レグ回路（１１ｘ）を実装することができる。
［項目６］
前記制御回路（３０）は、
一つの前記レグ回路（１１ｘ）において、
前記第１スイッチング素子（Ｑｘ１）－前記第８スイッチング素子（Ｑｘ８）を、搬送波周期でスイッチング制御し、
前記第９スイッチング素子（Ｑｘ９）－前記第１２スイッチング素子（Ｑｘ１２）を、基本波周期でスイッチング制御する、
項目５に記載の電力変換装置（１）。
これによれば、第９スイッチング素子（Ｑｘ９）－第１２スイッチング素子（Ｑｘ１２）のスイッチング損失を抑制することができる。
［項目７］
前記基本波周期は、
前記交流出力点の接続先がモータ（３ａ）の場合、前記モータ（３ａ）の電気角周波数であり、
前記交流出力点の接続先が前記電力系統（３）の場合、５０Ｈｚ／６０Ｈｚの電力系統周波数である、
項目６に記載の電力変換装置（１）。
これによれば、様々なアプリケーションに対応することができる。
［項目８］
前記制御回路（３０）は、
前記第１レグ回路（１１ｕ）、前記第２レグ回路（１１ｖ）、及び前記第３レグ回路（１１ｗ）の操作対象の検出値と目標値の偏差をもとに、前記第１レグ回路（１１ｕ）、前記第２レグ回路（１１ｖ）、及び前記第３レグ回路（１１ｗ）のデューティ信号をそれぞれ生成し、
第１搬送波、及び前記第１搬送波を１８０°位相シフトさせた第２搬送波と、前記第１レグ回路（１１ｕ）、前記第２レグ回路（１１ｖ）、及び前記第３レグ回路（１１ｗ）のデューティ信号をもとに、前記第１ＰＷＭ信号－前記第６ＰＷＭ信号を生成する、
項目７に記載の電力変換装置（１）。
これによれば、マルチレベルの電圧を有する擬似正弦波を出力できる。
［項目９］
前記制御回路（３０）は、
前記デューティ信号がゼロより大きいか否かを示す大小信号を生成し、
前記大小信号を反転した値と前記デューティ信号を加算して、変換デューティ信号を生成し、
前記第１搬送波、及び前記第２搬送波と、前記第１レグ回路（１１ｕ）、前記第２レグ回路（１１ｖ）、及び前記第３レグ回路（１１ｗ）の前記変換デューティ信号をそれぞれ比較して、前記第１ＰＷＭ信号－前記第４ＰＷＭ信号を生成し、
前記大小信号から前記第５ＰＷＭ信号－前記第６ＰＷＭ信号を生成する、
項目８に記載の電力変換装置（１）。
これによれば、インバータ回路（１０）の出力電圧が正の時と負の時で所望のスイッチングパターンを生成することができる。
【符号の説明】
【0088】
１ 電力変換装置、 ２ 直流電源、 ３ 電力系統、 ３ａ 三相同期モータ、 １０ インバータ回路、 １１ｕ－１１ｗ レグ回路、 ２０ 出力フィルタ、 ３０ 制御回路、 ３０ｄｘ ｄｕｔｙ信号生成部、 ３０１ｘ ＡＣリアクトル電流／出力電圧制御部、 ３０２ｘ ＦＣ電圧制御部、 ３０ｐｘ ＰＷＭ信号生成部、 ３２ｘ 反転部、 ３３ｘ，３９ｘ 加算部、 ３１ｘ，３４ｘ，３５ｘ 比較部、 ３６ｘ－３８ｘ 相補ＰＷＭデッドタイムブロック回路、 Ｑｕ１－Ｑｕ１２ Ｕ相スイッチング素子、 Ｑｖ１－Ｑｖ１２ Ｖ相スイッチング素子、 Ｑｗ１－Ｑｗ１２ Ｗ相スイッチング素子、 Ｃｕ１－Ｃｕ２ Ｕ相フライングキャパシタ、 Ｃｖ１－Ｃｖ２ Ｖ相フライングキャパシタ、 Ｃｗ１－Ｃｗ２ Ｗ相フライングキャパシタ、 Ｃ１－Ｃ２ 分割コンデンサ、 Ｃｕｖ Ｕ－Ｖ相間コンデンサ、 Ｃｖｗ Ｖ－Ｗ相間コンデンサ、 Ｃｗｕ Ｗ－Ｕ相間コンデンサ、 Ｌｕ Ｕ相リアクトル、 Ｌｖ Ｖ相リアクトル、 Ｌｗ Ｗ相リアクトル。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】