特開 2023-166747 半導体装置および電力変換装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2023166747

(43)【公開日】2023-11-22

(54)【発明の名称】半導体装置および電力変換装置

(51)【国際特許分類】

   H03K 17/10 20060101AFI20231115BHJP

   H02M 1/08 20060101ALI20231115BHJP

   H03K 17/687 20060101ALI20231115BHJP

【ＦＩ】

H03K17/10

H02M1/08 A

H03K17/687 A

【審査請求】未請求

【請求項の数】17

【出願形態】ＯＬ

(21)【出願番号】P 2022077488

(22)【出願日】2022-05-10

(71)【出願人】

【識別番号】000233273

【氏名又は名称】株式会社 日立パワーデバイス

(74)【代理人】

【識別番号】110000350

【氏名又は名称】ポレール弁理士法人

(72)【発明者】

【氏名】谷 和樹

(72)【発明者】

【氏名】原 賢志

【テーマコード（参考）】

5H740

5J055

【Ｆターム（参考）】

5H740BA12

5H740BB01

5H740BC01

5H740BC02

5H740JA01

5H740JB01

5H740KK01

5J055AX01

5J055AX52

5J055AX53

5J055BX16

5J055CX07

5J055DX13

5J055DX22

5J055DX44

5J055DX46

5J055DX72

5J055DX83

5J055EX07

5J055EY12

5J055EY21

5J055GX01

(57)【要約】

【課題】
複数のパワートランジスタを直列接続して構成する半導体装置であって、逆導通動作時の導通損失を低減することができる半導体装置と、それを用いた電力変換装置を提供する。
【解決手段】
第１のゲート駆動回路３のゲート駆動信号からは独立した信号が第２のゲート駆動回路４から駆動回路５に入力され、１段目のスイッチング素子ＱＮ１がオフ状態かつ逆導通動作中のとき、２段目以降のスイッチング素子ＱＮ２、ＱＮ３をオン状態とするように制御する。
【選択図】図１

【特許請求の範囲】

【請求項1】

多段に直列接続された複数のスイッチング素子と、前記複数のスイッチング素子を駆動するための駆動回路とを備えた半導体装置において、
ｍを３以上の整数としたとき、前記多段に直列接続された複数のスイッチング素子は、互いに直列接続された１段目からｍ段目までのスイッチング素子を有し、
前記駆動回路は、次段の前記スイッチング素子を駆動するための１段目からｍ－１段目までの複数の素子を有し、
１段目の前記スイッチング素子のゲートには第１のゲート駆動回路から１段目の前記スイッチング素子のオンオフを制御するゲート駆動信号が入力され、
前記駆動回路の１段目の前記素子には前記ゲート駆動信号からは独立した信号であって第２のゲート駆動回路から２段目以降の前記スイッチング素子を駆動するための信号が入力され、
前記駆動回路は、
１段目の前記スイッチング素子がオン状態のとき、２段目以降の前記スイッチング素子も連動してオン状態とし、
１段目の前記スイッチング素子がオフ状態かつ電圧ブロッキング状態のとき、２段目以降の前記スイッチング素子も連動してオフ状態かつ電圧ブロッキング状態とし、
１段目の前記スイッチング素子がオフ状態かつ逆導通動作中のとき、２段目以降の前記スイッチング素子をオン状態とするように、
前記複数のスイッチング素子を制御することを特徴とする半導体装置。

【請求項2】

請求項１において、
少なくとも１段目の前記スイッチング素子がオン状態または逆導通動作中のときは、前記第２のゲート駆動回路からオン信号が入力されることを特徴とする半導体装置。

【請求項3】

請求項２において、
前記複数のスイッチング素子の正常動作中は前記第２のゲート駆動回路から常にオン信号が入力されることを特徴とする半導体装置。

【請求項4】

請求項１において、
前記複数のスイッチング素子は第１の導電型を有するトランジスタであり、
前記駆動回路は、少なくとも第２の導電型を有するノーマリオフ型のトランジスタを有することを特徴とする半導体装置。

【請求項5】

請求項４において、
少なくとも２段目以降の前記スイッチング素子は、ノーマリオフ型のトランジスタであることを特徴とする半導体装置。

【請求項6】

請求項４において、
少なくとも２段目以降の前記スイッチング素子は、ノーマリオン型のトランジスタであることを特徴とする半導体装置。

【請求項7】

請求項４において
前記第１の導電型はｎ型であり、前記第２の導電型はｐ型であることを特徴とする半導体装置。

【請求項8】

請求項４において
前記第１の導電型はｐ型であり、前記第２の導電型はｎ型であることを特徴とする半導体装置。

【請求項9】

請求項４において、
１段目の前記スイッチング素子のソースに接続されたソース端子と、
ｍ段目の前記スイッチング素子のドレインに接続されたドレイン端子とを有し、
２段目以降の前記スイッチング素子のソースは前段の前記スイッチング素子のドレインに接続され、
前記駆動回路は、
前記第２の導電型を有するノーマリオフ型のトランジスタまたはダイオードで構成された１段目の第１の素子と、
前記第２の導電型を有するノーマリオフ型のトランジスタで構成された２段目からｍ－１段目までの第１の素子と、
前記第２の導電型を有するノーマリオフ型のトランジスタで構成された１段目からｍ－１段目までの第２の素子とを有し、
２段目からｍ－１段目までの前記第１の素子は、
ドレインが同じ段の前記スイッチング素子のゲートに接続され、
ゲートが次段の前記スイッチング素子のソースに接続され、
ソースが次段の前記スイッチング素子のゲートに接続され、
２段目からｍ－１段目までの前記第２の素子は、
ドレインが次段または同じ段の前記スイッチング素子のソースに接続され、
ゲートが同じ段の前記スイッチング素子のゲートに接続され、
ソースが次段の前記スイッチング素子のゲートに接続され、
１段目の前記第２の素子は、
ドレインが次段または同じ段の前記スイッチング素子のソースに接続され、
ゲートに前記第２のゲート駆動回路からの前記信号が入力され、
ソースが次段の前記スイッチング素子のゲートに接続され
ていることを特徴とする半導体装置。

【請求項10】

請求項９において、
１段目の前記第１の素子は、前記第２の導電型を有するノーマリオフ型のトランジスタであって、
ドレインに前記第２のゲート駆動回路からの前記信号が入力され、
ゲートが次段の前記スイッチング素子のソースに接続され、
ソースが次段の前記スイッチング素子のゲートに接続され
ていることを特徴とする半導体装置。

【請求項11】

請求項９において、
１段目の前記第１の素子は、前記ダイオードであって、
前記第１の導電型がｎ型の場合はアノードに、前記第１の導電型がｐ型の場合はカソードに、前記第２のゲート駆動回路からの前記信号が入力され、
前記第１の導電型がｎ型の場合はカソードが、前記第１の導電型がｐ型の場合はアノードが、２段目の前記スイッチング素子のゲートに接続され
ていることを特徴とする半導体装置。

【請求項12】

請求項９において、
１段目からｍ－１段目までの前記第２の素子は、ドレインが次段の前記スイッチング素子のソースに接続されていることを特徴とする半導体装置。

【請求項13】

請求項９において、
１段目からｍ－１段目までの前記第２の素子は、ドレインが同じ段の前記スイッチング素子のソースに接続されていることを特徴とする半導体装置。

【請求項14】

請求項９において、
前記駆動回路は、前記第２の導電型を有するノーマリオフ型のトランジスタで構成された１段目からｍ－１段目までの第３の素子を有し、
１段目からｍ－１段目までの前記第３の素子は、ゲートが次段の前記スイッチング素子のソースに接続され、
２段目からｍ－１段目までの前記第３の素子は、ドレインが同じ段の前記スイッチング素子のゲートに接続され、
２段目からｍ－１段目までの前記第１の素子は、ドレインが同じ段の前記第３の素子を介して同じ段の前記スイッチング素子のゲートに接続され、
１段目の前記第３の素子は、ドレインに前記第２のゲート駆動回路からの前記信号が入力され、
１段目の前記第１の素子は、１段目の前記第３の素子を介して前記第２のゲート駆動回路からの前記信号が入力され、
１段目の前記第２の素子は、１段目の前記第３の素子を介してゲートに前記第２のゲート駆動回路からの前記信号が入力され
ていることを特徴とする半導体装置。

【請求項15】

請求項１４において、
前記駆動回路は、それぞれ互いに逆並列に接続されたダイオードで構成された１段目からｍ－１段目までの第４の素子を有し、
１段目からｍ－１段目までの前記第３の素子は、ゲートが同じ段の前記第４の素子を介して次段の前記スイッチング素子のソースに接続されていることを特徴とする半導体装置。

【請求項16】

請求項１４において、
１段目からｍ－１段目までの前記第３の素子のゲート閾値の絶対値が、同じ段の前記第１の素子のゲート閾値の絶対値よりも小さいことを特徴とする半導体装置。

【請求項17】

請求項１から１６の何れかに記載の半導体装置をスイッチング素子として用いることを特徴とする電力変換装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、半導体装置および電力変換装置に関し、特に、複数の低圧素子を直列接続して構成する高圧素子に適用して有効な技術に関する。

【背景技術】

【0002】

パワー半導体デバイスの開発では、高い耐圧を備えつつ、オン抵抗が低く、スイッチング損失が小さいデバイスを実現することが重要な課題である。

【0003】

通常、パワートランジスタはボディ領域とドレイン領域との間に配置されたドリフト領域を持つ。ドリフト領域のドーピング濃度はドレイン領域よりも低い。

【0004】

従来のパワートランジスタのオン抵抗は、電流が流れる方向のドリフト領域の長さとドリフト領域のドーピング濃度に依存し、ドリフト領域の長さを短くするか、もしくはドリフト領域のドーピング濃度を高くするとオン抵抗が低下する。

【0005】

しかしながら、ドリフト領域の長さを短くするか、もしくはドリフト領域のドーピング濃度を高くすると、デバイスの耐圧が低下するという問題がある。

【0006】

所定の耐圧を持つパワートランジスタのオン抵抗を低減する方法として、ドリフト領域に相補的にドーピングされた補償領域を設ける技術や、ドリフト領域から誘電体で絶縁され、例えばトランジスタのゲートまたはソース端子に接続されるフィールドプレートをドリフト領域に設ける技術等が良く知られている。

【0007】

これらのタイプのパワートランジスタでは、補償ゾーンまたはフィールドプレートは、デバイスがオフ状態の時は空乏化によりドリフト領域のドーピング電荷を部分的に保障するため、ドリフト領域への高濃度なドーピングが可能になり、耐圧を低下させることなくオン抵抗の低減が可能である。

【0008】

但し、これらのデバイスの出力容量は大きくなる傾向にある。

【0009】

本技術分野の背景技術として、例えば、特許文献１のような技術がある。

【0010】

特許文献１には、複数のパワートランジスタをカスコード接続で自律的に制御することによって耐圧を向上するとともに出力容量を小さくできる半導体素子が開示されている。

【0011】

特許文献１の技術は、耐圧向上、オン抵抗の低減、スイッチング損失の低減といったパワートランジスタの性能面でのメリットのみならず、カスコードの接続段数により耐圧を変化することができるという設計容易化のメリットもある。

【先行技術文献】

【特許文献】

【0012】

【特許文献1】米国特許出願公開第２０１２／０１７５６３５号明細書

【発明の概要】

【発明が解決しようとする課題】

【0013】

しかしながら、上記特許文献１で開示されている技術は、ゲート電極を１つ前の段のソース電極と接続するカスコード接続を用いているために、次のような課題を有する。

【0014】

（課題１）２段目以降のパワートランジスタはゲート電圧が０Ｖで導通するノーマリオン型のパワートランジスタを用いる必要があるため、パワートランジスタの設計や製造プロセスの自由度が低くなる。また、パワートランジスタをオン（導通）するとき、ゲート－ソース間電圧を０Ｖ以上にできないため、チャネル抵抗を十分に小さくできないという問題がある。また、還流動作時にパワートランジスタを逆導通するとき、ゲート－ソース間電圧は０Ｖに近いため、チャネル抵抗を十分に小さくできないという問題がある。

【0015】

（課題２）特許文献１では、２段目以降のパワートランジスタの耐圧はゲート酸化膜の耐圧で制限され、個別のパワートランジスタの耐圧は通常２０Ｖ程度に制限される。また、高い耐圧を得るためにはカスコード接続の段数を増やす必要があるが、段数が増加するにつれてパワートランジスタのチャネルやパワートランジスタ同士を接続するコンタクトの直列数が増加し、寄生抵抗が大きくなるという問題がある。

【0016】

（課題３）複数のパワートランジスタを直列接続して構成するため、信頼性が低下する。例えば、特許文献１では、直列接続されたパワートランジスタのうち、１つでもパワートランジスタのソース－ドレイン間が破壊された場合、当該破壊されたパワートランジスタの次段以降のパワートランジスタは全てオフすることができなくなるため、耐圧が著しく低下するという問題がある。

【0017】

そのため、上記の課題１に対して、直列接続された複数のパワートランジスタのうち２段目以降のパワートランジスタがノーマリオフ型でも初段のパワートランジスタに連動して自律的に制御可能な回路構成、すなわち初段のパワートランジスタがオンの時に２段目以降のパワートランジスタに正のゲート－ソース間電圧を印加できる回路構成を有する半導体装置の実現が望まれる。また、逆導通動作時の導通損失を低減するために、逆導通動作時は２段目以降のパワートランジスタに常に正のゲート－ソース間電圧を印加できる回路構成を有する半導体装置の実現が望まれる。

【0018】

また、上記の課題２に対して、２段目以降のパワートランジスタの耐圧がゲート酸化膜の耐圧で制限されない半導体装置の実現が望まれる。また、パワートランジスタの持つ抵抗成分の内、チャネル抵抗やコンタクト抵抗等の寄生抵抗の比率を適正に設計し、ある目標耐圧に対して、直列接続の２段目以降のパワートランジスタの直列接続の段数を自由に設計できることが重要である。

【0019】

さらに、上記の課題３に対して、直列接続された複数のパワートランジスタのうち一部のパワートランジスタがソース－ドレイン間耐圧不良（ショート）になってもその他のパワートランジスタをオフすることができ、直列接続された一連のパワートランジスタ全体としての耐圧が著しく低下しない半導体装置の実現が望まれる。

【0020】

そこで、本発明の目的は、複数のパワートランジスタを直列接続して構成する半導体装置であって、個々のパワートランジスタにノーマリオフ型のパワートランジスタを用いることができ、なおかつ、逆導通動作時には常に２段目以降のパワートランジスタのゲートに正のゲート－ソース間電圧を印加して逆導通動作時の導通損失を低減することができ、一部のパワートランジスタのソース－ドレイン間が耐圧不良になった場合であっても半導体装置全体として著しく耐圧が低下しない、信頼性の高い半導体装置と、それを用いた電力変換装置を提供することにある。

【課題を解決するための手段】

【0021】

上記課題を解決するために、本発明の半導体装置は、例えば、多段に直列接続された複数のスイッチング素子と、前記複数のスイッチング素子を駆動するための駆動回路とを備えた半導体装置において、ｍを３以上の整数としたとき、前記多段に直列接続された複数のスイッチング素子は、互いに直列接続された１段目からｍ段目までのスイッチング素子を有し、前記駆動回路は、次段の前記スイッチング素子を駆動するための１段目からｍ－１段目までの複数の素子を有し、１段目の前記スイッチング素子のゲートには第１のゲート駆動回路から１段目の前記スイッチング素子のオンオフを制御するゲート駆動信号が入力され、前記駆動回路の１段目の前記素子には前記ゲート駆動信号からは独立した信号であって第２のゲート駆動回路から２段目以降の前記スイッチング素子を駆動するための信号が入力され、前記駆動回路は、１段目の前記スイッチング素子がオン状態のとき、２段目以降の前記スイッチング素子も連動してオン状態とし、１段目の前記スイッチング素子がオフ状態かつ電圧ブロッキング状態のとき、２段目以降の前記スイッチング素子も連動してオフ状態かつ電圧ブロッキング状態とし、１段目の前記スイッチング素子がオフ状態かつ逆導通動作中のとき、２段目以降の前記スイッチング素子をオン状態とするように、前記複数のスイッチング素子を制御することを特徴とする。

【0022】

また、本発明の電力変換装置は、上記した半導体装置をスイッチング素子として用いることを特徴とする。

【発明の効果】

【0023】

本発明によれば、複数のパワートランジスタを直列して構成する半導体装置であって、個々のパワートランジスタにノーマリオフ型のパワートランジスタを用いることができ、なおかつ、逆導通動作時には常に２段目以降のパワートランジスタのゲートに正のゲート－ソース間電圧を印加して逆導通動作時の導通損失を低減することができ、一部のパワートランジスタのソース－ドレイン間が耐圧不良になった場合であっても半導体装置全体として著しい耐圧が低下しない、信頼性の高い半導体装置と、それを用いた電力変換装置を実現することができる。

【図面の簡単な説明】

【0024】

【図1】実施例１の半導体装置の構成を示す回路図である。

【図2】実施例２の半導体装置の構成を示す回路図である。

【図3】実施例３の半導体装置の構成を示す回路図である。

【図4】実施例４の半導体装置の構成を示す回路図である。

【図5】実施例５の半導体装置の構成を示す回路図である。

【図6】実施例６の半導体装置の構成を示す回路図である。

【図7】実施例７の半導体装置の構成を示す回路図である。

【発明を実施するための形態】

【0025】

以下、図面を用いて本発明の実施例を説明する。各図、各実施例において、同一または類似の構成要素については同じ符号を付け、重複する説明は省略する。

【実施例0026】

図１は、実施例１の半導体装置の構成を示す回路図である。

【0027】

図１に示すように、実施例１の半導体装置１０は、多段に直列接続された複数のスイッチング素子ＱＮ１、ＱＮ２、ＱＮ３と、複数のスイッチング素子ＱＮ１、ＱＮ２、ＱＮ３を駆動するための駆動回路５とを備えている。また、半導体装置１０は、ソース端子１と、ドレイン端子２とを有している。

【0028】

図１では、半導体装置１０を構成するパワートランジスタ（複数のスイッチング素子ＱＮ１、ＱＮ２、ＱＮ３や駆動回路５に用いられる素子）としてＭＯＳＦＥＴを用いた例を示しているが、多段に直列接続された複数のスイッチング素子ＱＮ１、ＱＮ２、ＱＮ３に用いられるパワートランジスタとしてＩＧＢＴ（Insulated Gate Bipolar Transistor）を用いてもよいし、窒化ガリウム（ＧａＮ）等の材料を用いたＨＥＭＴ（High Electron Mobility Transistor：高電子移動度トランジスタ）を用いても良い。なお、スイッチング素子ＱＮ１、ＱＮ２、ＱＮ３としてＩＧＢＴを用いる場合は、ＩＧＢＴに対して逆並列に接続されたダイオードをさらに備える構成とすればよい。また、ＩＧＢＴを用いる場合は、ソース端子１はエミッタ端子と読み替え、ドレイン端子２はコレクタ端子と読み替えればよい。

【0029】

半導体装置１０は、第１のゲート駆動回路３と第２のゲート駆動回路４とに接続されている。ここでは、第１のゲート駆動回路３と第２のゲート駆動回路４とが半導体装置１０の外部に設けられている場合を例にして説明しているが、これに限られず、半導体装置１０が第１のゲート駆動回路３と第２のゲート駆動回路４とのうち一方または両方を内蔵して備えている構成としてもよい。

【0030】

多段に直列接続された複数のスイッチング素子ＱＮ１、ＱＮ２、ＱＮ３として、図１では３段の例を示しているが、これに限られず、ｍを３以上の整数としたとき、互いに直列接続された１段目からｍ段目までのスイッチング素子を有する構成としてもよい。この場合、１段目のスイッチング素子ＱＮ１のソース（ｓ、以下符号省略）にソース端子１が接続され、ｍ段目のスイッチング素子ＱＮｍ（ｍ＝３の場合はＱＮ３）のドレイン（ｄ、以下符号省略）にドレイン端子２が接続され、２段目以降のスイッチング素子のソースが前段のスイッチング素子のドレインに接続された構成とすればよい。直列数として、２段（ｍ＝２）とすることを妨げるものではないが、３段以上（ｍ≧３）であった方が高耐圧化に適するため望ましい。

【0031】

複数のスイッチング素子ＱＮ１、ＱＮ２、ＱＮ３は、第１の導電型を有するトランジスタであり、実施例１では第１の導電型としてｎ型の例で説明する。

【0032】

実施例１では、複数のスイッチング素子ＱＮ１、ＱＮ２、ＱＮ３のうち、少なくとも２段目以降のスイッチング素子ＱＮ２、ＱＮ３は、ノーマリオフ型のトランジスタを用いている。１段目のスイッチング素子ＱＮ１は、ノーマリオフ型、ノーマリオン型の何れでもよい。

【0033】

駆動回路５は、次段のスイッチング素子ＱＮ２～ＱＮｍを駆動するための１段目からｍ－１段目までの複数の素子を有する。

【0034】

図１に示すように、実施例１の駆動回路５は、第２の導電型を有するノーマリオフ型のトランジスタＡＰ１、ＡＰ２、ＢＰ１、ＢＰ２を有している。トランジスタＡＰ１、ＢＰ１が１段目の素子を構成し、トランジスタＡＰ２、ＢＰ２が２段目の素子を構成している。

【0035】

１段目のスイッチング素子ＱＮ１のゲート（ｇ、以下符号省略）には、第１のゲート駆動回路３から１段目のスイッチング素子ＱＮ１のオンオフを制御するゲート駆動信号が入力される。

【0036】

駆動回路５の１段目の素子ＡＰ１、ＢＰ１には、第１のゲート駆動回路３のゲート駆動信号からは独立した信号であって第２のゲート駆動回路４から２段目以降のスイッチング素子ＱＮ２、ＱＮ３を駆動するための信号が入力される。

【0037】

そして、駆動回路５は、１段目のスイッチング素子ＱＮ１がオン状態のとき、２段目以降のスイッチング素子ＱＮ２、ＱＮ３も連動してオン状態とし、１段目のスイッチング素子ＱＮ１がオフ状態かつ電圧ブロッキング状態のとき、２段目以降のスイッチング素子ＱＮ２、ＱＮ３も連動してオフ状態かつ電圧ブロッキング状態とし、１段目のスイッチング素子ＱＮ１がオフ状態かつ逆導通動作中のとき、２段目以降のスイッチング素子ＱＮ２、ＱＮ３をオン状態とするように、複数のスイッチング素子ＱＮ２、ＱＮ３を制御する。

【0038】

実施例１の半導体装置１０によれば、第１のゲート駆動回路３のゲート駆動信号からは独立した信号が第２のゲート駆動回路４から駆動回路５に入力され、１段目のスイッチング素子ＱＮ１がオフ状態かつ逆導通動作中のとき、２段目以降のスイッチング素子ＱＮ２、ＱＮ３をオン状態とするように制御することで、逆導通動作中でも２段目以降のスイッチング素子ＱＮ２、ＱＮ３ではオン状態でチャネルを介して電流が流れるため、２段目以降のスイッチング素子ＱＮ２、ＱＮ３の還流ダイオード（ＭＯＳＦＥＴに内蔵されたダイオードや、ＩＧＢＴに逆並列に接続されたダイオード）による電圧降下を避けることができ、逆導通動作中の導通損失を低減できる効果がある。

【0039】

第２のゲート駆動回路４からの信号としては、少なくとも１段目のスイッチング素子ＱＮ１がオン状態または逆導通動作中のときは、第２のゲート駆動回路４からオン信号が入力されることが望ましい。また、複数のスイッチング素子ＱＮ１、ＱＮ２、ＱＮ３の正常動作中は第２のゲート駆動回路４から常にオン信号が入力されるようにしてもよい。例えば、第２のゲート駆動回路４として、定電圧源を用いることができる。定電圧源を用いることで、第２のゲート駆動回路４を簡易な構成とすることができる。

【0040】

次に、実施例１の半導体装置１０における駆動回路５の具体的な構成の一例を説明する。

【0041】

駆動回路５は、第２の導電型を有するノーマリオフ型のトランジスタＡＰ１、ＡＰ２で構成された１段目からｍ－１段目までの第１の素子と、第２の導電型を有するノーマリオフ型のトランジスタＢＰ１、ＢＰ２で構成された１段目からｍ－１段目までの第２の素子とを有する。ここではｍ＝３なので１段目から２段目であるが、以下の説明ではｍが４以上の場合も想定して説明する。

【0042】

１段目の第１の素子であるトランジスタＡＰ１は、ドレインに第２のゲート駆動回路４からの信号が入力され、ゲートが次段のスイッチング素子ＱＮ２のソースに接続され、ソースが次段のスイッチング素子ＱＮ２のゲートに接続されている。

【0043】

１段目の第２の素子であるトランジスタＢＰ１は、ドレインが次段のスイッチング素子ＱＮ１のソースに接続され、ゲートに第２のゲート駆動回路４からの信号が入力され、ソースが次段のスイッチング素子ＱＮ２のゲートに接続されている。

【0044】

２段目からｍ－１段目までの第１の素子であるトランジスタＡＰ２は、ドレインが同じ段のスイッチング素子ＱＮ２のゲートに接続され、ゲートが次段のスイッチング素子ＱＮ３のソースに接続され、ソースが次段の前記スイッチング素子ＱＮ３のゲートに接続されている。

【0045】

２段目からｍ－１段目までの第２の素子であるトランジスタＢＰ２は、ドレインが次段のスイッチング素子ＱＮ３のソースに接続され、ゲートが同じ段のスイッチング素子ＱＮ２のゲートに接続され、ソースが次段のスイッチング素子ＱＮ３のゲートに接続されている。

【0046】

次に、実施例１の半導体装置１０の動作の一例を説明する。

【0047】

ここでは、スイッチング素子ＱＮ１、ＱＮ２、ＱＮ３と、トランジスタＡＰ１、ＡＰ２、ＢＰ１、ＢＰ２のドレイン－ソース間耐圧が２０Ｖであるとし、これらを接続して１つの半導体装置１０として動作させる。したがって、半導体装置１０のゲートは１段目のスイッチング素子ＱＮ１のゲート、ソースは１段目のトランジスタＱＮ１のソース、ドレインは最終段である３段目のスイッチング素子ＱＮ３のドレインとなる。

【0048】

また、第２のゲート駆動回路４は少なくとも半導体装置１０が導通動作（オン状態）または逆導通動作中はオン信号（例えばソース端子１の電位に対して＋１５Ｖの信号）を出力するものであり、実施例１では一例として、ソース端子１の電位に対して常に＋１５Ｖのオン信号を出力する定電圧源を用いている。

【0049】

まずは、ブロッキング時の動作について説明する。

【0050】

ブロッキング時の動作の一例として、ドレイン端子２に電圧が印加され、第１のゲート駆動回路３がオフ信号（例えば０Ｖ以下）を出力している状態を例に説明する。

【0051】

第１のゲート駆動回路３のオフ信号によってスイッチング素子ＱＮ１はオフ状態であり、スイッチング素子ＱＮ１のドレイン電位は上昇する。スイッチング素子ＱＮ１のドレイン電位が１５Ｖ以上まで上昇するとトランジスタＡＰ１がオフ状態となり、さらにトランジスタＢＰ１がオン状態となる。したがって、スイッチング素子ＱＮ２のゲートとソースが同電位になり、スイッチング素子ＱＮ２がオフ状態となり、スイッチング素子ＱＮ２のドレイン電圧が上昇する。

【0052】

同様に、トランジスタＡＰ２がオフ状態となり、さらにトランジスタＢＰ２がオン状態となる。したがって、スイッチング素子ＱＮ３のゲートとソースが同電位になり、スイッチング素子ＱＮ３がオフ状態となり、スイッチング素子ＱＮ３のドレイン電圧が上昇する。

【0053】

上記の一連の動作によって、直列接続されたスイッチング素子ＱＮ１、ＱＮ２、ＱＮ３と直列接続されたトランジスタＡＰ１、ＡＰ２が連動してオフ状態になり、高い耐電圧性能が発揮される。

【0054】

次に、導通時の動作について説明する。

【0055】

導通時の動作の一例として、負荷（図示せず）を介してドレイン端子２に電圧が印加され、第１のゲート駆動回路３がオン信号（例えば１５Ｖ）を出力している状態を例に説明する。

【0056】

第１のゲート駆動回路３のオン信号によってスイッチング素子ＱＮ１はオン状態になり、スイッチング素子ＱＮ1のドレイン電位は低下する。したがって、トランジスタＡＰ１がオン状態となり、トランジスタＢＰ１はオフ状態となる。すると、第２のゲート駆動回路４から供給される電荷がスイッチング素子ＱＮ２のゲートに蓄積され、スイッチング素子ＱＮ２がオン状態になり、スイッチング素子ＱＮ２のドレイン電位は低下する。

【0057】

同様に、トランジスタＡＰ２がオン状態となり、トランジスタＢＰ２がオフ状態となる。すると、第２のゲート駆動回路４から供給される電荷がスイッチング素子ＱＮ３のゲートに蓄積され、スイッチング素子ＱＮ３がオン状態になり、ドレイン端子２の電位は低下する。

【0058】

上記の一連の動作によって、直列接続されたスイッチング素子ＱＮ１、ＱＮ２、ＱＮ３が連動してオン状態となり、電流を導通させることができる。

【0059】

次に、逆導通時の動作について説明する。

【0060】

逆導通時の動作の一例として、インバータの還流時に生じる、ソースからドレインに電流が流れる逆導通動作を想定し、第１のゲート駆動回路３がオフ信号（例えば０Ｖ以下）を出力している状態を例に説明する。

【0061】

第１のゲート駆動回路３のオフ信号によってスイッチング素子ＱＮ１はオフ状態であり、電流は還流ダイオード（この場合はスイッチング素子ＱＮ１に内蔵されたＰＮダイオード）を介してソースからドレインに流れる。

【0062】

このとき、スイッチング素子ＱＮ１のドレイン電位はソース電位より低いため、トランジスタＡＰ１はオン状態であり、トランジスタＢＰ１はオフ状態である。したがって、第２のゲート駆動回路４から供給される電荷がスイッチング素子ＱＮ２のゲートに蓄積され、スイッチング素子ＱＮ２はオン状態であり、電流はスイッチング素子ＱＮ２のチャネルを介してソースからドレインに流れる。

【0063】

同様に、スイッチング素子ＱＮ２のドレイン電位はソース電位より低いため、トランジスタＡＰ２はオン状態であり、トランジスタＢＰ２はオフ状態である。したがって、第２のゲート駆動回路４から供給される電荷がスイッチング素子ＱＮ３のゲートに蓄積され、スイッチング素子ＱＮ３はオン状態であり、電流はスイッチング素子ＱＮ３のチャネルを介してソースからドレインに流れる。

【0064】

上記の一連の動作によって、ソース端子１からドレイン端子２に向かって電流を逆導通することができる。この際、直列接続された２段目以降のスイッチング素子ＱＮ２、ＱＮ３がオン状態であり、チャネルを介して電流が流れるため、２段目以降のスイッチング素子ＱＮ２、ＱＮ３の還流ダイオード（この場合はスイッチング素子ＱＮ２、ＱＮ３に内蔵されたＰＮダイオード）による電圧降下を避けることができ、逆導通動作中の導通損失を低減できる。

【0065】

逆導通時の動作のもう一つの例として、第１のゲート駆動回路３がオン信号（例えば１５Ｖ）を出力している状態を例に説明する。

【0066】

第１のゲート駆動回路３のオン信号によってスイッチング素子ＱＮ１はオン状態であり、電流はスイッチング素子ＱＮ１のチャネルを介してソースからドレインに流れる。また、スイッチング素子ＱＮ２、ＱＮ３では、上記説明と同様にチャネルを介してソースからドレインに流れる。

【0067】

上記の一連の動作によって、ソース端子１からドレイン端子２に向かって電流を逆導通することができる。この際、直列接続されたスイッチング素子ＱＮ１、ＱＮ２、ＱＮ３がオン状態であり、チャネルを介して電流が流れるため、スイッチング素子ＱＮ１、ＱＮ２、ＱＮ３の還流ダイオード（この場合はスイッチング素子ＱＮ１、ＱＮ２、ＱＮ３に内蔵されたＰＮダイオード）による電圧降下を避けることができ、逆導通動作中の導通損失を低減できる。

【0068】

次に、一部のスイッチング素子のドレイン－ソース間がショートする不良が発生した場合の動作について説明する。

【0069】

スイッチング素子のショート不良発生時の動作の一例として、スイッチング素子ＱＮ２のドレイン－ソース間がショートする不良が発生した場合を想定し、ドレイン端子２に電圧が印加され、第１のゲート駆動回路３がオフ信号（例えば０Ｖ以下）を出力している状態を例に説明する。

【0070】

上述した通り、第１のゲート駆動回路３のオフ信号によってスイッチング素子ＱＮ１とトランジスタＡＰ１はオフ状態、トランジスタＢＰ１はオン状態になるが、スイッチング素子ＱＮ２のドレイン－ソース間はショートしているためスイッチング素子ＱＮ２のドレイン－ソース間の電位差は小さい。しかしながら、この電位差が数ボルト以上（トランジスタＢＰ２のゲート閾値電圧の絶対値＋トランジスタＢＰ２に内蔵されるＰＮダイオードの内蔵電位以上）であれば、トランジスタＢＰ２はオン状態となり、スイッチング素子ＱＮ３のゲート－ソースが同電位となり、スイッチング素子ＱＮ３はオフされる。

【0071】

スイッチング素子ＱＮ２のドレイン－ソース間電位差が前記電位より小さい場合でも、トランジスタＢＰ２のゲート閾値電圧の絶対値よりスイッチング素子ＱＮ３のゲート閾値電圧の絶対値が大きい場合はスイッチング素子ＱＮ３がオフ状態となる。したがって、第２の素子のゲート閾値の絶対値よりも次段のスイッチング素子のゲート閾値の絶対値よりも大きい構成とすることが望ましい。

【0072】

また、スイッチング素子のショート不良発生時の動作のもう一つの例として、負荷（図示せず）を介してドレイン端子２に電圧が印加され、ゲート駆動回路３がオン信号（例えば１５Ｖ）を出力している状態を例に説明する。

【0073】

スイッチング素子ＱＮ２のドレイン－ソース間がショートしていても、導通時にはスイッチング素子ＱＮ１、ＱＮ２、ＱＮ３のドレイン－ソース間に印加される電圧は正常動作時と同様であり、正常時と同様に動作可能である。

【0074】

また、逆導通動作においても正常時と同様に動作可能である。

【0075】

以上によって、スイッチング素子ＱＮ２のドレイン－ソース間がショートしている場合においても次段のスイッチング素子ＱＮ３（直列数が多い場合は次段以降の全てのスイッチング素子）をオフすることができるため、正常時と比較して耐電圧性能の劣化は本来スイッチング素子ＱＮ２が担う部分のみに限定される。また、導通動作及び逆導通動作に関しては正常時と同様に動作可能である。

【0076】

従って半導体装置１０全体のうち一部のスイッチング素子がショートしても半導体装置１０全体の動作を継続することができる。

【0077】

以上説明したとおり、実施例１の半導体装置によれば、複数のパワートランジスタを直列して構成する半導体装置であって、個々のパワートランジスタにノーマリオフ型のパワートランジスタを用いることができ、なおかつ、逆導通動作時には常に２段目以降のパワートランジスタのゲートに正のゲート－ソース間電圧を印加して逆導通動作時の導通損失を低減することができ、一部のパワートランジスタのソース－ドレイン間が耐圧不良になった場合であっても半導体装置全体として著しい耐圧が低下しない、信頼性の高い半導体装置を実現することができる。

【実施例0078】

図２は、実施例２の半導体装置の構成を示す回路図である。

【0079】

実施例２は、実施例１の変形例であり、実施例１との違いは、駆動回路５の１段目の第１の素子を、ダイオードＤ１に置き換えた点である。第１の導電型がｎ型の場合は、ダイオードＤ１は、アノード（ａ、以下符号省略）に第２のゲート駆動回路４からの信号が入力され、カソード（ｋ、以下符号省略）が２段目のスイッチング素子ＱＮ２のゲートに接続されている。実施例２の特徴は、オン状態からオフ状態へ遷移するターンオフ動作が高速な点である。これ以外は実施例１の構成、効果と同様であるため、実施例１と異なる点を中心に説明し、重複する説明を省略する。

【0080】

まず、導通時の動作の一例として、負荷（図示せず）を介してドレイン端子２に電圧が印加され、第１のゲート駆動回路３がオン信号（例えば１５Ｖ）を出力している状態を例に説明する。

【0081】

第１のゲート駆動回路３のオン信号によりスイッチング素子ＱＮ１はオン状態であり、スイッチング素子ＱＮ１のドレイン電位は低い。したがって、第２のゲート駆動回路の出力（１５Ｖ）はダイオードＤ１を介してスイッチング素子ＱＮ２のゲートに入力され、スイッチング素子ＱＮ２がオン状態となり、スイッチング素子ＱＮ２のドレイン電圧が低下する。これ以降は、実施例１と同様に、スイッチング素子ＱＮ３もオン状態となり、結果として半導体装置１０がオン状態となる。

【0082】

次に、ブロッキング時の動作の一例として、第１のゲート駆動回路３の出力がオン信号からオフ信号（例えば０Ｖ以下）に変化する動作を例に説明する。

【0083】

まず、第１のゲート駆動回路３からのオフ信号によってスイッチング素子ＱＮ１がオフ状態となり、スイッチング素子ＱＮ１のドレイン電位が上昇する。すると容量結合によってスイッチング素子ＱＮ２のゲート電位がソース端子１に対して上昇する。実施例１の構成ではオン状態のトランジスタＡＰ１を介して第２のゲート駆動回路４に電荷を放電することによってスイッチング素子ＱＮ２のゲート電位はソース端子１に対して１５Ｖに保持されたが、実施例２ではダイオードＤ１が接続されているため第２のゲート駆動回路４への放電が防止されると共に、ダイオードＤ１のカソード－アノード間に正の電位差が生じてトランジスタＢＰ１がオン状態となる。従ってスイッチング素子ＱＮ２のゲート電荷がスイッチング素子ＱＮ１のドレインに流入し、スイッチング素子ＱＮ１のドレイン電位上昇を加速させる。以降の動作は実施例１と同様である。

【0084】

実施例２によれば、スイッチング素子ＱＮ１のドレイン電位上昇の加速によって、半導体装置１０全体としてのターンオフ動作が高速化する。