特開 2023-166777 半導体装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2023166777

(43)【公開日】2023-11-22

(54)【発明の名称】半導体装置

(51)【国際特許分類】

   H01L 25/00 20060101AFI20231115BHJP

【ＦＩ】

H01L25/00 B

【審査請求】未請求

【請求項の数】10

【出願形態】ＯＬ

(21)【出願番号】P 2022077552

(22)【出願日】2022-05-10

(71)【出願人】

【識別番号】302062931

【氏名又は名称】ルネサスエレクトロニクス株式会社

(74)【代理人】

【識別番号】110001195

【氏名又は名称】弁理士法人深見特許事務所

(72)【発明者】

【氏名】中柴 康隆

(72)【発明者】

【氏名】宮木 博

(57)【要約】

【課題】平面視における第１インダクタ及び第２インダクタの占有面積を小さくすることが可能な半導体装置を提供する。
【解決手段】半導体装置は、第１半導体チップと、第２半導体チップと、再配線層とを備える。第１半導体チップ及び第２半導体チップは、半導体装置の厚さ方向である第１方向に直交している第２方向において間隔を空けて並んでいる。再配線層は、第１半導体チップ上及び第２半導体チップ上に跨って配置されている。再配線層は、第１インダクタと第２インダクタとを有する。第１インダクタ及び第２インダクタは、第１方向及び第２方向に直交している第３方向において間隔を空けて互いに対向している。第１インダクタ及び第２インダクタは、それぞれ第１半導体チップ及び第２半導体チップに電気的に接続されている。第１インダクタ及び第２インダクタは、第３方向に直交している面内において第１半導体チップ上及び第２半導体チップ上に跨って巻回されている。
【選択図】図３

【特許請求の範囲】

【請求項1】

第１半導体チップと、
第２半導体チップと、
再配線層とを備え、
前記第１半導体チップ及び前記第２半導体チップは、半導体装置の厚さ方向である第１方向に直交している第２方向において、間隔を空けて並んでおり、
前記再配線層は、前記第１半導体チップ上及び前記第２半導体チップ上に跨って配置されており、
前記再配線層は、第１インダクタと、第２インダクタとを有し、
前記第１インダクタ及び前記第２インダクタは、前記第１方向及び前記第２方向に直交している第３方向において間隔を空けて互いに対向しており、
前記第１インダクタは、前記第１半導体チップに電気的に接続されており、
前記第２インダクタは、前記第２半導体チップに電気的に接続されており、
前記第１インダクタ及び前記第２インダクタは、前記第３方向に直交している面内において、前記第１半導体チップ上及び前記第２半導体チップ上に跨って巻回されている、半導体装置。

【請求項2】

前記第１インダクタの前記第２方向における一方側の端部は、前記第２インダクタの前記第２方向における一方側の端部とずれた位置にあり、
前記第１インダクタの前記第２方向における他方側の端部は、前記第２インダクタの前記第２方向における他方側の端部とずれた位置にある、請求項１に記載の半導体装置。

【請求項3】

前記第１インダクタの前記第２方向における幅は、前記第２インダクタの前記第２方向における幅と異なっている、請求項２に記載の半導体装置。

【請求項4】

前記再配線層は、第３インダクタと、第４インダクタとをさらに有し、
前記第３インダクタ及び前記第４インダクタは、前記第３方向において間隔を空けて互いに対向しており、
前記第３インダクタは、前記第１半導体チップに電気的に接続されており、
前記第４インダクタは、前記第２半導体チップに電気的に接続されており、
前記第３インダクタ及び前記第４インダクタは、前記第３方向に直交している面内において、前記第１半導体チップ上及び前記第２半導体チップ上に跨って巻回されており、
前記第２インダクタは、前記第３方向において、前記第１インダクタと前記第３インダクタとの間にあり、
前記第３インダクタは、前記第３方向において、前記第２インダクタと前記第４インダクタとの間にある、請求項１に記載の半導体装置。

【請求項5】

前記第２インダクタと前記第３インダクタとの間の第１間隔は、前記第１インダクタと前記第２インダクタとの間の第２間隔及び前記第３インダクタと前記第４インダクタとの間の第３間隔よりも大きい、請求項４に記載の半導体装置。

【請求項6】

前記第１間隔は、前記第２間隔及び前記第３間隔の１０倍以上である、請求項５に記載の半導体装置。

【請求項7】

前記第１インダクタ及び前記第３インダクタは、互いに独立しており、
前記第２インダクタ及び前記第４インダクタは、互いに独立している、請求項４に記載の半導体装置。

【請求項8】

前記第１インダクタ及び前記第３インダクタは、互いに電気的に接続されており、
前記第２インダクタ及び前記第４インダクタは、互いに電気的に接続されている、請求項４に記載の半導体装置。

【請求項9】

前記第１半導体チップは、前記第１方向に沿って積層されている複数の第１配線を含む第１配線層を有し、
前記第２半導体チップは、前記第１方向に沿って積層されている複数の第２配線を含む第２配線層を有し、
前記再配線層は、前記第１配線層上及び前記第２配線層上にあり、
前記第１インダクタ及び前記第３インダクタは、最も前記再配線層側にある前記複数の第１配線のうちの１つにより互いに電気的に接続されており、
前記第２インダクタ及び前記第４インダクタは、最も前記再配線層側にある前記複数の第２配線のうちの１つにより互いに電気的に接続されている、請求項８に記載の半導体装置。

【請求項10】

前記第１インダクタ及び前記第２インダクタのうちの少なくともいずれかは、互いに電気的に接続されている複数の部分を有し、
前記複数の部分の各々は、前記第３方向に直交している面内において、前記第１半導体チップ上及び前記第２半導体チップ上に跨って巻回されている、請求項１に記載の半導体装置。

【発明の詳細な説明】

【技術分野】

【0001】

本開示は、半導体装置に関する。

【背景技術】

【0002】

特開２０２０－１２３５９９号公報（特許文献１）に記載の半導体装置は、第１半導体チップ及び第２半導体チップと、再配線層とを有している。半導体装置の厚さ方向を、第１方向とする。第１方向に直交している方向を、第２方向とする。第１半導体チップ及び第２半導体チップは、第２方向において、間隔を空けて並んでいる。

【0003】

再配線層は、第１半導体チップ上及び第２半導体チップ上に跨って配置されている。再配線層は、第１インダクタと、第２インダクタとを有している。第１インダクタ及び第２インダクタは、第１方向において間隔を空けて互いに対向している。再配線層は、第１方向において積層されている複数の配線を有している。第１インダクタは、再配線層が有している複数の配線のうちの１つを第１方向に直交している面内で巻回させることにより構成されている。第２インダクタは、再配線層が有している複数の配線のうちの他の１つを第１方向に直交している面内で巻回させることにより構成されている。

【先行技術文献】

【特許文献】

【0004】

【特許文献1】特開２０２０－１２３５９９号公報

【発明の概要】

【発明が解決しようとする課題】

【0005】

特許文献１に記載の半導体装置では、第１方向に直交している面内で再配線層が有している配線を巻回させることにより第１インダクタ及び第２インダクタが構成されているため、平面視における第１インダクタ及び第２インダクタの占有面積が大きくなる。その他の課題及び新規な特徴は、本明細書の記載及び添付図面から明らかになるであろう。

【課題を解決するための手段】

【0006】

本開示に係る半導体装置は、第１半導体チップと、第２半導体チップと、再配線層とを備えている。第１半導体チップ及び第２半導体チップは、半導体装置の厚さ方向である第１方向に直交している第２方向において、間隔を空けて並んでいる。再配線層は、第１半導体チップ上及び第２半導体チップ上に跨って配置されている。再配線層は、第１インダクタと、第２インダクタを有する。第１インダクタ及び第２インダクタは、第１方向及び第２方向に直交している第３方向において間隔を空けて互いに対向している。第１インダクタは、第１半導体チップに電気的に接続されている。第２インダクタは、第２半導体チップに電気的に接続されている。第１インダクタ及び第２インダクタは、第３方向に直交している面内において、第１半導体チップ上及び第２半導体チップ上に跨って巻回されている。

【発明の効果】

【0007】

本開示の半導体装置によると、平面視における第１インダクタ及び第２インダクタの占有面積を小さくすることができる。

【図面の簡単な説明】

【0008】

【図1】半導体装置ＤＥＶ１の概略構成図である。

【図2】半導体装置ＤＥＶ１の平面図である。

【図3】図２中のＩＩＩ－ＩＩＩにおける断面図である。

【図4】図２中のＩＶ－ＩＶにおける断面図である。

【図5】図２中のＶ－Ｖにおける断面図である。

【図6】半導体チップＣＨＰ１の拡大断面図である。

【図7】半導体チップＣＨＰ２の拡大断面図である。

【図8】半導体装置ＤＥＶ１の製造方法を示す工程図である。

【図9】第１工程Ｓ２１を説明する断面図である。

【図10】第２工程Ｓ２２を説明する断面図である。

【図11】第１工程Ｓ３１を説明する断面図である。

【図12】第２工程Ｓ３２を説明する断面図である。

【図13】第３工程Ｓ３３を説明する断面図である。

【図14】第４工程Ｓ３４を説明する断面図である。

【図15】第５工程Ｓ３５を説明する断面図である。

【図16】半導体装置ＤＥＶ２の平面図である。

【図17】変形例に係る半導体装置ＤＥＶ２の平面図である。

【図18】半導体装置ＤＥＶ３の平面図である。

【図19】図１８中のＸＩＸ－ＸＩＸにおける断面図である。

【図20】図１８中のＸＸ－ＸＸにおける断面図である。

【図21】半導体装置ＤＥＶ４の平面図である。

【図22】半導体装置ＤＥＶ５の平面図である。

【図23】インダクタＩＤ１の模式的な斜視図である。

【図24】インダクタＩＤ２の模式的な斜視図である。

【発明を実施するための形態】

【0009】

本開示の実施形態の詳細を、図面を参照しながら説明する。以下の図面では、同一又は相当する部分に同一の参照符号を付し、重複する説明は繰り返さないものとする。

【0010】

（第１実施形態）
第１実施形態に係る半導体装置を説明する。実施形態に係る半導体装置を、半導体装置ＤＥＶ１とする。

【0011】

＜半導体装置ＤＥＶ１の構成＞
図１は、半導体装置ＤＥＶ１の概略構成図である。図１に示されるように、半導体装置ＤＥＶ１は、半導体チップＣＨＰ１と、半導体チップＣＨＰ２と、インダクタＩＤ１と、インダクタＩＤ２とを有している。インダクタＩＤ１は、半導体チップＣＨＰ１に電気的に接続されている。インダクタＩＤ２は、半導体チップＣＨＰ２に電気的に接続されている。インダクタＩＤ１及びインダクタＩＤ２は、磁気結合されている。インダクタＩＤ１とインダクタＩＤ２との間は、電気的に絶縁されている。

【0012】

半導体チップＣＨＰ１は、インダクタＩＤ１及びインダクタＩＤ２を介して、半導体チップＣＨＰ２から電気的に絶縁された状態で、半導体チップＣＨＰ２との間で信号の送受信を行うことができる。半導体装置ＤＥＶ１は、デジタルアイソレータである。但し、半導体装置ＤＥＶ１は、デジタルアイソレータに限られるものではない。

【0013】

図２は、半導体装置ＤＥＶ１の平面図である。図２中では、再配線層ＦＯＬの図示が省略されており、インダクタＩＤ１及びインダクタＩＤ２が点線により示されている。図３は、図２中のＩＩＩ－ＩＩＩにおける断面図である。図４は、図２中のＩＶ－ＩＶにおける断面図である。図５は、図２中のＶ－Ｖにおける断面図である。図６は、半導体チップＣＨＰ１の拡大断面図である。図７は、半導体チップＣＨＰ２の拡大断面図である。図２から図７に示されるように、半導体装置ＤＥＶ１は、半導体チップＣＨＰ１と、半導体チップＣＨＰ２と、封止樹脂ＥＲと、再配線層ＦＯＬとを有している。

【0014】

半導体チップＣＨＰ１は、半導体基板ＳＵＢ１と、素子分離膜ＩＳＬ１と、ゲート絶縁膜ＧＩ１と、ゲート電極Ｇ１と、サイドウォールスペーサＳＷＳ１と、配線層ＷＬ１とを有している。配線層ＷＬ１は、層間絶縁膜ＩＬＤ１ａと、コンタクトプラグＣＰ１と、層間絶縁膜ＩＬＤ１ｂと、配線ＷＬ１ａと、複数の層間絶縁膜ＩＬＤ１ｃと、複数の配線ＷＬ１ｂと、複数のビアプラグＶＰ１とを有している。

【0015】

半導体基板ＳＵＢ１は、第１面ＦＳ１と、第２面ＳＳ１とを有している。第１面ＦＳ１及び第２面ＳＳ１は、半導体基板ＳＵＢ１の厚さ方向における端面である。第２面ＳＳ１は、第１面ＦＳ１の反対面である。半導体基板ＳＵＢ１は、例えば、単結晶シリコン（Ｓｉ）により形成されている。

【0016】

半導体基板ＳＵＢ１は、ソース領域ＳＲ１と、ドレイン領域ＤＲ１と、ウェル領域ＷＲ１とを有している。ソース領域ＳＲ１及びドレイン領域ＤＲ１は、互いに離間するように第１面ＦＳ１に形成されている。ソース領域ＳＲ１及びドレイン領域ＤＲ１の導電型は、第１導電型である。

【0017】

ソース領域ＳＲ１は、第１部分ＳＲ１ａと、第２部分ＳＲ１ｂとを有している。第１部分ＳＲ１ａは、第２部分ＳＲ１ｂよりもドレイン領域ＤＲ１側にある。ドレイン領域ＤＲ１は、第１部分ＤＲ１ａと、第２部分ＤＲ１ｂとを有している。第１部分ＤＲ１ａは、第２部分ＤＲ１ｂよりもソース領域ＳＲ１の近くにある。第１部分ＳＲ１ａ中のドーパント濃度は第２部分ＳＲ１ｂ中のドーパント濃度よりも低く、第１部分ＤＲ１ａ中のドーパント濃度は第２部分ＤＲ１ｂ中のドーパント濃度よりも低い。すなわち、ソース領域ＳＲ１及びドレイン領域ＤＲ１は、ＬＤＤ（Lightly Doped Diffusion）構造になっている。

【0018】

ウェル領域ＷＲ１は、ソース領域ＳＲ１及びドレイン領域ＤＲ１を取り囲むように、第１面ＦＳ１に形成されている。ウェル領域ＷＲ１の導電型は、第２導電型である。第２導電型は、第１導電型と反対の導電型である。

【0019】

ゲート絶縁膜ＧＩ１は、第１面ＦＳ１上に配置されている。より具体的には、ゲート絶縁膜ＧＩ１は、ソース領域ＳＲ１とドレイン領域ＤＲ１との間にある第１面ＦＳ１上に配置されている。ゲート絶縁膜ＧＩ１は、例えば、シリコン酸化物により形成されている。ゲート電極Ｇ１は、ゲート絶縁膜ＧＩ１上に配置されている。すなわち、ゲート電極Ｇ１は、ソース領域ＳＲ１とドレイン領域ＤＲ１との間にあるウェル領域ＷＲ１とゲート絶縁膜ＧＩ１を介在させて対向している。ゲート電極Ｇ１は、例えばドーパントを含む多結晶シリコンにより形成されている。ソース領域ＳＲ１、ドレイン領域ＤＲ１、ウェル領域ＷＲ１、ゲート絶縁膜ＧＩ１及びゲート電極Ｇ１は、トランジスタを構成している。

【0020】

サイドウォールスペーサＳＷＳ１は、第１面ＦＳ１上に配置されている。より具体的には、サイドウォールスペーサＳＷＳ１は、ゲート電極Ｇ１の側面に接するように第１部分ＳＲ１ａ上及び第１部分ＤＲ１ａ上に配置されている。サイドウォールスペーサＳＷＳ１は、例えばシリコン窒化物により形成されている。素子分離膜ＩＳＬ１は、平面視においてウェル領域ＷＲ１を取り囲むように第１面ＦＳ１に配置されている。より具体的には、第１面ＦＳ１には、第２面ＳＳ１に向かって延びる溝ＴＲ１ａが形成されている。素子分離膜ＩＳＬ１は、溝ＴＲ１ａに埋め込まれている。素子分離膜ＩＳＬ１は、例えばシリコン酸化物により形成されている。

【0021】

配線層ＷＬ１は、第１面ＦＳ１上に配置されている。層間絶縁膜ＩＬＤ１ａは、ゲート電極Ｇ１、サイドウォールスペーサＳＷＳ１及び素子分離膜ＩＳＬ１を覆うように、第１面ＦＳ１上に配置されている。層間絶縁膜ＩＬＤ１ａは、例えばシリコン酸化物により形成されている。層間絶縁膜ＩＬＤ１ａには、コンタクトホールＣＨ１が形成されている。コンタクトホールＣＨ１からは、ソース領域ＳＲ１、ドレイン領域ＤＲ１又はゲート電極Ｇ１が露出している。コンタクトプラグＣＰ１は、コンタクトホールＣＨ１に埋め込まれている。コンタクトプラグＣＰ１の下端は、ソース領域ＳＲ１、ドレイン領域ＤＲ１又はゲート電極Ｇ１に電気的に接続されている。コンタクトプラグＣＰ１は、例えばタングステン（Ｗ）により形成されている。

【0022】

層間絶縁膜ＩＬＤ１ｂは、層間絶縁膜ＩＬＤ１ａ上に配置されている。層間絶縁膜ＩＬＤ１ｂは、例えばシリコン酸化物により形成されている。層間絶縁膜ＩＬＤ１ｂには、溝ＴＲ１ｂが形成されている。溝ＴＲ１ｂは、層間絶縁膜ＩＬＤ１ｂを厚さ方向に沿って貫通している。配線ＷＬ１ａは、溝ＴＲ１ｂに埋め込まれている。配線ＷＬ１ａは、例えば銅（Ｃｕ）により形成されている。配線ＷＬ１ａは、コンタクトプラグＣＰ１の上端に電気的に接続されている。

【0023】

複数の層間絶縁膜ＩＬＤ１ｃは、層間絶縁膜ＩＬＤ１ｂ上に積層配置されている。層間絶縁膜ＩＬＤ１ｃは、シリコン酸化物により形成されている。層間絶縁膜ＩＬＤ１ｃの上面には、溝ＴＲ１ｃが形成されている。層間絶縁膜ＩＬＤ１ｃには、ビアホールＶＨ１が形成されている。ビアホールＶＨ１は、層間絶縁膜ＩＬＤ１ｃを厚さ方向に沿って貫通している。ビアホールＶＨ１の上端は溝ＴＲ１ｃの底面において開口しており、ビアホールＶＨ１の下端は層間絶縁膜ＩＬＤ１ｃの下面において開口している。

【0024】

配線ＷＬ１ｂは、溝ＴＲ１ｃに埋め込まれている。ビアプラグＶＰ１は、ビアホールＶＨ１に埋め込まれている。配線ＷＬ１ｂ及びビアプラグＶＰ１は、一体形成されている。配線ＷＬ１ｂ及びビアプラグＶＰ１は、銅により形成されている。ビアプラグＶＰ１は、配線ＷＬ１ａと最下層にある配線ＷＬ１ｂとを接続しており、配線層ＷＬ１の厚さ方向において隣り合っている２つの配線ＷＬ１ｂを接続している。

【0025】

半導体チップＣＨＰ２は、半導体基板ＳＵＢ２と、素子分離膜ＩＳＬ２と、ゲート絶縁膜ＧＩ２と、ゲート電極Ｇ２と、サイドウォールスペーサＳＷＳ２と、配線層ＷＬ２とを有している。配線層ＷＬ２は、層間絶縁膜ＩＬＤ２ａと、コンタクトプラグＣＰ２と、層間絶縁膜ＩＬＤ２ｂと、配線ＷＬ２ａと、複数の層間絶縁膜ＩＬＤ２ｃと、複数の配線ＷＬ２ｂと、複数のビアプラグＶＰ２とを有している。

【0026】

半導体基板ＳＵＢ２は、第１面ＦＳ２と、第２面ＳＳ２とを有している。第１面ＦＳ２及び第２面ＳＳ２は、半導体基板ＳＵＢ２の厚さ方向における端面である。第２面ＳＳ２は、第１面ＦＳ２の反対面である。半導体基板ＳＵＢ２は、例えば、単結晶シリコンにより形成されている。

【0027】

半導体基板ＳＵＢ２は、ソース領域ＳＲ２と、ドレイン領域ＤＲ２と、ウェル領域ＷＲ２とを有している。ソース領域ＳＲ２及びドレイン領域ＤＲ２は、互いに離間するように第１面ＦＳ２に形成されている。ソース領域ＳＲ２及びドレイン領域ＤＲ２の導電型は、第１導電型である。

【0028】

ソース領域ＳＲ２は、第１部分ＳＲ２ａと、第２部分ＳＲ２ｂとを有している。第１部分ＳＲ２ａは、第２部分ＳＲ２ｂよりもドレイン領域ＤＲ２側にある。ドレイン領域ＤＲ２は、第１部分ＤＲ２ａと、第２部分ＤＲ２ｂとを有している。第１部分ＤＲ２ａは、第２部分ＤＲ２ｂよりもソース領域ＳＲ２の近くにある。第１部分ＳＲ２ａ中のドーパント濃度は第２部分ＳＲ２ｂ中のドーパント濃度よりも低く、第１部分ＤＲ２ａ中のドーパント濃度は第２部分ＤＲ２ｂ中のドーパント濃度よりも低い。すなわち、ソース領域ＳＲ２及びドレイン領域ＤＲ２は、ＬＤＤ構造になっている。

【0029】

ウェル領域ＷＲ２は、ソース領域ＳＲ２及びドレイン領域ＤＲ２を取り囲むように、第１面ＦＳ２に形成されている。ウェル領域ＷＲ２の導電型は、第２導電型である。第２導電型は、第１導電型と反対の導電型である。

【0030】

ゲート絶縁膜ＧＩ２は、第１面ＦＳ２上に配置されている。より具体的には、ゲート絶縁膜ＧＩ２は、ソース領域ＳＲ２とドレイン領域ＤＲ２との間にある第１面ＦＳ２上に配置されている。ゲート絶縁膜ＧＩ２は、例えば、シリコン酸化物により形成されている。ゲート電極Ｇ２は、ゲート絶縁膜ＧＩ２上に配置されている。すなわち、ゲート電極Ｇ２は、ソース領域ＳＲ２とドレイン領域ＤＲ２との間にあるウェル領域ＷＲ２とゲート絶縁膜ＧＩ２を介在させて対向している。ゲート電極Ｇ２は、例えばドーパントを含む多結晶シリコンにより形成されている。ソース領域ＳＲ２、ドレイン領域ＤＲ２、ウェル領域ＷＲ２、ゲート絶縁膜ＧＩ２及びゲート電極Ｇ２は、トランジスタを構成している。

【0031】

サイドウォールスペーサＳＷＳ２は、第１面ＦＳ２上に配置されている。より具体的には、サイドウォールスペーサＳＷＳ２は、ゲート電極Ｇ２の側面に接するように第１部分ＳＲ２ａ上及び第１部分ＤＲ２ａ上に配置されている。サイドウォールスペーサＳＷＳ２は、例えばシリコン窒化物により形成されている。素子分離膜ＩＳＬ２は、平面視においてウェル領域ＷＲ２を取り囲むように第１面ＦＳ２に配置されている。より具体的には、第１面ＦＳ２には、第２面ＳＳ２に向かって延びる溝ＴＲ２ａが形成されている。素子分離膜ＩＳＬ２は、溝ＴＲ２ａに埋め込まれている。素子分離膜ＩＳＬ２は、例えばシリコン酸化物により形成されている。

【0032】

配線層ＷＬ２は、第１面ＦＳ２上に配置されている。層間絶縁膜ＩＬＤ２ａは、ゲート電極Ｇ２、サイドウォールスペーサＳＷＳ２及び素子分離膜ＩＳＬ２を覆うように、第１面ＦＳ２上に配置されている。層間絶縁膜ＩＬＤ２ａは、例えばシリコン酸化物により形成されている。層間絶縁膜ＩＬＤ２ａには、コンタクトホールＣＨ２が形成されている。コンタクトホールＣＨ２からは、ソース領域ＳＲ２、ドレイン領域ＤＲ２又はゲート電極Ｇ２が露出している。コンタクトプラグＣＰ２は、コンタクトホールＣＨ２に埋め込まれている。コンタクトプラグＣＰ２の下端は、ソース領域ＳＲ２、ドレイン領域ＤＲ２又はゲート電極Ｇ２に電気的に接続されている。コンタクトプラグＣＰ２は、例えばタングステンにより形成されている。

【0033】

層間絶縁膜ＩＬＤ２ｂは、層間絶縁膜ＩＬＤ２ａ上に配置されている。層間絶縁膜ＩＬＤ２ｂは、例えばシリコン酸化物により形成されている。層間絶縁膜ＩＬＤ２ｂには、溝ＴＲ２ｂが形成されている。溝ＴＲ２ｂは、層間絶縁膜ＩＬＤ２ｂを厚さ方向に沿って貫通している。配線ＷＬ２ａは、溝ＴＲ２ｂに埋め込まれている。配線ＷＬ２ａは、例えば銅により形成されている。配線ＷＬ２ａは、コンタクトプラグＣＰ２の上端に電気的に接続されている。

【0034】

複数の層間絶縁膜ＩＬＤ２ｃは、層間絶縁膜ＩＬＤ２ｂ上に積層配置されている。層間絶縁膜ＩＬＤ２ｃは、シリコン酸化物により形成されている。層間絶縁膜ＩＬＤ２ｃの上面には、溝ＴＲ２ｃが形成されている。層間絶縁膜ＩＬＤ２ｃには、ビアホールＶＨ２が形成されている。ビアホールＶＨ２は、層間絶縁膜ＩＬＤ２ｃを厚さ方向に沿って貫通している。ビアホールＶＨ２の上端は溝ＴＲ２ｃの底面において開口しており、ビアホールＶＨ２の下端は層間絶縁膜ＩＬＤ２ｃの下面において開口している。

【0035】

配線ＷＬ２ｂは、溝ＴＲ２ｃに埋め込まれている。ビアプラグＶＰ２は、ビアホールＶＨ２に埋め込まれている。配線ＷＬ２ｂ及びビアプラグＶＰ２は、一体形成されている。配線ＷＬ２ｂ及びビアプラグＶＰ２は、銅により形成されている。ビアプラグＶＰ２は、配線ＷＬ２ａと最下層にある配線ＷＬ２ｂとを接続しており、配線層ＷＬ２の厚さ方向において隣り合っている２つの配線ＷＬ２ｂを接続している。

【0036】

封止樹脂ＥＲは、配線層ＷＬ１の上面及び配線層ＷＬ２の上面が露出するように、半導体チップＣＨＰ１及び半導体チップＣＨＰ２を封止している。封止樹脂ＥＲは、第１面ＦＳ３と、第２面ＳＳ３とを有している。第１面ＦＳ３及び第２面ＳＳ３は、封止樹脂ＥＲの厚さ方向における端面である。第１面ＦＳ３は、配線層ＷＬ１の上面及び配線層ＷＬ２の上面と面一になっている。第２面ＳＳ３は、第１面ＦＳ３の反対面である。封止樹脂ＥＲは、例えばエポキシ樹脂等の熱硬化性の樹脂材料により形成されている。

【0037】

再配線層ＦＯＬは、半導体チップＣＨＰ１（配線層ＷＬ１）上及び半導体チップＣＨＰ２（配線層ＷＬ２）上に跨るように、第１面ＦＳ３上に配置されている。再配線層ＦＯＬは、半導体チップＣＨＰ１（配線層ＷＬ１）及び半導体チップＣＨＰ２（配線層ＷＬ２）に重なるように、第１面ＦＳ３上に配置されている。再配線層ＦＯＬは、層間絶縁膜ＩＬＤ３ａ、層間絶縁膜ＩＬＤ３ｂ及び層間絶縁膜ＩＬＤ３ｃと、配線ＷＬ３ａ、配線ＷＬ３ｂ及び配線ＷＬ３ｃとを有している。

【0038】

層間絶縁膜ＩＬＤ３ａは、半導体チップＣＨＰ１（配線層ＷＬ１）上及び半導体チップＣＨＰ２（配線層ＷＬ２）上に跨るように、第１面ＦＳ３上に配置されている。層間絶縁膜ＩＬＤ３ａは、半導体チップＣＨＰ１（配線層ＷＬ１）及び半導体チップＣＨＰ２（配線層ＷＬ２）に重なるように、第１面ＦＳ３上に配置されている。層間絶縁膜ＩＬＤ３ａは、例えばポリイミド等の樹脂材料により形成されている。層間絶縁膜ＩＬＤ３ａには、ビアホールＶＨ３ａが形成されている。ビアホールＶＨ３ａは、層間絶縁膜ＩＬＤ３ａを厚さ方向に沿って貫通している。

【0039】

配線ＷＬ３ａは、層間絶縁膜ＩＬＤ３ａ上に配置されている。配線ＷＬ３ａは、ビアホールＶＨ３ａ中にも埋め込まれている。これにより、配線ＷＬ３ａは、最上層のＷＬ１ｂ又は最上層のＷＬ２ｂに電気的に接続されている。配線ＷＬ３ａは、例えば銅により形成されている。

【0040】

層間絶縁膜ＩＬＤ３ｂは、層間絶縁膜ＩＬＤ３ａ上に配置されている。層間絶縁膜ＩＬＤ３ｂは、例えば、ポリイミド等の樹脂材料により形成されている。層間絶縁膜ＩＬＤ３ｂには、ビアホールＶＨ３ｂが形成されている。ビアホールＶＨ３ｂは、層間絶縁膜ＩＬＤ３ｂを厚さ方向に沿って貫通している。配線ＷＬ３ｂは、層間絶縁膜ＩＬＤ３ｂ上に配置されている。配線ＷＬ３ｂは、ビアホールＶＨ３ｂ中にも埋め込まれている。これにより、配線ＷＬ３ｂは、配線ＷＬ３ａに電気的に接続されている。配線ＷＬ３ｂは、例えば銅により形成されている。

【0041】

層間絶縁膜ＩＬＤ３ｃは、層間絶縁膜ＩＬＤ３ｂ上に配置されている。層間絶縁膜ＩＬＤ３ｃは、例えば、ポリイミド等の樹脂材料により形成されている。層間絶縁膜ＩＬＤ３ｃには、ビアホールＶＨ３ｃが形成されている。ビアホールＶＨ３ｃは、層間絶縁膜ＩＬＤ３ｃを厚さ方向に沿って貫通している。配線ＷＬ３ｃは、層間絶縁膜ＩＬＤ３ｃ上に配置されている。配線ＷＬ３ｃは、ビアホールＶＨ３ｃ中にも埋め込まれている。これにより、配線ＷＬ３ｃは、配線ＷＬ３ｂに電気的に接続されている。配線ＷＬ３ｃは、例えば銅により形成されている。

【0042】

配線ＷＬ３ｃは、パッド電極ＰＡＤ１と、パッド電極ＰＡＤ２とを有している。パッド電極ＰＡＤ１は、配線ＷＬ３ｂ及び配線ＷＬ３ａにより、半導体チップＣＨＰ１に電気的に接続されている。パッド電極ＰＡＤ２は、配線ＷＬ３ａ及び配線ＷＬ３ｂにより、半導体チップＣＨＰ２に電気的に接続されている。なお、配線ＷＬ３ａ、配線ＷＬ３ｂ及び配線ＷＬ３ｃは、その下地として、下地膜ＢＦを有している。下地膜ＢＦは、バリアメタル層と、バリアメタル層上に配置されているシード層から構成されている。

【0043】

半導体装置ＤＥＶ１の厚さ方向を、第１方向Ｄ１とする。第１方向Ｄ１に直交している方向を、第２方向Ｄ２とする。第１方向Ｄ１及び第２方向Ｄ２に直交している方向を、第３方向Ｄ３とする。半導体チップＣＨＰ１及び半導体チップＣＨＰ２は、第２方向Ｄ２において間隔を空けて並んでいる。

【0044】

インダクタＩＤ１は、第３方向Ｄ３に直交している面内において、半導体チップＣＨＰ１上及び半導体チップＣＨＰ２上に跨って巻回されている。インダクタＩＤ１は、半導体チップＣＨＰ１及び半導体チップＣＨＰ２に重なるように形成されている。インダクタＩＤ１は、配線ＷＬ３ａ及び配線ＷＬ３ｂから構成されている。より具体的には、配線ＷＬ３ａは直線部ＷＬ３ａａと直線部ＷＬ３ａｂとを有しており、配線ＷＬ３ｂは直線部ＷＬ３ｂａを有している。直線部ＷＬ３ａａ、直線部ＷＬ３ａｂ及び直線部ＷＬ３ｂａは、第３方向Ｄ３に直交している断面視において、第２方向Ｄ２に沿って延びている。

【0045】

直線部ＷＬ３ａａの第２方向Ｄ２における一方側（図３中の右側）の端は、ビアホールＶＨ３ａに埋め込まれている配線ＷＬ３ａにより、半導体チップＣＨＰ１に電気的に接続されている。直線部ＷＬ３ａｂの第２方向Ｄ２における他方側（図３中の左側）の端は、ビアホールＶＨ３ａに埋め込まれている配線ＷＬ３ａにより、半導体チップＣＨＰ１に電気的に接続されている。直線部ＷＬ３ｂａの第２方向Ｄ２における両端は、ビアホールＶＨ３ｂに埋め込まれている配線ＷＬ３ｂにより、直線部ＷＬ３ａａの第２方向Ｄ２における他方側の端及び直線部ＷＬ３ａｂの第２方向Ｄ２における一方側の端にそれぞれ電気的に接続されている。

【0046】

インダクタＩＤ２は、第３方向Ｄ３に直交している面内において、半導体チップＣＨＰ１上及び半導体チップＣＨＰ２上に跨って巻回されている。インダクタＩＤ２は、半導体チップＣＨＰ１及び半導体チップＣＨＰ２に重なるように形成されている。インダクタＩＤ２は、配線ＷＬ３ａ及び配線ＷＬ３ｂから構成されている。より具体的には、配線ＷＬ３ａは直線部ＷＬ３ａｃと直線部ＷＬ３ａｄとを有しており、配線ＷＬ３ｂは直線部ＷＬ３ｂｂを有している。直線部ＷＬ３ａｃ、直線部ＷＬ３ａｄ及び直線部ＷＬ３ｂｂは、第３方向Ｄ３に直交している断面視において、第２方向Ｄ２に沿って延びている。

【0047】

直線部ＷＬ３ａｃの第２方向Ｄ２における一方側の端は、ビアホールＶＨ３ａに埋め込まれている配線ＷＬ３ａにより、半導体チップＣＨＰ２に電気的に接続されている。直線部ＷＬ３ａｄの第２方向Ｄ２における他方側の端は、ビアホールＶＨ３ａに埋め込まれている配線ＷＬ３ａにより、半導体チップＣＨＰ２に電気的に接続されている。直線部ＷＬ３ｂｂの第２方向Ｄ２における両端は、ビアホールＶＨ３ｂに埋め込まれている配線ＷＬ３ｂにより、直線部ＷＬ３ａｃの第２方向Ｄ２における他方側の端及び直線部ＷＬ３ａｄの第２方向Ｄ２における一方側の端にそれぞれ電気的に接続されている。

【0048】

インダクタＩＤ１及びインダクタＩＤ２は、第３方向Ｄ３において、間隔を空けて互いに対向している。インダクタＩＤ１及びインダクタＩＤ２は、層間絶縁膜ＩＬＤ３ａ、層間絶縁膜ＩＬＤ３ｂ及び層間絶縁膜ＩＬＤ３ｃにより、互いに絶縁されている。インダクタＩＤ１及びインダクタＩＤ２は、互いに磁気結合されている。そのため、半導体チップＣＨＰ１及び半導体チップＣＨＰ２は、互いに絶縁された状態で、インダクタＩＤ１及びインダクタＩＤ２を介して信号の送受信を行うことが可能である。

【0049】

＜半導体装置ＤＥＶ１の製造方法＞
以下に、半導体装置ＤＥＶ１の製造方法を説明する。

【0050】

図８は、半導体装置ＤＥＶ１の製造方法を示す工程図である。図８に示されるように、半導体装置ＤＥＶ１の製造方法は、準備工程Ｓ１と、樹脂封止工程Ｓ２と、再配線工程Ｓ３とを有している。樹脂封止工程Ｓ２は、準備工程Ｓ１の後に行われる。再配線工程Ｓ３は、樹脂封止工程Ｓ２の後に行われる。

【0051】

樹脂封止工程Ｓ２は、第１工程Ｓ２１と、第２工程Ｓ２２とを有している。第２工程Ｓ２２は、第１工程Ｓ２１の後に行われる。再配線工程Ｓ３は、第１工程Ｓ３１と、第２工程Ｓ３２と、第３工程Ｓ３３と、第４工程Ｓ３４と、第５工程Ｓ３５とを有している。第２工程Ｓ３２は、第１工程Ｓ３１の後に行われる。第３工程Ｓ３３は、第２工程Ｓ３２の後に行われる。第４工程Ｓ３４は、第３工程Ｓ３３の後に行われる。第５工程Ｓ３５は、第４工程Ｓ３４の後に行われる。

【0052】

準備工程Ｓ１では、半導体チップＣＨＰ１及び半導体チップＣＨＰ２が準備される。半導体チップＣＨＰ１及び半導体チップＣＨＰ２の製造方法は、従来公知の方法により行われればよいため、ここでは説明を省略する。

【0053】

図９は、第１工程Ｓ２１を説明する断面図である。図９に示されるように、第１工程Ｓ２１では、半導体チップＣＨＰ１及び半導体チップＣＨＰ２が、接着剤ＡＤにより、支持基板ＳＳＵＢに接着される。この際、半導体チップＣＨＰ１の配線層ＷＬ１側及び半導体チップＣＨＰ２の配線層ＷＬ２側が、支持基板ＳＳＵＢに接着される。

【0054】

図１０は、第２工程Ｓ２２を説明する断面図である。図１０に示されるように、第２工程Ｓ２２では、半導体チップＣＨＰ１及び半導体チップＣＨＰ２を覆うように、支持基板ＳＳＵＢ上に封止樹脂ＥＲが配置される。支持基板ＳＳＵＢ上に封止樹脂ＥＲが配置された後、第２面ＳＳ３は、研磨されて平坦化される。この研磨は、例えばＣＭＰ（Chemical Mechanical Polishing）により行われる。この研磨が行われた後、支持基板ＳＳＵＢは、半導体チップＣＨＰ１及び半導体チップＣＨＰ２から取り外される。

【0055】

図１１は、第１工程Ｓ３１を説明する断面図である。図１１に示されるように、第１工程Ｓ３１では、層間絶縁膜ＩＬＤ３ａが形成される。層間絶縁膜ＩＬＤ３ａの形成では、第１に、層間絶縁膜ＩＬＤ３ａの構成材料が、第１面ＦＳ３上に成膜される。第２に、成膜された層間絶縁膜ＩＬＤ３ａの構成材料が露光及び現像されることにより、ビアホールＶＨ３ａが形成される。

【0056】

図１２は、第２工程Ｓ３２を説明する断面図である。図１２に示されるように、第２工程Ｓ３２では、層間絶縁膜ＩＬＤ３ａ上、ビアホールＶＨ３ａの内壁面上及びビアホールＶＨ３ａから露出している配線ＷＬ１ｂ（配線ＷＬ２ｂ）上に下地膜ＢＦが形成される。図１３は、第３工程Ｓ３３を説明する断面図である。図１３に示されるように、第３工程Ｓ３３では、下地膜ＢＦ上にレジストパターンＲＰが形成される。レジストパターンＲＰは、フォトレジスト材料を下地膜ＢＦ上に成膜するとともに、成膜されたフォトレジスト材料を露光及び現像してパターンニングすることにより形成される。

【0057】

図１４は、第４工程Ｓ３４を説明する断面図である。図１４に示されるように、第４工程Ｓ３４では、レジストパターンＲＰから露出している下地膜ＢＦ上に配線ＷＬ３ａが形成される。配線ＷＬ３ａは、下地膜ＢＦに通電してレジストパターンＲＰから露出している下地膜ＢＦ上に電解めっきを行うことにより形成される。図１５は、第５工程Ｓ３５を説明する断面図である。図１５に示されるように、第５工程Ｓ３５では、レジストパターンＲＰを除去した上で、レジストパターンＲＰの下にあった下地膜ＢＦが、エッチングにより除去される。

【0058】

第１工程Ｓ３１から第５工程Ｓ３５と同様の工程が繰り返されることにより、層間絶縁膜ＩＬＤ３ｂ、配線ＷＬ３ｂ、層間絶縁膜ＩＬＤ３ｃ及び配線ＷＬ３ｃが形成される。再配線工程Ｓ３が行われた後、半導体装置ＤＥＶ１に個片化される。以上により、図２に示される構造の半導体装置ＤＥＶ１が形成される。

【0059】

＜半導体装置ＤＥＶ１の効果＞
以下に、半導体装置ＤＥＶ１の効果を説明する。

【0060】

半導体装置ＤＥＶ１では、インダクタＩＤ１及びインダクタＩＤ２が、第３方向Ｄ３に直交している面内で巻回されている。そのため、半導体装置ＤＥＶ１では、インダクタＩＤ１及びインダクタＩＤ２が第１方向Ｄ１に直交する面内で巻回されている場合と比較して、平面視におけるインダクタＩＤ１及びインダクタＩＤ２の占有面積を小さくすることが可能である。

【0061】

半導体装置ＤＥＶ１では、インダクタＩＤ１及びインダクタＩＤ２が半導体チップＣＨＰ１上及び半導体チップＣＨＰ２上に跨って形成されているため、インダクタＩＤ１及びインダクタＩＤ２を構成している配線の長さを確保することができるため、インダクタＩＤ１及びインダクタＩＤ２のインダクタンスの値を確保することができる。

【0062】

インダクタＩＤ１及びインダクタＩＤ２が第１方向Ｄ１において間隔を空けて互いに対向している場合、インダクタＩＤ１とインダクタＩＤ２との間の絶縁耐圧は、インダクタＩＤ１とインダクタＩＤ２との間にある再配線層ＦＯＬの層間絶縁膜の厚さにより決定される。インダクタＩＤ１とインダクタＩＤ２との間にある再配線層ＦＯＬの層間絶縁膜の厚さの変更は、製造コストを増大させることになる。また、再配線層ＦＯＬの層間絶縁膜の厚さが増大すると、当該層間絶縁膜からの応力により、半導体チップＣＨＰ１及び半導体チップＣＨＰ２に反りが加わってしまう。

【0063】

他方で、半導体装置ＤＥＶ１では、インダクタＩＤ１とインダクタＩＤ２との間の第３方向Ｄ３における間隔で決まる。インダクタＩＤ１とインダクタＩＤ２との間の第３方向Ｄ３における間隔は自由に設定可能であり、半導体装置ＤＥＶ１では、インダクタＩＤ１とインダクタＩＤ２との間の絶縁耐圧を容易に確保可能である。また、半導体装置ＤＥＶ１では、インダクタＩＤ１とインダクタＩＤ２との間の絶縁耐圧の確保のために再配線層ＦＯＬの層間絶縁膜の厚さを増加させる必要がないため、半導体チップＣＨＰ１及び半導体チップＣＨＰ２に反りが加わることを抑制可能である。

【0064】

（第２実施形態）
第２実施形態に係る半導体装置を説明する。第２実施形態に係る半導体装置を、半導体装置ＤＥＶ２とする。ここでは、半導体装置ＤＥＶ１と異なる点を主に説明し、重複する説明は繰り返さないものとする。

【0065】

＜半導体装置ＤＥＶ２の構成＞
以下に、半導体装置ＤＥＶ２の構成を説明する。

【0066】

図１６は、半導体装置ＤＥＶ２の平面図である。図１６中では、再配線層ＦＯＬの図示が省略されており、インダクタＩＤ１及びインダクタＩＤ２が点線により示されている。図１６に示されるように、半導体装置ＤＥＶ２では、インダクタＩＤ１の第２方向Ｄ２における一方側（図１６中の右側）の端部が、インダクタＩＤ２の第２方向Ｄ２における一方側の端部と第２方向Ｄ２においてずれた位置にある。半導体装置ＤＥＶ２では、インダクタＩＤ１の第２方向Ｄ２における他方側（図１６中の左側）の端部が、インダクタＩＤ２の第２方向Ｄ２における他方側の端部と第２方向Ｄ２においてずれた位置にある。

【0067】

より具体的には、半導体装置ＤＥＶ２では、インダクタＩＤ１の第２方向Ｄ２における幅がインダクタＩＤ２の第２方向Ｄ２における幅よりも小さく、インダクタＩＤ１の第２方向Ｄ２における一方側及び他方側の端部がそれぞれインダクタＩＤ２の第２方向Ｄ２における一方側及び他方側の端部よりも第２方向Ｄ２において内側にある。これらの点に関して、半導体装置ＤＥＶ２の構成は、半導体装置ＤＥＶ１の構成と異なっている。なお、図示されていないが、インダクタＩＤ１の第２方向Ｄ２における幅がインダクタＩＤ２の第２方向Ｄ２における幅よりも大きくてもよく、インダクタＩＤ１の第２方向Ｄ２における一方側及び他方側の端部がそれぞれインダクタＩＤ２の第２方向Ｄ２における一方側及び他方側の端部よりも第２方向Ｄ２において外側にあってもよい。

【0068】

図１７は、変形例に係る半導体装置ＤＥＶ２の平面図である。図１７中では、再配線層ＦＯＬの図示が省略されており、インダクタＩＤ１及びインダクタＩＤ２が点線により示されている。図１７に示されるように、半導体装置ＤＥＶ２では、インダクタＩＤ１の第２方向Ｄ２における一方側及び他方側の端部がそれぞれインダクタＩＤ２の第２方向Ｄ２における一方側及び他方側の端部と第２方向Ｄ２においてずれた位置にあればよく、インダクタＩＤ１の第２方向Ｄ２における幅がインダクタＩＤ２の第２方向Ｄ２における幅と等しくてもよい。

【0069】

＜半導体装置ＤＥＶ２の効果＞
以下に、半導体装置ＤＥＶ２の効果を説明する。

【0070】

インダクタＩＤ１及びインダクタＩＤ２の第２方向Ｄ２における両端部では、電解集中が生じやすい。半導体装置ＤＥＶ２では、インダクタＩＤ１の第２方向Ｄ２における一方側及び他方側の端部が、それぞれインダクタＩＤ２の第２方向Ｄ２における一方側及び他方側の端部と第２方向Ｄ２においてずれた位置にあるため、インダクタＩＤ１における電解集中が生じやすい箇所とインダクタＩＤ２における電解集中が生じやすい箇所とがずれた位置にある。そのため、半導体装置ＤＥＶ２によると、インダクタＩＤ１とインダクタＩＤ２との間の絶縁耐圧を確保しやすくなる。

【0071】

（第３実施形態）
第３実施形態に係る半導体装置を説明する。第３実施形態に係る半導体装置を、半導体装置ＤＥＶ３とする。ここでは、半導体装置ＤＥＶ１と異なる点を主に説明し、重複する説明は繰り返さないものとする。

【0072】

＜半導体装置ＤＥＶ３の構成＞
以下に、半導体装置ＤＥＶ３の構成を説明する。

【0073】

図１８は、半導体装置ＤＥＶ３の平面図である。図１８中では、再配線層ＦＯＬの図示が省略されており、インダクタＩＤ１、インダクタＩＤ２、インダクタＩＤ３及びインダクタＩＤ４が点線により示されている。図１９は、図１８中のＸＩＸ－ＸＩＸにおける断面図である。図２０は、図１８中のＸＸ－ＸＸにおける断面図である。図１８から図２０に示されるように、半導体装置ＤＥＶ３は、インダクタＩＤ３と、インダクタＩＤ４とをさらに有している。インダクタＩＤ３は、第３方向Ｄ３に直交している面内において、半導体チップＣＨＰ１上及び半導体チップＣＨＰ２上に跨って巻回されている。インダクタＩＤ３は、半導体チップＣＨＰ１及び半導体チップＣＨＰ２に重なるように形成されている。インダクタＩＤ３は、配線ＷＬ３ａ及び配線ＷＬ３ｂから構成されている。インダクタＩＤ３は、半導体チップＣＨＰ１に電気的に接続されている。

【0074】

インダクタＩＤ４は、第３方向Ｄ３に直交している面内において半導体チップＣＨＰ１上及び半導体チップＣＨＰ２上に跨って巻回されている。インダクタＩＤ４は、半導体チップＣＨＰ１及び半導体チップＣＨＰ２に重なるように形成されている。インダクタＩＤ４は、配線ＷＬ３ａ及び配線ＷＬ３ｂから構成されている。インダクタＩＤ４は、半導体チップＣＨＰ２に電気的に接続されている。インダクタＩＤ３及びインダクタＩＤ４は、第３方向Ｄ３において間隔を空けて対向している。すなわち、インダクタＩＤ３及びインダクタＩＤ４とは、電気的に絶縁されながら磁気結合されている。インダクタＩＤ２は、例えば、第３方向Ｄ３においてインダクタＩＤ１とインダクタＩＤ３との間にある。インダクタＩＤ３は、例えば、第３方向Ｄ３においてインダクタＩＤ２とインダクタＩＤ４との間にある。

【0075】

インダクタＩＤ２とインダクタＩＤ３との間の第３方向Ｄ３における間隔を、第１間隔とする。インダクタＩＤ１とインダクタＩＤ２との間の第３方向Ｄ３における間隔を第２間隔とし、インダクタＩＤ３とインダクタＩＤ４との間の第３方向Ｄ３における間隔を第３間隔とする。第１間隔は、例えば、第２間隔及び第３間隔よりも大きい。第１間隔は、第２間隔及び第３間隔の１０倍以上であることが好ましい。

【0076】

インダクタＩＤ１及びインダクタＩＤ３は、互いに独立している。インダクタＩＤ２及びインダクタＩＤ４は、互いに独立している。これらの点に関して、半導体装置ＤＥＶ３の構成は、半導体装置ＤＥＶ１の構成と異なっている。

【0077】

＜半導体装置ＤＥＶ３の効果＞
以下に、半導体装置ＤＥＶ３の効果を説明する。

【0078】

半導体装置ＤＥＶ３では、インダクタＩＤ１及びインダクタＩＤ３が互いに独立しており、インダクタＩＤ２及びインダクタＩＤ４が互いに独立している。そのため、半導体装置ＤＥＶ２では、インダクタＩＤ１及びインダクタＩＤ２を介して半導体チップＣＨＰ１と半導体チップＣＨＰ２との間で信号の送受信が可能であるとともに、インダクタＩＤ３及びインダクタＩＤ４を介して半導体チップＣＨＰ１と半導体チップＣＨＰ２との間で信号の送受信が可能である。このように、半導体装置ＤＥＶ２によると、半導体チップＣＨＰ１と半導体チップＣＨＰ２との間でマルチチャンネルでの信号の送受信が可能となる。

【0079】

なお、図１８から図２０では、半導体チップＣＨＰ１と半導体チップＣＨＰ２との間における信号の送受信のチャンネルが２つである場合を示したが、インダクタの数を増大させれば、３つ以上のチャンネルで半導体チップＣＨＰ１と半導体チップＣＨＰ２との間の信号の送受信が可能となる。

【0080】

第１間隔が第２間隔及び第３間隔よりも大きい場合、インダクタＩＤ１及びインダクタＩＤ２により構成される信号の送受信のチャンネルとインダクタＩＤ３及びインダクタＩＤ４により構成される信号の送受信のチャンネルとの干渉が抑制される。インダクタ間の結合係数はインダクタ間の絶縁距離の２乗に比例する。そのため、例えば第１間隔が第２間隔及び第３間隔の１０倍以上であれば、インダクタＩＤ１及びインダクタＩＤ２により構成される信号の送受信のチャンネルとインダクタＩＤ３及びインダクタＩＤ４により構成される信号の送受信のチャンネルとの干渉を１パーセント以下にすることができる。

【0081】

（第４実施形態）
第４実施形態に係る半導体装置を説明する。第４実施形態に係る半導体装置を、半導体装置ＤＥＶ４とする。ここでは、半導体装置ＤＥＶ３と異なる点を主に説明し、重複する説明は繰り返さないものとする。

【0082】

＜半導体装置ＤＥＶ４の構成＞
以下に、半導体装置ＤＥＶ４の構成を説明する。

【0083】

図２１は、半導体装置ＤＥＶ４の平面図である。図２１中では、再配線層ＦＯＬの図示が省略されており、インダクタＩＤ１、インダクタＩＤ２、インダクタＩＤ３及びインダクタＩＤ４が点線により示されている。また、図２１中では、最上層の配線ＷＬ１ｂ及び最上層の配線ＷＬ２ｂが点線により示されている。

【0084】

図２１に示されるように、半導体装置ＤＥＶ４では、インダクタＩＤ１及びインダクタＩＤ３が、最上層の配線ＷＬ１ｂにより互いに電気的に接続されている。半導体装置ＤＥＶ４では、インダクタＩＤ２及びインダクタＩＤ４が、最上層の配線ＷＬ２ｂにより互いに電気的に接続されている。これらの点に関して、半導体装置ＤＥＶ４の構成は、半導体装置ＤＥＶ３の構成と異なっている。

【0085】

＜半導体装置ＤＥＶ４の効果＞
以下に、半導体装置ＤＥＶ４の効果を説明する。

【0086】

半導体装置ＤＥＶ４では、インダクタＩＤ１及びインダクタＩＤ３が最上層の配線ＷＬ１ｂにより互いに電気的に接続されており、インダクタＩＤ２及びインダクタＩＤ４が最上層の配線ＷＬ２ｂにより互いに電気的に接続されている。そのため、半導体装置ＤＥＶ４によると、インダクタＩＤ１及びインダクタＩＤ３により差動トランスフォーマを構成することが可能であり、インダクタＩＤ２及びインダクタＩＤ４により差動トランスフォーマを構成することが可能となる。

【0087】

（第５実施形態）
第５実施形態に係る半導体装置を説明する。第５実施形態に係る半導体装置を、半導体装置ＤＥＶ５とする。ここでは、半導体装置ＤＥＶ１と異なる点を主に説明し、重複する説明は繰り返さないものとする。

【0088】

以下に、半導体装置ＤＥＶ５の構成を説明する。

【0089】

図２２は、半導体装置ＤＥＶ５の平面図である。図２２中では、再配線層ＦＯＬの図示が省略されており、インダクタＩＤ１及びインダクタＩＤ２が点線により示されている。図２３は、インダクタＩＤ１の模式的な斜視図である。図２４は、インダクタＩＤ２の模式的な斜視図である。図２２から図２４に示されるように、半導体装置ＤＥＶ５では、インダクタＩＤ１が、第１部分ＩＤ１ａと、第２部分ＩＤ１ｂとを有している。半導体装置ＤＥＶ５では、インダクタＩＤ２が、第１部分ＩＤ２ａと、第２部分ＩＤ２ｂとを有している。

【0090】

第１部分ＩＤ１ａ及び第２部分ＩＤ１ｂの各々は、第３方向Ｄ３に直交している面内において、半導体チップＣＨＰ１及び半導体チップＣＨＰ２に跨って巻回されている。第１部分ＩＤ１ａ及び第２部分ＩＤ１ｂの各々は、半導体チップＣＨＰ１及び半導体チップＣＨＰ２に重なるように形成されている。第１部分ＩＤ１ａ及び第２部分ＩＤ１ｂは、第３方向Ｄ３において、間隔を空けて互いに対向している。第１部分ＩＤ１ａの一方端及び第２部分ＩＤ１ｂの他方端は、半導体チップＣＨＰ１電気的に接続されている。第１部分ＩＤ１ａの他方端及び第２部分ＩＤ１ｂの一方端は、配線ＷＬ３ａ（接続部ＷＬ３ａｅ）により互いに電気的に接続されている。接続部ＷＬ３ａｅは、第３方向Ｄ３に沿って延びている。

【0091】

第１部分ＩＤ２ａ及び第２部分ＩＤ２ｂの各々は、第３方向Ｄ３に直交している面内において、半導体チップＣＨＰ１及び半導体チップＣＨＰ２に跨って巻回されている。第１部分ＩＤ２ａ及び第２部分ＩＤ２ｂの各々は、半導体チップＣＨＰ１及び半導体チップＣＨＰ２に重なるように形成されている。第１部分ＩＤ２ａ及び第２部分ＩＤ２ｂは、第３方向Ｄ３において、間隔を空けて互いに対向している。第１部分ＩＤ２ａの一方端及び第２部分ＩＤ２ｂの他方端は、半導体チップＣＨＰ１電気的に接続されている。第１部分ＩＤ２ａの他方端及び第２部分ＩＤ２ｂの一方端は、配線ＷＬ３ａ（接続部ＷＬ３ａｆ）により互いに電気的に接続されている。接続部ＷＬ３ａｆは、第３方向Ｄ３に沿って延びている。これらの点に関して、半導体装置ＤＥＶ５の構成は、半導体装置ＤＥＶ１の構成と異なっている。

【0092】

なお、図２２から図２４に示されている例では、インダクタＩＤ１及びインダクタＩＤ２の各々の巻き数が２であるが、インダクタＩＤ１及びインダクタＩＤ２の各々の巻き数が３以上であってもよい。また、図２２から図２４に示されている例では、インダクタＩＤ１及びインダクタＩＤ２の各々が複数になっているが、インダクタＩＤ１及びインダクタＩＤ２のいずれか一方の巻き数が複数になっていなくてもよい。

【0093】

＜半導体装置ＤＥＶ５の効果＞
以下に、半導体装置ＤＥＶ５の効果を説明する。

【0094】

半導体装置ＤＥＶ５では、インダクタＩＤ１及びインダクタＩＤ２の各々の巻き数が、複数になっている。そのため、半導体装置ＤＥＶ５によると、インダクタＩＤ１及びインダクタＩＤ２の結合係数を高めることができる。

【0095】

以上、本発明者によってなされた発明を実施形態に基づき具体的に説明したが、本発明は上記の実施形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

【符号の説明】

【0096】

ＡＤ 接着剤、ＢＦ 下地膜、ＣＨ１，ＣＨ２ コンタクトホール、ＣＨＰ１，ＣＨＰ２ 半導体チップ、ＣＰ１，ＣＰ２ コンタクトプラグ、Ｄ１ 第１方向、Ｄ２ 第２方向、Ｄ３ 第３方向、ＤＥＶ１ 半導体装置、ＤＥＶ２，ＤＥＶ３，ＤＥＶ４，ＤＥＶ５ 半導体装置、ＳＲ１ａ 第１部分、ＳＲ１ｂ 第２部分、ＤＲ１ ドレイン領域、ＤＲ１ａ 第１部分、ＤＲ１ｂ 第２部分、ＤＲ２ ドレイン領域、ＤＲ２ａ 第１部分、ＤＲ２ｂ 第２部分、ＥＲ 封止樹脂、ＦＯＬ 再配線層、ＦＳ１，ＦＳ２，ＦＳ３ 第１面、Ｇ１ ゲート電極、Ｇ２ ゲート電極、ＧＩ１ ゲート絶縁膜、ＧＩ２ ゲート絶縁膜、ＩＤ１ インダクタ、ＩＤ１ａ 第１部分、ＩＤ１ｂ 第２部分、ＩＤ２ インダクタ、ＩＤ２ａ 第１部分、ＩＤ２ｂ 第２部分、ＩＤ３ インダクタ、ＩＤ４ インダクタ、ＩＬＤ１ａ，ＩＬＤ１ｂ，ＩＬＤ１ｃ，ＩＬＤ２ａ，ＩＬＤ２ｂ，ＩＬＤ２ｃ 層間絶縁膜、ＩＬＤ３ａ，ＩＬＤ３ｂ，ＩＬＤ３ｃ 層間絶縁膜、ＩＳＬ１ 素子分離膜、ＩＳＬ２ 素子分離膜、ＰＡＤ１ パッド電極、ＰＡＤ２ パッド電極、ＲＰ レジストパターン、Ｓ１ 準備工程、Ｓ２ 樹脂封止工程、Ｓ３ 再配線工程、Ｓ２１，Ｓ３１ 第１工程、Ｓ２２，Ｓ３２ 第２工程、Ｓ３３ 第３工程、Ｓ３４ 第４工程、Ｓ３５ 第５工程、ＳＲ１ ソース領域、ＳＲ１ａ 第１部分、ＳＲ１ｂ 第２部分、ＳＲ２ ソース領域、ＳＲ２ａ 第１部分、ＳＲ２ｂ 第２部分、ＳＳ１，ＳＳ２，ＳＳ３ 第２面、ＳＳＵＢ 支持基板、ＳＵＢ１，ＳＵＢ２ 半導体基板、ＳＷＳ１，ＳＷＳ２ サイドウォールスペーサ、ＴＲ１ａ，ＴＲ１ｂ，ＴＲ１ｃ，ＴＲ２ａ，ＴＲ２ｂ，ＴＲ２ｃ 溝、ＶＨ１，ＶＨ２，ＶＨ３ｂ，ＶＨ３ｃ，ＶＨ３ａ ビアホール、ＶＰ１ ビアプラグ、ＶＰ２ ビアプラグ、ＷＬ１，ＷＬ２ 配線層、ＷＬ１ａ，ＷＬ１ｂ，ＷＬ２ａ，ＷＬ２ｂ 配線、ＷＬ３ａ 配線、ＷＬ３ａａ，ＷＬ３ａｂ，ＷＬ３ａｃ，ＷＬ３ａｄ 直線部、ＷＬ３ａｅ 接続部、ＷＬ３ａｆ 接続部、ＷＬ３ｂ 配線、ＷＬ３ｂａ，ＷＬ３ｂｂ 直線部、ＷＬ３ｃ 配線、ＷＲ１，ＷＲ２ ウェル領域。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】

【図17】

【図18】

【図19】

【図20】

【図21】

【図22】

【図23】

【図24】