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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2023166874
(43)【公開日】2023-11-22
(54)【発明の名称】薄膜トランジスタ装置及びその製造方法
(51)【国際特許分類】
H01L 29/786 20060101AFI20231115BHJP
H01L 21/336 20060101ALI20231115BHJP
H10K 50/10 20230101ALI20231115BHJP
【ＦＩ】
H01L29/78 616T
H01L29/78 614
H01L29/78 618B
H01L29/78 613Z
H01L29/78 612C
H01L29/78 616K
H05B33/14 A
【審査請求】未請求
【請求項の数】11
【出願形態】ＯＬ
(21)【出願番号】P 2022077707
(22)【出願日】2022-05-10
(71)【出願人】
【識別番号】521515757
【氏名又は名称】厦門天馬顕示科技有限公司
(74)【代理人】
【識別番号】110001678
【氏名又は名称】藤央弁理士法人
(72)【発明者】
【氏名】竹知 和重
(72)【発明者】
【氏名】河内 玄士朗
【テーマコード（参考）】
3K107
5F110
【Ｆターム（参考）】
3K107AA01
3K107BB01
3K107CC35
3K107CC43
3K107EE04
3K107FF15
5F110AA01
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5F110CC02
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5F110FF03
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5F110GG01
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5F110HL14
5F110HL23
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5F110NN77
5F110NN78
5F110QQ02
5F110QQ21
(57)【要約】
【課題】回路面積を低減する。
【解決手段】第１半導体層は、第１チャネル領域と、第１チャネル領域を挟む第１ソース／ドレイン領域と、を含む。第２半導体層は、第２チャネル領域と、第２チャネル領域を挟む第２ソース／ドレイン領域と、を含む。金属コンタクト部は、１以上の上側絶縁層及び１以上の下側絶縁層を貫通する孔内に存在し、第１ソース／ドレイン領域の一方及び第２ソース／ドレイン領域の一方と接触している。１以上の上側絶縁層の最下層における孔の径は、１以上の下側絶縁層の最上層における孔の径より大きい。金属コンタクト部は、第１薄膜トランジスタ及び第２薄膜トランジスタのソース／ドレイン線と同一金属材料で形成されている。
【選択図】図３
【解決手段】第１半導体層は、第１チャネル領域と、第１チャネル領域を挟む第１ソース／ドレイン領域と、を含む。第２半導体層は、第２チャネル領域と、第２チャネル領域を挟む第２ソース／ドレイン領域と、を含む。金属コンタクト部は、１以上の上側絶縁層及び１以上の下側絶縁層を貫通する孔内に存在し、第１ソース／ドレイン領域の一方及び第２ソース／ドレイン領域の一方と接触している。１以上の上側絶縁層の最下層における孔の径は、１以上の下側絶縁層の最上層における孔の径より大きい。金属コンタクト部は、第１薄膜トランジスタ及び第２薄膜トランジスタのソース／ドレイン線と同一金属材料で形成されている。
【選択図】図３
【特許請求の範囲】
【請求項1】
基板上の、第１半導体層を含む第１薄膜トランジスタと、
前記基板上の、第２半導体層を含む第２薄膜トランジスタと、
前記基板上の、１以上の上側絶縁層と、
前記基板上の、１以上の下側絶縁層と、
前記第１半導体層及び前記第２半導体層に接触する、金属コンタクト部と、
を含み、
前記第１半導体層と前記第２半導体層とは異なる材料で形成され、
前記基板から見て、前記第１半導体層、前記１以上の下側絶縁層、前記第２半導体層、及び前記１以上の上側絶縁層の順で、積層され、
前記第１半導体層は、第１チャネル領域と、前記第１チャネル領域を挟む第１ソース／ドレイン領域と、を含み、
前記第２半導体層は、第２チャネル領域と、前記第２チャネル領域を挟む第２ソース／ドレイン領域と、を含み、
前記金属コンタクト部は、前記１以上の上側絶縁層及び前記１以上の下側絶縁層を貫通する孔内に存在し、前記第１ソース／ドレイン領域の一方及び前記第２ソース／ドレイン領域の一方と接触しており、
前記１以上の上側絶縁層の最下層における前記孔の径は、前記１以上の下側絶縁層の最上層における前記孔の径より大きく、
前記金属コンタクト部は、前記第１薄膜トランジスタ及び前記第２薄膜トランジスタのソース／ドレイン線と同一金属材料で形成されている、
薄膜トランジスタ装置。
前記基板上の、第２半導体層を含む第２薄膜トランジスタと、
前記基板上の、１以上の上側絶縁層と、
前記基板上の、１以上の下側絶縁層と、
前記第１半導体層及び前記第２半導体層に接触する、金属コンタクト部と、
を含み、
前記第１半導体層と前記第２半導体層とは異なる材料で形成され、
前記基板から見て、前記第１半導体層、前記１以上の下側絶縁層、前記第２半導体層、及び前記１以上の上側絶縁層の順で、積層され、
前記第１半導体層は、第１チャネル領域と、前記第１チャネル領域を挟む第１ソース／ドレイン領域と、を含み、
前記第２半導体層は、第２チャネル領域と、前記第２チャネル領域を挟む第２ソース／ドレイン領域と、を含み、
前記金属コンタクト部は、前記１以上の上側絶縁層及び前記１以上の下側絶縁層を貫通する孔内に存在し、前記第１ソース／ドレイン領域の一方及び前記第２ソース／ドレイン領域の一方と接触しており、
前記１以上の上側絶縁層の最下層における前記孔の径は、前記１以上の下側絶縁層の最上層における前記孔の径より大きく、
前記金属コンタクト部は、前記第１薄膜トランジスタ及び前記第２薄膜トランジスタのソース／ドレイン線と同一金属材料で形成されている、
薄膜トランジスタ装置。
【請求項2】
請求項１に記載の薄膜トランジスタ装置であって、
前記第１半導体層又は前記第２半導体層の一方は、低温ポリシリコン半導体層であり、
前記第１半導体層又は前記第２半導体層の他方は、酸化物半導体層である、
薄膜トランジスタ装置。
前記第１半導体層又は前記第２半導体層の一方は、低温ポリシリコン半導体層であり、
前記第１半導体層又は前記第２半導体層の他方は、酸化物半導体層である、
薄膜トランジスタ装置。
【請求項3】
請求項１に記載の薄膜トランジスタ装置であって、
前記第２ソース／ドレイン領域の前記一方と前記第１ソース／ドレイン領域の前記一方は、積層方向において見て少なくとも部分的に重なり、
前記孔は前記第２ソース／ドレイン領域の前記一方を貫通し、
前記金属コンタクト部は、前記第２ソース／ドレイン領域の前記一方の、上面及び孔の端面と接触し、前記第１ソース／ドレイン領域の前記一方の上面と接触している、
薄膜トランジスタ装置。
前記第２ソース／ドレイン領域の前記一方と前記第１ソース／ドレイン領域の前記一方は、積層方向において見て少なくとも部分的に重なり、
前記孔は前記第２ソース／ドレイン領域の前記一方を貫通し、
前記金属コンタクト部は、前記第２ソース／ドレイン領域の前記一方の、上面及び孔の端面と接触し、前記第１ソース／ドレイン領域の前記一方の上面と接触している、
薄膜トランジスタ装置。
【請求項4】
請求項３に記載の薄膜トランジスタ装置であって、
前記積層方向において見て、前記１以上の上側絶縁層の孔は、第２ソース／ドレイン領域の前記一方の外形内に存在し、
前記積層方向において見て、前記１以上の下側絶縁層の孔は、第１ソース／ドレイン領域の前記一方の外形内に存在する、
薄膜トランジスタ装置。
前記積層方向において見て、前記１以上の上側絶縁層の孔は、第２ソース／ドレイン領域の前記一方の外形内に存在し、
前記積層方向において見て、前記１以上の下側絶縁層の孔は、第１ソース／ドレイン領域の前記一方の外形内に存在する、
薄膜トランジスタ装置。
【請求項5】
請求項３に記載の薄膜トランジスタ装置であって、
前記第２ソース／ドレイン領域の前記一方の孔の端面は、前記第２半導体層の直下の下側絶縁層の端面より後退している、
薄膜トランジスタ装置。
前記第２ソース／ドレイン領域の前記一方の孔の端面は、前記第２半導体層の直下の下側絶縁層の端面より後退している、
薄膜トランジスタ装置。
【請求項6】
請求項１に記載の薄膜トランジスタ装置であって、
前記第２ソース／ドレイン領域の前記一方の前記孔内の部分の厚みは、前記第２ソース／ドレイン領域の前記一方の前記孔外の厚みより薄い、
薄膜トランジスタ装置。
前記第２ソース／ドレイン領域の前記一方の前記孔内の部分の厚みは、前記第２ソース／ドレイン領域の前記一方の前記孔外の厚みより薄い、
薄膜トランジスタ装置。
【請求項7】
請求項１に記載の薄膜トランジスタ装置であって、
前記金属コンタクト部は、テーパ形状を有する、
薄膜トランジスタ装置。
前記金属コンタクト部は、テーパ形状を有する、
薄膜トランジスタ装置。
【請求項8】
請求項１に記載の薄膜トランジスタ装置であって、
前記金属コンタクト部は、前記孔において、前記第２半導体層の上面より下の領域を少なくとも埋めている、
薄膜トランジスタ装置。
前記金属コンタクト部は、前記孔において、前記第２半導体層の上面より下の領域を少なくとも埋めている、
薄膜トランジスタ装置。
【請求項9】
薄膜トランジスタ装置の製造方法であって、
第１半導体層を形成し、
前記第１半導体層上に１以上の下側絶縁層を形成し、
前記１以上の下側絶縁層の最上層上に、前記第１半導体層と異なる材料の第２半導体層を形成し、
前記第２半導体層上に１以上の上側絶縁層を形成し、
前記１以上の上側絶縁層及び前記１以上の下側絶縁層を貫通する孔を形成して、前記孔において前記第１半導体層のソース／ドレイン領域の一部及び前記第２半導体層のソース／ドレイン領域の一部を露出させ、
前記孔内に前記第１半導体層の一部及び前記第２半導体層の一部と接触する金属コンタクト部と、ソース／ドレイン配線とを含む、金属パターンを形成する、
薄膜トランジスタ装置の製造方法。
第１半導体層を形成し、
前記第１半導体層上に１以上の下側絶縁層を形成し、
前記１以上の下側絶縁層の最上層上に、前記第１半導体層と異なる材料の第２半導体層を形成し、
前記第２半導体層上に１以上の上側絶縁層を形成し、
前記１以上の上側絶縁層及び前記１以上の下側絶縁層を貫通する孔を形成して、前記孔において前記第１半導体層のソース／ドレイン領域の一部及び前記第２半導体層のソース／ドレイン領域の一部を露出させ、
前記孔内に前記第１半導体層の一部及び前記第２半導体層の一部と接触する金属コンタクト部と、ソース／ドレイン配線とを含む、金属パターンを形成する、
薄膜トランジスタ装置の製造方法。
【請求項10】
請求項９に記載の薄膜トランジスタ装置の製造方法であって、
前記第２半導体層の形成は、第２半導体層のソース／ドレイン領域に孔を形成し、
前記１以上の上側絶縁層及び前記１以上の下側絶縁層を貫通する孔の形成は、
前記第２半導体層の前記孔及び周縁部を露出させ、前記周縁部をオーバーエッチングする、
薄膜トランジスタ装置の製造方法。
前記第２半導体層の形成は、第２半導体層のソース／ドレイン領域に孔を形成し、
前記１以上の上側絶縁層及び前記１以上の下側絶縁層を貫通する孔の形成は、
前記第２半導体層の前記孔及び周縁部を露出させ、前記周縁部をオーバーエッチングする、
薄膜トランジスタ装置の製造方法。
【請求項11】
請求項９に記載の薄膜トランジスタ装置の製造方法であって、
前記第２半導体層の形成は、第２半導体層のソース／ドレイン領域に孔を形成し、
前記１以上の上側絶縁層及び前記１以上の下側絶縁層を貫通する孔の形成は、
第１フォトレジストパターンをマスクとしたエッチングにより、前記１以上の上層絶縁層を貫通する孔を形成して前記第２半導体層の前記孔及び周縁部を露出させ、
前記第１フォトレジストパターンを除去し、前記周縁部を覆う第２フォトレジストパターンを形成し、
前記第２フォトレジストパターンをマスクとしたエッチングにより、前記１以上の下側絶縁層を貫通する孔を形成し、
前記１以上の下側絶縁層を貫通する孔で露出している前記第１半導体層の酸化物を除去する、
薄膜トランジスタ装置の製造方法。
前記第２半導体層の形成は、第２半導体層のソース／ドレイン領域に孔を形成し、
前記１以上の上側絶縁層及び前記１以上の下側絶縁層を貫通する孔の形成は、
第１フォトレジストパターンをマスクとしたエッチングにより、前記１以上の上層絶縁層を貫通する孔を形成して前記第２半導体層の前記孔及び周縁部を露出させ、
前記第１フォトレジストパターンを除去し、前記周縁部を覆う第２フォトレジストパターンを形成し、
前記第２フォトレジストパターンをマスクとしたエッチングにより、前記１以上の下側絶縁層を貫通する孔を形成し、
前記１以上の下側絶縁層を貫通する孔で露出している前記第１半導体層の酸化物を除去する、
薄膜トランジスタ装置の製造方法。
【発明の詳細な説明】
【技術分野】
【0001】
本開示は、薄膜トランジスタ装置及びその製造方法に関する。
【背景技術】
【0002】
低温ポリシリコン薄膜トランジスタ（ＬＴＰＳ ＴＦＴ）と、酸化物半導体ＴＦＴとを、一つの画素回路に組み込む技術が、スマートウオッチやスマートフォンのディスプレイ等で実用化されている。以下、この技術をＨＴＤ（Ｈｙｂｒｉｄ ＴＦＴ Ｄｉｓｐｌａｙ）技術と呼ぶ。例えば、ＨＴＤ技術は、移動度が高い低温ポリシリコンＴＦＴと、リーク電流が少ない酸化物半導体ＴＦＴの双方を画素回路に組み込むことで、表示品質の向上と消費電力の低減を実現する。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】米国特許出願公開第２０１６／０１５５７３６号
【特許文献2】米国特許出願公開第２０１３／０２８５０５４号
【特許文献3】米国特許出願公開第２０２１／０２７３３３１号
【発明の概要】
【発明が解決しようとする課題】
【0004】
今後、ディスプレイの高精細化を目的に、各画素の省面積化技術が重要になる。ＨＴＤバックプレーンでは、ＬＴＰＳと金属酸化物（酸化物半導体）という異なった２つの材料から成る半導体層を含むＴＦＴを電気的に接続する必要があり、多数のコンタクトホールが必要になる。このためコンタクトホールが大きな面積を占有してしまい、ディスプレイ高精細化の妨げになる。この点は、ＬＴＰＳ ＴＦＴと酸化物半導体ＴＦＴとを含む、表示装置とは異なる装置の回路において同様である。また、ＬＴＰＳ及び酸化物半導体以外の互いに異なる材料からなる半導体層を含む複数ＴＦＴの回路に対して同様である。
【課題を解決するための手段】
【0005】
本開示の一態様の薄膜トランジスタ装置は、基板上の、第１半導体層を含む第１薄膜トランジスタと、前記基板上の、第２半導体層を含む第２薄膜トランジスタと、前記基板上の、１以上の上側絶縁層と、前記基板上の、１以上の下側絶縁層と、前記第１半導体層及び前記第２半導体層に接触する、金属コンタクト部と、を含む。前記第１半導体層と前記第２半導体層とは異なる材料で形成されている。前記基板から見て、前記第１半導体層、前記１以上の下側絶縁層、前記第２半導体層、及び前記１以上の上側絶縁層の順で、積層されている。前記第１半導体層は、第１チャネル領域と、前記第１チャネル領域を挟む第１ソース／ドレイン領域と、を含む。前記第２半導体層は、第２チャネル領域と、前記第２チャネル領域を挟む第２ソース／ドレイン領域と、を含む。前記金属コンタクト部は、前記１以上の上側絶縁層及び前記１以上の下側絶縁層を貫通する孔内に存在し、前記第１ソース／ドレイン領域の一方及び前記第２ソース／ドレイン領域の一方と接触している。前記１以上の上側絶縁層の最下層における前記孔の径は、前記１以上の下側絶縁層の最上層における前記孔の径より大きい。前記金属コンタクト部は、前記第１薄膜トランジスタ及び前記第２薄膜トランジスタのソース／ドレイン線と同一金属材料で形成されている。
【0006】
本開示の他の態様は、薄膜トランジスタ装置の製造方法であって、第１半導体層を形成し、前記第１半導体層上に１以上の下側絶縁層を形成し、前記１以上の下側絶縁層の最上層上に、前記第１半導体層と異なる材料の第２半導体層を形成し、前記第２半導体層上に１以上の上側絶縁層を形成し、前記１以上の上側絶縁層及び前記１以上の下側絶縁層を貫通する孔を形成して、前記孔において前記第１半導体層のソース／ドレイン領域の一部及び前記第２半導体層のソース／ドレイン領域の一部を露出させ、前記孔内に前記第１半導体層の一部及び前記第２半導体層の一部と接触する金属コンタクト部と、ソース／ドレイン配線とを含む金属パターンを形成する。
【発明の効果】
【0007】
本開示の一態様によれば、互いに異なる材料の半導体層を含む複数種類の薄膜トランジスタを含む回路のサイズを縮小できる。
【図面の簡単な説明】
【0008】
【図1】ＯＬＥＤ表示装置の構成例を模式的に示す。
【図2A】画素回路の構成例を示す。
【図2B】画素回路の他の構成例を示す。
【図2C】画素回路の他の構成例を示す。
【図3】互いの低抵抗領域が、一つのコンタクトホールによって相互接続されている、低温ポリシリコンＴＦＴ及び酸化物半導体ＴＦＴの断面構造を示す。
【図4A】コンタクトホールの断面構造を模式的に示す。
【図4B】コンタクトホールの平面構造を模式的に示す。
【図5A】酸化物半導体層とポリシリコン層の低抵抗領域を相互接続するコンタクトホールの断面構造を模式的に示す。
【図5B】酸化物半導体層とポリシリコン層の低抵抗領域を相互接続するコンタクトホールの平面構造を模式的に示す。
【図6】製造方法の一例を示すフローチャートである。
【図7A】コンタクトホールの形成方法を説明するための図である。
【図7B】コンタクトホールの形成方法を説明するための図である。
【図7C】コンタクトホールの形成方法を説明するための図である。
【図9A】孔の内側端部がフッ酸により除去された酸化物半導体層を模式的に示す。
【図10】コンタクトホールの他の構造例を示す。
【図11】コンタクトホールの他の構造例を示す。
【図12】画素回路の一部の例を示す。
【図15】画素回路の例を示す。
【発明を実施するための形態】
【0009】
以下、添付図面を参照して本発明の実施形態を説明する。本実施形態は本発明を実現するための一例に過ぎず、本発明の技術的範囲を限定するものではないことに注意すべきである。各図において共通の構成については同一の参照符号が付されている。説明をわかりやすくするため、図示した物の寸法、形状については、誇張して記載している場合もある。
【0010】
［概要］
以下において、薄膜トランジスタ装置の例として、ＯＬＥＤ（Ｏｒｇａｎｉｃ Ｌｉｇｈｔ－Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ）表示装置を説明する。本開示のＯＬＥＤ表示装置は、画素回路内及び／又は周辺回路内に、低温ポリシリコン薄膜トランジスタ（ＬＴＰＳ ＴＦＴ）と酸化物半導体ＴＦＴとを含む。
以下において、薄膜トランジスタ装置の例として、ＯＬＥＤ（Ｏｒｇａｎｉｃ Ｌｉｇｈｔ－Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ）表示装置を説明する。本開示のＯＬＥＤ表示装置は、画素回路内及び／又は周辺回路内に、低温ポリシリコン薄膜トランジスタ（ＬＴＰＳ ＴＦＴ）と酸化物半導体ＴＦＴとを含む。
【0011】
低温ポリシリコンＴＦＴの半導体層（低温ポリシリコン層）と、酸化物半導体ＴＦＴの半導体層（酸化物半導体層）とは、異なる層位置に形成されている。例えば、低温ポリシリコン層が、酸化物半導体層より下層に配置される。これら半導体層の間には１以上の絶縁層が存在する。なお、本明細書において、基板に近い層を下層、基板から遠い層を上層と呼ぶ。
【0012】
低温ポリシリコンＴＦＴは低抵抗化されたポリシリコン（低抵抗ポリシリコン）で形成されているソース／ドレイン領域（低抵抗領域）を含み、酸化物半導体ＴＦＴは低抵抗化された酸化物半導体（低抵抗酸化物半導体）で形成されているソース／ドレイン領域（低抵抗領域）を含む。
【0013】
低抵抗化されたソース／ドレイン領域のシート抵抗は、一般に、１０Ωから１００ｋΩの範囲内であり、例えば、数十Ωから数十ｋΩの範囲内にある。低抵抗化されていない（高抵抗）チャネルのシート抵抗は、一般に、１ＭΩから１０ＧΩの範囲内にあり、例えば数ＭΩから数ＧΩの範囲内にある。
【0014】
本明細書の一実施形態において、一つのコンタクトホールが、ソース／ドレイン配線層、酸化物半導体層及び低温ポリシリコン層を相互接続する。この構成は、これら３層の相互接続のためのコンタクトホールの数を低減し、回路面積を小さくすることができる。
【0015】
例えば、ソース／ドレイン配線層が最上層であり、低温ポリシリコン層が最下層であり、酸化物半導体層は、それらの間に存在する。ソース／ドレイン配線層と酸化物半導体層との間には、１以上の絶縁層（１以上の上側絶縁層）が存在する。また、酸化物半導体層と低温ポリシリコン層との間には、１以上の絶縁層（１以上の下側絶縁層）が存在する。
【0016】
コンタクトホールは、上側絶縁層及び下側絶縁層を貫通するホール内の金属コンタクト部を含む。コンタクト部は、ソース／ドレイン配線と同一金属で構成され、同一金属層に含まれてよい。
【0017】
コンタクト部は、ホール内面に付着するように形成されている。そのため、コンタクト部は、上部絶縁層と下側絶縁層を貫通する。コンタクト部は、ホール内で露出している二つのＴＦＴのソース／ドレイン領域に接触して、ソース／ドレイン配線、酸化物半導体層のソース／ドレイン領域及び低温ポリシリコン層のソース／ドレイン領域を導通する。
【0018】
上述のように、一つのコンタクトホールによって、二つのＴＦＴのソース／ドレイン領域を相互接続することで、複数のコンタクトホールを使用する構成と比較して、回路面積を小さくすることができる。コンタクトホールは、さらに、酸化物半導体層のソース／ドレイン領域を貫通してもよい。これにより、さらに回路面積を小さくし、高精細化に寄与できる。
【0019】
上記接続構造は、ＯＬＥＤ表示装置と異なる装置の回路に適用することができる。また、酸化物半導体及び低温ポリシリコンと異なる半導体材料のＴＦＴを含む回路にも適用することができる。
【0020】
［表示装置構成］
図１は、ＯＬＥＤ表示装置１の構成例を模式的に示す。ＯＬＥＤ表示装置１は、ＯＬＥＤ素子が形成されるＴＦＴ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）基板１０と、有機発光素子を封止する封止基板２０と、ＴＦＴ基板１０と封止基板２０とを接合する接合部（ガラスフリットシール部）３０を含んで構成されている。ＴＦＴ基板１０と封止基板２０との間には、例えば、乾燥窒素が封入されており、接合部３０により封止されている。封止基板２０及び接合部３０は封止構造部の一つであり、他の例として、封止構造部は、例えば薄膜封止構造（ＴＦＥ：Ｔｈｉｎ Ｆｉｌｍ Ｅｎｃａｐｓｕｌａｔｉｏｎ）を有してもよい。
図１は、ＯＬＥＤ表示装置１の構成例を模式的に示す。ＯＬＥＤ表示装置１は、ＯＬＥＤ素子が形成されるＴＦＴ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）基板１０と、有機発光素子を封止する封止基板２０と、ＴＦＴ基板１０と封止基板２０とを接合する接合部（ガラスフリットシール部）３０を含んで構成されている。ＴＦＴ基板１０と封止基板２０との間には、例えば、乾燥窒素が封入されており、接合部３０により封止されている。封止基板２０及び接合部３０は封止構造部の一つであり、他の例として、封止構造部は、例えば薄膜封止構造（ＴＦＥ：Ｔｈｉｎ Ｆｉｌｍ Ｅｎｃａｐｓｕｌａｔｉｏｎ）を有してもよい。
【0021】
ＴＦＴ基板１０の表示領域２５の外側のカソード電極形成領域１４の周囲に、走査ドライバ３１、エミッションドライバ３２、保護回路３３、ドライバＩＣ３４、デマルチプレクサ３６が配置されている。ドライバＩＣ３４は、ＦＰＣ（Ｆｌｅｘｉｂｌｅ Ｐｒｉｎｔｅｄ Ｃｉｒｃｕｉｔ）３５を介して外部の機器と接続される。走査ドライバ３１、エミッションドライバ３２、保護回路３３は、ＴＦＴ基板１０に形成された周辺回路である。
【0022】
走査ドライバ３１はＴＦＴ基板１００の走査線を駆動する。エミッションドライバ３２は、エミッション制御線を駆動して、各画素の発光期間を制御する。ドライバＩＣ３４は、例えば、異方性導電フィルム（ＡＣＦ：Ａｎｉｓｏｔｒｏｐｉｃ Ｃｏｎｄｕｃｔｉｖｅ Ｆｉｌｍ）を用いて実装される。
【0023】
ドライバＩＣ３４は、走査ドライバ３１及びエミッションドライバ３２に電源及びタイミング信号（制御信号）を与える。さらに、ドライバＩＣ３４は、デマルチプレクサ３６に、電源及びデータ信号を与える。
【0024】
デマルチプレクサ３６は、ドライバＩＣ３４の一つのピンの出力を、ｄ本（ｄは２以上の整数）のデータ線に順次出力する。デマルチプレクサ３６は、ドライバＩＣ３４からのデータ信号の出力先データ線を、走査期間内にｄ回切り替えることで、ドライバＩＣ３４の出力ピン数のｄ倍のデータ線を駆動する。
【0025】
［画素回路構成］
ＴＦＴ基板１０上には、複数の副画素（単に画素とも呼ぶ）のアノード電極にそれぞれ供給する電流を制御する複数の画素回路が形成されている。図２Ａは、画素回路の構成例を示す。各画素回路は、駆動トランジスタＰ１と、選択トランジスタＮ２と、エミッショントランジスタＮ３と、保持容量Ｃ１とを含む。画素回路は、ＯＬＥＤ素子Ｅ１の発光を制御する。ＯＬＥＤ素子Ｅ１は発光素子であり、トランジスタは、ＴＦＴである。
ＴＦＴ基板１０上には、複数の副画素（単に画素とも呼ぶ）のアノード電極にそれぞれ供給する電流を制御する複数の画素回路が形成されている。図２Ａは、画素回路の構成例を示す。各画素回路は、駆動トランジスタＰ１と、選択トランジスタＮ２と、エミッショントランジスタＮ３と、保持容量Ｃ１とを含む。画素回路は、ＯＬＥＤ素子Ｅ１の発光を制御する。ＯＬＥＤ素子Ｅ１は発光素子であり、トランジスタは、ＴＦＴである。
【0026】
選択トランジスタＮ２は副画素を選択するスイッチである。選択トランジスタＮ２はＮチャネル型酸化物半導体ＴＦＴであり、ゲート端子は、走査線１６に接続されている。ソース端子は、データ線１５に接続されている。ドレイン端子は、駆動トランジスタＰ１のゲート端子に接続されている。
【0027】
駆動トランジスタＰ１はＯＬＥＤ素子Ｅ１の駆動用のトランジスタ（駆動ＴＦＴ）である。駆動トランジスタＰ１はＰチャネル型低温ポリシリコンＴＦＴであり、そのゲート端子は選択トランジスタＮ２のドレイン端子に接続されている。駆動トランジスタＰ１のソース端子は電源線１８（Ｖｄｄ）に接続されている。ドレイン端子は、エミッショントランジスタＮ３のソース端子に接続されている。駆動トランジスタＰ１のゲート端子とソース端子との間に保持容量Ｃ１が形成されている。
【0028】
エミッショントランジスタＮ３は、ＯＬＥＤ素子Ｅ１への駆動電流の供給と停止を制御するスイッチである。エミッショントランジスタＮ３はＮチャネル型酸化物半導体ＴＦＴであり、ゲート端子はエミッション制御線１７に接続されている。エミッショントランジスタＮ３のソース端子は駆動トランジスタＰ１のドレイン端子に接続されている。エミッショントランジスタＮ３のドレイン端子は、ＯＬＥＤ素子Ｅ１に接続されている。
【0029】
次に、画素回路の動作を説明する。走査ドライバ３１が走査線１６に選択パルスを出力し、選択トランジスタＮ２をオン状態にする。データ線１５を介してドライバＩＣ３４から供給されたデータ電圧は、保持容量Ｃ１に格納される。保持容量Ｃ１は、格納された電圧を、１フレーム期間を通じて保持する。保持電圧によって、駆動トランジスタＰ１のコンダクタンスがアナログ的に変化し、駆動トランジスタＰ１は、発光階調に対応した順バイアス電流をＯＬＥＤ素子Ｅ１に供給する。
【0030】
エミッショントランジスタＮ３は、駆動電流の供給経路上に位置する。エミッションドライバ３２は、エミッション制御線１７に制御信号を出力して、エミッショントランジスタＮ３のオンオフを制御する。エミッショントランジスタＮ３がオン状態のとき、駆動電流がＯＬＥＤ素子Ｅ１に供給される。エミッショントランジスタＮ３がオフ状態のとき、この供給が停止される。エミッショントランジスタＮ３のオンオフを制御することにより、１フレーム周期内の点灯期間（デューティ比）を制御することができる。
【0031】
図２Ｂは、画素回路の他の構成例を示す。当該画素回路は、図２ＡのエミッショントランジスタＮ３に代えて、リセットトランジスタＮ４を有する。リセットトランジスタＮ４は、Ｎチャネル型酸化物半導体ＴＦＴである。リセットトランジスタＮ４は、基準電圧供給線１１とＯＬＥＤ素子Ｅ１のアノードとの電気的接続を制御する。リセットトランジスタＮ４のゲート端子にリセット制御線１９からリセット制御信号が供給されることによりこの制御が行われる。なお、リセットトランジスタＮ４は、様々な目的で使用することができる。
【0032】
図２Ｃは、画素回路の他の構成例を示す。当該画素回路は、トランジスタＰ１１、Ｐ１３、Ｐ１５、Ｎ１２、Ｎ１４、Ｎ１６を含む。トランジスタＮ１２のゲート端子にＶｓｃａｎ２信号が入力される。トランジスタＮ１４及びＮ１６のゲートにＶｓｃａｎ１信号が入力される。トランジスタＮ１２、Ｐ１１、Ｎ１６を介して、保持容量Ｃ１にデータ電圧が与えられる。トランジスタＮ１４は、ＯＬＥＤ素子Ｅ１のアノードにＶｒｅｆを与える。トランジスタＰ１３及びＰ１５のゲートには、それぞれ、信号Ｖｅｍ１及びＶｅｍ２が入力され、ＯＬＥＤ素子Ｅ１の発光の有無を制御する。
【0033】
例えば、駆動トランジスタＰ１１、Ｐ１３、Ｐ１５は低温ポリシリコンＴＦＴであり、トランジスタＮ１２、Ｎ１４、Ｎ１６は酸化物半導体ＴＦＴである。駆動トランジスタＰ１１のソース／ドレイン領域と、トランジスタＮ１６のソース／ドレイン領域とが、接続されている。なお、図２Ａ、２Ｂ及び２Ｃの画素回路は例であって、画素回路は他の回路構成を有してよい。なお、ＴＦＴの動作に応じて、低抵抗領域の一方がソース領域、他方がドレイン領域となり、それらは切り替わり得る。そのため、低抵抗化領域を、ソース／ドレイン領域と表す。
【0034】
以上説明した画素回路は、互いのソース／ドレイン領域が接続される低温ポリシリコンＴＦＴ及び酸化物半導体ＴＦＴを含む。本明細書で説明する接続構成により、コンタクトホールの数を低減し、高精細化に寄与することができる。
【0035】
［低温ポリシリコンＴＦＴと酸化物半導体ＴＦＴの接続］
以下において、相互接続された、低温ポリシリコンＴＦＴ及び酸化物半導体ＴＦＴの構成例を説明する。以下に説明する例において、酸化物半導体はＩＧＺＯ（Ｉｎｄｉｕｍ Ｇａｌｌｉｕｍ Ｚｉｎｃ Ｏｘｉｄｅ）であるとする。本明細書で説明する構成は、他の酸化物半導体、例えば、酸化亜鉛や二酸化スズのＴＦＴに適用することができる。
以下において、相互接続された、低温ポリシリコンＴＦＴ及び酸化物半導体ＴＦＴの構成例を説明する。以下に説明する例において、酸化物半導体はＩＧＺＯ（Ｉｎｄｉｕｍ Ｇａｌｌｉｕｍ Ｚｉｎｃ Ｏｘｉｄｅ）であるとする。本明細書で説明する構成は、他の酸化物半導体、例えば、酸化亜鉛や二酸化スズのＴＦＴに適用することができる。
【0036】
図３は、互いのソース／ドレイン領域（低抵抗領域）が、一つのコンタクトホールによって相互接続されている、低温ポリシリコンＴＦＴ２１０及び酸化物半導体ＴＦＴ２６０の断面構造を示す。これらは、第１及び第２のＴＦＴである。樹脂又はガラスで形成された可撓性又は不撓性の絶縁基板１０１上に低温ポリシリコンＴＦＴ２１０及び酸化物半導体ＴＦＴ２６０が形成されている。
【0037】
窒化シリコン層１０２が絶縁基板１０１に積層され、さらにその上に、低温ポリシリコンＴＦＴ２１０の低温ポリシリコン層（活性層）１０８が積層されている。低温ポリシリコン層は、低抵抗領域１０５及び１０７並びにチャネル領域１０３を含む。
【0038】
低温ポリシリコン層１０８は、低抵抗領域（低抵抗ＬＴＰＳ）１０５及び１０７と、面内方向において低抵抗領域１０５及び１０７間の高抵抗のチャネル領域（ＬＴＰＳ）１０３を含む。低抵抗領域１０５及び１０７は、それぞれ、ソース／ドレイン領域である。
【0039】
低抵抗領域１０５及び１０７は、高濃度不純物ドーピングにより低抵抗化された低温ポリシリコンで形成されている。チャネル領域１０３は、低抵抗化されていない低温ポリシリコン（高抵抗低温ポリシリコン）で形成されている。
【0040】
低温ポリシリコンＴＦＴ２１０は、さらに、ゲート電極１１３と、積層方向においてゲート電極１１３と低温ポリシリコン層１０８との間に存在するゲート絶縁層１１１を含む。低温ポリシリコン層１０８、ゲート絶縁層１１１及びゲート電極１１３は、この順で下から（基板側から）並ぶように積層されており、ゲート絶縁層１１１は、低温ポリシリコン層及びゲート電極１１３と直接接触している。
【0041】
ゲート電極１１３は金属で形成されＭ１金属層に含まれる。ゲート絶縁層１１１は、本例においてシリコン酸化物（ＳｉＯｘ）で形成されている。図３の例において、低温ポリシリコンＴＦＴ２１０はトップゲート構造を有するが、例えば、ボトムゲート構造を有してもよく、トップゲート電極及びボトムゲート電極の双方を含んでもよい。
【0042】
酸化物半導体ＴＦＴ２６０は、ボトムゲート電極１１７、トップゲート電極１３１及びそれらの間の酸化物半導体層（活性層）１２４を含む。酸化物半導体層１２４は、低抵抗領域１２３及び１２５（低抵抗ＩＧＺＯ）と、面内方向において低抵抗領域１２３及び１２５間の高抵抗のチャネル領域１２７を含む。低抵抗領域１２３及び１２５は、低抵抗化されたＩＧＺＯで形成されている。チャネル領域１２７は、低抵抗化されていないＩＧＺＯ（高抵抗ＩＧＺＯ）で形成されている。
【0043】
絶縁層１１５が、ゲート絶縁層１１１及びゲート電極１１３を覆うように、これらの上に積層されている。絶縁層１１５は、シリコン窒化物（ＳｉＮｘ）で形成される。ボトムゲート電極１１７は、絶縁層１１５上に積層されている。ボトムゲート電極１１７は金属で形成され、Ｍ２金属層に含まれる。
【0044】
ゲート絶縁層が、ボトムゲート電極１１７と酸化物半導体層との間に形成されている。図３の構成例において、ゲート絶縁層は二つの絶縁層１１９、１２１の積層である。絶縁層１１９は、シリコン窒化物で形成され、絶縁層１２１はシリコン酸化物で形成されている。
【0045】
ボトムゲート電極１１７、絶縁層１１９、１２１、及び酸化物半導体層１２４は、この順で下から（基板側から）並ぶように積層されており、絶縁層１１９は、ボトムゲート電極１１７及び絶縁層１２１と直接接触し、絶縁層１２１は酸化物半導体層１２４と直接接触している。
【0046】
酸化物半導体層１２４は、絶縁層１２１上に積層されている。ゲート絶縁層１２９は、酸化物半導体層１２４とトップゲート電極１３１との間に存在する。ゲート絶縁層１２９は、シリコン酸化物で形成されている。酸化物半導体層１２４、絶縁層１２９及びトップゲート電極１３１は、この順で下から（基板側から）並ぶように積層されており、絶縁層１２９は、トップゲート電極１３１及び酸化物半導体層１２４と直接接触している。トップゲート電極１３１は金属で形成され、Ｍ３金属層にまれる。なお、トップゲート電極１３１及びボトムゲート電極１１７の一方が省略されてもよい。
【0047】
トップゲート電極１３１及び絶縁層１２９を覆うように、それらの上に絶縁層１３３が積層されている。さらに、絶縁層１３５が、絶縁層１３３上に積層されている。絶縁層１３３はシリコン酸化物で形成され、絶縁層１３５はシリコン窒化物で形成されている。
【0048】
図３は、三つのコンタクトホール（ＣＨ）１４０、１５０、１６０を示す。コンタクトホール１４０は、低温ポリシリコンＴＦＴ２１０の低抵抗領域１０７と、より上層のソース／ドレイン配線１４４とを相互接続する。コンタクトホール１４０は、金属コンタクト部１４１を含む。
【0049】
コンタクト部１４１は、絶縁層１３５、１３３、１２９、１２１、１１９、１１５及び１１１を貫通して、低温ポリシリコン層１０８の低抵抗領域１０７に直接接触している。絶縁層１３５、１３３、１２９、１２１、１１９、１１５及び１１１からなる積層は、貫通孔１４７を有している。コンタクト部１４１は、貫通孔１４７の内面に付着するように形成されている。ソース／ドレイン配線１４４は、絶縁層１３５上に積層されている。コンタクト部１４１とソース／ドレイン配線１４４は同一材料で形成され、連続しており、Ｍ４金属層に含まれる。
【0050】
コンタクトホール１５０は、低温ポリシリコンＴＦＴ２１０の低抵抗領域１０５と酸化物半導体ＴＦＴ２６０の低抵抗領域１２５とを相互接続する。低温ポリシリコン層１０８の低抵抗領域１０５、酸化物半導体層１２４の低抵抗領域１２５の順で、下層側から積層されている。
【0051】
コンタクトホール１５０は、金属コンタクト部１５１を含む。金属コンタクト部１５１の層と酸化物半導体層１２４との間に、絶縁層１３５、１３３、１２９が存在する。酸化物半導体層１２４と酸化物半導体層１２４と低温ポリシリコン層１０８との間に、絶縁層１２１、１１９、１１５、１１１が存在する。
【0052】
酸化物半導体層１２４の低抵抗領域１２５と低温ポリシリコン層１０８の低抵抗領域１０５とは、積層方向において見て、少なくも部分的に重なっている。積層方向は、図３における上下方向である。
【0053】
コンタクト部１５１は、絶縁層１３５、１３３、１２９、酸化物半導体層１２４、絶縁層１２１、１１９、１１５及び１１を貫通して、低温ポリシリコン層１０８の低抵抗領域１０５に直接接触している。絶縁層１３５、１３３、１２９、酸化物半導体層１２４、絶縁層１２１、１１９、１１５及び１１１からなる積層は、貫通孔１５７を有している。貫通孔１５７の内径は、酸化物半導体層１２４の上下において非連続的に変化している。具体的には、酸化物半導体層１２４より上での最小内径は、酸化物半導体層１２４より下での最大内径より大きい。
【0054】
コンタクト部１５１は、貫通孔１５７の内面に付着するように形成されている。コンタクト部１５１の外径は、酸化物半導体層１２４の上下において非連続的に変化している。具体的には、酸化物半導体層１２４より上での最小外径は、酸化物半導体層１２４より下での最大外径より大きい。
【0055】
貫通孔１５７は、酸化物半導体層１２４の低抵抗領域１２５を貫通している。コンタクト部１５１は、低抵抗領域１２５を貫通し、低抵抗領域１２５の上面及びその孔の内面（側面）と直接に接触している。コンタクト部１５１は、ポリシリコン層の低抵抗領域１０５の上面に直接接触している。コンタクト部１５１は、Ｍ４金属層に含まれる。なお、コンタクト部１５１は、絶縁層１３５上のソース／ドレイン配線と酸化物半導体層１２４とを相互接続してもよい。このソース／ドレイン配線は、Ｍ４金属層のパターンに含まれる。
【0056】
コンタクトホール１６０は、金属コンタクト部１６１を含む。コンタクト部１６１は、絶縁層１３５、１３３、１２９を貫通して、酸化物半導体層１２４の低抵抗領域１２３に直接接触している。絶縁層１３５、１３３、１２９からなる積層は、貫通孔１６７を有している。コンタクト部１６１は、貫通孔１６７の内面に付着するように形成されている。ソース／ドレイン配線１６４は、絶縁層１３５上に積層されている。コンタクト部１６１とソース／ドレイン配線１６４は同一材料で形成され、連続しており、Ｍ４金属層に含まれる。
【0057】
図４Ａは、コンタクトホール１５０及び１６０の断面構造を模式的に示し、図４Ｂは、コンタクトホール１５０及び１６０の平面構造を模式的に示す。金属コンタクト部１５１、１６１を含むＭ４金属層は、例えば、金属単層又は金属積層で構成することができ、各層は単一金属材料又は合金であってよい。例えば、Ｔｉ／Ａｌ／Ｔｉ積層が使用できる。
【0058】
コンタクト部１５１は、酸化物半導体層１２４の上面より上の上側部分１５２と、その下に続く下側部分１５３とを含む。上側部分１５２は、酸化物半導体層１２４の上の絶縁積層を貫通して、低抵抗領域１２５の上面に直接接触している。酸化物半導体層１２４の上の絶縁積層の内径はＷ１で示されている。図４Ａの構成例においては、酸化物半導体層１２４の上の貫通孔の内径Ｗ１は実質的に一定である。
【0059】
コンタクト部１５１の下側部分１５３は、酸化物半導体層１２４及びその下の絶縁積層を貫通し、酸化物半導体層１２４の低抵抗領域１２５の孔の内面及び低温ポリシリコン層１０８の低抵抗領域１０５の上面に直接接触している。下側絶縁積層の内径はＷ２で示されている。図４Ａの構成例においては、酸化物半導体層１２４より下の貫通孔１５７の内径Ｗ２は、実質的に一定である。貫通孔１５７の内径は、酸化物半導体層１２４の上下で非連続に変化しており、内径Ｗ２の最大値は内径Ｗ１の最小値より小さい。これにより、酸化物半導体層１２４より下層における他の構成要素をより高密度に実装できる。
【0060】
図４Ａ及び４Ｂに示すように、１つのコンタクトホールの孔１５７を上側から眺めた時、酸化物半導体層１２４及び低温ポリシリコン層１０８が同時に見える。より具体的には、酸化物半導体層１２４の低抵抗領域１２５と低温ポリシリコン層１０８の低抵抗領域１０５が同時に見える。また、貫通孔１５７において、酸化物半導体層１２４の低抵抗領域１２５と、低温ポリシリコン層１０８の低抵抗領域１０５とは、重なっている。貫通孔１５７の酸化物半導体層１２４より上の絶縁層の部分（孔）は、低抵抗領域１２５の外形内に存在する。貫通孔１５７の酸化物半導体層１２４及びそれより下の絶縁層の部分（孔）は、低抵抗領域１５５の外形内に存在する。
【0061】
図５Ａ及び５Ｂは、酸化物半導体層とポリシリコン層の低抵抗領域を相互接続するコンタクトホールの他の構造例を示す。図５Ａは断面構造を模式的に示し、図５Ｂは平面構造を模式的に示す。本構成例において、酸化物半導体層１２４と低温ポリシリコン層１０８とは、積層方向において見て重なっておらず、離れている。なお、酸化物半導体層１２４と低温ポリシリコン層１０８自体の構成は、図４Ａ及び４Ｂの構成例と同様であるので、同一符号が付されている。コンタクトホール２５０は、低温ポリシリコンＴＦＴ２１０の低抵抗領域１０５と酸化物半導体ＴＦＴ２６０の低抵抗領域１２５とを相互接続する。
【0062】
絶縁層１３５、１３３、１２９、１２１、１１９、１１５及び１１１からなる積層は、貫通孔２５７を有している。貫通孔２５７の内径は、酸化物半導体層１２４の上下において非連続的に変化している。具体的には、酸化物半導体層１２４より上での最小内径は、酸化物半導体層１２４より下での最大内径より大きい。
【0063】
コンタクト部２５１は、貫通孔２５７の内面に付着するように形成されている。コンタクトホール２５０は、金属コンタクト部２５１を含む。コンタクト部２５１は、絶縁層１３５、１３３、１２９、１２１、１１９、１１５及び１１１を貫通している。コンタクト部２５１の外径は、酸化物半導体層１２４の上下において非連続的に変化している。具体的には、酸化物半導体層１２４より上での最小外径は、酸化物半導体層１２４より下での最大外径より大きい。
【0064】
貫通孔２５７は、酸化物半導体層１２４を貫通しておらず、低抵抗領域１２５の測端部を含む一部が貫通孔２５７で露出している。同様に、低温ポリシリコン層１０８の低抵抗領域１０５の測端部を含む一部が貫通孔２５７で露出している。コンタクト部２５１は、低抵抗領域１２５の上面及び端面（側面）と直接に接触している。コンタクト部２５１は、ポリシリコン層の低抵抗領域１０５の上面及び端面（側面）に直接接触している。コンタクト部２５１は、Ｍ４金属層に含まれる。
【0065】
コンタクト部２５１は、酸化物半導体層１２４の上面より上の上側部分２５２と、その下に続く下側部分２５３とを含む。上側部分２５２は、酸化物半導体層１２４の上の絶縁積層を貫通して、低抵抗領域１２５の上面に直接接触している。酸化物半導体層１２４の上面より上の絶縁積層での貫通孔２５７の内径はＷ１１で示されている。図５Ａの構成例においては、酸化物半導体層１２４の上の貫通孔の内径Ｗ１１は上から下に向かって減少している。
【0066】
コンタクト部２５１の下側部分２５３は、酸化物半導体層１２４の下側の絶縁積層を貫通し、酸化物半導体層１２４の低抵抗領域１２５の端面及び低温ポリシリコン層１０８の低抵抗領域１０５の上面及び端面に直接接触している。酸化物半導体層１２４の下面より下における貫通孔２５７の内径はＷ１２で示されている。図５Ａの構成例においては、酸化物半導体層１２４より下の貫通孔２５７の内径Ｗ２は、上から下に行くにつれて減少している。貫通孔１５７の内径は、酸化物半導体層１２４の上下で非連続に変化しており、内径Ｗ１２の最大値は内径Ｗ１１の最小値より小さい。
【0067】
貫通孔２５７の内径の変化に応じて、コンタクト部２５１の上側部分２５２及び下側部分２５３はテーパ形状を有している。これにより、酸化物半導体層１２４の端面（側面）でのコンタクト部２５１の厚みが大きくなり、コンタクト部２５１の段切れを防ぐことができる。
【0068】
図５Ａ及び５Ｂに示すように、１つのコンタクトホールの孔２５７を上側から眺めた時、酸化物半導体層１２４及び低温ポリシリコン層１０８が同時に見える。より具体的には、酸化物半導体層１２４の低抵抗領域１２５と低温ポリシリコン層１０８の低抵抗領域１０５が同時に見える。貫通孔２５７において、酸化物半導体層１２４の低抵抗領域１２５と、低温ポリシリコン層１０８の低抵抗領域１０５とは、重なっておらず、離れている。
【0069】
［製造方法］
次に図３に示すＴＦＴ２１０及び２６０の製造方法を説明する。図６は、製造方法の一例を示すフローチャートである。製造方法は、絶縁基板１０１上に、ＣＶＤ法等によりシリコン窒化物層を成膜した後、低温ポリシリコン層を形成する（Ｓ１０１）。具体的には、例えばＣＶＤ法によってアモルファスシリコンを堆積し、エキシマレーザアニールにより結晶化して、（低温）ポリシリコン膜を形成する。フォトリソグラフィによるパターニングによってポリシリコン層のパターンが形成される。
次に図３に示すＴＦＴ２１０及び２６０の製造方法を説明する。図６は、製造方法の一例を示すフローチャートである。製造方法は、絶縁基板１０１上に、ＣＶＤ法等によりシリコン窒化物層を成膜した後、低温ポリシリコン層を形成する（Ｓ１０１）。具体的には、例えばＣＶＤ法によってアモルファスシリコンを堆積し、エキシマレーザアニールにより結晶化して、（低温）ポリシリコン膜を形成する。フォトリソグラフィによるパターニングによってポリシリコン層のパターンが形成される。
【0070】
次に、製造方法は、ＣＶＤ法等によりシリコン酸化物層を成膜する（Ｓ１０２）。さらに、スパッタ法等によりＭ１金属層を成膜し、Ｍ１金属層をフォトリソグラフィによりパターニングする（Ｓ１０３）。Ｍ１金属層の材料は任意であり、例えば、Ｍｏ、Ｗ、Ｎｂ、Ａｌ等が使用される。Ｍ１金属層は、単層構造又は多層構造を有し得る。
【0071】
次に、製造方法は、ゲート電極１１３（Ｍ１金属層）をマスクとして使用してポリシリコン層のソース／ドレイン領域に不純物を注入し、不純物の活性化を行う。さらに、水素化処理によってダングリングボンドを終端する（Ｓ１０４）。これにより、ソース／ドレイン領域は低抵抗化される。
【0072】
次に、製造方法は、ＣＶＤ法等によりシリコン窒化物層を成膜する（Ｓ１０５）。さらに、スパッタ法等によりＭ２金属層を成膜し、Ｍ１金属層をフォトリソグラフィによりパターニングする（Ｓ１０３）。Ｍ２金属層の材料は任意であり、例えば、Ｍｏ、Ｗ、Ｎｂ、Ａｌ等が使用される。Ｍ２金属層は、単層構造又は多層構造を有し得る。
【0073】
次に、製造方法は、ＣＶＤ法等によりシリコン窒化物層及びシリコン酸化物層を成膜する（Ｓ１０７）。さらに、スパッタ法等によりＩＧＺＯ層を成膜し、フォトリソグラフィによりパターニングを行う（Ｓ１０８）。この時、コンタクトホール１５０が貫通するＩＧＺＯ層の孔も形成される。
【0074】
次に、製造方法は、シリコン酸化物層を成膜する（Ｓ１０９）。次に、製造方法は、スパッタ法等によりＭ３金属層を成膜し、フォトリソグラフィによりパターニングを行う（Ｓ１１０）。Ｍ３金属層の材料は任意であり、例えば、Ｍｏ、Ｗ、Ｎｂ、Ａｌ等が使用される。Ｍ３金属層は、単層構造又は多層構造を有し得る。
【0075】
次に、製造方法は、ゲート電極１３１（Ｍ１金属層）をマスクとして使用して、ＩＧＺＯ層のソース／ドレイン領域を低抵抗化する（Ｓ１１１）。低抵抗化は、例えば、ＩＧＺＯ層のソース／ドレイン領域をＨｅプラズマにさらす。低抵抗化は、Ｂ、Ａｒ、Ｈ等のイオン注入により行ってもよい。
【0076】
次に、製造方法はＣＶＤ法等によりシリコン窒化物層及びシリコン酸化物層を成膜する（Ｓ１１２）。次に、製造方法は、絶縁層の積層において異方性エッチングを行い、コンタクトホールそれぞれのためのホールを形成する（Ｓ１１３）。
【0077】
次に、製造方法は、スパッタ法等によって、Ｍ４金属層を成膜し、フォトリソグラフィによるパターニングを行う（Ｓ１１２）。Ｍ４金属層は、ソース／ドレイン配線及びコンタクトホールのコンタクト部を含む。Ｍ４金属層は、例えば、Ｔｉ／Ａｌ／Ｔｉ等の導電膜を堆積し、パターニングを行うことで形成する。
【0078】
以下において、コンタクトホールの形成方法の詳細を説明する。図７Ａから７Ｄは、コンタクトホール１５０、１６０の形成方法（Ｓ１１３、Ｓ１１４）を説明するための図である。図７Ａから７Ｄは、それぞれ、コンタクトホールの形成の異なるステップにおける平面構造及び断面構造を示す。
【0079】
図７Ａは、フォトレジストパターン３２０をマスクとして使用して、酸化物半導体層１２４より上の絶縁層をエッチングした状態を模式的に示す。例えば、プラズマエッチングが使用できる。フォトレジストパターン３２０は、絶縁層１３５上に積層されている。上述のように、フォトレジストパターン３２０の生成前に、酸化物半導体層１２４の孔３５２は形成済みである。
【0080】
絶縁層１２９、１３３、１３５からなる積層に、孔３５１が形成されている。孔３５１において、酸化物半導体層１２４の低抵抗領域１２５及びその孔３５２が露出している。つまり、低抵抗領域の上面及び端面（孔の内面）が露出している。また、絶縁層１２９、１３３、１３５からなる積層に、孔１６７が形成されている。孔１６７において、酸化物半導体層１２４の低抵抗領域１２３の上面が露出している。
【0081】
図７Ｂは、図７Ａに示す状態から、さらに、エッチングが進んだ状態を示す。孔３５２につながる孔３５３が、絶縁層１１１、１１５、１１９、１２１からなる積層に形成されている。孔３５３の径は孔３５１の径より小さい。孔３５１。３５２、３５３は連続しており、図３、４Ａを参照して説明したように一つの孔１５７を構成している。
【0082】
孔３５１内において、酸化物半導体層１２４の低抵抗領域１２５の孔３５２の周縁部は、オーバーエッチングされており、低抵抗領域１２５の上面に凹部３５５が形成されている。そのため、低抵抗領域１２５の孔３５１内の厚みは、孔３５１外の厚みより薄い。同様に、孔１６７内で、低抵抗領域１２３は、オーバーエッチングされており、その上面に凹部３５６が形成されている。低抵抗領域１２３の孔１６７内の厚みは、孔１６７外の厚みより薄い。
【0083】
このように、エッチング時のダメージにより酸素欠陥がより多く形成され、抵抗がより低くなる。その結果、金属コンタクト部とのコンタクト抵抗がより低くなる。低温ポリシリコン層１０８の低抵抗領域１０５は、孔３５３において露出し、エッチング処理によって自然酸化膜３５８がその表面に形成される。本例において、自然酸化膜３５８は残される。自然酸化膜３５８は、低抵抗領域１０５の一部である。
【0084】
図７Ｃは、図７Ｂに示す状態に対して、Ｍ４金属層を形成した状態を示す。コンタクト部１５１は、酸化物半導体層の低抵抗領域１２５と低温ポリシリコン層の低抵抗領域１０５を相互接続する。コンタクト部１６１は、ソース／ドレイン配線１６４及び酸化物半導体層の低抵抗領域１２３を相互接続する。
【0085】
次に、コンタクトホールの他の形成方法を説明する。以下に説明する形成方法は、低温ポリシリコン層の自然酸化膜を除去する。これにより、金属コンタクト部と低温ポリシリコン層の低抵抗領域との間の接触抵抗をさらに小さくすることができる。
【0086】
図８Ａは、図７Ａに示す状態と同一の状態を示す。図８Ｂは、図８Ａに示す状態からフォトレジストパターン３２０を除去し、新たに形成した第２のフォトレジストパターン３２５をマスクとして、孔３５３を形成した状態を示す。フォトレジストパターン３２５は、孔１６７の内面及び酸化物半導体層１２４の低抵抗領域１２３の上面を覆う。
【0087】
フォトレジストパターン３２５は、孔３５１の内面全域と、孔３５１内の酸化物半導体層の低抵抗領域１２５の上面（孔３５２の周縁部）を覆う。フォトレジストパターン３２５は、低抵抗領域１２５の孔３５２と一致する孔３２６を有している。エッチング前には、孔３２６から、絶縁層１２１が露出している。エッチングによって、絶縁積層の孔３５３が形成される。このとき、低抵抗領域１２３、１２５の上面はレジストパターン３２５に覆われており、オーバーエッチングによる凹部は形成されない。低温ポリシリコン層１０８の低抵抗領域１０５はエッチャントにさらされ、自然酸化膜３５８が形成される。
【0088】
図８Ｃは、図８Ｂに示す状態から、低温ポリシリコン層１０８の自然酸化膜３５８を除去した状態を示す。製造方法は、フォトレジストパターン３２５を維持した状態で、フッ酸（ＨＦ）によって、自然酸化膜３５８をより除去することができる。フォトレジストパターン３２５は、フッ酸の酸化物半導体層１２４への悪影響を低減できる。
【0089】
図８Ｄは、図８Ｃに示す状態に対して、Ｍ４金属層を形成した状態を示す。コンタクト部１５１は、酸化物半導体層の低抵抗領域１２５と低温ポリシリコン層の低抵抗領域１０５を相互接続する。コンタクト部１６１は、ソース／ドレイン配線１６４及び酸化物半導体層の低抵抗領域１２３を相互接続する。フッ酸処理により自然酸化膜３５８が除去されており、コンタクト部１５１は、ポリシリコン層の低抵抗領域１０５のより低い抵抗の表面と直接接触している。
【0090】
フッ酸は、自然酸化膜３５８と共に、シリコン酸化物層、シリコン窒化物層及び酸化物半導体層をわずかにエッチングし得る。酸化物半導体層のエッチングレートは、シリコン酸化物層及びシリコン窒化物層のエッチングレートより速い。そのため、酸化物半導体層の一部が、自然酸化膜３５８と共にエッチングされ、絶縁層上で後退し得る。
【0091】
図９Ａは、孔３５２の内側端部がフッ酸により除去された酸化物半導体層１２４を模式的に示す。図９Ａは、図８Ｃの状態において、酸化物半導体層１２４の一部が除去された状態を模式的に示す。端面３６１は、下側絶縁層１２１の端面から後退しており、絶縁層１２１の上面上に存在する。酸化物半導体層１２４の低抵抗領域１２５の孔の径は、直上の絶縁層１２９の孔の径より小さく、直下の絶縁層１２１の孔の径より大きい。
【0092】
図９Ｂは、図９Ａの状態からフォトレジストパターン３２５を除去し、Ｍ４金属層（パターン）を形成した状態を示す。破線円３６３が示すように、コンタクト部１５１は、低抵抗領域１２５の端面（側面）から突出している絶縁層１２１の上面を埋める部分を含む。この部分の厚みは厚く、これ以降のプロセスで低抵抗領域の端面が受けるダメージを軽減できる。
【0093】
［他の構成例］
図１０は、コンタクトホールの他の構造例を示す。図１０に示す構造例は、図３におけるコンタクトホール１４０、１５０及び１６０に替えて、コンタクトホール４４０、４５０及び４６０を含む。他の構成要素は同様である。図１０において、構成要素の一部及び符号の一部は省略されている。
図１０は、コンタクトホールの他の構造例を示す。図１０に示す構造例は、図３におけるコンタクトホール１４０、１５０及び１６０に替えて、コンタクトホール４４０、４５０及び４６０を含む。他の構成要素は同様である。図１０において、構成要素の一部及び符号の一部は省略されている。
【0094】
コンタクトホール４４０、４５０、４６０は、それぞれ、金属コンタクト部４４１、４５１、４６１を含む。コンタクト部４４１は、低温ポリシリコン層１０８の低抵抗領域１０７とソース／ドレイン配線４４４を相互接続する。コンタクト部４５１は、低抵抗領域１２５と低温ポリシリコン層１０８の低抵抗領域１０５を相互接続する。コンタクト部４６１は、酸化物半導体層１２４の低抵抗領域１２３とソース／ドレイン配線４６４を相互接続する。
【0095】
金属コンタクト部４４１、４５１、４６１の厚み（Ｍ４金属層の厚み）は、図３に示す構造例の厚みより厚い。図１０に示す例において、金属コンタクト部４５１は、酸化物半導体層１２４の孔４５５及びそれより下の絶縁積層の孔を埋めている（埋込構造）。このように、酸化物半導体層１２４の端面（側面）が厚い金属で保護されることで、これ以降のプロセスで酸化物半導体層の端面が受けるダメージを軽減できる。
【0096】
図１１は、コンタクトホールの他の構造例を示す。図１１に示す構造例は、図３におけるコンタクトホール１４０、１５０及び１６０に替えて、コンタクトホール５４０、５５０及び５６０を含む。他の構成要素は同様である。図１１において、構成要素の一部及び符号の一部は省略されている。
【0097】
コンタクトホール５４０、５５０、５６０は、それぞれ、金属コンタクト部５４１、５５１、５６１を含む。コンタクト部５４１は、低温ポリシリコン層１０８の低抵抗領域１０７とソース／ドレイン配線５４４を相互接続する。コンタクト部５５１は、低抵抗領域１２５と低温ポリシリコン層１０８の低抵抗領域１０５を相互接続する。コンタクト部５６１は、酸化物半導体層１２４の低抵抗領域１２３とソース／ドレイン配５６４を相互接続する。
【0098】
コンタクト部５４１、５５１、５６１は、テーパ形状を有している。つまり、上層から下層に向かうにつれて、その外径及び内径は減少している。特に、コンタクト部５５１のテーパ形状は、コンタクト部５５１の酸化物半導体層端面での段切れを効果的に防ぐことができる。これにより、これ以降のプロセスで酸化物半導体層の端面が受けるダメージを軽減できる。
【0099】
以下において、画素回路及び画素回路に応じたデバイス構造の例を説明する。図１２は、画素回路の一部の例を示す。画素回路は、トランジスタＴ３からＴ６、及びＯＬＥＤ素子Ｅ１含む。トランジスタＴ３は駆動トランジスタであり、他のトランジスタはスイッチトランジスタである。トランジスタＴ４、Ｔ５はＮ型酸化物半導体ＴＦＴであり、他のトランジスタはＰ型低温ポリシリコンＴＦＴである。
【0100】
トランジスタＴ４は、駆動トランジスタＴ３のドレイン領域とゲート電極との間に接続されている。トランジスタＴ５は、基準電位Ｖｒｅｆの配線と駆動トランジスタＴ３のゲート電極との間に接続されている。
【0101】
トランジスタＴ６は、駆動トランジスタＴ３のドレイン領域とＯＬＥＤ素子Ｅ１のアノード電極との間に接続されている。トランジスタＴ６は制御信号Ｅｍで制御され、トランジスタＴ４は制御信号Ｓ２により制御され、トランジスタＴ５は制御信号Ｓ１で制御される。制御信号Ｓ２は、次の画素回路行Ｓ１信号であってもよい。
【0102】
図１３は、図１２に示す回路の平面構造を模式的に示し、図１４は、図１３の平面構造の一部の断面構造を模式的に示す。図１４において、白の層は絶縁層である。配線ＶＲＥは基準電位Ｖｒｅｆを伝送する。配線ＥＭＣは、トランジスタＴ６のゲート電極への制御信号Ｅｍを伝送する。ゲート線Ｓ２ＮＢは、トランジスタＴ４のボトムゲート電極のゲート信号を伝送し、ゲート線Ｓ２ＮＴは、トランジスタＴ４のトップゲート電極のゲート信号を伝送する。ゲート線Ｓ１ＮＢは、トランジスタＴ５のボトムゲート電極のゲート信号を伝送し、ゲート線Ｓ１ＮＴは、トランジスタＴ５のトップゲート電極のゲート信号を伝送する。
【0103】
コンタクトホールＣＨＣは、トランジスタＴ４のソース／ドレイン領域とトランジスタＴ３又はＴ６のソース／ドレイン領域とを相互接続する。トランジスタＴ４の半導体層は酸化物半導体層ＯＸであり、トランジスタＴ３及びＴ６の半導体層は低温ポリシリコン層ＰＳである。コンタクトホールＣＨＣは、酸化物半導体層と低温ポリシリコン層を相互接続する。
【0104】
コンタクトホールＣＨＢは、トランジスタＴ４のソース／ドレイン領域とソース／ドレイン配線とを相互接続する。コンタクトホールＣＨＤは、そのソース／ドレイン配線とトランジスタＴ３のゲート電極Ｇ３とを相互接続する。コンタクトホールＣＨＡは、トランジスタＴ５のソース／ドレイン領域と配線ＶＲＥとを相互接続する。
【0105】
以下において、画素回路及び画素回路に応じたデバイス構造の例を説明する。図１５は、画素回路の例を示す。画素回路は、トランジスタＴ１からＴ７、ＯＬＥＤ素子Ｅ１、保持容量Ｃｓｔ及び容量Ｃｄを含む。トランジスタＴ３は駆動トランジスタであり、他のトランジスタはスイッチトランジスタである。トランジスタＴ４、Ｔ５はＮ型酸化物半導体ＴＦＴであり、他のトランジスタはＰ型低温ポリシリコンＴＦＴである。
【0106】
トランジスタＴ２は、駆動トランジスタＴ３のソース領域とデータ信号（ＤＡＴＡ）を伝送するデータ線との間に接続されている。トランジスタＴ１は、駆動トランジスタＴ３のソース領域と電源電位ＶＤＤを伝送する配線との間に接続されている。トランジスタＴ４は、駆動トランジスタＴ３のドレイン領域とゲート電極との間に接続されている。トランジスタＴ５は、基準電位Ｖｒｅｆの配線と駆動トランジスタＴ３のゲート電極との間に接続されている。
【0107】
トランジスタＴ６は、駆動トランジスタＴ３のドレイン領域とＯＬＥＤ素子Ｅ１のアノード電極との間に接続されている。トランジスタＴ７は、ＯＬＥＤ素子Ｅ１のアノード電極と、リセット電位Ｖｒｓｔを伝送する配線との間に接続されている。保持容量Ｃｓｔは、電源電位ＶＤＤの伝送線と駆動トランジスタＴ３のゲート電極との間に接続され、容量Ｃｄは、トランジスタＴ３とシールド電極ＳＥとの間に接続されている。トランジスタＴ１、Ｔ６は制御信号Ｅｍで制御され、トランジスタＴ２、Ｔ４、Ｔ７は制御信号Ｓ２により制御され、トランジスタＴ５は制御信号Ｓ１で制御される。
【0108】
図１６は、図１５に示す画素回路の平面構造を模式的に示し、図１７は、図１６のＸＶＩＩ－ＸＶＩＩ´切断線における断面構造を模式的に示す。図１６において、配線Ｍ２Ｄはデータ線であり、配線Ｍ２Ｖは電源電位ＶＤＤを伝送する。配線ＶＲＳはリセット電位Ｖｒｓｔを伝送し、配線ＶＲＥは基準電位Ｖｒｅｆを伝送する。
【0109】
ゲート線Ｓ２Ｐ２は、トランジスタＴ７のゲート信号を伝送する。配線ＥＭＣは、トランジスタＴ１及びＴ６のゲート電極への制御信号Ｅｍを伝送する。シールド電極ＳＥは、容量Ｃｄの一方電極を含み、容量電極ＣＥは保持容量Ｃｓの一方電極を含む。
【0110】
ゲート線Ｓ２Ｐ１は、トランジスタＴ２のゲート信号を伝送する。ゲート線Ｓ２ＮＢは、トランジスタＴ４のボトムゲート電極のゲート信号を伝送し、ゲート線Ｓ２ＮＴは、トランジスタＴ４のトップゲート電極のゲート信号を伝送する。ゲート線Ｓ１ＮＢは、トランジスタＴ５のボトムゲート電極のゲート信号を伝送し、ゲート線Ｓ１ＮＴは、トランジスタＴ５のトップゲート電極のゲート信号を伝送する。
【0111】
コンタクトホールＣＨ１は、トランジスタＴ７のソース／ドレイン領域と配線ＶＲＳとを相互接続する。コンタクトホールＣＨ２は、トランジスタＴ７のソース／ドレイン領域とＯＬＥＤ素子のアノード電極とを相互接続する。コンタクトホールＣＨ３は、トランジスタＴ４のソース／ドレイン領域とトランジスタＴ３又はＴ６のソース／ドレイン領域とを相互接続する。トランジスタＴ４の半導体層は酸化物半導体層ＯＸであり、トランジスタＴ３及びＴ６の半導体層は低温ポリシリコン層ＰＳである。コンタクトホールＣＨ３は、酸化物半導体層と低温ポリシリコン層を相互接続する。
【0112】
コンタクトホールＣＨ４は、トランジスタＴ４のソース／ドレイン領域とソース／ドレイン配線とを相互接続し、そのソース／ドレイン配線は、トランジスタＴ３のゲート電極に接続されている。コンタクトホールＣＨ５は、トランジスタＴ５のソース／ドレイン領域と配線ＶＲＥとを相互接続する。
【0113】
図１７は、図１６のＸＶＩＩ－ＸＶＩＩ´切断線における断面構造を模式的に示す。ポリイミド層ＰＩ１、バッファ層ＢＵＦ１及びポリイミド層ＰＩ２の積層は、絶縁基板を構成する。バッファ層ＢＵＦ２の上にシールド電極ＳＥが積層されている。シールド電極ＳＥを覆うように、下地絶縁層ＵＣが積層されている。
【0114】
下地絶縁層ＵＣ上に、低温ポリシリコン層ＰＳが積層され、それを覆うようにゲート絶縁層ＧＩ１が積層されている。ゲート絶縁層ＧＩ１上に、配線ＶＲＳ、Ｓ２Ｐ２、ＥＭＣ、ＶＲＥが形成されている。これらは同一の金属層パターンに含まれる。配線ＶＲＳ、Ｓ２Ｐ２、ＥＭＣ、ＶＲＥを覆うように、層間絶縁層ＩＬＤ１が積層されている。
【0115】
層間絶縁層ＩＬＤ１上に、容量電極ＣＥ、配線Ｓ２ＮＢ、Ｓ１ＮＢが積層されている。これらは同一の金属層パターンに含まれる。容量電極ＣＥ、配線Ｓ２ＮＢ、Ｓ１ＮＢを覆うように、層間絶縁層ＩＬＤ２が積層されている。ゲート絶縁層ＧＩ２が、層間絶縁層ＩＬＤ２上に積層されている。
【0116】
酸化物半導体層ＯＸは、ゲート絶縁層ＧＩ２上に積層されている。酸化物半導体層ＯＸを覆うように、ゲート絶縁層ＧＩ３が積層されている。ゲート絶縁層ＧＩ３上に、配線Ｓ２ＮＴ、Ｓ１ＮＴが積層されている。配線Ｓ２ＮＴ、Ｓ１ＮＴを覆うように、平坦化層ＰＬＮ１が積層されている。
【0117】
コンタクトホールＣＨ１、ＣＨ２は、絶縁層ＰＬ１Ｎ、ＧＩ３、ＧＩ２、ＩＬＤ２、ＩＬＤ１、及びＧＩ１を貫通して、低温ポリシリコン層（の低抵抗領域）に接触している。
【0118】
コンタクトホールＣＨ３は、絶縁層ＰＬ１Ｎ及びＧＩ３を貫通して、酸化物半導体層ＯＸの上面に接触している。コンタクトホールＣＨ３は、さらに、酸化物半導体層ＯＸを貫通し、その孔の端面に接触している。コンタクトホールＣＨ３は、さらに、絶縁層ＧＩ２、ＩＬＤ２、ＩＬＤ１、及びＧＩ１を貫通して、低温ポリシリコン層（の低抵抗領域）に接触している。
【0119】
コンタクトホールＣＨ４、ＣＨ５は、縁層ＰＬ１Ｎ及びＧＩ３を貫通して、酸化物半導体層ＯＸの上面に接触している。パッシベーション層ＰＶが、コンタクトホールＣＨ１からＣＨ５を覆うように積層され、さらに、平坦化層ＰＮＬ２がパッシベーション層ＰＶ上に積層されている。
【0120】
以上、本開示の実施形態を説明したが、本開示が上記の実施形態に限定されるものではない。当業者であれば、上記の実施形態の各要素を、本開示の範囲において容易に変更、追加、変換することが可能である。ある実施形態の構成の一部を他の実施形態の構成に置き換えることが可能であり、ある実施形態の構成に他の実施形態の構成を加えることも可能である。
【符号の説明】
【0121】
１０５、１０７ 低抵抗領域
１０８ 低温ポリシリコン層
１１１、１１５、１１９、１２１、１２９、１３３、１３５ 絶縁層
１２３、１２５ 低抵抗領域
１２４ 酸化物半導体層
１４０、１５０、１６０、２５０、４４０、４５０、４６０、５４０、５５０、５６０ コンタクトホール
１４１、１５１、１６１、２５１、４４１、４５１、４６１、５４１、５５１、５６１ コンタクト部
１０８ 低温ポリシリコン層
１１１、１１５、１１９、１２１、１２９、１３３、１３５ 絶縁層
１２３、１２５ 低抵抗領域
１２４ 酸化物半導体層
１４０、１５０、１６０、２５０、４４０、４５０、４６０、５４０、５５０、５６０ コンタクトホール
１４１、１５１、１６１、２５１、４４１、４５１、４６１、５４１、５５１、５６１ コンタクト部
【図1】
【図2A】
【図2B】
【図2C】
【図3】
【図4A】
【図4B】
【図5A】
【図5B】
【図6】
【図7A】
【図7B】
【図7C】
【図8A】
【図8B】
【図8C】
【図8D】
【図9A】
【図9B】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】