特開 2023-166913 ＤＣ－ＤＣコンバータ

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2023166913

(43)【公開日】2023-11-22

(54)【発明の名称】ＤＣ－ＤＣコンバータ

(51)【国際特許分類】

   H02M 3/28 20060101AFI20231115BHJP

【ＦＩ】

H02M3/28 H

【審査請求】未請求

【請求項の数】4

【出願形態】ＯＬ

(21)【出願番号】P 2022077772

(22)【出願日】2022-05-10

(71)【出願人】

【識別番号】000003942

【氏名又は名称】日新電機株式会社

(74)【代理人】

【識別番号】110000338

【氏名又は名称】弁理士法人 ＨＡＲＡＫＥＮＺＯ ＷＯＲＬＤ ＰＡＴＥＮＴ ＆ ＴＲＡＤＥＭＡＲＫ

(72)【発明者】

【氏名】前地 洋明

【テーマコード（参考）】

5H730

【Ｆターム（参考）】

5H730AA14

5H730BB27

5H730BB57

5H730DD04

5H730DD41

5H730EE04

5H730EE07

5H730EE57

5H730EE59

5H730FD01

5H730FD11

5H730FD31

5H730FD41

5H730FF09

5H730FG05

(57)【要約】

【課題】出力側のブリッジ回路を整流器として動作させたときに生じる損失を抑制する。
【解決手段】複数の１次側スイッチング素子（Ｓ１～Ｓ４）を含む１次側ブリッジ回路（１０）と、複数の２次側スイッチング素子（Ｓ５～Ｓ８）、還流ダイオードおよびコンデンサを含む２次側ブリッジ回路（２０）と、変換部（３０）と、を備え、半周期毎にスイッチングし、互いに位相差を有する第１仮想レグ（Ｑ１）および第２仮想レグ（Ｑ２）を含み、第１仮想レグおよび第２仮想レグの一方が第１レグを制御し、他方が第２レグを制御し、制御を行う仮想レグを交互に切り換える。
【選択図】図１１

【特許請求の範囲】

【請求項1】

複数の１次側スイッチング素子を含み、第１レグと第２レグとを有した１次側ブリッジ回路と、
複数の２次側スイッチング素子と、各前記２次側スイッチング素子にそれぞれ並列に接続される還流ダイオード及びコンデンサと、を含み、第３レグと第４レグとを有した２次側ブリッジ回路と、
トランスを有し、前記１次側ブリッジ回路と前記２次側ブリッジ回路との間に接続される変換部と、
前記１次側スイッチング素子および前記２次側スイッチング素子のスイッチングを制御する制御部と、を備え、
前記制御部は、
全ての前記２次側スイッチング素子をオフにするように制御し、
前記第１レグを第１仮想レグ、前記第２レグを第２仮想レグと見なす第１動作と、
前記第２レグを第１仮想レグ、前記第１レグを第２仮想レグと見なす第２動作とを、交互に実行するとともに、
前記第１動作及び前記第２動作を通じて、前記第１仮想レグ及び第２仮想レグにおいて、各スイッチング素子が半周期毎にスイッチングが行われ、
１次側から２次側へ伝送する電力に応じて、前記第１仮想レグと前記第２仮想レグとの間の位相差が設けられるように、前記１次側スイッチングを制御することを特徴とする、ＤＣ－ＤＣコンバータ。

【請求項2】

前記第１動作と前記第２動作とを１周期毎に切り替えることを特徴とする、請求項１に記載のＤＣ－ＤＣコンバータ。

【請求項3】

前記第１動作と前記第２動作とを前記周期のＮ倍の期間（Ｎは１以上の自然数）毎に切り替えることを特徴とする、請求項１に記載のＤＣ－ＤＣコンバータ。

【請求項4】

前記１次側ブリッジ回路の入力電圧は、前記２次側ブリッジ回路の出力電圧を１次側換算した電圧よりも高圧である請求項１または２に記載のＤＣ－ＤＣコンバータ。

【発明の詳細な説明】

【技術分野】

【0001】

本発明はＤＣ－ＤＣコンバータに関する。

【背景技術】

【0002】

一般的に、デュアルアクティブブリッジ方式のＤＣ－ＤＣコンバータでは、１次側と２次側を絶縁するために、両者の間にトランスが設けられる。当該トランスの１次側と２次側との巻き線比に応じて、１次側の電圧を昇圧または降圧して、２次側に出力できる。

【0003】

また、１次側と２次側の電圧比と当該トランスの巻き線比とがバランスしていた場合、ＺＶＳ（Zero Voltage Switching）またはＺＣＳ（Zero Current Switching）ができ、損失なくスイッチングすることができる。しかしながら、上記バランスがずれていた場合、ＺＶＳまたはＺＣＳができずに効率低下が起こる。

【0004】

特許文献１には、上記バランスが大きくずれた場合に、出力側のブリッジ回路ではスイッチング素子を常時オフにした整流器として動作させることで、出力側のスイッチング損失を削減する技術が開示されている。

【先行技術文献】

【特許文献】

【0005】

【特許文献1】特開２０１４－７５９４３号公報

【発明の概要】

【発明が解決しようとする課題】

【0006】

デュアルアクティブブリッジ方式のＤＣ－ＤＣコンバータの出力側のブリッジ回路を整流器として動作させる場合においても損失はある。また、更なる効率の改善を図ることが望まれている。そこで、本発明の一態様は、出力側のブリッジ回路を整流器として動作させたときに生じる損失を抑制することを目的とする。

【課題を解決するための手段】

【0007】

上記の課題を解決するために、本発明の一態様に係るＤＣ－ＤＣコンバータは、複数の１次側スイッチング素子を含み、第１レグと第２レグとを有した１次側ブリッジ回路と、複数の２次側スイッチング素子と、各前記２次側スイッチング素子にそれぞれ並列に接続される還流ダイオード及びコンデンサと、を含み、第３レグと第４レグとを有した２次側ブリッジ回路と、トランスを有し、前記１次側ブリッジ回路と前記２次側ブリッジ回路との間に接続される変換部と、前記１次側スイッチング素子および前記２次側スイッチング素子のスイッチングを制御する制御部と、を備え、前記制御部は、全ての前記２次側スイッチング素子をオフにするように制御し、前記第１レグを第１仮想レグ、前記第２レグを第２仮想レグと見なす第１動作と、前記第２レグを第１仮想レグ、前記第１レグを第２仮想レグと見なす第２動作とを、交互に実行するとともに、前記第１動作及び前記第２動作を通じて、前記第１仮想レグ及び第２仮想レグにおいて、各スイッチング素子が半周期毎にスイッチングが行われ、１次側から２次側へ伝送する電力に応じて、前記第１仮想レグと前記第２仮想レグとの間の位相差が設けられるように、前記１次側スイッチングを制御する。

【発明の効果】

【0008】

本発明の一態様によれば、ＤＣ－ＤＣコンバータにおいて、出力側のブリッジ回路を整流器として動作させたときに生じる損失を抑制することができる。

【図面の簡単な説明】

【0009】

【図1】実施形態１に係るＤＣ－ＤＣコンバータを示す回路図である。

【図2】参考動作例に係るＤＣ－ＤＣコンバータにおける起動時でのタイミングチャートである。

【図3】参考動作例に係るＤＣ－ＤＣコンバータにおける低出力時でのタイミングチャートである。

【図4】参考動作例に係るＤＣ－ＤＣコンバータにおける低出力時の区間Ｔ１での１次側換算での等価回路である。

【図5】参考動作例に係るＤＣ－ＤＣコンバータにおける低出力時の区間Ｔ２での１次側換算での等価回路である。

【図6】参考動作例に係るＤＣ－ＤＣコンバータにおける低出力時の区間Ｔ３での１次側換算での等価回路である。

【図7】参考動作例に係るＤＣ－ＤＣコンバータにおける高出力時でのタイミングチャートである。

【図8】参考動作例に係るＤＣ－ＤＣコンバータにおける高出力時の区間Ｔ４での１次側換算での等価回路である。

【図9】参考動作例に係るＤＣ－ＤＣコンバータにおける複数周期でのタイミングチャートである。

【図10】実施形態１に係るＤＣ－ＤＣコンバータにおける複数周期でのタイミングチャートである。

【図11】参考動作例と実施形態１とでのタイミングチャートを比較したものである。

【図12】実施形態１に係るＤＣ－ＤＣコンバータにおける制御部のブロック図を示す。

【図13】第１仮想レグ、第２仮想レグ、および切替信号によって、第１レグおよび第２レグを制御するタイミングチャートの一例である。

【図14】比較例に係る整流器動作において、出力する電力を絞るために、第２レグ１２のデューティを非常に小さくした場合でのタイミングチャートになる。

【図15】比較例に係る小電力出力時でのＬＣ共振を起こす場合における電流経路を示すための１次側換算での等価回路になる。

【発明を実施するための形態】

【0010】

〔参考動作例〕
実施形態１の説明に先立ち、まず、図２～９を用いて本発明の参考動作例について、詳細に説明する。

【0011】

（ＤＣ－ＤＣコンバータ１の構成）
図１は、実施形態１に係るＤＣ－ＤＣコンバータ１を示す回路図である。ＤＣ－ＤＣコンバータ１は、１次側ブリッジ回路１０と、２次側ブリッジ回路２０と、変換部３０と、制御部４０と、を備える。

【0012】

１次側ブリッジ回路１０は、入力端子で直流電源Ｅ１に接続されている。２次側ブリッジ回路２０は、出力端子で直流電源Ｅ２に接続されている。１次側ブリッジ回路１０の入力端子間の電圧は１次側電圧Ｖ１であり、１次側ブリッジ回路１０の入力端子を流れる電流は１次側電流Ｉ１である。２次側ブリッジ回路２０の出力端子間の電圧は２次側電圧Ｖ２であり、２次側ブリッジ回路２０の出力端子を流れる電流は２次側電流Ｉ２である。ここで、１次側電圧Ｖ１、１次側電流Ｉ１、２次側電圧Ｖ２、２次側電流Ｉ２のそれぞれは、制御部４０が取得する時間平均値であり、後述する制御に用いる。

【0013】

ここで、「入力」、「出力」とは、直流電源Ｅ１の側から直流電源Ｅ２の側へ、すなわち、１次側から２次側へと電力が伝送されることを想定した表現である。しかし、これは便宜上の表現であって、以下でも同様である。実施形態１のＤＣ－ＤＣコンバータ１は、双方向なデュアルアクティブブリッジ方式のＤＣ－ＤＣコンバータであり、２次側から１次側への電力の伝送も可能である。

【0014】

１次側ブリッジ回路１０は、４つの１次側スイッチング素子Ｓ１～Ｓ４が設けられたフルブリッジ回路に、コンデンサ素子Ｃ１が並列に接続されている。１次側ブリッジ回路１０は、第１レグ１１と、第２レグ１２と、コンデンサ素子Ｃ１とにより構成されている。第１レグ１１は、１次側スイッチング素子Ｓ１と１次側スイッチング素子Ｓ２とが直列に接続されている。第２レグ１２は、１次側スイッチング素子Ｓ３と１次側スイッチング素子Ｓ４とが直列に接続されている。

【0015】

２次側ブリッジ回路２０は、４つの２次側スイッチング素子Ｓ５～Ｓ８が設けられたフルブリッジ回路に、コンデンサ素子Ｃ２が並列に接続されている。２次側ブリッジ回路２０は、第３レグ２１と、第４レグ２２と、コンデンサ素子Ｃ２とにより構成されている。第３レグ２１は、２次側スイッチング素子Ｓ５と２次側スイッチング素子Ｓ６とが直列に接続されている。第４レグ２２は、２次側スイッチング素子Ｓ７と２次側スイッチング素子Ｓ８とが直列に接続されている。

【0016】

１次側スイッチング素子Ｓ１～Ｓ４および２次側スイッチング素子Ｓ５～Ｓ８（以降、まとめてスイッチング素子Ｓ１～Ｓ８と称する）は、それぞれ、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）またはその他のＦＥＴ（Field Effect Transistor）で構成できる。あるいは、スイッチング素子Ｓ１～Ｓ８は、ＩＧＢＴ（Insulated Gate Bipolar Transistor）、その他のトランジスタで構成されてもよい。

【0017】

スイッチング素子Ｓ１～Ｓ８には、還流ダイオードＤ１～Ｄ８がそれぞれ並列に接続されている。また、スイッチング素子Ｓ１～Ｓ８には、容量成分Ｃｓｎｕｂ１～Ｃｓｎｕｂ８（コンデンサ）がそれぞれ並列に接続されているように回路図上では表されている。容量成分Ｃｓｎｕｂ１～Ｃｓｎｕｂ８としては、スイッチング素子Ｓ１～Ｓ８に現実のコンデンサ素子が接続されてもよく、スイッチング素子の寄生容量のみであってもよい。あるいは、現実のコンデンサ素子と寄生容量が合成された容量成分であってもよい。以下では、回路図上における容量成分Ｃｓｎｕｂ１～Ｃｓｎｕｂ８を単にスナバコンデンサと称する。

【0018】

変換部３０は、巻き線比ｎのトランスＴｒと、リアクトルＬ１と、リアクトルＬ２とを備える。図１の回路図においては、変換部３０のインダクタンス成分が、１次側に設けられたリアクトルＬ１と、リアクトルＬ２として等価的に表されている。リアクトルＬ１は、１次側スイッチング素子Ｓ１と１次側スイッチング素子Ｓ２との接続点と、トランスＴｒの１次巻線の１次側端子に接続されている。リアクトルＬ２は、１次側スイッチング素子Ｓ３と１次側スイッチング素子Ｓ４との接続点と、トランスＴｒの１次巻線の２次側端子に接続されている。

【0019】

リアクトルＬ１およびリアクトルＬ２で表せるインダクタンス成分は、トランスＴｒの漏れインダクタンスを含む。トランスＴｒの２次巻線は、２次側スイッチング素子Ｓ５と２次側スイッチング素子Ｓ６との接続点および２次側スイッチング素子Ｓ７と２次側スイッチング素子Ｓ８との接続点に接続されている。変換部３０に現実の素子としてのリアクトル素子が設けられる場合には、リアクトル素子は、トランスＴｒの１次側に配置されても、２次側に配置されても、あるいは両方に配置されてもよい。

【0020】

変換部３０の１次側の電圧、すなわち、１次側スイッチング素子Ｓ３と１次側スイッチング素子Ｓ４との接続点から、１次側スイッチング素子Ｓ１と１次側スイッチング素子Ｓ２との接続点までの電圧を、変換部１次側電圧Ｖｔｒ１とする。また、変換部３０の１次側の電流、すなわち、変換部３０と１次側ブリッジ回路１０との間に流れる電流を、変換部１次側電流Ｉｔｒ１とする。

【0021】

変換部３０の２次側の電圧、すなわち、２次側スイッチング素子Ｓ７と２次側スイッチング素子Ｓ８との接続点から、２次側スイッチング素子Ｓ５と２次側スイッチング素子Ｓ６との接続点までの電圧を、変換部２次側電圧Ｖｔｒ２とする。また、変換部３０の２次側の電流、すなわち、変換部３０と２次側ブリッジ回路２０との間に流れる電流を、変換部１次側電流Ｉｔｒ２とする。

【0022】

制御部４０は、１次側電圧Ｖ１、１次側電流Ｉ１、２次側電圧Ｖ２、および２次側電流Ｉ２を適宜参照して、スイッチング素子Ｓ１～Ｓ８のスイッチングを制御する。

【0023】

（比較例：従来技術によるＤＣ－ＤＣコンバータでの整流器動作）
まず、ＤＣ－ＤＣコンバータ１の比較例として、特許文献１に記載されているように２次側ブリッジ回路２０を整流器として動作させた場合に関して説明する。

【0024】

特許文献１に記載の技術では、２次側ブリッジ回路２０の２次側スイッチング素子Ｓ５～Ｓ８を常時オフにする。そのため、２次側ブリッジ回路２０は、実質的に還流ダイオードＤ５～Ｄ８によってフルダイオードブリッジになり、整流器として動作する。

【0025】

このとき、第１レグ１１と第２レグ１２とのレグ間位相差φＬを０として、第１レグのデューティを５０％とし、第２レグ１２のデューティを可変とする。デューティを小さくすることで、１次側ブリッジ回路１０から２次側ブリッジ回路２０に出力する電力を小さくすることができる。

【0026】

発明者は比較例のＤＣ－ＤＣコンバータ１における小電力出力時の挙動を解析した。図１４は、比較例に係る整流器動作において、出力する電力を絞るために、第２レグ１２のデューティを非常に小さくした場合でのタイミングチャートになる。図１５は、比較例に係る小電力出力時でのＬＣ共振を起こす場合における電流経路を示すための１次側換算での等価回路になる。

【0027】

図１５の等価回路におけるインダクタＬは、変換部３０の１次側換算でのインダクタンスを表しており、トランスＴｒとリアクトルＬ１とリアクトルＬ２とが合成されたものである。等価回路における、変換部１次側電圧Ｖｔｒ１は変換部３０の１次側入力端子間の電圧であり、変換部２次側電圧Ｖｔｒ２は変換部３０の２次側出力端子間の電圧である。インダクタ電流ｉＬは変換部３０を通じて１次側ブリッジ回路１０と２次側ブリッジ回路２０との間でやり取りされる電流であって、上記インダクタＬを流れる電流に相当する。

【0028】

図１４に示すように、第２レグ１２のデューティを小さくした状態で、１次側ブリッジ回路１０から２次側ブリッジ回路２０に小電力を出力する。この間である区間Ｔ０において、変換部１次側電圧Ｖｔｒ１および変換部２次側電圧Ｖｔｒ２と、変換部３０のインダクタＬと、スナバコンデンサＣｓｎｕｂ３～Ｃｓｎｕｂ８とによってＬＣ共振が発生する。後述するように、トランスＴｒにおける周波数に応じて、トランスＴｒでの損失が変わることが知られている。そのため、整流器動作におけるＬＣ共振によっても、トランスＴｒにおいて損失が発生する。

【0029】

図１５に示すように、ＬＣ共振をおこしている区間Ｔ０の期間中では、１次側スナバコンデンサＣｓｎｕｂ３と、１次側スナバコンデンサＣｓｎｕｂ４と、２次側スナバコンデンサＣｓｎｕｂ５～８の合成容量Ｃｓｅｃと、が直列接続されることとなる。そのため、この場合における合成容量Ｃｔｒは、次式で表せる。ただし、以下の各式では、各コンデンサの容量と、インダクタＬのインダクタンスと、は１次側換算での値である。

【0030】

【数1】

ここで、１次側スナバコンデンサＣｓｎｕｂ３と、１次側スナバコンデンサＣｓｎｕｂ４との合成容量Ｃｐｒｉとする。

【数2】

スナバコンデンサＣｓｎｕｂ５～Ｃｓｎｕｂ８の合成容量Ｃｓｅｃは次式で表せる。

【数3】

ＬＣ共振での共振周波数は次式で表せる。

【数4】

スナバコンデンサＣｓｎｕｂ３～８の容量をそれぞれ５ｎＦとし、等価回路におけるインダクタＬを５０μＨとしたとき、Ｃｔｒは１．６６ｎＦとなり、このときの共振周波数ｆｔｒは５５１ｋＨｚとなる。

【0031】

（参考動作例：整流器動作の概要）
まず、実施形態１に係るＤＣ－ＤＣコンバータ１の動作の説明に先立ち、その原理を説明するための参考動作例に関して説明する。参考動作例では、２次側ブリッジ回路２０のスイッチング素子Ｓ５～Ｓ８を常時オフにする。そのため、２次側ブリッジ回路２０は、実質的に還流ダイオードＤ５～Ｄ８によってフルダイオードブリッジになり、整流器として動作する。

【0032】

参考動作例では、第１レグ１１および第２レグ１２のデューティを５０％、すなわち半周期毎にスイッチングを行うように制御するとともに、第１レグ１１と第２レグ１２とのレグ間位相差φＬを調整することで、出力する電力を調整する。

【0033】

また、参考動作例での整流器動作は、２次側電圧Ｖ２をトランスＴｒの１次側換算した電圧Ｖ２’が、１次側電圧Ｖ１よりも小さい場合に動作ができる。特に、１次側ブリッジ回路１０が電力の入力側になり、２次側ブリッジ回路２０が電力の出力側になる。入出力関係と等価回路における電圧の高低は対応しており、２次側ブリッジ回路２０が入力側として動作し、１次側ブリッジ回路１０が出力側として動作してもよい。ただし、２次側の直流電源Ｅ２の電圧Ｖ２に関しては、巻き線比ｎを考慮した値を用いる。

【0034】

（参考動作例：整流器動作の起動時）
図２は、参考動作例に係るＤＣ－ＤＣコンバータ１における起動時でのタイミングチャートである。

【0035】

図２に示すように、ＤＣ－ＤＣコンバータ１の起動時は、レグ間位相差φＬをπとする。すなわち、１次側スイッチング素子Ｓ１およびＳ３のオンオフを指示する信号が完全に同じように制御され、また、１次側スイッチング素子Ｓ２およびＳ４のオンオフを指示する信号が完全に同じように制御される。そのため、１次側ブリッジ回路から２次側ブリッジ回路への出力電力は０である。ここで、図２におけるＴｄは、各レグにおける直列接続されたスイッチング素子が同時にオンになり貫通電流が流れることを防ぐためのデッドタイムである。

【0036】

ただし、整流器動作におけるデューティ５０％は、デッドタイムを考慮していない場合でのデューティであり、デッドタイムを考慮した場合、正確に５０％刻みでオンオフするわけではない。

【0037】

（参考動作例：整流器動作の低出力時）
図３は、参考動作例に係るＤＣ－ＤＣコンバータ１における低出力時でのタイミングチャートである。図３に示すように、ＤＣ－ＤＣコンバータ１の低出力時は、レグ間位相差φＬがπ未満の値をとる。

【0038】

＜区間Ｔ１＞
図４は、参考動作例に係るＤＣ－ＤＣコンバータ１における低出力時の区間Ｔ１での１次側換算での等価回路である。区間Ｔ１では、１次側スイッチング素子Ｓ１およびＳ４がオフしており、１次側スイッチング素子Ｓ２およびＳ３がオンしている。

【0039】

そのため、図４に示すように、インダクタＬにＶ２’－Ｖ１の電圧が印加され、インダクタ電流ｉＬは減少する。ここで、Ｖ２’は、２次側電圧Ｖ２を１次側ブリッジ回路１０基準で換算した場合の電圧である。この間、１次側ブリッジ回路１０から２次側ブリッジ回路２０へと電力を出力することができる。

【0040】

＜区間Ｔ２＞
図５は、参考動作例に係るＤＣ－ＤＣコンバータ１における低出力時の区間Ｔ２での１次側換算での等価回路である。区間Ｔ２では、デッドタイムＴｄを除き、スイッチング素子Ｓ１およびＳ３がオンしており、スイッチング素子Ｓ２およびＳ４がオフしている。

【0041】

そのため、図５に示すように、１次側ブリッジ回路１０の内部で電流が還流するために、ブリッジ間での電力のやりとりは行われない。したがって、変換部１次側電圧Ｖｔｒ１は０になり、インダクタＬには電圧Ｖ２’が印加され、インダクタ電流ｉＬが増加する。この間、ブリッジ間での電力のやりとりは生じない。

【0042】

＜区間Ｔ３＞
インダクタ電流ｉＬが増加していき、インダクタ電流ｉＬが負から正へとゼロクロスすることで、区間Ｔ２から区間Ｔ３へと移行する。

【0043】

図６は、参考動作例に係るＤＣ－ＤＣコンバータ１における低出力時の区間Ｔ３での１次側換算での等価回路である。区間Ｔ３では、デッドタイムＴｄを除き、１次側スイッチング素子Ｓ１およびＳ３がオンしており、１次側スイッチング素子Ｓ２およびＳ４がオフしている。

【0044】

図６に示すように、区間Ｔ３では、変換部１次側電圧Ｖｔｒ１、変換部２次側電圧Ｖｔｒ２、およびインダクタ電流ｉＬのそれぞれが振動する。

【0045】

１次側ブリッジ回路１０では、スイッチング素子Ｓ１～Ｓ４が位相シフト制御されており、ＬＣ共振による電流は１次側ブリッジ回路１０内を還流する。対して、この区間Ｔ３において、２次側ブリッジ回路２０では、スナバコンデンサＣｓｎｕｂ５～Ｃｓｎｕｂ８の充放電が行われる。

【0046】

このとき、各素子のオン抵抗等を無視すると、インダクタＬと２次側ブリッジ回路２０のスナバコンデンサＣｓｎｕｂ５～Ｃｓｎｕｂ８の合成容量とによってＬＣ直列回路が形成される。

【0047】

この区間Ｔ３は、１次側ブリッジ回路１０の１次側第２レグ１２がスイッチングして、電圧Ｖ２’がインダクタＬに印加されるまで続く。この間、ブリッジ間での電力のやりとりは生じない。

【0048】

また、ＬＣ共振での共振周波数は次式で表せる。

【数5】

ここで、例えばスナバコンデンサＣｓｎｕｂ５～８の容量をそれぞれ５ｎＦとし、インダクタＬが５０μＨとしたとき、Ｃｓｅｃは５ｎＦとなり、このときの共振周波数ｆｓｅｃは３１８ｋＨｚとなる。すなわち、比較例よりも共振周波数を約４０％低減できる。

【0049】

（参考動作例：整流器動作の高出力時）
レグ間位相差φＬを小さくしていくと、１次側ブリッジ回路１０から２次側ブリッジ回路２０への出力電力は大きくなり、電流と電圧の共振部分はなくなる。この共振部分がなくなった状態を高出力時と呼称する。

【0050】

図７は、参考動作例に係るＤＣ－ＤＣコンバータ１における高出力時でのタイミングチャートである。図７に示すように、ＤＣ－ＤＣコンバータ１の高出力時は、レグ間位相差φＬが０以上π未満の値をとり、低出力時よりも小さな値である。

【0051】

高出力時では、区間Ｔ１およびＴ２は低出力時と同様に存在し、区間Ｔ３に代わり区間Ｔ４が存在する。また、低出力時よりも高出力時では、電力を出力する区間Ｔ１の長さが長くなるため、より電力を出力する時間が増える。

【0052】

＜区間Ｔ４＞
レグ間位相差φＬを小さくすると、区間Ｔ３が短くなり、スイッチング素子Ｓ１～Ｓ４のスイッチングのオンオフが変化することで、区間Ｔ３が区間Ｔ４へと変化する。

【0053】

図８は、参考動作例に係るＤＣ－ＤＣコンバータ１における高出力時の区間Ｔ４での１次側換算での等価回路である。区間Ｔ４では、１次側デッドタイムＴｄを除き、スイッチング素子Ｓ１およびＳ４がオンしており、１次側スイッチング素子Ｓ２およびＳ３がオフしている。

【0054】

そのため、区間Ｔ４では、インダクタ電流ｉＬが負から正にゼロクロスする前に、第２レグ１２がスイッチングすることで、１次側ブリッジ回路１０の還流区間が終わり、インダクタＬにはＶ１＋Ｖ２’の電圧が印加される。この区間Ｔ４はインダクタ電流ｉＬのゼロクロスまで続く。また、この間、１次側ブリッジ回路１０から２次側ブリッジ回路２０へと電力を出力している。

【0055】

＜区間Ｔ３およびＴ４以降＞
図３における区間Ｔ３および図７における区間Ｔ４以降は、周期π（半周期）ごとに、スイッチングのオンオフが反転したタイミングチャートが続く。

【0056】

（複数周期でのタイミングチャート）
図９は、参考動作例に係るＤＣ－ＤＣコンバータ１における複数周期でのタイミングチャートである。

【0057】

図９において、制御信号Ｓ１～Ｓ４は、それぞれのスイッチング素子Ｓ１～Ｓ４をオンオフする信号である。ここで、当該制御信号Ｓ１～Ｓ４ではデッドタイムを簡単のため、考慮していない。そのため、本来は、貫通電流が流れることを回避するために、別途デッドタイムを考慮する必要がある。

【0058】

また、「Ｓ１電圧」はスイッチング素子Ｓ１におけるソースに対するドレインの電位差であり、「Ｓ１電流」はスイッチング素子Ｓ１におけるドレインからソースへと流れる電流である。「Ｓ３」に関しても「Ｓ１」と同様である。さらに、「Ｄ５電圧」は還流ダイオードＤ５におけるアノードに対するカソードの電位差であり、「Ｄ５電流」は還流ダイオードＤ５におけるアノードからカソードへと流れる電流である。「Ｄ７」に関しても「Ｄ５」と同様である。また、スイッチング素子Ｓ２およびＳ４、ならびに還流ダイオードＤ６およびＤ８に関しては、それぞれスイッチング素子Ｓ１およびＳ３、ならびに還流ダイオードＤ５およびＤ７に対して、半周期位相が遅れた波形となる。

【0059】

（ＤＣ－ＤＣコンバータ１での損失について）
ここで、トランスＴｒで発生する損失に関して説明する。トランスＴｒの銅損は、負荷損であり、導体抵抗による損失である。一般に、巻き線による表皮効果の影響をうけ、周波数が大きくなるほど抵抗が増大する。すなわち、銅損は、周波数が大きくなるほど銅損が増大する傾向がある。

【0060】

ＤＣ－ＤＣコンバータ１において高周波電流が流れると、トランスＴｒおよびリアクトルＬ１、Ｌ２の表皮効果による銅損、及び２次側ブリッジ回路２０での高周波電流の印加による、銅バーまたは銅線等での発熱により、損失が生じる。

【0061】

（小括）
したがって、整流器動作における低出力時においては、区間Ｔ３におけるインダクタLとスナバコンデンサＣｓｎｕｂ５～８との共振部分における電流・電圧の共振の周波数を低減することができる。周波数に応じて銅損が変化し、周波数が低下することでこれらの損失は低減できる。そのため、共振周波数を低下させることで、共振による損失を低減することができる。

【0062】

しかしながら、参考動作例では、スイッチング素子Ｓ３およびＳ４はＺＣＳすることができない。そのため、当該スイッチング素子Ｓ３およびＳ４において発熱し、ＤＣ－ＤＣコンバータ１としての発熱が当該スイッチング素子Ｓ３およびＳ４に局所化するため、放熱が効率的ではない。

【0063】

〔実施形態１〕
次に、実施形態１に係るＤＣ－ＤＣコンバータ１における平準化した整流器動作に関して説明する。実施形態１に係るＤＣ－ＤＣコンバータ１は、参考動作例に係るＤＣ－ＤＣコンバータ１と同様の回路を有する。

【0064】

まず、実施形態１の概要を説明する。実施形態１では、参考動作例において局所化した発熱をＤＣ－ＤＣコンバータ１の出力を低下させないまま分散する。そのために、参考動作例における各レグの動作をスイッチングの周期毎に第１レグと第２レグ間で入れ替えることで、各レグの発熱を平準化し、放熱効率を向上させる。

【0065】

具体的には、実施形態１では、第１仮想レグＱ１および第２仮想レグＱ２を定義し、制御部が第１仮想レグＱ１および第２仮想レグＱ２を、それぞれ参考動作例における第１レグ１１および第２レグ１２と同様に制御するものとして、更に、第１レグを第１仮想レグ、第２レグを第２仮想レグと見なす第１動作と、第２レグを第１仮想レグ、第１レグを第２仮想レグと見なす第２動作とを、スイッチング周期毎に交互に実行するように各スイッチング素子を制御する。

【0066】

実施形態１に係る動作例でも、２次側ブリッジ回路２０のスイッチング素子Ｓ５～Ｓ８を常時オフにする。そのため、２次側ブリッジ回路２０は、実質的に還流ダイオードＤ５～Ｄ８によってフルダイオードブリッジになり、整流器として動作する。

【0067】

図１０は、実施形態１に係るＤＣ－ＤＣコンバータ１における複数周期でのタイミングチャートである。また、図１１は、参考動作例と実施形態１とでのタイミングチャートを比較したものである。

【0068】

図１１に示すように、参考動作例では、変換部１次側電圧Ｖｔｒ１、変換部２次側電圧Ｖｔｒ２、および変換部１次側電流Ｉｔｒ１がそれぞれ半周期毎に正負が反転するような振動波形になっている。

【0069】

対して、実施形態１では、変換部１次側電圧Ｖｔｒ１、変換部２次側電圧Ｖｔｒ２、および変換部１次側電流Ｉｔｒ１がそれぞれ１周期毎に正負が反転するような振動波形になっている。ただし、当該振動波形は、半周期毎に正負が反転しない範囲で振動しており、その結果、１周期において、正負が反転しない範囲において２度の振動を成している。

【0070】

図１１において、参考動作例と実施形態１とに係るタイミングチャートを比較すると、入力電流Ｉ１および出力電流Ｉ２は同一であるのに対し、変換部１次側電圧Ｖｔｒ１、変換部２次側電圧Ｖｔｒ２、および変換部１次側電流Ｉｔｒ１は異なっている。

【0071】

（第１仮想レグＱ１および第２仮想レグＱ２）
制御部４０の内部では、第１仮想レグＱ１（図示省略）および第２仮想レグＱ２（図示省略）を制御する信号に相当する信号が含まれていてもよい。この場合、制御部４０は、第１仮想レグＱ１および第２仮想レグＱ２を介して第１レグ１１および第２レグ１２を制御する。

【0072】

第１仮想レグＱ１および第２仮想レグＱ２は、それぞれデューティを５０％、すなわち半周期毎にスイッチングするとともに、第１仮想レグＱ１と第２仮想レグＱ２とのレグ間にレグ間位相差φＬを設ける。このレグ間位相差φＬを調整することで、ＤＣ－ＤＣコンバータ１が出力する電力を調整することができる。

【0073】

（切替信号ＳＥＬ）
制御部４０において、１次側スイッチング素子Ｓ１～Ｓ４の制御信号を生成するための具体的手法について以下に説明する。制御部４０は、切替信号ＳＥＬ（図示省略）を含む。制御部４０は、第１仮想レグＱ１および第２仮想レグＱ２の一方で第１レグ１１を制御し、他方で第２レグ１２を制御するが、第１仮想レグＱ１および第２仮想レグＱ２のどちらが第１レグ１１を制御するかを決定する信号である。具体的には、制御部４０は、切替信号ＳＥＬがオフの場合には、第１仮想レグＱ１が第１レグ１１を制御し、第２仮想レグＱ２が第２レグ１２を制御する第１動作を行う。対して、制御部４０は、切替信号ＳＥＬがオンの場合には、第１仮想レグＱ１が第２レグ１２を制御し、第２仮想レグＱ２が第１レグ１１を制御する第２動作を行う。

【0074】

切替信号ＳＥＬによって、第１動作と第２動作とを切り替えることによって、図１１における参考動作例での変換部１次側電圧Ｖｔｒ１、変換部２次側電圧Ｖｔｒ２、および変換部１次側電流Ｉｔｒ１の正負を部分的に反転（図１１の参考動作例における矢印箇所の正負を反転）し、図１１における実施形態１での変換部１次側電圧Ｖｔｒ１、変換部２次側電圧Ｖｔｒ２、および変換部１次側電流Ｉｔｒ１の波形を作っている。

【0075】

実際に切替信号ＳＥＬを考慮した第１レグ１１および第２レグ１２は、図１０のように制御されている。図９に対し図１０では、各制御信号Ｓ１～Ｓ４の間隔が半周期ごとではなくなっている。これは、切替信号ＳＥＬによって、例えば第１レグ１１を制御するものが、第１仮想レグＱ１から第２仮想レグＱ２に変化しているためである。

【0076】

また、「Ｓ１電流」および「Ｓ３電流」を比較すると、交互に、電流が流れている状況で当該電流が流れているスイッチング素子がオフしていることがわかる。そのため、ＺＶＳできていないスイッチング素子が交互になっており、熱損失が分散することになる。したがって、熱分布が改善し、放熱効率が向上する。

【0077】

（制御部４０のブロック図）
図１２は、実施形態１に係るＤＣ－ＤＣコンバータ１における制御部４０のブロック図を示す。図１２に示すように、２次側電圧Ｖ２および２次側電流Ｉ２から出力電力Ｐｏｕｔを算出する。当該出力電力Ｐｏｕｔと、目標電力Ｐｏｕｔ＊とから電力偏差ΔＰｏｕｔを導出する。

【0078】

電力偏差ΔＰｏｕｔと、１次側電圧Ｖ１と、２次側電圧Ｖ２と、巻き線比ｎと、スイッチング周波数ｆｓｗと、インダクタＬとにより、位相偏差演算部にて、位相差領域の偏差φｅに変換する。当該偏差φｅをＰＩ演算にて増幅したものと、πとの偏差から、レグ間位相差φＬが生成される。

【0079】

ＰＷＭ（Pulse Width Modulation）信号から第１仮想レグＱ１および第２仮想レグＱ２を生成する。ここで、第２仮想レグＱ２は、第１仮想レグＱ１に対して、レグ間位相差φＬ位相が遅れた信号の逆位相の信号である。

【0080】

また、図１２に示すように、第１仮想レグＱ１、第２仮想レグＱ２、および切替信号ＳＥＬを論理演算することで、スイッチング素子Ｓ１～Ｓ４のオンオフが決定する。

【0081】

図１３は、第１仮想レグＱ１、第２仮想レグＱ２、および切替信号ＳＥＬによって、第１レグ１１および第２レグ１２を制御するタイミングチャートの一例である。図１０の制御信号Ｓ１および制御信号Ｓ３は、図１３の制御信号Ｓ１および制御信号Ｓ３と同様に、図１２に示すブロック図に従い、第１仮想レグＱ１、第２仮想レグＱ２、および切替信号ＳＥＬより導出している。

【0082】

（小括）
したがって、整流器動作における、ＺＣＳを行うスイッチング素子を定期的に入れ替えることで平準化し、ＤＣ－ＤＣコンバータ１の出力を維持したまま、スイッチング素子Ｓ１～Ｓ４の発熱を平準化することができる。そのため、ＤＣ－ＤＣコンバータ１全体での放熱効率が改善する。

【0083】

（変形例）
実施形態１では、切替信号ＳＥＬが１周期毎にオンオフしたが、これに限定されない。すなわち、切替信号ＳＥＬは周期のＮ倍の期間毎（例えば２周期毎）にオンオフすればよい。

【0084】

〔まとめ〕
上記の課題を解決するために、本発明の態様１に係るＤＣ－ＤＣコンバータは、複数の１次側スイッチング素子を含み、第１レグと第２レグとを有した１次側ブリッジ回路と、複数の２次側スイッチング素子と、各前記２次側スイッチング素子にそれぞれ並列に接続される還流ダイオード及びコンデンサと、を含み、第３レグと第４レグとを有した２次側ブリッジ回路と、トランスを有し、前記１次側ブリッジ回路と前記２次側ブリッジ回路との間に接続される変換部と、前記１次側スイッチング素子および前記２次側スイッチング素子のスイッチングを制御する制御部と、を備え、前記制御部は、全ての前記２次側スイッチング素子をオフにするように制御し、前記第１レグを第１仮想レグ、前記第２レグを第２仮想レグと見なす第１動作と、前記第２レグを第１仮想レグ、前記第１レグを第２仮想レグと見なす第２動作とを、交互に実行するとともに、前記第１動作及び前記第２動作を通じて、前記第１仮想レグ及び第２仮想レグにおいて、各スイッチング素子が半周期毎にスイッチングが行われ、１次側から２次側へ伝送する電力に応じて、前記第１仮想レグと前記第２仮想レグとの間の位相差が設けられるように、前記１次側スイッチングを制御する。

【0085】

上記の構成によれば、２次側ブリッジ回路が整流器として動作し、１次側ブリッジ回路から出力された電力が２次側ブリッジ回路で整流され受電される。そのために、２次側スイッチング回路での損失が少ない。また、１次側ブリッジ回路では、ＺＣＳするレグを切り替えることによって、スイッチング素子における発熱を分散することができ、放熱効率が良い。

【0086】

本発明の態様２に係るＤＣ－ＤＣコンバータは、上記態様１において、前記第１動作と前記第２動作とを１周期毎に切り替えてもよい。

【0087】

上記の構成によれば、ＺＶＳするレグを１周期毎で切り替えることができる。そのため、発熱を第１レグと第２レグとの間で均一化することができる。

【0088】

本発明の態様３に係るＤＣ－ＤＣコンバータは、上記態様１において、前記第１動作と前記第２動作とを前記周期のＮ倍の期間（Ｎは１以上の自然数）毎に切り替えてもよい。

【0089】

上記の構成によれば、ＺＶＳするレグを定数倍周期で切り替えることができる。そのため、発熱を第１レグと第２レグとの間で均一化することができる。

【0090】

本発明の態様４に係るＤＣ－ＤＣコンバータは、上記態様１から３のいずれかにおいて、前記１次側ブリッジ回路の入力電圧は、前記２次側ブリッジ回路の出力電圧を１次側換算した電圧よりも高圧であってもよい。

【0091】

上記の構成によれば、１次側ブリッジ回路の入力電圧が、トランスの巻き線比に応じて２次側ブリッジ回路の出力電圧をトランスの１次側換算した電圧よりも高圧にすることで、１次側ブリッジ回路から２次側ブリッジ回路へと電力を出力することができる。

【0092】

〔ソフトウェアによる実現例〕
ＤＣ－ＤＣコンバータ１（以下、「装置」と呼ぶ）の機能は、当該装置としてコンピュータを機能させるためのプログラムであって、当該装置の各制御ブロック（特に制御部４０に含まれる各部）としてコンピュータを機能させるためのプログラムにより実現することができる。

【0093】

この場合、上記装置は、上記プログラムを実行するためのハードウェアとして、少なくとも１つの制御装置（例えばプロセッサ）と少なくとも１つの記憶装置（例えばメモリ）を有するコンピュータを備えている。この制御装置と記憶装置により上記プログラムを実行することにより、上記各実施形態で説明した各機能が実現される。

【0094】

上記プログラムは、一時的ではなく、コンピュータ読み取り可能な、１または複数の記録媒体に記録されていてもよい。この記録媒体は、上記装置が備えていてもよいし、備えていなくてもよい。後者の場合、上記プログラムは、有線または無線の任意の伝送媒体を介して上記装置に供給されてもよい。

【0095】

また、上記各制御ブロックの機能の一部または全部は、論理回路により実現することも可能である。例えば、上記各制御ブロックとして機能する論理回路が形成された集積回路も本発明の範疇に含まれる。この他にも、例えば量子コンピュータにより上記各制御ブロックの機能を実現することも可能である。

【0096】

〔付記事項〕
本発明は上述した各実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能であり、異なる実施形態にそれぞれ開示された技術的手段を適宜組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。

【符号の説明】

【0097】

１ ＤＣ－ＤＣコンバータ
１０ １次側ブリッジ回路
１１ 第１レグ
１２ 第２レグ
２０ ２次側ブリッジ回路
２１ 第３レグ
２２ 第４レグ
３０ 変換部
４０ 制御部
Ｃｓｎｕｂ１～Ｃｓｎｕｂ８ スナバコンデンサ（コンデンサ）
Ｄ１～Ｄ８ 還流ダイオード
Ｑ１ 第１仮想レグ
Ｑ２ 第２仮想レグ
ＳＥＬ 切替信号
Ｓ１～Ｓ４ １次側スイッチング素子
Ｓ５～Ｓ８ ２次側スイッチング素子
Ｔｒ トランス

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】