特開 2023-166914 ＤＣ－ＤＣコンバータ

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2023166914

(43)【公開日】2023-11-22

(54)【発明の名称】ＤＣ－ＤＣコンバータ

(51)【国際特許分類】

   H02M 3/28 20060101AFI20231115BHJP

【ＦＩ】

H02M3/28 H

【審査請求】未請求

【請求項の数】7

【出願形態】ＯＬ

(21)【出願番号】P 2022077773

(22)【出願日】2022-05-10

(71)【出願人】

【識別番号】000003942

【氏名又は名称】日新電機株式会社

(74)【代理人】

【識別番号】110000338

【氏名又は名称】弁理士法人 ＨＡＲＡＫＥＮＺＯ ＷＯＲＬＤ ＰＡＴＥＮＴ ＆ ＴＲＡＤＥＭＡＲＫ

(72)【発明者】

【氏名】前地 洋明

【テーマコード（参考）】

5H730

【Ｆターム（参考）】

5H730AA14

5H730BB27

5H730BB57

5H730DD04

5H730EE04

5H730EE07

5H730EE57

5H730EE59

5H730FD01

5H730FD11

5H730FD31

5H730FD41

5H730FG05

(57)【要約】

【課題】高出力時においても、スイッチング損失を低減できるＤＣ－ＤＣコンバータを実現する。
【解決手段】ＤＣ－ＤＣコンバータ（１）は、第１レグ（１１）および第２レグ（１２）を含む１次側ブリッジ回路（１０）と、第３レグ（２１）および第４レグ（２２）を含む２次側ブリッジ回路（２０）と、変換部（３０）と、を備え、半周期毎にスイッチングし、互いに位相差を有する第１仮想レグ（Ｑ１）および第２仮想レグ（Ｑ２）ならびに第３仮想レグ（Ｑ３）および第４仮想レグ（Ｑ４）を含み、各レグを制御する各仮想レグを切り替える。
【選択図】図１３

【特許請求の範囲】

【請求項1】

複数の１次側スイッチング素子と、各前記１次側スイッチング素子にそれぞれ並列に接続される還流ダイオードと、を含み、第１レグと第２レグとを有した１次側ブリッジ回路と、
複数の２次側スイッチング素子と、各前記２次側スイッチング素子にそれぞれ並列に接続される還流ダイオードと、を含み、第３レグと第４レグとを有した２次側ブリッジ回路と、
トランスを有し、前記１次側ブリッジ回路と前記２次側ブリッジ回路との間に接続される変換部と、
前記１次側スイッチング素子および前記２次側スイッチング素子を制御する制御部と、を備え、
前記制御部は、
前記第１レグを第１仮想レグ、前記第２レグを第２仮想レグ、前記第３レグを第３仮想レグ、前記第４レグを第４仮想レグと見なす第１動作と、
前記第２レグを第１仮想レグ、前記第１レグを第２仮想レグ、前記第４レグを第３仮想レグ、前記第３レグを第４仮想レグと見なす第２動作とを、交互に実行するとともに、
前記第１動作および前記第２動作を通じて、前記第１仮想レグ、第２仮想レグ、第３仮想レグ及び第４仮想レグにおいて、各スイッチング素子が半周期毎にスイッチングが行われ、
前記仮想第１レグと前記仮想第２レグとの間に第１レグ間位相差を設け、
前記仮想第３レグと前記仮想第４レグとの間に第２レグ間位相差を設け、
前記第１レグ間位相差と前記第２レグ間位相差の比を、前記１次側ブリッジ回路の入力電圧と前記２次側ブリッジ回路の出力電圧の比に応じた値に定めて、
各前記１次側スイッチング素子および各前記２次側スイッチング素子を制御することを特徴とする、ＤＣ－ＤＣコンバータ。

【請求項2】

前記第１動作と前記第２動作とを１周期毎に切り替えることを特徴とする、請求項１に記載のＤＣ－ＤＣコンバータ。

【請求項3】

前記第１動作と前記第２動作とを前記周期のＮ倍の期間（Ｎは１以上の自然数）毎に切り替えることを特徴とする、請求項１に記載のＤＣ－ＤＣコンバータ。

【請求項4】

前記制御部は、さらに、
前記仮想第１レグと前記仮想第３レグとの間にブリッジ間位相差を設け、
前記ブリッジ間位相差の長さを、前記第１レグから前記第４レグまでの各レグにおけるデッドタイムの長さと等しいように定めることを特徴とする、請求項１から３のいずれか１項に記載のＤＣ－ＤＣコンバータ。

【請求項5】

前記１次側ブリッジ回路の入力側から、前記２次側ブリッジ回路の出力側へと電力が伝送される場合に、
前記第１動作においては、各前記１次側スイッチング素子、および前記第３レグの各前記２次側スイッチング素子は、それぞれに流れる電流が０のときにスイッチングし、前記第２動作においては、各前記１次側スイッチング素子、および前記第４レグの各前記２次側スイッチング素子は、それぞれに流れる電流が０のときにスイッチングすることを特徴とする、請求項１から３のいずれか１項に記載のＤＣ－ＤＣコンバータ。

【請求項6】

前記２次側ブリッジ回路の１次側換算出力電圧は、前記１次側ブリッジ回路の入力電圧よりも高圧であることを特徴とする、請求項１から３のいずれか１項に記載のＤＣ－ＤＣコンバータ。

【請求項7】

前記第１レグ間位相差をφＬ１、前記第２レグ間位相差をφＬ２、前記１次側ブリッジ回路の入力電圧をＥ１、前記２次側ブリッジ回路の出力電圧をＥ２、前記変換部の前記トランスの２次側に対する１次側の巻線比をｎとしたとき、次式の関係が成立することを特徴とする、請求項１から３のいずれか１項に記載のＤＣ－ＤＣコンバータ。

【数4】

【発明の詳細な説明】

【技術分野】

【0001】

本発明はＤＣ－ＤＣコンバータに関する。

【背景技術】

【0002】

デュアルアクティブブリッジ方式のＤＣ－ＤＣコンバータが知られている。

【0003】

特許文献１には、スイッチ４つによる１次側のフルブリッジ回路と、スイッチ２つとダイオード２つによる２次側のフルブリッジ回路とによる、昇圧動作におけるスイッチング損失を低減できる手法が開示されている。

【先行技術文献】

【特許文献】

【0004】

【特許文献1】特開２０１４－７５９４３号公報

【発明の概要】

【発明が解決しようとする課題】

【0005】

特許文献１のＤＣ－ＤＣコンバータでは、低出力時では、スイッチング素子に電流が流れていない期間にスイッチングを行うことができるため、スイッチング損失を低減することができる。しかし、高出力時にまで、各スイッチング素子において、スイッチングを行うタイミングには電流が流れないようにすることはできず、高出力時にはスイッチング損失が発生してしまうことが判明した。

【0006】

本発明の一態様は、高出力時においても、スイッチング損失を低減できるＤＣ－ＤＣコンバータを実現することを目的とする。

【課題を解決するための手段】

【0007】

上記の課題を解決するために、本発明の一態様に係るＤＣ－ＤＣコンバータは、複数の１次側スイッチング素子と、各前記１次側スイッチング素子にそれぞれ並列に接続される還流ダイオードと、を含み、第１レグと第２レグとを有した１次側ブリッジ回路と、複数の２次側スイッチング素子と、各前記２次側スイッチング素子にそれぞれ並列に接続される還流ダイオードと、を含み、第３レグと第４レグとを有した２次側ブリッジ回路と、トランスを有し、前記１次側ブリッジ回路と前記２次側ブリッジ回路との間に接続される変換部と、前記１次側スイッチング素子および前記２次側スイッチング素子を制御する制御部と、を備え、前記制御部は、前記第１レグを第１仮想レグ、前記第２レグを第２仮想レグ、前記第３レグを第３仮想レグ、前記第４レグを第４仮想レグと見なす第１動作と、前記第２レグを第１仮想レグ、前記第１レグを第２仮想レグ、前記第４レグを第３仮想レグ、前記第３レグを第４仮想レグと見なす第２動作とを、交互に実行するとともに、前記第１動作および前記第２動作を通じて、前記第１仮想レグ、第２仮想レグ、第３仮想レグ及び第４仮想レグにおいて、各スイッチング素子が半周期毎にスイッチングが行われ、前記仮想第１レグと前記仮想第２レグとの間に第１レグ間位相差を設け、前記仮想第３レグと前記仮想第４レグとの間に第２レグ間位相差を設け、前記第１レグ間位相差と前記第２レグ間位相差の比を、前記１次側ブリッジ回路の入力電圧と前記２次側ブリッジ回路の出力電圧の比に応じた値に定めて、各前記１次側スイッチング素子および各前記２次側スイッチング素子を制御する。

【発明の効果】

【0008】

本発明の一態様によれば、高出力時においてもスイッチング損失を低減することができる。

【図面の簡単な説明】

【0009】

【図1】実施形態１に係るＤＣ－ＤＣコンバータを示す回路図である。

【図2】参考動作例に係るＤＣ－ＤＣコンバータの昇圧動作における制御信号のタイミングチャートである。

【図3】参考動作例に係るＤＣ－ＤＣコンバータにおける各スイッチング素子の電圧および電流波形である。

【図4】参考動作例に係るＤＣ－ＤＣコンバータでの最大出力時における各スイッチング素子の電圧および電流波形である。

【図5】参考動作例に係るＤＣ－ＤＣコンバータにおける複数周期でのタイミングチャートである。

【図6】参考動作例に係るＤＣ－ＤＣコンバータの昇圧動作におけるデッドタイムを考慮した場合での、制御信号のタイミングチャートである。

【図7】参考動作例に係るＤＣ－ＤＣコンバータにおけるデッドタイムを考慮した場合での、各スイッチング素子の電圧および電流波形である。

【図8】図７におけるスイッチング素子Ｓ５をターンオフする前後を拡大した図である。

【図9】参考動作例に係るＤＣ－ＤＣコンバータの昇圧動作におけるデッドタイムを考慮し、電力損失を削減した場合での、制御信号のタイミングチャートである。

【図10】参考動作例に係るＤＣ－ＤＣコンバータにおけるデッドタイムを考慮し、電力損失を削減した場合での、各スイッチング素子の電圧および電流波形である。

【図11】図１０におけるスイッチング素子Ｓ５をターンオフする前後を拡大した図である。

【図12】実施形態１に係るＤＣ－ＤＣコンバータにおける複数周期でのタイミングチャートである。

【図13】参考動作例と実施形態１とでのタイミングチャートを比較したものである。

【図14】実施形態１に係るＤＣ－ＤＣコンバータにおける制御部のブロック図を示す。

【図15】第１仮想レグ、第２仮想レグ、および切替信号ＳＥＬによって、第１レグおよび第２レグを制御するタイミングチャートの一例である。

【発明を実施するための形態】

【0010】

〔参考動作例〕
実施形態１の説明に先立ち、まず、図１～１１を用いて本発明の参考動作例について、詳細に説明する。

【0011】

（ＤＣ－ＤＣコンバータ１の構成）
図１は、実施形態１に係るＤＣ－ＤＣコンバータ１を示す回路図である。ＤＣ－ＤＣコンバータ１は、１次側ブリッジ回路１０と、２次側ブリッジ回路２０と、変換部３０と、制御部４０と、を備える。

【0012】

１次側ブリッジ回路１０は、１次側電圧Ｅ１の直流電源に接続されている。２次側ブリッジ回路２０は、２次側電圧Ｅ２の直流電源に接続されている。ここで、１次側電圧Ｅ１および２次側電圧Ｅ２は、制御部４０が取得する時間平均値であり、後述する制御に用いる。

【0013】

１次側ブリッジ回路１０は、４つの１次側スイッチング素子Ｓ１～Ｓ４が設けられたフルブリッジ回路である。１次側ブリッジ回路１０は、第１レグ１１と、第２レグ１２と、コンデンサ素子Ｃ１とにより構成されている。第１レグ１１は、１次側スイッチング素子Ｓ１と１次側スイッチング素子Ｓ２とが直列に接続されている。第２レグ１２は、１次側スイッチング素子Ｓ３と１次側スイッチング素子Ｓ４とが直列に接続されている。

【0014】

２次側ブリッジ回路２０は、４つの２次側スイッチング素子Ｓ５～Ｓ８が設けられたフルブリッジ回路である。２次側ブリッジ回路２０は、第３レグ２１と、第４レグ２２と、コンデンサ素子Ｃ２とにより構成されている。第３レグ２１は、２次側スイッチング素子Ｓ５と２次側スイッチング素子Ｓ６とが直列に接続されている。第４レグ２２は、２次側スイッチング素子Ｓ７と２次側スイッチング素子Ｓ８とが直列に接続されている。

【0015】

１次側スイッチング素子Ｓ１～Ｓ４および２次側スイッチング素子Ｓ５～Ｓ８（以降、まとめてスイッチング素子Ｓ１～Ｓ８と称する）は、それぞれ、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）またはその他のＦＥＴ（Field Effect Transistor）で構成できる。あるいは、スイッチング素子Ｓ１～８は、ＩＧＢＴ（Insulated Gate Bipolar Transistor）、その他のトランジスタで構成されてもよい。以降は、スイッチング素子Ｓ１～Ｓ８としては、ＭＯＳＦＥＴ前提の記述とする。

【0016】

スイッチング素子Ｓ１～Ｓ８には、還流ダイオードＤ１～Ｄ８がそれぞれ並列に接続されている。

【0017】

変換部３０は、巻線比ｎ（＝１次巻線の巻線数／２次巻線の巻線数）のトランスＴｒを少なくとも備える。図１の回路図においては、変換部３０のインダクタンス成分が、１次側に設けられたリアクトルＬ１と、２次側に設けられたリアクトルＬ２として等価的に表されている。図１の等価回路においてリアクトルＬ１は、１次側スイッチング素子Ｓ１と１次側スイッチング素子Ｓ２との接続点と、トランスＴｒの１次巻線に接続されている。リアクトルＬ２は、２次側スイッチング素子Ｓ５と２次側スイッチング素子Ｓ６との接続点と、トランスＴｒの２次巻線に接続されている。

【0018】

変換部３０に現実の素子としてのリアクトル素子が設けられる場合には、リアクトル素子は、トランスＴｒの１次側に配置されても、２次側に配置されても、あるいは両方に配置されてもよい。

【0019】

変換部３０の１次側の電圧、すなわち、１次側スイッチング素子Ｓ３と１次側スイッチング素子Ｓ４との接続点から、１次側スイッチング素子Ｓ１と１次側スイッチング素子Ｓ２との接続点までの電圧を、１次側交流電圧Ｖａｃ１とする。また、変換部３０の１次側の電流、すなわち、変換部３０と１次側ブリッジ回路１０との間に流れる電流を、１次側交流電流Ｉａｃ１とする。

【0020】

変換部３０の２次側の電圧、すなわち、２次側スイッチング素子Ｓ７と２次側スイッチング素子Ｓ８との接続点から、２次側スイッチング素子Ｓ５と２次側スイッチング素子Ｓ６との接続点までの電圧を、２次側交流電圧Ｖａｃ２とする。また、変換部３０の２次側の電流、すなわち、変換部３０と２次側ブリッジ回路２０との間に流れる電流を、２次側交流電流Ｉａｃ２とする。

【0021】

制御部４０は、１次側電圧Ｅ１と、２次側電圧Ｅ２とを参照して、スイッチング素子Ｓ１～Ｓ８のスイッチングを制御する。

【0022】

ここで、ＤＣ－ＤＣコンバータ１の構成として、１次側から２次側へと電力が伝送されることを想定している。そのため、１次側電圧を入力電圧と、２次側電圧を出力電圧とも呼称する。また、２次側ブリッジ回路の出力電圧は、１次側ブリッジ回路の入力電圧よりも、巻線比ｎを考慮した上で高圧とする。つまり、２次側ブリッジ回路の１次側換算出力電圧は、１次側ブリッジ回路の入力電圧よりも高圧とする。すなわち、ＤＣ－ＤＣコンバータ１は昇圧動作で動作するものとする。

【0023】

参考動作例のＤＣ－ＤＣコンバータ１は、双方向のデュアルアクティブブリッジ方式のＤＣ－ＤＣコンバータである。各部の名称の「１次」および「２次」という表現は、便宜上のものであり、電力の伝送方向に応じ、入力側を１次、出力側を２次と表しているにすぎない。

【0024】

（ＤＣ－ＤＣコンバータ１の昇圧動作）
図２は、参考動作例に係るＤＣ－ＤＣコンバータ１の昇圧動作における制御信号のタイミングチャートである。タイミングチャートとしては、各スイッチング素子Ｓ１～８の制御信号と１次側／２次側交流電圧および電流の変化を表している。各制御信号は、オン（Ｈｉｇｈ）で閉を表し、オフ（Ｌｏｗ）で開を表す。

【0025】

図２に示すように、各スイッチング素子は半周期ごとにスイッチングを行う。すなわち、各スイッチング素子のデューティ比は５０％である。

【0026】

第２レグ１２のスイッチング素子Ｓ３は、第１レグ１１のスイッチング素子Ｓ１に対して第１レグ間位相差φＬ１分だけ遅れた制御信号でオンオフする。第４レグ２２のスイッチング素子Ｓ７は、第３レグ２１のスイッチング素子Ｓ５に対して第２レグ間位相差φＬ２分だけ遅れた制御信号でオンオフする。１次側ブリッジ回路１０と２次側ブリッジ回路２０との間には位相差を設けない。スイッチング素子Ｓ２、４、６、８はそれぞれスイッチング素子Ｓ１、３、５、７に対し１８０°位相がずれてスイッチングする。つまり、第１レグと第２レグとの間に第１レグ間位相差φＬ１を設け、第３レグと第４レグとの間に第２レグ間位相差φＬ２を設けている。

【0027】

第１レグ間位相差φＬ１と第２レグ間位相差φＬ２との比を、１次側ブリッジ回路の入力電圧（１次側電圧Ｅ１）と２次側ブリッジ回路の出力電圧（２次側電圧Ｅ２）の比に応じて、次式の関係が成立するように定めている。

【数1】

参考動作例では、この関係性を満たしさえすれば、リアクトルＬ１、Ｌ２の値およびスイッチング周波数等には関係なく、ＤＣ－ＤＣコンバータ１を制御することができる。

【0028】

図３は、参考動作例に係るＤＣ－ＤＣコンバータ１における各スイッチング素子の電圧および電流波形である。図３においては、スイッチング素子Ｓ１、３、５、７に関して示したが、スイッチング素子Ｓ２、４、６、８に関する波形はそれぞれの位相が１８０°ずれた波形（逆位相の波形）になる。

【0029】

図２では、各スイッチング素子Ｓ１～８の制御信号に関して示したが、図３では各スイッチング素子Ｓ１、３、５、７の電圧および電流波形を示す。ここで、電流は各スイッチング素子におけるドレインからソースへと流れる電流であり、電圧は各スイッチング素子におけるソースに対するドレインの電位差である。

【0030】

そのため、図２と図３の電圧波形とを比較した場合、各スイッチング素子がオンになっている区間において、電圧波形は０になり、各スイッチング素子がオフになっている区間において、電圧波形は０以外の値となることに注意されたい。また、電流が正の値の場合は、各スイッチング素子を電流が流れており、電流が負の値の場合は、各スイッチング素子に並列に接続された還流ダイオードを電流が流れている。

【0031】

図３に示すように、スイッチング素子Ｓ１、３、５に関して、ターンオン時およびターンオフ時において、スイッチング素子Ｓ１、３、５を流れる電流が０である。そのため、ターンオンおよびターンオフに伴う電力損失が発生しない。

【0032】

対して、スイッチング素子Ｓ７に関しては、ターンオン時およびターンオフ時において、ともにスイッチング素子Ｓ７を流れる電流が０ではない。そのため、ターンオンおよびターンオフに伴う電力損失が発生する。

【0033】

Ｓ２、４、６、８はＳ１、３、５、７に対し対称的に動作する。つまり、１次側ブリッジ回路１０の入力側から、２次側ブリッジ回路２０の出力側へと電力が伝送される場合に、１次側スイッチング素子Ｓ１～Ｓ４、および第３レグの２次側スイッチング素子Ｓ５～Ｓ６は、それぞれに流れる電流が０のときにスイッチングする。そのため、スイッチング素子Ｓ１～Ｓ６においては、スイッチング損失が発生せず、スイッチング損失を低減することができる。

【0034】

このように、第１レグ間位相差φＬ１と第２レグ間位相差φＬ２の比が上式を満たすように制御することで、２次側の一方のレグ（第４レグ２２）を除いた各レグのスイッチング素子は、ターンオン時およびターンオフ時に、スイッチング素子を流れる電流が０となる。

【0035】

これは次の２点からである。

【0036】

（ｉ）（ａ）２次側交流電圧Ｖａｃ２が０であり１次側交流電圧Ｖａｃ１のみが変換部３０に印加される区間と、（ｂ）２次側交流電圧Ｖａｃ２から１次側交流電圧Ｖａｃ１を差し引いた電圧が変換部３０に印加される区間と、における、電圧の時間積分値が０となる。すなわち、（ａ）の区間の時間積分値は、（ｂ）の区間の時間積分値の絶対値が等しく、逆符号である。

【0037】

さらに、（ｉｉ）第２レグがスイッチングするタイミング、すなわち、１次側交流電圧Ｖａｃ１が０ではなくなるタイミングにおいて、１次側交流電流Ｉａｃ１が０である。

【0038】

（最大出力時の電圧・電流波形）
伝送する電力は、第１レグ間位相差φＬ１の値によって決まり、第１レグ間位相差φＬ１が大きいほど、伝送する電力は大きくなる。そのため、第１レグ間位相差φＬ１が１８０°の場合が最大出力となる。

【0039】

図４は、参考動作例に係るＤＣ－ＤＣコンバータ１での最大出力時における各スイッチング素子の電圧および電流波形である。図４においては、スイッチング素子Ｓ１、３、５、７に関して示したが、スイッチング素子Ｓ２、４、６、８に関する波形はそれぞれの位相が１８０°ずれた波形になる。

【0040】

図４に示すように最大出力時においても、スイッチング素子Ｓ１～６においてはターンオン時およびターンオフ時に各スイッチング素子Ｓ１～６に流れる電流が０になっているため、スイッチング素子Ｓ１～６におけるスイッチングに伴う電力損失が発生しない。そのため、参考動作例に係る昇圧動作では、出力電力によらずスイッチング損失を低減することができる。

【0041】

また、図５は、参考動作例に係るＤＣ－ＤＣコンバータ１における複数周期でのタイミングチャートである。

【0042】

図５において、制御信号Ｓ１～Ｓ４は、それぞれのスイッチング素子Ｓ１～Ｓ４をオンオフする信号である。ここで、当該制御信号Ｓ１～Ｓ４ではデッドタイムを考慮していない。デッドタイムの考慮に関しては、後述する。

【0043】

また、「Ｓ１電圧」はスイッチング素子Ｓ１におけるソースに対するドレインの電位差であり、「Ｓ１電流」は正の場合は、スイッチング素子Ｓ１におけるドレインからソースへと流れる電流であり、負の場合は、還流ダイオードＤ１におけるアノードからカソードへと流れる電流である。「Ｓ３」、「Ｓ５」、「Ｓ７」に関しても「Ｓ１」と同様である。また、スイッチング素子Ｓ２、Ｓ４、Ｓ６、Ｓ８に関しては、それぞれスイッチング素子Ｓ１、Ｓ３、Ｓ５、Ｓ７に対して半周期位相がおくれた波形となる。

【0044】

（デッドタイム）
上述した参考動作例においては、簡単にするためにデッドタイムを考慮していなかった。ここで、実際の動作に即するために、デッドタイムを考慮する。

【0045】

ここで、デッドタイムとは、各レグの直列に接続された２個のスイッチング素子が同時にオンとなることによって、貫通電流が流れることを防ぐための時間である。

【0046】

（デッドタイムによる損失発生）
図６は、参考動作例に係るＤＣ－ＤＣコンバータ１の昇圧動作におけるデッドタイムを考慮した場合での、制御信号のタイミングチャートである。図７は、参考動作例に係るＤＣ－ＤＣコンバータ１におけるデッドタイムを考慮した場合での、各スイッチング素子の電圧および電流波形である。

【0047】

図６を図２と比較すると、各レグで同時に各スイッチング素子がオフになっている期間がある。この期間がデッドタイムである。

【0048】

図８は、図７におけるスイッチング素子Ｓ５をターンオフする前後を拡大した図である。図８の上図は、スイッチング素子Ｓ５をターンオフする前後のコレクタ‐エミッタ間電圧およびコレクタ電流の波形を拡大した図である。図８の下図は、スイッチング素子Ｓ５をターンオフする前後のスイッチング素子Ｓ５、６のゲート‐ソース間電圧の波形を拡大した図である。

【0049】

図８の上図に示すように、スイッチング素子Ｓ５（またはスイッチング素子Ｓ６）がターンオフするタイミング（コレクタ‐エミッタ間電圧が立ち上がるタイミング）において、コレクタ電流が流れているため、電力損失が発生してしまう。この電力損失はスイッチング素子Ｓ１（またはスイッチング素子Ｓ２）でも発生する。

【0050】

また、図８の下図において、スイッチング素子Ｓ５のゲート‐ソース間電圧が下がり始めて、スイッチング素子Ｓ６のゲート‐ソース間電圧が上がり始めるまでの間隔がデッドタイムである。

【0051】

（デッドタイムによる損失分の削減）
そこで更に、参考動作例に係るＤＣ－ＤＣコンバータ１では、デッドタイムによる損失を削減するための制御を実行する。デッドタイムを考慮し、デッドタイムより前に電流が０となるように制御する。図９は、参考動作例に係るＤＣ－ＤＣコンバータ１の昇圧動作におけるデッドタイムを考慮し、電力損失を削減した場合での、制御信号のタイミングチャートである。図１０は、参考動作例に係るＤＣ－ＤＣコンバータ１におけるデッドタイムを考慮し、電力損失を削減した場合での、各スイッチング素子の電圧および電流波形である。

【0052】

図９は、図６と同様に、各レグで同時に各スイッチング素子がオフになっている期間があり、デッドタイムを考慮していることがわかる。また、図６と図９とを比較すると、１次側ブリッジ回路１０と２次側ブリッジ回路２０との間にブリッジ間位相差φＢを設けていることがわかる。当該ブリッジ間位相差φＢの長さを、第１レグから第４レグまでの各レグにおけるデッドタイムの長さと等しいように定める。

【0053】

図１１は、図１０におけるスイッチング素子Ｓ５をターンオフする前後を拡大した図である。図１１の上図は、スイッチング素子Ｓ５をターンオフする前後のコレクタ‐エミッタ間電圧およびコレクタ電流の波形を拡大した図である。図１１の下図は、スイッチング素子Ｓ５をターンオフする前後のスイッチング素子Ｓ５、６のゲート‐ソース間電圧の波形を拡大した図である。

【0054】

図１１と図８とを比較すると、スイッチング素子Ｓ５（またはスイッチング素子Ｓ６）がターンオフするタイミング（コレクタ‐エミッタ間電圧が立ち上がるタイミング）において、流れるコレクタ電流が図８よりも図１１の方が減少している。そのため、ブリッジ間位相差φＢを設けることで、電力損失が低減していることがわかる。この傾向は、スイッチング素子Ｓ１（またはスイッチング素子Ｓ２）でも同様である。

【0055】

また、図１１においても、スイッチング素子を流れるコレクタ電流が完全に０とはなっていない。これは、一般的なスイッチング素子は、理想的な素子による理論計算とは異なる特性をもっており、寄生成分が含まれるためである。この電力損失を解消するためには、スイッチング素子を構成する半導体の寄生成分を考慮するように、ブリッジ間位相差φＢを微調整する必要がある。

【0056】

ただし、スイッチング素子に寄生成分がなく、理想的な理論計算に則った素子である場合は、ブリッジ間位相差φＢの長さを、デッドタイムの長さと等しいように定めることによって、スイッチング損失を０にすることができる。

【0057】

（小括）
したがって、数１の関係を満たす、第１レグ間位相差φＬ１および第２レグ間位相差φＬ２を設け、デッドタイムと等しいブリッジ間位相差φＢを設けることで、スイッチング素子Ｓ１～Ｓ６において、ＺＣＳ（Zero Current Switching）が可能であり、損失を低減することができる。

【0058】

しかしながら、参考動作例では、スイッチング素子Ｓ７およびＳ８ではＺＣＳすることができない。そのため、当該スイッチング素子Ｓ７およびＳ８において発熱し、ＤＣ－ＤＣコンバータ１としての発熱が当該スイッチング素子Ｓ７およびＳ８に局所化するため、放熱が効率的ではなくなる。

【0059】

〔実施形態１〕
次に、実施形態１に係るＤＣ－ＤＣコンバータ１における平準化した整流器動作に関して説明する。実施形態１に係るＤＣ－ＤＣコンバータ１は、参考動作例に係るＤＣ－ＤＣコンバータ１と同様の回路を有する。

【0060】

まず、実施形態１の概要を説明する。実施形態１では、参考動作例の２次側ブリッジ回路２０において、スイッチング素子Ｓ７およびＳ８においてのみスイッチング損失が大きくなるように動作していたのに対し、スイッチング素子Ｓ５～Ｓ８におけるスイッチング損失が均一化するように動作させる。そのために、参考動作例における各レグの動作をスイッチングの周期毎に第１レグ１１と第２レグ１２間および第３レグ２１と第４レグ２２間で入れ替えることで、各レグの発熱を平準化し、放熱効率を向上させる。

【0061】

具体的には、実施形態１では、第１仮想レグＱ１、第２仮想レグＱ２、第３仮想レグＱ３、および第４仮想レグＱ４を定義し、制御部が第１仮想レグＱ１、第２仮想レグＱ２、第３仮想レグＱ３、第４仮想レグＱ４を、それぞれ参考動作例における第１レグ１１、第２レグ１２、第３レグ２１、および第４レグ２２と同様に制御するものとする。その上で、更に、第１レグ１１を第１仮想レグＱ１、第２レグ１２を第２仮想レグＱ２、第３レグ２１を第３仮想レグＱ３、および第４レグ２２を第４仮想レグＱ４と見なす第１動作と、第２レグ１２を第１仮想レグＱ１、第１レグ１１を第２仮想レグＱ２、第４レグ２２を第３仮想レグＱ３、および第３レグ２１を第４仮想レグＱ４と見なす第２動作と、をスイッチング周期毎に交互に実行するように各スイッチング素子を制御する。

【0062】

図１２は、実施形態１に係るＤＣ－ＤＣコンバータ１における複数周期でのタイミングチャートである。また、図１３は、参考動作例と実施形態１とでのタイミングチャートを比較したものである。

【0063】

図１３において、参考動作例と実施形態１とに係るタイミングチャートを比較すると、１次側電流Ｉ１および２次側電流Ｉ２は同一であるのに対し、１次側交流電圧Ｖａｃ１、２次側交流電圧Ｖａｃ２、および１次側交流電流Ｉａｃ１は異なっている。

【0064】

参考動作例では、１次側交流電圧Ｖａｃ１、２次側交流電圧Ｖａｃ２、および１次側交流電流Ｉａｃ１がそれぞれ半周期毎に正負が反転するような振動波形になっている。

【0065】

対して、実施形態１では、１次側交流電圧Ｖａｃ１、２次側交流電圧Ｖａｃ２、および１次側交流電流Ｉａｃ１がそれぞれ１周期毎に正負が反転するような振動波形になっている。ただし、当該振動波形は、半周期毎に正負が反転しない範囲で振動しており、その結果、１周期において、正負が反転しない範囲において２度の振動を成している。

【0066】

（第１仮想レグＱ１～第４仮想レグＱ４）
制御部４０の内部では、第１仮想レグＱ１（図示省略）、第２仮想レグＱ２（図示省略）、第３仮想レグＱ３（図示省略）、および第４仮想レグＱ４（図示省略）を制御する信号に相当する信号が含まれていてもよい。この場合、制御部４０は、第１仮想レグＱ１、第２仮想レグＱ２、第３仮想レグＱ３、および第４仮想レグＱ４を介して第１レグ１１、第２レグ１２、第３レグ２１、および第４レグ２２を制御する。

【0067】

第１仮想レグＱ１、第２仮想レグＱ２、第３仮想レグＱ３、および第４仮想レグＱ４は、それぞれデューティを５０％、すなわち半周期毎にスイッチングする。第１仮想レグＱ１と第２仮想レグＱ２との間に第１レグ間位相差φＬ１を設け、第３仮想レグＱ３と第４仮想レグＱ４との間に第２レグ間位相差φＬ２を設ける。第１レグ間位相差φＬ１と第２レグ間位相差φＬ２との比を、１次側ブリッジ回路の入力電圧（１次側電圧Ｅ１）と２次側ブリッジ回路の出力電圧（２次側電圧Ｅ２）の比に応じて、次式の関係が成立するように定めている。

【数2】

実施形態１では、この関係性を満たしさえすれば、リアクトルＬ１、Ｌ２の値およびスイッチング周波数等には関係なく、ＤＣ－ＤＣコンバータ１を制御することができる。

【0068】

（切替信号ＳＥＬ）
制御部４０において、スイッチング素子Ｓ１～Ｓ８の制御信号を生成するための具体的手法について以下に説明する。制御部４０は、切替信号ＳＥＬ（図示省略）を含む。制御部４０は２つの動作モードを有する。第１動作では、第１仮想レグＱ１で第１レグ１１を制御し、第２仮想レグＱ２で第２レグ１２を制御し、第３仮想レグＱ３で第３レグ２１を制御し、第４仮想レグＱ４で第４レグ２２を制御する。対して、第２動作では、第１仮想レグＱ１で第２レグ１２を制御し、第２仮想レグＱ２で第１レグ１１を制御し、第３仮想レグＱ３で第４レグ２２を制御し、第４仮想レグＱ４で第３レグ２１を制御する。この第１動作および第２動作のどちらを実行するかを選択する信号が切替信号ＳＥＬである。ここで、第１動作では、参考動作例と同様の動作を行うことになる。

【0069】

切替信号ＳＥＬによって、第１動作と第２動作とを切り替えることによって、図１３における参考動作例での１次側交流電圧Ｖａｃ１、２次側交流電圧Ｖａｃ２、および１次側交流電流Ｉａｃ１の正負を部分的に反転（図１１の参考動作例における矢印箇所の正負を反転）し、図１３における実施形態１での１次側交流電圧Ｖａｃ１、２次側交流電圧Ｖａｃ２、および１次側交流電流Ｉａｃ１の波形を作っている。

【0070】

実際に切替信号ＳＥＬを考慮した第１レグ１１および第２レグ１２は、図１２のように制御されている。図５に対し図１２では、各制御信号Ｓ１～Ｓ８の間隔が半周期ごとではなくなっている。これは、切替信号ＳＥＬによって、例えば第１レグ１１を制御するものが、第１仮想レグＱ１から第２仮想レグＱ２に変化し、第３レグ２１を制御するものが、第３仮想レグＱ３から第４仮想レグＱ４に変化しているためである。

【0071】

また、「Ｓ５電流」および「Ｓ７電流」を比較すると、電流が流れている状況でスイッチング素子がオフしている場合と、電流が０の状況でスイッチング素子がオフしている場合と、が交互にあることがわかる。そのため、ＺＣＳできていないスイッチング素子が交互になっており、熱損失が分散することになる。したがって、熱分布が改善し、放熱効率が向上する。

【0072】

（制御部４０のブロック図）
図１４は、実施形態１に係るＤＣ－ＤＣコンバータ１における制御部４０のブロック図を示す。図１４に示すように、２次側電圧Ｅ２および２次側電流Ｉ２から出力電力Ｐｏｕｔを算出する。当該出力電力Ｐｏｕｔと、目標電力Ｐｏｕｔ＊とから電力偏差ΔＰｏｕｔを導出する。

【0073】

電力偏差ΔＰｏｕｔに対しゲインＫｐをかけた値と、第２レグ間位相差φＬ２とを足し合わせ、制御第２レグ間位相差φＬ２＊を得る。数２の関係から、制御第２レグ間位相差φＬ２＊を用いて、制御第１レグ間位相差φＬ１を導出する。

【0074】

ＰＷＭ（Pulse Width Modulation）信号から第１仮想レグＱ１、第２仮想レグＱ２、第３仮想レグＱ３、および第４仮想レグＱ４を生成する。ここで、第２仮想レグＱ２は、第１仮想レグＱ１に対して、第１レグ間位相差φＬ１分だけ位相が遅れた信号であり、第４仮想レグＱ４は、第３仮想レグＱ３に対して、第２レグ間位相差φＬ２分だけ位相が遅れた信号である。

【0075】

また、図１４に示すように、第１仮想レグＱ１、第２仮想レグＱ２、および切替信号ＳＥＬを論理演算することで、スイッチング素子Ｓ１～Ｓ４のオンオフが決定する。第３仮想レグＱ３、第４仮想レグＱ４、および切替信号ＳＥＬを論理演算することで、スイッチング素子Ｓ５～Ｓ８のオンオフが決定する。

【0076】

図１５は、第１仮想レグＱ１、第２仮想レグＱ２、および切替信号ＳＥＬによって、第１レグ１１および第２レグ１２を制御するタイミングチャートの一例である。図１２の制御信号Ｓ１および制御信号Ｓ３は、図１５の制御信号Ｓ１および制御信号Ｓ３と同様に、図１４に示すブロック図に従い、第１仮想レグＱ１、第２仮想レグＱ２、および切替信号ＳＥＬより導出している。

【0077】

また、第３仮想レグＱ３、第４仮想レグＱ４、および切替信号ＳＥＬによって、第３レグ２１および第４レグ２２を制御するタイミングチャートは、図１５において、第１仮想レグＱ１を第３仮想レグＱ３に、第２仮想レグＱ２を第４仮想レグＱ４に、制御信号Ｓ１を制御信号Ｓ５に、制御信号Ｓ３を制御信号Ｓ７に読み替えたものである。なお、制御信号Ｓ２、Ｓ４、Ｓ６、Ｓ８に関しては、それぞれ制御信号Ｓ１、Ｓ３、Ｓ５、Ｓ７の逆論理である。

【0078】

（小括）
したがって、ＤＣ－ＤＣコンバータ１において電力を伝送する際に、ＺＣＳを行うスイッチング素子を定期的に入れ替えることで平準化し、ＤＣ－ＤＣコンバータ１の出力を維持したまま、スイッチング素子Ｓ１～Ｓ８の発熱を平準化することができる。そのため、ＤＣ－ＤＣコンバータ１を構成するスイッチング素子Ｓ１～Ｓ８の放熱効率が改善する。

【0079】

（変形例）
実施形態１では、切替信号ＳＥＬが１周期毎にオンオフしたが、これに限定されない。すなわち、切替信号ＳＥＬは周期のＮ倍（Ｎは１以上の自然数）の期間にオンオフすればよい。

【0080】

〔まとめ〕
上記の課題を解決するために、本発明の態様１に係るＤＣ－ＤＣコンバータは、複数の１次側スイッチング素子と、各前記１次側スイッチング素子にそれぞれ並列に接続される還流ダイオードと、を含み、第１レグと第２レグとを有した１次側ブリッジ回路と、複数の２次側スイッチング素子と、各前記２次側スイッチング素子にそれぞれ並列に接続される還流ダイオードと、を含み、第３レグと第４レグとを有した２次側ブリッジ回路と、トランスを有し、前記１次側ブリッジ回路と前記２次側ブリッジ回路との間に接続される変換部と、前記１次側スイッチング素子および前記２次側スイッチング素子を制御する制御部と、を備え、前記制御部は、前記第１レグを第１仮想レグ、前記第２レグを第２仮想レグ、前記第３レグを第３仮想レグ、前記第４レグを第４仮想レグと見なす第１動作と、前記第２レグを第１仮想レグ、前記第１レグを第２仮想レグ、前記第４レグを第３仮想レグ、前記第３レグを第４仮想レグと見なす第２動作とを、交互に実行するとともに、前記第１動作および前記第２動作を通じて、前記第１仮想レグ、第２仮想レグ、第３仮想レグ及び第４仮想レグにおいて、各スイッチング素子が半周期毎にスイッチングが行われ、前記仮想第１レグと前記仮想第２レグとの間に第１レグ間位相差を設け、前記仮想第３レグと前記仮想第４レグとの間に第２レグ間位相差を設け、前記第１レグ間位相差と前記第２レグ間位相差の比を、前記１次側ブリッジ回路の入力電圧と前記２次側ブリッジ回路の出力電圧の比に応じた値に定めて、各前記１次側スイッチング素子および各前記２次側スイッチング素子を制御する。

【0081】

上記の構成によれば、第３レグおよび第４レグがＺＣＳする場合と、ＺＣＳしない場合と、を切り替えることによって、スイッチング素子における発熱を分散することができ、放熱効率が良い。

【0082】

本発明の態様２に係るＤＣ－ＤＣコンバータは、上記態様１において、前記第１動作と前記第２動作とを１周期毎に切り替えてもよい。

【0083】

上記の構成によれば、ＺＣＳするレグを１周期毎で切り替えることができる。そのため、発熱を第３レグと第４レグとの間で均一化することができる。

【0084】

本発明の態様３に係るＤＣ－ＤＣコンバータは、上記態様１において、前記第１動作と前記第２動作とを前記周期のＮ倍の期間（Ｎは１以上の自然数）毎に切り替えてもよい。

【0085】

上記の構成によれば、ＺＣＳするレグを周期のＮ倍の期間で切り替えることができる。そのため、発熱を第３レグと第４レグとの間で均一化することができる。

【0086】

本発明の態様４に係るＤＣ－ＤＣコンバータは、上記態様１から３のいずれかにおいて、前記制御部は、さらに、前記仮想第１レグと前記仮想第３レグとの間にブリッジ間位相差を設け、前記ブリッジ間位相差の長さを、前記第１レグから前記第４レグまでの各レグにおけるデッドタイムの長さと等しいように定めてもよい。

【0087】

上記の構成によれば、デッドタイムにおいて生じるスイッチング損失を低減することができる。

【0088】

本発明の態様５に係るＤＣ－ＤＣコンバータは、上記態様１から４のいずれかにおいて、前記１次側ブリッジ回路の入力側から、前記２次側ブリッジ回路の出力側へと電力が伝送される場合に、前記第１動作においては、各前記１次側スイッチング素子、および前記第３レグの各前記２次側スイッチング素子は、それぞれに流れる電流が０のときにスイッチングし、前記第２動作においては、各前記１次側スイッチング素子、および前記第４レグの各前記２次側スイッチング素子は、それぞれに流れる電流が０のときにスイッチングしてもよい。

【0089】

上記の構成によれば、第１動作においては、第１レグ・第２レグ・第３レグにおけるスイッチングで、第２動作においては、第１レグ・第２レグ・第４レグにおけるスイッチングで、スイッチング損失を０にすることができる。

【0090】

本発明の態様６に係るＤＣ－ＤＣコンバータは、上記態様１から５のいずれかにおいて、前記２次側ブリッジ回路の１次側換算出力電圧は、前記１次側ブリッジ回路の入力電圧よりも高圧であってもよい。

【0091】

上記の構成によれば、１次側ブリッジ回路よりも２次側ブリッジ回路の電圧を大きくすることができる。すなわち、ＤＣ－ＤＣコンバータを昇圧動作させることができる。

【0092】

本発明の態様７に係るＤＣ－ＤＣコンバータは、上記態様１から６のいずれかにおいて、前記第１レグ間位相差をφＬ１、前記第２レグ間位相差をφＬ２、前記１次側ブリッジ回路の入力電圧をＥ１、前記２次側ブリッジ回路の出力電圧をＥ２、前記変換部の前記トランスの２次側に対する１次側の巻線比をｎとしたとき、次式の関係が成立してもよい。

【0093】

【数3】

上記の構成によれば、第１レグ間位相差と第２レグ間位相差とを一意に定めることができる。

【0094】

〔ソフトウェアによる実現例〕
ＤＣ－ＤＣコンバータ１（以下、「装置」と呼ぶ）の機能は、当該装置としてコンピュータを機能させるためのプログラムであって、当該装置の各制御ブロック（特に制御部４０に含まれる各部）としてコンピュータを機能させるためのプログラムにより実現することができる。

【0095】

この場合、上記装置は、上記プログラムを実行するためのハードウェアとして、少なくとも１つの制御装置（例えばプロセッサ）と少なくとも１つの記憶装置（例えばメモリ）を有するコンピュータを備えている。この制御装置と記憶装置により上記プログラムを実行することにより、上記各実施形態で説明した各機能が実現される。

【0096】

上記プログラムは、一時的ではなく、コンピュータ読み取り可能な、１または複数の記録媒体に記録されていてもよい。この記録媒体は、上記装置が備えていてもよいし、備えていなくてもよい。後者の場合、上記プログラムは、有線または無線の任意の伝送媒体を介して上記装置に供給されてもよい。

【0097】

また、上記各制御ブロックの機能の一部または全部は、論理回路により実現することも可能である。例えば、上記各制御ブロックとして機能する論理回路が形成された集積回路も本発明の範疇に含まれる。この他にも、例えば量子コンピュータにより上記各制御ブロックの機能を実現することも可能である。

【0098】

〔付記事項〕
本発明は上述した各実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能であり、異なる実施形態にそれぞれ開示された技術的手段を適宜組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。

【符号の説明】

【0099】

１ ＤＣ－ＤＣコンバータ
１０ １次側ブリッジ回路
１１ 第１レグ
１２ 第２レグ
２０ ２次側ブリッジ回路
２１ 第３レグ
２２ 第４レグ
３０ 変換部
４０ 制御部
Ｄ１～Ｄ８ 還流ダイオード
Ｑ１ 第１仮想レグ
Ｑ２ 第２仮想レグ
Ｑ３ 第３仮想レグ
Ｑ４ 第４仮想レグ
ＳＥＬ 切替信号
Ｓ１～Ｓ４ １次側スイッチング素子
Ｓ５～Ｓ８ ２次側スイッチング素子
Ｔｒ トランス

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】