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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2023167213
(43)【公開日】2023-11-24
(54)【発明の名称】半導体装置およびその製造方法
(51)【国際特許分類】
H10B 12/00 20230101AFI20231116BHJP
H10B 10/00 20230101ALI20231116BHJP
H01L 21/768 20060101ALI20231116BHJP
H01L 21/3205 20060101ALI20231116BHJP
H01L 21/336 20060101ALI20231116BHJP
H01L 29/786 20060101ALI20231116BHJP
H01L 21/8234 20060101ALI20231116BHJP
H01L 21/8238 20060101ALI20231116BHJP
【ＦＩ】
H01L27/108 691
H01L27/11
H01L21/90 D
H01L21/88 Z
H01L29/78 301P
H01L29/78 616T
H01L29/78 619A
H01L29/78 621
H01L29/78 617K
H01L29/78 613B
H01L29/78 616L
H01L27/088 H
H01L27/088 D
H01L27/088 C
H01L27/092 D
H01L27/092 F
【審査請求】未請求
【請求項の数】17
【出願形態】ＯＬ
(21)【出願番号】P 2022078211
(22)【出願日】2022-05-11
(71)【出願人】
【識別番号】302062931
【氏名又は名称】ルネサスエレクトロニクス株式会社
(74)【代理人】
【識別番号】110002066
【氏名又は名称】弁理士法人筒井国際特許事務所
(72)【発明者】
【氏名】山本 芳樹
【テーマコード（参考）】
5F033
5F048
5F083
5F110
5F140
【Ｆターム（参考）】
5F033HH06
5F033HH25
5F033JJ18
5F033JJ19
5F033JJ33
5F033KK01
5F033KK06
5F033KK25
5F033MM07
5F033NN06
5F033NN07
5F033NN33
5F033NN39
5F033PP06
5F033PP15
5F033QQ11
5F033QQ70
5F033QQ73
5F033RR06
5F033SS11
5F033TT08
5F033UU04
5F033VV06
5F033VV16
5F033XX15
5F048AA01
5F048AA04
5F048AA07
5F048AB01
5F048AC03
5F048BA01
5F048BA09
5F048BA16
5F048BB05
5F048BB08
5F048BC01
5F048BC06
5F048BE02
5F048BF15
5F048BF16
5F048BF19
5F048BG13
5F048DA25
5F048DA27
5F048DA30
5F083BS27
5F083GA01
5F083GA03
5F083GA05
5F083GA06
5F083GA27
5F083HA02
5F083JA35
5F083JA38
5F083JA39
5F083JA53
5F083LA21
5F083MA06
5F083MA16
5F083NA01
5F083NA03
5F083PR25
5F083PR33
5F083PR40
5F083ZA28
5F110AA26
5F110AA30
5F110BB07
5F110CC02
5F110DD05
5F110DD13
5F110EE05
5F110EE09
5F110EE14
5F110EE24
5F110EE25
5F110EE32
5F110EE36
5F110EE38
5F110EE45
5F110FF02
5F110FF23
5F110GG02
5F110GG12
5F110GG23
5F110GG25
5F110GG26
5F110HJ13
5F110HK05
5F110HK09
5F110HK33
5F110HK34
5F110HK40
5F110HL01
5F110HL04
5F110HL14
5F110HL23
5F110HL24
5F110HM04
5F110HM05
5F110HM13
5F110HM15
5F110HM17
5F110NN23
5F110NN24
5F110NN35
5F140AA14
5F140AB03
5F140AC32
5F140AC36
5F140BA01
5F140BD05
5F140BE07
5F140BF04
5F140BF11
5F140BF18
5F140BG09
5F140BG12
5F140BG14
5F140BG52
5F140BG53
5F140BG54
5F140BH06
5F140BH08
5F140BH15
5F140BJ04
5F140BJ18
5F140BJ25
5F140BJ28
5F140BK17
5F140BK22
5F140BK34
5F140CA08
5F140CB04
5F140CC03
5F140CC12
5F140CE07
(57)【要約】
【課題】半導体装置の信頼性を向上させる。
【解決手段】ゲート電極ＧＥ２は、Ｘ方向において活性領域ＡｃＮ１の半導体層ＳＬから突出する先端ＧＥ２ｂの突出距離Ｌ１が０以上となるように、Ｙ方向において活性領域ＡｃＮ１の半導体層ＳＬの先端ＳＬｂに隣接している。ゲート電極ＧＥ２の先端ＳＬｂは、サイドウォールスペーサＳＷによって覆われている。エピタキシャル層ＥＰおよびゲート電極ＧＥ２は、エピタキシャル層ＥＰ、サイドウォールスペーサＳＷおよびゲート電極ＧＥ２に跨って形成されたシェアードコンタクトプラグ（ＳＰＧ１）によって、互いに接続されている。
【選択図】図３
【解決手段】ゲート電極ＧＥ２は、Ｘ方向において活性領域ＡｃＮ１の半導体層ＳＬから突出する先端ＧＥ２ｂの突出距離Ｌ１が０以上となるように、Ｙ方向において活性領域ＡｃＮ１の半導体層ＳＬの先端ＳＬｂに隣接している。ゲート電極ＧＥ２の先端ＳＬｂは、サイドウォールスペーサＳＷによって覆われている。エピタキシャル層ＥＰおよびゲート電極ＧＥ２は、エピタキシャル層ＥＰ、サイドウォールスペーサＳＷおよびゲート電極ＧＥ２に跨って形成されたシェアードコンタクトプラグ（ＳＰＧ１）によって、互いに接続されている。
【選択図】図３
【特許請求の範囲】
【請求項1】
半導体基板、前記半導体基板上に形成された絶縁層、および、前記絶縁層の上に形成された半導体層を有するＳＯＩ基板と、
前記半導体層および前記絶縁層を貫通し、且つ、その底部が前記半導体基板の内部に位置する素子分離部と、
前記ＳＯＩ基板のうち、前記素子分離部によって区画され、且つ、平面視において第１方向に延在する第１活性領域と、
前記ＳＯＩ基板のうち、前記素子分離部によって区画され、前記第１方向に延在し、且つ、平面視で前記第１方向と直交する第２方向において前記素子分離部を介して前記第１活性領域に隣接する第２活性領域と、
前記第１活性領域に形成された第１ＭＩＳＦＥＴと、
前記第２活性領域に形成された第２ＭＩＳＦＥＴと、
を備え、
前記第１ＭＩＳＦＥＴは、
前記第１活性領域の前記半導体層上に形成された第１ゲート絶縁膜と、
前記第２方向に延在するように、前記第１ゲート絶縁膜上および前記素子分離部上に形成された第１ゲート電極と、
前記第１ゲート電極の側面上に形成された第１サイドウォールスペーサと、
前記第１活性領域の前記半導体層のうち、前記第１ゲート電極下に位置する第１チャネル領域と、
前記第１チャネル領域の隣に位置する前記半導体層上に形成された第１エピタキシャル層と、
を有し、
前記第２ＭＩＳＦＥＴは、
前記第２活性領域の前記半導体層上に形成された第２ゲート絶縁膜と、
前記第２方向に延在するように、前記第２ゲート絶縁膜上および前記素子分離部上に形成された第２ゲート電極と、
前記第２ゲート電極の側面上に形成された第２サイドウォールスペーサと、
前記第２活性領域の前記半導体層のうち、前記第２ゲート電極下に位置する第２チャネル領域と、
前記第２チャネル領域の隣に位置する前記半導体層上に形成された第２エピタキシャル層と、
を有し、
前記第１活性領域の前記半導体層は、前記第１方向のうちの前記第１ゲート電極から前記第２ゲート電極へ向かう第３方向において、前記第１ゲート電極から最も離れた第１先端を含む第１端部を有し、
前記第２ゲート電極は、前記第２方向のうちの前記第２活性領域から前記第１活性領域へ向かう第４方向において、前記第２活性領域から最も離れた第２先端を含む第２端部を有し、
前記第２ゲート電極は、前記第２方向において前記第１活性領域の前記半導体層から突出する前記第２先端の突出距離が０以上となるように、前記第１方向において前記第１活性領域の前記半導体層の前記第１先端に隣接し、
前記第１活性領域の前記半導体層の前記第１先端は、前記第２サイドウォールスペーサによって覆われ、
前記第１エピタキシャル層および前記第２ゲート電極は、前記第１エピタキシャル層、前記第２サイドウォールスペーサおよび前記第２ゲート電極に跨って形成された第１シェアードコンタクトプラグによって、互いに接続されている、半導体装置。
前記半導体層および前記絶縁層を貫通し、且つ、その底部が前記半導体基板の内部に位置する素子分離部と、
前記ＳＯＩ基板のうち、前記素子分離部によって区画され、且つ、平面視において第１方向に延在する第１活性領域と、
前記ＳＯＩ基板のうち、前記素子分離部によって区画され、前記第１方向に延在し、且つ、平面視で前記第１方向と直交する第２方向において前記素子分離部を介して前記第１活性領域に隣接する第２活性領域と、
前記第１活性領域に形成された第１ＭＩＳＦＥＴと、
前記第２活性領域に形成された第２ＭＩＳＦＥＴと、
を備え、
前記第１ＭＩＳＦＥＴは、
前記第１活性領域の前記半導体層上に形成された第１ゲート絶縁膜と、
前記第２方向に延在するように、前記第１ゲート絶縁膜上および前記素子分離部上に形成された第１ゲート電極と、
前記第１ゲート電極の側面上に形成された第１サイドウォールスペーサと、
前記第１活性領域の前記半導体層のうち、前記第１ゲート電極下に位置する第１チャネル領域と、
前記第１チャネル領域の隣に位置する前記半導体層上に形成された第１エピタキシャル層と、
を有し、
前記第２ＭＩＳＦＥＴは、
前記第２活性領域の前記半導体層上に形成された第２ゲート絶縁膜と、
前記第２方向に延在するように、前記第２ゲート絶縁膜上および前記素子分離部上に形成された第２ゲート電極と、
前記第２ゲート電極の側面上に形成された第２サイドウォールスペーサと、
前記第２活性領域の前記半導体層のうち、前記第２ゲート電極下に位置する第２チャネル領域と、
前記第２チャネル領域の隣に位置する前記半導体層上に形成された第２エピタキシャル層と、
を有し、
前記第１活性領域の前記半導体層は、前記第１方向のうちの前記第１ゲート電極から前記第２ゲート電極へ向かう第３方向において、前記第１ゲート電極から最も離れた第１先端を含む第１端部を有し、
前記第２ゲート電極は、前記第２方向のうちの前記第２活性領域から前記第１活性領域へ向かう第４方向において、前記第２活性領域から最も離れた第２先端を含む第２端部を有し、
前記第２ゲート電極は、前記第２方向において前記第１活性領域の前記半導体層から突出する前記第２先端の突出距離が０以上となるように、前記第１方向において前記第１活性領域の前記半導体層の前記第１先端に隣接し、
前記第１活性領域の前記半導体層の前記第１先端は、前記第２サイドウォールスペーサによって覆われ、
前記第１エピタキシャル層および前記第２ゲート電極は、前記第１エピタキシャル層、前記第２サイドウォールスペーサおよび前記第２ゲート電極に跨って形成された第１シェアードコンタクトプラグによって、互いに接続されている、半導体装置。
【請求項2】
請求項１に記載の半導体装置において、
前記第１エピタキシャル層および前記第２エピタキシャル層の各々の一部は、前記素子分離部上にも形成されている、半導体装置。
前記第１エピタキシャル層および前記第２エピタキシャル層の各々の一部は、前記素子分離部上にも形成されている、半導体装置。
【請求項3】
請求項１に記載の半導体装置において、
前記第１活性領域の前記半導体層の前記第１端部の幅は、前記第１チャネル領域の幅よりも狭く、
前記第２ゲート電極の前記第２端部の幅は、前記第２チャネル領域上に位置する前記第２ゲート電極の幅よりも狭く、
前記第１端部と前記素子分離部との境界は、前記第１エピタキシャル層または前記第２サイドウォールスペーサによって覆われている、半導体装置。
前記第１活性領域の前記半導体層の前記第１端部の幅は、前記第１チャネル領域の幅よりも狭く、
前記第２ゲート電極の前記第２端部の幅は、前記第２チャネル領域上に位置する前記第２ゲート電極の幅よりも狭く、
前記第１端部と前記素子分離部との境界は、前記第１エピタキシャル層または前記第２サイドウォールスペーサによって覆われている、半導体装置。
【請求項4】
請求項１に記載の半導体装置において、
前記第２活性領域の前記半導体層は、前記第１方向のうちの前記第２ゲート電極から前記第１ゲート電極へ向かう第５方向において、前記第２ゲート電極から最も離れた第３先端を含む第３端部を有し、
前記第１ゲート電極は、前記第２方向のうちの前記第１活性領域から前記第２活性領域へ向かう第６方向において、前記第１活性領域から最も離れた第４先端を含む第４端部 を有し、
前記第１ゲート電極は、前記第２方向において前記第２活性領域の前記半導体層から突出する前記第４先端の突出距離が０以上となるように、前記第１方向において前記第２活性領域の前記半導体層の前記第３先端に隣接し、
前記第２活性領域の前記半導体層の前記第３先端は、前記第１サイドウォールスペーサによって覆われ、
前記第２エピタキシャル層および前記第１ゲート電極は、前記第２エピタキシャル層、前記第１サイドウォールスペーサおよび前記第１ゲート電極に跨って形成された第２シェアードコンタクトプラグによって、互いに接続されている、半導体装置。
前記第２活性領域の前記半導体層は、前記第１方向のうちの前記第２ゲート電極から前記第１ゲート電極へ向かう第５方向において、前記第２ゲート電極から最も離れた第３先端を含む第３端部を有し、
前記第１ゲート電極は、前記第２方向のうちの前記第１活性領域から前記第２活性領域へ向かう第６方向において、前記第１活性領域から最も離れた第４先端を含む第４端部 を有し、
前記第１ゲート電極は、前記第２方向において前記第２活性領域の前記半導体層から突出する前記第４先端の突出距離が０以上となるように、前記第１方向において前記第２活性領域の前記半導体層の前記第３先端に隣接し、
前記第２活性領域の前記半導体層の前記第３先端は、前記第１サイドウォールスペーサによって覆われ、
前記第２エピタキシャル層および前記第１ゲート電極は、前記第２エピタキシャル層、前記第１サイドウォールスペーサおよび前記第１ゲート電極に跨って形成された第２シェアードコンタクトプラグによって、互いに接続されている、半導体装置。
【請求項5】
請求項４に記載の半導体装置において、
前記第１ＭＩＳＦＥＴおよび前記第２ＭＩＳＦＥＴは、ＳＲＡＭ回路の一部を構成する、半導体装置。
前記第１ＭＩＳＦＥＴおよび前記第２ＭＩＳＦＥＴは、ＳＲＡＭ回路の一部を構成する、半導体装置。
【請求項6】
請求項４に記載の半導体装置において、
前記第１ゲート電極は、前記第２方向において前記第２活性領域の前記半導体層から突出する前記第４先端の前記突出距離が０より大きくなるように、前記第１方向において前記第２活性領域の前記半導体層の前記第３端部に隣接し、
前記第２ゲート電極は、前記第２方向において前記第１活性領域の前記半導体層から突出する前記第２先端の前記突出距離が０より大きくなるように、前記第１方向において前記第１活性領域の前記半導体層の前記第１端部に隣接している、半導体装置。
前記第１ゲート電極は、前記第２方向において前記第２活性領域の前記半導体層から突出する前記第４先端の前記突出距離が０より大きくなるように、前記第１方向において前記第２活性領域の前記半導体層の前記第３端部に隣接し、
前記第２ゲート電極は、前記第２方向において前記第１活性領域の前記半導体層から突出する前記第２先端の前記突出距離が０より大きくなるように、前記第１方向において前記第１活性領域の前記半導体層の前記第１端部に隣接している、半導体装置。
【請求項7】
半導体基板、前記半導体基板上に形成された絶縁層、および、前記絶縁層の上に形成された半導体層を有するＳＯＩ基板と、
前記半導体層および前記絶縁層を貫通し、且つ、その底部が前記半導体基板の内部に位置する素子分離部と、
前記ＳＯＩ基板のうち、前記素子分離部によって区画され、且つ、平面視において第１方向に延在する第１活性領域と、
前記ＳＯＩ基板のうち、前記素子分離部によって区画され、前記第１方向に延在し、且つ、平面視で前記第１方向と直交する第２方向において前記素子分離部を介して前記第１活性領域に隣接する第２活性領域と、
前記第１活性領域に形成された第１ＭＩＳＦＥＴと、
前記第２活性領域に形成された第２ＭＩＳＦＥＴと、
を備え、
前記第１ＭＩＳＦＥＴは、
前記第１活性領域の前記半導体層上に形成された第１ゲート絶縁膜と、
前記第２方向に延在するように、前記第１ゲート絶縁膜上および前記素子分離部上に形成された第１ゲート電極と、
前記第１ゲート電極の側面上に形成された第１サイドウォールスペーサと、
前記第１活性領域の前記半導体層のうち、前記第１ゲート電極下に位置する第１チャネル領域と、
前記第１チャネル領域の隣に位置する前記半導体層上に形成された第１エピタキシャル層と、
を有し、
前記第２ＭＩＳＦＥＴは、
前記第２活性領域の前記半導体層上に形成された第２ゲート絶縁膜と、
前記第２方向に延在するように、前記第２ゲート絶縁膜上および前記素子分離部上に形成された第２ゲート電極と、
前記第２ゲート電極の側面上に形成された第２サイドウォールスペーサと、
前記第２活性領域の前記半導体層のうち、前記第２ゲート電極下に位置する第２チャネル領域と、
前記第２チャネル領域の隣に位置する前記半導体層上に形成された第２エピタキシャル層と、
を有し、
前記第２ゲート電極および前記第２サイドウォールスペーサは、さらに、前記第１活性領域の前記半導体層上に位置し、
前記第１エピタキシャル層および前記第２ゲート電極は、前記第１エピタキシャル層、前記第２サイドウォールスペーサおよび前記第２ゲート電極に跨って形成された第１シェアードコンタクトプラグによって、互いに接続されている、半導体装置。
前記半導体層および前記絶縁層を貫通し、且つ、その底部が前記半導体基板の内部に位置する素子分離部と、
前記ＳＯＩ基板のうち、前記素子分離部によって区画され、且つ、平面視において第１方向に延在する第１活性領域と、
前記ＳＯＩ基板のうち、前記素子分離部によって区画され、前記第１方向に延在し、且つ、平面視で前記第１方向と直交する第２方向において前記素子分離部を介して前記第１活性領域に隣接する第２活性領域と、
前記第１活性領域に形成された第１ＭＩＳＦＥＴと、
前記第２活性領域に形成された第２ＭＩＳＦＥＴと、
を備え、
前記第１ＭＩＳＦＥＴは、
前記第１活性領域の前記半導体層上に形成された第１ゲート絶縁膜と、
前記第２方向に延在するように、前記第１ゲート絶縁膜上および前記素子分離部上に形成された第１ゲート電極と、
前記第１ゲート電極の側面上に形成された第１サイドウォールスペーサと、
前記第１活性領域の前記半導体層のうち、前記第１ゲート電極下に位置する第１チャネル領域と、
前記第１チャネル領域の隣に位置する前記半導体層上に形成された第１エピタキシャル層と、
を有し、
前記第２ＭＩＳＦＥＴは、
前記第２活性領域の前記半導体層上に形成された第２ゲート絶縁膜と、
前記第２方向に延在するように、前記第２ゲート絶縁膜上および前記素子分離部上に形成された第２ゲート電極と、
前記第２ゲート電極の側面上に形成された第２サイドウォールスペーサと、
前記第２活性領域の前記半導体層のうち、前記第２ゲート電極下に位置する第２チャネル領域と、
前記第２チャネル領域の隣に位置する前記半導体層上に形成された第２エピタキシャル層と、
を有し、
前記第２ゲート電極および前記第２サイドウォールスペーサは、さらに、前記第１活性領域の前記半導体層上に位置し、
前記第１エピタキシャル層および前記第２ゲート電極は、前記第１エピタキシャル層、前記第２サイドウォールスペーサおよび前記第２ゲート電極に跨って形成された第１シェアードコンタクトプラグによって、互いに接続されている、半導体装置。
【請求項8】
請求項７に記載の半導体装置において、
前記第１エピタキシャル層および前記第２エピタキシャル層の各々の一部は、前記素子分離部上にも形成されている、半導体装置。
前記第１エピタキシャル層および前記第２エピタキシャル層の各々の一部は、前記素子分離部上にも形成されている、半導体装置。
【請求項9】
請求項７に記載の半導体装置において、
前記第１活性領域の前記半導体層は、第１先端を含む第１端部を有し、
前記第１活性領域の前記半導体層の前記第１端部の幅は、前記第１チャネル領域の幅よりも狭く、
前記第２ゲート電極は、第２先端を含む第２端部を有し、
前記第２ゲート電極の前記第２端部の幅は、前記第２チャネル領域上に位置する前記第２ゲート電極の幅よりも狭く、
前記第１端部は、前記第２ゲート電極または前記第２サイドウォールスペーサによって覆われている、半導体装置。
前記第１活性領域の前記半導体層は、第１先端を含む第１端部を有し、
前記第１活性領域の前記半導体層の前記第１端部の幅は、前記第１チャネル領域の幅よりも狭く、
前記第２ゲート電極は、第２先端を含む第２端部を有し、
前記第２ゲート電極の前記第２端部の幅は、前記第２チャネル領域上に位置する前記第２ゲート電極の幅よりも狭く、
前記第１端部は、前記第２ゲート電極または前記第２サイドウォールスペーサによって覆われている、半導体装置。
【請求項10】
請求項９に記載の半導体装置において、
前記第２先端は、前記第２方向のうち前記第２活性領域から前記第１活性領域へ向かう方向において、前記第１活性領域の前記半導体層から突出している、半導体装置。
前記第２先端は、前記第２方向のうち前記第２活性領域から前記第１活性領域へ向かう方向において、前記第１活性領域の前記半導体層から突出している、半導体装置。
【請求項11】
請求項７に記載の半導体装置において、
前記第１ゲート電極および前記第１サイドウォールスペーサは、さらに、前記第２活性領域の前記半導体層上に位置し、
前記第２エピタキシャル層および前記第１ゲート電極は、前記第２エピタキシャル層、前記第１サイドウォールスペーサおよび前記第１ゲート電極に跨って形成された第２シェアードコンタクトプラグによって、互いに接続されている、半導体装置。
前記第１ゲート電極および前記第１サイドウォールスペーサは、さらに、前記第２活性領域の前記半導体層上に位置し、
前記第２エピタキシャル層および前記第１ゲート電極は、前記第２エピタキシャル層、前記第１サイドウォールスペーサおよび前記第１ゲート電極に跨って形成された第２シェアードコンタクトプラグによって、互いに接続されている、半導体装置。
【請求項12】
請求項１１に記載の半導体装置において、
前記第１ＭＩＳＦＥＴおよび前記第２ＭＩＳＦＥＴは、ＳＲＡＭ回路の一部を構成する、半導体装置。
前記第１ＭＩＳＦＥＴおよび前記第２ＭＩＳＦＥＴは、ＳＲＡＭ回路の一部を構成する、半導体装置。
【請求項13】
（ａ）半導体基板、前記半導体基板上に形成された絶縁層、および、前記絶縁層の上に形成された半導体層を有するＳＯＩ基板を用意する工程、
（ｂ）前記半導体層および前記絶縁層を貫通し、且つ、その底部が前記半導体基板の内部に位置する素子分離部を形成することで、前記ＳＯＩ基板のうち、前記素子分離部によって区画され、且つ、平面視において第１方向に延在する第１活性領域と、前記ＳＯＩ基板のうち、前記素子分離部によって区画され、前記第１方向に延在し、且つ、平面視で前記第１方向と直交する第２方向において前記素子分離部を介して前記第１活性領域に隣接する第２活性領域とを形成する工程、
（ｃ）前記第１活性領域の前記半導体層上に、第１ＭＩＳＦＥＴの第１ゲート絶縁膜を形成すると共に、前記第２活性領域の前記半導体層上に、第２ＭＩＳＦＥＴの第２ゲート絶縁膜を形成する工程、
（ｄ）前記第１ゲート絶縁膜上、前記第２ゲート絶縁膜上および前記素子分離部上に、第１導電性膜を形成する工程、
（ｅ）前記第１導電性膜上に、第１絶縁膜を形成する工程、
（ｆ）前記第１絶縁膜および前記第１導電性膜をパターニングすることで、前記第１ゲート絶縁膜上および前記素子分離部上に、前記第１ＭＩＳＦＥＴの第１ゲート電極と、前記第１ゲート電極上に位置する第１キャップ膜とを形成すると共に、前記第２ゲート絶縁膜上および前記素子分離部上に、前記第２ＭＩＳＦＥＴの第２ゲート電極と、前記第２ゲート電極上に位置する第２キャップ膜とを形成する工程、
（ｇ）前記第１ゲート電極の側面上に、第１ダミーサイドウォールスペーサを形成すると共に、前記第２ゲート電極の側面上に、第２ダミーサイドウォールスペーサを形成する工程、
（ｈ）前記第１ダミーサイドウォールスペーサから露出している前記第１活性領域の前記半導体層上に、第１エピタキシャル層を形成すると共に、前記第２ダミーサイドウォールスペーサから露出している前記第２活性領域の前記半導体層上に、第２エピタキシャル層を形成する工程、
（ｉ）前記（ｈ）工程後、前記第１キャップ膜、前記第２キャップ膜、前記第１ダミーサイドウォールスペーサおよび前記第２ダミーサイドウォールスペーサを除去する工程、
（ｊ）前記（ｉ）工程後、前記第１ゲート電極の側面上に、第１サイドウォールスペーサを形成すると共に、前記第２ゲート電極の側面上に、第２サイドウォールスペーサを形成する工程、
（ｋ）前記第１ゲート電極、前記第１サイドウォールスペーサ、前記第２ゲート電極および前記第２サイドウォールスペーサを覆うように、前記第１エピタキシャル層上、前記第２エピタキシャル層上および前記素子分離部上に、層間絶縁膜を形成する工程、
（ｌ）前記層間絶縁膜に、前記第１エピタキシャル層および前記第２ゲート電極に達する第１シェアードコンタクトホールと、前記第２エピタキシャル層および前記第１ゲート電極に達する第２シェアードコンタクトホールとを形成する工程、
（ｍ）前記第１シェアードコンタクトホール内に第１シェアードコンタクトプラグを形成すると共に、前記第２シェアードコンタクトホール内に第２シェアードコンタクトプラグを形成する工程、
を備え、
前記第１ゲート電極は、前記第２方向に延在するように、前記第１ゲート絶縁膜上および前記素子分離部上に形成され、
前記第２ゲート電極は、前記第２方向に延在するように、前記第２ゲート絶縁膜上および前記素子分離部上に形成され、
前記第１活性領域の前記半導体層は、前記第１方向のうちの前記第１ゲート電極から前記第２ゲート電極へ向かう第３方向において、前記第１ゲート電極から最も離れた第１先端を含む第１端部を有し、
前記第２活性領域の前記半導体層は、前記第１方向のうちの前記第２ゲート電極から前記第１ゲート電極へ向かう第５方向において、前記第２ゲート電極から最も離れた第３先端を含む第３端部を有し、
前記第１ゲート電極は、前記第２方向のうちの前記第１活性領域から前記第２活性領域へ向かう第６方向において、前記第１活性領域から最も離れた第４先端を含む第４端部 を有し、
前記第２ゲート電極は、前記第２方向のうちの前記第２活性領域から前記第１活性領域へ向かう第４方向において、前記第２活性領域から最も離れた第２先端を含む第２端部 を有し、
前記第２ゲート電極は、前記第２方向において前記第１活性領域の前記半導体層から突出する前記第２先端の突出距離が０以上となるように、前記第１方向において前記第１活性領域の前記半導体層の前記第１先端に隣接し、
前記第１活性領域の前記半導体層の前記第１先端は、前記第２サイドウォールスペーサによって覆われ、
前記第１ゲート電極は、前記第２方向において前記第２活性領域の前記半導体層から突出する前記第４先端の突出距離が０以上となるように、前記第１方向において前記第２活性領域の前記半導体層の前記第３先端に隣接し、
前記第２活性領域の前記半導体層の前記第３先端は、前記第１サイドウォールスペーサによって覆われ、
前記第１シェアードコンタクトプラグは、前記第１エピタキシャル層、前記第２サイドウォールスペーサおよび前記第２ゲート電極に跨って形成され、
前記第２シェアードコンタクトプラグは、前記第２エピタキシャル層、前記第１サイドウォールスペーサおよび前記第１ゲート電極に跨って形成される、半導体装置の製造方法。
（ｂ）前記半導体層および前記絶縁層を貫通し、且つ、その底部が前記半導体基板の内部に位置する素子分離部を形成することで、前記ＳＯＩ基板のうち、前記素子分離部によって区画され、且つ、平面視において第１方向に延在する第１活性領域と、前記ＳＯＩ基板のうち、前記素子分離部によって区画され、前記第１方向に延在し、且つ、平面視で前記第１方向と直交する第２方向において前記素子分離部を介して前記第１活性領域に隣接する第２活性領域とを形成する工程、
（ｃ）前記第１活性領域の前記半導体層上に、第１ＭＩＳＦＥＴの第１ゲート絶縁膜を形成すると共に、前記第２活性領域の前記半導体層上に、第２ＭＩＳＦＥＴの第２ゲート絶縁膜を形成する工程、
（ｄ）前記第１ゲート絶縁膜上、前記第２ゲート絶縁膜上および前記素子分離部上に、第１導電性膜を形成する工程、
（ｅ）前記第１導電性膜上に、第１絶縁膜を形成する工程、
（ｆ）前記第１絶縁膜および前記第１導電性膜をパターニングすることで、前記第１ゲート絶縁膜上および前記素子分離部上に、前記第１ＭＩＳＦＥＴの第１ゲート電極と、前記第１ゲート電極上に位置する第１キャップ膜とを形成すると共に、前記第２ゲート絶縁膜上および前記素子分離部上に、前記第２ＭＩＳＦＥＴの第２ゲート電極と、前記第２ゲート電極上に位置する第２キャップ膜とを形成する工程、
（ｇ）前記第１ゲート電極の側面上に、第１ダミーサイドウォールスペーサを形成すると共に、前記第２ゲート電極の側面上に、第２ダミーサイドウォールスペーサを形成する工程、
（ｈ）前記第１ダミーサイドウォールスペーサから露出している前記第１活性領域の前記半導体層上に、第１エピタキシャル層を形成すると共に、前記第２ダミーサイドウォールスペーサから露出している前記第２活性領域の前記半導体層上に、第２エピタキシャル層を形成する工程、
（ｉ）前記（ｈ）工程後、前記第１キャップ膜、前記第２キャップ膜、前記第１ダミーサイドウォールスペーサおよび前記第２ダミーサイドウォールスペーサを除去する工程、
（ｊ）前記（ｉ）工程後、前記第１ゲート電極の側面上に、第１サイドウォールスペーサを形成すると共に、前記第２ゲート電極の側面上に、第２サイドウォールスペーサを形成する工程、
（ｋ）前記第１ゲート電極、前記第１サイドウォールスペーサ、前記第２ゲート電極および前記第２サイドウォールスペーサを覆うように、前記第１エピタキシャル層上、前記第２エピタキシャル層上および前記素子分離部上に、層間絶縁膜を形成する工程、
（ｌ）前記層間絶縁膜に、前記第１エピタキシャル層および前記第２ゲート電極に達する第１シェアードコンタクトホールと、前記第２エピタキシャル層および前記第１ゲート電極に達する第２シェアードコンタクトホールとを形成する工程、
（ｍ）前記第１シェアードコンタクトホール内に第１シェアードコンタクトプラグを形成すると共に、前記第２シェアードコンタクトホール内に第２シェアードコンタクトプラグを形成する工程、
を備え、
前記第１ゲート電極は、前記第２方向に延在するように、前記第１ゲート絶縁膜上および前記素子分離部上に形成され、
前記第２ゲート電極は、前記第２方向に延在するように、前記第２ゲート絶縁膜上および前記素子分離部上に形成され、
前記第１活性領域の前記半導体層は、前記第１方向のうちの前記第１ゲート電極から前記第２ゲート電極へ向かう第３方向において、前記第１ゲート電極から最も離れた第１先端を含む第１端部を有し、
前記第２活性領域の前記半導体層は、前記第１方向のうちの前記第２ゲート電極から前記第１ゲート電極へ向かう第５方向において、前記第２ゲート電極から最も離れた第３先端を含む第３端部を有し、
前記第１ゲート電極は、前記第２方向のうちの前記第１活性領域から前記第２活性領域へ向かう第６方向において、前記第１活性領域から最も離れた第４先端を含む第４端部 を有し、
前記第２ゲート電極は、前記第２方向のうちの前記第２活性領域から前記第１活性領域へ向かう第４方向において、前記第２活性領域から最も離れた第２先端を含む第２端部 を有し、
前記第２ゲート電極は、前記第２方向において前記第１活性領域の前記半導体層から突出する前記第２先端の突出距離が０以上となるように、前記第１方向において前記第１活性領域の前記半導体層の前記第１先端に隣接し、
前記第１活性領域の前記半導体層の前記第１先端は、前記第２サイドウォールスペーサによって覆われ、
前記第１ゲート電極は、前記第２方向において前記第２活性領域の前記半導体層から突出する前記第４先端の突出距離が０以上となるように、前記第１方向において前記第２活性領域の前記半導体層の前記第３先端に隣接し、
前記第２活性領域の前記半導体層の前記第３先端は、前記第１サイドウォールスペーサによって覆われ、
前記第１シェアードコンタクトプラグは、前記第１エピタキシャル層、前記第２サイドウォールスペーサおよび前記第２ゲート電極に跨って形成され、
前記第２シェアードコンタクトプラグは、前記第２エピタキシャル層、前記第１サイドウォールスペーサおよび前記第１ゲート電極に跨って形成される、半導体装置の製造方法。
【請求項14】
請求項１３に記載の半導体装置の製造方法において、
前記第１エピタキシャル層および前記第２エピタキシャル層の各々の一部は、前記素子分離部上にも形成されている、半導体装置の製造方法。
前記第１エピタキシャル層および前記第２エピタキシャル層の各々の一部は、前記素子分離部上にも形成されている、半導体装置の製造方法。
【請求項15】
請求項１３に記載の半導体装置の製造方法において、
前記第１活性領域の前記半導体層の前記第１端部の幅は、前記第１ゲート電極下に位置する前記第１活性領域の前記半導体層の幅よりも狭く、
前記第２ゲート電極の前記第２端部の幅は、前記第２活性領域の前記半導体層上に位置する前記第２ゲート電極の幅よりも狭く、
前記第１端部と前記素子分離部との境界は、前記第１エピタキシャル層または前記第２サイドウォールスペーサによって覆われ、
前記第２活性領域の前記第３端部の幅は、前記第２ゲート電極下に位置する前記第２活性領域の前記半導体層の幅よりも狭く、
前記第１ゲート電極の前記第４端部の幅は、前記第１活性領域の前記半導体層上に位置する前記第１ゲート電極の幅よりも狭く、
前記第３端部と前記素子分離部との境界は、前記第２エピタキシャル層または前記第１サイドウォールスペーサによって覆われている、半導体装置の製造方法。
前記第１活性領域の前記半導体層の前記第１端部の幅は、前記第１ゲート電極下に位置する前記第１活性領域の前記半導体層の幅よりも狭く、
前記第２ゲート電極の前記第２端部の幅は、前記第２活性領域の前記半導体層上に位置する前記第２ゲート電極の幅よりも狭く、
前記第１端部と前記素子分離部との境界は、前記第１エピタキシャル層または前記第２サイドウォールスペーサによって覆われ、
前記第２活性領域の前記第３端部の幅は、前記第２ゲート電極下に位置する前記第２活性領域の前記半導体層の幅よりも狭く、
前記第１ゲート電極の前記第４端部の幅は、前記第１活性領域の前記半導体層上に位置する前記第１ゲート電極の幅よりも狭く、
前記第３端部と前記素子分離部との境界は、前記第２エピタキシャル層または前記第１サイドウォールスペーサによって覆われている、半導体装置の製造方法。
【請求項16】
請求項１３に記載の半導体装置の製造方法において、
前記第１ＭＩＳＦＥＴおよび前記第２ＭＩＳＦＥＴは、ＳＲＡＭ回路の一部を構成する、半導体装置の製造方法。
前記第１ＭＩＳＦＥＴおよび前記第２ＭＩＳＦＥＴは、ＳＲＡＭ回路の一部を構成する、半導体装置の製造方法。
【請求項17】
請求項１３に記載の半導体装置の製造方法において、
前記第１ゲート電極は、前記第２方向において前記第２活性領域の前記半導体層から突出する前記第４先端の前記突出距離が０より大きくなるように、前記第１方向において前記第２活性領域の前記半導体層の前記第３端部に隣接し、
前記第２ゲート電極は、前記第２方向において前記第１活性領域の前記半導体層から突出する前記第２先端の前記突出距離が０より大きくなるように、前記第１方向において前記第１活性領域の前記半導体層の前記第１端部に隣接している、半導体装置の製造方法。
前記第１ゲート電極は、前記第２方向において前記第２活性領域の前記半導体層から突出する前記第４先端の前記突出距離が０より大きくなるように、前記第１方向において前記第２活性領域の前記半導体層の前記第３端部に隣接し、
前記第２ゲート電極は、前記第２方向において前記第１活性領域の前記半導体層から突出する前記第２先端の前記突出距離が０より大きくなるように、前記第１方向において前記第１活性領域の前記半導体層の前記第１端部に隣接している、半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体装置およびその製造方法に関し、例えば、ＳＯＩ基板を用いた半導体装置およびその製造方法に関する。
【背景技術】
【0002】
低消費電力向けの半導体装置として、半導体基板と、半導体基板上に形成された絶縁層と、絶縁層上に形成された半導体層とを有するＳＯＩ（Silicon On Insulator）基板に、ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）を形成する技術がある。このＳＯＩ基板上に形成したＭＩＳＦＥＴでは、半導体層に形成される拡散領域に起因する寄生容量を低減することができる。このため、ＭＩＳＦＥＴの動作速度の向上および低消費電力化を図ることができる。
【0003】
例えば、特許文献１には、ＳＯＩ基板上に複数のＭＩＳＦＥＴを形成し、これらのＭＩＳＦＥＴによってＳＲＡＭ（Static Random Access Memory）回路を構成する技術が開示されている。
【先行技術文献】
【特許文献】
【0004】
【特許文献1】特開２０１４－２３６０９７号公報
【発明の概要】
【発明が解決しようとする課題】
【0005】
ＳＯＩ基板が抱える問題として、半導体層上にプラグを形成する際に、プラグが半導体層と素子分離部との境界上に位置してしまう場合がある。その場合、プラグは、絶縁層を貫通し、素子分離部の内部に達し、半導体基板に接触する。そうすると、半導体層と半導体基板とが導通状態になるというリーク不良が発生する。
【0006】
特許文献１では、そのようなリーク不良を防止するために、半導体層上に形成されるエピタキシャル層を半導体層の側面からはみ出すように形成する技術が開示されている。これにより、プラグが素子分離部の内部に達したとしても、プラグが半導体基板に接触することを防止できる。
【0007】
しかしながら、エピタキシャル層の成長のし易さは、下地となる半導体層の結晶方位の影響を受ける。従って、均一な幅を有するエピタキシャル層を、半導体層の側面全体に形成することが難しいという問題がある。すなわち、エピタキシャル層の幅が薄くなっている箇所において、プラグが半導体基板に接触するという恐れがある。本願の主な目的は、そのような問題があったとしても、プラグが半導体基板に接触することを防止でき、半導体装置の信頼性を向上させる技術を提供することにある。
【0008】
その他の課題および新規な特徴は、本明細書の記述および添付図面から明らかになる。
【課題を解決するための手段】
【0009】
本願において開示される実施の形態のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【0010】
一実施の形態である半導体装置は、半導体基板、前記半導体基板上に形成された絶縁層、および、前記絶縁層の上に形成された半導体層を有するＳＯＩ基板と、前記半導体層および前記絶縁層を貫通し、且つ、その底部が前記半導体基板の内部に位置する素子分離部と、前記ＳＯＩ基板のうち、前記素子分離部によって区画され、且つ、平面視において第１方向に延在する第１活性領域と、前記ＳＯＩ基板のうち、前記素子分離部によって区画され、前記第１方向に延在し、且つ、平面視で前記第１方向と直交する第２方向において前記素子分離部を介して前記第１活性領域に隣接する第２活性領域と、前記第１活性領域に形成された第１ＭＩＳＦＥＴと、前記第２活性領域に形成された第２ＭＩＳＦＥＴと、を備える。ここで、前記第１ＭＩＳＦＥＴは、前記第１活性領域の前記半導体層上に形成された第１ゲート絶縁膜と、前記第２方向に延在するように、前記第１ゲート絶縁膜上および前記素子分離部上に形成された第１ゲート電極と、前記第１ゲート電極の側面上に形成された第１サイドウォールスペーサと、前記第１活性領域の前記半導体層のうち、前記第１ゲート電極下に位置する第１チャネル領域と、前記第１チャネル領域の隣に位置する前記半導体層上に形成された第１エピタキシャル層と、を有する。また、前記第２ＭＩＳＦＥＴは、前記第２活性領域の前記半導体層上に形成された第２ゲート絶縁膜と、前記第２方向に延在するように、前記第２ゲート絶縁膜上および前記素子分離部上に形成された第２ゲート電極と、前記第２ゲート電極の側面上に形成された第２サイドウォールスペーサと、前記第２活性領域の前記半導体層のうち、前記第２ゲート電極下に位置する第２チャネル領域と、前記第２チャネル領域の隣に位置する前記半導体層上に形成された第２エピタキシャル層と、を有する。また、前記第１活性領域の前記半導体層は、前記第１方向のうちの前記第１ゲート電極から前記第２ゲート電極へ向かう第３方向において、前記第１ゲート電極から最も離れた第１先端を含む第１端部を有し、前記第２ゲート電極は、前記第２方向のうちの前記第２活性領域から前記第１活性領域へ向かう第４方向において、前記第２活性領域から最も離れた第２先端を含む第２端部を有し、前記第２ゲート電極は、前記第２方向において前記第１活性領域の前記半導体層から突出する前記第２先端の突出距離が０以上となるように、前記第１方向において前記第１活性領域の前記半導体層の前記第１先端に隣接し、前記第１活性領域の前記半導体層の前記第１先端は、前記第２サイドウォールスペーサによって覆われ、前記第１エピタキシャル層および前記第２ゲート電極は、前記第１エピタキシャル層、前記第２サイドウォールスペーサおよび前記第２ゲート電極に跨って形成された第１シェアードコンタクトプラグによって、互いに接続されている。
【0011】
一実施の形態である半導体装置は、半導体基板、前記半導体基板上に形成された絶縁層、および、前記絶縁層の上に形成された半導体層を有するＳＯＩ基板と、前記半導体層および前記絶縁層を貫通し、且つ、その底部が前記半導体基板の内部に位置する素子分離部と、前記ＳＯＩ基板のうち、前記素子分離部によって区画され、且つ、平面視において第１方向に延在する第１活性領域と、前記ＳＯＩ基板のうち、前記素子分離部によって区画され、前記第１方向に延在し、且つ、平面視で前記第１方向と直交する第２方向において前記素子分離部を介して前記第１活性領域に隣接する第２活性領域と、前記第１活性領域に形成された第１ＭＩＳＦＥＴと、前記第２活性領域に形成された第２ＭＩＳＦＥＴと、を備える。ここで、前記第１ＭＩＳＦＥＴは、前記第１活性領域の前記半導体層上に形成された第１ゲート絶縁膜と、前記第２方向に延在するように、前記第１ゲート絶縁膜上および前記素子分離部上に形成された第１ゲート電極と、前記第１ゲート電極の側面上に形成された第１サイドウォールスペーサと、前記第１活性領域の前記半導体層のうち、前記第１ゲート電極下に位置する第１チャネル領域と、前記第１チャネル領域の隣に位置する前記半導体層上に形成された第１エピタキシャル層と、を有する。また、前記第２ＭＩＳＦＥＴは、前記第２活性領域の前記半導体層上に形成された第２ゲート絶縁膜と、前記第２方向に延在するように、前記第２ゲート絶縁膜上および前記素子分離部上に形成された第２ゲート電極と、前記第２ゲート電極の側面上に形成された第２サイドウォールスペーサと、前記第２活性領域の前記半導体層のうち、前記第２ゲート電極下に位置する第２チャネル領域と、前記第２チャネル領域の隣に位置する前記半導体層上に形成された第２エピタキシャル層と、を有する。また、前記第２ゲート電極および前記第２サイドウォールスペーサは、さらに、前記第１活性領域の前記半導体層上に位置し、前記第１エピタキシャル層および前記第２ゲート電極は、前記第１エピタキシャル層、前記第２サイドウォールスペーサおよび前記第２ゲート電極に跨って形成された第１シェアードコンタクトプラグによって、互いに接続されている。
【0012】
一実施の形態である半導体装置の製造方法は、（ａ）半導体基板、前記半導体基板上に形成された絶縁層、および、前記絶縁層の上に形成された半導体層を有するＳＯＩ基板を用意する工程、（ｂ）前記半導体層および前記絶縁層を貫通し、且つ、その底部が前記半導体基板の内部に位置する素子分離部を形成することで、前記ＳＯＩ基板のうち、前記素子分離部によって区画され、且つ、平面視において第１方向に延在する第１活性領域と、前記ＳＯＩ基板のうち、前記素子分離部によって区画され、前記第１方向に延在し、且つ、平面視で前記第１方向と直交する第２方向において前記素子分離部を介して前記第１活性領域に隣接する第２活性領域とを形成する工程、（ｃ）前記第１活性領域の前記半導体層上に、第１ＭＩＳＦＥＴの第１ゲート絶縁膜を形成すると共に、前記第２活性領域の前記半導体層上に、第２ＭＩＳＦＥＴの第２ゲート絶縁膜を形成する工程、（ｄ）前記第１ゲート絶縁膜上、前記第２ゲート絶縁膜上および前記素子分離部上に、第１導電性膜を形成する工程、（ｅ）前記第１導電性膜上に、第１絶縁膜を形成する工程、（ｆ）前記第１絶縁膜および前記第１導電性膜をパターニングすることで、前記第１ゲート絶縁膜上および前記素子分離部上に、前記第１ＭＩＳＦＥＴの第１ゲート電極と、前記第１ゲート電極上に位置する第１キャップ膜とを形成すると共に、前記第２ゲート絶縁膜上および前記素子分離部上に、前記第２ＭＩＳＦＥＴの第２ゲート電極と、前記第２ゲート電極上に位置する第２キャップ膜とを形成する工程、（ｇ）前記第１ゲート電極の側面上に、第１ダミーサイドウォールスペーサを形成すると共に、前記第２ゲート電極の側面上に、第２ダミーサイドウォールスペーサを形成する工程、（ｈ）前記第１ダミーサイドウォールスペーサから露出している前記第１活性領域の前記半導体層上に、第１エピタキシャル層を形成すると共に、前記第２ダミーサイドウォールスペーサから露出している前記第２活性領域の前記半導体層上に、第２エピタキシャル層を形成する工程、（ｉ）前記（ｈ）工程後、前記第１キャップ膜、前記第２キャップ膜、前記第１ダミーサイドウォールスペーサおよび前記第２ダミーサイドウォールスペーサを除去する工程、（ｊ）前記（ｉ）工程後、前記第１ゲート電極の側面上に、第１サイドウォールスペーサを形成すると共に、前記第２ゲート電極の側面上に、第２サイドウォールスペーサを形成する工程、（ｋ）前記第１ゲート電極、前記第１サイドウォールスペーサ、前記第２ゲート電極および前記第２サイドウォールスペーサを覆うように、前記第１エピタキシャル層上、前記第２エピタキシャル層上および前記素子分離部上に、層間絶縁膜を形成する工程、（ｌ）前記層間絶縁膜に、前記第１エピタキシャル層および前記第２ゲート電極に達する第１シェアードコンタクトホールと、前記第２エピタキシャル層および前記第１ゲート電極に達する第２シェアードコンタクトホールとを形成する工程、（ｍ）前記第１シェアードコンタクトホール内に第１シェアードコンタクトプラグを形成すると共に、前記第２シェアードコンタクトホール内に第２シェアードコンタクトプラグを形成する工程、を備える。ここで、前記第１ゲート電極は、前記第２方向に延在するように、前記第１ゲート絶縁膜上および前記素子分離部上に形成され、前記第２ゲート電極は、前記第２方向に延在するように、前記第２ゲート絶縁膜上および前記素子分離部上に形成され、前記第１活性領域の前記半導体層は、前記第１方向のうちの前記第１ゲート電極から前記第２ゲート電極へ向かう第３方向において、前記第１ゲート電極から最も離れた第１先端を含む第１端部を有し、前記第２活性領域の前記半導体層は、前記第１方向のうちの前記第２ゲート電極から前記第１ゲート電極へ向かう第５方向において、前記第２ゲート電極から最も離れた第３先端を含む第３端部を有し、前記第１ゲート電極は、前記第２方向のうちの前記第１活性領域から前記第２活性領域へ向かう第６方向において、前記第１活性領域から最も離れた第４先端を含む第４端部 を有し、前記第２ゲート電極は、前記第２方向のうちの前記第２活性領域から前記第１活性領域へ向かう第４方向において、前記第２活性領域から最も離れた第２先端を含む第２端部 を有し、前記第２ゲート電極は、前記第２方向において前記第１活性領域の前記半導体層から突出する前記第２先端の突出距離が０以上となるように、前記第１方向において前記第１活性領域の前記半導体層の前記第１先端に隣接し、前記第１活性領域の前記半導体層の前記第１先端は、前記第２サイドウォールスペーサによって覆われ、前記第１ゲート電極は、前記第２方向において前記第２活性領域の前記半導体層から突出する前記第４先端の突出距離が０以上となるように、前記第１方向において前記第２活性領域の前記半導体層の前記第３先端に隣接し、前記第２活性領域の前記半導体層の前記第３先端は、前記第１サイドウォールスペーサによって覆われ、前記第１シェアードコンタクトプラグは、前記第１エピタキシャル層、前記第２サイドウォールスペーサおよび前記第２ゲート電極に跨って形成され、前記第２シェアードコンタクトプラグは、前記第２エピタキシャル層、前記第１サイドウォールスペーサおよび前記第１ゲート電極に跨って形成される。
【発明の効果】
【0013】
一実施の形態によれば、半導体装置の信頼性を向上させることができる。
【図面の簡単な説明】
【0014】
【図1】実施の形態１における半導体装置のメモリセルを示す回路図である。
【図2】実施の形態１における半導体装置のメモリセルを示す平面図である。
【図3】実施の形態１における半導体装置のメモリセルの一部を示す平面図である。
【図4】実施の形態１における半導体装置のメモリセルの一部を示す断面図である。
【図5】実施の形態１における半導体装置の製造工程を示す断面図である。
【図13】実施の形態２における半導体装置のメモリセルの一部を示す平面図である。
【図14】実施の形態２における半導体装置のメモリセルの一部を示す断面図である。
【図15】変形例１における半導体装置のメモリセルの一部を示す平面図である。
【図16】変形例２における半導体装置の製造工程を示す断面図である。
【図22】検討例１における半導体装置のメモリセルの一部を示す平面図である。
【図23】検討例１における半導体装置のメモリセルの一部を示す断面図である。
【図24】検討例２における半導体装置のメモリセルの一部を示す平面図である。
【図25】検討例２における半導体装置のメモリセルの一部を示す断面図である。
【発明を実施するための形態】
【0015】
以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
【0016】
また、本願において説明されるＸ方向、Ｙ方向およびＺ方向は、互いに交差し、互いに直交している。本願では、Ｚ方向をある構造体の上下方向、高さ方向または厚さ方向として説明する。また、本願で用いられる「平面図」または「平面視」などの表現は、Ｘ方向およびＹ方向によって構成される面を「平面」とし、この「平面」をＺ方向から見ることを意味する。
【0017】
（実施の形態１）
＜半導体装置の構造＞
以下に図１～図４を用いて、実施の形態１における半導体装置について説明する。半導体装置は、ＳＲＡＭ回路を備えている。ＳＲＡＭ回路は、図１および図２に示されるようなメモリセルＭＣを複数備えることで構成される。図１は、メモリセルＭＣを示す回路図である。図２は、メモリセルＭＣを示す平面図である。
＜半導体装置の構造＞
以下に図１～図４を用いて、実施の形態１における半導体装置について説明する。半導体装置は、ＳＲＡＭ回路を備えている。ＳＲＡＭ回路は、図１および図２に示されるようなメモリセルＭＣを複数備えることで構成される。図１は、メモリセルＭＣを示す回路図である。図２は、メモリセルＭＣを示す平面図である。
【0018】
図１に示されるように、メモリセルＭＣは、一対のビット線ＢＬ、／（バー）ＢＬと、ワード線ＷＬとの交差部に配置される。このメモリセルＭＣは、一対のロードトランジスタ（負荷用ＭＩＳＦＥＴ）Ｌｏ１、Ｌｏ２、一対のアクセストランジスタ（転送用ＭＩＳＦＥＴ）Ａｃｃ１、Ａｃｃ２および一対のドライバトランジスタ（駆動用ＭＩＳＦＥＴ）Ｄｒ１、Ｄｒ２を有する。ロードトランジスタＬｏ１、Ｌｏ２は、ｐチャネル型のＭＩＳＦＥＴであり、アクセストランジスタＡｃｃ１、Ａｃｃ２およびドライバトランジスタＤｒ１、Ｄｒ２は、ｎチャネル型のＭＩＳＦＥＴである。
【0019】
メモリセルＭＣを構成する６つのＭＩＳＦＥＴのうち、ロードトランジスタＬｏ１およびドライバトランジスタＤｒ１はＣＭＯＳインバータを構成し、ロードトランジスタＬｏ２およびドライバトランジスタＤｒ２は、他のＣＭＯＳインバータを構成している。これら一対のＣＭＯＳインバータの相互の入出力端子であるノードＮ１、Ｎ２は、交差結合され、１ビットの情報を記憶する情報蓄積部として、フリップフロップ回路を構成している。
【0020】
以下に、上記６つのＭＩＳＦＥＴの接続について説明する。
【0021】
電源電圧ＶｄｄとノードＮ１との間にロードトランジスタＬｏ１が接続され、ノードＮ１と基準電圧Ｖｓｓとの間にドライバトランジスタＤｒ１が接続され、ロードトランジスタＬｏ１およびドライバトランジスタＤｒ１の各々のゲート電極は、ノードＮ２に接続されている。電源電圧ＶｄｄとノードＮ２との間にロードトランジスタＬｏ２が接続され、ノードＮ２と基準電圧Ｖｓｓとの間にドライバトランジスタＤｒ２が接続され、ロードトランジスタＬｏ２およびドライバトランジスタＤｒ２の各々のゲート電極は、ノードＮ１に接続されている。
【0022】
ビット線ＢＬとノードＮ１との間にアクセストランジスタＡｃｃ１が接続され、ビット線／ＢＬとノードＮ２との間にアクセストランジスタＡｃｃ２が接続され、アクセストランジスタＡｃｃ１およびアクセストランジスタＡｃｃ２の各々のゲート電極は、ワード線ＷＬに接続されている。
【0023】
【0024】
プラグＰＧａは、ドライバトランジスタＤｒ１と基準電圧Ｖｓｓとの間に設けられ、プラグＰＧｂは、ドライバトランジスタＤｒ１とアクセストランジスタＡｃｃ１との間に設けられている。プラグＰＧｃは、アクセストランジスタＡｃｃ１とビット線ＢＬとの間に設けられ、プラグＰＧｄは、ロードトランジスタＬｏ１と電源電圧Ｖｄｄとの間に設けられている。
【0025】
プラグＰＧｈは、ドライバトランジスタＤｒ２と基準電圧Ｖｓｓとの間に設けられ、プラグＰＧｇは、ドライバトランジスタＤｒ２とアクセストランジスタＡｃｃ２との間に設けられている。プラグＰＧｆは、アクセストランジスタＡｃｃ２とビット線／ＢＬとの間に設けられ、プラグＰＧｅは、ロードトランジスタＬｏ２と電源電圧Ｖｄｄとの間に設けられている。
【0026】
シェアードコンタクトプラグ（プラグ）ＳＰＧ１は、ロードトランジスタＬｏ２およびドライバトランジスタＤｒ２のゲート電極ＧＥ２と、ロードトランジスタＬｏ１のドレイン領域とに跨って形成され、図示しない配線によってプラグＰＧｂに電気的に接続されている。シェアードコンタクトプラグ（プラグ）ＳＰＧ２は、ロードトランジスタＬｏ１およびドライバトランジスタＤｒ１のゲート電極ＧＥ１と、ロードトランジスタＬｏ２のドレイン領域とに跨って形成され、図示しない配線によってプラグＰＧｇに電気的に接続されている。
【0027】
一方のプラグＰＧｗは、アクセストランジスタＡｃｃ１のゲート電極ＧＥ３に接続され、アクセストランジスタＡｃｃ１とワード線ＷＬとの間に設けられている。他方のプラグＰＧｗは、アクセストランジスタＡｃｃ２のゲート電極ＧＥ４に接続され、アクセストランジスタＡｃｃ２とワード線ＷＬとの間に設けられている。
【0028】
上記６つのＭＩＳＦＥＴは、半導体基板ＳＵＢ、絶縁層ＢＯＸおよび半導体層ＳＬを有するＳＯＩ基板１０に形成される。ＳＯＩ基板１０は、素子分離部ＳＴＩによって複数の活性領域に区画される。メモリセルＭＣにおいて、ＳＯＩ基板１０は、活性領域ＡｃＰ１、ＡｃＰ２、ＡｃＮ１、ＡｃＮ２に区画されている。活性領域ＡｃＰ１、ＡｃＰ２、ＡｃＮ１、ＡｃＮ２は、それぞれＹ方向に延在し、Ｘ方向において素子分離部ＳＴＩを介して互いに隣接している。また、Ｘ方向において、活性領域ＡｃＮ１は、活性領域ＡｃＮ２および活性領域ＡｃＰ１に隣接し、活性領域ＡｃＮ２は、活性領域ＡｃＮ１および活性領域ＡｃＰ２に隣接している。これらの活性領域ＡｃＰ１、ＡｃＰ２、ＡｃＮ１、ＡｃＮ２が折り返し配置されることで、複数のメモリセルＭＣからなるメモリセルアレイが構成される。
【0029】
また、半導体層ＳＬの厚さは薄く、１０ｎｍ程度であるので、半導体層ＳＬ上にはエピタキシャル層ＥＰが形成されている。活性領域ＡｃＰ１、ＡｃＰ２における半導体基板ＳＵＢにはｐ型のウェル領域が形成され、活性領域ＡｃＮ１、ＡｃＮ２における半導体基板ＳＵＢには後述のｎ型のウェル領域ＮＷが形成されている。
【0030】
ロードトランジスタＬｏ１は活性領域ＡｃＮ１に形成され、ロードトランジスタＬｏ２は活性領域ＡｃＮ２に形成され、アクセストランジスタＡｃｃ１およびドライバトランジスタＤｒ１は活性領域ＡｃＰ１に形成され、アクセストランジスタＡｃｃ２およびドライバトランジスタＤｒ２は活性領域ＡｃＰ２に形成されている。
【0031】
活性領域ＡｃＮ１、ＡｃＮ２におけるｎ型のウェル領域ＮＷには、バックゲート電圧Ｖｂｇ１が印加され、活性領域ＡｃＰ１、ＡｃＰ２におけるｐ型のウェル領域には、バックゲート電圧Ｖｂｇ１と異なるバックゲート電圧Ｖｂｇ２が印加される。
【0032】
ロードトランジスタＬｏ１の閾値は、ゲート電極ＧＥ１に印加される電圧およびバックゲート電圧Ｖｂｇ１によって制御される。ロードトランジスタＬｏ２の閾値は、ゲート電極ＧＥ２に印加される電圧およびバックゲート電圧Ｖｂｇ１によって制御される。アクセストランジスタＡｃｃ１の閾値は、ゲート電極ＧＥ３に印加される電圧およびバックゲート電圧Ｖｂｇ２によって制御される。アクセストランジスタＡｃｃ２の閾値は、ゲート電極ＧＥ４に印加される電圧およびバックゲート電圧Ｖｂｇ２によって制御される。ドライバトランジスタＤｒ１の閾値は、ゲート電極ＧＥ１に印加される電圧およびバックゲート電圧Ｖｂｇ２によって制御される。ドライバトランジスタＤｒ２の閾値は、ゲート電極ＧＥ２に印加される電圧およびバックゲート電圧Ｖｂｇ２によって制御される。
【0033】
＜メモリセルＭＣの構造＞
図３は、図２に示されるロードトランジスタＬｏ１、Ｌｏ２の周囲を拡大した要部平面図である。図４は、図３に示されるＡ－Ａ線に沿った断面図である。なお、図３に示されるＢ－Ｂ線に沿った断面図は、図４とほぼ同じであるので、以降では、Ａ－Ａ線に沿った断面図について説明する。
図３は、図２に示されるロードトランジスタＬｏ１、Ｌｏ２の周囲を拡大した要部平面図である。図４は、図３に示されるＡ－Ａ線に沿った断面図である。なお、図３に示されるＢ－Ｂ線に沿った断面図は、図４とほぼ同じであるので、以降では、Ａ－Ａ線に沿った断面図について説明する。
【0034】
また、図４では、主にロードトランジスタＬｏ１およびシェアードコンタクトプラグＳＰＧ１の周囲の断面構造について説明するが、ロードトランジスタＬｏ２およびシェアードコンタクトプラグＳＰＧ２の周囲の断面構造も、符号などが異なる以外は、図４と同じになる。また、ロードトランジスタＬｏ１、Ｌｏ２はｐ型のＭＩＳＦＥＴであるが、アクセストランジスタＡｃｃ１、Ａｃｃ２およびドライバトランジスタＤｒ１、Ｄｒ２はｎ型のＭＩＳＦＥＴである。従って、アクセストランジスタＡｃｃ１、Ａｃｃ２およびドライバトランジスタＤｒ１、Ｄｒ２の断面構造は、図４に示される各構成の導電型を反対にしたものとなる。
【0035】
図４に示されるように、ＳＯＩ基板１０は、支持基板である半導体基板ＳＵＢと、半導体基板ＳＵＢ上に形成された絶縁層ＢＯＸと、絶縁層ＢＯＸ上に形成された半導体層ＳＬとを有する。
【0036】
半導体基板ＳＵＢは、例えばｐ型の単結晶シリコンからなる。絶縁層ＢＯＸは、例えば酸化シリコンからなる。絶縁層ＢＯＸの厚さは、例えば１０ｎｍ～２０ｎｍである。半導体層ＳＬは、単結晶シリコンからなる。半導体層ＳＬの厚さは、例えば１０ｎｍ～２０ｎｍである。なお、半導体層ＳＬは、イオン注入などによって、ｎ型またはｐ型の不純物が導入されていない真性半導体層である。半導体層ＳＬ内にｐ型の不純物が導入されていたとしても、その不純物濃度は１×１０１３／ｃｍ３以下である。
【0037】
ＳＯＩ基板１０には、複数の素子分離部ＳＴＩが形成されている。素子分離部ＳＴＩは、半導体層ＳＬおよび絶縁層ＢＯＸを貫通している。素子分離部ＳＴＩの底部は、半導体基板ＳＵＢの内部に位置する。素子分離部ＳＴＩは、ＳＯＩ基板１０に形成された溝と、上記溝に埋め込まれた絶縁膜とによって構成されている。上記絶縁膜は、例えば酸化シリコン膜である。
【0038】
半導体基板ＳＵＢには、ｎ型のウェル領域ＤＮＷが形成されている。ウェル領域ＤＮＷ内には、ｎ型のウェル領域ＮＷが形成されている。図示はしないが、活性領域ＡｃＰ１、ＡｃＰ２における半導体基板ＳＵＢにもウェル領域ＤＮＷが形成され、ウェル領域ＤＮＷ内にｐ型のウェル領域が形成されている。ウェル領域ＤＮＷによって、ウェル領域ＮＷと他のウェル領域とが電気的に分離されている。
【0039】
半導体層ＳＬ上には、ゲート絶縁膜ＧＩ１が形成されている。ゲート絶縁膜ＧＩ１上には、ゲート電極ＧＥ１が形成されている。ゲート絶縁膜ＧＩ１は、例えば酸化シリコン膜である。ゲート電極ＧＥ１は、導電性膜であり、例えばｐ型の不純物が導入された多結晶シリコン膜である。活性領域ＡｃＮ１の半導体層ＳＬのうち、ゲート電極ＧＥ１下に位置する箇所が、ロードトランジスタＬｏ１のチャネル領域ＣＮ１となる。
【0040】
ゲート電極ＧＥ１の側面上には、サイドウォールスペーサＳＷが形成されている。サイドウォールスペーサＳＷは、絶縁膜からなり、例えば酸化シリコン膜と、酸化シリコン膜上に形成された窒化シリコン膜との積層膜である。サイドウォールスペーサＳＷ下の半導体層ＳＬには、低濃度のｐ型不純物領域であるエクステンション領域ＥＸが形成されている。
【0041】
なお、図３に示されるように、ゲート電極ＧＥ１およびゲート電極ＧＥ２は、Ｘ方向に延在するように、素子分離部ＳＴＩ上にも形成されている。また、ゲート電極ＧＥ１およびゲート電極ＧＥ２の各々の側面に形成されているサイドウォールスペーサＳＷも、Ｘ方向に延在している。
【0042】
また、活性領域ＡｃＮ１、ＡｃＮ２の半導体層ＳＬは、それぞれ先端ＳＬｂを含む端部ＳＬａを有している。半導体層ＳＬの端部ＳＬａは、半円状のように丸く加工され、先端ＳＬｂに向かうに連れて細くなっている。すなわち、端部ＳＬａの幅（すなわち、Ｘ方向における端部ＳＬａの長さ）は、チャネル領域ＣＮ１の幅（ゲート電極ＧＥ１下またはゲート電極ＧＥ２下に位置する半導体層ＳＬの幅）よりも狭くなっている。
【0043】
実施の形態１では、ゲート電極ＧＥ２は、Ｙ方向において活性領域ＡｃＮ１の半導体層ＳＬの先端ＳＬｂに隣接し、ゲート電極ＧＥ１は、Ｙ方向において活性領域ＡｃＮ２の半導体層ＳＬの先端ＳＬｂに隣接している。
【0044】
チャネル領域ＣＮ１の隣に位置する半導体層ＳＬ上には、エピタキシャル層ＥＰが形成されている。エピタキシャル層ＥＰおよび半導体層ＳＬには、エクステンション領域ＥＸよりも高濃度のｐ型不純物領域である拡散領域ＰＤが形成されている。エクステンション領域ＥＸおよび拡散領域ＰＤは、ロードトランジスタＬｏ１のソース領域またはドレイン領域を構成している。なお、半導体層ＳＬおよびエピタキシャル層ＥＰは実際には一体化されているが、ここでは説明を判り易くするために、これらを別々に図示している。
【0045】
ゲート電極ＧＥ１上およびエピタキシャル層ＥＰ上には、シリサイド層ＳＩが形成されている。シリサイド層ＳＩは、例えばニッケルシリサイドまたはコバルトシリサイドからなる。
【0046】
ゲート電極ＧＥ１およびサイドウォールスペーサＳＷを覆うように、エピタキシャル層ＥＰ上および素子分離部ＳＴＩ上には、層間絶縁膜ＩＬが形成されている。層間絶縁膜ＩＬは、例えば酸化シリコン膜である。
【0047】
層間絶縁膜ＩＬには、活性領域ＡｃＮ１のエピタキシャル層ＥＰおよびゲート電極ＧＥ２に達するシェアードコンタクトホールＳＣＨ１が形成されている。シェアードコンタクトホールＳＣＨ１内には、シェアードコンタクトプラグＳＰＧ１が形成されている。なお、活性領域ＡｃＮ２でも、エピタキシャル層ＥＰおよびゲート電極ＧＥ１に達するシェアードコンタクトホールが形成されており、活性領域ＡｃＮ２のシェアードコンタクトホール内には、シェアードコンタクトプラグＳＰＧ２が形成されている。
【0048】
シェアードコンタクトプラグＳＰＧ１、ＳＰＧ２は、図２に示される各プラグＰＧａ～ＰＧｈ、ＰＧｗと同じ材料および同じ製造工程で形成され、例えば、バリアメタル膜と、上記バリアメタル膜上に形成されたタングステン膜との積層膜である。上記バリアメタル膜は、例えば、チタン膜または窒化チタン膜であるか、これらの積層膜である。
【0049】
シェアードコンタクトプラグＳＰＧ１は、活性領域ＡｃＮ１のエピタキシャル層ＥＰ、サイドウォールスペーサＳＷおよびゲート電極ＧＥ２に跨って形成され、活性領域ＡｃＮ１のエピタキシャル層ＥＰおよびゲート電極ＧＥ２は、シェアードコンタクトプラグＳＰＧ１によって接続されている。また、シェアードコンタクトプラグＳＰＧ２は、活性領域ＡｃＮ２のエピタキシャル層ＥＰ、サイドウォールスペーサＳＷおよびゲート電極ＧＥ１に跨って形成され、活性領域ＡｃＮ２のエピタキシャル層ＥＰおよびゲート電極ＧＥ１は、シェアードコンタクトプラグＳＰＧ２によって接続されている。
【0050】
＜検討例の問題点と、実施の形態１の主な特徴＞
以下に図２２～図２５を用いて、本願発明者が検討を行った検討例１および検討例２におけるメモリセルＭＣと、それらの問題点とについて説明する。図２２および図２３は、検討例１のメモリセルＭＣを示し、図２４および図２５は、検討例２のメモリセルＭＣを示している。
以下に図２２～図２５を用いて、本願発明者が検討を行った検討例１および検討例２におけるメモリセルＭＣと、それらの問題点とについて説明する。図２２および図２３は、検討例１のメモリセルＭＣを示し、図２４および図２５は、検討例２のメモリセルＭＣを示している。
【0051】
図２２および図２３に示されるように、検討例１では、エピタキシャル層ＥＰが、半導体層ＳＬと素子分離部ＳＴＩとの境界（図２３を参照）から素子分離部ＳＴＩ側へはみ出すように形成されている。言い換えれば、エピタキシャル層ＥＰの一部が素子分離部ＳＴＩ上にも形成され、平面視において、エピタキシャル層ＥＰの一部が素子分離部ＳＴＩに重なっている。このはみ出し量は、例えば５ｎｍ～１０ｎｍである。このような構成は、実施の形態１でも同様である。
【0052】
なお、このようにエピタキシャル層ＥＰを形成するためには、特許文献１に開示されている技術を利用できる。半導体層ＳＬの面方位を（１００）とし、チャネル方位を＜１００＞とすることで、エピタキシャル層ＥＰを素子分離部ＳＴＩ側へ成長させ易くすることができる。
【0053】
検討例１では、上述のようにエピタキシャル層ＥＰが形成されているので、エピタキシャル層ＥＰが庇の役割を果たせる。例えば、図２３に示されるように、活性領域ＡｃＮ１の半導体層ＳＬとゲート電極ＧＥ２との距離がある程度離れた状態で、シェアードコンタクトプラグＳＰＧ１が半導体層ＳＬと素子分離部ＳＴＩとの境界上に位置した場合でも、この境界はエピタキシャル層ＥＰの一部（庇状の部分）で覆われる。それ故、シェアードコンタクトプラグＳＰＧ１は半導体基板ＳＵＢには接しない。このため、半導体層ＳＬと半導体基板ＳＵＢとが導通状態になるというリーク不良を抑制できる。
【0054】
しかしながら、本願発明者の検討によれば、半導体層ＳＬの端部が丸く加工されていると、丸い箇所において、エピタキシャル層ＥＰが十分に成長せず、エピタキシャル層ＥＰの幅が狭くなる、または、エピタキシャル層ＥＰが形成されないという問題があることが判った。図２２では、そのような箇所を薄膜箇所２０として図示している。薄膜箇所２０の上方にシェアードコンタクトプラグＳＰＧ１が形成された場合、上述のリーク不良が発生し易くなってしまう。
【0055】
図２４および図２５に示される検討例２では、検討例１よりもゲート電極ＧＥ２を活性領域ＡｃＮ１の半導体層ＳＬに近づけ、ゲート電極ＧＥ２の側面上に形成されたサイドウォールスペーサＳＷによって、半導体層ＳＬと素子分離部ＳＴＩとの境界を覆うことを試みている。ここで、半導体層ＳＬの端部ＳＬａは丸く加工されているので、薄膜箇所２０として説明したように、端部ＳＬａにおけるエピタキシャル層ＥＰの幅が狭くなっている。また、図２４に示されるように、検討例２では、ゲート電極ＧＥ２の先端ＧＥ２ｂは、Ｘ方向のうち活性領域ＡｃＮ１から活性領域ＡｃＮ２へ向かう方向において、活性領域ＡｃＮ１の半導体層ＳＬから後退している。また、ゲート電極ＧＥ１の先端ＧＥ１ｂは、Ｘ方向のうち活性領域ＡｃＮ２から活性領域ＡｃＮ１へ向かう方向において、活性領域ＡｃＮ２の半導体層ＳＬから後退している。図２４では、これらの後退量は、後退距離Ｌ０として図示されており、後述する突出距離Ｌ１で定義する場合は、「Ｌ１＜０」の関係を満たす。
【0056】
一方で、ゲート電極ＧＥ１、ＧＥ２の端部ＧＥ１ａ、ＧＥ２ａも、半円状のように丸く加工されている。設計上では、半導体層ＳＬおよびゲート電極ＧＥ１、ＧＥ２は長方形状になっているが、製造工程中にフォトリソグラフィ技術を用いてパターニングを行った際に、加工物の角部が丸く加工され易くなることが知られている。半導体層ＳＬおよびゲート電極ＧＥ１、ＧＥ２の丸みは、このような製造工程に起因したものである。
【0057】
また、サイドウォールスペーサＳＷは、ゲート電極ＧＥ１、ＧＥ２の側面に沿って、ほぼ均一の幅で形成される。従って、端部ＧＥ１ａ、ＧＥ２ａでは、サイドウォールスペーサＳＷは、半導体層ＳＬから徐々に離れるようになる。すなわち、半導体層ＳＬの端部ＳＬａのうち、サイドウォールスペーサＳＷから露出する箇所が存在するようになる。
【0058】
これらの事情によって、半導体層ＳＬの端部ＳＬａと、ゲート電極ＧＥ１、ＧＥ２の端部ＧＥ１ａ、ＧＥ２ａとが接近した場合、エピタキシャル層ＥＰの幅が非常に狭くなっている箇所であり、且つ、半導体層ＳＬと素子分離部ＳＴＩとの境界がサイドウォールスペーサＳＷによって覆われていない箇所が存在し易くなる。図２４のＢ－Ｂ線は、そのような箇所を例示している。図２５は、図２４のＢ－Ｂ線に沿った断面図である。
【0059】
図２５に示されるように、シェアードコンタクトプラグＳＰＧ１が形成された場合、シェアードコンタクトプラグＳＰＧ１がエピタキシャル層ＥＰおよび半導体基板ＳＵＢの両方に接し、リーク不良が発生する。
【0060】
実施の形態１では、検討例１および検討例２が有する問題点を解消するための工夫が施されている。以下に図３を用いて、実施の形態１の主な特徴について説明する。
【0061】
なお、図３に示されるように、ゲート電極ＧＥ１は、先端ＧＥ１ｂを含む端部ＧＥ１ａを有し、ゲート電極ＧＥ２は、先端ＧＥ２ｂを含む端部ＧＥ２ａを有する。実施の形態１でも、上述の製造工程に起因する理由によって、ゲート電極ＧＥ１の端部ＧＥ１ａは、半円状のように丸く加工され、先端ＧＥ１ｂに向かうに連れて細くなっている。すなわち、端部ＧＥ１ａの幅（すなわち、Ｙ方向における端部ＧＥ１ａの長さ）は、チャネル領域ＣＮ１上に位置するゲート電極ＧＥ１の幅（活性領域ＡｃＮ１の半導体層ＳＬ上に位置するゲート電極ＧＥ１の幅）よりも狭くなっている。同様に、ゲート電極ＧＥ２の端部ＧＥ２ａは、半円状のように丸く加工され、先端ＧＥ２ｂに向かうに連れて細くなっている。すなわち、端部ＧＥ２ａの幅（すなわち、Ｙ方向における端部ＧＥ２ａの長さ）は、チャネル領域ＣＮ１上に位置するゲート電極ＧＥ２の幅（活性領域ＡｃＮ２の半導体層ＳＬ上に位置するゲート電極ＧＥ２の幅）よりも狭くなっている。
【0062】
実施の形態１では、ゲート電極ＧＥ２の先端ＧＥ２ｂは、Ｘ方向のうち活性領域ＡｃＮ２から活性領域ＡｃＮ１へ向かう方向において、活性領域ＡｃＮ１の半導体層ＳＬから突出している。すなわち、「Ｌ１＞０」の関係を満たす。また、ゲート電極ＧＥ１の先端ＧＥ１ｂは、Ｘ方向のうち活性領域ＡｃＮ１から活性領域ＡｃＮ２へ向かう方向において、活性領域ＡｃＮ２の半導体層ＳＬから突出している。すなわち、「Ｌ１＞０」の関係を満たす。図３では、これらの突出量は、突出距離Ｌ１として図示されている。
【0063】
以降では、シェアードコンタクトプラグＳＰＧ１に関する構造物（活性領域ＡｃＮ１の半導体層ＳＬ、ゲート電極ＧＥ２など）を代表して説明するが、シェアードコンタクトプラグＳＰＧ２に関する構造物（活性領域ＡｃＮ２の半導体層ＳＬ、ゲート電極ＧＥ１など）についても同様である。
【0064】
突出距離Ｌ１が長く（大きく）なる程、丸く加工されたゲート電極ＧＥ２の端部ＧＥ２ａが、半導体層ＳＬの端部ＳＬａから遠くなる。このため、半導体層ＳＬの先端ＳＬｂは、ゲート電極ＧＥ２の側面上に形成されたサイドウォールスペーサＳＷによって覆われるが、半導体層ＳＬの端部ＳＬａも、このサイドウォールスペーサＳＷによって覆われることになる。このため、図３に示されるＢ－Ｂ線に沿った断面図は、図３に示されるＡ－Ａ線に沿った断面図（図４）と、ほぼ同様になっている。
【0065】
従って、薄膜箇所２０のように、エピタキシャル層ＥＰの幅が非常に狭くなっている箇所があったとしても、その箇所をサイドウォールスペーサＳＷで覆い易くなる。半導体層ＳＬの端部ＳＬａと素子分離部ＳＴＩとの境界は、庇状のエピタキシャル層ＥＰまたはサイドウォールスペーサＳＷによって覆われている。また、端部ＳＬａ以外の箇所においても、上述のようにエピタキシャル層ＥＰの一部は素子分離部ＳＴＩ上にも形成されている。すなわち、半導体層ＳＬと素子分離部ＳＴＩとの境界全体が、エピタキシャル層ＥＰまたはサイドウォールスペーサＳＷのうち少なくとも一方には覆われていることになる。
【0066】
このため、例えば、シェアードコンタクトプラグＳＰＧ１の形成位置がズレたとしても、シェアードコンタクトプラグＳＰＧ１が半導体基板ＳＵＢに接触することが無い。従って、半導体層ＳＬと半導体基板ＳＵＢとが導通状態になるというリーク不良を抑制できるので、半導体装置の信頼性を向上させることができる。
【0067】
なお、このゲート電極ＧＥ２の先端ＧＥ２ｂが、Ｘ方向において、活性領域ＡｃＮ１の半導体層ＳＬの２つの縁（辺）ＥＤのうちの活性領域ＡｃＮ２から遠い縁ＥＤ（すなわち、図３において向かって左側に位置する縁ＥＤ）と同じ場所に位置するように、ゲート電極ＧＥ２が形成されていてもよい。すなわち、「Ｌ１＝０」の関係であってもよい。しかしながら、半導体層ＳＬの端部ＳＬａを確実に覆うという観点からは、図３に示されるように、ゲート電極ＧＥ２の端部ＧＥ２ａの全体が、Ｘ方向において活性領域ＡｃＮ１の半導体層ＳＬから突出するように、突出距離Ｌ１が設定されていることが好ましい。すなわち、「Ｌ１＞０」の関係を満たすことが好ましい。
【0068】
一方で、図２を参照すると、突出距離Ｌ１を長くし過ぎた場合、ゲート電極ＧＥ２とゲート電極ＧＥ３との間の距離Ｌ２に影響が出てくる。突出距離Ｌ１を長くして、距離Ｌ２を長く維持しようとすると、メモリセルＭＣの微細化を損なうことになる。従って、距離Ｌ２は、少なくとも最小加工寸法か、それ以上の長さに維持されている必要がある。例えば、最小加工寸法が４０ｎｍ～７０ｎｍであった場合、距離Ｌ２は、４０ｎｍ～７０ｎｍか、それ以上の長さに設定される。
【0069】
従って、距離Ｌ２が上記範囲内であることを前提として、突出距離Ｌ１を出来るだけ長く設定することが好ましい。
【0070】
【0071】
まず、図５に示されるように、半導体基板ＳＵＢと、半導体基板ＳＵＢ上に形成された絶縁層ＢＯＸと、絶縁層ＢＯＸの上に形成された半導体層ＳＬとを有するＳＯＩ基板１０を準備する。
【0072】
このようなＳＯＩ基板を準備する工程の一例を以下に説明する。ＳＯＩ基板は、例えば、貼り合わせ法により製造することができる。貼り合わせ法では、例えば、シリコンからなる第１半導体基板の表面を酸化して絶縁層ＢＯＸを形成した後、その第１半導体基板に、シリコンからなる第２半導体基板を高温下で圧着することにより貼り合わせ、その後、第２半導体基板を薄膜化する。この場合、絶縁層ＢＯＸ上に残存する第２半導体基板の薄膜が半導体層ＳＬとなり、絶縁層ＢＯＸ下の第１半導体基板が半導体基板ＳＵＢとなる。
【0073】
次に、半導体層ＳＬ上に、例えばＣＶＤ（Chemical Vapor Deposition）法によって、例えば酸化シリコンからなる絶縁膜ＩＦ１を形成する。絶縁膜ＩＦ１の厚さは、例えば１０ｎｍ～２０ｎｍである。
【0074】
次に、半導体層ＳＬおよび絶縁層ＢＯＸを貫通し、且つ、その底部が半導体基板ＳＵＢの内部に位置する素子分離部ＳＴＩを形成する。具体的には、まず、絶縁膜ＩＦ１、半導体層ＳＬおよび絶縁層ＢＯＸを貫通し、半導体基板ＳＵＢに達する溝を形成する。次に、上記溝を含む絶縁膜ＩＦ１上に、酸化シリコン膜のような絶縁膜を形成する。次に、ＣＭＰ（Chemical Mechanical Polishing）法を用いた研磨処理によって、上記溝の外部に位置する上記絶縁膜を除去する。これにより、上記溝と、上記溝の内部に残された上記絶縁膜とを有する素子分離部ＳＴＩが形成される。また、素子分離部ＳＴＩを形成することで、ＳＯＩ基板１０のうち活性領域ＡｃＰ１、ＡｃＰ２、ＡｃＮ１、ＡｃＮ２が、素子分離部ＳＴＩによって区画される。
【0075】
その後、図示はしないが、メモリセルＭＣと異なる領域において、絶縁膜ＩＦ１、半導体層ＳＬおよび絶縁層ＢＯＸを順次除去する。この過程で、メモリセルＭＣが形成される領域において、絶縁膜ＩＦ１が除去される。
【0076】
図６に示されるように、まず、活性領域ＡｃＮ１の半導体層ＳＬ上に、例えば熱酸化法によって、ロードトランジスタＬｏ１のゲート絶縁膜ＧＩ１を形成する。なお、同じ製造工程によって、活性領域ＡｃＰ１の半導体層ＳＬ上には、アクセストランジスタＡｃｃ１およびドライバトランジスタＤｒ１のゲート絶縁膜が形成され、活性領域ＡｃＰ２の半導体層ＳＬ上には、アクセストランジスタＡｃｃ２およびドライバトランジスタＤｒ２のゲート絶縁膜が形成され、活性領域ＡｃＮ２の半導体層ＳＬ上には、ロードトランジスタＬｏ２のゲート絶縁膜が形成される。
【0077】
次に、ゲート絶縁膜ＧＩ１上、他のゲート絶縁膜上および素子分離部ＳＴＩ上に、例えばＣＶＤ法によって、多結晶シリコン膜のような導電性膜ＣＦ１を形成する。次に、フォトリソグラフィ技術およびイオン注入法を用いて、導電性膜ＣＦ１にｎ型またはｐ型の不純物を導入する。後にロードトランジスタＬｏ１、Ｌｏ２となる導電性膜ＣＦ１には、ｐ型の不純物が導入され、後にアクセストランジスタＡｃｃ１、Ａｃｃ２およびドライバトランジスタＤｒ１、Ｄｒ２となる導電性膜ＣＦ１には、ｎ型の不純物が導入される。
【0078】
次に、導電性膜ＣＦ１上に、例えばＣＶＤ法によって、絶縁膜ＩＦ２を形成する。絶縁膜ＩＦ２は、例えば窒化シリコン膜または酸化シリコン膜である。
【0079】
図７に示されるように、絶縁膜ＩＦ２および導電性膜ＣＦ１をパターニングする。これにより、ゲート絶縁膜ＧＩ１上および素子分離部ＳＴＩ上に、ゲート電極ＧＥ１と、ゲート電極ＧＥ１上に位置するキャップ膜ＣＰ１とを形成する。なお、同じ製造工程によって、ゲート電極ＧＥ２～ＧＥ４と、ゲート電極ＧＥ２～ＧＥ４上に位置する各キャップ膜とが形成される。
【0080】
図８に示されるように、ゲート電極ＧＥ１の側面上に、ダミーサイドウォールスペーサＤＳＷを形成する。なお、同じ製造工程によって、ゲート電極ＧＥ２～ＧＥ４の側面上にも、ダミーサイドウォールスペーサＤＳＷが形成される。まず、ゲート電極ＧＥ１およびキャップ膜ＣＰ１を覆うように、例えばＣＶＤ法によって、例えば窒化シリコン膜を形成する。次に、上記窒化シリコン膜に対して異方性エッチング処理を施すことで、上記窒化シリコン膜が加工され、ゲート電極ＧＥ１の側面上に、ダミーサイドウォールスペーサＤＳＷが形成される。
【0081】
図９に示されるように、ダミーサイドウォールスペーサＤＳＷから露出している活性領域ＡｃＮ１の半導体層ＳＬ上に、エピタキシャル成長法によって、例えば単結晶シリコンからなるエピタキシャル層ＥＰを形成する。なお、同じ製造工程によって、活性領域ＡｃＰ１、ＡｃＰ２、ＡｃＮ２の半導体層ＳＬ上にも、エピタキシャル層ＥＰが形成される。
【0082】
図１０に示されるように、まず、異方性エッチング処理によって、キャップ膜ＣＰ１およびダミーサイドウォールスペーサＤＳＷを除去する。次に、フォトリソグラフィ技術およびイオン注入法によって、活性領域ＡｃＮ１の半導体層ＳＬおよびエピタキシャル層ＥＰに、ｐ型のエクステンション領域ＥＸを形成する。なお、同じ製造工程によって、活性領域ＡｃＮ２の半導体層ＳＬおよびエピタキシャル層ＥＰには、ｐ型のエクステンション領域が形成される。また、活性領域ＡｃＰ１、ＡｃＰ２の半導体層ＳＬおよびエピタキシャル層ＥＰには、ｎ型のエクステンション領域が形成される。
【0083】
図１１に示されるように、ゲート電極ＧＥ１の側面上に、サイドウォールスペーサＳＷを形成する。なお、同じ製造工程によって、ゲート電極ＧＥ２～ＧＥ４の側面上にも、サイドウォールスペーサＳＷが形成される。まず、ゲート電極ＧＥ１を覆うように、例えばＣＶＤ法によって、例えば窒化シリコン膜を形成する。次に、上記窒化シリコン膜に対して異方性エッチング処理を施すことで、上記窒化シリコン膜が加工され、ゲート電極ＧＥ１の側面上に、サイドウォールスペーサＳＷが形成される。
【0084】
ここで、サイドウォールスペーサＳＷは、エピタキシャル層ＥＰに乗り上げるように形成される。そのため、サイドウォールスペーサＳＷによって、半導体層ＳＬと素子分離部ＳＴＩとの境界が覆われる。サイドウォールスペーサＳＷになる上記窒化シリコン膜の厚さを、十分に厚くしておくことで、サイドウォールスペーサＳＷの端部を、エピタキシャル層ＥＰ上に位置させ易くなる。
【0085】
図１２に示されるように、まず、フォトリソグラフィ技術およびイオン注入法によって、活性領域ＡｃＮ１の半導体層ＳＬおよびエピタキシャル層ＥＰに、ｐ型の拡散領域ＰＤを形成する。拡散領域ＰＤはエクステンション領域ＥＸと接続し、拡散領域ＰＤおよびエクステンション領域ＥＸによって、ロードトランジスタＬｏ１のソース領域またはドレイン領域が構成される。なお、同じ製造工程によって、活性領域ＡｃＮ２の半導体層ＳＬおよびエピタキシャル層ＥＰには、ｐ型の拡散領域が形成される。また、活性領域ＡｃＰ１、ＡｃＰ２の半導体層ＳＬおよびエピタキシャル層ＥＰには、ｎ型の拡散領域が形成される。
【0086】
次に、ゲート電極ＧＥ１およびエピタキシャル層ＥＰを覆うように、金属膜を形成する。この金属膜は、例えばコバルト、ニッケルまたはニッケル白金合金からなる。次に、半導体基板ＳＵＢに３００℃～４００℃程度の第１熱処理を施し、その後、６００℃～７００℃程度の第２熱処理を施すことによって、拡散領域ＰＤおよびゲート電極ＧＥ１に含まれる材料を、上記金属膜と反応させる。これにより、拡散領域ＰＤ上およびゲート電極ＧＥ１上に、シリサイド層ＳＩが形成される。その後、未反応の上記金属膜を除去する。なお、同じ製造工程によって、ゲート電極ＧＥ２～ＧＥ４上および活性領域ＡｃＰ１、ＡｃＰ２、ＡｃＮ２の拡散領域上にも、シリサイド層ＳＩが形成される。
【0087】
その後、以下の工程を経て、図４に示される構造が形成される。まず、ゲート電極ＧＥ１～ＧＥ４およびサイドウォールスペーサＳＷを覆うように、エピタキシャル層ＥＰ上および素子分離部ＳＴＩ上に、例えばＣＶＤ法によって、層間絶縁膜ＩＬを形成する。
【0088】
次に、層間絶縁膜ＩＬに、活性領域ＡｃＮ１のエピタキシャル層ＥＰおよびゲート電極ＧＥ２に達するシェアードコンタクトホールＳＣＨ１を形成する。なお、同じ製造工程によって、活性領域ＡｃＮ２のエピタキシャル層ＥＰおよびゲート電極ＧＥ１に達するシェアードコンタクトホールが形成される。また、層間絶縁膜ＩＬには、プラグＰＧａ～ＰＧｈ、ＰＧｗを埋め込むための他のコンタクトホールも形成される。
【0089】
次に、シェアードコンタクトホールＳＣＨ１内に、シェアードコンタクトプラグＳＰＧ１を形成する。なお、同じ製造工程によって、他のシェアードコンタクトホール内には、シェアードコンタクトプラグＳＰＧ２が形成され、他のコンタクトホールには、プラグＰＧａ～ＰＧｈ、ＰＧｗが形成される。
【0090】
まず、各コンタクトホール内を含む層間絶縁膜ＩＬ上に、例えばスパッタリング法またはＣＶＤ法によって、バリアメタル膜を形成する。上記バリアメタル膜は、例えば、チタン膜または窒化チタン膜であるか、これらの積層膜である。次に、上記バリアメタル膜上に、例えばＣＶＤ法によって、タングステン膜を形成する。次に、異方性エッチング処理またはＣＭＰ法による研磨処理によって、各コンタクトホールの外部に位置する上記バリアメタル膜および上記タングステン膜を除去する。各コンタクトホール内に残された上記バリアメタル膜および上記タングステン膜が、シェアードコンタクトプラグＳＰＧ１、ＳＰＧ２およびプラグＰＧａ～ＰＧｈ、ＰＧｗとなる。
【0091】
（実施の形態２）
以下に図１３および図１４を用いて、実施の形態２における半導体装置について説明する。なお、以下の説明では、実施の形態１との相違点について主に説明し、実施の形態１と重複する点については説明を省略する。
以下に図１３および図１４を用いて、実施の形態２における半導体装置について説明する。なお、以下の説明では、実施の形態１との相違点について主に説明し、実施の形態１と重複する点については説明を省略する。
【0092】
実施の形態２では、ゲート電極ＧＥ２の端部ＧＥ２ａが活性領域ＡｃＮ１の半導体層ＳＬから突出していない。その代わりに、図１３および図１４に示されるように、活性領域ＡｃＮ１の半導体層ＳＬ、絶縁層ＢＯＸおよび半導体基板ＳＵＢが、実施の形態１よりもＹ方向に延長され、ゲート電極ＧＥ２およびサイドウォールスペーサＳＷは、活性領域ＡｃＮ１の半導体層ＳＬ上にも位置している。なお、ゲート電極ＧＥ２と活性領域ＡｃＮ１の半導体層ＳＬとの間には、ロードトランジスタＬｏ２のゲート絶縁膜ＧＩ２が形成されている。
【0093】
また、活性領域ＡｃＮ２の半導体層ＳＬ、絶縁層ＢＯＸおよび半導体基板ＳＵＢが、実施の形態１よりもＹ方向に延長され、ゲート電極ＧＥ１およびサイドウォールスペーサＳＷは、活性領域ＡｃＮ２の半導体層ＳＬ上にも位置している。なお、ゲート電極ＧＥ１と活性領域ＡｃＮ２の半導体層ＳＬとの間には、ロードトランジスタＬｏ１のゲート絶縁膜ＧＩ１が形成されている。
【0094】
実施の形態２では、丸く加工された半導体層ＳＬの端部ＳＬａは、ゲート電極ＧＥ１、ＧＥ２またはサイドウォールスペーサＳＷによって覆われる。薄膜箇所２０のように、エピタキシャル層ＥＰの幅が非常に狭くなっている箇所が覆われるので、シェアードコンタクトプラグＳＰＧ１、ＳＰＧ２が半導体基板ＳＵＢに接触することが無い。従って、半導体層ＳＬと半導体基板ＳＵＢとが導通状態になるというリーク不良を抑制できるので、半導体装置の信頼性を向上させることができる。
【0095】
（変形例１）
以下に図１５を用いて、変形例１における半導体装置について説明する。変形例１は、実施の形態２で説明した技術に実施の形態１で説明した技術を適用している。
以下に図１５を用いて、変形例１における半導体装置について説明する。変形例１は、実施の形態２で説明した技術に実施の形態１で説明した技術を適用している。
【0096】
図１５に示されるように、変形例１でも、丸く加工された半導体層ＳＬの端部ＳＬａは、ゲート電極ＧＥ１、ＧＥ２またはサイドウォールスペーサＳＷによって覆われる。
【0097】
更に、ゲート電極ＧＥ２を活性領域ＡｃＮ１の半導体層ＳＬから突出させることで（「Ｌ１＞０」）、丸く加工されたゲート電極ＧＥ２の端部ＧＥ２ａを、半導体層ＳＬの端部ＳＬａから遠ざけることができる。また、ゲート電極ＧＥ１を活性領域ＡｃＮ２の半導体層ＳＬから突出させることで（「Ｌ１＞０」）、丸く加工されたゲート電極ＧＥ１の端部ＧＥ１ａを、半導体層ＳＬの端部ＳＬａから遠ざけることができる。
【0098】
従って、シェアードコンタクトプラグＳＰＧ１、ＳＰＧ２が半導体基板ＳＵＢに接触する恐れを、更に抑制することができる。
【0099】
【0100】
図１６は、図６に続く製造工程を示している。絶縁膜ＩＦ２および導電性膜ＣＦ１をパターニングする。これにより、ゲート絶縁膜ＧＩ１上および素子分離部ＳＴＩ上に、ゲート電極ＧＥ１と、ゲート電極ＧＥ１上に位置するキャップ膜ＣＰ１とを形成する。なお、同じ製造工程によって、ゲート電極ＧＥ２～ＧＥ４と、ゲート電極ＧＥ２～ＧＥ４上に位置する各キャップ膜とが形成される。
【0101】
図１７に示されるように、フォトリソグラフィ技術およびイオン注入法によって、活性領域ＡｃＮ１の半導体層ＳＬに、ｐ型のエクステンション領域ＥＸを形成する。なお、同じ製造工程によって、活性領域ＡｃＮ２の半導体層ＳＬには、ｐ型のエクステンション領域が形成される。また、活性領域ＡｃＰ１、ＡｃＰ２の半導体層ＳＬには、ｎ型のエクステンション領域が形成される。
【0102】
図１８に示されるように、ゲート電極ＧＥ１の側面上に、サイドウォールスペーサＳＷを形成する。なお、同じ製造工程によって、ゲート電極ＧＥ２～ＧＥ４の側面上にも、サイドウォールスペーサＳＷが形成される。まず、ゲート電極ＧＥ１を覆うように、例えばＣＶＤ法によって、例えば窒化シリコン膜を形成する。次に、上記窒化シリコン膜に対して異方性エッチング処理を施すことで、上記窒化シリコン膜が加工され、ゲート電極ＧＥ１の側面上に、サイドウォールスペーサＳＷが形成される。
【0103】
ここで、サイドウォールスペーサＳＷは、半導体層ＳＬに乗り上げるように形成される。そのため、サイドウォールスペーサＳＷによって、半導体層ＳＬの先端ＳＬｂと、先端ＳＬｂの周囲の端部ＳＬａとが覆われる。サイドウォールスペーサＳＷになる上記窒化シリコン膜の厚さを、十分に厚くしておくことで、サイドウォールスペーサＳＷの端部を、半導体層ＳＬ上に位置させ易くなる。
【0104】
図１９に示されるように、サイドウォールスペーサＳＷから露出している活性領域ＡｃＮ１の半導体層ＳＬ上に、エピタキシャル成長法によって、例えば単結晶シリコンからなるエピタキシャル層ＥＰを形成する。なお、同じ製造工程によって、活性領域ＡｃＰ１、ＡｃＰ２、ＡｃＮ２の半導体層ＳＬ上にも、エピタキシャル層ＥＰが形成される。
【0105】
図２０に示されるように、フォトリソグラフィ技術およびイオン注入法によって、活性領域ＡｃＮ１の半導体層ＳＬおよびエピタキシャル層ＥＰに、ｐ型の拡散領域ＰＤを形成する。なお、同じ製造工程によって、活性領域ＡｃＮ２の半導体層ＳＬおよびエピタキシャル層ＥＰには、ｐ型の拡散領域が形成される。また、活性領域ＡｃＰ１、ＡｃＰ２の半導体層ＳＬおよびエピタキシャル層ＥＰには、ｎ型の拡散領域が形成される。
【0106】
次に、異方性エッチング処理によって、ゲート電極ＧＥ１～ＧＥ４上に形成されているキャップ膜ＣＰ１、ＣＰ２などのキャップ膜を除去する。次に、実施の形態１と同様の方法で、ゲート電極ＧＥ１～ＧＥ４上、拡散領域ＰＤ上および他の拡散領域上に、シリサイド層ＳＩを形成する。
【0107】
次に、図２１に示されるように、まず、ゲート電極ＧＥ１～ＧＥ４およびサイドウォールスペーサＳＷを覆うように、エピタキシャル層ＥＰ上および素子分離部ＳＴＩ上に、層間絶縁膜ＩＬを形成する。次に、層間絶縁膜ＩＬに、シェアードコンタクトホールＳＣＨ１、ＳＣＨ２および他のコンタクトホールを形成する。
【0108】
次に、シェアードコンタクトホールＳＣＨ１内に、シェアードコンタクトプラグＳＰＧ１を形成し、シェアードコンタクトホールＳＣＨ２内に、シェアードコンタクトプラグＳＰＧ２を形成し、他のコンタクトホール内に、プラグＰＧａ～ＰＧｈ、ＰＧｗを形成する。
【0109】
変形例２のようにメモリセルＭＣを形成した場合でも、半導体層ＳＬの端部ＳＬａおよび先端ＳＬｂと、ゲート電極ＧＥ１の端部ＧＥ１ａおよび先端ＧＥ１ｂとの位置関係は、図３で説明した通りである。また、変形例２の製造方法を、実施の形態２および変形例１に適用してもよい。
【0110】
以上、本発明を上記実施の形態に基づいて具体的に説明したが、本発明は、上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能である。
【符号の説明】
【0111】
１０ ＳＯＩ基板
２０ 薄膜箇所
Ａｃｃ１、Ａｃｃ２ アクセストランジスタ
ＡｃＮ１、ＡｃＮ２ 活性領域
ＡｃＰ１、ＡｃＰ２ 活性領域
ＢＬ、／ＢＬ ビット線
ＢＯＸ 絶縁層
ＣＦ１ 導電性膜
ＣＮ１ チャネル領域
ＣＰ１、ＣＰ２ キャップ膜
Ｄｒ１、Ｄｒ２ ドライバトランジスタ
ＤＮＷ ウェル領域
ＤＳＷ ダミーサイドウォールスペーサ
ＥＤ 縁（辺）
ＥＰ エピタキシャル層
ＥＸ エクステンション領域
ＧＥ１～ＧＥ４ ゲート電極
ＧＥ１ａ、ＧＥ２ａ ゲート電極の端部
ＧＥ１ｂ、ＧＥ２ｂ ゲート電極の先端
ＧＩ１、ＧＩ２ ゲート絶縁膜
ＩＦ１、ＩＦ２ 絶縁膜
Ｌｏ１、Ｌｏ２ ロードトランジスタ
ＭＣ メモリセル
Ｎ１、Ｎ２ ノード
ＮＷ ウェル領域
ＰＤ 拡散領域
ＰＧａ～ＰＧｈ、ＰＧｗ プラグ
ＳＣＨ１ シェアードコンタクトホール
ＳＩ シリサイド層
ＳＬ 半導体層
ＳＬａ 半導体層の端部
ＳＬｂ 半導体層の先端
ＳＰＧ１、ＳＰＧ２ シェアードコンタクトプラグ
ＳＴＩ 素子分離部
ＳＵＢ 半導体基板
ＳＷ サイドウォールスペーサ
Ｖｂｇ１、Ｖｂｇ２ バックゲート電圧
Ｖｄｄ 電源電圧
Ｖｓｓ 基準電圧
ＷＬ ワード線
２０ 薄膜箇所
Ａｃｃ１、Ａｃｃ２ アクセストランジスタ
ＡｃＮ１、ＡｃＮ２ 活性領域
ＡｃＰ１、ＡｃＰ２ 活性領域
ＢＬ、／ＢＬ ビット線
ＢＯＸ 絶縁層
ＣＦ１ 導電性膜
ＣＮ１ チャネル領域
ＣＰ１、ＣＰ２ キャップ膜
Ｄｒ１、Ｄｒ２ ドライバトランジスタ
ＤＮＷ ウェル領域
ＤＳＷ ダミーサイドウォールスペーサ
ＥＤ 縁（辺）
ＥＰ エピタキシャル層
ＥＸ エクステンション領域
ＧＥ１～ＧＥ４ ゲート電極
ＧＥ１ａ、ＧＥ２ａ ゲート電極の端部
ＧＥ１ｂ、ＧＥ２ｂ ゲート電極の先端
ＧＩ１、ＧＩ２ ゲート絶縁膜
ＩＦ１、ＩＦ２ 絶縁膜
Ｌｏ１、Ｌｏ２ ロードトランジスタ
ＭＣ メモリセル
Ｎ１、Ｎ２ ノード
ＮＷ ウェル領域
ＰＤ 拡散領域
ＰＧａ～ＰＧｈ、ＰＧｗ プラグ
ＳＣＨ１ シェアードコンタクトホール
ＳＩ シリサイド層
ＳＬ 半導体層
ＳＬａ 半導体層の端部
ＳＬｂ 半導体層の先端
ＳＰＧ１、ＳＰＧ２ シェアードコンタクトプラグ
ＳＴＩ 素子分離部
ＳＵＢ 半導体基板
ＳＷ サイドウォールスペーサ
Ｖｂｇ１、Ｖｂｇ２ バックゲート電圧
Ｖｄｄ 電源電圧
Ｖｓｓ 基準電圧
ＷＬ ワード線
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】