技術分野
半導体装置及び半導体装置の劣化判定方法
要約特許出願時に添付された[要約書]
【課題】劣化の判定を精度よく行う。
【解決手段】検出ワイヤ53dは、配線板のおもて面とエミッタ端子28dとを接続する。このような半導体装置1において、エミッタ端子28dから検出される電位は、半導体チップの出力電極から出力されて、配線ワイヤ58aと配線板と検出ワイヤ53dとを通電している。このため、エミッタ端子28dから検出される電位は、主に、配線ワイヤ58aのワイヤ接合部の劣化の影響を受ける。他方、エミッタ端子28dから検出される電位は、半導体チップの入力電極と配線板とを接合する接合部材のはんだ接合部の劣化の影響は受けない。また、検出ワイヤ53dは、配線板32a2を導通する電流による導通方向に対して時計回り方向に発生する磁界の影響をあまり受けることがない。このような検出ワイヤ53dを経由してエミッタ端子28dから得られる電位は、ノイズを含まず、ばらつきが少ない。
【選択図】図1
発明が解決しようとする課題[発明の詳細な説明]から抜粋
半導体装置の劣化判定をオン状態の主端子間の電位差に基づいて行う場合でも、既述の通り、パワーサイクル試験のサイクル数の増加に伴って、熱応力によるはんだ接合部の劣化、ワイヤ接合部の劣化が生じる。この劣化は、はんだの材質、厚さ、はんだ付け温度、ワイヤの寸法、ワイヤ接合条件により異なっており、ばらつきがある。このため、主端子間の電位差に基づいて劣化の判定を精度よく行うことが難しいという問題点があった。
課題を解決するための手段[発明の詳細な説明]から抜粋
本発明の一観点によれば、第1出力電極をおもて面に、第1入力電極を裏面にそれぞれ備える複数の第1半導体チップと、前記複数の第1半導体チップが第1方向に沿ってそれぞれ配列されて前記複数の第1半導体チップの前記第1入力電極がそれぞれ接合された第1入力導電板と、前記第1入力導電板に隣接して、前記第1方向に沿って延伸する第1出力導電板と、前記複数の第1半導体チップの前記第1出力電極と前記第1出力導電板・・・ 続きを
知財ポータルサイト IP Force にログインして見る
発明の効果[発明の詳細な説明]から抜粋
開示の技術によれば、劣化の判定を精度よく行うことができ、半導体装置の信頼性を維持することができる。
この発明についての権利主張の範囲[特許請求の範囲]
知財ポータルサイト IP Force にログインして確認する (無料)
この特許公報に記載されている図面[図面の簡単な説明]から抜粋
【図1】
第1の実施の形態の半導体装置の平面図(その1)である。
【図2】
第1の実施の形態の半導体装置の平面図(その2)である。
【図3】
第1の実施の形態の半導体装置の断面図である。
【図4】
第1の実施の形態の半導体装置の機能を表す等価回路図である。
【図5】
第1の実施の形態の半導体装置に含まれる半導体ユニットの断面図である。
【図6】
参考例の半導体装置に含まれる半導体ユニットの断面図である。
【図7】
参考例の半導体装置に含まれる半導体チップに接続されたワイヤの断面図である。
【図8】
参考例の半導体装置におけるパワーサイクル回数に対する主端子間の電位差を示すグラフである。
【図9】
第1の実施の形態の半導体装置におけるパワーサイクル回数に対するエミッタ端子間の電位差を示すグラフである。
【図10】
第1の実施の形態の劣化判定装置に含まれる機能を示す機能ブロック図である。
【図11】
第1の実施の形態の劣化判定方法を示すフローチャートである。
【図12】
第2の実施の形態の劣化判定方法を示すフローチャート(その1)である。
【図13】
第2の実施の形態の劣化判定方法を示すフローチャート(その2)である。
【図14】
第2の実施の形態の半導体装置におけるパワーサイクル回数に対するエミッタ端子間の電位差と主端子間の電位差との電位差(接合電位差)を示すグラフである。
1 半導体装置
2 ケース
3a,3b 半導体ユニット
4 放熱ベース板
4a 貫通孔
4b ねじ
5 冷却ユニット
10 劣化判定装置
11 制御ユニット
11a プロセッサ
11b RAM
11c HDD
11d グラフィック処理装置
11e 入出力インタフェース
11f 通信インタフェース
11g バス
12 表示装置
13 タッチパネル
14 キーボード
15 マウス
16 電位検出装置
17 可搬型記録媒体
20 枠体
20a~20d 締結孔
21,23 長側壁
22,24 短側壁
21a~24a 内壁面
21b~24b 段差部
25 収納領域
26a 主端子(N)
26b 制御端子(G1)
26c エミッタ端子(E11)
26d エミッタ端子(E22)
27a 主端子(U)
28b 制御端子(G2)
28c エミッタ端子(E21)
28d エミッタ端子(E12)
29a 主端子(P)
30a,30b 絶縁回路基板
31a,31b 絶縁板
32a1,32b1 配線板(第1,第2入力導電板)
32a2,32b2 配線板(第1,第2出力導電板)
32a3,32b3 配線板
32a4,32b4 配線板
33a 金属板
41a,41b 半導体チップ
41a1,41b1 出力電極
41a2,41b2 制御電極
42a,42b 半導体チップ
42a1,42b1 入力電極
51a,52a,54a 主電流ワイヤ
51b,53b 制御ワイヤ
51c,53c センスワイヤ
51d,53d 検出ワイヤ
55 接続ワイヤ
56a1~56a4,56b1~56b4,57a1~57a4,57b1~57b4 ワイヤ
58a,58b 配線ワイヤ
61 封止部材
62 接合部材
63 接着部材
64 熱伝導性部材
全ての図面はログインすると無料で閲覧できます。ログイン・ユーザー登録