(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2023167424
(43)【公開日】2023-11-24
(54)【発明の名称】ハイサイドスイッチ、電子機器、車両
(51)【国際特許分類】
H03K 17/687 20060101AFI20231116BHJP
【ＦＩ】
H03K17/687 A
【審査請求】未請求
【請求項の数】10
【出願形態】ＯＬ
(21)【出願番号】P 2022078599
(22)【出願日】2022-05-12
(71)【出願人】
【識別番号】000116024
【氏名又は名称】ローム株式会社
(74)【代理人】
【識別番号】110001933
【氏名又は名称】弁理士法人 佐野特許事務所
(72)【発明者】
【氏名】岩▲崎▼ 竜也
【テーマコード（参考）】
5J055
【Ｆターム（参考）】
5J055AX39
5J055BX16
5J055CX07
5J055DX13
5J055EY01
5J055EY12
5J055EY13
5J055EY21
(57)【要約】
【課題】電源逆接時における保護動作の確実を高める。
【解決手段】ハイサイドスイッチ１００は、電源逆接時に電源端子ＶＢＢと出力端子ＯＵＴとの間を導通する逆接保護回路２０を備える。逆接保護回路２０は、電源逆接時にグランド端子ＧＮＤからトランジスタＱ１のゲートを充電する充電部７と、電源逆接時に充電部７を介してゲート制御回路に電流が流入することを阻止するトランジスタ９Ａと、電源端子ＶＢＢとトランジスタ９Ａのバックゲートとの間に接続されるトランジスタ２１と、トランジスタ２１のゲートと出力端子ＯＵＴとの間に接続されるトランジスタ２５と、トランジスタ２１のゲートとグランド端子ＧＮＤとの間に接続される抵抗２２と、トランジスタ２１のゲートと出力端子ＯＵＴとの間に接続される抵抗２３と、トランジスタ９Ａのバックゲートと出力端子ＯＵＴとの間に接続される抵抗２４と、を含む。
【選択図】図１１
【解決手段】ハイサイドスイッチ１００は、電源逆接時に電源端子ＶＢＢと出力端子ＯＵＴとの間を導通する逆接保護回路２０を備える。逆接保護回路２０は、電源逆接時にグランド端子ＧＮＤからトランジスタＱ１のゲートを充電する充電部７と、電源逆接時に充電部７を介してゲート制御回路に電流が流入することを阻止するトランジスタ９Ａと、電源端子ＶＢＢとトランジスタ９Ａのバックゲートとの間に接続されるトランジスタ２１と、トランジスタ２１のゲートと出力端子ＯＵＴとの間に接続されるトランジスタ２５と、トランジスタ２１のゲートとグランド端子ＧＮＤとの間に接続される抵抗２２と、トランジスタ２１のゲートと出力端子ＯＵＴとの間に接続される抵抗２３と、トランジスタ９Ａのバックゲートと出力端子ＯＵＴとの間に接続される抵抗２４と、を含む。
【選択図】図１１
【特許請求の範囲】
【請求項1】
電源端子と出力端子との間に接続されるように構成された第１トランジスタと、
前記電源端子がグランド端子よりも低電位であるときにゲート制御回路に依ることなく前記電源端子と前記出力端子との間を導通するように構成された逆接保護回路と、
を備え、
前記逆接保護回路は、
前記電源端子が前記グランド端子よりも低電位であるときに前記グランド端子から前記第１トランジスタのゲートを充電するように構成された充電部と、
前記電源端子が前記グランド端子よりも低電位であるときに前記グランド端子から前記充電部を介して前記ゲート制御回路に電流が流入することを阻止するように構成されたように構成された阻止トランジスタと、
前記電源端子と前記阻止トランジスタのバックゲートとの間に接続されるように構成された第２トランジスタと、
前記第２トランジスタのゲートと前記出力端子との間に接続されるように構成された第３トランジスタと、
前記第２トランジスタのゲートと前記グランド端子との間に接続されるように構成された第１抵抗と、
前記第２トランジスタのゲートと前記出力端子との間に接続されるように構成された第２抵抗と、
前記阻止トランジスタのバックゲートと前記出力端子との間に接続されるように構成された第３抵抗と、
を含む、ハイサイドスイッチ。
前記電源端子がグランド端子よりも低電位であるときにゲート制御回路に依ることなく前記電源端子と前記出力端子との間を導通するように構成された逆接保護回路と、
を備え、
前記逆接保護回路は、
前記電源端子が前記グランド端子よりも低電位であるときに前記グランド端子から前記第１トランジスタのゲートを充電するように構成された充電部と、
前記電源端子が前記グランド端子よりも低電位であるときに前記グランド端子から前記充電部を介して前記ゲート制御回路に電流が流入することを阻止するように構成されたように構成された阻止トランジスタと、
前記電源端子と前記阻止トランジスタのバックゲートとの間に接続されるように構成された第２トランジスタと、
前記第２トランジスタのゲートと前記出力端子との間に接続されるように構成された第３トランジスタと、
前記第２トランジスタのゲートと前記グランド端子との間に接続されるように構成された第１抵抗と、
前記第２トランジスタのゲートと前記出力端子との間に接続されるように構成された第２抵抗と、
前記阻止トランジスタのバックゲートと前記出力端子との間に接続されるように構成された第３抵抗と、
を含む、ハイサイドスイッチ。
【請求項2】
前記第３トランジスタの素子サイズは、前記阻止トランジスタの素子サイズよりも小さい、請求項１に記載のハイサイドスイッチ。
【請求項3】
前記逆接保護回路は、前記阻止トランジスタのバックゲートと前記第３トランジスタのバックゲートとの間に接続されるように構成された第４抵抗をさらに含む、請求項１に記載のハイサイドスイッチ。
【請求項4】
前記第４抵抗の抵抗値は、前記第１抵抗の抵抗値よりも低い、請求項３に記載のハイサイドスイッチ。
【請求項5】
前記逆接保護回路は、前記電源端子が前記グランド端子よりも低電位であるときに前記第２トランジスタのゲートに印加される第２駆動信号を所定の上限値以下に制限するように構成されたクランパをさらに含む、請求項１に記載のハイサイドスイッチ。
【請求項6】
前記電源端子と導通するように構成されたｎ型基板と、
前記ｎ型基板の表面に積層形成されるように構成されたｎ型エピ層と、
をさらに備え、
前記クランパは、前記ｎ型エピ層の表層でｐｎ接合を形成するように構成されたポリシリコンダイオードを含む、請求項５に記載のハイサイドスイッチ。
前記ｎ型基板の表面に積層形成されるように構成されたｎ型エピ層と、
をさらに備え、
前記クランパは、前記ｎ型エピ層の表層でｐｎ接合を形成するように構成されたポリシリコンダイオードを含む、請求項５に記載のハイサイドスイッチ。
【請求項7】
前記電源端子が前記グランド端子よりも低電位であるときに前記第１トランジスタのゲートに印加される前記第１駆動信号を所定の上限値以下に制限するように構成された制限部をさらに備える、請求項１に記載のハイサイドスイッチ。
【請求項8】
前記充電部は、前記第１トランジスタのゲートと前記グランド端子との間に接続されるように構成された第５抵抗を含む、請求項１に記載のハイサイドスイッチ。
【請求項9】
請求項１～８のいずれか一項に記載のハイサイドスイッチを備える、電子機器。
【請求項10】
バッテリと、前記バッテリから電力供給を受けて動作するように構成された請求項９に記載の電子機器と、を備える、車両。
【発明の詳細な説明】
【技術分野】
【0001】
本明細書中に開示されている発明は、ハイサイドスイッチ、及び、これを用いた電子機器並びに車両に関する。
【背景技術】
【0002】
半導体集積回路装置で構成されるハイサイドスイッチは、例えば特許文献１に開示されている。半導体集積回路装置で構成されるハイサイドスイッチは、装置外部との電気的な接続を確立する手段として、少なくとも入力端子、電源端子、出力端子、及びグランド端子を備える。
【0003】
入力端子には、ハイサイドスイッチのオンオフを制御する制御信号が入力される。電源端子には、電源電圧が印加される。出力端子には、負荷が外付け接続される。グランド端子には、グランド電圧が印加される。
【0004】
半導体集積回路装置で構成されるハイサイドスイッチは、電源端子と出力端子との間に設けられる出力トランジスタを備える。
【先行技術文献】
【特許文献】
【0005】
【特許文献1】特開２０００－３０７３９７号公報
【発明の概要】
【発明が解決しようとする課題】
【0006】
上述したハイサイドスイッチでは、誤って電源端子とグランド端子との間に逆バイアスの電圧が印加されるおそれがある。
【0007】
電源端子とグランド端子との間に逆バイアスの電圧が印加された場合、対策が何ら講じられていなければ、ハイサイドスイッチの内部に付随する寄生ダイオードを通じてグランド端子から電源端子に電流が流れてハイサイドスイッチが破壊する。
【0008】
また、電源端子とグランド端子との間に逆バイアスの電圧が印加された場合、対策が何ら講じられていなければ、出力トランジスタのボディダイオードにも、負荷を通じて電流が流れて出力トランジスタが発熱し破壊に至るおそれがある。
【0009】
本明細書中に開示されている発明は、本願の発明者らにより見出された上記の課題に鑑み、電源端子とグランド端子との間に逆バイアスの電圧が印加された場合の破壊を防止することのできるハイサイドスイッチ、及び、これを用いた電子機器並びに車両を提供することを目的とする。
【課題を解決するための手段】
【0010】
例えば、本明細書に開示されているハイサイドスイッチは、電源端子と出力端子との間に接続されるように構成された第１トランジスタと、前記電源端子がグランド端子よりも低電位であるときにゲート制御回路に依ることなく前記電源端子と前記出力端子との間を導通するように構成された逆接保護回路と、を備え、前記逆接保護回路は、前記電源端子が前記グランド端子よりも低電位であるときに前記グランド端子から前記第１トランジスタのゲートを充電するように構成された充電部と、前記電源端子が前記グランド端子よりも低電位であるときに前記グランド端子から前記充電部を介して前記ゲート制御回路に電流が流入することを阻止するように構成されたように構成された阻止トランジスタと、前記電源端子と前記阻止トランジスタのバックゲートとの間に接続されるように構成された第２トランジスタと、前記第２トランジスタのゲートと前記出力端子との間に接続されるように構成された第３トランジスタと、前記第２トランジスタのゲートと前記グランド端子との間に接続されるように構成された第１抵抗と、前記第２トランジスタのゲートと前記出力端子との間に接続されるように構成された第２抵抗と、前記阻止トランジスタのバックゲートと前記出力端子との間に接続されるように構成された第３抵抗と、を含む。
【0011】
なお、その他の特徴、要素、ステップ、利点、及び、特性については、以下に続く発明を実施するための形態及びこれに関する添付の図面によって、さらに明らかとなる。
【発明の効果】
【0012】
本明細書中に開示されている発明によれば、電源端子とグランド端子との間に逆バイアスの電圧が印加された場合の破壊を防止することのできるハイサイドスイッチ、及び、これを用いた電子機器並びに車両を提供することが可能となる。
【図面の簡単な説明】
【0013】
【発明を実施するための形態】
【0014】
＜ハイサイドスイッチ（第１実施形態）＞
図１に示すハイサイドスイッチ１００は、半導体集積回路装置であり、装置外部との電気的な接続を確立する手段として、複数の外部ピン（入力端子ＩＮ、電源端子ＶＢＢ、出力端子ＯＵＴ、グランド端子ＧＮＤ）を備える。入力端子ＩＮは、ＣＭＯＳロジックＩＣなどから制御信号の外部入力を受け付けるための外部ピンである。電源端子ＶＢＢは、バッテリ等の直流電源から電源電圧Ｖｂｂ（例えば４．５Ｖ～１８Ｖ）の供給を受け付けるための外部ピンである。なお、電源端子ＶＢＢは、大電流を流すために複数並列（例えば４ピン並列）に設けてもよい。出力端子ＯＵＴは、負荷（例えば、エンジン制御用ＥＣＵ［electronic control unit］、エアコン、ボディ機器など）が外部接続される外部ピンである。グランド端子ＧＮＤは、グランド電圧が印加される外部ピンである。
図１に示すハイサイドスイッチ１００は、半導体集積回路装置であり、装置外部との電気的な接続を確立する手段として、複数の外部ピン（入力端子ＩＮ、電源端子ＶＢＢ、出力端子ＯＵＴ、グランド端子ＧＮＤ）を備える。入力端子ＩＮは、ＣＭＯＳロジックＩＣなどから制御信号の外部入力を受け付けるための外部ピンである。電源端子ＶＢＢは、バッテリ等の直流電源から電源電圧Ｖｂｂ（例えば４．５Ｖ～１８Ｖ）の供給を受け付けるための外部ピンである。なお、電源端子ＶＢＢは、大電流を流すために複数並列（例えば４ピン並列）に設けてもよい。出力端子ＯＵＴは、負荷（例えば、エンジン制御用ＥＣＵ［electronic control unit］、エアコン、ボディ機器など）が外部接続される外部ピンである。グランド端子ＧＮＤは、グランド電圧が印加される外部ピンである。
【0015】
なお、ハイサイドスイッチ１００は、入力端子ＩＮ、電源端子ＶＢＢ、出力端子ＯＵＴ及びグランド端子ＧＮＤ以外の外部ピン（例えばハイサイドスイッチ１００内の異常検出の有無を示す自己診断信号を外部出力するための外部ピン）を備えてもよい。
【0016】
ハイサイドスイッチ１００は、出力トランジスタＱ１と、定電圧生成回路１と、発振回路２と、チャージポンプ回路３と、ゲート制御回路４と、クランプ回路５と、入力回路６と、充電部７と、遮断部８と、抵抗Ｒ１と、阻止部９と、制限部１０と、を備える。
【0017】
ハイサイドスイッチ１００は、内部電源回路（不図示）も備える。内部電源回路は、電源電圧Ｖｂｂから所定の内部電源電圧を生成してハイサイドスイッチ１００の各部に供給する。なお、内部電源回路は、イネーブル信号ＥＮの論理レベルに応じて動作可否が制御される。より具体的に述べると、内部電源回路は、イネーブル信号ＥＮがイネーブル時の論理レベル（例えばハイレベル）であるときに動作状態となり、イネーブル信号ＥＮがディセーブル時の論理レベル（例えばローレベル）であるときに停止状態となる。
【0018】
ハイサイドスイッチ１００は、ハイサイドスイッチ１００の異常を検出し、その検出結果に応じた異常保護信号を生成する保護回路（不図示）も備える。
【0019】
出力トランジスタＱ１は、電源端子ＶＢＢと出力端子ＯＵＴとの間に設けられるパワートランジスタである。出力トランジスタＱ１は、ボディダイオードを有する。出力トランジスタＱ１は、例えばエンハンスメント型ＮチャネルＭＯＳトランジスタであり、ドレインが電源端子ＶＢＢに接続され、ソースとバックゲートが出力端子ＯＵＴに接続される。
【0020】
定電圧生成回路１は、電源端子ＶＢＢとグランド端子ＧＮＤとの間に設けられ、電源電圧Ｖｂｂに応じたハイ電圧ＶＨ（≒電源電圧Ｖｂｂ）と、ハイ電圧ＶＨよりも定電圧ＲＥＦ（＝例えば５Ｖ）だけ低いロー電圧ＶＬ（≒Ｖｂｂ－ＲＥＦ）とを生成して発振回路２及びチャージポンプ回路３に供給する。なお、定電圧生成回路１は、イネーブル信号ＥＮ及び異常保護信号の論理レベルに応じて動作可否が制御される。より具体的に述べると、定電圧生成回路１は、イネーブル信号ＥＮがイネーブル時の論理レベル（例えばハイレベル）であるとき、又は、異常保護信号が異常未検出時の論理レベル（例えばハイレベル）であるときに動作状態となり、イネーブル信号ＥＮがディセーブル時の論理レベル（例えばローレベル）であるとき、又は、異常保護信号が異常検出時の論理レベル（例えばローレベル）であるときに停止状態となる。
【0021】
定電圧生成回路１は、例えば、電流源１Ａ、エンハンスメント型ＰチャネルＭＯＳトランジスタ１Ｂ（以下「トランジスタ１Ｂ」と略す）、ツェナーダイオード１Ｃ、ダイオード１Ｄ、負電圧保護回路１Ｅ、カレントミラー回路１Ｆ、及びエンハンスメント型ＮチャネルＭＯＳトランジスタ１Ｇ（以下「トランジスタ１Ｇ」と略す）によって構成される。
【0022】
電流源１Ａの一端に内部電源電圧が印加されて、電流源１Ａの他端からカレントミラー回路１Ｆに電流が出力される。トランジスタ１Ｂのソース及びバッグゲートは、電源端子ＶＢＢに接続される。トランジスタ１Ｂのドレインは、ツェナーダイオード１Ｃのカソード、負電圧保護回路１Ｅ、発振回路２、及びチャージポンプ回路３に接続される。トランジスタ１Ｂは、保護回路によって異常が検出されていないときにオンとなり、保護回路によって異常が検出されているときにオフになる。
【0023】
ツェナーダイオード１Ｃのアノードは、ダイオード１Ｄのアノードに接続される。ダイオード１Ｄのカソードは、発振回路２及びチャージポンプ回路３に接続される。また、ダイオード１Ｄのカソードは、負電圧保護回路１Ｅを介してカレントミラー回路１Ｆに接続される。
【0024】
負電圧保護回路１Ｅは、出力端子ＯＵＴが負電圧となる場合にグランド端子ＧＮＤから出力端子ＯＵＴに至る電流経路を遮断する。なお、負電圧保護回路１Ｅは、例えば遮断部８と同様の構成にすればよい。遮断部８の構成例については後述する。
【0025】
カレントミラー回路１Ｆは、電流源１Ａから出力される電流に応じたミラー電流をトランジスタ１Ｂ、ツェナーダイオード１Ｃ、ダイオード１Ｄ、及び負電圧保護回路１Ｅから吸い込む。
【0026】
トランジスタ１Ｇのドレインは、電流源１Ａとカレントミラー回路１Ｆとの接続ノードに接続され、トランジスタ１Ｇのソース及びバックゲートは、カレントミラー回路１Ｆと遮断部８との接続ノードに接続される。トランジスタ１Ｇのゲートにイネーブル信号ＥＮが供給される。イネーブル信号ＥＮがディセーブル時にカレントミラー回路１Ｆはミラー電流（吸い込み電流）を出力しない。
【0027】
発振回路２は、ハイ電圧ＶＨとロー電圧ＶＬの供給を受けて動作し、所定周波数のクロック信号ＣＬＫを生成してチャージポンプ回路３に出力する。なお、クロック信号ＣＬＫは、ハイ電圧ＶＨとロー電圧ＶＬとの間でパルス駆動される矩形波信号である。
【0028】
チャージポンプ回路３は、ハイ電圧ＶＨとロー電圧ＶＬの供給を受けて動作し、クロック信号ＣＬＫを用いてフライングキャパシタを駆動することにより、電源電圧Ｖｂｂよりも高い昇圧電圧ＶＣＰを生成してゲート制御回路４及び阻止部９に供給する。
【0029】
ゲート制御回路４は、昇圧電圧ＶＣＰの印加端と出力端子ＯＵＴとの間に設けられており、ゲート電圧ＶＧを生成して出力トランジスタＱ１のゲートに出力する。ゲート電圧ＶＧは、保護回路によって異常が検出されていないときにハイレベル（＝ＶＣＰ）となり、保護回路によって異常が検出されているときにローレベル（＝Ｖｏｕｔ）となる。
【0030】
クランプ回路５は、電源端子ＶＢＢと出力トランジスタＱ１のゲートとの間に設けられる。出力端子ＯＵＴに誘導性負荷が接続されるアプリケーションでは、出力トランジスタＱ１をオンからオフへ切り替える際、誘導性負荷の逆起電力により出力端子ＯＵＴが負電圧となる。そのため、エネルギー吸収用にクランプ回路５（いわゆるアクティブクランプ回路）が設けられている。なお、Ｖｂｂ－（Ｖｃｌｐ＋Ｖｇｓ）で表されるアクティブクランプ電圧は、例えば４８Ｖに設定するとよい（ただし、Ｖｂｂは電源電圧、Ｖｃｌｐは出力端子ＯＵＴの負側クランプ電圧、Ｖｇｓは出力トランジスタＱ１のゲート・ソース間電圧とする）。
【0031】
クランプ回路５は、例えば、図２に示すようにエンハンスメント型ＮチャネルＭＯＳトランジスタ５Ａ（以下「トランジスタ５Ａ」と略す）、ツェナーダイオード５Ｂ、ダイオード５Ｃ、及び抵抗５Ｄによって構成される。トランジスタ５Ａのドレインは、電源端子ＶＢＢに接続される。トランジスタ５Ａのソースは、出力トランジスタＱ１のゲートに接続される。トランジスタ５Ａのバックゲートは、出力端子ＯＵＴに接続される。ツェナーダイオード５Ｂのカソードは、電源端子ＶＢＢに接続される。ツェナーダイオード５Ｂのアノードは、ダイオード５Ｃのアノードに接続される。ダイオード５Ｃのカソードは、トランジスタ５Ａのゲート及び抵抗５Ｄの一端に接続される。抵抗５Ｄの他端は、出力トランジスタＱ１のゲートに接続される。
【0032】
入力回路６は、入力端子ＩＮから制御信号の入力を受け付けてイネーブル信号ＥＮを生成するシュミットトリガである。
【0033】
直流電源２００を正しい向きでハイサイドスイッチ１００に接続すると、図３に示すように、電源端子ＶＢＢに直流電源２００の正極が接続される。なお、出力端子ＯＵＴに負荷３００が接続され、グランド端子ＧＮＤに抵抗などの外付け素子が接続されることなくグランド電圧が印加される。図３に示す接続状態では、電源電圧Ｖｂｂがグランド電圧よりも高くなり、電源端子ＶＢＢとグランド端子ＧＮＤとの間に正バイアスの電圧が印加される状態となる。
【0034】
一方、直流電源２００を誤った向き（逆向き）でハイサイドスイッチ１００に接続すると、図４に示したように、グランド端子ＧＮＤに直流電源２００の正極が接続される。なお、出力端子ＯＵＴに負荷３００が接続され、電源端子ＶＢＢに抵抗などの外付け素子が接続されることなくグランド電圧が印加される。図４に示す接続状態では、電源電圧Ｖｂｂがグランド電圧よりも低くなり、電源端子ＶＢＢとグランド端子ＧＮＤとの間に逆バイアスの電圧が印加される状態となる。
【0035】
充電部７及び遮断部８は、電源端子ＶＢＢとグランド端子ＧＮＤとの間に逆バイアスの電圧が印加された場合の破壊を防止するために設けられる。
【0036】
充電部７は、電源電圧Ｖｂｂがグランド電圧より低い場合に出力トランジスタＱ１のゲートを充電する。これにより、電源電圧Ｖｂｂがグランド電圧より低い場合に出力トランジスタＱ１がオンになり、出力トランジスタＱ１の消費電力及び発熱を低減することができる。すなわち、電源電圧Ｖｂｂがグランド電圧より低い場合に出力トランジスタＱ１の発熱によって破壊することを防止できる。
【0037】
充電部７として、例えばグランド端子ＧＮＤと出力トランジスタＱ１のゲートとの間に設けられる抵抗７Ａを用いることができる。抵抗７Ａは、電源電圧Ｖｂｂがグランド電圧より高い場合にプルダウン抵抗になるが、ゲート制御回路４による出力トランジスタＱ１の制御に影響を与えない程度の抵抗値（例えば５００ｋΩなど）を有する。
【0038】
遮断部８は、電源逆接保護回路であり、電源電圧Ｖｂｂがグランド電圧より低い場合にグランド端子ＧＮＤから電源端子ＶＢＢに至る電流経路を遮断する。これにより、抵抗またはダイオードなどの素子をグランド端子ＧＮＤに外付け接続しなくても、ハイサイドスイッチ１００内の寄生ダイオードを通じてグランド端子ＧＮＤから電源端子ＶＢＢに電流が流れてハイサイドスイッチ１００が破壊することを防止できる。
【0039】
遮断部８は、定電圧生成回路１とグランド端子ＧＮＤとの間に設けられる。また、遮断部８は、電源端子ＶＢＢに接続される。より詳細には、遮断部８は、抵抗Ｒ１を介して電源端子ＶＢＢに接続される。
【0040】
遮断部８は、例えば、図５に示すように、エンハンスメント型ＮチャネルＭＯＳトランジスタ８Ａ（以下「トランジスタ８Ａ」と略す）、エンハンスメント型ＮチャネルＭＯＳトランジスタ８Ｂ（以下「トランジスタ８Ｂ」と略す）、デプレッション型ＮチャネルＭＯＳトランジスタ８Ｃ（以下「トランジスタ８Ｃ」と略す）によって構成される。
【0041】
トランジスタ８Ａのゲートは、電源端子ＶＢＢに接続される。より詳細には、トランジスタ８Ａのゲートは、抵抗Ｒ１を介して電源端子ＶＢＢに接続される。トランジスタ８Ａのドレインは、グランド端子ＧＮＤに接続される。また、トランジスタ８Ａのゲートは、定電圧生成回路１の一端に接続される。より詳細には、トランジスタ８Ａのゲートは、抵抗Ｒ１を介して定電圧生成回路１の一端に接続される。トランジスタ８Ａのソースは、トランジスタ８Ｃのドレインに接続される。
【0042】
また、トランジスタ８Ａのソース及びトランジスタ８Ｃのドレインは、定電圧生成回路１の他端に接続される。トランジスタ８Ａのバックゲートは、トランジスタ８Ｂのドレイン及びバックゲートと、トランジスタ８Ｃのゲート、ソース及びバックゲートとに接続される。トランジスタ８Ｂのゲートは、電源端子ＶＢＢに接続される。より詳細には、トランジスタ８Ｂのゲートは、抵抗Ｒ１を介して電源端子ＶＢＢに接続される。また、トランジスタ８Ｂのゲートは、定電圧生成回路１の一端に接続される。より詳細には、トランジスタ８Ｂのゲートは、抵抗Ｒ１を介して定電圧生成回路１の一端に接続される。トランジスタ８Ｂのソースは、グランド端子ＧＮＤに接続される。
【0043】
電源電圧Ｖｂｂがグランド電圧より高い場合に、図５に示す構成例の遮断部８では、トランジスタ８Ａのゲート電圧が所定の電圧（＝ドレイン電圧＋閾値電圧Ｖｔｈ）以上となり、トランジスタ８Ｂがオンする。これにより、トランジスタ８Ａのバックゲートがドレインと同電位となり、トランジスタ８Ａがオン（ソース・ドレイン間がショート）する。
【0044】
一方、電源電圧Ｖｂｂがグランド電圧より低い場合に、図５に示す構成例の遮断部８では、トランジスタ８Ａのゲート電圧が所定の電圧以下となり、トランジスタ８Ｂがオフする。すると、トランジスタ８Ｃによって、トランジスタ８Ａのバックゲートがソースと同電位となるので、トランジスタ８Ａがオフする。
【0045】
図５に示す構成例の遮断部８では、電源端子ＶＢＢとグランド端子ＧＮＤとの間に印加される電圧のバイアス方向に応じて、トランジスタ８Ａのバックゲートに接続されるトランジスタ８Ｂまたは８Ｃのいずれか一方が選択的にオンされるようになっている。電源端子ＶＢＢとグランド端子ＧＮＤとの間に逆バイアスの電圧が印加された場合には、トランジスタ８Ｃが選択的にオンされてトランジスタ８Ａがオフされる。これにより、グランド端子ＧＮＤ側（トランジスタ８Ａのドレイン側）から電源端子ＶＢＢ側（トランジスタ８Ａのソース側）への電流経路が遮断される。
【0046】
阻止部９は、電源電圧Ｖｂｂがグランド電圧より低い場合に、充電部７からゲート制御回路４に電流が流入することを阻止する。これにより、電源電圧Ｖｂｂがグランド電圧より低い場合に、充電部７による出力トランジスタＱ１のゲート充電に関する確実性を向上することができる。
【0047】
阻止部９として、例えばゲート制御回路４と充電部７及び制限部１０との間に設けられるデプレッション型ＮチャネルＭＯＳトランジスタ９Ａ（以下「トランジスタ９Ａ」と略す）を用いることができる。電源電圧Ｖｂｂがグランド電圧より低い場合に、トランジスタ９Ａはオフになる。一方、電源電圧Ｖｂｂがグランド電圧より高い場合に、トランジスタ９Ａはオンになる。
【0048】
制限部１０は、電源電圧Ｖｂｂがグランド電圧より低い場合に出力トランジスタＱ１のゲートに印加される電圧の上限を規定する。これにより、充電部７による充電で出力トランジスタＱ１のゲート電圧が過度に上昇することを防止できる。
【0049】
制限部１０は、例えばエンハンスメント型ＰチャネルＭＯＳトランジスタ１０Ａ（以下「トランジスタ１０Ａ」と略す）及びツェナーダイオード１０Ｂによって構成される。トランジスタ１０Ａのゲート、ソース及びバックゲートは、電源端子ＶＢＢに接続される。トランジスタ１０Ａのドレインは、ツェナーダイオード１０Ｂのアノードに接続される。ツェナーダイオード１０Ｂのカソードは、出力トランジスタＱ１のゲートに接続される。
【0050】
電源電圧Ｖｂｂがグランド電圧より低い場合、電源端子ＶＢＢと出力トランジスタＱ１のゲートとの間の電圧は、トランジスタ１０Ａのドレイン・バックゲート間のＰＮ接合の順方向電圧とツェナーダイオード１０Ｂのツェナー電圧との和でクランプされる。一方、電源電圧Ｖｂｂがグランド電圧より高い場合に、トランジスタ１０Ａはオフになる。したがって、電源電圧Ｖｂｂがグランド電圧より高い場合に、制限部１０は、出力トランジスタＱ１のゲートに印加される電圧の上限を規定しない。
【0051】
＜寄生素子に関する考察＞
ところで、高耐圧・低オン抵抗が要求される出力トランジスタＱ１としては、ハイサイドスイッチ１００のｎ型基板をドレイン電極（＝電源端子ＶＢＢに相当）とする縦型ＭＯＳＦＥＴ構造のパワーＭＯＳＦＥＴが一般に用いられている。この場合、バッテリの正極と負極を取り違えた電源逆接時において、ｎ型基板に付随する寄生素子の影響を受けないように、ハイサイドスイッチ１００の回路設計及び素子設計を行う必要がある。
ところで、高耐圧・低オン抵抗が要求される出力トランジスタＱ１としては、ハイサイドスイッチ１００のｎ型基板をドレイン電極（＝電源端子ＶＢＢに相当）とする縦型ＭＯＳＦＥＴ構造のパワーＭＯＳＦＥＴが一般に用いられている。この場合、バッテリの正極と負極を取り違えた電源逆接時において、ｎ型基板に付随する寄生素子の影響を受けないように、ハイサイドスイッチ１００の回路設計及び素子設計を行う必要がある。
【0052】
図６は、寄生素子が付随する様子（特に出力トランジスタＱ１のゲート周辺）を示す図である。本図で示すように、ゲート制御回路４の出力段は、一般に、エンハンスメント型ＰチャネルＭＯＳトランジスタ４Ａ（以下「トランジスタ４Ａ」と略す）とエンハンスメント型ＮチャネルＭＯＳトランジスタ４Ｂ（以下「トランジスタ４Ｂ」と略す）を含む。
【0053】
トランジスタ４Ａのソース及びバックゲートは、いずれも昇圧電圧ＶＣＰの印加端に接続されている。トランジスタ４Ａ及び４Ｂそれぞれのドレインは、いずれも阻止部９を介して出力トランジスタＱ１のゲートに接続されている。トランジスタ４Ｂのソース及びバックゲートは、いずれも抵抗Ｒ１１を介して出力端子ＯＵＴに接続されている。なお、抵抗Ｒ１１は、サージ保護用の抵抗素子である。
【0054】
ここで、ハイサイドスイッチ１００がｎ型基板Ｎｓｕｂを用いて形成されている場合には、先述のように、ｎ型基板Ｎｓｕｂに付随する寄生素子の影響を考慮する必要がある。
【0055】
本図に即して述べると、ハイサイドスイッチ１００には、トランジスタ９Ａのドレインをコレクタとし、トランジスタ４Ｂのバックゲートをベースとし、ｎ型基板Ｎｓｕｂをエミッタとする寄生トランジスタＱｘ（＝ｎｐｎ型バイポーラトランジスタ）が付随する。
【0056】
また、ハイサイドスイッチ１００には、トランジスタ９Ａのソースまたはドレインをコレクタとし、トランジスタ９Ａのバックゲートをベースとし、ｎ型基板Ｎｓｕｂをエミッタとする寄生トランジスタＱｙ（＝ｎｐｎ型バイポーラトランジスタ）が付随する。
【0057】
従って、バッテリの正極と負極を取り違えた電源逆接時において、グランド端子ＧＮＤに電源電圧Ｖｂｂが印加され、電源端子ＶＢＢに接地電圧が印加されると、ＯＵＴ＞ＶＢＢとなり、上記の寄生トランジスタＱｘ及びＱｙが動作し得る。
【0058】
特に、出力トランジスタＱ１がオンするよりも早く寄生トランジスタＱｘ及びＱｙがオンすると、出力トランジスタＱ１のゲートからｎ型基板Ｎｓｕｂに向けて電流Ｉｘ及びＩｙが引き込まれる。その結果、電源逆接時に充電部７を用いてゲート電圧ＶＧを引き上げることができなくなり、出力トランジスタＱ１がオフしてしまうおそれがある。
【0059】
このような状況に陥ると、出力トランジスタＱ１のボディダイオードを介して出力端子ＯＵＴから電源端子ＶＢＢに向けた電流が流れるので、出力トランジスタＱ１が発熱して破壊に至るおそれがある。
【0060】
なお、トランジスタ９Ａのバックゲートと出力端子ＯＵＴとの間に抵抗Ｒ１２を設ければ、寄生トランジスタＱｙのゲート電流を抑制して誤動作を防止することができる。しかしながら、寄生トランジスタＱｘの誤動作は防止されておらず、根本的な解決策とはならない。以下では、上記の考察を鑑み、寄生素子の受けにくい新規な実施形態を提案する。
【0061】
＜ハイサイドスイッチ（第２実施形態）＞
図７は、ハイサイドスイッチ１００の第２実施形態を示す図である。第２実施形態のハイサイドスイッチ１００は、先出の第１実施形態（図１）を基本としつつ、さらに、逆接保護回路２０を有する。
図７は、ハイサイドスイッチ１００の第２実施形態を示す図である。第２実施形態のハイサイドスイッチ１００は、先出の第１実施形態（図１）を基本としつつ、さらに、逆接保護回路２０を有する。
【0062】
逆接保護回路２０は、エンハンスメント型ＮチャネルＭＯＳトランジスタ２１（以下では「トランジスタ２１」と略す）と、抵抗２２～２４と、デプレッション型ＮチャネルＭＯＳトランジスタ２５（以下では「トランジスタ２５」と略す）と、エンハンスメント型ＰチャネルＭＯＳトランジスタ２６（以下では「トランジスタ２６」と略す）と、ダイオード２７と、を含む。
【0063】
トランジスタ２１のドレインは、出力トランジスタＱ１のドレインと共に電源端子ＶＢＢに接続されている。トランジスタ２１のソース及びバックゲートは、いずれも出力トランジスタＱ１のソース及びバックゲートと共に出力端子ＯＵＴに接続されている。
【0064】
このように、電源端子ＶＢＢと出力端子ＯＵＴとの間に並列に接続された出力トランジスタＱ１（＝第１トランジスタに相当）及びトランジスタ２１（＝第２トランジスタに相当）としては、いずれもＤＭＯＳ構造のパワーＭＯＳＦＥＴを用いることが望ましい。
【0065】
なお、電源逆接時における寄生素子（特に寄生トランジスタＱｘ）の誤動作防止を主目的とする場合、トランジスタ２１には必ずしも大電流を流す必要がない。そのため、トランジスタ２１の素子サイズは、出力トランジスタＱ１の素子サイズと比べて十分に小さくすることができる。
【0066】
また、以下では、説明の便宜上、出力トランジスタＱ１のゲートに印加されるゲート電圧（先出のゲート電圧ＶＧ）を第１ゲート電圧ＶＧ１（＝第１駆動信号に相当）と呼び、これと区別するように、トランジスタ２１のゲートに印加されるゲート電圧を第２ゲート電圧ＶＧ２（＝第２駆動信号）と呼ぶ。
【0067】
抵抗２２（＝第１抵抗に相当）は、グランド端子ＧＮＤとトランジスタ２１のゲートとの間に接続されている。
【0068】
抵抗２３（＝第２抵抗に相当）は、出力端子ＯＵＴとトランジスタ２１のゲートとの間に接続されている。
【0069】
抵抗２４（＝第３抵抗に相当）は、出力端子ＯＵＴとトランジスタ２５のバックゲートとの間に接続されている。
【0070】
トランジスタ２５（＝スイッチに相当）は、トランジスタ２１のゲートと抵抗２３との間に接続されている。また、トランジスタ２５のゲートは、昇圧電圧ＶＣＰの印加端に接続されている。
【0071】
なお、トランジスタ２５には、トランジスタ２５のソースまたはドレインをコレクタとし、トランジスタ２５のバックゲートをベースとし、ｎ型基板Ｎｓｕｂをエミッタとする寄生トランジスタＱｚ（＝ｎｐｎ型バイポーラトランジスタ）が付随する。ただし、トランジスタ２５のバックゲートと出力端子ＯＵＴとの間には、抵抗２４が設けられているので、寄生トランジスタＱｚのゲート電流を抑制して誤動作を防止することができる。この点については、先出の抵抗Ｒ１２と同様である。
【0072】
トランジスタ２６のソース、ゲート及びバックゲートは、いずれも電源端子ＶＢＢに接続されている。トランジスタ２６のドレインは、ダイオード２７のアノードに接続されている。ダイオード２７のカソードは、トランジスタ２１のゲートに接続されている。
【0073】
なお、トランジスタ２６及びダイオード２７は、電源端子ＶＢＢがグランド端子ＧＮＤよりも低電位であるときにトランジスタ２１のゲートに印加される第２ゲート電圧ＶＧ２を所定の上限値以下に制限するクランパとして機能する。この点については、先出の制限部１０と同様である。なお、ダイオード２７としては、寄生素子の影響を受けないポリシリコンダイオードなどを使用することが望ましい（詳細は後述）。
【0074】
図８は、逆接保護回路２０の電流経路を示す図である。なお、実線矢印は電源正常時の電流経路を示しており、小破線は電源逆接時の電流経路を示しており、大破線矢印はアクティブクランプ動作時の電流経路を示している。
【0075】
まず、ハイサイドスイッチ１００の電源正常時（＝バッテリの正極及び負極がハイサイドスイッチ１００に対して正しい向きで接続されている状態）について説明する。
【0076】
ハイサイドスイッチ１００の電源正常時には、電源端子ＶＢＢに電源電圧Ｖｂｂが印加されて、グランド端子ＧＮＤにグランド電圧が印加される。また、トランジスタ２５のゲートには、電源電圧Ｖｂｂよりも高い昇圧電圧ＶＣＰが印加される。
【0077】
従って、トランジスタ２５がオン状態となるので、トランジスタ２１のゲートが抵抗２３を介して出力端子ＯＵＴにプルダウンされる。その結果、トランジスタ２１がオフ状態となり、電源端子ＶＢＢと出力端子ＯＵＴとの間が遮断される。
【0078】
このように、ハイサイドスイッチ１００の電源正常時には、逆接保護回路２０が動作しないので、ハイサイドスイッチ１００の通常動作に支障を来すことがない。
【0079】
なお、ハイサイドスイッチ１００の電源正常時には、本図の実線矢印で示したように、電源端子ＶＢＢからトランジスタ２６、ダイオード２７及び抵抗２２を介してグランド端子ＧＮＤに向けた電流が流れる。そのため、逆接保護回路２０での消費電流を抑えるためには、抵抗２２を適切な抵抗値（例えば５００ｋΩ～１ＭΩ）とすることが望ましい。
【0080】
次に、ハイサイドスイッチ１００の電源逆接時（＝バッテリの正極及び負極がハイサイドスイッチ１００に対して逆向きに接続されている状態）について説明する。
【0081】
ハイサイドスイッチ１００の電源逆接時には、電源端子ＶＢＢにグランド電圧が印加されて、グランド端子ＧＮＤに電源電圧Ｖｂｂが印加される。従って、本図の小破線矢印で示したように、グランド端子ＧＮＤから抵抗２２を介してトランジスタ２１のゲートに至る向きに電流が流れる。
【0082】
このとき、トランジスタ２１のゲートに印加される第２ゲート電圧ＶＧ２が抵抗２２を介してプルアップされるので、トランジスタ２１がオン状態となり、電源端子ＶＢＢと出力端子ＯＵＴとの間が導通する。
【0083】
このように、本実施形態の逆接保護回路２０は、電源端子ＶＢＢがグランド端子ＧＮＤよりも低電位であるときに、第１ゲート電圧ＶＧ１に依ることなく電源端子ＶＢＢと出力端子ＯＵＴとの間を導通する。
【0084】
その結果、電源端子ＶＢＢと出力端子ＯＵＴがほぼ同電位となるので、図７の寄生トランジスタＱｘ及びＱｙが誤動作しなくなる。従って、電源逆接時に先出の充電部７を用いて確実に第１ゲート電圧ＶＧ１を引き上げることができるので、出力トランジスタＱ１をオン状態としてボディダイオードでの発熱を抑制することが可能となる。
【0085】
また、ハイサイドスイッチ１００の電源逆接時には、トランジスタ２５のゲートに昇圧電圧ＶＣＰが印加されないので、トランジスタ２５がオフ状態となる。従って、トランジスタ２１のゲートから抵抗２３に向かう電流が阻止されるので、第２ゲート電圧ＶＧ２を確実にプルアップすることができる。この点については、先出の阻止部９と同様である。
【0086】
また、逆接保護回路２０は、第１ゲート電圧ＶＧ１の入力を受け付けていないので、寄生トランジスタＱｘ及びＱｙの影響を受けずに済む。従って、ハイサイドスイッチ１００の電源逆接時に寄生素子の影響でトランジスタ２１がオフ状態に維持されることはない。
【0087】
なお、本実施形態では、逆接保護回路２０が寄生トランジスタＱｘ及びＱｙの誤動作防止手段として機能し、出力トランジスタＱ１がボディダイオードの電流バイパス手段として機能する。一方、トランジスタ２１を大型化して電流能力を高めれば、電源逆接時に出力トランジスタＱ１をオフしたままでも、出力トランジスタＱ１のボディダイオードで生じる発熱を抑制することができる。その場合には、先出の充電部７、阻止部９、及び、制限部１０を省略してもよい。ただし、出力トランジスタＱ１及びトランジスタ２１の双方が大面積となる点には留意が必要である。
【0088】
次に、アクティブクランプ動作時について説明する。先にも述べたように、出力端子ＯＵＴに誘導性負荷が接続されるアプリケーションにおいて、出力トランジスタＱ１をオンからオフへ切り替える際、誘導性負荷の逆起電力により出力端子ＯＵＴが負電圧となる。このとき、クランプ回路７５の働きにより、出力トランジスタＱ１のドレイン・ソース間電圧が開き過ぎないように、出力端子ＯＵＴの負電圧に制限が掛かる。
【0089】
このように、アクティブクランプ動作時には、出力端子ＯＵＴがグランド端子ＧＮＤよりも低電位（例えばＯＵＴ＝－５０Ｖ）となる。従って、本図の大破線矢印で示したように、グランド端子ＧＮＤから抵抗２２、トランジスタ２５及び抵抗２３を介して出力端子ＯＵＴに至る向きに電流が流れ得る。
【0090】
ここで、抵抗２３の両端間電圧がトランジスタ２１のオン閾値電圧よりも高くなると、トランジスタ２１がオンしてしまうので、アクティブクランプ動作に支障を来すおそれがある。そのため、抵抗２３を適切な抵抗値（例えば３～６ｋΩ）に設定すべきである。
【0091】
図９は、ハイサイドスイッチ１００に集積化されるダイオードの概略構成を示す図（＝ハイサイドスイッチ１００の縦断面構造を示す図）である。本構成例のハイサイドスイッチ１００は、ｎ型基板１０１と、ｎ型エピ層１０２と、ｎ型ポリシリコン領域１０３と、ｐ型ポリシリコン領域１０４と、を有する。
【0092】
ｎ型基板１０１は、先に述べた通り、出力トランジスタＱ１のドレイン電極（＝電源端子ＶＢＢ）に相当する。従って、ｎ型基板１０１には、電源電圧Ｖｂｂが印加され得る。
【0093】
ｎ型エピ層１０２は、ｎ型基板１０１の表面に積層形成されるｎ型のエピタキシャル成長層である。なお、ｎ型エピ層１０２は、ｎ型基板１０１と電気的に導通している。従って、ｎ型エピ層１０２には、ｎ型基板１０１と同じく、電源電圧Ｖｂｂが印加され得る。
【0094】
ｎ型ポリシリコン領域１０３及びｐ型ポリシリコン領域１０４は、それぞれ、ｎ型エピ層１０２の表層でｐｎ接合を形成する。なお、ｎ型ポリシリコン領域１０３は、ポリシリコン膜にｎ型不純物をイオン注入することにより形成され、ポリシリコンダイオードＤｐｏｌｙのカソードとして機能する。一方、ｐ型ポリシリコン領域１０４は、ポリシリコン膜にｐ型不純物をイオン注入することにより形成され、ポリシリコンダイオードＤｐｏｌｙのアノードとして機能する。
【0095】
ところで、仮にｎ型エピ層１０２の内部にＭＯＳダイオードＤｅｐｉを形成する場合には、まずｎ型エピ層１０２の内部にｐ型ウェル１０５を形成し、さらにｐ型ウェル１０５の内部にｎ型半導体領域１０６及びｐ型半導体領域１０７をそれぞれ形成すればよい。このような素子構造によれば、ｐ型ウェル１０５及びｐ型半導体領域１０７がＭＯＳダイオードＤｅｐｉのアノードとして機能し、ｎ型半導体領域１０６がＭＯＳダイオードＤｅｐｉのカソードとして機能する。
【0096】
ただし、ＭＯＳダイオードＤｅｐｉを持つハイサイドスイッチ１００には、ｎ型半導体領域１０６をエミッタとし、ｐ型ウェル１０５及びｐ型半導体領域１０７をベースとし、ｎ型基板１０１及びｎ型エピ層１０２をコレクタとする寄生トランジスタＱｐ（＝ｎｐｎ型バイポーラトランジスタ）が付随する。そのため、ｎ型基板１０１（＝電源電圧Ｖｂｂの印加端）から寄生トランジスタＱｐを介して意図しない電流が流れるおそれがある。
【0097】
一方、先出のポリシリコンダイオードＤｐｏｌｙは、ｎ型基板１０１及びｎ型エピ層１０２から電気的に分離されているので、寄生素子の影響を受けない。従って、例えば、逆接保護回路２０のクランパを形成するダイオード２７として好適に用いることができる。
【0098】
＜ハイサイドスイッチ（第３実施形態）＞
図１０は、ハイサイドスイッチ１００の第３実施形態を示す図である。第３実施形態のハイサイドスイッチ１００は、先出の第２実施形態（図７）を基本としつつ、出力トランジスタＱ１及びトランジスタ２１に代えて、ゲート分割型の出力トランジスタＱ１’（＝ゲート分割トランジスタ）が用いられている。
図１０は、ハイサイドスイッチ１００の第３実施形態を示す図である。第３実施形態のハイサイドスイッチ１００は、先出の第２実施形態（図７）を基本としつつ、出力トランジスタＱ１及びトランジスタ２１に代えて、ゲート分割型の出力トランジスタＱ１’（＝ゲート分割トランジスタ）が用いられている。
【0099】
出力トランジスタＱ１’は、第１ゲート電圧ＶＧ１の入力を受け付ける第１ゲートと、第２ゲート電圧ＶＧ２の入力を受け付ける第２ゲートを備えており、第１ゲート電圧ＶＧ１及び第２ゲート電圧ＶＧ２を用いて第１チャネル領域及び第２チャネル領域をそれぞれ個別制御するように構成されている。なお、ゲート分割トランジスタの素子構造については、周知の素子構造を採用すれば足りるので、詳細な説明は省略する。
【0100】
このように、本実施形態のハイサイドスイッチ１００では、出力トランジスタＱ１及びトランジスタ２１が単一のゲート分割トランジスタとして一体的に形成されている。従って、先出の第２実施形態（図７）と比べて、逆接保護回路２０の素子数を減らすことが可能となる。
【0101】
なお、第１ゲート電圧ＶＧ１に応じてオン／オフされる第１チャネル領域は、第２ゲート電圧ＶＧ２に応じてオン／オフされる第２チャネル領域よりも広く形成するとよい。
【0102】
＜逆接保護動作に関する考察＞
第２実施形態（図７）の逆接保護回路２０では、トランジスタ２５に寄生トランジスタＱｚが付随する。この寄生トランジスタＱｚの動作点は、寄生トランジスタＱｘ及びＱｙそれぞれの動作点とほぼ同じである。そのため、寄生トランジスタＱｘ及びＱｙの誤動作を抑制したい動作点で寄生トランジスタＱｚが誤動作してしまい、逆接保護回路２０が正常に動作しないおそれがある。
第２実施形態（図７）の逆接保護回路２０では、トランジスタ２５に寄生トランジスタＱｚが付随する。この寄生トランジスタＱｚの動作点は、寄生トランジスタＱｘ及びＱｙそれぞれの動作点とほぼ同じである。そのため、寄生トランジスタＱｘ及びＱｙの誤動作を抑制したい動作点で寄生トランジスタＱｚが誤動作してしまい、逆接保護回路２０が正常に動作しないおそれがある。
【0103】
なお、先にも述べた通り、トランジスタ２５のバックゲートと出力端子ＯＵＴとの間に抵抗２４を設けることで寄生トランジスタＱｚの誤動作を抑制し得るが、必ずしも十分とは言えない。
【0104】
以下では、上記の考察に鑑み、逆接保護動作の確実性を高めることのできる新規な実施形態を提案する。
【0105】
＜ハイサイドスイッチ（第４実施形態）＞
図１１は、ハイサイドスイッチ１００の第４実施形態を示す図である。第４実施形態のハイサイドスイッチ１００は、先出の第２実施形態（図７）を基本としつつ、逆接保護回路２０の内部構成に変更が加えられている。なお、本図では、説明の便宜上、先出の充電部７、阻止部９及び制限部１０が逆接保護回路２０の構成要素であるものとしている。
図１１は、ハイサイドスイッチ１００の第４実施形態を示す図である。第４実施形態のハイサイドスイッチ１００は、先出の第２実施形態（図７）を基本としつつ、逆接保護回路２０の内部構成に変更が加えられている。なお、本図では、説明の便宜上、先出の充電部７、阻止部９及び制限部１０が逆接保護回路２０の構成要素であるものとしている。
【0106】
逆接保護回路２０は、先にも述べたように、電源逆接時、すなわち、電源端子ＶＢＢがグランド端子ＧＮＤよりも低電位であるときに、ゲート制御回路４から与えられる第１ゲート電圧ＶＧ１に依ることなく、電源端子ＶＢＢと出力端子ＯＵＴとの間を導通する機能ブロックである。
【0107】
本図に即して具体的に述べると、本実施形態の逆接保護回路２０は、先出の充電部７、阻止部９、制限部１０、トランジスタ２１、抵抗２２、抵抗２３、抵抗２４、トランジスタ２５、トランジスタ２６、及び、ダイオード２７に加えて、新たに抵抗２８を含む。一方、本実施形態の逆接保護回路２０では、先出の抵抗Ｒ１２が取り除かれている。また、本実施形態の逆接保護回路２０は、先出の第２実施形態（図７）と比べて、構成要素の接続関係が一部変更されている。以下、変更点を中心に構成要素の接続関係を説明する。
【0108】
トランジスタ２１（＝第２トランジスタに相当）は、電源端子ＶＢＢとトランジスタ９Ａ（＝阻止トランジスタに相当）のバックゲートとの間に接続されている。なお、以下では、トランジスタ９Ａのバックゲートと同電位になるノードを「ノードＡ」と呼ぶ。
【0109】
トランジスタ２５（＝第３トランジスタに相当）は、トランジスタ２１のゲートと抵抗２３との間に接続されている。なお、トランジスタ２５に付随する寄生トランジスタＱｚ（図７を参照）の誤動作を抑制するためには、トランジスタ２５の素子サイズをトランジスタ９Ａの素子サイズよりも小さく設計しておくことが望ましい。
【0110】
抵抗２２（＝第１抵抗に相当）は、トランジスタ２１のゲートとグランド端子ＧＮＤとの間に接続されている。
【0111】
抵抗２３（＝第２抵抗に相当）は、トランジスタ２１のゲートとノードＢとの間に接続されている。
【0112】
抵抗２４（＝第３抵抗に相当）は、トランジスタ９ＡのバックゲートとノードＢとの間に接続されている。
【0113】
なお、出力端子ＯＵＴとノードＢとの間には、静電破壊対策として抵抗Ｒ１１が接続されている。
【0114】
このような回路構成によれば、トランジスタ９Ａに付随する寄生トランジスタＱｙ（図７を参照）がオンしてベース電流が流れることにより、ノードＡがクランプされる。従って、トランジスタ２５に付随する寄生トランジスタＱｚ（図７を参照）が誤動作を生じにくくなるので、逆接保護動作の確実性を高めることが可能となる。
【0115】
また、本実施形態の逆接保護回路２０では、トランジスタ９Ａのバックゲートとトランジスタ２５のバックゲートとの間に抵抗２８（＝第４抵抗に相当）が接続されている。従って、トランジスタ２５に付随する寄生トランジスタＱｚ（図７を参照）のベース電流を小さく絞って寄生トランジスタＱｚの誤動作を抑制することが可能となる。
【0116】
なお、トランジスタ２５に付随する寄生トランジスタＱｚ（図７を参照）が万一誤動作を生じたとしても、トランジスタ２１が確実にオンするように、抵抗２８の抵抗値は、抵抗２２の抵抗値よりも低く設計しておくことが望ましい。
【0117】
＜ハイサイドスイッチの用途例＞
図１２は、車両の一構成例を示す外観図である。本構成例の車両Ｘは、バッテリ（本図では不図示）と、バッテリから電源電圧Ｖｂｂの供給を受けて動作する種々の電子機器Ｘ１１～Ｘ１８と、を搭載している。
図１２は、車両の一構成例を示す外観図である。本構成例の車両Ｘは、バッテリ（本図では不図示）と、バッテリから電源電圧Ｖｂｂの供給を受けて動作する種々の電子機器Ｘ１１～Ｘ１８と、を搭載している。
【0118】
車両Ｘには、エンジン車のほか、電動車（ＢＥＶ［battery electric vehicle］、ＨＥＶ［hybrid electric vehicle」、ＰＨＥＶ／ＰＨＶ（plug-in hybrid electric vehicle／plug-in hybrid vehicle］、又は、ＦＣＥＶ／ＦＣＶ（fuel cell electric vehicle／fuel cell vehicle］などのｘＥＶ）も含まれる。
【0119】
なお、本図における電子機器Ｘ１１～Ｘ１８の搭載位置については、図示の便宜上、実際とは異なる場合がある。
【0120】
電子機器Ｘ１１は、エンジンに関連する制御（インジェクション制御、電子スロットル制御、アイドリング制御、酸素センサヒータ制御、及び、オートクルーズ制御など）または、モータに関する制御（トルク制御、及び、電力回生制御など）を行う電子制御ユニットを行う電子制御ユニットである。
【0121】
電子機器Ｘ１２は、ＨＩＤ［high intensity discharged lamp］及びＤＲＬ［daytime running lamp］などの点消灯制御を行うランプコントロールユニットである。
【0122】
電子機器Ｘ１３は、トランスミッションに関連する制御を行うトランスミッションコントロールユニットである。
【0123】
電子機器Ｘ１４は、車両Ｘの運動に関連する制御（ＡＢＳ［anti-lock brake system］制御、ＥＰＳ［electric power steering］制御、電子サスペンション制御など）を行う制動ユニットである。
【0124】
電子機器Ｘ１５は、ドアロック及び防犯アラームなどの駆動制御を行うセキュリティコントロールユニットである。
【0125】
電子機器Ｘ１６は、ワイパー、電動ドアミラー、パワーウィンドウ、ダンパー（ショックアブソーバー）、電動サンルーフ、及び、電動シートなど、標準装備品またはメーカーオプション品として、工場出荷段階で車両Ｘに組み込まれている電子機器である。
【0126】
電子機器Ｘ１７は、車載Ａ／Ｖ［audio/visual］機器、カーナビゲーションシステム、及び、ＥＴＣ［electronic toll collection system］など、ユーザオプション品として任意で車両Ｘに装着される電子機器である。
【0127】
電子機器Ｘ１８は、車載ブロア、オイルポンプ、ウォーターポンプ、バッテリ冷却ファンなど、高耐圧系モータを備えた電子機器である。
【0128】
なお、先に説明したハイサイドスイッチ１００は、電子機器Ｘ１１～Ｘ１８のいずれにも組み込むことが可能である。
【0129】
＜総括＞
以下では、上記で説明した種々の実施形態について総括的に述べる。
以下では、上記で説明した種々の実施形態について総括的に述べる。
【0130】
例えば、本明細書に開示されているハイサイドスイッチは、電源端子と出力端子との間に接続されるように構成された第１トランジスタと、前記電源端子がグランド端子よりも低電位であるときにゲート制御回路に依ることなく前記電源端子と前記出力端子との間を導通するように構成された逆接保護回路と、を備え、前記逆接保護回路は、前記電源端子が前記グランド端子よりも低電位であるときに前記グランド端子から前記第１トランジスタのゲートを充電するように構成された充電部と、前記電源端子が前記グランド端子よりも低電位であるときに前記グランド端子から前記充電部を介して前記ゲート制御回路に電流が流入することを阻止するように構成されたように構成された阻止トランジスタと、前記電源端子と前記阻止トランジスタのバックゲートとの間に接続されるように構成された第２トランジスタと、前記第２トランジスタのゲートと前記出力端子との間に接続されるように構成された第３トランジスタと、前記第２トランジスタのゲートと前記グランド端子との間に接続されるように構成された第１抵抗と、前記第２トランジスタのゲートと前記出力端子との間に接続されるように構成された第２抵抗と、前記阻止トランジスタのバックゲートと前記出力端子との間に接続されるように構成された第３抵抗と、を含む構成（第１の構成）とされている。
【0131】
なお、上記第１の構成によるハイサイドスイッチにおいて、前記第３トランジスタの素子サイズは、前記阻止トランジスタの素子サイズよりも小さい構成（第２の構成）にしてもよい。
【0132】
また、上記第１又は第２の構成によるハイサイドスイッチにおいて、前記逆接保護回路は、前記阻止トランジスタのバックゲートと前記第３トランジスタのバックゲートとの間に接続されるように構成された第４抵抗をさらに含む構成（第３の構成）にしてもよい。
【0133】
また、上記第３の構成によるハイサイドスイッチにおいて、前記第４抵抗の抵抗値は、前記第１抵抗の抵抗値よりも低い構成（第４の構成）にしてもよい。
【0134】
また、上記第１～第４いずれかの構成によるハイサイドスイッチにおいて、前記逆接保護回路は、前記電源端子が前記グランド端子よりも低電位であるときに前記第２トランジスタのゲートに印加される第２駆動信号を所定の上限値以下に制限するように構成されたクランパをさらに含む構成（第５の構成）にしてもよい。
【0135】
また、上記第５の構成によるハイサイドスイッチは、前記電源端子と導通するように構成されたｎ型基板と、前記ｎ型基板の表面に積層形成されるように構成されたｎ型エピ層と、をさらに備え、前記クランパは、前記ｎ型エピ層の表層でｐｎ接合を形成するように構成されたポリシリコンダイオードを含む構成（第６の構成）にしてもよい。
【0136】
また、上記第１～第６いずれかの構成によるハイサイドスイッチは、前記電源端子が前記グランド端子よりも低電位であるときに前記第１トランジスタのゲートに印加される前記第１駆動信号を所定の上限値以下に制限するように構成された制限部をさらに備える構成（第７の構成）にしてもよい。
【0137】
また、上記第１～第７いずれかの構成によるハイサイドスイッチにおいて、前記充電部は、前記第１トランジスタのゲートと前記グランド端子との間に接続されるように構成された第５抵抗を含む構成（第８の構成）にしてもよい。
【0138】
また、例えば、本明細書に開示されている電子機器は、上記第１～第８いずれかの構成によるハイサイドスイッチを備える構成（第９の構成）とされている。
【0139】
また、例えば、本明細書に開示されている車両は、バッテリと、上記第９の構成により前記バッテリから電力供給を受けて動作するように構成された電子機器と、を備える構成（第１０の構成）とされている。
【0140】
＜その他の変形例＞
本明細書中に開示されている種々の技術的特徴は、上記実施形態のほか、その技術的創作の主旨を逸脱しない範囲で種々の変更を加えることが可能である。すなわち、上記実施形態は、全ての点で例示であって制限的なものではないと考えられるべきであり、本発明の技術的範囲は、上記実施形態の説明ではなく、特許請求の範囲によって示されるものであり、特許請求の範囲と均等の意味及び範囲内に属する全ての変更が含まれると理解されるべきである。
本明細書中に開示されている種々の技術的特徴は、上記実施形態のほか、その技術的創作の主旨を逸脱しない範囲で種々の変更を加えることが可能である。すなわち、上記実施形態は、全ての点で例示であって制限的なものではないと考えられるべきであり、本発明の技術的範囲は、上記実施形態の説明ではなく、特許請求の範囲によって示されるものであり、特許請求の範囲と均等の意味及び範囲内に属する全ての変更が含まれると理解されるべきである。
【符号の説明】
【0141】
Ａ、Ｂ ノード
Ｄｐｏｌｙ ポリシリコンダイオード
Ｄｅｐｉ ＭＯＳダイオード
ＧＮＤ グランド端子
ＩＮ 入力端子
Ｎｓｕｂ ｎ型基板
ＯＵＴ 出力端子
Ｑ１ 出力トランジスタ
Ｑ１’ 出力トランジスタ（２ゲート型）
Ｑｘ、Ｑｙ、Ｑｚ、Ｑｐ 寄生トランジスタ
Ｒ１、Ｒ１１、Ｒ１２ 抵抗
ＶＢＢ 電源端子
１ 定電圧生成回路
１Ａ 電流源
１Ｂ エンハンスメント型ＰチャネルＭＯＳトランジスタ
１Ｃ ツェナーダイオード
１Ｄ ダイオード
１Ｅ 負電圧保護回路
１Ｆ カレントミラー回路
１Ｇ エンハンスメント型ＮチャネルＭＯＳトランジスタ
２ 発振回路
３ チャージポンプ回路
４ ゲート制御回路
４Ａ エンハンスメント型ＰチャネルＭＯＳトランジスタ
４Ｂ エンハンスメント型ＮチャネルＭＯＳトランジスタ
５ クランプ回路
５Ａ エンハンスメント型ＮチャネルＭＯＳトランジスタ
５Ｂ ツェナーダイオード
５Ｃ ダイオード
５Ｄ 抵抗
６ 入力回路
７ 充電部
７Ａ 抵抗
８ 遮断部
８Ａ エンハンスメント型ＮチャネルＭＯＳトランジスタ
８Ｂ エンハンスメント型ＮチャネルＭＯＳトランジスタ
８Ｃ デプレッション型ＮチャネルＭＯＳトランジスタ
９ 阻止部
９Ａ デプレッション型ＮチャネルＭＯＳトランジスタ
１０ 制限部
１０Ａ エンハンスメント型ＰチャネルＭＯＳトランジスタ
１０Ｂ ツェナーダイオード
２０ 逆接保護回路
２１ エンハンスメント型ＮチャネルＭＯＳトランジスタ
２２、２３、２４、２８ 抵抗
２５ デプレッション型ＮチャネルＭＯＳトランジスタ
２６ エンハンスメント型ＰチャネルＭＯＳトランジスタ
２７ ダイオード
１００ ハイサイドスイッチ
１０１ ｎ型基板
１０２ ｎ型エピ層
１０３ ｎ型ポリシリコン領域
１０４ ｐ型ポリシリコン領域
１０５ ｐ型ウェル
１０６ ｎ型半導体領域
１０７ ｐ型半導体領域
Ｄｐｏｌｙ ポリシリコンダイオード
Ｄｅｐｉ ＭＯＳダイオード
ＧＮＤ グランド端子
ＩＮ 入力端子
Ｎｓｕｂ ｎ型基板
ＯＵＴ 出力端子
Ｑ１ 出力トランジスタ
Ｑ１’ 出力トランジスタ（２ゲート型）
Ｑｘ、Ｑｙ、Ｑｚ、Ｑｐ 寄生トランジスタ
Ｒ１、Ｒ１１、Ｒ１２ 抵抗
ＶＢＢ 電源端子
１ 定電圧生成回路
１Ａ 電流源
１Ｂ エンハンスメント型ＰチャネルＭＯＳトランジスタ
１Ｃ ツェナーダイオード
１Ｄ ダイオード
１Ｅ 負電圧保護回路
１Ｆ カレントミラー回路
１Ｇ エンハンスメント型ＮチャネルＭＯＳトランジスタ
２ 発振回路
３ チャージポンプ回路
４ ゲート制御回路
４Ａ エンハンスメント型ＰチャネルＭＯＳトランジスタ
４Ｂ エンハンスメント型ＮチャネルＭＯＳトランジスタ
５ クランプ回路
５Ａ エンハンスメント型ＮチャネルＭＯＳトランジスタ
５Ｂ ツェナーダイオード
５Ｃ ダイオード
５Ｄ 抵抗
６ 入力回路
７ 充電部
７Ａ 抵抗
８ 遮断部
８Ａ エンハンスメント型ＮチャネルＭＯＳトランジスタ
８Ｂ エンハンスメント型ＮチャネルＭＯＳトランジスタ
８Ｃ デプレッション型ＮチャネルＭＯＳトランジスタ
９ 阻止部
９Ａ デプレッション型ＮチャネルＭＯＳトランジスタ
１０ 制限部
１０Ａ エンハンスメント型ＰチャネルＭＯＳトランジスタ
１０Ｂ ツェナーダイオード
２０ 逆接保護回路
２１ エンハンスメント型ＮチャネルＭＯＳトランジスタ
２２、２３、２４、２８ 抵抗
２５ デプレッション型ＮチャネルＭＯＳトランジスタ
２６ エンハンスメント型ＰチャネルＭＯＳトランジスタ
２７ ダイオード
１００ ハイサイドスイッチ
１０１ ｎ型基板
１０２ ｎ型エピ層
１０３ ｎ型ポリシリコン領域
１０４ ｐ型ポリシリコン領域
１０５ ｐ型ウェル
１０６ ｎ型半導体領域
１０７ ｐ型半導体領域
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】