特開 2023-167446 半導体装置の製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2023167446

(43)【公開日】2023-11-24

(54)【発明の名称】半導体装置の製造方法

(51)【国際特許分類】

   H01L 29/80 20060101AFI20231116BHJP

   H01L 21/338 20060101ALI20231116BHJP

【ＦＩ】

H01L29/80 Z

H01L29/80 H

【審査請求】未請求

【請求項の数】8

【出願形態】ＯＬ

(21)【出願番号】P 2022078635

(22)【出願日】2022-05-12

【国等の委託研究の成果に係る記載事項】（出願人による申告）国立研究開発法人新エネルギー・産業技術総合開発機構における令和２年度ポスト５Ｇ情報通信システム基盤強化研究開発事業の委託研究、産業技術力強化法第１７条の適用を受ける特許出願

(71)【出願人】

【識別番号】000002130

【氏名又は名称】住友電気工業株式会社

(74)【代理人】

【識別番号】100107766

【弁理士】

【氏名又は名称】伊東 忠重

(74)【代理人】

【識別番号】100070150

【弁理士】

【氏名又は名称】伊東 忠彦

(72)【発明者】

【氏名】高山 大希

【テーマコード（参考）】

5F102

【Ｆターム（参考）】

5F102FA03

5F102GB01

5F102GD01

5F102GJ02

5F102GK04

5F102GQ01

5F102GR01

5F102GR04

5F102GR07

5F102GS01

5F102GS04

5F102GT01

5F102GV05

5F102GV06

5F102GV08

5F102HC01

5F102HC11

5F102HC16

5F102HC17

5F102HC19

5F102HC24

(57)【要約】      （修正有）

【課題】スループットの低下を抑制しながらコンタクト抵抗を低減する半導体装置の製造方法を提供する。
【解決手段】半導体装置の製造方法は、基板１０の上に電子走行層１４を形成する工程、その上に電子供給層１６を形成する工程と、その上に保護膜２２を形成する工程、その上にＺｎＯ膜７２をゾルゲル法により形成する工程、その上に犠牲膜７４を形成する工程、犠牲膜、ＺｎＯ膜、保護膜、電子供給層及び電子走行層に、第１、第２開口３０、４０を形成する工程、第１酸処理により、ＺｎＯ膜の第１、第２開口に露出する第１、第２部分に、第１、第２空隙部３４、４４と、第１、第２空隙部内で犠牲膜を支える複数の第１、第２支柱部３６、４６を夫々形成する工程、第１酸処理の後、第１、第２開口の底面３０Ｂ、４０Ｂの上に第１導電型の不純物を含有するソース領域、ドレイン領域を夫々形成する工程及びＺｎＯ膜の全体に第２酸処理を行う工程を有する。
【選択図】図５

【特許請求の範囲】

【請求項1】

基板の上方に電子走行層を形成する工程と、
前記電子走行層の上方に電子供給層を形成する工程と、
前記電子走行層の上方に保護膜を形成する工程と、
前記保護膜の上に酸化亜鉛膜をゾルゲル法により形成する工程と、
前記酸化亜鉛膜の上に犠牲膜を形成する工程と、
前記犠牲膜、前記酸化亜鉛膜、前記保護膜、前記電子供給層及び前記電子走行層に、第１開口及び第２開口を形成する工程と、
第１酸処理により、前記酸化亜鉛膜の前記第１開口に露出する第１部分に、第１空隙部と、前記第１空隙部内で前記犠牲膜を支える複数の第１支柱部とを、前記酸化亜鉛膜の前記第２開口に露出する第２部分に、第２空隙部と、前記第２空隙部内で前記犠牲膜を支える複数の第２支柱部とを、それぞれ形成する工程と、
前記第１酸処理の後、前記第１開口の底面の上に第１導電型の不純物を含有するソース領域を、前記第２開口の底面の上に前記第１導電型の不純物を含有するドレイン領域を、それぞれ形成する工程と、
前記ソース領域及び前記ドレイン領域を形成する工程の後に、前記酸化亜鉛膜の全体に第２酸処理を行う工程と、
を有する半導体装置の製造方法。

【請求項2】

前記酸化亜鉛膜は、酸化亜鉛の前駆体を含む請求項１に記載の半導体装置の製造方法。

【請求項3】

前記犠牲膜として酸化アルミニウム膜を形成する請求項１又は請求項２に記載の半導体装置の製造方法。

【請求項4】

前記保護膜として窒化珪素膜を形成する請求項１又は請求項２に記載の半導体装置の製造方法。

【請求項5】

前記第１酸処理及び前記第２酸処理に、希釈リン酸、希釈塩酸又は希釈フッ酸を用いる請求項１又は請求項２に記載の半導体装置の製造方法。

【請求項6】

前記酸化亜鉛膜の前記第２酸処理の後に残存する部分に２流体洗浄処理を行う工程を有する請求項１又は請求項２に記載の半導体装置の製造方法。

【請求項7】

前記ソース領域及び前記ドレイン領域のそれぞれの前記第１導電型の不純物の濃度は、１×１０^１９ｃｍ^－３以上である請求項１又は請求項２に記載の半導体装置の製造方法。

【請求項8】

基板の上方に電子走行層を形成する工程と、
前記電子走行層の上方に電子供給層を形成する工程と、
前記電子走行層の上方に窒化珪素膜を形成する工程と、
前記窒化珪素膜の上に酸化亜鉛膜をゾルゲル法により形成する工程と、
前記酸化亜鉛膜の上に酸化アルミニウム膜を形成する工程と、
前記酸化アルミニウム膜、前記酸化亜鉛膜、前記窒化珪素膜、前記電子供給層及び前記電子走行層に、第１開口及び第２開口を形成する工程と、
第１酸処理により、前記酸化亜鉛膜の前記第１開口に露出する第１部分に、第１空隙部と、前記第１空隙部内で前記酸化アルミニウム膜を支える複数の第１支柱部とを、前記酸化亜鉛膜の前記第２開口に露出する第２部分に、第２空隙部と、前記第２空隙部内で前記酸化アルミニウム膜を支える複数の第２支柱部とを、それぞれ形成する工程と、
前記第１酸処理の後、前記第１開口の底面の上に第１導電型の不純物を含有するソース領域を、前記第２開口の底面の上に前記第１導電型の不純物を含有するドレイン領域を、それぞれ形成する工程と、
前記ソース領域及び前記ドレイン領域を形成する工程の後に、前記酸化亜鉛膜の全体に第２酸処理を行う工程と、
前記酸化亜鉛膜の前記第２酸処理の後に残存する部分に２流体洗浄処理を行う工程と、
を有し、
前記ソース領域及び前記ドレイン領域のそれぞれの前記第１導電型の不純物の濃度は、１×１０^１９ｃｍ^－３以上であり、
前記第１酸処理及び前記第２酸処理に、希釈リン酸、希釈塩酸又は希釈フッ酸を用いる半導体装置の製造方法。

【発明の詳細な説明】

【技術分野】

【0001】

本開示は、半導体装置の製造方法に関する。

【背景技術】

【0002】

高電子移動度トランジスタ（high electron mobility transistor：ＨＥＭＴ）に関し、ソース電極及びドレイン電極と２次元電子ガス（two dimensional gas：２ＤＥＧ）との間の合計の抵抗成分を示すコンタクト抵抗を低減するための方法が提案されている。この方法では、電子供給層及び電子走行層に開口を形成し、開口内にｎ型不純物を高濃度で含有するＧａＮ（ｎ^＋ＧａＮ）層を有機金属気相成長（metal organic chemical vapor deposition：ＭＯＣＶＤ）法又は分子線エピタキシ（molecular beam epitaxy：ＭＢＥ）法等により再成長させ、ｎ^＋ＧａＮ層の上にソース電極、ドレイン電極を形成している。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】米国特許第９５１５１６１号明細書

【特許文献2】米国特許出願公開第２００８／０１７６３６６号明細書

【発明の概要】

【発明が解決しようとする課題】

【0004】

従来の方法でｎ^＋ＧａＮ層を形成した場合、スループット（連続的に複数のウエハに成膜を行う場合の単位時間あたりの処理枚数）の低下が顕著である。

【0005】

本開示は、スループットの低下を抑制しながらコンタクト抵抗を低減できる半導体装置の製造方法を提供することを目的とする。

【課題を解決するための手段】

【0006】

本開示の半導体装置の製造方法は、基板の上方に電子走行層を形成する工程と、前記電子走行層の上方に電子供給層を形成する工程と、前記電子走行層の上方に保護膜を形成する工程と、前記保護膜の上に酸化亜鉛膜をゾルゲル法により形成する工程と、前記酸化亜鉛膜の上に犠牲膜を形成する工程と、前記犠牲膜、前記酸化亜鉛膜、前記保護膜、前記電子供給層及び前記電子走行層に、第１開口及び第２開口を形成する工程と、第１酸処理により、前記酸化亜鉛膜の前記第１開口に露出する第１部分に、第１空隙部と、前記第１空隙部内で前記犠牲膜を支える複数の第１支柱部とを、前記酸化亜鉛膜の前記第２開口に露出する第２部分に、第２空隙部と、前記第２空隙部内で前記犠牲膜を支える複数の第２支柱部とを、それぞれ形成する工程と、前記第１酸処理の後、前記第１開口の底面の上に第１導電型の不純物を含有するソース領域を、前記第２開口の底面の上に前記第１導電型の不純物を含有するドレイン領域を、それぞれ形成する工程と、前記ソース領域及び前記ドレイン領域を形成する工程の後に、前記酸化亜鉛膜の全体に第２酸処理を行う工程と、を有する。

【発明の効果】

【0007】

本開示によれば、スループットの低下を抑制しながらコンタクト抵抗を低減できる。

【図面の簡単な説明】

【0008】

【図1】図１は、実施形態に係る半導体装置の製造方法を示す断面図（その１）である。

【図2】図２は、実施形態に係る半導体装置の製造方法を示す断面図（その２）である。

【図3】図３は、実施形態に係る半導体装置の製造方法を示す断面図（その３）である。

【図4】図４は、実施形態に係る半導体装置の製造方法を示す断面図（その４）である。

【図5】図５は、実施形態に係る半導体装置の製造方法を示す断面図（その５）である。

【図6】図６は、実施形態に係る半導体装置の製造方法を示す断面図（その６）である。

【図7】図７は、実施形態に係る半導体装置の製造方法を示す断面図（その７）である。

【図8】図８は、実施形態に係る半導体装置の製造方法を示す断面図（その８）である。

【図9】図９は、実施形態に係る半導体装置の製造方法を示す断面図（その９）である。

【図10】図１０は、実施形態に係る半導体装置の製造方法を示す断面図（その１０）である。

【図11】図１１は、第１参考例を示す断面図である。

【図12】図１２は、第２参考例を示す断面図である。

【発明を実施するための形態】

【0009】

［本開示の実施形態の説明］
最初に本開示の実施態様を列記して説明する。

【0010】

〔１〕 本開示の一態様に係る半導体装置の製造方法は、基板の上方に電子走行層を形成する工程と、前記電子走行層の上方に電子供給層を形成する工程と、前記電子走行層の上方に保護膜を形成する工程と、前記保護膜の上に酸化亜鉛膜をゾルゲル法により形成する工程と、前記酸化亜鉛膜の上に犠牲膜を形成する工程と、前記犠牲膜、前記酸化亜鉛膜、前記保護膜、前記電子供給層及び前記電子走行層に、第１開口及び第２開口を形成する工程と、第１酸処理により、前記酸化亜鉛膜の前記第１開口に露出する第１部分に、第１空隙部と、前記第１空隙部内で前記犠牲膜を支える複数の第１支柱部とを、前記酸化亜鉛膜の前記第２開口に露出する第２部分に、第２空隙部と、前記第２空隙部内で前記犠牲膜を支える複数の第２支柱部とを、それぞれ形成する工程と、前記第１酸処理の後、前記第１開口の底面の上に第１導電型の不純物を含有するソース領域を、前記第２開口の底面の上に前記第１導電型の不純物を含有するドレイン領域を、それぞれ形成する工程と、前記ソース領域及び前記ドレイン領域を形成する工程の後に、前記酸化亜鉛膜の全体に第２酸処理を行う工程と、を有する。

【0011】

本願発明者は、スループットの低下を抑制すべく、不純物を高濃度で含有する層（以下、高濃度不純物層ということがある）をＭＯＣＶＤ法に代えてスパッタ法等の物理気相成長（physical vapor deposition：ＰＶＤ）法により形成することについて検討を行った。この結果、スループットを大幅に向上できることが判明した。また、電子走行層及び電子供給層とは別にソース領域及びドレイン領域を形成することで、コンタクト抵抗を低減できる。

【0012】

なお、酸化亜鉛膜を形成せずに犠牲膜を保護膜の上に形成し、ソース領域及びドレイン領域を形成することも考えられる。しかしながら、この場合には、ソース領域及びドレイン領域の形成の際に、ソース領域及びドレイン領域の原料からなる層が犠牲膜の第１開口に露出する側面と、第２開口に露出する側面とにも形成される懸念がある。このため、犠牲膜を除去しようとしても、エッチャントが犠牲膜に到達できず、犠牲膜を除去できない。これに対し、犠牲膜の形成前に酸化亜鉛膜を形成し、酸化亜鉛膜に第１空隙部及び第２空隙部を形成する場合には、第２酸処理の際に酸を酸化亜鉛膜の全体に浸透させることができる。従って、酸化亜鉛膜を適切に除去し、これに付随して犠牲膜と、ソース領域及びドレイン領域の原料からなる層とを除去できる。

【0013】

また、第１支柱部及び第２支柱部が形成されない場合には、犠牲膜の第１空隙部上の部分及び第２空隙部上の部分（以下、これらを庇部ということがある）が、自重により保護膜に向けて撓むことがある。また、ソース領域及びドレイン領域が形成された後では、ソース領域及びドレイン領域からなる原料の層の質量及び犠牲膜の自重により庇部が保護膜に向けて撓みやすくなる。そして、庇部が撓んで保護膜に接触すると、酸化亜鉛膜を適切に除去できず、犠牲膜を除去できない。これに対し、第１支柱部及び第２支柱部を形成する場合には、庇部の撓みを抑制し、第２酸処理の際に酸を酸化亜鉛膜の全体に浸透させることができる。従って、酸化亜鉛膜を適切に除去し、これに付随して犠牲膜と、ソース領域及びドレイン領域の原料からなる層とを除去できる。

【0014】

〔２〕 〔１〕において、前記酸化亜鉛膜は、酸化亜鉛の前駆体を含んでもよい。この場合、第１支柱部及び第２支柱部を形成しながら第１空隙部及び第２空隙部を形成しやすい。

【0015】

〔３〕 〔１〕又は〔２〕において、前記犠牲膜として酸化アルミニウム膜を形成してもよい。この場合、酸化亜鉛膜と犠牲膜との間に大きなエッチング選択比を確保しやすい。

【0016】

〔４〕 〔１〕から〔３〕のいずれかにおいて、前記保護膜として窒化珪素膜を形成してもよい。この場合、酸化亜鉛膜と保護膜との間に大きなエッチング選択比を確保しやすい。

【0017】

〔５〕 〔１〕から〔４〕のいずれかにおいて、前記第１酸処理及び前記第２酸処理に、希釈リン酸、希釈塩酸又は希釈フッ酸を用いてもよい。第１酸処理に、希釈リン酸、希釈塩酸又は希釈フッ酸を用いることで、第１支柱部及び第２支柱部を形成しながら第１空隙部及び第２空隙部を形成しやすい。また、第２酸処理に、希釈リン酸、希釈塩酸又は希釈フッ酸を用いることで、酸化亜鉛膜の大部分を除去しやすい。

【0018】

〔６〕 〔１〕から〔５〕のいずれかにおいて、前記酸化亜鉛膜の前記第２酸処理の後に残存する部分に２流体洗浄処理を行う工程を有してもよい。この場合、酸化亜鉛膜の第２酸処理の後に残存する部分を除去しやすい。

【0019】

〔７〕 〔１〕から〔６〕のいずれかにおいて、前記ソース領域及び前記ドレイン領域のそれぞれの前記第１導電型の不純物の濃度は、１×１０^１９ｃｍ^－３以上であってもよい。この場合、コンタクト抵抗を低減しやすい。

【0020】

〔８〕 本開示の他の一態様に係る半導体装置の製造方法は、基板の上方に電子走行層を形成する工程と、前記電子走行層の上方に電子供給層を形成する工程と、前記電子走行層の上方に窒化珪素膜を形成する工程と、前記窒化珪素膜の上に酸化亜鉛膜をゾルゲル法により形成する工程と、前記酸化亜鉛膜の上に酸化アルミニウム膜を形成する工程と、前記酸化アルミニウム膜、前記酸化亜鉛膜、前記窒化珪素膜、前記電子供給層及び前記電子走行層に、第１開口及び第２開口を形成する工程と、第１酸処理により、前記酸化亜鉛膜の前記第１開口に露出する第１部分に、第１空隙部と、前記第１空隙部内で前記酸化アルミニウム膜を支える複数の第１支柱部とを、前記酸化亜鉛膜の前記第２開口に露出する第２部分に、第２空隙部と、前記第２空隙部内で前記酸化アルミニウム膜を支える複数の第２支柱部とを、それぞれ形成する工程と、前記第１酸処理の後、前記第１開口の底面の上に第１導電型の不純物を含有するソース領域を、前記第２開口の底面の上に前記第１導電型の不純物を含有するドレイン領域を、それぞれ形成する工程と、前記ソース領域及び前記ドレイン領域を形成する工程の後に、前記酸化亜鉛膜の全体に第２酸処理を行う工程と、前記酸化亜鉛膜の前記第２酸処理の後に残存する部分に２流体洗浄処理を行う工程と、を有し、前記ソース領域及び前記ドレイン領域のそれぞれの前記第１導電型の不純物の濃度は、１×１０^１９ｃｍ^－３以上であり、前記第１酸処理及び前記第２酸処理に、希釈リン酸、希釈塩酸又は希釈フッ酸を用いる。この場合、スループットの低下を抑制しながらコンタクト抵抗を低減しやすい。

【0021】

［本開示の実施形態の詳細］
以下、本開示の実施形態について詳細に説明するが、本開示はこれらに限定されるものではない。なお、本明細書及び図面において、実質的に同一の機能構成を有する構成要素については、同一の符号を付することにより重複した説明を省くことがある。

【0022】

本実施形態は、窒化物半導体を主構成材料とするＧａＮ－ＨＥＭＴを含む半導体装置の製造方法に関する。図１乃至図１０は、実施形態に係る半導体装置の製造方法を示す断面図である。

【0023】

まず、図１に示すように、基板１０上にバッファ層１２、電子走行層１４、電子供給層１６及びキャップ層１８を形成する。基板１０は、例えば上面の面方位が（０００１）面の炭化珪素（ＳｉＣ）基板である。バッファ層１２は、例えば厚さが５ｎｍ以上かつ１００ｎｍ以下のＡｌＮ層である。電子走行層１４は、例えば厚さが１０００ｎｍ程度のアンドープＧａＮ層である。電子供給層１６は、例えば厚さ２０ｎｍ程度のｎ型ＡｌＧａＮ層である。キャップ層１８は、例えば厚さ５ｎｍ程度のｎ型ＧａＮ層である。本実施形態で用いられるｎ型不純物は、例えばシリコン（Ｓｉ）又はゲルマニウム（Ｇｅ）である。バッファ層１２、電子走行層１４、電子供給層１６及びキャップ層１８の積層方向は、例えば［０００１］方向である。バッファ層１２、電子走行層１４、電子供給層１６及びキャップ層１８は、例えばＭＯＣＶＤ法により形成する。電子走行層１４の上面の近傍に２ＤＥＧ５２が存在する。

【0024】

次に、図２に示すように、キャップ層１８の上に保護膜２２を形成する。保護膜２２は、例えば窒化珪素（ＳｉＮ）膜である。保護膜２２は、例えば減圧ＣＶＤ（low pressure chemical vapor deposition：ＬＰＣＶＤ）法により形成する。保護膜２２の厚さは、例えば１０ｎｍ以上２５ｎｍ以下である。

【0025】

次に、保護膜２２の上に酸化亜鉛（ＺｎＯ）膜７２を形成する。ＺｎＯ膜７２は、ＺｎＯの前駆体を用いてゾルゲル法により形成する。ＺｎＯの前駆体としては、例えば酢酸亜鉛二水和物を用いる。例えば、ＺｎＯの前駆体を含むゾルを保護膜２２の表面に塗布し、５００℃程度の温度で加熱することにより、ゲル化させる。この時、本実施形態では、ＺｎＯの前駆体が残存するようにＺｎＯ膜７２を形成する。つまり、ＺｎＯ膜７２が完全な結晶状態とはならない程度の加熱を行う。ＺｎＯ膜７２の厚さは、例えば１００ｎｍ以上４００ｎｍ以下である。

【0026】

次に、ＺｎＯ膜７２の上に犠牲膜７４を形成する。犠牲膜７４は、例えば酸化アルミニウム（Ａｌ_２Ｏ_３）膜である。犠牲膜７４は、例えば原子層堆積（atomic layer deposition：ＡＬＤ）法により形成する。犠牲膜７４の厚さは、例えば１０ｎｍ以上４０ｎｍ以下である。

【0027】

次に、図３に示すように、犠牲膜７４、ＺｎＯ膜７２、保護膜２２、キャップ層１８、電子供給層１６及び電子走行層１４に第１開口３０及び第２開口４０を形成する。第１開口３０と第２開口４０との間の距離は、例えば１μｍ～２００μｍ程度とする。第１開口３０は底面３０Ｂを有し、第２開口４０は底面４０Ｂを有する。第１開口３０及び第２開口４０の形成では、例えば電子線レジスト（図示せず）をマスクとして、反応性イオンエッチング（reactive ion etching：ＲＩＥ）を行う。犠牲膜７４、ＺｎＯ膜７２及び保護膜２２のエッチングにはフッ素（Ｆ）または塩素（Ｃｌ）を含む反応性ガスが用いられてもよい。キャップ層１８、電子供給層１６及び電子走行層１４のエッチングには塩素（Ｃｌ）を含む反応性ガスが用いられてもよい。

【0028】

次に、図４に示すように、酸を用いた第１酸処理により、ＺｎＯ膜７２の第１開口３０に露出する第１部分に、第１空隙部３４と、複数の第１支柱部３６とを、ＺｎＯ膜７２の第２開口４０に露出する第２部分に、第２空隙部４４と、複数の第２支柱部４６とを、それぞれ形成する。第１支柱部３６は第１空隙部３４内で犠牲膜７４を支え、第２支柱部４６は第２空隙部４４内で犠牲膜７４を支える。第１酸処理は、第１開口３０及び第２開口４０が並ぶ方向における第１空隙部３４及び第２空隙部４４の大きさがそれぞれ４００ｎｍ～６００ｎｍ程度となる時間で行う。

【0029】

第１酸処理の酸には、例えば希釈リン酸、希釈塩酸又は希釈フッ酸を用いる。電子走行層１４、電子供給層１６、キャップ層１８、保護膜２２、ＺｎＯ膜７２及び犠牲膜７４が酸に晒されるが、電子走行層１４、電子供給層１６、キャップ層１８、保護膜２２及び犠牲膜７４はほとんど除去されない。ＺｎＯ膜７２については、ＺｎＯの前駆体が残存する部分が優先的に除去されるが、ゲル化の熱処理の際に結晶化が進んだ部分は除去されにくい。このため、第１空隙部３４及び第２空隙部４４が形成されるとともに、複数の第１支柱部３６及び複数の第２支柱部４６が形成される。第１支柱部３６及び第２支柱部４６のサイズは特に限定されないが、例えば第１支柱部３６及び第２支柱部４６は、２０ｎｍ～１００ｎｍ程度の円相当径を有する。

【0030】

次に、図５に示すように、第１開口３０及び第２開口４０内に半導体層６０をスパッタ法により形成する。半導体層６０は、第１開口３０の底面３０Ｂの上と、第２開口４０の底面４０Ｂの上とに形成する。半導体層６０の形成の際に、照射源としてＮラジカルが用いられる。また、スパッタ用のガスとして、例えばＡｒ、Ｋｒ又はＸｅが用いられる。半導体層６０は、第１開口３０及び第２開口４０内で、電子走行層１４に格子整合しながら成長する。半導体層６０は犠牲膜７４の上にも形成される。半導体層６０が犠牲膜７４の第１開口３０に露出する側面と、第２開口４０に露出する側面とにも形成されてもよい。犠牲膜７４に接する半導体層６０は、例えば多結晶となる。半導体層６０は、例えばｎ型ＧａＮ層である。半導体層６０は、例えばｎ型不純物を電子供給層１６よりも高濃度で含む。半導体層６０のｎ型不純物の濃度は、例えば１×１０^１９ｃｍ^－３以上である。

【0031】

半導体層６０の形成の際には、基板１０の温度を半導体層６０が成長できる温度に保持する。また、半導体層６０は、Ｓｉ等のｎ型不純物をドーピングしながら成長させる。半導体層６０の形成の際には、半導体層６０の形成が完了するまで、基板１０の温度を、半導体層６０にドーピングされたｎ型不純物が半導体層６０に固溶した状態が維持される温度以上、例えば６００℃以上に保持し続けることが好ましい。このような温度制御を行うことで、半導体層６０内でのｎ型不純物の窒素化合物の生成を抑制できる。

【0032】

次に、ＺｎＯ膜７２の全体に酸を用いた第２酸処理を行う。第２酸処理は、ＺｎＯ膜７２の全体に酸が浸透する時間で行う。この結果、図６に示すように、第１空隙部３４が存在していた部分と第２空隙部４４が存在していた部分との間において、ＺｎＯ膜７２の大部分が除去されるとともに、ゲル化の熱処理の際に結晶化が進んだ部分が残渣７６として残存する。また、第１支柱部３６及び第２支柱部４６も残存する。ＺｎＯ膜７２の大部分が除去されることで、犠牲膜７４も除去され、犠牲膜７４の除去に伴って、半導体層６０のうち犠牲膜７４の上に形成されていた部分も除去される。一方、半導体層６０の第１開口３０内の部分及び第２開口４０内の部分は除去されず、第１開口３０内にソース領域３２が得られ、第２開口４０内にドレイン領域４２が得られる。第２酸処理の酸には、第１酸処理の酸と同様に、例えば希釈リン酸、希釈塩酸又は希釈フッ酸を用いる。

【0033】

次に、図７に示すように、第１支柱部３６、第２支柱部４６及び残渣７６を除去する。第１支柱部３６、第２支柱部４６及び残渣７６は、例えば高圧純水処理等の２流体洗浄処理により除去することができる。

【0034】

次に、図８に示すように、ソース領域３２の上にソース電極３８を形成し、ドレイン領域４２の上にドレイン電極４８を形成する。ソース電極３８及びドレイン電極４８は、例えば蒸着、リフトオフ及び合金化熱処理により形成できる。ソース電極３８及びドレイン電極４８は、例えばＴａ膜と、Ａｌ膜とを含む。ソース電極３８及びドレイン電極４８は、それぞれソース領域３２、ドレイン領域４２を介して２ＤＥＧ５２にオーミックコンタクトする。

【0035】

次に、図９に示すように、保護膜２２に第３開口５０を形成する。第３開口５０の形成では、例えば電子線レジスト（図示せず）をマスクとして、ＲＩＥを行う。保護膜２２のエッチングにはＦを含む反応性ガスが用いられる。次に、保護膜２２の上にゲート電極５８を形成する。ゲート電極５８は、例えば蒸着及びリフトオフにより形成できる。ゲート電極５８は、例えばＮｉ膜と、Ａｕ膜とを含む。ゲート電極５８は、第３開口５０を通じてキャップ層１８にショットキー接触する。

【0036】

次に、図１０に示すように、ゲート電極５８、ソース電極３８及びドレイン電極４８を覆う絶縁膜２４を形成する。絶縁膜２４としては、例えば酸化アルミニウム膜又は窒化珪素膜を形成する。酸化アルミニウム膜は、例えばＡＬＤ法により形成できる。窒化珪素膜は、例えばプラズマＣＶＤ法により形成できる。

【0037】

その後、必要に応じて配線等を形成する。このようにして、ＧａＮ－ＨＥＭＴを含む半導体装置１００を製造することができる。

【0038】

本実施形態によれば、スパッタ法により半導体層６０を形成しているため、ＭＯＣＶＤ法により形成する場合と比較して、スループットの低下を抑制できる。ＭＯＣＶＤ法は、スパッタ法に比べ、その成膜方法の原理の違いなどから一般的に、成膜時間が長くなるため、スループット（連続的に複数のウエハに成膜を行う場合の単位時間あたりの処理枚数）が低くなると考えられている。また、電子走行層１４及び電子供給層１６とは別にソース領域３２及びドレイン領域４２を形成しているため、コンタクト抵抗を低減できる。

【0039】

なお、ＺｎＯ膜７２を形成せずに犠牲膜７４を保護膜２２の上に形成し、半導体層６０を形成することも考えられる。しかしながら、この場合には、半導体層６０の形成の際に、半導体層６０が犠牲膜７４の第１開口３０に露出する側面と、第２開口４０に露出する側面とにも形成される懸念がある。このため、酸処理等により犠牲膜７４を除去しようとしても、エッチャントが犠牲膜７４に到達できず、犠牲膜７４を除去できない。図１１に、第１参考例として、ＺｎＯ膜７２を形成せずに犠牲膜７４を保護膜２２の上に形成した場合に得られる状態を示す。

【0040】

これに対し、本実施形態では、犠牲膜７４の形成前にＺｎＯ膜７２を形成し、ＺｎＯ膜７２に第１空隙部３４及び第２空隙部４４を形成しているため、犠牲膜７４を除去するためのＺｎＯ膜７２の第２酸処理の際に、酸をＺｎＯ膜７２の全体に浸透させることができる。

【0041】

また、第１支柱部３６及び第２支柱部４６が形成されないような条件で第１空隙部３４及び第２空隙部４４を形成することも考えられる。しかしながら、この場合には、犠牲膜７４の第１空隙部３４上の部分及び第２空隙部４４上の部分が、自重により保護膜２２に向けて撓むことがある。また、半導体層６０が形成された後では、半導体層６０の質量及び犠牲膜７４の自重により庇部が保護膜２２に向けて撓みやすくなる。そして、庇部が撓んで保護膜２２に接触すると、ＺｎＯ膜７２の第２酸処理を行おうとしても、酸がＺｎＯ膜７２に到達できず、ＺｎＯ膜７２を除去できず、犠牲膜７４も除去できない。図１２に、第２参考例として、第１支柱部３６及び第２支柱部４６を形成せずに第１空隙部３４及び第２空隙部４４を形成した場合に得られる状態を示す。

【0042】

これに対し、本実施形態では、第１支柱部３６及び第２支柱部４６を形成しているため、庇部の撓みを抑制し、犠牲膜７４を除去するためのＺｎＯ膜７２の第２酸処理の際に、酸をＺｎＯ膜７２の全体に浸透させることができる。

【0043】

なお、ＺｎＯ膜７２をゾルゲル法により形成した場合、ＺｎＯ膜７２中にＺｎＯの前駆体を残存させられるため、第１支柱部３６及び第２支柱部４６を形成しながら第１空隙部３４及び第２空隙部４４を形成できる。一方、ＺｎＯ膜７２をスパッタ法により形成した場合、ＺｎＯ膜７２がＺｎＯの前駆体を含むことがないため、第１支柱部３６及び第２支柱部４６を形成しながら第１空隙部３４及び第２空隙部４４を形成することが困難である。

【0044】

ＺｎＯ膜７２がＺｎＯの前駆体を含むことで、第１支柱部３６及び第２支柱部４６を形成しながら第１空隙部３４及び第２空隙部４４を形成しやすい。

【0045】

犠牲膜７４として酸化アルミニウム膜を形成することで、ＺｎＯ膜７２と犠牲膜７４との間に大きなエッチング選択比を確保しやすい。また、保護膜２２として窒化珪素膜を形成することで、ＺｎＯ膜７２と保護膜２２との間に大きなエッチング選択比を確保しやすい。

【0046】

第１酸処理に、希釈リン酸、希釈塩酸又は希釈フッ酸を用いることで、第１支柱部３６及び第２支柱部４６を形成しながら第１空隙部３４及び第２空隙部４４を形成しやすい。第２酸処理に、希釈リン酸、希釈塩酸又は希釈フッ酸を用いることで、ＺｎＯ膜７２の大部分を除去しやすい。

【0047】

ＺｎＯ膜７２の残渣７６に２流体洗浄処理を行うことで、第１支柱部３６、第２支柱部４６及び残渣７６を除去しやすい。

【0048】

ソース領域３２及びドレイン領域４２のそれぞれのｎ型導電型の不純物の濃度は、好ましくは１×１０^１９ｃｍ^－３以上であり、より好ましくは２×１０^１９ｃｍ^－３以上であり、更に好ましくは３×１０^１９ｃｍ^－３以上である。ソース電極３８及びドレイン電極４８のコンタクト抵抗を低減しやすくするためである。

【0049】

なお、上述のように、半導体層６０の形成の際にＡｒ、Ｋｒ又はＸｅが用いられる。このため、ソース領域３２及びドレイン領域４２中にＡｒ、Ｋｒ又はＸｅが残存していてもよい。通常、ＭＯＣＶＤ法で形成した窒化物半導体層にはＡｒ、Ｋｒ又はＸｅが含まれないため、Ａｒ、Ｋｒ又はＸｅが残存しているか否かに基づいて、ソース領域３２及びドレイン領域４２がスパッタ法により生成されたのか、ＭＯＣＶＤ法により形成されたのかを判別できる。

【0050】

ソース領域３２及びドレイン領域４２中の不純物の濃度は、たとえば二次イオン質量分析（Secondary Ion Mass Spectrometry：ＳＩＭＳ）法により測定可能である。

【0051】

ソース領域３２及びドレイン領域４２の材料はＧａＮに限定されない。半導体層６０の材料がＡｌＧａＮ、ＡｌＮ、ＩｎＡｌＮ又はＩｎＡｌＧａＮ等であってもよい。

【0052】

以上、実施形態について詳述したが、特定の実施形態に限定されるものではなく、特許請求の範囲に記載された範囲内において、種々の変形及び変更が可能である。

【符号の説明】

【0053】

１０：基板
１２：バッファ層
１４：電子走行層
１６：電子供給層
１８：キャップ層
２２：保護膜
２４：絶縁膜
３０：第１開口
３０Ｂ：底面
３２：ソース領域
３４：第１空隙部
３６：第１支柱部
３８：ソース電極
４０：第２開口
４０Ｂ：底面
４２：ドレイン領域
４４：第２空隙部
４６：第２支柱部
４８：ドレイン電極
５０：第３開口
５８：ゲート電極
６０：半導体層
７２：ＺｎＯ膜
７４：犠牲膜
７６：残渣
１００：半導体装置

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】