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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2023167538
(43)【公開日】2023-11-24
(54)【発明の名称】半導体装置
(51)【国際特許分類】
H01L 21/337 20060101AFI20231116BHJP
H01L 21/338 20060101ALI20231116BHJP
【ＦＩ】
H01L29/80 C
H01L29/80 H
【審査請求】未請求
【請求項の数】10
【出願形態】ＯＬ
(21)【出願番号】P 2022078806
(22)【出願日】2022-05-12
(71)【出願人】
【識別番号】000002037
【氏名又は名称】新電元工業株式会社
(74)【代理人】
【識別番号】100110858
【弁理士】
【氏名又は名称】柳瀬 睦肇
(74)【代理人】
【識別番号】100172627
【弁理士】
【氏名又は名称】宮澤 亘
(72)【発明者】
【氏名】森朝 文也
(72)【発明者】
【氏名】松原 未織
(72)【発明者】
【氏名】仙田 悟
【テーマコード（参考）】
5F102
【Ｆターム（参考）】
5F102FA01
5F102GB01
5F102GC01
5F102GD04
5F102GJ01
5F102GJ02
5F102GJ03
5F102GJ04
5F102GL04
5F102GM04
5F102GM08
5F102GQ01
5F102HC01
(57)【要約】
【課題】ＡｌＧａＮ層の電界集中を抑制することで、リーク電流の増加及び耐圧の劣化を抑制し、また電流コラプス現象を抑制できる半導体装置を提供する。
【解決手段】本発明は、ｎ型ＧａＮ層１２と、ｎ型ＧａＮ層１２上に配置された第１のｎ型ＡｌＧａＮ層１３と、第１のｎ型ＡｌＧａＮ層１３上に配置された第２のｎ型ＡｌＧａＮ層２１と、第１のｎ型ＡｌＧａＮ層１３上に配置され、第２のｎ型ＡｌＧａＮ層２１の一方側に位置するソース電極１５と、第１のｎ型ＡｌＧａＮ層１３上に配置され、第２のｎ型ＡｌＧａＮ層２１の他方側に位置するドレイン電極１６と、第２のｎ型ＡｌＧａＮ層２１上に配置され、第２のｎ型ＡｌＧａＮ層２１上の中央より前記ソース電極１５側に位置するｐ型ＡｌＧａＮ層２２と、ｐ型ＡｌＧａＮ層２２上に配置されたゲート電極１８と、を有する半導体装置である。
【選択図】図１
【解決手段】本発明は、ｎ型ＧａＮ層１２と、ｎ型ＧａＮ層１２上に配置された第１のｎ型ＡｌＧａＮ層１３と、第１のｎ型ＡｌＧａＮ層１３上に配置された第２のｎ型ＡｌＧａＮ層２１と、第１のｎ型ＡｌＧａＮ層１３上に配置され、第２のｎ型ＡｌＧａＮ層２１の一方側に位置するソース電極１５と、第１のｎ型ＡｌＧａＮ層１３上に配置され、第２のｎ型ＡｌＧａＮ層２１の他方側に位置するドレイン電極１６と、第２のｎ型ＡｌＧａＮ層２１上に配置され、第２のｎ型ＡｌＧａＮ層２１上の中央より前記ソース電極１５側に位置するｐ型ＡｌＧａＮ層２２と、ｐ型ＡｌＧａＮ層２２上に配置されたゲート電極１８と、を有する半導体装置である。
【選択図】図１
【特許請求の範囲】
【請求項1】
ｎ型ＧａＮ層と、
前記ｎ型ＧａＮ層上に配置された第１のｎ型ＡｌＧａＮ層と、
前記第１のｎ型ＡｌＧａＮ層上に配置された第２のｎ型ＡｌＧａＮ層と、
前記第１のｎ型ＡｌＧａＮ層上に配置され、前記第２のｎ型ＡｌＧａＮ層の一方側に位置するソース電極と、
前記第１のｎ型ＡｌＧａＮ層上に配置され、前記第２のｎ型ＡｌＧａＮ層の他方側に位置するドレイン電極と、
前記第２のｎ型ＡｌＧａＮ層上に配置され、前記第２のｎ型ＡｌＧａＮ層上の中央より前記ソース電極側に位置するｐ型ＡｌＧａＮ層と、
前記ｐ型ＡｌＧａＮ層上に配置されたゲート電極と、
を有することを特徴とする半導体装置。
前記ｎ型ＧａＮ層上に配置された第１のｎ型ＡｌＧａＮ層と、
前記第１のｎ型ＡｌＧａＮ層上に配置された第２のｎ型ＡｌＧａＮ層と、
前記第１のｎ型ＡｌＧａＮ層上に配置され、前記第２のｎ型ＡｌＧａＮ層の一方側に位置するソース電極と、
前記第１のｎ型ＡｌＧａＮ層上に配置され、前記第２のｎ型ＡｌＧａＮ層の他方側に位置するドレイン電極と、
前記第２のｎ型ＡｌＧａＮ層上に配置され、前記第２のｎ型ＡｌＧａＮ層上の中央より前記ソース電極側に位置するｐ型ＡｌＧａＮ層と、
前記ｐ型ＡｌＧａＮ層上に配置されたゲート電極と、
を有することを特徴とする半導体装置。
【請求項2】
ｎ型ＧａＮ層と、
前記ｎ型ＧａＮ層上に配置されたｎ型ＡｌＧａＮ層と、
前記ｎ型ＡｌＧａＮ層上に配置された第１のｐ型ＡｌＧａＮ層と、
前記ｎ型ＡｌＧａＮ層上に配置され、前記第１のｐ型ＡｌＧａＮ層の一方側に位置するソース電極と、
前記ｎ型ＡｌＧａＮ層上に配置され、前記第１のｐ型ＡｌＧａＮ層の他方側に位置するドレイン電極と、
前記第１のｐ型ＡｌＧａＮ層上に配置され、前記第１のｐ型ＡｌＧａＮ層上の中央より前記ソース電極側に位置する第２のｐ型ＡｌＧａＮ層と、
前記第２のｐ型ＡｌＧａＮ層上に配置されたゲート電極と、
を有することを特徴とする半導体装置。
前記ｎ型ＧａＮ層上に配置されたｎ型ＡｌＧａＮ層と、
前記ｎ型ＡｌＧａＮ層上に配置された第１のｐ型ＡｌＧａＮ層と、
前記ｎ型ＡｌＧａＮ層上に配置され、前記第１のｐ型ＡｌＧａＮ層の一方側に位置するソース電極と、
前記ｎ型ＡｌＧａＮ層上に配置され、前記第１のｐ型ＡｌＧａＮ層の他方側に位置するドレイン電極と、
前記第１のｐ型ＡｌＧａＮ層上に配置され、前記第１のｐ型ＡｌＧａＮ層上の中央より前記ソース電極側に位置する第２のｐ型ＡｌＧａＮ層と、
前記第２のｐ型ＡｌＧａＮ層上に配置されたゲート電極と、
を有することを特徴とする半導体装置。
【請求項3】
請求項１において、
前記第２のｎ型ＡｌＧａＮ層の組成は、ＡｌｘＧａ１－ＸＮであり、ｘは０．０１以上０．２５以下であることを特徴とする半導体装置。
前記第２のｎ型ＡｌＧａＮ層の組成は、ＡｌｘＧａ１－ＸＮであり、ｘは０．０１以上０．２５以下であることを特徴とする半導体装置。
【請求項4】
請求項１又は３において、
前記第２のｎ型ＡｌＧａＮ層のＡｌ濃度は、５原子％以下であることを特徴とする半導体装置。
前記第２のｎ型ＡｌＧａＮ層のＡｌ濃度は、５原子％以下であることを特徴とする半導体装置。
【請求項5】
請求項２において、
前記第１のｐ型ＡｌＧａＮ層の組成は、ＡｌｘＧａ１－ｘＮであり、ｘは０．０１以上０．２５以下であることを特徴とする半導体装置。
前記第１のｐ型ＡｌＧａＮ層の組成は、ＡｌｘＧａ１－ｘＮであり、ｘは０．０１以上０．２５以下であることを特徴とする半導体装置。
【請求項6】
請求項２又は５において、
前記第１のｐ型ＡｌＧａＮ層のＡｌ濃度は、５原子％以下であることを特徴とする半導体装置。
前記第１のｐ型ＡｌＧａＮ層のＡｌ濃度は、５原子％以下であることを特徴とする半導体装置。
【請求項7】
請求項１、２、３及び５のいずれか一項において、
前記ｎ型ＧａＮ層はバッファー層上に配置されており、
前記バッファー層は基板上に配置されていることを特徴とする半導体装置。
前記ｎ型ＧａＮ層はバッファー層上に配置されており、
前記バッファー層は基板上に配置されていることを特徴とする半導体装置。
【請求項8】
請求項７において、
前記基板は、Ｓｉ基板、サファイア基板、ＳｉＣ基板、ＧａＮ基板、ＡｌＮ基板又はＧａ２Ｏ３基板であることを特徴とする半導体装置。
前記基板は、Ｓｉ基板、サファイア基板、ＳｉＣ基板、ＧａＮ基板、ＡｌＮ基板又はＧａ２Ｏ３基板であることを特徴とする半導体装置。
【請求項9】
請求項１又は３において、
前記第１のｎ型ＡｌＧａＮ層、前記第２のｎ型ＡｌＧａＮ層及び前記ｐ型ＡｌＧａＮ層の各々は、１ｎｍ以上６０ｎｍ以下の範囲内の厚さを有することを特徴とする半導体装置。
前記第１のｎ型ＡｌＧａＮ層、前記第２のｎ型ＡｌＧａＮ層及び前記ｐ型ＡｌＧａＮ層の各々は、１ｎｍ以上６０ｎｍ以下の範囲内の厚さを有することを特徴とする半導体装置。
【請求項10】
請求項２又は５において、
前記ｎ型ＡｌＧａＮ層、前記第１のｐ型ＡｌＧａＮ層及び前記第２のｐ型ＡｌＧａＮ層の各々は、１ｎｍ以上６０ｎｍ以下の範囲内の厚さを有することを特徴とする半導体装置。
前記ｎ型ＡｌＧａＮ層、前記第１のｐ型ＡｌＧａＮ層及び前記第２のｐ型ＡｌＧａＮ層の各々は、１ｎｍ以上６０ｎｍ以下の範囲内の厚さを有することを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体装置に関する。
【背景技術】
【0002】
従来の半導体装置は、ＨＥＭＴ（高電子移動度トランジスタ）としての分極接合ＧａＮ系ＦＥＴである。この分極接合ＧａＮ系ＦＥＴは、Ｓｉ基板上に形成されたバッファー層と、このバッファー層上に形成された第１のｎ型ＧａＮ層と、この第１のｎ型ＧａＮ層上に形成されたｎ型ＡｌＧａＮ層と、このｎ型ＡｌＧａＮ層上に形成された第２のｎ型ＧａＮ層を有している。そのｎ型ＡｌＧａＮ層上には、第２のｎ型ＧａＮ層の一方側に位置するソース電極及び第２のｎ型ＧａＮ層の他方側に位置するドレイン電極が形成されている。第２のｎ型ＧａＮ層上にはｐ型ＧａＮ層が形成されており、このｐ型ＧａＮ層上にはゲート電極が形成されている。これに関連する技術が特許文献１に開示されている。
【0003】
上記の従来の分極接合ＧａＮ系ＦＥＴでは、バッファー層上に、エピタキシャル成長法により第１のＧａＮ層、ＡｌＧａＮ層、第２のＧａＮ層が順に形成される。このエピタキシャル成長の時に、第１のＧａＮ層、ＡｌＧａＮ層、第２のＧａＮ層にＳiやＣのような不純物が混入され、これらの層がｎ型化される。それにより、ｎ型ＡｌＧａＮ層とｎ型ＧａＮ層に電界集中を招き、結果としてリーク電流の増加及び耐圧の劣化を招くことがある。また、これらの層のｎ型化は、電流コラプスの抑制を阻害することがある。
【0004】
そこで、上記の半導体装置において、ｎ型ＡｌＧａＮ層とｎ型ＧａＮ層の電界集中を抑制し、リーク電流の増加及び耐圧の劣化を抑制すること、また電流コラプス現象を抑制することが求められている。
【先行技術文献】
【特許文献】
【0005】
【特許文献1】特開２０１５－１０６６２７号公報
【発明の概要】
【発明が解決しようとする課題】
【0006】
本発明の種々の態様は、ＡｌＧａＮ層の電界集中を抑制することで、リーク電流の増加及び耐圧の劣化を抑制し、また電流コラプス現象を抑制できる半導体装置を提供することを目的とする。
【課題を解決するための手段】
【0007】
以下に本発明の種々の態様について説明する。
【0008】
［１］ｎ型ＧａＮ層と、
前記ｎ型ＧａＮ層上に配置された第１のｎ型ＡｌＧａＮ層と、
前記第１のｎ型ＡｌＧａＮ層上に配置された第２のｎ型ＡｌＧａＮ層と、
前記第１のｎ型ＡｌＧａＮ層上に配置され、前記第２のｎ型ＡｌＧａＮ層の一方側に位置するソース電極と、
前記第１のｎ型ＡｌＧａＮ層上に配置され、前記第２のｎ型ＡｌＧａＮ層の他方側に位置するドレイン電極と、
前記第２のｎ型ＡｌＧａＮ層上に配置され、前記第２のｎ型ＡｌＧａＮ層上の中央より前記ソース電極側に位置するｐ型ＡｌＧａＮ層と、
前記ｐ型ＡｌＧａＮ層上に配置されたゲート電極と、
を有することを特徴とする半導体装置。
前記ｎ型ＧａＮ層上に配置された第１のｎ型ＡｌＧａＮ層と、
前記第１のｎ型ＡｌＧａＮ層上に配置された第２のｎ型ＡｌＧａＮ層と、
前記第１のｎ型ＡｌＧａＮ層上に配置され、前記第２のｎ型ＡｌＧａＮ層の一方側に位置するソース電極と、
前記第１のｎ型ＡｌＧａＮ層上に配置され、前記第２のｎ型ＡｌＧａＮ層の他方側に位置するドレイン電極と、
前記第２のｎ型ＡｌＧａＮ層上に配置され、前記第２のｎ型ＡｌＧａＮ層上の中央より前記ソース電極側に位置するｐ型ＡｌＧａＮ層と、
前記ｐ型ＡｌＧａＮ層上に配置されたゲート電極と、
を有することを特徴とする半導体装置。
【0009】
［２］ｎ型ＧａＮ層と、
前記ｎ型ＧａＮ層上に配置されたｎ型ＡｌＧａＮ層と、
前記ｎ型ＡｌＧａＮ層上に配置された第１のｐ型ＡｌＧａＮ層と、
前記ｎ型ＡｌＧａＮ層上に配置され、前記第１のｐ型ＡｌＧａＮ層の一方側に位置するソース電極と、
前記ｎ型ＡｌＧａＮ層上に配置され、前記第１のｐ型ＡｌＧａＮ層の他方側に位置するドレイン電極と、
前記第１のｐ型ＡｌＧａＮ層上に配置され、前記第１のｐ型ＡｌＧａＮ層上の中央より前記ソース電極側に位置する第２のｐ型ＡｌＧａＮ層と、
前記第２のｐ型ＡｌＧａＮ層上に配置されたゲート電極と、
を有することを特徴とする半導体装置。
前記ｎ型ＧａＮ層上に配置されたｎ型ＡｌＧａＮ層と、
前記ｎ型ＡｌＧａＮ層上に配置された第１のｐ型ＡｌＧａＮ層と、
前記ｎ型ＡｌＧａＮ層上に配置され、前記第１のｐ型ＡｌＧａＮ層の一方側に位置するソース電極と、
前記ｎ型ＡｌＧａＮ層上に配置され、前記第１のｐ型ＡｌＧａＮ層の他方側に位置するドレイン電極と、
前記第１のｐ型ＡｌＧａＮ層上に配置され、前記第１のｐ型ＡｌＧａＮ層上の中央より前記ソース電極側に位置する第２のｐ型ＡｌＧａＮ層と、
前記第２のｐ型ＡｌＧａＮ層上に配置されたゲート電極と、
を有することを特徴とする半導体装置。
【0010】
［３］上記［１］において、
前記第２のｎ型ＡｌＧａＮ層の組成は、ＡｌｘＧａ１－ＸＮであり、ｘは０．０１以上０．２５以下であることを特徴とする半導体装置。
前記第２のｎ型ＡｌＧａＮ層の組成は、ＡｌｘＧａ１－ＸＮであり、ｘは０．０１以上０．２５以下であることを特徴とする半導体装置。
【0011】
［４］上記［１］又は［３］において、
前記第２のｎ型ＡｌＧａＮ層のＡｌ濃度は、５原子％以下であることを特徴とする半導体装置。
前記第２のｎ型ＡｌＧａＮ層のＡｌ濃度は、５原子％以下であることを特徴とする半導体装置。
【0012】
［５］上記［２］において、
前記第１のｐ型ＡｌＧａＮ層の組成は、ＡｌｘＧａ１－ｘＮであり、ｘは０．０１以上０．２５以下であることを特徴とする半導体装置。
前記第１のｐ型ＡｌＧａＮ層の組成は、ＡｌｘＧａ１－ｘＮであり、ｘは０．０１以上０．２５以下であることを特徴とする半導体装置。
【0013】
［６］上記［２］又は［５］において、
前記第１のｐ型ＡｌＧａＮ層のＡｌ濃度は、５原子％以下であることを特徴とする半導体装置。
前記第１のｐ型ＡｌＧａＮ層のＡｌ濃度は、５原子％以下であることを特徴とする半導体装置。
【0014】
［７］上記［１］、［２］、［３］及び［５］のいずれか一項において、
前記ｎ型ＧａＮ層はバッファー層上に配置されており、
前記バッファー層は基板上に配置されていることを特徴とする半導体装置。
前記ｎ型ＧａＮ層はバッファー層上に配置されており、
前記バッファー層は基板上に配置されていることを特徴とする半導体装置。
【0015】
［８］上記［７］において、
前記基板は、Ｓｉ基板、サファイア基板、ＳｉＣ基板、ＧａＮ基板、ＡｌＮ基板又はＧａ２Ｏ３基板であることを特徴とする半導体装置。
前記基板は、Ｓｉ基板、サファイア基板、ＳｉＣ基板、ＧａＮ基板、ＡｌＮ基板又はＧａ２Ｏ３基板であることを特徴とする半導体装置。
【0016】
［９］上記［１］において、
前記第１のｎ型ＡｌＧａＮ層、前記第２のｎ型ＡｌＧａＮ層及び前記ｐ型ＡｌＧａＮ層の各々は、１ｎｍ以上６０ｎｍ以下の範囲内の厚さを有することを特徴とする半導体装置。
前記第１のｎ型ＡｌＧａＮ層、前記第２のｎ型ＡｌＧａＮ層及び前記ｐ型ＡｌＧａＮ層の各々は、１ｎｍ以上６０ｎｍ以下の範囲内の厚さを有することを特徴とする半導体装置。
【0017】
［１０］上記［２］又は［５］において、
前記ｎ型ＡｌＧａＮ層、前記第１のｐ型ＡｌＧａＮ層及び前記第２のｐ型ＡｌＧａＮ層の各々は、１ｎｍ以上６０ｎｍ以下の範囲内の厚さを有することを特徴とする半導体装置。
前記ｎ型ＡｌＧａＮ層、前記第１のｐ型ＡｌＧａＮ層及び前記第２のｐ型ＡｌＧａＮ層の各々は、１ｎｍ以上６０ｎｍ以下の範囲内の厚さを有することを特徴とする半導体装置。
【発明の効果】
【0018】
本発明の上記［１］の半導体装置によれば、ｎ型ＧａＮ層１２の上に第１のｎ型ＡｌＧａＮ層１３を積層すると、格子整合する。つまり、下地原子配列に上地原子配列が一致する。また第２のｎ型ＡｌＧａＮ層２１はその下層の第１のｎ型ＡｌＧａＮ層１３とＡｌＧａＮという点で同じ材料であるため、第２のｎ型ＡｌＧａＮ層２１がエピタキシャル成長する際に格子整合する。つまり、エピタキシャル成長する際に、格子定数の整合性がよく、歪が生じにくいため、第２のｎ型ＡｌＧａ２１に表面欠陥や格子欠陥が生じにくい。それにより、トランジスタがオフ時のリーク電流が減少すると考えられる。これとともに、電流コラプス現象である２次元電子ガス（２ＤＥＧ）の電子がポテンシャル障壁を超えて第１のｎ型ＡｌＧａＮ層に移動しても、第２のｎ型ＡｌＧａＮ層の表面欠陥準位に捕獲されることを抑制できる。
【0019】
本発明の上記［２］の半導体装置によれば、第１のｐ型ＡｌＧａＮ層がｐ型キャリアを有するため、トランジスタのオフ時のバランスが良くなるので、耐圧の劣化を抑制できる。また、第１のｐ型ＡｌＧａＮ層はその下層のｎ型ＡｌＧａＮ層とＡｌＧａＮという点で同じ材料であるため、第１のｐ型ＡｌＧａＮ層がエピタキシャル成長する際に格子整合する。つまり、エピタキシャル成長する際に、格子定数の整合性がよく、歪が生じにくいため、第１のｐ型ＡｌＧａＮ層に表面欠陥や格子欠陥が生じにくい。それにより、トランジスタがオフ時のリーク電流が減少すると考えられる。これとともに、電流コラプス現象である２次元電子ガス（２ＤＥＧ）の電子がポテンシャル障壁を超えてｎ型ＡｌＧａＮ層に移動しても、第１のｐ型ＡｌＧａＮ層ａに内在する欠陥準位に捕獲されることを抑制でき、その結果、電流コラプス現象を抑制できる。
【0020】
本発明の上記［４］の半導体装置によれば、第２のｎ型ＡｌＧａＮ層のＡｌ濃度は、５原子％以下とすることで、オフ時のドレインソースリークを減らすことができる。
【0021】
本発明の上記［６］の半導体装置によれば、第１のｐ型ＡｌＧａＮ層のＡｌ濃度を５原子％以下とすることで、オフ時のドレインソースリークを減らすことができる。
【0022】
また、本発明の種々の態様によれば、ＡｌＧａＮ層の電界集中を抑制することで、リーク電流の増加及び耐圧の劣化を抑制し、また電流コラプス現象を抑制できる半導体装置を提供することができる。
【図面の簡単な説明】
【0023】
【発明を実施するための形態】
【0024】
以下では、本発明の実施形態について図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは、当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。
【0025】
（第１の実施形態）
図１は、本発明の一態様に係る半導体装置を模式的に示す断面図である。
図１は、本発明の一態様に係る半導体装置を模式的に示す断面図である。
【0026】
この半導体装置は、ｎ型ＧａＮ層１２と、ｎ型ＧａＮ層１２上に配置された第１のｎ型ＡｌＧａＮ層１３と、第１のｎ型ＡｌＧａＮ層１３上に配置された第２のｎ型ＡｌＧａＮ層２１と、第１のｎ型ＡｌＧａＮ層１３上に配置され、第２のｎ型ＡｌＧａＮ層２１の一方側に位置するソース電極１５と、第１のｎ型ＡｌＧａＮ層１３上に配置され、第２のｎ型ＡｌＧａＮ層２１の他方側に位置するドレイン電極１６と、第２のｎ型ＡｌＧａＮ層２１上に配置され、第２のｎ型ＡｌＧａＮ層２１上の中央よりソース電極１５側に位置するｐ型ＡｌＧａＮ層２２と、ｐ型ＡｌＧａＮ層２２上に配置されたゲート電極１８と、を有する。
【0027】
以下に詳細に説明する。
図１に示す半導体装置はＨＥＭＴ（高電子移動度トランジスタ）としての分極接合ＧａＮ系ＦＥＴ（Field Effect Transistor）である。
分極接合ＧａＮ系ＦＥＴは基板１０を有し、この基板１０はＳｉ基板、サファイア基板、ＳｉＣ基板、ＧａＮ基板、ＡｌＮ基板又はＧａ２Ｏ３基板であるとよい。基板１０の上にはバッファー層１１が形成されている。このバッファー層１１は、超格子構造（ＳＬＳ）と呼ばれ、例えばＧａＮ混晶いわゆるＡｌＧａＮ、ＩｎＧａＮ、ＡｌＩｎＧａＮ又はその複数の組み合わせで形成されるとよい。バッファー層１１上にはｎ型ＧａＮ層１２が配置されている。
図１に示す半導体装置はＨＥＭＴ（高電子移動度トランジスタ）としての分極接合ＧａＮ系ＦＥＴ（Field Effect Transistor）である。
分極接合ＧａＮ系ＦＥＴは基板１０を有し、この基板１０はＳｉ基板、サファイア基板、ＳｉＣ基板、ＧａＮ基板、ＡｌＮ基板又はＧａ２Ｏ３基板であるとよい。基板１０の上にはバッファー層１１が形成されている。このバッファー層１１は、超格子構造（ＳＬＳ）と呼ばれ、例えばＧａＮ混晶いわゆるＡｌＧａＮ、ＩｎＧａＮ、ＡｌＩｎＧａＮ又はその複数の組み合わせで形成されるとよい。バッファー層１１上にはｎ型ＧａＮ層１２が配置されている。
【0028】
ｎ型ＧａＮ層（ｎ－ＧａＮ）１２上には第１のｎ型ＡｌＧａＮ層（ｎ－ＡｌＧａＮ１）１３が配置されている。第１のｎ型ＡｌＧａＮ層１３の厚さは１ｎｍ以上２０ｎｍ以下であることが好ましい。
【0029】
第１のｎ型ＡｌＧａＮ層１３上には第２のｎ型ＡｌＧａＮ層（ｎ－ＡｌＧａＮ２）２１が配置されている。第２のｎ型ＡｌＧａＮ層２１の厚さは１ｎｍ以上１５ｎｍ以下であることが好ましい。
【0030】
第１及び第２のｎ型ＡｌＧａＮ層１３、２１の各々は、Ａｌ原子を含む混合ガスであるＴＭＡ（トリメチルアルミニウム：（ＣＨ?）?Ａｌ）とともにＴＭＧ（トリメチルガリウム：Ｇａ（ＣＨ３）３）をチャンバー内に導入することで、ＧａＮとなるところをＧａ原子とＡｌ原子が置換されることで形成される。なお、ＴＭＧだけをチャンバー内に導入するとｎ-ＧａＮが成長する。
【0031】
第１のｎ型ＡｌＧａＮ層１３のピエゾ効果で分極することにより、ｎ型ＧａＮ層１２と第１のｎ型ＡｌＧａＮ層１３との間の界面の近傍における第１のｎ型ＡｌＧａＮ層１３に正の固定電荷が誘起され、また、第１のｎ型ＡｌＧａＮ層１３と第２のｎ型ＡｌＧａＮ層２１との間の界面の近傍における第１のｎ型ＡｌＧａＮ層１３に負の固定電荷が誘起される。このため、第１のｎ型ＡｌＧａＮ層１３と第２のｎ型ＡｌＧａＮ層２１との間の界面の近傍における第２のｎ型ＡｌＧａＮ層２１に２次元正孔ガス（２ＤＨＧ）３０が形成され、かつ、ｎ型ＧａＮ層１２と第１のｎ型ＡｌＧａＮ層１３との間の界面の近傍におけるｎ型ＧａＮ層１２に２次元電子ガス（２ＤＥＧ）３１が形成される。その２次元電子ガス（２ＤＥＧ）３１がトランジスタのチャネルとなる。
【0032】
第１のｎ型ＡｌＧａＮ層１３上にはソース電極（Ｓ）１５が配置されており、このソース電極１５は第２のｎ型ＡｌＧａＮ層２１の一方側に位置している。
【0033】
また、第１のｎ型ＡｌＧａＮ層１３上にはドレイン電極（Ｄ）１６が配置されており、このドレイン電極１６は第２のｎ型ＡｌＧａＮ層２１の他方側に位置している。なお、ソース電極１５及びドレイン電極１６は、例えば、Ｔｉ膜の上にＮｉ膜、Ａｕ膜、Ａｌ膜などを積層した積層膜からなるものであるとよい。
【0034】
第２のｎ型ＡｌＧａＮ層２１上にはｐ型ＡｌＧａＮ層（ｐ－ＡｌＧａＮ２）２２が配置されており、ｐ型ＡｌＧａＮ層２２は第２のｎ型ＡｌＧａＮ層２１上の中央よりソース電極１５側に位置している。ｐ型ＡｌＧａＮ層２２の厚さは１ｎｍ以上２０ｎｍ以下であることが好ましい。
【0035】
ｐ型ＡｌＧａＮ層２２は、Ａｌ原子を含む混合ガスであるＴＭＡ（トリメチルアルミニウム：（ＣＨ?）?Ａｌ）とともにＴＭＧ（トリメチルガリウム：Ｇａ（ＣＨ３）３）及びＣｐ２Ｍｇガス（シクロペンタジエニルマグネシウムガス：Ｃ１０Ｈ１０Ｍｇ１０）をチャンバー内に導入することで形成される。
【0036】
ｐ型ＡｌＧａＮ層２２上にはゲート電極（Ｇ）１８が配置されており、このゲート電極１８は例えばＮｉ膜上に他の金属膜を積層した積層膜からなるものであるとよい。
【0037】
本実施形態によれば、ｎ型ＧａＮ層１２の上に第１のｎ型ＡｌＧａＮ層１３を積層すると、格子整合する。つまり、下地原子配列に上地原子配列が一致する。また第２のｎ型ＡｌＧａＮ層２１はその下層の第１のｎ型ＡｌＧａＮ層１３とＡｌＧａＮという点で同じ材料であるため、第２のｎ型ＡｌＧａＮ層２１がエピタキシャル成長する際に格子整合する。つまり、エピタキシャル成長する際に、格子定数の整合性がよく、歪が生じにくいため、第２のｎ型ＡｌＧａＮ層２１に表面欠陥や格子欠陥が生じにくい。それにより、トランジスタがオフ時のリーク電流が減少すると考えられる。これとともに、電流コラプス現象である２次元電子ガス（２ＤＥＧ）３１の電子がポテンシャル障壁を超えて第１のｎ型ＡｌＧａＮ層１３に移動しても、第２のｎ型ＡｌＧａＮ層２１の表面欠陥準位に捕獲されることを抑制できる。
【0038】
図１に示す第２のｎ型ＡｌＧａＮ層２１の組成は、ＡｌｘＧａ１－ｘＮであり、ｘは０．０１以上０．２５以下であるとよい。Ａｌ組成を１～２５％の範囲とする理由は、Ａｌ組成が小さいと閾値電圧Ｖｔｈがプラスの方へシフトするので、ノーマーリオフＮ－ｏｆｆデバイスとなる一つの要因となる。Ｎ－ｏｆｆにする方法としては、Ａｌ組成を極力小さくするか、第１のｐ型ＡｌＧａＮ膜２１の膜厚を小さくするか、の大きく２通りの方法がる。ノーマーリオフＮ－ｏｆｆデバイスとする場合、両者ともに小さくすれば良いというわけではなく、バランスをとることが好ましい。両者を小さくしていくと２ＤＥＧの量が減り、第１のｎ型ＡｌＧａＮ層１３とのコンタクトが取りづらくなったり、第１のｐ型ＡｌＧａＮ膜２１の膜厚（結晶）が形成されにくくなると考えられる。「膜厚（結晶）が形成されにくくなる」とは、必要な物性が機能しない膜厚や結晶となってしまうことである。
【0039】
図１に示す第２のｎ型ＡｌＧａＮ層２１のＡｌ濃度は、５原子％以下であることが好ましい。例えば、第２のｎ型ＡｌＧａＮ層２１の組成をＡｌ０．０５Ｇａ０．９５Ｎにした場合、オフ時のドレインソースリークが減る。ノーマリーオフデバイスでのＩＤＳＳの値が小さくなる。
【0040】
第１のｎ型ＡｌＧａＮ層１３、第２のｎ型ＡｌＧａＮ層２１及びｐ型ＡｌＧａＮ層２２の各々は、１ｎｍ以上６０ｎｍ以下の範囲内の厚さを有するとよい。ｐ型ＡｌＧａＮ層２２の厚さをこのような範囲とする理由は、(1)ｐ型を形成するのに十分なホール又は電子の量を有するために必要となる厚さであること、(2)電界集中による破壊を防止するのに必要な厚さであること、(3)反りやクラックの発生を抑制できる下地との相関を保つために必要な厚さであること、例えば、下地が薄いのに上地が厚いと反りやクラックが発生するので、そのような反りやクラックの発生を抑制できる下地との相関を保つこと、(4)必要な結晶性を維持するために必要となる厚さであること、等である。
【0041】
第１のｎ型ＡｌＧａＮ層１３のより好ましい厚さは１ｎｍ以上２５ｎｍ以下の範囲内である。第１のｎ型ＡｌＧａＮ層１３の厚さは小さくなるにつれて２ＤＥＧ量が減少し、閾値電圧Ｖｔｈがプラスにシフトするので、１ｎｍ以上２５ｎｍ以下の範囲が好ましい。
【0042】
第２のｎ型ＡｌＧａＮ層２１のより好ましい厚さは１ｎｍ以上３０ｎｍ以下の範囲内である。その理由は、第２のｎ型ＡｌＧａＮ層２１は電界集中で壊れない範囲でかつ耐圧が維持できる厚さであればよく、シミュレーション結果より下限値は１ｎｍであれば必要な機能性を有し、製造プロセス的にも作製可能な厚さであること、等である。
【0043】
【0044】
この半導体装置は、ｎ型ＧａＮ層１２ａと、前記ｎ型ＧａＮ層１２ａ上に配置されたｎ型ＡｌＧａＮ層１３と、前記ｎ型ＡｌＧａＮ層１３上に配置された第１のｐ型ＡｌＧａＮ層２１ａと、前記ｎ型ＡｌＧａＮ層１３上に配置され、前記第１のｐ型ＡｌＧａＮ層２１ａの一方側に位置するソース電極１５と、前記ｎ型ＡｌＧａＮ層１３上に配置され、前記第１のｐ型ＡｌＧａＮ層２１ａの他方側に位置するドレイン電極１６と、前記第１のｐ型ＡｌＧａＮ層２１ａ上に配置され、前記第１のｐ型ＡｌＧａＮ層２１ａ上の中央より前記ソース電極１５側に位置する第２のｐ型ＡｌＧａＮ層２２と、前記第２のｐ型ＡｌＧａＮ層２２上に配置されたゲート電極１８と、を有する。
【0045】
以下に詳細に説明する。
図２に示す半導体装置はＨＥＭＴ（高電子移動度トランジスタ）としての分極接合ＧａＮ系ＦＥＴである。
分極接合ＧａＮ系ＦＥＴは第１の実施形態と同様の基板１０及びバッファー層１１を有している。バッファー層１１上にはｎ型ＧａＮ層１２ａが配置されている。
図２に示す半導体装置はＨＥＭＴ（高電子移動度トランジスタ）としての分極接合ＧａＮ系ＦＥＴである。
分極接合ＧａＮ系ＦＥＴは第１の実施形態と同様の基板１０及びバッファー層１１を有している。バッファー層１１上にはｎ型ＧａＮ層１２ａが配置されている。
【0046】
ｎ型ＧａＮ層（ｎ－ＧａＮ）１２ａ上にはｎ型ＡｌＧａＮ層（ｎ－ＡｌＧａＮ１）１３が配置されている。ｎ型ＡｌＧａＮ層１３の厚さは１ｎｍ以上２０ｎｍ以下であることが好ましい。
ｎ型ＡｌＧａＮ層１３及びｎ型ＧａＮ層１２ａの各々の形成方法は、第１の実施形態と同様である。
ｎ型ＡｌＧａＮ層１３及びｎ型ＧａＮ層１２ａの各々の形成方法は、第１の実施形態と同様である。
【0047】
ｎ型ＡｌＧａＮ層１３上には第１のｐ型ＡｌＧａＮ層（ｐ－ＡｌＧａＮ１）２１ａが配置されている。第１のｐ型ＡｌＧａＮ層２１ａの厚さは１ｎｍ以上１５ｎｍ以下であることが好ましい。
【0048】
ｎ型ＡｌＧａＮ層１３のピエゾ効果で分極することにより、ｎ型ＧａＮ層１２ａとｎ型ＡｌＧａＮ層１３との間の界面の近傍におけるｎ型ＡｌＧａＮ層１３に正の固定電荷が誘起され、また、ｎ型ＡｌＧａＮ層１３と第１のｐ型ＡｌＧａＮ層２１ａとの間の界面の近傍におけるｎ型ＡｌＧａＮ層１３に負の固定電荷が誘起される。このため、ｎ型ＡｌＧａＮ層１３と第１のｐ型ＡｌＧａＮ層２１ａとの間の界面の近傍における第１のｐ型ＡｌＧａＮ層２１ａに２次元正孔ガス（２ＤＨＧ）３０が形成され、かつ、ｎ型ＧａＮ層１２ａとｎ型ＡｌＧａＮ層１３との間の界面の近傍におけるｎ型ＧａＮ層１２ａに２次元電子ガス（２ＤＥＧ）３１が形成される。その２次元電子ガス（２ＤＥＧ）３１がトランジスタのチャネルとなる。
【0049】
ｎ型ＡｌＧａＮ層１３上にはソース電極（Ｓ）１５が配置されており、このソース電極１５は第１のｐ型ＡｌＧａＮ層２１ａの一方側に位置している。
【0050】
また、ｎ型ＡｌＧａＮ層１３上にはドレイン電極（Ｄ）１６が配置されており、このドレイン電極１６は第１のｐ型ＡｌＧａＮ層２１ａの他方側に位置している。なお、ソース電極１５及びドレイン電極１６は、例えば、Ｔｉ膜の上にＮｉ膜、Ａｕ膜、Ａｌ膜などを積層した積層膜からなるものであるとよい。
【0051】
第１のｐ型ＡｌＧａＮ層２１ａ上には第２のｐ型ＡｌＧａＮ層（ｐ－ＡｌＧａ２）２２が配置されており、第２のｐ型ＡｌＧａＮ層２２は第１のｐ型ＡｌＧａＮ層２１ａ上の中央よりソース電極１５側に位置している。第２のｐ型ＡｌＧａＮ層２２の厚さは１ｎｍ以上２０ｎｍ以下であることが好ましい。
第１のｐ型ＡｌＧａＮ層２１ａ及び第２のｐ型ＡｌＧａＮ層２２の各々の形成方法は、第１の実施形態のｐ型ＡｌＧａＮ層２２と同様である。
第１のｐ型ＡｌＧａＮ層２１ａ及び第２のｐ型ＡｌＧａＮ層２２の各々の形成方法は、第１の実施形態のｐ型ＡｌＧａＮ層２２と同様である。
【0052】
第２のｐ型ＡｌＧａＮ層２２上にはゲート電極（Ｇ）１８が配置されており、このゲート電極１８は例えばＮｉ膜上に他の金属膜を積層した積層膜からなるものであるとよい。
【0053】
本実施形態によれば、第１のｐ型ＡｌＧａＮ層２１ａがｐ型キャリアを有するため、トランジスタのオフ時のバランスが良くなるので、耐圧の劣化を抑制できる。即ち、高耐圧となる。
【0054】
また、第１のｐ型ＡｌＧａＮ層２１ａはその下層のｎ型ＡｌＧａＮ層１３とＡｌＧａＮという点で同じ材料であるため、第１のｐ型ＡｌＧａＮ層２１ａがエピタキシャル成長する際に格子整合する。つまり、エピタキシャル成長する際に、格子定数の整合性がよく、歪が生じにくいため、第１のｐ型ＡｌＧａＮ層２１ａに表面欠陥や格子欠陥が生じにくい。それにより、トランジスタがオフ時のリーク電流が減少すると考えられる。これとともに、電流コラプス現象である２次元電子ガス（２ＤＥＧ）３１の電子がポテンシャル障壁を超えてｎ型ＡｌＧａＮ層１３に移動しても、第１のｐ型ＡｌＧａＮ層２１ａに内在する欠陥準位に捕獲されることを抑制できる。
【0055】
また、従来技術の分極接合ＧａＮ系ＦＥＴにおける第２のｎ型ＧａＮ層を、本実施形態ではｐ型キャリアを有する第１のｐ型ＡｌＧａＮ層２１ａにすることで、トランジスタがオン状態の時に、高い電圧で加速された２次元電子ガス（２ＤＥＧ）３１の電子がポテンシャル障壁を超えてｎ型ＡｌＧａＮ層１３に移動しても、その電子が第１のｐ型ＡｌＧａＮ層２１ａのホールと中和されるため、ｎ型ＡｌＧａＮ層１３の下部が負に帯電することを抑制できると考えられる。そのため、ｎ型ＡｌＧａＮ層１３の直下の２次元電子ガス（２ＤＥＧ）３１のチャネル内の電子が空乏化されるのを抑制できる。その結果、チャネル抵抗が高くなることを抑制でき、ドレイン電流が減少することを抑制でき、オン抵抗が増加することを抑制でききる。従って、電流コラプス現象を抑制することが可能となる。別言すれば、第１のｐ型ＡｌＧａＮ層２１ａは、ｎ型ＡｌＧａＮ層１３のピエゾ効果での分極のバランスをとる機能を有するとも考えられる。以上の説明により低損失ＧａＮ系ＦＥＴを実現できる。
【0056】
図２に示す第１のｐ型ＡｌＧａＮ層２１ａの組成は、ＡｌｘＧａ１－ｘＮであり、ｘは０．０１以上０．２５以下であるとよい。Ａｌ組成を１～２５％の範囲とする理由は、Ａｌ組成が小さいと閾値電圧Ｖｔｈがプラスの方へシフトするので、ノーマーリオフＮ－ｏｆｆデバイスとなる一つの要因となる。Ｎ－ｏｆｆにする方法としては、Ａｌ組成を極力小さくするか、第１のｐ型ＡｌＧａＮ膜２１ａの膜厚を小さくするか、の大きく２通りの方法がる。ノーマーリオフＮ－ｏｆｆデバイスとする場合、両者ともに小さくすれば良いというわけではなく、バランスをとることが好ましい。両者を小さくしていくと２ＤＥＧの量が減り、ｎ型ＡｌＧａＮ層１３とのコンタクトが取りづらくなったり、第１のｐ型ＡｌＧａＮ膜２１ａの膜厚（結晶）が形成されにくくなると考えられる。「膜厚（結晶）が形成されにくくなる」とは、必要な物性が機能しない膜厚や結晶となってしまうことである。
【0057】
図２に示す第１のｐ型ＡｌＧａＮ層２１ａのＡｌ濃度は、５原子％以下であることが好ましい。例えば、第１のｎ型ＡｌＧａＮ層２１ａの組成をＡｌ０．０５Ｇａ０．９５Ｎにした場合、オフ時のドレインソースリークが減る。ノーマリーオフデバイスでのＩＤＳＳの値が小さくなる。
【0058】
ｎ型ＡｌＧａＮ層１３、第１のｐ型ＡｌＧａＮ層２１ａ及び第２のｐ型ＡｌＧａＮ層２２の各々は、１ｎｍ以上６０ｎｍ以下の範囲内の厚さを有するとよい。第１のｐ型ＡｌＧａＮ層２１ａ及び第２のｐ型ＡｌＧａＮ層２２の各々の厚さをこのような範囲とする理由は、(1)ｐ型を形成するのに十分なホール又は電子の量を有するために必要となる厚さであること、(2)電界集中による破壊を防止するのに必要な厚さであること、(3)反りやクラックの発生を抑制できる下地との相関を保つために必要な厚さであること、例えば、下地が薄いのに上地が厚いと反りやクラックが発生するので、そのような反りやクラックの発生を抑制できる下地との相関を保つこと、(4)必要な結晶性を維持するために必要となる厚さであること、等である。
【0059】
ｎ型ＡｌＧａＮ層１３のより好ましい厚さは１ｎｍ以上２５ｎｍ以下である。ｎ型ＡｌＧａＮ層１３の厚さは小さくなるにつれて２ＤＥＧ量が減少し、閾値電圧Ｖｔｈがプラスにシフトするので、１ｎｍ以上２５ｎｍ以下の範囲が好ましい。
第１のｐ型ＡｌＧａＮ層２１ａのより好ましい厚さは１ｎｍ以上３０ｎｍ以下である。
第１のｐ型ＡｌＧａＮ層２１ａのより好ましい厚さは１ｎｍ以上３０ｎｍ以下である。
【符号の説明】
【0060】
１０ 基板
１１ バッファー層
１２ ｎ型ＧａＮ層（ｎ－ＧａＮ）
１２ａ ｎ型ＧａＮ層１２ａ
１３ 第１のｎ型ＡｌＧａＮ層、ｎ型ＡｌＧａＮ層（ｎ－ＡｌＧａＮ１）
１５ ソース電極（Ｓ）
１６ ドレイン電極（Ｄ）
１８ ゲート電極（Ｇ）
２１ 第２のｎ型ＡｌＧａＮ層（ｎ－ＡｌＧａＮ２）
２１ａ 第１のｐ型ＡｌＧａＮ層（ｐ－ＡｌＧａＮ１）
２２ ｐ型ＡｌＧａＮ層、第２のｐ型ＡｌＧａＮ層（ｐ－ＡｌＧａＮ２）
１１ バッファー層
１２ ｎ型ＧａＮ層（ｎ－ＧａＮ）
１２ａ ｎ型ＧａＮ層１２ａ
１３ 第１のｎ型ＡｌＧａＮ層、ｎ型ＡｌＧａＮ層（ｎ－ＡｌＧａＮ１）
１５ ソース電極（Ｓ）
１６ ドレイン電極（Ｄ）
１８ ゲート電極（Ｇ）
２１ 第２のｎ型ＡｌＧａＮ層（ｎ－ＡｌＧａＮ２）
２１ａ 第１のｐ型ＡｌＧａＮ層（ｐ－ＡｌＧａＮ１）
２２ ｐ型ＡｌＧａＮ層、第２のｐ型ＡｌＧａＮ層（ｐ－ＡｌＧａＮ２）
【図1】
【図2】