特開 2023-167715 表示装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2023167715

(43)【公開日】2023-11-24

(54)【発明の名称】表示装置

(51)【国際特許分類】

   G02F 1/1345 20060101AFI20231116BHJP

   G02F 1/1334 20060101ALI20231116BHJP

【ＦＩ】

G02F1/1345

G02F1/1334

【審査請求】未請求

【請求項の数】14

【出願形態】ＯＬ

(21)【出願番号】P 2022079104

(22)【出願日】2022-05-12

(71)【出願人】

【識別番号】502356528

【氏名又は名称】株式会社ジャパンディスプレイ

(74)【代理人】

【識別番号】110000408

【氏名又は名称】弁理士法人高橋・林アンドパートナーズ

(72)【発明者】

【氏名】河合 謙太朗

(72)【発明者】

【氏名】大森 優二

(72)【発明者】

【氏名】大植 善英

【テーマコード（参考）】

2H092

2H189

【Ｆターム（参考）】

2H092GA33

2H092JA24

2H092JA25

2H092JA26

2H092JA28

2H092JA34

2H092JB22

2H092JB26

2H092JB31

2H092JB35

2H092JB52

2H092NA02

2H092PA09

2H189AA04

2H189HA16

2H189LA08

2H189LA10

2H189LA15

(57)【要約】

【課題】表示装置の表示領域及び非表示領域との境界のシームレス化を図る。
【解決手段】表示装置は、画素を含む表示領域と、表示領域を囲み、周辺回路を含む周辺領域と、を有する第１基板と、第１基板と向かい合うように設けられた第２基板と、第１基板と第２基板との間に設けられた液晶層と、を有し、第１基板の周辺回路において、第１方向に間隔をおいて並ぶ複数のゲート配線と、第１方向と交差する第２方向に間隔をおいて並ぶ複数の信号線と、を有し、第２基板は、表示領域及び周辺回路と向かい合う位置に、格子領域を有するブラックマトリクスを有し、ブラックマトリクスの格子領域は、前記周辺回路の複数のゲート配線及び複数の信号線と重なるように配置される。
【選択図】図３

【特許請求の範囲】

【請求項1】

画素を含む表示領域と、前記表示領域を囲み、周辺回路を含む周辺領域と、を有する第１基板と、
前記第１基板と向かい合うように設けられた第２基板と、
前記第１基板と前記第２基板との間に設けられた液晶層と、を有し、
前記第１基板の前記周辺回路において、第１方向に間隔をおいて並ぶ複数のゲート配線と、前記第１方向と交差する第２方向に間隔をおいて並ぶ複数の信号線と、を有し、
前記第２基板は、前記表示領域及び前記周辺回路と向かい合う位置に、格子領域を有するブラックマトリクスを有し、
前記ブラックマトリクスの格子領域は、前記周辺回路の前記複数のゲート配線及び前記複数の信号線と重なるように配置される、表示装置。

【請求項2】

前記複数のゲート配線及び前記複数の信号線と重なる格子領域を有する平坦化膜をさらに有し、
前記平坦化膜の格子領域は、前記ブラックマトリクスの格子領域と重なる、請求項１に記載の表示装置。

【請求項3】

前記平坦化膜の上に設けられた透明導電層と、
前記透明導電層の上に、前記複数のゲート配線及び前記複数の信号線と重なる格子領域を有する導電層と、をさらに有し、
前記透明導電層の格子領域及び前記導電層の格子領域は、前記ブラックマトリクスの格子領域と重なる、請求項２に記載の表示装置。

【請求項4】

前記周辺領域において、前記ブラックマトリクスの格子領域における格子の線幅は、前記複数のゲート配線各々の線幅よりも大きく、前記複数の信号線各々の線幅よりも大きい、請求項１に記載の表示装置。

【請求項5】

前記周辺回路は、第１トランジスタ及び第２トランジスタをさらに有し、
前記複数のゲート配線は、第１ゲート配線及び第２ゲート配線を有し、
前記複数の信号線は、第１信号線乃至第３信号線を有し、
前記第１信号線が前記第１トランジスタのゲートと電気的に接続され、前記第２信号線が前記第１トランジスタのソースと電気的に接続され、前記第１ゲート配線が前記第１トランジスタのドレインと電気的に接続され、
前記第１信号線が前記第２トランジスタのゲートと電気的に接続され、前記第３信号線は、前記第２トランジスタのソースと電気的に接続され、前記第２ゲート配線が、前記第２トランジスタのドレインと電気的に接続される、請求項１に記載の表示装置。

【請求項6】

前記ブラックマトリクスの格子領域における格子の第１直線部は、前記第１トランジスタと重なり、
前記ブラックマトリクスの格子領域における格子の第２直線部は、前記第２トランジスタと重なる、請求項５に記載の表示装置。

【請求項7】

前記第１トランジスタは、前記第１直線部に覆われ、
前記第２トランジスタは、前記第２直線部に覆われる、請求項６に記載の表示装置。

【請求項8】

前記第１直線部は、前記第２直線部と平行である、請求項６に記載の表示装置。

【請求項9】

前記第２直線部は、前記第２直線部と交差する、請求項６に記載の表示装置。

【請求項10】

前記周辺回路は、少なくとも一つのショートリングをさらに有し、
前記複数のゲート配線は、第３ゲート配線を有し、
前記ショートリングは、第３トランジスタ及び第４トランジスタを有し、
前記複数の信号線は、第４信号線を有し、
前記第３トランジスタのソース及びドレインは、前記第４トランジスタのソース及びドレインと互いに電気的に接続され、
前記第３トランジスタのソース及びドレインの一方及びゲートは、前記第３ゲート配線と電気的に接続され、
前記第３トランジスタのソース及びドレインの他方は、前記第４信号線と電気的に接続される、請求項１に記載の表示装置。

【請求項11】

前記少なくとも一つのショートリングは、前記第２方向に沿って配置され、
前記少なくとも一つのショートリングは、前記ブラックマトリクスの格子領域における格子の第３直線部に覆われる、請求項１０に記載の表示装置。

【請求項12】

前記ブラックマトリクスの格子領域は、第１格子領域及び第２格子領域を含み、
前記第１格子領域における格子の直線部の長さは、前記第２格子領域における格子の直線部の長さよりも長い、請求項１に記載の表示装置。

【請求項13】

前記第１基板に対向して設けられた第２基板と、
前記第１基板と前記第２基板との間に設けられた液晶層と、
前記第１基板の側面又は前記第２基板との側面に光が入るように配置される光源と、をさらに有する、請求項１に記載の表示装置。

【請求項14】

前記液晶層は、高分子分散型液晶であり、
前記高分子分散型液晶が散乱状態にあるとき、前記表示領域において画像を表示し、
前記高分子分散型液晶が非散乱状態にあるとき、前記表示領域において、前記第１基板から前記第２基板の背景が視認され、前記第２基板から前記第１基板の背景が視認される、請求項１３に記載の表示装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明の一実施形態は、表示装置に関する。

【背景技術】

【0002】

近年、一方の面から、反対側の他方の面の背景を視認可能な透明ディスプレイの開発が進んでいる（特許文献１参照）。透明ディスプレイでは、アレイ基板側に設けられる表示領域とゲート配線領域との間には、各種検査回路及び各種配線が配置されている。対向基板側に設けられるブラックマトリクスは、表示領域のみに形成されている（特許文献２参照）。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】特開２０２０－１６０２５４号公報

【特許文献2】特開２０２１－９２７０２号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

表示領域にブラックマトリクスが設けられることで、表示領域における配線などによる光の反射は抑制される。一方で、周辺領域（非表示領域）においては、背景を視認可能にするために、ブラックマトリクスによって覆われていない。ブラックマトリクスによって覆われていない各種検査回路は、配線などの光の反射は抑制されない。アレイ基板に設けられた各種検査回路の再表面に設けられた材料と、対向基板に設けられたブラックマトリクスの材料とは異なっている。そのため、対向基板側から視認した場合、材質の違いによって色味が変わってしまう。

【0005】

また、通常のバックライトを有する液晶ディスプレイのように、表示領域を格子形状に形成し、周辺領域（非表示領域）においては周辺領域の全面をベタにブラックマトリクスを形成することも考えられるが、透明ディスプレイとしてもいる場合においては額縁が遮光領域となってしまい、その意匠性を阻害する可能性があり、透明ディスプレイとしては周辺領域においても表示領域同様に透明であることが好ましい。

【0006】

そこで、本発明の一実施形態では、表示装置の表示領域及び非表示領域との境界のシームレス化を図ることを目的の一つとする。

【課題を解決するための手段】

【0007】

本発明の一実施形態に係る表示装置は、画素を含む表示領域と、表示領域を囲み、周辺回路を含む周辺領域と、を有する第１基板と、第１基板と向かい合うように設けられた第２基板と、第１基板と第２基板との間に設けられた液晶層と、を有し、第１基板の周辺回路において、第１方向に間隔をおいて並ぶ複数のゲート配線と、第１方向と交差する第２方向に間隔をおいて並ぶ複数の信号線と、を有し、第２基板は、表示領域及び周辺回路と向かい合う位置に、格子領域を有するブラックマトリクスを有し、ブラックマトリクスの格子領域は、周辺回路の複数のゲート配線及び複数の信号線と重なるように配置される。

【図面の簡単な説明】

【0008】

【図1】本発明の一実施形態に係る表示装置の概要を説明する斜視図である。

【図2】図１に示す表示装置のＶ１－Ｖ２間に対応する構造を示す断面模式図である。

【図3】本発明の一実施形態に係る表示装置の第１基板の構成を説明する平面図である。

【図4】本発明の一実施形態に係る表示装置の第２基板の構成を説明する平面図である。

【図5】本発明の一実施形態に係る表示装置における画素の断面図である。

【図6】第２基板に設けられたブラックマトリクスの平面レイアウトである。

【図7】第１基板に設けられた画素、ゲート検査回路、ショートリング、コモン配線、及びゲート配線を拡大した図である。

【図8】第１基板に設けられた画素、ゲート検査回路、ショートリング、コモン配線、及びゲート配線の上に設けられた平坦化膜を拡大した図である。

【図9】第１基板に設けられた画素、ゲート検査回路、ショートリング、コモン配線、及びゲート配線の上に設けられた透明導電層及び第４導電層を拡大した図である。

【図10】周辺領域に設けられたゲート検査回路の回路図である。

【図11】ゲート検査回路の平面レイアウトである。

【図12】図１１に示すゲート検査回路における領域の拡大図である。

【図13】図１１に示すゲート検査回路を含む領域の平面レイアウトである。

【図14】周辺領域に設けられたショートリングの回路図である。

【図15】ショートリングの平面レイアウトである。

【図16】図１５に示すショートリングにおける領域の拡大図である。

【図17】図１５に示すショートリングを含む領域の平面レイアウトである。

【発明を実施するための形態】

【0009】

以下、本発明の各実施形態について、図面等を参照しつつ説明する。但し、本発明は、その要旨を逸脱しない範囲において様々な態様で実施することができ、以下に例示する実施の形態の記載内容に限定して解釈されるものではない。また、図面に関して、説明をより明確にするため、実際の態様に比べて各部の幅、厚さ、形状等を模式的に表す場合があるが、それら模式的な図は一例であって、本発明の解釈を限定するものではない。さらに、本明細書と各図において、既出の図に関して説明したものと同一又は類似の要素には、同一の符号を付して、重複する説明を省略することがある。なお、本明細書等において、序数は、部品や部位等を区別するために便宜上付与するためのものであり、優先順位や順番を示すものではない。

【0010】

本発明において、ある一つの膜を加工して複数の膜を形成した場合、これら複数の膜は異なる機能、役割を有することがある。しかしながら、これら複数の膜は同一の工程で同一層として形成された膜に由来し、同一の層構造、同一の材料を有する。したがって、これら複数の膜は同一層に存在しているものと定義する。また、ある一つの膜を加工して複数の膜を形成した場合、本明細書等において、－１、－２等と区別して記載する場合がある。

【0011】

なお、本明細書等において、「上」、「下」などの表現は、着目する構造体と他の構造体との相対的な位置関係を表現している。本明細書等では、側面視において、後述する第１基板から画素電極に向かう方向を「上」と定義し、その逆の方向を「下」と定義する。本明細書および特許請求の範囲において、ある構造体の上に他の構造体を配置する態様を表現するにあたり、単に「上に」と表記する場合、特に断りの無い限りは、ある構造体に接するように、直上に他の構造体を配置する場合と、ある構造体の上方に、さらに別の構造体を介して他の構造体を配置する場合との両方を含むものとする。

【0012】

また、本明細書等において、ボトムゲート駆動とは、半導体層の下方に配置されたゲート電極によって、オンオフが制御されるものである。また、本明細書等において、トップゲート駆動とは、半導体層の上方に配置されたゲート電極によって、オンオフが制御されるものである。また、本明細書において、デュアルゲート駆動とは、半導体層の上下に配置されたゲート電極に、同じ制御信号を入力することによって、オンオフが制御されるものである。

【0013】

（第１実施形態）
本発明の一実施形態に係る表示装置１０について、図１～図１７を参照して説明する。

【0014】

＜表示装置の概要＞
図１は、本発明の一実施形態に係る表示装置１０の斜視図を示す。表示装置１０は、アレイ基板１５０、対向基板１５２、及びアレイ基板１５０と対向基板１５２との間の液晶層（図示されず）と、ゲート駆動回路２８と、ソース駆動回路３８と、を含む表示パネル１０２と、光源１０４と、表示パネル１０２を挟む第１透明基板１５１Ａ及び第２透明基板１５１Ｂと、を含む。図１を参照する以下の説明において、表示パネル１０２における平面の一方向をＤ１方向とし、Ｄ１方向と直交する方向をＤ２方向とし、Ｄ１－Ｄ２平面に直交する方向をＤ３方向とする。

【0015】

アレイ基板１５０及び対向基板１５２は透光性を有する。アレイ基板１５０及び対向基板１５２は、好ましくは可視光に対して透明である。対向基板１５２は、アレイ基板１５０に対向するようにＤ３方向に配置される。アレイ基板１５０と対向基板１５２とは間隙を有して対向配置された状態で、シール材１５４によって貼り合わされている。アレイ基板１５０と対向基板１５２との間の間隙には、図示されない液晶層が設けられている。

【0016】

表示パネル１０２は、表示領域１２と、表示領域１２の外側の周辺領域１４とを有する。表示領域１２には、複数の画素ＰＩＸが行方向及び列方向に配置されている。ここで、行方向とはＤ１方向に平行な方向を指し、列方向とはＤ２方向に平行な方向を指すものとする。表示領域１２には、行方向にｍ個の画素が配列され、列方向にはｎ個の画素が配列される。そして、ｍとｎとの値は、垂直方向の表示解像度と水平方向の表示解像度に応じて適宜設定される。表示領域１２には、Ｄ１方向にゲート配線（走査信号線ともいう）が配設され、Ｄ２方向にソース配線（データ信号線ともいう）が配設される。

【0017】

アレイ基板１５０の周辺領域１４には、ゲート駆動回路２８及びソース駆動回路３８が設けられる。図１は、ゲート駆動回路２８及びソース駆動回路３８が、集積回路（ＩＣ）で提供され、アレイ基板１５０にＣＯＧ（Chip on Glass）方式で実装される態様を示す。ゲート駆動回路２８及びソース駆動回路３８は、図示される態様に限定されず、ＣＯＦ（Chip on Film）方式で実装されてもよいし、アレイ基板１５０の薄膜トランジスタ（ＴＦＴ：Thin Film Transistor）によって形成されてもよい。

【0018】

周辺領域１４には、第１配線パターン１１８、第２配線パターン１２０、及び第３配線パターン１２２が配設される。第１配線パターン１１８は、ゲート駆動回路２８と表示領域１２に配設されるゲート配線ＧＬとを接続する配線により形成されるパターンである。第２配線パターン１２０は、コモン配線により形成されるパターンである。第２配線パターン１２０は、回路的には、対向基板１５２に設けられるコモン電極２１８（図５参照）にコモン電圧を印加する配線として用いられる。第３配線パターン１２２は、ソース駆動回路３８と表示領域１２に配設されるデータ信号線１０９とを接続する配線により形成されるパターンである。

【0019】

光源１０４は、Ｄ１方向に沿った構造を有する。光源１０４は、例えば、Ｄ１方向に沿って配列された発光ダイオード（ＬＥＤ：Light Emitting Diode）により構成される。光源１０４の詳細な構造に限定はなく、Ｄ１方向に配列される発光ダイオードに加え、反射板、拡散板、レンズなどの光学部材が含まれてもよい。光源１０４及び光源１０４を制御する発光制御回路１１０は表示パネル１０２と独立した別部材として設けられていてもよく、また、光源１０４は、ゲート駆動回路２８及びソース駆動回路３８と同期する発光制御回路１１０により発光のタイミングが制御されるものであってもよい。光源１０４を制御する発光制御回路１１０は、表示パネル１０２とは別に光源１０４と同じく別部材として設けられていてもよく、個別部品としてアレイ基板１５０に実装されてもよいし、ゲート駆動回路２８又はソース駆動回路３８に組み込まれていてもよい。

【0020】

第１透明基板１５１Ａ及び第２透明基板１５１Ｂは、表示領域１２及び周辺領域１４を挟むように設けられる。第１透明基板１５１Ａ及び第２透明基板１５１Ｂは、表示パネル１０２の保護部材としての機能を有する。また、図２を参照して説明されるように、第１透明基板１５１Ａ及び第２透明基板１５１Ｂは光源１０４から出射された光を表示パネル１０２に導入する導光板としての機能を有する。

【0021】

図２は、図１に示すＶ１－Ｖ２間に対応する表示装置１０の断面構造を示す。図２に示すように、表示パネル１０２のアレイ基板１５０側に第１透明基板１５１Ａが設けられ、対向基板１５２側に第２透明基板１５１Ｂが設けられる。第１透明基板１５１Ａ及び第２透明基板１５１Ｂは、ガラス基板、又はプラスチック基板が用いられる。第１透明基板１５１Ａ及び第２透明基板１５１Ｂは、アレイ基板１５０及び対向基板１５２と同等の屈折率を有していることが好ましい。アレイ基板１５０と第１透明基板１５１Ａ、及び対向基板１５２と第２透明基板１５１Ｂとは、図示されない透明接着剤で接着される。

【0022】

表示パネル１０２は、アレイ基板１５０と、対向基板１５２とが対向するように配置され、その間に液晶層２１０が設けられる。アレイ基板１５０は対向基板１５２より大きく、周辺領域１４の一部が対向基板１５２から露出するような大きさを有する。アレイ基板１５０には、駆動回路（図２では、ソース駆動回路３８）が実装される。また、アレイ基板１５０の周縁部には、フレキシブル配線基板１２４が取り付けられる。

【0023】

光源１０４は、第１透明基板１５１Ａ又は第２透明基板１５１Ｂの一つの側面に隣接するように配置される。図２は、光源１０４が第２透明基板１５１Ｂの一つの側面に沿って配置された構成を示す。また、図２は、光源１０４が第１基板１５０に取り付けられた構成を示すが、光源１０４を配置する構成に限定はなく、取り付け位置を固定できるものであれば取り付け構造に限定はない。光源１０４は、例えば、表示パネル１０２を囲む筐体によって支持されてもよい。

【0024】

図２に示すように、光源１０４は、第２透明基板１５１Ｂの第１側面１５Ｃに沿って配置される。図２に示すように、光源１０４は、第２透明基板１５１Ｂの第１側面１５Ｃへ光Ｌを照射する。光源１０４は、第１側面１５Ｃに向けて光Ｌを出射することからサイド光源と呼ばれることもある。光源１０４に対向する第２透明基板１５１Ｂの第１側面１５Ｃは光入射面となる。

【0025】

図２に模式的に示すように、第２透明基板１５１Ｂの第１側面１５Ｃから入射した光Ｌは、対向基板１５２の第２平面１５Ｂ、アレイ基板１５０の第１平面１５Ａで反射しながら、第１側面１５Ｃから遠ざかる方向（Ｄ２方向）へ伝搬する。アレイ基板１５０の第１平面１５Ａ及び対向基板１５２の第２平面１５Ｂから外部へ光Ｌが向かうと、屈折率の大きな媒質から屈折率の小さな媒質へ進むことになる。このとき、第１平面１５Ａ及び第２平面１５Ｂへ入射する光Ｌの入射角が臨界角よりも大きければ、全反射することになり、第１平面１５Ａ及び第２平面１５Ｂで反射しながらＤ２方向へ導光する。

【0026】

液晶層２１０は、高分子分散型液晶で形成される。高分子分散型液晶で形成される液晶層２１０は、画素ＰＩＸ（図１参照）ごとに散乱状態と非散乱状態が制御される。図２に示すように、第１平面１５Ａ及び第２平面１５Ｂで反射しながら伝搬する光Ｌは、液晶層２１０が散乱状態となっている画素があると、少なくとも一部の光が散乱され、散乱光の入射角が臨界角よりも小さな角度となって、散乱光ＬＡ、ＬＢがそれぞれ第１平面１５Ａ及び第２平面１５Ｂから外部に出射され、出射された散乱光ＬＡ、ＬＢは、観察者に観察される。表示パネル１０２において、散乱光ＬＡ、ＬＢが出射される以外の領域は、アレイ基板１５０及び対向基板１５２、並びに第１透明基板１５１Ａ及び第２透明基板１５１Ｂが透光性を有し（可視光に対して透明であり）、液晶層２１０が非散乱状態であるため実質的に透明であり、観察者は表示パネル１０２を通して背面側を視認することができる。

【0027】

図３は、本発明の一実施形態に係る表示装置１０のアレイ基板１５０の構成を説明する平面図である。図３に示すように、アレイ基板１５０は、表示領域１２及び周辺領域１４を含む。

【0028】

表示領域１２は、マトリクス状に配列された複数の画素ＰＩＸを有する。複数の画素ＰＩＸの各々は、複数のトランジスタ及び液晶素子を有する。

【0029】

周辺領域１４は、表示領域１２を囲むように設けられる。なお、周辺領域１４とは、アレイ基板１５０において、表示領域１２からアレイ基板１５０の端部までの領域をいう。言い換えると、周辺領域１４は、アレイ基板１５０上で表示領域１２が設けられる以外の領域（すなわち、表示領域１２の外側の領域）をいうものとする。

【0030】

周辺領域１４には、ゲート駆動回路２８及びソース駆動回路３８の他に、ゲート配線領域３２、ソース配線領域４２、コモン配線１６、１８、端子部２６、３６、フレキシブルプリント回路２４、３４及び各種検査回路が設けられている。端子部２６、３６は、アレイ基板１５０の一辺に沿って配置されている。

【0031】

端子部２６には、フレキシブルプリント回路２４が接続されている。フレキシブルプリント回路２４は、ゲート駆動回路２８、コモン配線１６、１８、ＥＳＤ用保護回路５９（ショートリングＳＲを含む）、ＱＤパッド５６に各種信号を供給する。ゲート駆動回路２８は、複数のゲート配線ＧＬと接続されており、複数のゲート配線ＧＬの各々は、表示領域１２における複数の画素ＰＩＸの各々と電気的に接続されている。図３では、複数のゲート配線ＧＬが設けられた領域をゲート配線領域３２として表しており、複数のゲート配線ＧＬの詳細な配置については図示を省略している。２つのゲート駆動回路２８と接続されるゲート配線ＧＬの本数は、表示領域１２における画素ＰＩＸの行の数に相当する。なお、図３において、ゲート配線領域３２は、表示領域１２と離間して設けられている様子を示すが、実際にはゲート配線ＧＬと画素ＰＩＸとは電気的に接続されている。

【0032】

端子部３６には、フレキシブルプリント回路３４が接続されている。フレキシブルプリント回路３４は、ソース駆動回路３８に映像信号を供給する。ソース駆動回路３８は、複数のソース配線ＳＬと接続されており、複数のソース配線ＳＬの各々は、表示領域１２における複数の画素ＰＩＸの各々と電気的に接続されている。図３では、複数のソース配線ＳＬが設けられた領域を、ソース配線領域４２として表しており、複数のソース配線ＳＬの詳細な配置については図示を省略している。なお、図３において、ソース配線領域４２は、表示領域１２と離間して設けられている様子を示すが、実際にはソース配線ＳＬと画素ＰＩＸとは電気的に接続されている。

【0033】

ゲート配線領域３２と表示領域１２との間には、コモン配線１８、ＥＳＤ用保護回路４６、ゲート検査回路４８、及び検査ライン５４が設けられている。ソース配線領域４２と表示領域１２との間には、コモン配線１８、ＥＳＤ用保護回路４６、ソース検査回路５２及び検査ライン５４が設けられている。検査ライン５４は、ＥＳＤ用保護回路５８と、ＱＤパッド５６と接続されている。また、コモン配線１８は、ＥＳＤ用保護回路５９と接続されている。なお、本明細書等において、周辺領域１４に設けられたゲート検査回路４８、ソース検査回路５２、検査ライン５４、及びＥＳＤ用保護回路４６等を周辺回路と呼ぶ。

【0034】

コモン配線１６は、アレイ基板１５０における周辺領域１４を囲むように設けられており、２つのフレキシブルプリント回路２４から信号が供給される。また、コモン配線１６は、格子状のコモン配線２２と電気的に接続されている。アレイ基板１５０の四隅において、コモン配線１６に接続部１７が設けられている。接続部１７によって、アレイ基板１５０のコモン配線１６と、対向基板１５２の全面に設けられるコモン電極とが接続される。

【0035】

表示装置１０は、透明ディスプレイのような高速駆動パネルや、大型高精細パネルに適用することができる。ここで、透明ディスプレイとは、アレイ基板１５０側からパネルを視認したときに、表示画像を重ねて対向基板１５２側の背景を視認することができ、対向基板１５２側からパネルを視認したときに、表示画像を重ねてアレイ基板１５０側の背景を視認することができるディスプレイである。

【0036】

透明ディスプレイでは、アレイ基板側に設けられる表示領域とゲート配線領域との間には、周辺回路が配置されている。特許文献２で示すような対向基板側に設けられるブラックマトリクスは、表示領域のみに形成されている。表示領域にブラックマトリクスが設けられることで、表示領域における配線などによる光の反射は抑制される。一方で、周辺領域（非表示領域）においては、背景を視認可能にするために、ブラックマトリクスによって覆われていない。ブラックマトリクスによって覆われていない周辺回路は、配線などの光の反射は抑制されない。アレイ基板に設けられた周辺回路の再表面に設けられた材料と、対向基板に設けられたブラックマトリクスの材料とは異なっている。そのため、対向基板側から視認した場合、材質の違いによって色味が変わってしまう。また、周辺回路の配線密度は、表示領域における配線密度よりも高い。これにより、透明ディスプレイにおいて周辺回路の領域が目立ってしまう。

【0037】

そこで、本発明の一実施形態に係る表示装置１０では、表示領域及び非表示領域との境界のシームレス化を図ることを目的の一つとする。具体的には、表示領域１２における配線密度と、周辺回路（各種検査回路及び保護回路）の配線密度とを同程度とし、周辺回路を、表示領域と同様の格子状のブラックマトリクスで覆う。また、周辺回路を格子状のブラックマトリクスＢＭと重なるように設ける。これにより、周辺領域１４の透明度を表示領域１２と同等に高めることができる。

【0038】

次に、対向基板１５２側からパネルを視認した場合のブラックマトリクスＢＭの構成について、図４を参照して説明する。図４は、本発明の一実施形態に係る表示装置１０の対向基板１５２の構成を説明する平面図である。図４に示すように、対向基板１５２は、ブラックマトリクスＢＭが格子状に配置されている。

【0039】

ブラックマトリクスＢＭは、第１格子領域２１０及び第２格子領域２２０を有する。格子領域とは、互いに異なる方向に延在する２つの平行な直線群が交差することによって形成された領域である。また、格子領域において、互いに異なる方向に延在する２つの直線の交点を、格子点と呼ぶ。また、格子領域における隣接する２つの格子点の間を直線部と呼ぶ。第１格子領域２１０は、アレイ基板１５０における表示領域１２及び各種検査回路及びコモン配線１８と重畳する領域である。第２格子領域２２０は、ゲート配線領域３２及びコモン配線２２と重畳する領域である。

【0040】

図４において、ブラックマトリクスＢＭにおける第１格子領域２１０は、ＥＳＤ用保護回路４６、ゲート検査回路４８、検査ライン５４、及びコモン配線１８と重畳しており、ソース検査回路５２及びＥＳＤ用保護回路４６と重畳していない例を示すが、この構成に限定されない。第１格子領域２１０は、ソース検査回路５２及びＥＳＤ用保護回路４６と重畳していてもよい。

【0041】

＜画素の断面構造＞
図５を参照して、本発明の一実施形態に係る表示装置１０の構成について説明する。図５は、本発明の一実施形態に係る表示装置１０における画素ＰＩＸの断面図である。

【0042】

図５に示すように、アレイ基板１５０の上に、トランジスタＴｒが設けられている。トランジスタＴｒは、アレイ基板１５０の上に設けられた第１導電層２０２－１と、第１導電層２０２－１と対向して設けられた酸化物半導体層２０４－１と、第１導電層２０２－１と酸化物半導体層２０４－１との間に設けられたゲート絶縁膜２０３と、酸化物半導体層２０４－１の上に設けられた第２導電層２０６－３及び第２導電層２０６－４と、を有する。ここで、第１導電層２０２－１は、ゲート配線ＧＬ（ゲート電極）として機能し、第２導電層２０６－４はソース配線ＳＬ（ソース電極）として機能する。

【0043】

トランジスタＴｒの上には絶縁膜２０５が設けられている。また、絶縁膜２０５の上において、酸化物半導体層２０４－１と対向する位置に第３導電層２０８－１が設けられている。第３導電層２０８－１は、バックゲート電極として機能する。本実施形態では、トランジスタＴｒをボトムゲート駆動のトランジスタであるとして説明するが、これに限定されず、トップゲート駆動のトランジスタであってもよいし、デュアルゲート駆動のトランジスタであってもよい。

【0044】

第３導電層２０８－１及び絶縁層２０５の上に、平坦化膜２０７が設けられている。平坦化膜２０７は、トランジスタＴｒを構成する各種配線の凹凸を緩和するために設けられている。表示装置１０を、透明ディスプレイに適用する場合、画素ＰＩＸの開口領域において、平坦化膜２０７は除去されることが好ましい。これにより、開口領域において平坦化膜２０７により光が吸収されてしまうことを抑制することができる。

【0045】

平坦化膜２０７及び絶縁膜２０５の上に、透明導電層２１２が設けられている。透明導電層２１２の上に、第４導電層２１４が設けられている。透明導電層２１２及び第４導電層２１４は、容量配線として機能する。透明導電層２１２及び第４導電層２１４の上に絶縁膜２０９が設けられている。絶縁膜２０９の上に画素電極２１６－１が設けられている。画素電極２１６－１は、絶縁膜２０５、２０９に設けられた開口を介して第２導電層２０６－３と接続されている。

【0046】

アレイ基板１５０と対向するように対向基板１５２が設けられている。対向基板１５２には、遮光層１１９及びコモン電極２１８が設けられている。遮光層１１９は、ブラックマトリクスＢＭとして機能する。図５に示す構造では、遮光層１１９は、導電層２０６－４と重なる領域に設けられる。遮光層１１９は、ゲート配線ＧＬ、及びソース配線ＳＬ１～ソース配線ＳＬ４を覆うように、格子状に配置される。対向電極１６２は、表示領域１１２の全面に広がる大きさを有する。遮光層１６０は、金属膜で形成されていてもよく、透明導電膜で形成される対向電極１６２に接して設けられることで、補助電極としての機能を有する。アレイ基板１５０と対向基板１５２との間には液晶層２１０が設けられており、封止材２２０（図１参照）によって封止されている。画素電極２１６－１と、液晶層２１０と、コモン電極２１８とにより、液晶素子ＬＥが構成される。

【0047】

＜周辺領域の構成＞
次に、周辺領域１４における第１格子領域２１０及び第２格子領域２２０を拡大した構成を、図６～図９を参照して説明する。

【0048】

図６は、対向基板１５２に設けられたブラックマトリクスＢＭにおける第１格子領域２１０及び第２格子領域２２０を拡大した図である。なお、図６は、対向基板１５２を、ブラックマトリクスＢＭが形成されている面とは反対側の面から見た場合の平面図である。図６に示すように、ブラックマトリクスＢＭにおける第１格子領域２１０は、表示領域１２における画素ＰＩＸ、周辺領域１４におけるゲート検査回路４８、ショートリングＳＧ（ＥＳＤ用保護回路４６）、及びコモン配線１８と重畳する。第２格子領域２２０は、ゲート配線領域３２と重畳する。

【0049】

第１格子領域２１０において、Ｄ１方向に隣接する２つの格子点Ｐ１と格子点Ｐ２との距離は、アレイ基板１５０に設けられるＤ２方向に延在する隣接する２つの配線の距離に相当する。また、第１格子領域２１０において、Ｄ２方向に隣接する２つの格子点Ｐ１と格子点Ｐ３との距離は、アレイ基板１５０に設けられるＤ１方向に延在する隣接する２つの配線の距離に相当する。第２格子領域２２０において、Ｄ１方向に隣接する２つの格子点Ｐ４と格子点Ｐ５との距離は、アレイ基板１５０に設けられるＤ２方向における２つのゲート配線ＧＬの距離に相当する。また、第２格子領域２２０において、Ｄ２方向に隣接する２つの格子点Ｐ４及び格子点Ｐ６の距離は、アレイ基板１５０に設けられるＤ１方向における２つのゲート配線ＧＬの距離に相当する。

【0050】

第１格子領域２１０において、Ｄ１方向に隣接する２つの格子点Ｐ１及び格子点Ｐ２の距離は、第２格子領域２２０の隣接する２つの格子点Ｐ４及び格子点Ｐ５の距離よりも大きくてもよい。言い換えると、第１格子領域２１０における格子の第１方向に延在する直線部の長さは、第２格子領域における格子の第１方向に延在する直線部の長さよりも長くてもよい。

【0051】

詳細に図示しないが、表示領域１２において、複数のゲート配線ＧＬ及び複数のソース配線ＳＬが設けられている。複数のゲート配線ＧＬは、Ｄ１方向に延在しており、複数のソース配線ＳＬは、Ｄ２方向に延在している。複数のゲート配線ＧＬ及び複数のソース配線ＳＬは、表示領域１２において格子状に配置されている。複数のゲート配線ＧＬ及び複数のソース配線ＳＬは、ブラックマトリクスＢＭの第１格子領域２１０と重なるように設けられている。

【0052】

隣接する２つのソース配線ＳＬの距離は、ブラックマトリクスＢＭの格子領域２１０におけるＤ１方向に延在する直線部の長さに相当する。また、隣接する２つのゲート配線ＧＬの距離は、ブラックマトリクスＢＭの格子領域２１０にけるＤ２方向に延在する直線部の長さに相当する。

【0053】

隣接する２つのソース配線ＳＬの距離は、隣接する２つの信号線Ｓの距離と同じであってもよいし、異なっていてもよい。隣接する２つのソース配線ＳＬの距離と、隣接する２つの信号線Ｓの距離とが概ね同じであることで、表示領域１２における配線密度と、周辺領域１４における配線密度を概ね同じできるため、好ましい。換言すると、表示領域１２におけるブラックマトリクスＢＭの密度と、周辺領域１４におけるブラックマトリクスＢＭの密度との差は、１０％以下であることが好ましい。例えば、表示領域１２におけるブラックマトリクスＢＭの密度と、第１格子領域２１０におけるブラックマトリクスＢＭの密度との差は、１０％以下であることが好ましい。ブラックマトリクスＢＮの直線部の幅は、表示領域１２と周辺領域１４とにおいて異なる場合がある。例えば、表示領域１２におけるＤ１方向に延在する直線部の幅は、１０μｍ以下であり、Ｄ２方向に延在する直線部の幅は、２５μｍ以下、好ましくは１０μｍ以下である。また、周辺領域１４におけるＤ１方向に延在する直線部の幅は、１０μｍ以下であり、Ｄ２方向に延在する直線部の幅は、２５μｍ以下、好ましくは１０μｍ以下である。ブラックマトリクスＢＭの密度は、表示領域１２又は周辺領域１４において、１ｍｍ×１ｍｍの範囲におけるブラックマトリクスＢＭが占める面積によって求めてもよい。

【0054】

また、第２格子領域２２０は、アレイ基板１５０に形成されたゲート配線領域３２及びメッシュ状のコモン電極２２と重畳する領域である。ゲート配線領域３２及びメッシュ状のコモン電極２２の配線密度は、ゲート検査回路及びＥＳＤ用保護回路の配線密度よりも高くてもよい。そのため、第２格子領域２２０におけるブラックマトリクスＢＭの密度は、第１格子領域２１０におけるブラックマトリクスＢＭの密度よりも高くてもよい。例えば、第１格子領域２２０におけるブラックマトリクスＢＭの密度と、第２格子領域２２０におけるブラックマトリクスＢＭの密度との差は、１０％以内に限定されず、１０％を超えてもよい。

【0055】

図７は、アレイ基板１５０に設けられた画素ＰＩＸ、ゲート検査回路４８、ショートリングＳＧ、コモン配線１８、及びゲート配線ＧＬを拡大した図である。なお、図７は、アレイ基板１５０を画素ＰＩＸ、ゲート検査回路４８、ショートリングＳＧ、コモン配線１８、及びゲート配線ＧＬが形成されている面から見た場合の平面図である。図７では、説明を分かりやすくするため、Ｄ１方向に延在する配線は、Ｄ２方向に延在する配線と異なる層に設けられるように図示している。画素ＰＩＸ、ゲート検査回路４８、ショートリングＳＧ、及びコモン配線１８の詳細な構成については、図１０～図１７において後述する。

【0056】

図７に示すように、周辺領域１４において、複数のゲート配線ＧＬがＤ１方向に間隔を置いて延在しており、複数の信号線ＳがＤ２方向に間隔を置いて延在している。表示領域１２には、複数のソース配線ＳＬがＤ２方向に間隔を置いて延在しているが、詳細な図示は省略している。例えば、ゲート検査回路４８は、ゲート配線ＧＬと信号線Ｓとの交差部にトランジスタが設けられている。また、ショートリングＳＧは、信号線Ｓとして、Ｄ２方向に沿って設けられている。ブラックマトリクスＢＭにおける第１格子領域２１０は、表示領域１２における画素ＰＩＸ、周辺領域１４におけるゲート検査回路４８、ショートリングＳＧ、及びコモン配線１８と重畳する。第２格子領域２２０は、ゲート配線領域３２と重畳する。したがって、ブラックマトリクスＢＭにおけるＤ１方向に延在する直線部は、アレイ基板１５０においてＤ１方向に延在するゲート配線ＧＬと重畳し、ブラックマトリクスＢＭにおけるＤ２方向に延在する直線部は、アレイ基板１５０においてＤ２方向に延在する信号線Ｓと重畳する。

【0057】

詳細に図示しないが、ブラックマトリクスＢＭにおいて、Ｄ２方向に延在する直線部における格子の線幅（Ｄ１方向の長さ）は、アレイ基板１５０におけるＤ２方向に延在する配線のＤ１方向の長さよりも長い。同様に、ブラックマトリクスＢＭにおいて、Ｄ１方向に延在する直線部における格子の線幅（Ｄ２方向の長さ）は、アレイ基板１５０におけるＤ１方向に延在する配線のＤ２方向の長さよりも大きい。つまり、ブラックマトリクスＢＭによって、アレイ基板１５０に設けられる配線を覆っている。

【0058】

図８は、画素ＰＩＸ、ゲート検査回路４８、ショートリングＳＧ、コモン配線１８、及びゲート配線ＧＬの上に設けられた平坦化膜２０７を拡大した図である。図８は、アレイ基板１５０を画素ＰＩＸ、ゲート検査回路４８、ショートリングＳＧ、コモン配線１８、及びゲート配線ＧＬの上に設けられた平坦化膜２０７が形成されている面から見た場合の平面図である。図８に示すように、平坦化膜２０７は、ブラックマトリクスＢＭと同様の格子状に設けられている。つまり、平坦化膜２０７は、画素ＰＩＸ、ゲート検査回路４８、ショートリングＳＧ、コモン配線１８、及びゲート配線ＧＬを構成する各種配線以外の領域には、設けられていない。

【0059】

平坦化膜２０７は、表示領域１２において、ゲート配線ＧＬ及びソース配線ＳＬが設けられている領域と重畳するように、格子状に設けられている。また、平坦化膜２０７の格子領域は、ブラックマトリクスＢＭの格子領域と重なっている。このように、表示領域１２において、配線が設けられていない領域の平坦化膜２０７が除去されることにより、光源１０４から射出された光が、平坦化膜２０７によって吸収されてしまうことを抑制することができる。また、周辺領域１４においても、表示領域１２と同様に、配線が設けられていない領域の平坦化膜２０７が除去されることにより、表示領域１２と周辺領域１４とで、色味が変化してしまうことを抑制することができる。

【0060】

図９は、画素ＰＩＸ、ゲート検査回路４８、ショートリングＳＧ、コモン配線１８、及びゲート配線ＧＬの上に設けられた透明導電層２１２及び第４導電層２１４を拡大した図である。図９は、アレイ基板１５０を画素ＰＩＸ、ゲート検査回路４８、ショートリングＳＧ、コモン配線１８、及びゲート配線ＧＬの上に設けられた透明導電層２１２及び第４導電層２１４が形成されている面から見た場合の平面図である。図９に示すように、透明導電層２１２は、アレイ基板１５０の全面に設けられている。また、第４導電層２１４は、ブラックマトリクスＢＭと同様の格子状に設けられている。つまり、第４導電層２１４は、画素ＰＩＸ、ゲート検査回路４８、ショートリングＳＧ、コモン配線１８、及びゲート配線ＧＬを構成する各種配線以外の領域には、設けられていない。

【0061】

図９に示すように、ブラックマトリクスＢＭにおける第１格子領域２１０は、表示領域１２における画素ＰＩＸ、周辺領域１４におけるゲート検査回路４８、ショートリングＳＧ、及びコモン配線１８における第４導電層２１４と重畳する。つまり、第４導電層２１４の格子領域は、ブラックマトリクスＢＭの格子領域と重なっている。第２格子領域２２０は、ゲート配線領域３２における第４導電層２１４と重畳する。

【0062】

詳細に図示しないが、ブラックマトリクスＢＭにおいて、Ｄ２方向に延在する領域におけるＤ１方向の長さは、アレイ基板１５０におけるＤ２方向に延在する第４導電層２１４のＤ１方向の長さよりも大きい。同様に、ブラックマトリクスＢＭにおいて、Ｄ１方向に延在する領域におけるＤ２方向の長さは、アレイ基板１５０におけるＤ１方向に延在する第４導電層２１４のＤ２方向の長さよりも大きい。つまり、ブラックマトリクスＢＭによって、アレイ基板１５０に設けられる第４導電層２１４を覆っている。

【0063】

次に、周辺領域１４に設けられたゲート検査回路４８及びショートリングＳＧの構成について、図１０～図１７を参照して詳細に説明する。

【0064】

＜ゲート検査回路の構成＞
図１０は、周辺領域に設けられたゲート検査回路４８の回路図である。トランジスタＴｒ１１のゲート及びトランジスタＴｒ１２のゲートは、配線ＴＥＮに接続されている。配線ＴＥＮは、トランジスタＴｒ１１、Ｔｒ１２のオン状態又はオフ状態を制御する配線である。また、トランジスタＴｒ１１のソースには、配線ＴＧ１が接続されている。配線ＴＧ１は、奇数行に配置されたトランジスタに、信号を供給する配線である。そのため、トランジスタＴｒ１１がオン状態のときに、信号ＴＧ１から信号が供給されると、ゲート配線ＧＬ（２ｎ－１）（ｎ≧１）に電流を流すことができる。また、トランジスタＴｒ１２のソースには、配線ＴＧ２が接続されている。配線ＴＧ２は、偶数行に配置されたトランジスタに、信号を供給する配線である。そのため、トランジスタＴｒ１２がオン状態のときに、信号ＴＧ２から信号が供給されると、ゲート配線ＧＬ（２ｎ）（ｎ≧１）に電流を流すことができる。これにより、ゲート検査回路４８において、奇数行に配置されたトランジスタＴｒ１１を一括して検査することができ、偶数行に配置されたトランジスタＴｒ１２を一括して検査することができる。

【0065】

図１１は、ゲート検査回路４８の平面レイアウトである。図１１において、Ｄ１方向に、ゲート配線ＧＬ（２ｎ－１）、ＧＬ（２ｎ）が配置されており、Ｄ２方向に配線ＴＧ１及び配線ＴＥＮが配置されている。また、トランジスタＴｒ１１のゲート２０２－１１が配線ＴＥＮに接続されており、ソース２０６－１１が配線ＴＧ１に接続されており、ドレイン２０６－１２がゲート配線ＧＬ（２ｎ－１）に接続されている。

【0066】

図１１は、第１導電層２０２、酸化物半導体層２０４、及び第２導電層２０６の平面レイアウトである。図１１では、ゲート絶縁膜２０３に設けられた開口について、図示を省略する。第１導電層２０２と第２導電層２０６とが重なる領域では、第１導電層２０２と第２導電層とが、ゲート絶縁膜２０３に設けられた開口を介して接続される。例えば、配線ＴＧ１において、第１導電層２０２－１４と第２導電層２０６－１１とがゲート絶縁膜２０３に設けられた開口を介して接続される。また、ゲート配線ＧＬ（２ｎ－１）において、第１導電層２０２－１２と第２導電層２０６－１２とは、ゲート絶縁膜２０３に設けられた開口を介して接続される。このような構成とすることで、周辺領域１４における配線抵抗を均一化することができる。ブラックマトリクスＢＭの格子領域におけるＤ１方向に伸びる直線部は、ゲート配線ＧＬ（２ｎ－１）、ＧＬ（２ｎ）と重なっている。また、ブラックマトリクスＢＭの格子領域におけるＤ２方向に延在する直線部は、配線ＴＧ１及び配線ＴＥＮと重なっている。ブラックマトリクスＢＭの格子領域におけるＤ１方向に延在する直線部の線幅は、ゲート配線ＧＬ（２ｎ－１）、ＧＬ（２ｎ）の線幅よりも大きい。また、ブラックマトリクスＢＭの格子領域におけるＤ２方向に延在する直線部の線幅は、配線ＴＧ１の線幅、又は配線ＴＥＮの線幅よりも大きい。

【0067】

図１２に示すように、ゲート配線ＧＬ（２ｎ－１）は、導電層２０２－１２と、導電層２０６－１２、２０６－１３とが積層されることで構成されている。また、ゲート配線ＧＬ（２ｎ－１）は配線ＴＧ１と交差する領域においては、導電層２０２－１２のみが設けられており、導電層２０６－１２と導電層２０６－１３とは離間して設けられている。また、配線ＴＧ１は、導電層２０２－１３、２０２－１４と、導電層２０６－１１とが積層されることで構成されている。また、配線ＴＧ１は、ゲート配線ＧＬ（２ｎ－１）と交差する領域においては、導電層２０６－１１のみが設けられており、導電層２０２－１３と導電層２０２－１４とは離間して設けられている。これにより、アレイ基板１０１における表示領域１２及び周辺領域１４の製造工程において静電気が発生したとしても、静電気を逃がすことができるため、静電気に起因する不良の発生を抑制することができる。

【0068】

図１１に示すように、トランジスタＴｒ１１は、ブラックマトリクスの格子領域におけるＤ２方向に延在する直線部に覆われている。また、図示しないが、トランジスタＴｒ１２も、同様に、ブラックマトリクスの格子領域におけるＤ２方向に延在する直線部に覆われている。本実施形態では、トランジスタＴｒ１１を覆う直線部は、トランジスタＴｒ１２を覆う直線部と平行である場合について説明するが、これに限定されない。トランジスタＴｒ１１を覆う直線部と、トランジスタＴｒ１２を覆う直線部とが交差（又は直交）していてもよい。

【0069】

図１２及び図１３は、図１１に示すゲート検査回路４８におけるトランジスタＴｒ１１を含む領域１２０を拡大した図である。図１２は、第１導電層２０２、酸化物半導体層２０４、第２導電層２０６、及び第３導電層２０８の平面レイアウトである。第１導電層２０２と酸化物半導体層２０４との間には、ゲート絶縁膜２０３（図５参照）が設けられている。第２導電層２０６と第３導電層２０８との間には、絶縁膜２０５（図５参照）が設けられている。また、図１３は、平坦化膜２０７及び第４導電層２１４の平面レイアウトである。透明導電層２１２は、アレイ基板１５０の全面に設けられているため、図１３において図示を省略している。

【0070】

図１２に示すように、第１導電層２０２－１１は、Ｄ１方向に延在する領域及びＤ２方向に屈曲する領域を有している。第１導電層２０２－１１におけるＤ１方向に屈曲する領域は、配線ＴＥＮとして機能し、Ｄ２方向に屈曲する領域は、トランジスタＴｒ１１のゲート電極として機能する。第１導電層２０２－１１のＤ２方向に屈曲する領域の上には、酸化物半導体層２０４－１１が設けられている。酸化物半導体層２０４－１１の上に、第２導電層２０６－１１、２０６－１２が設けられている。第２導電層２０６－１１、２０６－１２は、酸化物半導体層２０４－１１と接続される。

【0071】

第２導電層２０６－１２、２０６－１３は、Ｄ１方向に延在している。第２導電層２０６－１２は、ゲート絶縁膜２０３に設けられる開口２１３－１１を介して第１導電層２０２－１２と接続され、第２導電層２０６－１３は、ゲート絶縁膜２０３に設けられる開口２１３－１２を介して第１導電層２０２－１２と接続される。第１導電層２０２－１２、第２導電層２０６－１２、２０６－１３は、ゲート配線ＧＬ（２ｎ－１）として機能する。

【0072】

第１導電層２０２－１３、２０２－１４及び第２導電層２０６－１１は、Ｄ２方向に延在している。第１導電層２０２－１３は、ゲート絶縁膜２０３に設けられる開口２１３－１３を介して、第２導電層２０６－１１と接続されており、第１導電層２０２－１４は、ゲート絶縁膜２０３に設けられる開口２１３－１４を介して、第２導電層２０６－１１と接続されている。第１導電層２０２－１３、２０２－１４及び第２導電層２０６－１１は、配線ＴＧ１として機能する。

【0073】

第１導電層２０２－１１の上には、第２導電層２０６－１４が設けられている。また、酸化物半導体層２０４－１１及び第２導電層２０６－１１、２０６－１２、２０６－１４の上には、第３導電層２０８－１１が設けられている。第３導電層２０８－１１は、トランジスタＴｒ１１のバックゲートとして機能する。第３導電層２０８－１１は、開口２１７－１１を介して、第２導電層２０６－１４と接続されており、第２導電層２０６－１４は、ゲート絶縁膜２０３に設けられる開口２１３－１５を介して、第１導電層２０２－１１と接続されている。これにより、第３導電層２０８－１１は、第１導電層２０２－１１と電気的に接続される。したがって、配線ＴＥＮに供給される信号は、トランジスタＴｒ１１のゲート及びバックゲートに供給される。

【0074】

図８及び図１３を参照すると、平坦化膜２０７は、格子状に設けられている。平坦化膜２０７は、ゲート配線ＧＬ（２ｎ－１）、ＧＬ（２ｎ）、配線ＴＧ１、ＴＧ２、及び配線ＴＥＮを覆うように配置される。つまり、平坦化膜２０７はゲート配線ＧＬ（２ｎ－１）、ＧＬ（２ｎ）、配線ＴＧ１、ＴＧ２、及び配線ＴＥＮ以外の領域には、設けられていない。平坦化膜２０７は、トランジスタＴｒ１１も覆っている。図８及び図１３を参照すると、平坦化膜２０７の上には、透明導電層２１２が全面に設けられている。また、図８及び図１３を参照すると、第４導電層２１４－１１は、格子状に設けられている。第４導電層２１４は、ゲート配線ＧＬ（２ｎ－１）、ＧＬ（２ｎ）、配線ＴＧ１、ＴＧ２、及び配線ＴＥＮを覆うように配置される。

【0075】

＜ショートリングの構成＞
図１４は、ショートリングＳＧの回路図である。図１４に示すショートリングＳＧは、図３に示すＥＳＤ用保護回路４６に設けられる。ショートリングＳＧは、ＥＳＤ（Ｅｌｅｃｔｒｏ－Ｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ）対策のために設けられる。

【0076】

図１４に示すように、ショートリングＳＲの一端は、コモン配線１８に接続され、ショートリングＳＲの他端は、ゲート配線ＧＬ（２ｎ）に接続される。トランジスタＴｒ２１、Ｔｒ２２のソース及びドレインが互いに接続され、トランジスタＴｒ２１、Ｔｒ２２のソース及びドレインの一方は、トランジスタＴｒ２１のゲートに接続される。トランジスタＴｒ２１、Ｔｒ２２のソース及びドレインの他方は、トランジスタＴｒ２２のゲートに接続される。トランジスタＴｒ２１のゲートがゲート配線ＧＬ（２ｎ）に接続され、トランジスタＴｒ２２のゲートがトランジスタＴｒ２３のゲートに接続される。これにより、ショートリングＳＲ１が構成される。

【0077】

トランジスタＴｒ２３、Ｔｒ２４のソース及びドレインが互いに接続され、トランジスタＴｒ２３、Ｔｒ２４のソース及びドレインの一方は、トランジスタＴｒ２３のゲートに接続される。トランジスタＴｒ２３、Ｔｒ２４のソース及びドレインの他方は、トランジスタＴｒ２４のゲートに接続される。トランジスタＴｒ２４のゲートがトランジスタＴｒ２５のゲートに接続される。これにより、ショートリングＳＲ２が構成される。

【0078】

トランジスタＴｒ２５、Ｔｒ２６のソース及びドレインが互いに接続され、トランジスタＴｒ２５、Ｔｒ２６のソース及びドレインの一方は、トランジスタＴｒ２５のゲートに接続される。トランジスタＴｒ２３、Ｔｒ２４のソース及びドレインの他方は、トランジスタＴｒ２６のゲートに接続される。トランジスタＴｒ２６のゲートがコモン配線１８のゲートに接続される。これにより、ショートリングＳＲ３が構成される。図１４では、３つのショートリングＳＲ１～ＳＲ３が直列に接続される。

【0079】

これにより、ゲート配線Ｇ（２ｎ）に、静電気によって突発的に大きな電流が流れた際に、３つのショートリングＳＲ１～ＳＲ３によって、コモン配線１８を通じて、電荷を逃がすことができる。

【0080】

図１５は、ショートリングＳＲ１～ＳＲ３の平面レイアウトである。ショートリングＳＲ１～ＳＲ３は直列に接続されており、ショートリングＳＲ３には、抵抗Ｒ１、Ｒ２が直列に接続されている。ショートリングＳＲ１は、ゲート配線ＧＬ（２ｎ）と接続されている。抵抗Ｒ２は、コモン配線１８と接続されている。

【0081】

図１５は、第１導電層２０２、酸化物半導体層２０４、及び第２導電層２０６の平面レイアウトである。ブラックマトリクスＢＭの格子領域におけるＤ１方向に伸びる直線部は、ゲート配線ＧＬ（２ｎ－１）、ＧＬ（２ｎ）と重なっている。また、ブラックマトリクスＢＭの格子領域におけるＤ２方向に延在する直線部は、ショートリングＳＧ１～ＳＧ３、又はコモン配線１８と重なっている。ブラックマトリクスＢＭの格子領域におけるＤ１方向に延在する直線部の線幅は、ゲート配線ＧＬ（２ｎ－１）、ＧＬ（２ｎ）の線幅よりも大きい。また、ブラックマトリクスＢＭの格子領域におけるＤ２方向に延在する直線部の線幅は、ショートリングＳＧの線幅、又はコモン配線１８の線幅よりも大きい。

【0082】

図１２と同様に、図１５に示す平面レイアウトによっても、１つの配線を第１導電層２０２と第２導電層２０６との積層構造で形成する領域を有する。第１導電層２０２と第２導電層２０６との積層構造において、互いに接続されている。例えば、ゲート配ＧＬ（２ｎ－１）線のうち、第２導電層２０６が離間している領域が存在していてもよい。これにより、これにより、アレイ基板１０１における表示領域１２及び周辺領域１４の製造工程において静電気が発生したとしても、静電気を逃がすことができるため、静電気に起因する不良の発生を抑制することができる。

【0083】

図１６及び図１７は、図１４に示すショートリングＳＧにおけるトランジスタＴｒ２１～Ｔｒ２４を含む領域１３０を拡大した図である。図１６は、第１導電層、酸化物半導体層、第２導電層、及び第３導電層を図示している。また、図１７は、平坦化膜２０７、及び第４導電層２１４を図示している。また、透明導電層２１２は、アレイ基板１５０の全面に設けられているため、図１５において図示を省略している。

【0084】

アレイ基板１５０の上に、第１導電層２０２－２１、２０２－２２が設けられている。図１６に示すように、第１導電層２０２－２１は、Ｄ１方向に延在する領域及びＤ２方向に屈曲する領域を有する。第１導電層２０２－２１のＤ１方向に延在する領域は、ゲート配線ＧＬ（２ｎ）として機能する。また、第１導電層２０２－２１のＤ２方向に屈曲する領域は、トランジスタＴｒ２１のゲート電極として機能する。第１導電層２０２－２１のＤ２方向に屈曲する領域に離間して、第１導電層２０２－２２がＤ２方向に延在している。

【0085】

第１導電層２０２－２１におけるＤ２方向に屈曲する領域の上には、酸化物半導体層２０４－２１が設けられている。また、第１導電層２０２－２２の上には、酸化物半導体層２０４－２２、２０４－２３が設けられている。酸化物半導体層２０４－２１、２０４－２２の上に、第２導電層２０６－２１、２０６－２２が設けられる。

【0086】

第２導電層２０６－２１は、Ｄ１方向に延在する領域及びＤ２方向に屈曲する領域と、を有する。第２導電層２０６－２１のＤ１方向に延在する領域は、酸化物半導体層２０４－２１と接続され、Ｄ２方向に屈曲する領域は、酸化物半導体層２０４－２２と接続される。第２導電層２０６－２２は、酸化物半導体層２０４－２１、２０４－２２と接続される。さらに、第２導電層２０６－２１は、ゲート絶縁膜２０３に設けられた開口２１３－２１を介して第１導電層２０２－２１と接続される。第２導電層２０６－２２は、ゲート絶縁膜２０３に設けられた開口２１３－２２を介して、第１導電層２０２－２２と接続される。

【0087】

酸化物半導体層２０４－２１、及び第２導電層２０６－２１、２０６－２２の上には、第３導電層２０８－２１が設けられている。第３導電層２０８－２１は、絶縁膜２０５に設けられた開口２１５－２１を介して、第２導電層２０６－２１と接続される。酸化物半導体層２０４－２２、及び第２導電層２０６－２１、２０６－２２の上には、第３導電層２０８－２２が設けられている。第３導電層２０８－２２は、絶縁膜２０５に設けられた開口２１５－２２を介して、第２導電層２０６－２２と接続される。

【0088】

第１導電層２０２－２２によって、トランジスタＴｒ２１のゲートと、トランジスタＴｒ２２のゲートと、を接続することができる。ショートリングＳＲ２、ＳＲ３の構成は、ショートリングＳＲ１と同様であるため、詳細な説明は省略する。

【0089】

図８及び図１７を参照すると、平坦化膜２０７は、格子状に設けられている。平坦化膜２０７は、ゲート配線ＧＬ（２ｎ－１）、ＧＬ（２ｎ）、ショートリングＳＲ１～ＳＲ３を覆うように配置される。つまり、平坦化膜２０７はゲート配線ＧＬ（２ｎ－１）、ＧＬ（２ｎ）、ショートリングＳＲ１～ＳＲ３以外の領域には、設けられていない。図８及び図１７を参照すると、平坦化膜２０７の上には、透明導電層２１２が全面に設けられている。また、図８及び図１７を参照すると、第４導電層２１４－１１は、格子状に設けられている。第４導電層２１４－１１は、ゲート配線ＧＬ（２ｎ－１）、ＧＬ（２ｎ）、ショートリングＳＲ１～ＳＲ３の上に配置される。

【0090】

図１６及び図１７に示す平面レイアウトとすることにより、トランジスタＴｒ２１、Ｔｒ２２のソース及びドレインが互いに接続され、トランジスタＴｒ２１、Ｔｒ２２のソース及びドレインの一方が、トランジスタＴｒ２１のゲートに接続されるショートリングＳＲ１を構成することができる。また、ショートリングＳＲ１～ＳＲ３を、Ｄ２方向に沿って直列に配置することができる。そのため、ブラックマトリクスＢＭの直線部分によって、ショートリングＳＲ１～ＳＲ３を隠すことができる。

【0091】

以上説明したように、本発明の一実施形態に係る表示装置１０では、周辺領域１４（非表示領域）において、Ｄ１方向及びＤ２方向に配置される複数の配線及び近接して形成されるトランジスタを覆うように、ブラックマトリクスＢＭを設けている。そのため、周辺領域１４に配置された複数の配線等による光の反射を抑制することができる。また、表示領域１２及び周辺領域１４において、対向基板側から視認した場合、材質の違いによって色味が変わってしまうことを抑制することができる。したがって、表示装置１０において、表示領域１２と周辺領域１４との境界において、シームレス化を図ることができる。

【0092】

また、表示領域１２における配線密度と、周辺領域１４における配線密度とを、概ね同じにすることで、周辺領域１４においても、表示領域１２と同等に透明度を高めることができる。併せて、ゲート検査回路４８やショートリングＳＲなどの周辺回路を格子状のブラックマトリクスＢＭと重なるように設けることで、周辺領域１４の透明度を表示領域１２と同等に高めることができる。

【0093】

＜表示装置１０の各部材の材質＞
アレイ基板１５０、対向基板１５２として、ガラス基板、石英基板、およびサファイア基板など、透光性を有し、可撓性を有しない剛性基板を用いることができる。一方、アレイ基板１５０、対向基板１５２が可撓性を有する必要がある場合は、アレイ基板１５０、対向基板１５２としてポリイミド基板、アクリル基板、シロキサン基板、またはフッ素樹脂基板など、樹脂を含み、可撓性を有するフレキシブル基板を用いることができる。アレイ基板１５０、対向基板１５２の耐熱性を向上させるために、上記の樹脂に不純物を導入してもよい。また、表示装置１０を透明ディスプレイや大型高精細ディスプレイに適用する場合には、アレイ基板１５０及び対向基板１５２として、ガラス基板を用いることが好ましい。また、第１透明基板１５１Ａ及び第２透明基板１５１Ｂについては、アレイ基板１５０及び対向基板１５２を保護するために設ける。そのため、例えば、透光性を有するガラス基板、プラスチック基板等を用いることが好ましい。

【0094】

第１導電層２０２、第２導電層２０６、第３導電層２０８、及び第４導電層２１４として、一般的な金属材料を用いることができる。例えば、これらの部材として、例えば、アルミニウム（Ａｌ）、チタン（Ｔｉ）、クロム（Ｃｒ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）、モリブデン（Ｍｏ）、ハフニウム（Ｈｆ）、タンタル（Ｔａ）、タングステン（Ｗ）、ビスマス（Ｂｉ）、銀（Ａｇ）、及びこれらの合金又は化合物が用いられる。上記の部材として、上記の材料が単層で用いられてもよく、積層で用いられてもよい。第１導電層２０２として、例えば、Ａｌ＼Ｔｉの積層構造が用いられる。また、第２導電層２０６として、例えば、ＴｉＮ＼Ｔｉ＼Ａｌ＼Ｔｉ＼ＴｉＮの積層構造が用いられる。第３導電層２０８として、例えば、Ｍｏが用いられる。第４導電層として、Ｍｏ＼Ａｌの積層構造が用いられる。

【0095】

ゲート絶縁膜２０３、絶縁膜２０５、及び絶縁膜２０９として、一般的な絶縁層性材料を用いることができる。例えば、ゲート絶縁膜２０３、及び絶縁膜２０５、絶縁膜２０９として、として、酸化シリコン（ＳｉＯ_x）、酸化窒化シリコン（ＳｉＯ_xＮ_y）、窒化シリコン（ＳｉＮ_x）、窒化酸化シリコン（ＳｉＮ_xＯ_y）、酸化アルミニウム（ＡｌＯ_x）、酸化窒化アルミニウム（ＡｌＯ_xＮ_y）、窒化酸化アルミニウム（ＡｌＮ_xＯ_y）、窒化アルミニウム（ＡｌＮ_x）などの無機絶縁層を用いることができる。これらの絶縁層として、欠陥が少ない絶縁層を用いることができる。平坦化膜２０７として、ポリイミド樹脂、アクリル樹脂、エポキシ樹脂、シリコーン樹脂、フッ素樹脂、又はシロキサン樹脂などの有機絶縁材料を用いることができる。なお、ゲート絶縁膜２０３、絶縁膜２０５、及び絶縁膜２０９として、上記の有機絶縁材料が用いられてもよい。上記の部材として、上記の材料が単層で用いられてもよく、積層で用いられてもよい。ゲート絶縁膜２０３として例えば、窒化シリコン及び酸化シリコンの積層構造が用いられる。絶縁膜２０５として、例えば、酸化シリコン及び窒化シリコンの積層構造が用いられる。また、絶縁膜２０９として、窒化シリコンが用いられる。

【0096】

上記のＳｉＯ_xＮ_y及びＡｌＯ_xＮ_yは、酸素（Ｏ）よりも少ない比率（ｘ＞ｙ）の窒素（Ｎ）を含有するシリコン化合物及びアルミニウム化合物である。また、ＳｉＮ_xＯ_y及びＡｌＮ_xＯ_yは、窒素よりも少ない比率（ｘ＞ｙ）の酸素を含有するシリコン化合物及びアルミニウム化合物である。

【0097】

酸化物半導体層２０４として、半導体の特性を有する酸化金属を用いることができる。酸化物半導体層２０４は透光性を有する。例えば、インジウム（Ｉｎ）、ガリウム（Ｇａ）、亜鉛（Ｚｎ）、及び酸素（Ｏ）を含む酸化物半導体を用いることができる。特に、Ｉｎ：Ｇａ：Ｚｎ：Ｏ＝１：１：１：４の組成比を有する酸化物半導体を用いることができる。ただし、本実施形態で使用されるＩｎ、Ｇａ、Ｚｎ、及びＯを含む酸化物半導体は上記の組成に限定されるものではなく、上記とは異なる組成の酸化物半導体を用いることもできる。例えば、移動度を向上させるためにＩｎの比率を上記より大きくしてもよい。また、バンドギャップを大きくし、光照射による影響を小さくするためにＧａの比率を上記より大きくしてもよい。

【0098】

Ｉｎ、Ｇａ、Ｚｎ、及びＯを含む酸化物半導体に他の元素が添加されていてもよい。例えば、当該酸化物半導体にＡｌ、Ｓｎなどの金属元素が添加されていてもよい。上記の酸化物半導体以外にもＩｎ及びＧａを含む酸化物半導体（ＩＧＯ）、Ｉｎ及びＺｎを含む酸化物半導体（ＩＺＯ）、Ｉｎ、Ｓｎ及びＺｎを含む酸化物半導体（ＩＴＺＯ）、並びにＩｎ及びＷを含む酸化物半導体などが酸化物半導体層２０４として用いられてもよい。酸化物半導体層２０４はアモルファスであってもよく、多結晶又は微結晶などの結晶性であってもよい。酸化物半導体層２０４はアモルファスと結晶の混相であってもよい。なお、本実施形態では、半導体層として、酸化物半導体層を用いる例について説明したが、アモルファスシリコン又はポリシリコンを用いた半導体層であってもよい。

【0099】

透明導電層２１２、画素電極２１６、及びコモン電極２１８として、酸化インジウム及び酸化スズの混合物（ＩＴＯ）及び酸化インジウム及び酸化亜鉛の混合物（ＩＺＯ）を用いることができる。当該透明導電層として、上記以外の材料が用いられてもよい。

【0100】

ブラックマトリクスＢＭは黒色の樹脂又は金属材料で形成することができる。ブラックマトリクスＢＭはコモン電極２１８と接して形成される（図７参照）。透明導電膜で形成されるコモン電極２１８に対し、ブラックマトリクスＢＭを金属材料で形成することで、抵抗損失を低減するための補助電極としての機能を持たせることができる。ブラックマトリクスＢＭを形成する金属材料としては、アルミニウムに対して相対的に反射率が低い、クロム、モリブデン、チタンなどを用いることが好ましい。

【0101】

表示装置１０を透明ディスプレイに適用する場合、液晶層２１１として、高分子分散型液晶を用いることが好ましい。高分子分散型液晶は、バルク及び微粒子を含む。微粒子は、バルク内で画素電極２１６とコモン電極２１８との電位差に応じて配向が変化する。画素ＰＩＸ毎に、画素電極２１６の電位が個別に制御されることで、画素ＰＩＸ毎に少なくとも透光及び分散のいずれかの度合いが制御される。液晶層（微粒子）の散乱度は、各画素電極２１６の電圧とコモン電極２１８の電圧に応じて制御される。例えば、液晶層は各画素Ｐｉｘの電圧とコモン電極２１８との間の電圧が大きくなるほど散乱度が大きくなるような高分子分散型液晶を用いてもよいし、各画素電極２１６の電圧とコモン電極２１８との間の電圧が小さくなるほど散乱度が大きくなるような高分子分散型液晶を用いてもよい。

【0102】

液晶層２１１において、バルク及び微粒子の常光屈折率は互いに等しい。画素電極２１６とコモン電極２１８との間に電圧が印加されていない状態では、あらゆる方向においてバルク及び微粒子との間の屈折率差がゼロになる。液晶層２１１は、光源から射出された光を散乱しない非散乱状態となる。光源から射出された光は、アレイ基板１５０の第１主面及び対向基板１５２の第１主面で反射しながら、光源３（発光部）から遠ざかる方向に伝播する。液晶層２１１が光源から射出された光Ｌを散乱しない非散乱状態であると、アレイ基板１５０から対向基板１５２の背景が視認され、対向基板１５２からアレイ基板１５０の背景が視認される。

【0103】

電圧が印加された画素電極２１６とコモン電極２１８との間では、微粒子の光軸は、画素電極２１６とコモン電極２１８との間に発生する電界によって傾くことになる。バルク５１の光軸は、電界によって変化しないため、バルクの光軸と微粒子の光軸の向きは互いに異なる。電圧が印加された画素電極２１６がある画素ＰＩＸにおいて、光源から射出された光が散乱される。上述したように散乱された光源から射出された光の一部がアレイ基板１５０の第１主面又は対向基板１５２の第１主面から外部に放射された光は、観察者に観察される。

【0104】

電圧が印加されていない画素電極２１６がある画素ＰＩＸでは、アレイ基板１５０の第１主面から対向基板１５２の第１主面側の背景が視認され、対向基板１５２の第１主面２０Ａからアレイ基板１５０の第１主面１０Ａ側の背景が視認される。そして、本実施形態の表示装置１０は、映像信号が入力されると、画像が表示される画素ＰＩＸの画素電極２１６に電圧が印加され、映像信号に基づく画像が背景とともに視認される。このように、高分子分散型液晶が散乱状態にあるとき、表示領域において画像が表示される。

【0105】

本実施形態では、ブラックマトリクスＢＭと、ゲート検査回路、ショートリング、及びコモン配線等との平面レイアウトについて説明したが、本発明の一実施形態はこれに限定されない。格子状のブラックマトリクスＢＭは、ソース検査回路の平面レイアウトについても、ゲート検査回路と同様の構成とすることができる。例えば、ブラックマトリクスＢＭの第１格子領域を、ソース検査回路を構成するソース配線及び信号線と重なるように配置してもよい。また、第１格子領域と重なり、ソース検査回路を構成するソース配線及び信号線と重なる格子領域を有する平坦化膜を設けてもよい。

【0106】

以上、好適な実施の形態を説明したが、本開示はこのような実施の形態に限定されるものではない。実施の形態で開示された内容はあくまで一例にすぎず、本開示の趣旨を逸脱しない範囲で種々の変更が可能である。本開示の趣旨を逸脱しない範囲で行われた適宜の変更についても、当然に本開示の技術的範囲に属する。

【符号の説明】

【0107】

１０：表示装置、１１：表示パネル、１２：表示領域、１４：周辺領域、１６：コモン配線、１８：コモン配線、２２：コモン配線、２４：フレキシブルプリント回路、２６：端子部、２８：ゲート駆動回路、３２：ゲート配線領域、３４：フレキシブルプリント回路、３６：端子部、３８：ソース駆動回路、４２：ソース配線領域、４６：ＥＳＤ用保護回路、４８：ゲート検査回路、５２：ソース検査回路、５４：検査ライン、５６：ＱＤパッド、５８：ＥＳＤ用保護回路、５９：ＥＳＤ用保護回路、６２：領域、６４：領域、６６：領域、７１：領域、７２：領域、１０４：光源、１０５：絶縁層、１５０：アレイ基板、１５２：対向基板、２０２：第１導電層、２０３：ゲート絶縁膜、２０４：酸化物半導体層、２０５：絶縁膜、２０６：第２導電層、２０７：平坦化膜、２０８：第３導電層、２０９：絶縁膜、２１１：液晶層、２１２：透明導電層、２１３：開口、２１４：第４導電層、２１５：開口、２１６：画素電極、２１７：開口、２１８：コモン電極、２２１：封止材、ＧＬ：ゲート配線、ＳＬ：ソース配線、Ｓ：信号線、ＳＲ：ショートリング、ＣＬ：コモン配線、ＣＷ：容量配線、Ｃ：保持容量、ＬＥ：液晶素子、ＰＩＸ：画素

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】

【図17】