ホーム > 特許ランキング > 株式会社ジャパンディスプレイ
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2023167716
(43)【公開日】2023-11-24
(54)【発明の名称】表示装置
(51)【国際特許分類】
G02F 1/1368 20060101AFI20231116BHJP
G02F 1/1334 20060101ALI20231116BHJP
G02F 1/1345 20060101ALI20231116BHJP
【ＦＩ】
G02F1/1368
G02F1/1334
G02F1/1345
【審査請求】未請求
【請求項の数】13
【出願形態】ＯＬ
(21)【出願番号】P 2022079105
(22)【出願日】2022-05-12
(71)【出願人】
【識別番号】502356528
【氏名又は名称】株式会社ジャパンディスプレイ
(74)【代理人】
【識別番号】110000408
【氏名又は名称】弁理士法人高橋・林アンドパートナーズ
(72)【発明者】
【氏名】河合 謙太朗
(72)【発明者】
【氏名】池田 匡孝
(72)【発明者】
【氏名】林 宏宜
(72)【発明者】
【氏名】大森 優二
(72)【発明者】
【氏名】大植 善英
【テーマコード（参考）】
2H092
2H189
2H192
【Ｆターム（参考）】
2H092GA33
2H092GA42
2H092GA50
2H092NA25
2H189AA04
2H189HA16
2H192AA24
2H192BC31
2H192CB02
2H192CB05
2H192CB08
2H192CB35
2H192CB37
2H192CB45
2H192CB81
2H192CC02
2H192CC42
2H192FA32
2H192FA52
2H192FA62
2H192FA72
2H192FB22
2H192FB42
(57)【要約】
【課題】表示装置の大型高精細化又は高速駆動を可能にする。
【解決手段】表示装置は、第１基板に設けられた表示領域において、第１方向に並ぶ第１画素乃至第３画素と、第１画素乃至第３画素の各々に接続され、第１方向に延在する第１ソース配線乃至第３ソース配線と、第１画素乃至第３画素の各々に接続され、第１方向と交差する第２方向に延在する第１ゲート配線乃至第３ゲート配線と、を有し、第１画素は、第１ゲート配線及び第１ソース配線と電気的に接続された第１トランジスタと、第１トランジスタと電気的に接続された液晶素子を有し、第１画素乃至第３画素は、第１ソース配線及び第３ソース配線と、第２ソース配線との間に設けられ、第１ソース配線は、第３ソース配線と交差する。
【選択図】図４
【解決手段】表示装置は、第１基板に設けられた表示領域において、第１方向に並ぶ第１画素乃至第３画素と、第１画素乃至第３画素の各々に接続され、第１方向に延在する第１ソース配線乃至第３ソース配線と、第１画素乃至第３画素の各々に接続され、第１方向と交差する第２方向に延在する第１ゲート配線乃至第３ゲート配線と、を有し、第１画素は、第１ゲート配線及び第１ソース配線と電気的に接続された第１トランジスタと、第１トランジスタと電気的に接続された液晶素子を有し、第１画素乃至第３画素は、第１ソース配線及び第３ソース配線と、第２ソース配線との間に設けられ、第１ソース配線は、第３ソース配線と交差する。
【選択図】図４
【特許請求の範囲】
【請求項1】
第１基板に設けられた表示領域において、第１方向に並ぶ第１画素乃至第３画素と、
前記第１画素乃至前記第３画素の各々に接続され、前記第１方向に延在する第１ソース配線乃至第３ソース配線と、
前記第１画素乃至前記第３画素の各々に接続され、前記第１方向と交差する第２方向に延在する第１ゲート配線乃至第３ゲート配線と、
を有し、
前記第１画素は、前記第１ゲート配線及び前記第１ソース配線と電気的に接続された第１トランジスタと、前記第１トランジスタと電気的に接続された液晶素子を有し、
前記第１画素乃至前記第３画素は、前記第１ソース配線及び前記第３ソース配線と、前記第２ソース配線との間に設けられ、
前記第１ソース配線は、前記第３ソース配線と交差する、表示装置。
前記第１画素乃至前記第３画素の各々に接続され、前記第１方向に延在する第１ソース配線乃至第３ソース配線と、
前記第１画素乃至前記第３画素の各々に接続され、前記第１方向と交差する第２方向に延在する第１ゲート配線乃至第３ゲート配線と、
を有し、
前記第１画素は、前記第１ゲート配線及び前記第１ソース配線と電気的に接続された第１トランジスタと、前記第１トランジスタと電気的に接続された液晶素子を有し、
前記第１画素乃至前記第３画素は、前記第１ソース配線及び前記第３ソース配線と、前記第２ソース配線との間に設けられ、
前記第１ソース配線は、前記第３ソース配線と交差する、表示装置。
【請求項2】
前記第１トランジスタは、
前記第１基板の上に設けられた第１導電層と、
前記第１導電層と対向して設けられた酸化物半導体層と、
前記第１導電層と前記酸化物半導体層との間に設けられたゲート絶縁膜と、
前記酸化物半導体層の上に設けられた第２導電層及び第３導電層と、を有し、
前記第１導電層は、前記第１ゲート配線として機能し、
前記第３導電層は、前記第１ソース配線として機能する、請求項１に記載の表示装置。
前記第１基板の上に設けられた第１導電層と、
前記第１導電層と対向して設けられた酸化物半導体層と、
前記第１導電層と前記酸化物半導体層との間に設けられたゲート絶縁膜と、
前記酸化物半導体層の上に設けられた第２導電層及び第３導電層と、を有し、
前記第１導電層は、前記第１ゲート配線として機能し、
前記第３導電層は、前記第１ソース配線として機能する、請求項１に記載の表示装置。
【請求項3】
前記第１導電層と同じ層の上で前記第１方向に延在し、前記ゲート絶縁膜に設けられた第１開口を介して前記第３導電層と接続された第４導電層と、
前記第２導電層及び前記第３導電層と同じ層の上で前記第１方向に延在し、前記第３ソース配線として機能する第５導電層と、
前記第１導電層と同じ層の上で前記第１方向に延在し、前記ゲート絶縁膜に設けられた第２開口を介して前記第５導電層と接続された第６導電層と、をさらに有し、
前記第６導電層は、前記第３導電層と交差する第１領域を有する、請求項２に記載の表示装置。
前記第２導電層及び前記第３導電層と同じ層の上で前記第１方向に延在し、前記第３ソース配線として機能する第５導電層と、
前記第１導電層と同じ層の上で前記第１方向に延在し、前記ゲート絶縁膜に設けられた第２開口を介して前記第５導電層と接続された第６導電層と、をさらに有し、
前記第６導電層は、前記第３導電層と交差する第１領域を有する、請求項２に記載の表示装置。
【請求項4】
前記第２導電層及び前記第３導電層と同じ層の上で前記第１方向に延在する第７導電層と、
前記第１導電層と同じ層の上で前記第１方向に延在し、前記ゲート絶縁膜に設けられた第３開口を介して前記第７導電層と接続された第８導電層と、
前記第２導電層及び前記第３導電層の上に設けられた第１絶縁膜と、
前記第１絶縁膜の上で前記第１方向に延在する第９導電層と、をさらに有し、
前記第９導電層は、前記第１絶縁膜に設けられた第４開口及び第５開口を介して、前記第５導電層及び前記第７導電層と接続され、
前記第５導電層、前記第７導電層、及び前記第９導電層は、前記第３ソース配線として機能する、請求項３に記載の表示装置。
前記第１導電層と同じ層の上で前記第１方向に延在し、前記ゲート絶縁膜に設けられた第３開口を介して前記第７導電層と接続された第８導電層と、
前記第２導電層及び前記第３導電層の上に設けられた第１絶縁膜と、
前記第１絶縁膜の上で前記第１方向に延在する第９導電層と、をさらに有し、
前記第９導電層は、前記第１絶縁膜に設けられた第４開口及び第５開口を介して、前記第５導電層及び前記第７導電層と接続され、
前記第５導電層、前記第７導電層、及び前記第９導電層は、前記第３ソース配線として機能する、請求項３に記載の表示装置。
【請求項5】
前記第３画素に前記第１方向に隣接して設けられた第４画素と、
前記第４画素と接続され、前記第２方向に延在する第４ゲート配線と、
前記第４画素と接続され、前記第１方向に延在する第４ソース配線と、をさらに有し、
前記第２ソース配線は、前記第４ソース配線と交差する、請求項１に記載の表示装置。
前記第４画素と接続され、前記第２方向に延在する第４ゲート配線と、
前記第４画素と接続され、前記第１方向に延在する第４ソース配線と、をさらに有し、
前記第２ソース配線は、前記第４ソース配線と交差する、請求項１に記載の表示装置。
【請求項6】
前記表示領域を囲む周辺領域において、
前記第１ゲート配線及び前記第２ゲート配線と接続される第１ゲート駆動回路と、
前記第３ゲート配線及び前記第４ゲート配線と接続される第２ゲート駆動回路と、をさらに有する、請求項５に記載の表示装置。
前記第１ゲート配線及び前記第２ゲート配線と接続される第１ゲート駆動回路と、
前記第３ゲート配線及び前記第４ゲート配線と接続される第２ゲート駆動回路と、をさらに有する、請求項５に記載の表示装置。
【請求項7】
前記周辺領域において、
前記第２ゲート配線は、前記第３ゲート配線と重畳して延在する領域を有する、請求項６に記載の表示装置。
前記第２ゲート配線は、前記第３ゲート配線と重畳して延在する領域を有する、請求項６に記載の表示装置。
【請求項8】
前記表示領域を囲む周辺領域において、
前記第１ゲート配線乃至前記第４ゲート配線と接続される第１ゲート駆動回路をさらに有する、請求項５に記載の表示装置。
前記第１ゲート配線乃至前記第４ゲート配線と接続される第１ゲート駆動回路をさらに有する、請求項５に記載の表示装置。
【請求項9】
前記表示領域を囲む周辺領域において、
前記第１ゲート配線と接続される第１ゲート駆動回路をさらに有し、
前記第２ゲート配線乃至前記第４ゲート配線は、前記第１ゲート配線と電気的に接続される、請求項５に記載の表示装置。
前記第１ゲート配線と接続される第１ゲート駆動回路をさらに有し、
前記第２ゲート配線乃至前記第４ゲート配線は、前記第１ゲート配線と電気的に接続される、請求項５に記載の表示装置。
【請求項10】
前記第１画素乃至前記第４画素は、連続して並んで配置され、
前記第１画素乃至前記第４画素は、同時にオン状態となる、請求項６乃至９のいずれか一項に記載の表示装置。
前記第１画素乃至前記第４画素は、同時にオン状態となる、請求項６乃至９のいずれか一項に記載の表示装置。
【請求項11】
前記第１画素及び前記第２画素は隣接して配置され、
前記第３画素及び前記第４画素は隣接して配置され、
前記第１画素及び前記第２画素は、前記第３画素及び前記第４画素と離間して配置され、
前記第１画素乃至前記第４画素は、同時にオン状態となる、請求項１０に記載の表示装置。
前記第３画素及び前記第４画素は隣接して配置され、
前記第１画素及び前記第２画素は、前記第３画素及び前記第４画素と離間して配置され、
前記第１画素乃至前記第４画素は、同時にオン状態となる、請求項１０に記載の表示装置。
【請求項12】
前記第１基板に対向して設けられた第２基板と、
前記第１基板と前記第２基板との間に設けられた液晶層と、
前記第１基板の側面又は前記第２基板との側面に向かって光が入るように配置される光源と、をさらに有する、請求項１に記載の表示装置。
前記第１基板と前記第２基板との間に設けられた液晶層と、
前記第１基板の側面又は前記第２基板との側面に向かって光が入るように配置される光源と、をさらに有する、請求項１に記載の表示装置。
【請求項13】
前記液晶層は、高分子分散型液晶であり、
前記高分子分散型液晶が散乱状態にあるとき、前記表示領域において画像を表示し、
前記高分子分散型液晶が非散乱状態にあるとき、前記表示領域において、前記第１基板から前記第２基板の背景が視認され、前記第２基板から前記第１基板の背景が視認される、請求項１２に記載の表示装置。
前記高分子分散型液晶が散乱状態にあるとき、前記表示領域において画像を表示し、
前記高分子分散型液晶が非散乱状態にあるとき、前記表示領域において、前記第１基板から前記第２基板の背景が視認され、前記第２基板から前記第１基板の背景が視認される、請求項１２に記載の表示装置。
【発明の詳細な説明】
【技術分野】
【0001】
本発明の一実施形態は、表示装置及び表示装置の駆動方法に関する。
【背景技術】
【0002】
従来からの液晶表示装置では、マトリクス状に配列された複数の画素に対して、ゲート配線を１行ずつオン状態としていき、１列に配列された複数の画素を同一のソース配線で順次充電する。しかしながら、透明ディスプレイのような高速駆動パネル及び大型高精細パネルを駆動させる場合、１水平期間が短く、画素の充電時間が足りないという可能性がある。
【0003】
特許文献１には、ゲート配線を２本ずつオン状態として、１列に配列された複数の画素を２本の異なるソース配線で同時に充電する表示装置が開示されている。また、特許文献２には、ゲート配線を４本ずつオン状態として、１列に配列された複数の画素を４本の異なるソース配線で同時に充電する表示装置が開示されている。
【先行技術文献】
【特許文献】
【0004】
【特許文献1】特開２０２０－１６０２５４号公報
【特許文献2】国際公開第２０１８／１３０９２０号
【発明の概要】
【発明が解決しようとする課題】
【0005】
本発明の一実施形態では、表示装置の大型高精細化又は高速駆動を可能にすることを目的の一つとする。
【課題を解決するための手段】
【0006】
本発明の一実施形態に係る表示装置は、第１基板に設けられた表示領域において、第１方向に並ぶ第１画素乃至第３画素と、第１画素乃至第３画素の各々に接続され、第１方向に延在する第１ソース配線乃至第３ソース配線と、第１画素乃至第３画素の各々に接続され、第１方向と交差する第２方向に延在する第１ゲート配線乃至第３ゲート配線と、を有し、第１画素は、第１ゲート配線及び第１ソース配線と電気的に接続された第１トランジスタと、第１トランジスタと電気的に接続された液晶素子を有し、第１画素乃至第３画素は、第１ソース配線及び第３ソース配線と、第２ソース配線との間に設けられ、第１ソース配線は、第３ソース配線と交差する。
【図面の簡単な説明】
【0007】
【図1】本発明の一実施形態に係る表示装置の概要を説明する斜視図である。
【図3】本発明の一実施形態に係る表示装置の構成を説明する平面図である。
【図4】本発明の一実施形態に係る表示装置における画素を表すブロック図である。
【図5】本発明の一実施形態に係る表示装置における画素のタイミングチャートである。
【図6】本発明の一実施形態に係る表示装置における画素の断面図である。
【図7】本発明の一実施形態に係る表示装置における画素の平面レイアウトである。
【図8】本発明の一実施形態に係る表示装置における画素の平面レイアウトである。
【図9】本発明の一実施形態に係る表示装置における画素の平面レイアウトである。
【図10】本発明の一実施形態に係る表示装置における画素の平面レイアウトである。
【図11】周辺領域におけるゲート駆動回路とゲート配線との接続関係を示す回路図である。
【図12A】周辺領域におけるゲート駆動回路とゲート配線との接続関係を示す平面レイアウトである。
【図12B】周辺領域におけるゲート配線の平面レイアウトである。
【図12C】周辺領域におけるゲート配線の平面レイアウトである。
【図13】ゲート駆動回路とゲート配線との接続関係を示す回路図である。
【図14】ゲート駆動回路とゲート配線との接続関係を示す回路図である。
【図15】ゲート駆動回路とゲート配線との接続関係を示す回路図である。
【発明を実施するための形態】
【0008】
以下、本発明の各実施形態について、図面等を参照しつつ説明する。但し、本発明は、その要旨を逸脱しない範囲において様々な態様で実施することができ、以下に例示する実施の形態の記載内容に限定して解釈されるものではない。また、図面に関して、説明をより明確にするため、実際の態様に比べて各部の幅、厚さ、形状等を模式的に表す場合があるが、それら模式的な図は一例であって、本発明の解釈を限定するものではない。さらに、本明細書と各図において、既出の図に関して説明したものと同一又は類似の要素には、同一の符号を付して、重複する説明を省略することがある。なお、本明細書等において、序数は、部品や部位等を区別するために便宜上付与するためのものであり、優先順位や順番を示すものではない。
【0009】
本発明において、ある一つの膜を加工して複数の膜を形成した場合、これら複数の膜は異なる機能、役割を有することがある。しかしながら、これら複数の膜は同一の工程で同一層として形成された膜に由来し、同一の層構造、同一の材料を有する。したがって、これら複数の膜は同一層に存在しているものと定義する。また、ある一つの膜を加工して複数の膜を形成した場合、本明細書等において、－１、－２等と区別して記載する場合がある。
【0010】
なお、本明細書等において、「上」、「下」などの表現は、着目する構造体と他の構造体との相対的な位置関係を表現している。本明細書等では、側面視において、後述する第１基板から画素電極に向かう方向を「上」と定義し、その逆の方向を「下」と定義する。本明細書および特許請求の範囲において、ある構造体の上に他の構造体を配置する態様を表現するにあたり、単に「上に」と表記する場合、特に断りの無い限りは、ある構造体に接するように、直上に他の構造体を配置する場合と、ある構造体の上方に、さらに別の構造体を介して他の構造体を配置する場合との両方を含むものとする。
【0011】
また、本明細書等において、ボトムゲート駆動とは、半導体層の下方に配置されたゲート電極によって、オンオフが制御されるものである。また、本明細書等において、トップゲート駆動とは、半導体層の上方に配置されたゲート電極によって、オンオフが制御されるものである。また、本明細書において、デュアルゲート駆動とは、半導体層の上下に配置されたゲート電極に、同じ制御信号を入力することによって、オンオフが制御されるものである。
【0012】
【0013】
＜表示装置の概要＞
図１は、本発明の一実施形態に係る表示装置１０の斜視図を示す。表示装置１０は、アレイ基板１５０、対向基板１５２、及びアレイ基板１５０と対向基板１５２との間の液晶層（図示されず）と、ゲート駆動回路２８と、ソース駆動回路３８と、を含む表示パネル１０２と、光源１０４と、表示パネル１０２を挟む第１透明基板１５１Ａ及び第２透明基板１５１Ｂと、を含む。図１を参照する以下の説明において、表示パネル１０２における平面の一方向をＤ１方向とし、Ｄ１方向と直交する方向をＤ２方向とし、Ｄ１－Ｄ２平面に直交する方向をＤ３方向とする。
図１は、本発明の一実施形態に係る表示装置１０の斜視図を示す。表示装置１０は、アレイ基板１５０、対向基板１５２、及びアレイ基板１５０と対向基板１５２との間の液晶層（図示されず）と、ゲート駆動回路２８と、ソース駆動回路３８と、を含む表示パネル１０２と、光源１０４と、表示パネル１０２を挟む第１透明基板１５１Ａ及び第２透明基板１５１Ｂと、を含む。図１を参照する以下の説明において、表示パネル１０２における平面の一方向をＤ１方向とし、Ｄ１方向と直交する方向をＤ２方向とし、Ｄ１－Ｄ２平面に直交する方向をＤ３方向とする。
【0014】
アレイ基板１５０及び対向基板１５２は透光性を有する。アレイ基板１５０及び対向基板１５２は、好ましくは可視光に対して透明である。対向基板１５２は、アレイ基板１５０に対向するようにＤ３方向に配置される。アレイ基板１５０と対向基板１５２とは間隙を有して対向配置された状態で、シール材１５４によって貼り合わされている。アレイ基板１５０と対向基板１５２との間の間隙には、図示されない液晶層が設けられている。
【0015】
表示パネル１０２は、表示領域１２と、表示領域１２の外側の周辺領域１４とを有する。表示領域１２には、複数の画素ＰＩＸが行方向及び列方向に配置されている。ここで、行方向とはＤ１方向に平行な方向を指し、列方向とはＤ２方向に平行な方向を指すものとする。表示領域１２には、行方向にｍ個の画素が配列され、列方向にはｎ個の画素が配列される。そして、ｍとｎとの値は、垂直方向の表示解像度と水平方向の表示解像度に応じて適宜設定される。表示領域１２には、Ｄ１方向にゲート配線（走査信号線ともいう）が配設され、Ｄ２方向にソース配線（データ信号線ともいう）が配設される。
【0016】
アレイ基板１５０の周辺領域１４には、ゲート駆動回路２８及びソース駆動回路３８が設けられる。図１は、ゲート駆動回路２８及びソース駆動回路３８が、集積回路（ＩＣ）で提供され、アレイ基板１５０にＣＯＧ（Chip on Glass）方式で実装される態様を示す。ゲート駆動回路２８及びソース駆動回路３８は、図示される態様に限定されず、ＣＯＦ（Chip on Film）方式で実装されてもよいし、アレイ基板１５０の薄膜トランジスタ（ＴＦＴ：Thin Film Transistor）によって形成されてもよい。
【0017】
周辺領域１４には、第１配線パターン１１８、第２配線パターン１２０、及び第３配線パターン１２２が配設される。第１配線パターン１１８は、ゲート駆動回路２８と表示領域１２に配設されるゲート配線ＧＬとを接続する配線により形成されるパターンである。第２配線パターン１２０は、コモン配線により形成されるパターンである。第２配線パターン１２０は、回路的には、対向基板１５２に設けられるコモン電極２１８（図６参照）にコモン電圧を印加する配線として用いられる。第３配線パターン１２２は、ソース駆動回路３８と表示領域１２に配設されるデータ信号線１０９とを接続する配線により形成されるパターンである。
【0018】
光源１０４は、Ｄ１方向に沿った構造を有する。光源１０４は、例えば、Ｄ１方向に沿って配列された発光ダイオード（ＬＥＤ：Light Emitting Diode）により構成される。光源１０４の詳細な構造に限定はなく、Ｄ１方向に配列される発光ダイオードに加え、反射板、拡散板、レンズなどの光学部材が含まれてもよい。光源１０４及び光源１０４を制御する発光制御回路１１０は表示パネル１０２と独立した別部材として設けられていてもよく、また、光源１０４は、ゲート駆動回路２８及びソース駆動回路３８と同期する発光制御回路１１０により発光のタイミングが制御されるものであってもよい。光源１０４を制御する発光制御回路１１０は、表示パネル１０２とは別に光源１０４と同じく別部材として設けられていてもよく、個別部品としてアレイ基板１５０に実装されてもよいし、ゲート駆動回路２８又はソース駆動回路３８に組み込まれていてもよい。
【0019】
第１透明基板１５１Ａ及び第２透明基板１５１Ｂは、表示領域１２及び周辺領域１４を挟むように設けられる。第１透明基板１５１Ａ及び第２透明基板１５１Ｂは、表示パネル１０２の保護部材としての機能を有する。また、図２を参照して説明されるように、第１透明基板１５１Ａ及び第２透明基板１５１Ｂは光源１０４から出射された光を表示パネル１０２に導入する導光板としての機能を有する。
【0020】
図２は、図１に示すＶ１－Ｖ２間に対応する表示装置１０の断面構造を示す。図２に示すように、表示パネル１０２のアレイ基板１５０側に第１透明基板１５１Ａが設けられ、対向基板１５２側に第２透明基板１５１Ｂが設けられる。第１透明基板１５１Ａ及び第２透明基板１５１Ｂは、ガラス基板、又はプラスチック基板が用いられる。第１透明基板１５１Ａ及び第２透明基板１５１Ｂは、アレイ基板１５０及び対向基板１５２と同等の屈折率を有していることが好ましい。アレイ基板１５０と第１透明基板１５１Ａ、及び対向基板１５２と第２透明基板１５１Ｂとは、図示されない透明接着剤で接着される。
【0021】
表示パネル１０２は、アレイ基板１５０と、対向基板１５２とが対向するように配置され、その間に液晶層２１０が設けられる。アレイ基板１５０は対向基板１５２より大きく、周辺領域１４の一部が対向基板１５２から露出するような大きさを有する。アレイ基板１５０には、駆動回路（図２では、ソース駆動回路３８）が実装される。また、アレイ基板１５０の周縁部には、フレキシブル配線基板１２４が取り付けられる。
【0022】
光源１０４は、第１透明基板１５１Ａ又は第２透明基板１５１Ｂの一つの側面に隣接するように配置される。図２は、光源１０４が第２透明基板１５１Ｂの一つの側面に沿って配置された構成を示す。また、図２は、光源１０４がアレイ基板１５０に取り付けられた構成を示すが、光源１０４を配置する構成に限定はなく、取り付け位置を固定できるものであれば取り付け構造に限定はない。光源１０４は、例えば、表示パネル１０２を囲む筐体によって支持されてもよい。
【0023】
図２に示すように、光源１０４は、第２透明基板１５１Ｂの第１側面１５Ｃに沿って配置される。図２に示すように、光源１０４は、第２透明基板１５１Ｂの第１側面１５Ｃへ光Ｌを照射する。光源１０４は、第１側面１５Ｃに向けて光Ｌを出射することからサイド光源と呼ばれることもある。光源１０４に対向する第２透明基板１５１Ｂの第１側面１５Ｃは光入射面となる。
【0024】
図２に模式的に示すように、第２透明基板１５１Ｂの第１側面１５Ｃから入射した光Ｌは、対向基板１５２の第２平面１５Ｂ、アレイ基板１５０の第１平面１５Ａで反射しながら、第１側面１５Ｃから遠ざかる方向（Ｄ２方向）へ伝搬する。アレイ基板１５０の第１平面１５Ａ及び対向基板１５２の第２平面１５Ｂから外部へ光Ｌが向かうと、屈折率の大きな媒質から屈折率の小さな媒質へ進むことになる。このとき、第１平面１５Ａ及び第２平面１５Ｂへ入射する光Ｌの入射角が臨界角よりも大きければ、全反射することになり、第１平面１５Ａ及び第２平面１５Ｂで反射しながらＤ２方向へ導光する。
【0025】
液晶層２１０は、高分子分散型液晶で形成される。高分子分散型液晶で形成される液晶層２１０は、画素ＰＩＸ（図１参照）ごとに散乱状態と非散乱状態が制御される。図２に示すように、第１平面１５Ａ及び第２平面１５Ｂで反射しながら伝搬する光Ｌは、液晶層２１０が散乱状態となっている画素があると、少なくとも一部の光が散乱され、散乱光の入射角が臨界角よりも小さな角度となって、散乱光ＬＡ、ＬＢがそれぞれ第１平面１５Ａ及び第２平面１５Ｂから外部に出射され、出射された散乱光ＬＡ、ＬＢは、観察者に観察される。表示パネル１０２において、散乱光ＬＡ、ＬＢが出射される以外の領域は、アレイ基板１５０及び対向基板１５２、並びに第１透明基板１５１Ａ及び第２透明基板１５１Ｂが透光性を有し（可視光に対して透明であり）、液晶層２１０が非散乱状態であるため実質的に透明であり、観察者は表示パネル１０２を通して背面側を視認することができる。
【0026】
【0027】
表示領域１２は、マトリクス状に配列された複数の画素ＰＩＸを有する。複数の画素ＰＩＸの各々は、複数のトランジスタ及び液晶素子を有する。
【0028】
周辺領域１４は、表示領域１２を囲むように設けられる。なお、周辺領域１４とは、アレイ基板１５０において、表示領域１２からアレイ基板１５０の端部までの領域をいう。言い換えると、周辺領域１４は、アレイ基板１５０上で表示領域１２が設けられる以外の領域（すなわち、表示領域１２の外側の領域）をいうものとする。
【0029】
周辺領域１４には、ゲート駆動回路２８及びソース駆動回路３８の他に、ゲート配線領域３２、ソース配線領域４２、コモン配線１６、１８、端子部２６、３６、フレキシブルプリント回路２４、３４及び各種検査回路が設けられている。端子部２６、３６は、アレイ基板１５０の一辺に沿って配置されている。
【0030】
端子部２６には、フレキシブルプリント回路２４が接続されている。フレキシブルプリント回路２４は、ゲート駆動回路２８、コモン配線１６、１８、ＥＳＤ用保護回路５９、ＱＤパッド５６に各種信号を供給する。ゲート駆動回路２８は、複数のゲート配線ＧＬと接続されており、複数のゲート配線ＧＬの各々は、表示領域１２における複数の画素ＰＩＸの各々と電気的に接続されている。図３では、複数のゲート配線ＧＬが設けられた領域をゲート配線領域３２として表しており、複数のゲート配線ＧＬの詳細な配置については図示を省略している。２つのゲート駆動回路２８と接続されるゲート配線ＧＬの本数は、表示領域１２における画素ＰＩＸの行の数に相当する。なお、図３において、ゲート配線領域３２は、表示領域１２と離間して設けられている構成を示すが、実際にはゲート配線ＧＬと画素ＰＩＸとは電気的に接続されている。
【0031】
端子部３６には、フレキシブルプリント回路３４が接続されている。フレキシブルプリント回路３４は、ソース駆動回路３８に映像信号を供給する。ソース駆動回路３８は、複数のソース配線ＳＬと接続されており、複数のソース配線ＳＬの各々は、表示領域１２における複数の画素ＰＩＸの各々と電気的に接続されている。図３では、複数のソース配線ＳＬが設けられた領域を、ソース配線領域４２として表しており、複数のソース配線ＳＬの詳細な配置については図示を省略している。８つのソース駆動回路３８と接続されるソース配線ＳＬの本数は、表示領域１２における画素ＰＩＸの列の数の少なくとも３倍に相当する。本実施形態では、ソース配線ＳＬの本数は、表示領域１２における画素ＰＩＸの列の数の４倍の場合について説明する。なお、図３において、ソース配線領域４２は、表示領域１２と離間して設けられている構成を示すが、実際にはソース配線ＳＬと画素ＰＩＸとは電気的に接続されている。
【0032】
ゲート配線領域３２と表示領域１２との間には、コモン配線１８、ＥＳＤ用保護回路４６、ゲート検査回路４８、及び検査ライン５４が設けられている。ソース配線領域４２と表示領域１２との間には、コモン配線１８、ＥＳＤ用保護回路４６、ソース検査回路５２及び検査ライン５４が設けられている。検査ライン５４は、ＥＳＤ用保護回路５８と、ＱＤパッド５６と接続されている。また、コモン配線１８は、ＥＳＤ用保護回路５９と接続されている。
【0033】
コモン配線１６は、アレイ基板１５０における周辺領域１４を囲むように設けられており、２つのフレキシブルプリント回路２４から信号が供給される。また、コモン配線１６は、メッシュ状のコモン配線２２と電気的に接続されている。
【0034】
【0035】
＜画素の構成＞
図４は、本発明の一実施形態に係る表示装置１０が有する画素ＰＩＸの構成を説明する図である。本実施形態では、４本のゲート配線に同時にオン電圧を供給し、列方向に並ぶ４つの画素を４本のソース配線によって同時に充電することが可能な表示装置１０について説明する。これにより、ライン順次の水平期間よりも、１水平期間を長くすることができる。言い換えると、表示領域１２に配置された全画素ラインのスキャンに必要な時間を１／４に短縮することができる。したがって、透明ディスプレイのような高速駆動パネルや、大型高精細パネルにおいて、画素の充電期間を十分に確保することができる。以下に、本実施形態における画素の構成について詳細に説明する。
図４は、本発明の一実施形態に係る表示装置１０が有する画素ＰＩＸの構成を説明する図である。本実施形態では、４本のゲート配線に同時にオン電圧を供給し、列方向に並ぶ４つの画素を４本のソース配線によって同時に充電することが可能な表示装置１０について説明する。これにより、ライン順次の水平期間よりも、１水平期間を長くすることができる。言い換えると、表示領域１２に配置された全画素ラインのスキャンに必要な時間を１／４に短縮することができる。したがって、透明ディスプレイのような高速駆動パネルや、大型高精細パネルにおいて、画素の充電期間を十分に確保することができる。以下に、本実施形態における画素の構成について詳細に説明する。
【0036】
図４において、４つの画素ＰＩＸ１～ＰＩＸ４が列方向（Ｄ２方向）に配列されている。４つの画素ＰＩＸ１～ＰＩＸ４の各々は、４本のゲート配線ＧＬ１～ＧＬ４の各々と電気的に接続されている。また、４つの画素ＰＩＸ１～ＰＩＸ４の各々は、４本のソース配線ＳＬ１～ＳＬ４の各々と電気的に接続されている。４つの画素ＰＩＸ１～ＰＩＸ４の各々は、容量配線ＣＷと接続されている。以降の説明において、画素ＰＩＸ１～ＰＩＸ４を各々区別しない場合には、画素ＰＩＸと記載する。ゲート配線ＧＬ１～ＧＬ４の各々、及びソース配線ＳＬ１～ＳＬ４の各々についても区別しない場合には、ゲート配線ＧＬ及びソース配線ＳＬと記載する。
【0037】
画素ＰＩＸは、トランジスタＴｒ、液晶素子ＬＥ、及び保持容量Ｃを有する。トランジスタＴｒのゲートは、ゲート配線ＧＬと接続され、トランジスタＴｒのソースは、ソース配線ＳＬと接続され、トランジスタＴｒのドレインは液晶素子ＬＥの一方の電極及び保持容量Ｃの一方の電極と接続される。液晶素子ＬＥの他方の電極は、コモン配線ＣＬと接続される。保持容量Ｃの他方の電極は、容量配線ＣＷと接続される。
【0038】
トランジスタＴｒは、オン状態とオフ状態とを切り替えることにより、ソース配線から供給された映像信号の画素への書き込み時間を制御する機能を有する。トランジスタＴｒをオン状態とすることにより、ソース配線から供給された映像信号に対応する電位を、トランジスタＴｒと電気的に接続された保持容量Ｃに書き込むことができる。また、トランジスタＴｒをオフ状態とすることにより、保持容量Ｃに保持された電位を保持することができる。
【0039】
図５は、本発明の一実施形態に係る表示装置１０のタイミングチャートである。通常、ゲート配線ＧＬは、１行ずつオン電圧が供給されることで、Ｄ２方向に並ぶ画素列を同一のソース配線で順次充電する。これに対し、本実施形態では、４本のゲート配線ＧＬに同時にオン電圧が供給されることで、４つの画素の各々のトランジスタＴｒが同時にオン状態となる。この状態で、異なるソース配線ＳＬ１～ＳＬ４に対して同時に映像信号が供給される。これにより、Ｄ２方向に並ぶ４つの画素を同時に駆動することが可能となる。
【0040】
図４に示すように、１列の画素を挟むように、ソース配線ＳＬ１及びソース配線ＳＬ３と、ソース配線ＳＬ２及びソース配線ＳＬ４とが設けられている。言い換えると、１列の画素と１列の画素との間には、４本のソース配線ＳＬ１～ＳＬ４が配置されることになる。
【0041】
ソース配線ＳＬ１とソース配線ＳＬ３とは、交差する領域を有する。また、ソース配線ＳＬ２とソース配線ＳＬ４とは、交差する領域を有する。言い換えると、ソース配線ＳＬ１とソース配線ＳＬ３とを入れ替えて配置し、ソース配線ＳＬ２とソース配線ＳＬ４とを入れ替えて配置している。これにより、ソース配線ＳＬ１～ＳＬ４の抵抗や、容量の均一化を図ることができる。また、表示パネルの製造時等における静電気による不良を抑制することができる。この理由については、図７～図１０を参照して説明する。
【0042】
【0043】
図６に示すように、アレイ基板１５０の上に、トランジスタＴｒが設けられている。トランジスタＴｒは、アレイ基板１５０の上に設けられた導電層２０２－１と、導電層２０２－１と対向して設けられた酸化物半導体層２０４－１と、導電層２０２－１と酸化物半導体層２０４－１との間に設けられたゲート絶縁膜２０３と、酸化物半導体層２０４－１の上に設けられた導電層２０６－３及び導電層２０６－４と、を有する。ここで、導電層２０２－１は、ゲート配線ＧＬ（ゲート電極）として機能し、導電層２０６－４はソース配線ＳＬ（ソース電極）として機能する。
【0044】
トランジスタＴｒの上には絶縁膜２０５が設けられている。また、絶縁膜２０５の上において、酸化物半導体層２０４－１と対向する位置に導電層２０８－１が設けられている。導電層２０８－１は、バックゲート電極として機能する。本実施形態では、トランジスタＴｒをボトムゲート駆動のトランジスタであるとして説明するが、これに限定されず、トップゲート駆動のトランジスタであってもよいし、デュアルゲート駆動のトランジスタであってもよい。
【0045】
導電層２０８－１及び絶縁層１０５の上に、平坦化膜２０７が設けられている。平坦化膜２０７は、トランジスタＴｒを構成する各種配線の凹凸を緩和するために設けられている。表示装置１０を、透明ディスプレイに適用する場合、画素ＰＩＸの開口領域において、平坦化膜２０７は除去されることが好ましい。これにより、開口領域において平坦化膜２０７により光が吸収されてしまうことを抑制することができる。
【0046】
平坦化膜２０７及び絶縁膜２０５の上に、透明導電層２１２が設けられている。透明導電層２１２の上に、導電層２１４が設けられている。透明導電層２１２及び導電層２１４は、容量配線として機能する。透明導電層２１２及び導電層２１４の上に絶縁膜２０９が設けられている。絶縁膜２０９の上に画素電極２１６－１が設けられている。画素電極２１６－１は、絶縁膜２０５、２０９に設けられた開口を介して導電層２０６－３と接続されている。
【0047】
アレイ基板１５０と対向するように対向基板１５２が設けられている。対向基板１５２には、遮光層１１９及びコモン電極２１８が設けられている。遮光層１１９は、ブラックマトリクスとして機能する。図６に示す構造では、遮光層１１９は、図６では、導電層２０６－４と重なる領域に設けられる。遮光層１１９は、ゲート配線ＧＬ、及びソース配線ＳＬ１～ソース配線ＳＬ４を覆うように、格子状に配置される。対向電極１６２は、表示領域１１２の全面に広がる大きさを有する。遮光層１６０は、金属膜で形成されていてもよく、透明導電膜で形成される対向電極１６２に接して設けられることで、補助電極としての機能を有する。アレイ基板１５０と対向基板１５２との間には液晶層２１０が設けられており、封止材２２０（図１参照）によって封止されている。画素電極２１６－１と、液晶層２１０と、コモン電極２１８とにより、液晶素子ＬＥが構成される。
【0048】
＜画素の平面レイアウト＞
図７～図１０を参照して、表示装置１０の画素ＰＩＸの平面レイアウトを説明する。図７～図１０においては、ソース配線ＳＬ１とソース配線ＳＬ３とが交差する領域、及びソース配線ＳＬ２とソース配線ＳＬ４とが交差する領域の構成について詳細に説明する。図７～図１０において、ＰＩＸ－Ａ１、ＰＩＸ－Ａ２、ＰＩＸ－Ｂ１、ＰＩＸ－Ｂ２を平面視した構成を示す。
図７～図１０を参照して、表示装置１０の画素ＰＩＸの平面レイアウトを説明する。図７～図１０においては、ソース配線ＳＬ１とソース配線ＳＬ３とが交差する領域、及びソース配線ＳＬ２とソース配線ＳＬ４とが交差する領域の構成について詳細に説明する。図７～図１０において、ＰＩＸ－Ａ１、ＰＩＸ－Ａ２、ＰＩＸ－Ｂ１、ＰＩＸ－Ｂ２を平面視した構成を示す。
【0049】
図７は、導電層２０２－１～２０２－９、酸化物半導体層２０４－１～２０４－５、及び導電層２０６－１～２０６－１１の平面レイアウトである。導電層２０２－１～２０２－９は、アレイ基板１５０の上に設けられる。導電層２０２－１は、Ｄ１方向に延在しているが、Ｄ２方向に分岐する領域を有する。また、導電層２０２－２～２０２－９は、Ｄ２方向に延在する。酸化物半導体層２０４－１～２０４－５は、導電層２０２－１の上に、ゲート絶縁膜２０３（図６参照）を介して設けられる。酸化物半導体層２０４－１～２０４－５は、Ｄ２方向に並んで配置されている。本実施形態では、トランジスタＴｒを構成するために５つの酸化物半導体層２０４－１～２０４－５で構成している例について示す。酸化物半導体層は、複数の層に分離して設けることで発熱の影響を低減することができる。酸化物半導体層の数は、特に限定されない。酸化物半導体層２０４－１～２０４－５は、導電層２０２－１によって、導電層２０２－１側から酸化物半導体層２０４－１～２０４－５に向かうガラス基板（アレイ基板）１０１を導光してきた光が反射され、酸化物半導体層２０４－１～２０４－５に光リークが生じにくくなる。導電層２０６－１～２０６－１１は、ゲート絶縁膜及び酸化物半導体層２０４－１～２０４－５の上に設けられる。導電層２０６－１、２０６－２、２０６－１１は、Ｄ１方向に延在し、導電層２０６－３～２０６－１０は、Ｄ２方向に延在する。
【0050】
導電層２０２－１は、導電層２０６－１、２０６－２、２０６－１１と重畳する。導電層２０２－１は、ゲート絶縁膜２０３に設けられた開口２１３－１を介して導電層２０６－１と接続されており、ゲート絶縁膜２０３に設けられた開口２１３－２を介して、導電層２０６－２と接続されている。導電層２０２－１のうち、Ｄ１方向に延在する領域は、ゲート配線として機能する。また、導電層２０２－１のうち、Ｄ２方向に延在する領域は、ゲート電極として機能する。
【0051】
導電層２０２－２、２０２－３は、導電層２０６－４と重畳する。導電層２０２－２は、ゲート絶縁膜２０３に設けられた開口２１３－３を介して導電層２０６－４と接続されており、導電層２０２－３は、ゲート絶縁膜２０３に設けられた開口２１３－４を介して導電層２０６－４と接続されている。導電層２０６－４は、導電層２０２－１と交差している。導電層２０６－４は、第１ソース配線ＳＬ１として機能する。また、導電層２０６－４において、導電層２０２－２、２０２－３と重畳しない領域は、トランジスタＴｒのソース電極として機能する。導電層２０６－３は、トランジスタＴｒのドレイン電極として機能する。
【0052】
導電層２０２－４は、導電層２０６－５と重畳し、ゲート絶縁膜２０３に設けられた開口２１３－５を介して、導電層２０６－５と接続されている。導電層２０２－５は、導電層２０６－６と重畳し、ゲート絶縁膜２０３に設けられた開口２１３－６を介して、導電層２０６－６と接続されている。導電層２０６－５は、導電層２０８－２（図８参照）を介して導電層２０６－６と接続される。これにより、導電層２０６－５、導電層２０６－６、及び導電層２０８－２は、第３ソース配線ＳＬ３として機能する。
【0053】
導電層２０２－６は、導電層２０６－７と重畳し、ゲート絶縁膜２０３に設けられた開口２１３－７を介して、導電層２０６－７と接続されている。導電層２０２－７は、導電層２０６－８と重畳し、ゲート絶縁膜２０３に設けられた開口２１３－８を介して、導電層２０６－８と接続されている。導電層２０６－７は、導電層２０８－３（図８参照）を介して導電層２０６－８と接続される。導電層２０６－７、導電層２０６－８及び導電層２０８－３は、第２ソース配線ＳＬ２として機能する。
【0054】
導電層２０２－８は、導電層２０６－９と重畳し、ゲート絶縁膜２０３に設けられた開口２１３－９を介して、導電層２０６－９と接続されている。導電層２０２－９は、導電層２０６－９及び導電層２０６－１０と重畳している。導電層２０２－９は、ゲート絶縁膜２０３に設けられた開口２１３－１０を介して、導電層２０６－９と接続されている。導電層２０２－９は、ゲート絶縁膜２０３に設けられた開口２１３－１１を介して導電層２０６－１０と接続されている。導電層２０６－９は、導電層２０２－１と交差する領域を有する。導電層２０６－９及び導電層２０６－１０は、第４ソース配線ＳＬ４として機能する。
【0055】
また、導電層２０２－１は、導電層２０６－１１と重畳し、ゲート絶縁膜２０３に設けられた開口２１３－１２を介して、導電層２０６－１１と接続されている。
【0056】
導電層２０２－９及び導電層２０６－８は、屈曲した領域を有する。導電層２０２－９は、導電層２０６－８と重畳し、交差する領域を有する。つまり、第２ソース配線ＳＬ２と、第４ソース配線ＳＬ４とが交差する領域を有している。
【0057】
図示しないが、導電層２０２－２及び導電層２０６－５は、屈曲した領域を有する。導電層２０２－２は、導電層２０６－５と重畳し、交差する領域を有する。つまり、第１ソース配線ＳＬ１は、第３ソース配線ＳＬ３と交差する領域を有している。
【0058】
図６に示すように、ゲート配線ＧＬは、導電層２０２－１と、導電層２０６－１、２０６－２とが積層されることで構成されている。また、ゲート配線ＧＬは、ソース配線ＳＬ１～ソース配線ＳＬ４と交差する領域においては、導電層２０２－１のみが設けられており、導電層２０６－１と導電層２０６－２とは離間して設けられている。また、ソース配線ＳＬ１は、導電層２０２－２、２０２－３と、導電層２０６－４とが積層されることで構成されている。また、ソース配線ＳＬ１は、ゲート配線ＧＬと交差する領域においては、導電層２０６－４のみが設けられており、導電層２０２－２と導電層２０２－３とは離間して設けられている。これにより、アレイ基板１０１における表示領域１２及び周辺領域１４の製造工程において静電気が発生したとしても、静電気を逃がすことができるため、静電気に起因する不良の発生を抑制することができる。
【0059】
図８は、導電層２０６－１～２０６－１１及び導電層２０８－１～２０８～３の平面レイアウトである。導電層２０６－１～２０６－１１については、図７において説明した通りである。導電層２０８－１～２０８－３は、絶縁膜２０５（図６参照）の上に設けられている。導電層２０８－１は、Ｄ２方向に延在する領域と、Ｄ１方向に延在する領域と、を有する。Ｄ２方向に延在する領域は、酸化物半導体層２０４－１～２０４～５と重畳する。また、Ｄ１方向に延在する領域は、導電層２０６－１１と重畳しており、絶縁膜２０５に設けられた開口２１５－１を介して導電層２０６－１１と接続されている。導電層２０８－２は、Ｄ２方向に延在している。導電層２０８－２は、導電層２０６－５及び導電層２０６－６と重畳しており、絶縁膜２０５に設けられた開口２１５－２、２１５－３を介して導電層２０６－５及び導電層２０６－６と接続されている。導電層２０８－３は、Ｄ２方向に延在している。導電層２０８－３は、導電層２０６－７及び導電層２０６－８と重畳しており、絶縁膜２０５に設けられた開口２１５－４、２１５－５を介して導電層２０６－７及び導電層２０６－８と接続されている。
【0060】
図９は、平坦化膜２０７、透明導電層２１２、及び導電層２１４の平面レイアウトである。平坦化膜２０７は、上述したように画素ＰＩＸ１～ＰＩＸ４の開口領域おいて除去されている。つまり、平坦化膜２０７は、配線領域の上に設けられている。平坦化膜２０７の上に、透明導電層２１２が設けられている。また、透明導電層２１２の上に、導電層２１４が設けられている。透明導電層２１２及び導電層２１４は、容量配線として機能する。透明導電層２１２は、導電層２０６－１～２０６－１１の上に、平坦化膜２０７を介して設けられている。そのため、ソース配線ＳＬ１～ＳＬ４と、容量配線ＣＷ配線とが離間して設けられるため、容量配線ＣＷからの電位の影響を受けにくくなる。また、導電層２１４の電気抵抗は、透明導電層２１２の電気抵抗よりも小さい。そのため、表示領域１２のうち、画素ＰＩＸがある位置による容量配線ＣＷの電位のばらつきが抑制される。
【0061】
透明導電層２１２及び導電層２１４は、ゲート配線ＧＬ及びソース配線ＳＬ１～ＳＬ４の上方を覆うように、格子状に設けられている。これにより、透明導電層２１２が設けられていない領域と、画素電極２１６との間の保持容量Ｃが減少する。透明導電層２１２がない領域の大きさにより、保持容量Ｃが調整される。なお、透明導電層２１２は、格子状ではなく、全面に設けられていてもよい。また、導電層２１４は、トランジスタＴｒを覆うように設けられている。これにより、トランジスタＴｒの光リークを抑制することができる。
【0062】
導電層２１４は、透明導電層２１２の上に設けられている例を示すが、透明導電層２１２の下に設けられていてもよい。導電層２１４は、透明導電層２１２と積層されていればよい。導電層２１４は、遮光性を有している。そのため、配線領域を遮光することができる。導電層２１４の幅は、平面視で、ソース配線ＳＬ１～ＳＬ４を合わせた幅よりも大きくなるように設けられている。また、導電層２１４の幅は、平面視で、ゲート配線ＧＬの幅よりも大きくなるように設けられている。これにより、ソース配線ＳＬ１～ＳＬ４のエッジで反射する反射光を表示パネル１１により放射することを抑制することができる。なお、導電層２１４の幅、ソース配線ＳＬ１～ＳＬ４を合わせた幅とは、ソース配線ＳＬ１～ＳＬ４が延在する方向と交差する方向（Ｄ２方向）の長さをいう。また、ゲート配線ＧＬの幅とは、ゲート配線ＧＬが延在する方向と交差する方向（Ｄ２方向）の長さをいう。
【0063】
図１０は、導電層２０６－１～２０６－１１、及び画素電極２１６－１～２１６－４の平面レイアウトである。導電層２０６－１～２０６－１１については、図７において説明した通りである。画素電極２１６－１～２１６－４は、絶縁膜２０９の上に設けられている。画素電極２１６－１～２１６－４は、画素ＰＩＸの開口領域に設けられる。画素電極２１６－１は、絶縁膜２０９に設けられた開口２１７－１、絶縁膜２０５に設けられた開口２１５－６（図８参照）を介して、導電層２０６－３と接続される。
【0064】
以上説明したように、表示領域１２において、ゲート配線ＧＬ１～ＧＬ４、ソース配線ＳＬ１～ＳＬ４として、導電層２０２と導電層２０６とを互いに積層して延在するように配置している。ソース配線ＳＬ１～ＳＬ４を、導電層２０２と導電層２０６とを積層して延在して配置することにより、ソース配線ＳＬ１～ＳＬ４の抵抗を均一化、及び配線容量の均一化を図ることができる。また、ソース配線ＳＬ１とソース配線ＳＬ３とを交差して配置し、ソース配線ＳＬ２とソース配線ＳＬ４とを交差して配置することができる。
【0065】
＜表示装置１０の各部材の材質＞
アレイ基板１５０、対向基板１５２として、ガラス基板、石英基板、およびサファイア基板など、透光性を有し、可撓性を有しない剛性基板を用いることができる。一方、アレイ基板１５０、対向基板１５２が可撓性を有する必要がある場合は、アレイ基板１５０、対向基板１５２としてポリイミド基板、アクリル基板、シロキサン基板、またはフッ素樹脂基板など、樹脂を含み、可撓性を有するフレキシブル基板を用いることができる。アレイ基板１５０、対向基板１５２の耐熱性を向上させるために、上記の樹脂に不純物を導入してもよい。また、表示装置１０を透明ディスプレイや大型高精細ディスプレイに適用する場合には、アレイ基板１５０及び対向基板１５２として、ガラス基板を用いることが好ましい。また、第１透明基板１５１Ａ及び第２透明基板１５１Ｂについては、アレイ基板１５０及び対向基板１５２を保護するために設ける。そのため、例えば、透光性を有するガラス基板、プラスチック基板等を用いることが好ましい。
アレイ基板１５０、対向基板１５２として、ガラス基板、石英基板、およびサファイア基板など、透光性を有し、可撓性を有しない剛性基板を用いることができる。一方、アレイ基板１５０、対向基板１５２が可撓性を有する必要がある場合は、アレイ基板１５０、対向基板１５２としてポリイミド基板、アクリル基板、シロキサン基板、またはフッ素樹脂基板など、樹脂を含み、可撓性を有するフレキシブル基板を用いることができる。アレイ基板１５０、対向基板１５２の耐熱性を向上させるために、上記の樹脂に不純物を導入してもよい。また、表示装置１０を透明ディスプレイや大型高精細ディスプレイに適用する場合には、アレイ基板１５０及び対向基板１５２として、ガラス基板を用いることが好ましい。また、第１透明基板１５１Ａ及び第２透明基板１５１Ｂについては、アレイ基板１５０及び対向基板１５２を保護するために設ける。そのため、例えば、透光性を有するガラス基板、プラスチック基板等を用いることが好ましい。
【0066】
導電層２０２、導電層２０６、導電層２０８、及び導電層２１４として、一般的な金属材料を用いることができる。例えば、これらの部材として、例えば、アルミニウム（Ａｌ）、チタン（Ｔｉ）、クロム（Ｃｒ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）、モリブデン（Ｍｏ）、ハフニウム（Ｈｆ）、タンタル（Ｔａ）、タングステン（Ｗ）、ビスマス（Ｂｉ）、銀（Ａｇ）、及びこれらの合金又は化合物が用いられる。上記の部材として、上記の材料が単層で用いられてもよく、積層で用いられてもよい。導電層２０２として、例えば、Ａｌ＼Ｔｉの積層構造が用いられる。また、導電層２０６として、例えば、ＴｉＮ＼Ｔｉ＼Ａｌ＼Ｔｉ＼ＴｉＮの積層構造が用いられる。導電層２０８として、例えば、Ｍｏが用いられる。第４導電層として、Ｍｏ＼Ａｌの積層構造が用いられる。
【0067】
ゲート絶縁膜２０３、絶縁膜２０５、及び絶縁膜２０９として、一般的な絶縁層性材料を用いることができる。例えば、ゲート絶縁膜２０３、及び絶縁膜２０５、絶縁膜２０９として、酸化シリコン（ＳｉＯx）、酸化窒化シリコン（ＳｉＯxＮy）、窒化シリコン（ＳｉＮx）、窒化酸化シリコン（ＳｉＮxＯy）、酸化アルミニウム（ＡｌＯx）、酸化窒化アルミニウム（ＡｌＯxＮy）、窒化酸化アルミニウム（ＡｌＮxＯy）、窒化アルミニウム（ＡｌＮx）などの無機絶縁層を用いることができる。これらの絶縁層として、欠陥が少ない絶縁層を用いることができる。平坦化膜２０７として、ポリイミド樹脂、アクリル樹脂、エポキシ樹脂、シリコーン樹脂、フッ素樹脂、又はシロキサン樹脂などの有機絶縁材料を用いることができる。なお、ゲート絶縁膜２０３、絶縁膜２０５、及び絶縁膜２０９として、上記の有機絶縁材料が用いられてもよい。上記の部材として、上記の材料が単層で用いられてもよく、積層で用いられてもよい。ゲート絶縁膜２０３として例えば、窒化シリコン及び酸化シリコンの積層構造が用いられる。絶縁膜２０５として、例えば、酸化シリコン及び窒化シリコンの積層構造が用いられる。また、絶縁膜２０９として、窒化シリコンが用いられる。
【0068】
上記のＳｉＯxＮy及びＡｌＯxＮyは、酸素（Ｏ）よりも少ない比率（ｘ＞ｙ）の窒素（Ｎ）を含有するシリコン化合物及びアルミニウム化合物である。また、ＳｉＮxＯy及びＡｌＮxＯyは、窒素よりも少ない比率（ｘ＞ｙ）の酸素を含有するシリコン化合物及びアルミニウム化合物である。
【0069】
酸化物半導体層２０４として、半導体の特性を有する酸化金属を用いることができる。酸化物半導体層２０４は透光性を有する。例えば、インジウム（Ｉｎ）、ガリウム（Ｇａ）、亜鉛（Ｚｎ）、及び酸素（Ｏ）を含む酸化物半導体を用いることができる。特に、Ｉｎ：Ｇａ：Ｚｎ：Ｏ＝１：１：１：４の組成比を有する酸化物半導体を用いることができる。ただし、本実施形態で使用されるＩｎ、Ｇａ、Ｚｎ、及びＯを含む酸化物半導体は上記の組成に限定されるものではなく、上記とは異なる組成の酸化物半導体を用いることもできる。例えば、移動度を向上させるためにＩｎの比率を上記より大きくしてもよい。また、バンドギャップを大きくし、光照射による影響を小さくするためにＧａの比率を上記より大きくしてもよい。
【0070】
Ｉｎ、Ｇａ、Ｚｎ、及びＯを含む酸化物半導体に他の元素が添加されていてもよい。例えば、当該酸化物半導体にＡｌ、Ｓｎなどの金属元素が添加されていてもよい。上記の酸化物半導体以外にもＩｎ及びＧａを含む酸化物半導体（ＩＧＯ）、Ｉｎ及びＺｎを含む酸化物半導体（ＩＺＯ）、Ｉｎ、Ｓｎ及びＺｎを含む酸化物半導体（ＩＴＺＯ）、並びにＩｎ及びＷを含む酸化物半導体などが酸化物半導体層２０４として用いられてもよい。酸化物半導体層２０４はアモルファスであってもよく、多結晶又は微結晶などの結晶性であってもよい。酸化物半導体層２０４はアモルファスと結晶の混相であってもよい。なお、本実施形態では、半導体層として、酸化物半導体層を用いる例について説明したが、アモルファスシリコン又はポリシリコンを用いた半導体層であってもよい。
【0071】
透明導電層２１２、画素電極２１６、及びコモン電極２１８として、酸化インジウム及び酸化スズの混合物（ＩＴＯ）及び酸化インジウム及び酸化亜鉛の混合物（ＩＺＯ）を用いることができる。当該透明導電層として、上記以外の材料が用いられてもよい。ブラックマトリクスＢＭに用いる遮光層２１９は黒色の樹脂又は金属材料で形成することができる。ブラックマトリクスＢＭはコモン電極２１８と接して形成される（図７参照）。透明導電膜で形成されるコモン電極２１８に対し、ブラックマトリクスＢＭを金属材料で形成することで、抵抗損失を低減するための補助電極としての機能を持たせることができる。ブラックマトリクスＢＭを形成する金属材料としては、アルミニウムに対して相対的に反射率が低い、クロム、モリブデン、チタンなどを用いることが好ましい。
【0072】
表示装置１０を透明ディスプレイに適用する場合、液晶層２１０として、高分子分散型液晶を用いることが好ましい。高分子分散型液晶は、バルク及び微粒子を含む。微粒子は、バルク内で画素電極２１６とコモン電極２１８との電位差に応じて配向が変化する。画素ＰＩＸ毎に、画素電極２１６の電位が個別に制御されることで、画素ＰＩＸ毎に少なくとも透光及び分散のいずれかの度合いが制御される。液晶層（微粒子）の散乱度は、各画素電極２１６の電圧とコモン電極２１８の電圧に応じて制御される。例えば、液晶層は各画素Ｐｉｘの電圧とコモン電極２１８との間の電圧が大きくなるほど散乱度が大きくなるような高分子分散型液晶を用いてもよいし、各画素電極２１６の電圧とコモン電極２１８との間の電圧が小さくなるほど散乱度が大きくなるような高分子分散型液晶を用いてもよい。
【0073】
液晶層２１０において、バルク及び微粒子の常光屈折率は互いに等しい。画素電極２１６とコモン電極２１８との間に電圧が印加されていない状態では、あらゆる方向においてバルク及び微粒子との間の屈折率差がゼロになる。液晶層２１０は、光源から射出された光を散乱しない非散乱状態となる。光源から射出された光は、アレイ基板１５０の第１主面及び対向基板１５２の第１主面で反射しながら、光源３（発光部）から遠ざかる方向に伝播する。液晶層２１０が光源から射出された光Ｌを散乱しない非散乱状態であると、アレイ基板１５０から対向基板１５２の背景が視認され、対向基板１５２からアレイ基板１５０の背景が視認される。
【0074】
電圧が印加された画素電極２１６とコモン電極２１８との間では、微粒子の光軸は、画素電極２１６とコモン電極２１８との間に発生する電界によって傾くことになる。バルク５１の光軸は、電界によって変化しないため、バルクの光軸と微粒子の光軸の向きは互いに異なる。電圧が印加された画素電極２１６がある画素ＰＩＸにおいて、光源から射出された光が散乱される。上述したように散乱された光源から射出された光の一部がアレイ基板１５０の第１主面又は対向基板１５２の第１主面から外部に放射された光は、観察者に観察される。
【0075】
電圧が印加されていない画素電極２１６がある画素ＰＩＸでは、アレイ基板１５０の第１主面から対向基板１５２の第１主面側の背景が視認され、対向基板１５２の第１主面２０Ａからアレイ基板１５０の第１主面１０Ａ側の背景が視認される。そして、本実施形態の表示装置１０は、映像信号が入力されると、画像が表示される画素ＰＩＸの画素電極２１６に電圧が印加され、映像信号に基づく画像が背景とともに視認される。このように、高分子分散型液晶が散乱状態にあるとき、表示領域において画像が表示される。
【0076】
＜ゲート駆動回路とゲート配線との接続関係＞
次に、周辺領域１４に設けられたゲート駆動回路２８－１、２８－２及びゲート配線ＧＬとの接続関係について、図１１～図１２Ｃを参照して説明する。本実施形態では、ゲート駆動回路２８－１、２８－２として、２相駆動のドライバＩＣを用いる場合について説明する。
次に、周辺領域１４に設けられたゲート駆動回路２８－１、２８－２及びゲート配線ＧＬとの接続関係について、図１１～図１２Ｃを参照して説明する。本実施形態では、ゲート駆動回路２８－１、２８－２として、２相駆動のドライバＩＣを用いる場合について説明する。
【0077】
図１１は、ゲート駆動回路２８－１、２８－２とゲート配線ＧＬ１１～ＧＬ１４、ＧＬ２１～ＧＬ２４との接続関係を示す回路図である。図１１では、一水平期間に、４行の画素ＰＩＸ－Ａ１～ＰＩＸ－Ａ４、ＰＩＸ－Ｂ１～ＰＩＸ－Ｂ４を同時にオン状態とする場合について説明する。
【0078】
ゲート駆動回路２８－１は、ゲート配線ＧＬ１１～ＧＬ１４と接続されている。ゲート配線ＧＬ１１は画素ＰＩＸ－Ａ１と接続されており、ゲート配線ＧＬ１２は画素ＰＩＸ－Ａ２と接続されている。ゲート駆動回路２８－２は、ゲート配線ＧＬ２１～ＧＬ２４と接続されている。ゲート配線ＧＬ２１は画素ＰＩＸ－Ａ３と接続されており、ゲート配線ＧＬ２２は画素ＰＩＸ－Ａ４と接続されている。
【0079】
ソース駆動回路３８は、ソース配線ＳＬ１１～ＳＬ１４、ＳＬ２１～ＳＬ２４と接続されている。ソース配線ＳＬ１は、画素ＰＩＸ－Ａ１と接続されており、ソース配線ＳＬ２は、画素ＰＩＸ－Ａ２と接続されている。ソース配線ＳＬ３は、画素ＰＩＸ－Ａ３と接続されており、ソース配線ＳＬ４は、画素ＰＩＸ－Ａ４と接続されている。
【0080】
本変形例では、ゲート駆動回路２８－１、２８－２として２相駆動のドライバＩＣを用いている。そのため、ゲート駆動回路２８－１は、ゲート配線ＧＬ１１、ＧＬ１２に同時に電圧を印加することができ、ゲート駆動回路２８－２は、ゲート配線ＧＬ２１、ＧＬ２２に同時に電圧を印加することができる。つまり、４行のゲート配線ＧＬ１１、ＧＬ１２、ＧＬ２１、ＧＬ２２を同時にオン状態とすることができる。また、ソース駆動回路３８からソース配線ＳＬ１～ＳＬ４に映像信号が供給される。これにより、画素ＰＩＸ－Ａ１～ＰＩＸ－Ａ４、ＰＩＸ－Ｂ１～ＰＩＸ－Ｂ４を同時にオン状態とすることができる。つまり、表示装置１０において、一水平期間を長くすることができる。
【0081】
＜異なるゲート駆動回路から延在するゲート配線の平面レイアウト＞
次に、ゲート配線領域３２の具体的な構成について、図１２Ａ～図１２Ｃを参照して説明する。具体的には、異なるゲート駆動回路２８－１、２８－２から延在する複数のゲート配線ＧＬの平面レイアウトについて説明する。
次に、ゲート配線領域３２の具体的な構成について、図１２Ａ～図１２Ｃを参照して説明する。具体的には、異なるゲート駆動回路２８－１、２８－２から延在する複数のゲート配線ＧＬの平面レイアウトについて説明する。
【0082】
図１２Ａは、周辺領域１４に設けられたゲート駆動回路２８－１、２８－２と、複数のゲート配線ＧＬの模式図である。図１２Ａにおいて、ゲート駆動回路２８－１から延在するゲート配線ＧＬが設けられる領域を、領域６２として表す。ゲート駆動回路２８－２から延在するゲート配線ＧＬが設けられる領域を、領域６４として表す。また、ゲート駆動回路２８－１から延在するゲート配線ＧＬが設けられる領域とゲート駆動回路２８－２から延在するゲート配線ＧＬが設けられる領域とが重なる領域を、領域６６として表す。
【0083】
図１２Ｂは、図１２Ａに示す領域６６のうち、領域７１を拡大した図である。図１２Ｂには、ゲート配線ＧＬ１１～ＧＬ１４、ＧＬ２１～ＧＬ２４を示す。ゲート配線ＧＬ１１～ＧＬ１４は、ゲート駆動回路２８－１と接続されている。また、ゲート配線ＧＬ２１～ＧＬ２４は、ゲート駆動回路２８－２（図１２Ａ参照）と接続されている。ゲート駆動回路２８－１から延在するゲート配線ＧＬ１１～ＧＬ１４は、導電層２０２－１１～２０２－１４及び導電層２０６－２１～２０６－２４によって構成されている。導電層２０２－１１～２０２－１４の各々は、導電層２０６－２１～２０６－２２の各々と、開口２１３－３１～２１３－３４を介して接続されている。
【0084】
導電層２０２－１２、１３は、導電層２０６－３１、２０６－３２と重畳して延在する領域を有する。なお、導電層２０２－１２、１３は、導電層２０６－３１、２０６－３２とは接続されない。
【0085】
図１２Ｃは、図１２Ａに示す領域６６のうち、領域７２を拡大した図である。図１２Ｃには、ゲート配線ＧＬ１１、ＧＬ１２、ＧＬ２１、ＧＬ２２、ＧＬ１３を示す。ゲート配線ＧＬ１１、ＧＬ１２、ＧＬ１３は、ゲート駆動回路２８－１から延在する配線である。ゲート配線ＧＬ２１、ＧＬ２２は、ゲート駆動回路２８－２から延在する配線である。
【0086】
ゲート配線ＧＬ１１は、導電層２０２－１１及び導電層２０６－４１を有する。導電層２０２－１１は、ゲート絶縁膜２０３に設けられた開口２１３－４１を介して導電層２０６－４１と接続される。ゲート配線ＧＬ１２は、導電層２０２－１２及び導電層２０６－４２を有する。導電層２０２－１２は、ゲート絶縁膜２０３に設けられた開口２１３－４２を介して導電層２０６－４２と接続される。ゲート配線ＧＬ２１は、導電層２０２－４１及び導電層２０６－３１を有する。導電層２０２－４１は、ゲート絶縁膜２０３に設けられた開口２１３－４３を介して導電層２０６－３１と接続される。ゲート配線ＧＬ２２は、導電層２０２－４２及び導電層２０６－３２を有する。導電層２０２－４２は、ゲート絶縁膜２０３に設けられた開口２１３－４４を介して導電層２０６－３２と接続される。ゲート配線ＧＬ１３は、導電層２０２－１３及び導電層２０６－４３を有する。導電層２０２－１３は、ゲート絶縁膜２０３に設けられた開口２１３－４５を介して導電層２０６－４３と接続される。
【0087】
また、ゲート配線ＧＬ１１において、導電層２０２－１１及び導電層２０６－４１は積層された状態でＤ２方向に延在する。なお、ゲート配線ＧＬ１２、ＧＬ２１、ＧＬ２２、ＧＬ１３についても、ゲート配線ＧＬ１１と同様の状態で、Ｄ２方向に延在する。
【0088】
図１２Ｂ及び図１２Ｃに示すように、ゲート駆動回路２８－１と接続されるゲート配線ＧＬ１１、ＧＬ１２、ＧＬ１３は、導電層２０２－１１～２０２１４によって周辺領域１４に引き回される。また、ゲート駆動回路２８－２と接続されるゲート配線ＧＬ２１、ＧＬ２２は、導電層２０６－３１、２０６－３２によって周辺領域１４に引き回される。つまり、ゲート駆動回路２８－１から延在するゲート配線とゲート駆動回路２８－２から延在するゲート配線とが設けられる層を異なる層に設けることができる。そのため、ゲート配線ＧＬ１２及びゲート配線ＧＬ２１において、ゲート駆動回路２８－１から延在する導電層２０２－３２と、ゲート駆動回路２８－２から延在する導電層２０６－３３と、を重畳して延在させることができる。また、ゲート配線ＧＬ１３及びゲート配線ＧＬ２２において、ゲート駆動回路２８－１から延在する導電層２０２－１３と、ゲート駆動回路２８－２から延在する導電層２０６－３２と、を重畳して延在させることができる。これにより、異なるゲート駆動回路２８－１、２８－２から延在するゲート配線ＧＬ１１、ＧＬ１２、ＧＬ２１、ＧＬ２２を、隣接して配置することができる。また、複数のゲート配線ＧＬが占める面積を小さくすることができる。
【0089】
【0090】
（変形例１）
周辺領域１４に設けられたゲート駆動回路２８－１、２８－２及びゲート配線ＧＬとの接続関係について、図１３を参照して説明する。図１３では、ゲート駆動回路２８－１、２８－２として、４相駆動のドライバＩＣを用いる場合について説明する。
周辺領域１４に設けられたゲート駆動回路２８－１、２８－２及びゲート配線ＧＬとの接続関係について、図１３を参照して説明する。図１３では、ゲート駆動回路２８－１、２８－２として、４相駆動のドライバＩＣを用いる場合について説明する。
【0091】
図１３は、ゲート駆動回路２８－１、２８－２とゲート配線ＧＬ１１～ＧＬ１４、ＧＬ２１～ＧＬ２４との接続関係を示す回路図である。図１３では、一水平期間に、４行の画素ＰＩＸ－Ａ１～ＰＩＸ－Ａ４、ＰＩＸ－Ｂ１～ＰＩＸ－Ｂ４を同時にオン状態とする場合について説明する。
【0092】
ゲート駆動回路２８－１は、ゲート配線ＧＬ１１～ＧＬ１４と接続されている。ゲート配線ＧＬ１１は画素ＰＩＸ－Ａ１と接続されており、ゲート配線ＧＬ１２は画素ＰＩＸ－Ａ２と接続されており、ゲート配線ＧＬ１３は画素ＰＩＸ－Ａ３と接続されており、ゲート配線ＧＬ１４は画素ＰＩＸ－Ａ４と接続されている。
【0093】
ゲート駆動回路２８－２は、ゲート配線ＧＬ２１～ＧＬ２４と接続されている。ゲート配線ＧＬ２１は画素ＰＩＸ－Ｃ１と接続されており、ゲート配線ＧＬ２２は画素ＰＩＸ－Ｃ２と接続されており、ゲート配線ＧＬ２３は画素ＰＩＸ－Ｃ３と接続されており、ゲート配線ＧＬ２４は画素ＰＩＸ－Ｃ４と接続されている。
【0094】
ソース駆動回路３８には、ソース配線ＳＬ１～ＳＬ４と接続されている。ソース配線ＳＬ１は、画素ＰＩＸ－Ａ１と接続されており、ソース配線ＳＬ２は、画素ＰＩＸ－Ａ２と接続されている。ソース配線ＳＬ３は、画素ＰＩＸ－Ａ３と接続されており、ソース配線ＳＬ４は、画素ＰＩＸ－Ａ４と接続されている。
【0095】
本変形例では、ゲート駆動回路２８－１、２８－２として４相駆動のドライバＩＣを用いている。そのため、ゲート駆動回路２８－１は、ゲート配線ＧＬ１１～ＧＬ１４に同時に電圧を印加することができる。つまり、４行のゲート配線ＧＬ１１～ＧＬ１４を同時にオン状態とすることができる。また、ソース駆動回路３８からソース配線ＳＬ１～ＳＬ４に映像信号が供給される。これにより、画素ＰＩＸ－Ａ１～ＰＩＸ－Ａ４、ＰＩＸ－Ｂ１～ＰＩＸ－Ｂ４を同時にオン状態とすることができる。つまり、表示装置１０において、一水平期間を長くすることができる。
【0096】
（変形例２）
周辺領域１４に設けられたゲート駆動回路２８－１、２８－２及びゲート配線ＧＬとの接続関係について、図１４を参照して説明する。本変形例では、ゲート駆動回路２８－１、２８－２として、同時出力本数１本のドライバＩＣを用いる場合について説明する。
周辺領域１４に設けられたゲート駆動回路２８－１、２８－２及びゲート配線ＧＬとの接続関係について、図１４を参照して説明する。本変形例では、ゲート駆動回路２８－１、２８－２として、同時出力本数１本のドライバＩＣを用いる場合について説明する。
【0097】
図１４は、ゲート駆動回路２８－１、２８－２とゲート配線ＧＬ１１～ＧＬ１４、ＧＬ２１～ＧＬ２４との接続関係を示す回路図である。図１４では、一水平期間に、４行の画素ＰＩＸ－Ａ１～ＰＩＸ－Ａ４、ＰＩＸ－Ｂ１～ＰＩＸ－Ｂ４を同時にオン状態とする場合について説明する。
【0098】
ゲート駆動回路２８－１と接続される１本のゲート配線ＧＬ１１は、Ｄ２方向に延在している。ゲート配線ＧＬ１１は、画素ＰＩＸ－Ａ１～ＰＩＸ～Ａ４の近傍で、４本のゲート配線ＧＬ１１～ＧＬ１４に分岐される。これにより、ゲート配線ＧＬ１１は画素ＰＩＸ－Ａ１と接続されて、ゲート配線ＧＬ１２は画素ＰＩＸ－Ａ２と接続され、ゲート配線ＧＬ１３は画素ＰＩＸ－Ａ３と接続され、ゲート配線ＧＬ１４は画素ＰＩＸ－Ａ４と接続される。
【0099】
ゲート駆動回路２８－２と接続される１本のゲート配線ＧＬ２１は、Ｄ２方向に延在している。ゲート配線ＧＬ２１は、画素ＰＩＸ－Ｃ１～ＰＩＸ～Ｃ４の近傍で、４本のゲート配線ＧＬ２１～ＧＬ２４に分岐される。これにより、ゲート配線ＧＬ２１は画素ＰＩＸ－Ｃ１と接続されて、ゲート配線ＧＬ２２は画素ＰＩＸ－Ｃ２と接続され、ゲート配線ＧＬ２３は画素ＰＩＸ－Ｃ３と接続され、ゲート配線ＧＬ２４は画素ＰＩＸ－Ｃ４と接続される。
【0100】
ソース駆動回路３８には、ソース配線ＳＬ１～ＳＬ４と接続されている。ソース配線ＳＬ１は、画素ＰＩＸ－Ａ１と接続されており、ソース配線ＳＬ２は、画素ＰＩＸ－Ａ２と接続されている。ソース配線ＳＬ３は、画素ＰＩＸ－Ａ３と接続されており、ソース配線ＳＬ４は、画素ＰＩＸ－Ａ４と接続されている。
【0101】
本変形例では、ゲート駆動回路２８－１、２８－２として同時出力本数１本のドライバＩＣを用いている。そして、ゲート配線ＧＬ１１を、４本のゲート配線ＧＬ１１～ＧＬ１４に分岐させて、ゲート配線ＧＬ１１～ＧＬ１４の各々を、画素ＰＩＸ－Ａ１～ＰＩＸ～Ａ４とさせる。これにより、ゲート駆動回路２８－１として、同時出力本数１本のドライバＩＣを用いた場合であっても、ゲート配線ＧＬ１１～ＧＬ１４に同時に電圧を印加することができる。つまり、４行のゲート配線ＧＬ１１～ＧＬ１４を同時にオン状態とすることができる。また、ソース駆動回路３８からソース配線ＳＬ１～ＳＬ４に映像信号が供給される。これにより、画素ＰＩＸ－Ａ１～ＰＩＸ－Ａ４、ＰＩＸ－Ｂ１～ＰＩＸ－Ｂ４を同時にオン状態とすることができる。つまり、表示装置１０において、一水平期間を長くすることができる。
【0102】
（変形例３）
周辺領域１４に設けられたゲート駆動回路２８－１、２８－２及びゲート配線ＧＬとの接続関係について、図１５を参照して説明する。図１５では、ゲート駆動回路２８－１、２８－２として、２相駆動のドライバＩＣを用いる場合について説明する。
周辺領域１４に設けられたゲート駆動回路２８－１、２８－２及びゲート配線ＧＬとの接続関係について、図１５を参照して説明する。図１５では、ゲート駆動回路２８－１、２８－２として、２相駆動のドライバＩＣを用いる場合について説明する。
【0103】
図１５は、ゲート駆動回路２８－１、２８－２とゲート配線ＧＬ１１～ＧＬ１４、ＧＬ２１～ＧＬ２４との接続関係を示す回路図である。図１５では、一水平期間に、４行の画素ＰＩＸ－Ａ１、ＰＩＸ－Ａ２、ＰＩＸ－Ｃ１～ＰＩＸ－Ｃ２を同時にオン状態とする場合について説明する。
【0104】
ゲート駆動回路２８－１は、ゲート配線ＧＬ１１～ＧＬ１４と接続されている。ゲート配線ＧＬ１１は画素ＰＩＸ－Ａ１と接続されており、ゲート配線ＧＬ１２は画素ＰＩＸ－Ａ２と接続されており、ゲート配線ＧＬ１３は画素ＰＩＸ－Ａ３と接続されており、ゲート配線ＧＬ１４は画素ＰＩＸ－Ａ４と接続されている。
【0105】
ゲート駆動回路２８－２は、ゲート配線ＧＬ２１～ＧＬ２４と接続されている。ゲート配線ＧＬ２１は画素ＰＩＸ－Ｃ１と接続されており、ゲート配線ＧＬ２２は画素ＰＩＸ－Ｃ２と接続されており、ゲート配線ＧＬ２３は画素ＰＩＸ－Ｃ３と接続されており、ゲート配線ＧＬ２４は画素ＰＩＸ－Ｃ４と接続されている。
【0106】
ソース駆動回路３８には、ソース配線ＳＬ１～ＳＬ４と接続されている。ソース配線ＳＬ１は、画素ＰＩＸ－Ａ１と接続されており、ソース配線ＳＬ２は、画素ＰＩＸ－Ａ２と接続されている。ソース配線ＳＬ３は、画素ＰＩＸ－Ａ３と接続されており、ソース配線ＳＬ４は、画素ＰＩＸ－Ａ４と接続されている。
【0107】
本変形例では、ゲート駆動回路２８－１、２８－２として２相駆動のドライバＩＣを用いている。そのため、ゲート駆動回路２８－１は、ゲート配線ＧＬ１１、ＧＬ１２に同時に電圧を印加することができ、ゲート駆動回路２８－２は、ゲート配線ＧＬ２１、ＧＬ２２に同時に電圧を印加することができる。つまり、ゲート配線ＧＬ１１、ＧＬ１２、ＧＬ２１、ＧＬ２２を同時にオン状態とすることができる。同時に、ソース駆動回路３８からソース配線ＳＬ１～ＳＬ４に映像信号が供給することができる。これにより、画素ＰＩＸ－Ａ１、ＰＩＸ－Ａ２と、画素ＰＩＸ－Ａ１、ＰＩＸ－Ａ２と離間したＰＩＸ－Ｃ１、ＰＩＸ－Ｃ２を同時にオン状態とすることができるため、１水平期間を長くすることができる。また、ゲート駆動回路２８－１から延在するゲート配線ＧＬと、ゲート駆動回路２８－２から延在するゲート配線ＧＬとを、入れ替える必要がない。そのため、ゲート配線ＧＬのレイアウトを簡略化することができる。
【0108】
（変形例５）
図１１、図１３～図１５において、ドライバＩＣを用いたゲート駆動回路２８－１、２８－２について説明したが、本発明の一実施形態はこれに限定されない。アレイ基板１５０の上に、トランジスタを用いてゲート駆動回路２８－１、２８－２を形成してもよい。この場合も、図１１、図１３～図１５と同様に、ゲート配線ＧＬ１１～ＧＬ１４、ＧＬ２１～ＧＬ２４が形成されてもよい。
図１１、図１３～図１５において、ドライバＩＣを用いたゲート駆動回路２８－１、２８－２について説明したが、本発明の一実施形態はこれに限定されない。アレイ基板１５０の上に、トランジスタを用いてゲート駆動回路２８－１、２８－２を形成してもよい。この場合も、図１１、図１３～図１５と同様に、ゲート配線ＧＬ１１～ＧＬ１４、ＧＬ２１～ＧＬ２４が形成されてもよい。
【0109】
（変形例６）
本実施形態において、ソース配線ＳＬ１及びゲート配線ＳＬ３は並列して延在している場合について説明したが、これに限定されない。ソース配線ＳＬ１はソース配線ＳＬ３と積層して延在していてもよい。この場合、ソース配線ＳＬ１とソース配線ＳＬ３とが重なる領域において、ソース配線ＳＬ１及びソース配線ＳＬ３の一方が導電層２０２で形成されてもよいし、他方が導電層２０６で形成されてもよい。同様に、ソース配線ＳＬ２はソース配線ＳＬ４と積層して延在していてもよい。この場合、ソース配線ＳＬ２とソース配線ＳＬ４とが重なる領域において、ソース配線ＳＬ２及びソース配線ＳＬ４の一方が導電層２０２で形成されてもよいし、他方が導電層２０６で形成されてもよい。
本実施形態において、ソース配線ＳＬ１及びゲート配線ＳＬ３は並列して延在している場合について説明したが、これに限定されない。ソース配線ＳＬ１はソース配線ＳＬ３と積層して延在していてもよい。この場合、ソース配線ＳＬ１とソース配線ＳＬ３とが重なる領域において、ソース配線ＳＬ１及びソース配線ＳＬ３の一方が導電層２０２で形成されてもよいし、他方が導電層２０６で形成されてもよい。同様に、ソース配線ＳＬ２はソース配線ＳＬ４と積層して延在していてもよい。この場合、ソース配線ＳＬ２とソース配線ＳＬ４とが重なる領域において、ソース配線ＳＬ２及びソース配線ＳＬ４の一方が導電層２０２で形成されてもよいし、他方が導電層２０６で形成されてもよい。
【0110】
（変形例７）
本実施形態では、４行のゲート配線ＧＬを同時にオン状態とする場合について説明したが、本発明の一実施形態はこれに限定されない。例えば、３行のゲート配線ＧＬを同時にオン状態としてもよいし、５本以上のゲート配線ＧＬを同時にオン状態としてもよい。同時にオン状態にするゲート配線ＧＬの本数に応じて、１列に配置された複数の画素ＰＩＸに接続されるソース配線ＳＬの本数が決定される。例えば、５本以上のゲート配線ＧＬを同時にオン状態とする場合には、１列に配置された５つの画素ＰＩＸの各々に、５本のソース配線ＳＬが各々接続される構成としてもよい。
本実施形態では、４行のゲート配線ＧＬを同時にオン状態とする場合について説明したが、本発明の一実施形態はこれに限定されない。例えば、３行のゲート配線ＧＬを同時にオン状態としてもよいし、５本以上のゲート配線ＧＬを同時にオン状態としてもよい。同時にオン状態にするゲート配線ＧＬの本数に応じて、１列に配置された複数の画素ＰＩＸに接続されるソース配線ＳＬの本数が決定される。例えば、５本以上のゲート配線ＧＬを同時にオン状態とする場合には、１列に配置された５つの画素ＰＩＸの各々に、５本のソース配線ＳＬが各々接続される構成としてもよい。
【0111】
以上、好適な実施の形態を説明したが、本開示はこのような実施の形態に限定されるものではない。実施の形態で開示された内容はあくまで一例にすぎず、本開示の趣旨を逸脱しない範囲で種々の変更が可能である。本開示の趣旨を逸脱しない範囲で行われた適宜の変更についても、当然に本開示の技術的範囲に属する。
【符号の説明】
【0112】
１０：表示装置、１１：表示パネル、１２：表示領域、１４：周辺領域、１６：コモン配線、１８：コモン配線、２２：コモン配線、２４：フレキシブルプリント回路、２６：端子部、２８：ゲート駆動回路、３２：ゲート配線領域、３４：フレキシブルプリント回路、３６：端子部、３８：ソース駆動回路、４２：ソース配線領域、４６：ＥＳＤ用保護回路、４８：ゲート検査回路、５２：ソース検査回路、５４：検査ライン、５６：ＱＤパッド、５８：ＥＳＤ用保護回路、５９：ＥＳＤ用保護回路、６２：領域、６４：領域、６６：領域、７１：領域、７２：領域、１０２：表示パネル、１０４：光源、１０５：絶縁層、１５０：アレイ基板、１５２：対向基板、２０２：導電層、２０３：ゲート絶縁膜、２０４：酸化物半導体層、２０５：絶縁膜、２０６：導電層、２０７：平坦化膜、２０８：導電層、２０９：絶縁膜、２１０：液晶層、２１２：透明導電層、２１３：開口、２１４：導電層、２１５：開口、２１６：画素電極、２１７：開口、２１８：コモン電極、２２０：封止材、ＧＬ：ゲート配線、ＳＬ：ソース配線、ＣＬ：コモン配線、ＣＷ：容量配線、Ｃ：保持容量、ＬＥ：液晶素子、ＰＩＸ：画素
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12A】
【図12B】
【図12C】
【図13】
【図14】
【図15】
