(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2023167896
(43)【公開日】2023-11-24
(54)【発明の名称】メモリシステム
(51)【国際特許分類】
G06F 12/00 20060101AFI20231116BHJP
G11C 16/04 20060101ALI20231116BHJP
G11C 16/34 20060101ALI20231116BHJP
【ＦＩ】
G06F12/00 550Z
G11C16/04 170
G11C16/34 120
G06F12/00 597U
【審査請求】未請求
【請求項の数】20
【出願形態】ＯＬ
(21)【出願番号】P 2022079428
(22)【出願日】2022-05-13
(71)【出願人】
【識別番号】318010018
【氏名又は名称】キオクシア株式会社
(74)【代理人】
【識別番号】110003708
【氏名又は名称】弁理士法人鈴榮特許綜合事務所
(72)【発明者】
【氏名】小島 慶久
(72)【発明者】
【氏名】井川原 俊一
(72)【発明者】
【氏名】檜田 敏克
【テーマコード（参考）】
5B160
5B225
【Ｆターム（参考）】
5B160NA02
5B225CA19
5B225DD05
5B225DD08
5B225DE08
5B225DE16
5B225EA05
5B225FA01
(57)【要約】 （修正有）
【課題】信頼性の低下を抑制するメモリシステムを提供する。
【解決手段】情報処理システム１において、メモリシステム３は、複数のメモリセルを含む第１ブロックを含む不揮発性メモリ１０と、不揮発性メモリに記憶されるデータに対してサブブロック単位の消去処理を実行するメモリコントローラ２０と、を備える。第１ブロックは、第１メモリセルを含む第１サブブロックと、第２メモリセルを含む第２サブブロックと、を含む。第２メモリセルは、第１メモリセルに直列接続され、又は同一のビット線に対して第１メモリセルと並列接続される。メモリコントローラは、第１サブブロックに対応する第１値が第１閾値に達したことに応じ、第１サブブロックから第１データを読み出し、第１サブブロックから読み出された第１データに対してエラー訂正処理を実行し、エラー訂正処理が実行された第１データを不揮発性メモリに書き込む。
【選択図】図１
【解決手段】情報処理システム１において、メモリシステム３は、複数のメモリセルを含む第１ブロックを含む不揮発性メモリ１０と、不揮発性メモリに記憶されるデータに対してサブブロック単位の消去処理を実行するメモリコントローラ２０と、を備える。第１ブロックは、第１メモリセルを含む第１サブブロックと、第２メモリセルを含む第２サブブロックと、を含む。第２メモリセルは、第１メモリセルに直列接続され、又は同一のビット線に対して第１メモリセルと並列接続される。メモリコントローラは、第１サブブロックに対応する第１値が第１閾値に達したことに応じ、第１サブブロックから第１データを読み出し、第１サブブロックから読み出された第１データに対してエラー訂正処理を実行し、エラー訂正処理が実行された第１データを不揮発性メモリに書き込む。
【選択図】図１
【特許請求の範囲】
【請求項1】
複数のメモリセルを含む第１ブロックを含む不揮発性メモリであって、前記第１ブロックは、第１メモリセルを含む第１サブブロックと、前記第１メモリセルに直列接続され、又は同一のビット線に対して前記第１メモリセルと並列接続される第２メモリセルを含む第２サブブロックと、を含む不揮発性メモリと、
前記不揮発性メモリに記憶されるデータに対してサブブロック単位の消去処理を実行するメモリコントローラと、
を備え、
前記メモリコントローラは、前記第１サブブロックに対応する第１値が第１閾値に達したことに応じ、
前記第１サブブロックから第１データを読み出し、
前記第１サブブロックから読み出された前記第１データに対してエラー訂正処理を実行し、
前記エラー訂正処理が実行された前記第１データを前記不揮発性メモリに書き込む
ように構成された、
メモリシステム。
前記不揮発性メモリに記憶されるデータに対してサブブロック単位の消去処理を実行するメモリコントローラと、
を備え、
前記メモリコントローラは、前記第１サブブロックに対応する第１値が第１閾値に達したことに応じ、
前記第１サブブロックから第１データを読み出し、
前記第１サブブロックから読み出された前記第１データに対してエラー訂正処理を実行し、
前記エラー訂正処理が実行された前記第１データを前記不揮発性メモリに書き込む
ように構成された、
メモリシステム。
【請求項2】
前記メモリコントローラは、前記第１サブブロックに記憶されるデータの消去処理に応じて前記第１値をリセットするように構成された、
請求項１記載のメモリシステム。
請求項１記載のメモリシステム。
【請求項3】
前記メモリコントローラは、前記第１値を管理するためのアップカウンタを含み、
前記メモリコントローラは、前記第２サブブロックに記憶されるデータの消去処理に応じて前記アップカウンタの値をインクリメントするように構成された、
請求項１記載のメモリシステム。
前記メモリコントローラは、前記第２サブブロックに記憶されるデータの消去処理に応じて前記アップカウンタの値をインクリメントするように構成された、
請求項１記載のメモリシステム。
【請求項4】
前記メモリコントローラは、前記第１値を管理するためのダウンカウンタを含み、
前記メモリコントローラは、前記第２サブブロックに記憶されるデータの消去処理に応じて前記ダウンカウンタの値をデクリメントするように構成された、
請求項１記載のメモリシステム。
前記メモリコントローラは、前記第２サブブロックに記憶されるデータの消去処理に応じて前記ダウンカウンタの値をデクリメントするように構成された、
請求項１記載のメモリシステム。
【請求項5】
前記メモリコントローラは、前記第２サブブロックに対応する第２値が前記第１閾値に達したことに応じ、
前記第２サブブロックから第２データを読み出し、
前記第２サブブロックから読み出された前記第２データに対してエラー訂正処理を実行し、
前記エラー訂正処理が実行された前記第２データを前記不揮発性メモリに書き込む
ように構成された、
請求項１記載のメモリシステム。
前記第２サブブロックから第２データを読み出し、
前記第２サブブロックから読み出された前記第２データに対してエラー訂正処理を実行し、
前記エラー訂正処理が実行された前記第２データを前記不揮発性メモリに書き込む
ように構成された、
請求項１記載のメモリシステム。
【請求項6】
前記第１値は前記第１サブブロックに記憶されたデータの信頼性に対応し、
前記第２値は前記第２サブブロックに記憶されたデータの信頼性に対応し、
前記メモリコントローラは、
前記第１サブブロックに記憶されるデータの消去処理に応じて、前記第２値を、前記第２サブブロックに記憶されたデータの前記信頼性が低下したことに対応する値に更新し、
前記第２サブブロックに記憶されるデータの消去処理に応じて、前記第１値を、前記第１サブブロックに記憶されたデータの前記信頼性が低下したことに対応する値に更新する
ように構成された、
請求項５記載のメモリシステム。
前記第２値は前記第２サブブロックに記憶されたデータの信頼性に対応し、
前記メモリコントローラは、
前記第１サブブロックに記憶されるデータの消去処理に応じて、前記第２値を、前記第２サブブロックに記憶されたデータの前記信頼性が低下したことに対応する値に更新し、
前記第２サブブロックに記憶されるデータの消去処理に応じて、前記第１値を、前記第１サブブロックに記憶されたデータの前記信頼性が低下したことに対応する値に更新する
ように構成された、
請求項５記載のメモリシステム。
【請求項7】
前記メモリコントローラは、前記第１値を管理するためのアップカウンタを含み、
前記メモリコントローラは、前記第２サブブロックへのデータの書込み処理に応じて前記アップカウンタの値をインクリメントするように構成された、
請求項１記載のメモリシステム。
前記メモリコントローラは、前記第２サブブロックへのデータの書込み処理に応じて前記アップカウンタの値をインクリメントするように構成された、
請求項１記載のメモリシステム。
【請求項8】
前記メモリコントローラは、前記第１値を管理するためのダウンカウンタを含み、
前記メモリコントローラは、前記第２サブブロックへのデータの書込み処理に応じて前記ダウンカウンタの値をデクリメントするように構成された、
請求項１記載のメモリシステム。
前記メモリコントローラは、前記第２サブブロックへのデータの書込み処理に応じて前記ダウンカウンタの値をデクリメントするように構成された、
請求項１記載のメモリシステム。
【請求項9】
前記不揮発性メモリは、
第１方向に互いに離れて並ぶ第１導電体層及び第２導電体層と、
前記第１導電体層及び前記第２導電体層と前記第１方向に交差するメモリピラーと、
を含み、
前記メモリピラーのうち前記第１導電体層と交差する部分は、前記第１メモリセルとして機能し、
前記メモリピラーのうち前記第２導電体層と交差する部分は、前記第２メモリセルとして機能する、
請求項１記載のメモリシステム。
第１方向に互いに離れて並ぶ第１導電体層及び第２導電体層と、
前記第１導電体層及び前記第２導電体層と前記第１方向に交差するメモリピラーと、
を含み、
前記メモリピラーのうち前記第１導電体層と交差する部分は、前記第１メモリセルとして機能し、
前記メモリピラーのうち前記第２導電体層と交差する部分は、前記第２メモリセルとして機能する、
請求項１記載のメモリシステム。
【請求項10】
前記メモリピラーは、前記第１導電体層と交差する部分を含む第１部分と、前記第２導電体層と交差する部分を含む第２部分と、を含み、
前記第１部分の側面と、前記第２部分の側面の延長とは、前記第１方向を含む面内でずれている、
請求項９記載のメモリシステム。
前記第１部分の側面と、前記第２部分の側面の延長とは、前記第１方向を含む面内でずれている、
請求項９記載のメモリシステム。
【請求項11】
複数のブロックを含む不揮発性メモリであって、前記複数のブロックの各々は複数のサブブロックを含み、前記複数のサブブロックの各々は複数のメモリセルを含む、不揮発性メモリと、
前記不揮発性メモリに記憶されるデータに対してサブブロック単位の消去処理を実行するメモリコントローラと、
を備え、
前記複数のブロックのうちの第１ブロックは、第１メモリセルを含む第１サブブロックと、前記第１メモリセルに直列接続され、又は同一のビット線に対して前記第１メモリセルと並列接続される第２メモリセルを含む第２サブブロックと、を少なくとも含み、
前記メモリコントローラは、前記第１サブブロックの疲弊量を示す第３値と、前記第１ブロックにおけるサブブロックの疲弊量の最大値を示す第４値との差が第２閾値に達したことに応じ、前記第１サブブロックに記憶されるデータを、前記第１サブブロック以外の第３サブブロックに書き込むように構成された、
メモリシステム。
前記不揮発性メモリに記憶されるデータに対してサブブロック単位の消去処理を実行するメモリコントローラと、
を備え、
前記複数のブロックのうちの第１ブロックは、第１メモリセルを含む第１サブブロックと、前記第１メモリセルに直列接続され、又は同一のビット線に対して前記第１メモリセルと並列接続される第２メモリセルを含む第２サブブロックと、を少なくとも含み、
前記メモリコントローラは、前記第１サブブロックの疲弊量を示す第３値と、前記第１ブロックにおけるサブブロックの疲弊量の最大値を示す第４値との差が第２閾値に達したことに応じ、前記第１サブブロックに記憶されるデータを、前記第１サブブロック以外の第３サブブロックに書き込むように構成された、
メモリシステム。
【請求項12】
前記第３サブブロックは、データが消去済みのサブブロックである、
請求項１１記載のメモリシステム。
請求項１１記載のメモリシステム。
【請求項13】
前記第３サブブロックは、前記第４値に対応するサブブロックであり、
前記メモリコントローラは、前記第１サブブロックに記憶されるデータと、前記第３サブブロックに記憶されるデータとを、前記第１サブブロックと前記第３サブブロックとで交換するように構成された、
請求項１１記載のメモリシステム。
前記メモリコントローラは、前記第１サブブロックに記憶されるデータと、前記第３サブブロックに記憶されるデータとを、前記第１サブブロックと前記第３サブブロックとで交換するように構成された、
請求項１１記載のメモリシステム。
【請求項14】
前記不揮発性メモリは、
第１方向に互いに離れて並ぶ第１導電体層及び第２導電体層と、
前記第１導電体層及び前記第２導電体層と前記第１方向に交差するメモリピラーと、
を含み、
前記メモリピラーのうち前記第１導電体層と交差する部分は、前記第１メモリセルとして機能し、
前記メモリピラーのうち前記第２導電体層と交差する部分は、前記第２メモリセルとして機能する、
請求項１１記載のメモリシステム。
第１方向に互いに離れて並ぶ第１導電体層及び第２導電体層と、
前記第１導電体層及び前記第２導電体層と前記第１方向に交差するメモリピラーと、
を含み、
前記メモリピラーのうち前記第１導電体層と交差する部分は、前記第１メモリセルとして機能し、
前記メモリピラーのうち前記第２導電体層と交差する部分は、前記第２メモリセルとして機能する、
請求項１１記載のメモリシステム。
【請求項15】
前記メモリピラーは、前記第１導電体層と交差する部分を含む第１部分と、前記第２導電体層と交差する部分を含む第２部分と、を含み、
前記第１部分の側面と、前記第２部分の側面の延長とは、前記第１方向を含む面内でずれている、
請求項１４記載のメモリシステム。
前記第１部分の側面と、前記第２部分の側面の延長とは、前記第１方向を含む面内でずれている、
請求項１４記載のメモリシステム。
【請求項16】
複数のブロックを含む不揮発性メモリであって、前記複数のブロックの各々は複数のサブブロックを含み、前記複数のサブブロックの各々は複数のメモリセルを含む、不揮発性メモリと、
前記不揮発性メモリに記憶されるデータに対してサブブロック単位の消去処理を実行するメモリコントローラと、
を備え、
前記複数のブロックのうちの第１ブロックは、第１メモリセルを含む第１サブブロックと、前記第１メモリセルに直列接続され、又は同一のビット線に対して前記第１メモリセルと並列接続される第２メモリセルを含む第２サブブロックと、を含み、
前記メモリコントローラは、前記第１サブブロックの疲弊量を示す第５値と、前記複数のブロックにおけるサブブロックの疲弊量の最大値を示す第６値との差が第３閾値に達したことに応じ、前記第１サブブロックに記憶されるデータを、前記第１サブブロック以外の第３サブブロックに書き込むように構成された、
メモリシステム。
前記不揮発性メモリに記憶されるデータに対してサブブロック単位の消去処理を実行するメモリコントローラと、
を備え、
前記複数のブロックのうちの第１ブロックは、第１メモリセルを含む第１サブブロックと、前記第１メモリセルに直列接続され、又は同一のビット線に対して前記第１メモリセルと並列接続される第２メモリセルを含む第２サブブロックと、を含み、
前記メモリコントローラは、前記第１サブブロックの疲弊量を示す第５値と、前記複数のブロックにおけるサブブロックの疲弊量の最大値を示す第６値との差が第３閾値に達したことに応じ、前記第１サブブロックに記憶されるデータを、前記第１サブブロック以外の第３サブブロックに書き込むように構成された、
メモリシステム。
【請求項17】
前記第３サブブロックは、データが消去済みのサブブロックである、
請求項１６記載のメモリシステム。
請求項１６記載のメモリシステム。
【請求項18】
前記第３サブブロックは、前記第６値に対応するサブブロックであり、
前記メモリコントローラは、前記第１サブブロックに記憶されるデータと、前記第３サブブロックに記憶されるデータとを、前記第１サブブロックと前記第３サブブロックとで交換するように構成された、
請求項１６記載のメモリシステム。
前記メモリコントローラは、前記第１サブブロックに記憶されるデータと、前記第３サブブロックに記憶されるデータとを、前記第１サブブロックと前記第３サブブロックとで交換するように構成された、
請求項１６記載のメモリシステム。
【請求項19】
前記不揮発性メモリは、
第１方向に互いに離れて並ぶ第１導電体層及び第２導電体層と、
前記第１導電体層及び前記第２導電体層と前記第１方向に交差するメモリピラーと、
を含み、
前記メモリピラーのうち前記第１導電体層と交差する部分は、前記第１メモリセルとして機能し、
前記メモリピラーのうち前記第２導電体層と交差する部分は、前記第２メモリセルとして機能する、
請求項１６記載のメモリシステム。
第１方向に互いに離れて並ぶ第１導電体層及び第２導電体層と、
前記第１導電体層及び前記第２導電体層と前記第１方向に交差するメモリピラーと、
を含み、
前記メモリピラーのうち前記第１導電体層と交差する部分は、前記第１メモリセルとして機能し、
前記メモリピラーのうち前記第２導電体層と交差する部分は、前記第２メモリセルとして機能する、
請求項１６記載のメモリシステム。
【請求項20】
前記メモリピラーは、前記第１導電体層と交差する部分を含む第１部分と、前記第２導電体層と交差する部分を含む第２部分と、を含み、
前記第１部分の側面と、前記第２部分の側面の延長とは、前記第１方向を含む面内でずれている、
請求項１９記載のメモリシステム。
前記第１部分の側面と、前記第２部分の側面の延長とは、前記第１方向を含む面内でずれている、
請求項１９記載のメモリシステム。
【発明の詳細な説明】
【技術分野】
【0001】
実施形態は、メモリシステムに関する。
【背景技術】
【0002】
不揮発性メモリとしてのＮＡＮＤフラッシュメモリと、不揮発性メモリを制御するメモリコントローラと、を含むメモリシステムが知られている。メモリコントローラは、ホストからの要求に応じて、不揮発性メモリにデータを書き込む。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】米国特許出願公開第２０２０／０２１０３０９号明細書
【特許文献2】米国特許出願公開第２０２０／０４１１１２９号明細書
【特許文献3】米国特許出願公開第２０２１／００１１６３３号明細書
【発明の概要】
【発明が解決しようとする課題】
【0004】
信頼性の低下を抑制する。
【課題を解決するための手段】
【0005】
実施形態のメモリシステムは、不揮発性メモリと、メモリコントローラと、を備える。上記不揮発性メモリは、複数のメモリセルを含む第１ブロックを含む。上記第１ブロックは、第１メモリセルを含む第１サブブロックと、第２メモリセルを含む第２サブブロックと、を含む。上記第２メモリセルは、上記第１メモリセルに直列接続され、又は同一のビット線に対して上記第１メモリセルと並列接続される。上記メモリコントローラは、上記不揮発性メモリに記憶されるデータに対してサブブロック単位の消去処理を実行する。上記メモリコントローラは、上記第１サブブロックに対応する第１値が第１閾値に達したことに応じ、上記第１サブブロックから第１データを読み出し、上記第１サブブロックから読み出された上記第１データに対してエラー訂正処理を実行し、上記エラー訂正処理が実行された上記第１データを上記不揮発性メモリに書き込むように構成される。
【図面の簡単な説明】
【0006】
【図1】第１実施形態に係る情報処理システムの構成の一例を示すブロック図。
【図2】第１実施形態に係るメモリバスで用いられる信号の一例を示すブロック図。
【図3】第１実施形態に係る不揮発性メモリのメモリ構成の一例を示すブロック図。
【図4】第１実施形態に係る不揮発性メモリの回路構成の一例を示す回路図。
【図5】第１実施形態に係る不揮発性メモリが備えるブロックの平面レイアウトの一例を示す平面図。
【図8】第１実施形態に係るメモリシステムにおけるサブブロック単位の消去処理の第１例を示す図。
【図9】第１実施形態に係るメモリシステムにおけるサブブロック単位の消去処理の第２例を示す図。
【図10】第１実施形態に係るメモリシステムにおけるＵＳＢＤ（Unselected Sub-Block Disturb）量に基づく信頼性判定処理の一例を示すフローチャート。
【図11】第２実施形態に係るメモリシステムにおける疲弊量に基づく信頼性判定処理の一例を示すフローチャート。
【図12】第３実施形態に係るメモリシステムにおける疲弊量に基づく信頼性判定処理の一例を示すフローチャート。
【発明を実施するための形態】
【0007】
以下、図面を参照して実施形態について説明する。なお、以下の説明において、同一の機能及び構成を有する構成要素については、共通する参照符号を付す。
【0008】
１． 第１実施形態
１．１ 構成
１．１．１ 情報処理システム
第１実施形態に係る情報処理システムの構成について説明する。
１．１ 構成
１．１．１ 情報処理システム
第１実施形態に係る情報処理システムの構成について説明する。
【0009】
【0010】
ホスト２は、メモリシステム３を使用してデータを処理するデータ処理装置である。ホスト２は、例えば、パーソナルコンピュータ又はデータセンタ内のサーバである。
【0011】
メモリシステム３は、ホスト２に接続されるように構成された記憶装置である。メモリシステム３は、例えば、ＳＤＴＭカードのようなメモリカード、ＵＦＳ（Universal Flash Storage）、ＳＳＤ（Solid State Drive）である。メモリシステム３は、ホスト２からの要求に応じてデータの書込み処理、読出し処理、消去処理を実行する。メモリシステム３は、内部処理として書込み処理、読出し処理、及び消去処理を実行してもよい。
【0012】
１．１．２ メモリシステム
第１実施形態に係るメモリシステムの内部構成について説明する。
第１実施形態に係るメモリシステムの内部構成について説明する。
【0013】
メモリシステム３は、不揮発性メモリ１０、及びメモリコントローラ２０を含む。
【0014】
不揮発性メモリ１０は、例えば、ＮＡＮＤフラッシュメモリである。不揮発性メモリ１０は、複数のブロックＢＬＫ（ＢＬＫ０～ＢＬＫｎ）を含む。各ブロックＢＬＫは、複数のサブブロックＳＢＬＫ（ＳＢＬＫ０～ＳＢＬＫｍ）を含む。ｍ及びｎは、１以上の整数である。各サブブロックＳＢＬＫは、複数のメモリセルを含む。各メモリセルは、不揮発にデータを記憶する。ブロックＢＬＫ及びサブブロックＳＢＬＫは、例えば、消去処理におけるデータの消去単位である。以下では、ブロックＢＬＫを消去単位とする消去処理を、ブロック単位の消去処理とも呼ぶ。サブブロックＳＢＬＫを消去単位とする消去処理を、サブブロック単位の消去処理とも呼ぶ。以下では、説明の便宜上、１個のブロックＢＬＫに２個のサブブロックＳＢＬＫ０及びＳＢＬＫ１が含まれる場合（ｍ＝１の場合）について説明する。
【0015】
メモリコントローラ２０は、例えばＳｏＣ（System-on-a-Chip）のような集積回路で構成される。メモリコントローラ２０は、ホスト２からの要求に基づいて、不揮発性メモリ１０を制御する。
【0016】
具体的には、例えば、メモリコントローラ２０は、ホスト２からの書込み要求に基づいて、書込みデータを不揮発性メモリ１０に書き込む。また、メモリコントローラ２０は、ホスト２からの読出し要求に基づいて、読出しデータを不揮発性メモリ１０から読み出す。そして、メモリコントローラ２０は、読出しデータに基づくデータをホスト２に送信する。
【0017】
１．１．３ メモリコントローラ
次に、引き続き図１を参照して、メモリコントローラ２０の内部構成について説明する。メモリコントローラ２０は、制御回路２１、ホストインタフェース回路（ホストＩ／Ｆ）２２、ＥＣＣ（Error Correction and Check）回路２３、メモリインタフェース回路（メモリＩ／Ｆ）２４、及び複数のカウンタ２５を含む。以下に説明されるメモリコントローラ２０の各部２１－２５の機能は、専用ハードウェア、プログラムを実行するプロセッサ、又はこれらの組合せのいずれでも実現可能である。
次に、引き続き図１を参照して、メモリコントローラ２０の内部構成について説明する。メモリコントローラ２０は、制御回路２１、ホストインタフェース回路（ホストＩ／Ｆ）２２、ＥＣＣ（Error Correction and Check）回路２３、メモリインタフェース回路（メモリＩ／Ｆ）２４、及び複数のカウンタ２５を含む。以下に説明されるメモリコントローラ２０の各部２１－２５の機能は、専用ハードウェア、プログラムを実行するプロセッサ、又はこれらの組合せのいずれでも実現可能である。
【0018】
制御回路２１は、メモリコントローラ２０の全体を制御する回路である。制御回路２１は、例えば、ＣＰＵ（Central Processing Unit）のようなプロセッサ、ＲＯＭ（Read Only Memory）、及びＲＡＭ（Random Access Memory）を含む。
【0019】
ホストインタフェース回路２２は、メモリコントローラ２０とホスト２との間の通信を司る。ホストインタフェース回路２２は、ホストバスＨＢを介してホスト２と接続される。ホストバスＨＢは、例えば、ＳＤＴＭインタフェース、ＳＡＳ（Serial Attached SCSI (Small Computer System Interface)）、ＳＡＴＡ（Serial ATA (Advanced Technology Attachment)）、又はＰＣＩｅＴＭ（Peripheral Component Interconnect express）に準拠する。
【0020】
ＥＣＣ回路２３は、不揮発性メモリ１０に記憶されるデータに関するエラー検出処理及びエラー訂正処理を行う。すなわちデータの書込み処理時には、ＥＣＣ回路２３は、書込みデータに誤り訂正符号を付与する。データの読出し処理時には、ＥＣＣ回路２３は、読出しデータを復号し、フェイルビットの有無を検出する。フェイルビットとは、あるメモリセルから読み出されたデータ（１以上のビットを含む）のうち、当該メモリセルに書き込まれたデータと異なるビットである。そしてフェイルビットが検出された際には、ＥＣＣ回路２３は、フェイルビットの位置を特定し、エラー訂正する。
【0021】
メモリインタフェース回路２４は、不揮発性メモリ１０とメモリコントローラ２０との間の通信を司る。メモリインタフェース回路２４は、メモリバスＭＢを介して不揮発性メモリ１０と接続される。メモリバスＭＢは、例えば、ＳＤＲ（single data rate）インタフェース、トグルＤＤＲ（double data rate）インタフェース、又はＯＮＦＩ（Open NAND flash interface）に準拠する。
【0022】
複数のカウンタ２５の各々は、例えば、レジスタを含む。複数のカウンタ２５の数は、例えば、不揮発性メモリ１０内のサブブロックＳＢＬＫの数に対応する。各カウンタ２５は、制御回路２１からの指示に応じて、カウント値を記憶する。各カウンタ２５は、アップカウンタでもよい。アップカウンタである場合、各カウンタ２５は、制御回路２１からの指示に応じて、カウント値をカウントアップ（インクリメント）する。各カウンタ２５は、ダウンカウンタでもよい。ダウンカウンタである場合、各カウンタ２５は、制御回路２１からの指示に応じて、カウント値をカウントダウン（デクリメント）する。各カウンタ２５は、制御回路２１からの指示に応じて、カウント値を初期値にリセットする。初期値は、任意の値に設定され得る。具体的には、カウンタ２５がアップカウンタである場合、初期値は、０に設定され得る。カウンタ２５がダウンカウンタである場合、初期値は、正の値に設定され得る。
【0023】
１．１．４ メモリバス
次に、不揮発性メモリ１０とメモリコントローラ２０との間でやり取りされる信号の一例を説明する。図２は、第１実施形態に係るメモリバスで用いられる信号の一例を示すブロック図である。
次に、不揮発性メモリ１０とメモリコントローラ２０との間でやり取りされる信号の一例を説明する。図２は、第１実施形態に係るメモリバスで用いられる信号の一例を示すブロック図である。
【0024】
メモリバスＭＢで用いられる信号は、例えば、チップイネーブル信号ＣＥ－、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号ＷＥ－、リードイネーブル信号ＲＥ－、ライトプロテクト信号ＷＰ－、レディ・ビジー信号ＲＢ－、及び入出力信号Ｉ／Ｏを含む。本明細書において、信号の名称の末尾の“－”は、その信号が“Ｌ（Low）”レベルの場合にアサートされることを意味する。
【0025】
チップイネーブル信号ＣＥ－は、不揮発性メモリ１０をイネーブルにするための信号である。
【0026】
コマンドラッチイネーブル信号ＣＬＥ及びアドレスラッチイネーブル信号ＡＬＥは、不揮発性メモリ１０への入力信号Ｉ／Ｏがそれぞれコマンド及びアドレスであることを不揮発性メモリ１０に通知する信号である。
【0027】
ライトイネーブル信号ＷＥ－は、入力信号Ｉ／Ｏを不揮発性メモリ１０に取り込ませるための信号である。
【0028】
リードイネーブル信号ＲＥ－は、不揮発性メモリ１０から出力信号Ｉ／Ｏを読み出すための信号である。
【0029】
ライトプロテクト信号ＷＰ－は、データの書き込み及び消去の禁止を不揮発性メモリ１０に指示するための信号である。
【0030】
レディ・ビジー信号ＲＢ－は、不揮発性メモリ１０がレディ状態であるか、それともビジー状態であるかを示す信号である。レディ状態は、不揮発性メモリ１０がメモリコントローラ２０からの命令を受信出来る状態である。ビジー状態は、不揮発性メモリ１０がメモリコントローラ２０からの命令を受信出来ない状態である。レディ・ビジー信号ＲＢ－は、“Ｌ”レベルがビジー状態を示す。
【0031】
入出力信号Ｉ／Ｏは、例えば８ビットの信号である。入出力信号Ｉ／Ｏは、不揮発性メモリ１０とメモリコントローラ２０との間で送受信されるデータの実体である。入出力信号Ｉ／Ｏは、コマンド、アドレス、並びに書込みデータ及び読出しデータ等のデータを含む。
【0032】
１．１．５ 不揮発性メモリ
次に、不揮発性メモリ１０の構成について説明する。
次に、不揮発性メモリ１０の構成について説明する。
【0033】
１．１．５．１ メモリ構成
図３は、第１実施形態に係る不揮発性メモリのメモリ構成の一例を示すブロック図である。不揮発性メモリ１０は、例えば、システム領域１１、及びユーザ領域１２を含む。
図３は、第１実施形態に係る不揮発性メモリのメモリ構成の一例を示すブロック図である。不揮発性メモリ１０は、例えば、システム領域１１、及びユーザ領域１２を含む。
【0034】
システム領域１１は、ホスト２からのアクセスが制限されるメモリ領域である。システム領域１１には、複数のサブブロックＳＢＬＫが含まれる。具体的には、例えば、システム領域１１には、不揮発性メモリ１０のメモリ容量に比例した数の割当てが行われるサブブロックＳＢＬＫと、不揮発性メモリ１０のメモリ容量と無関係に一定数の割当てが行われるサブブロックＳＢＬＫと、が含まれる。不揮発性メモリ１０のメモリ容量に比例した数の割当てが行われるサブブロックＳＢＬＫの例としては、論理アドレスと物理アドレスとの対応関係を示すＬＵＴ（Look Up Table）を記憶するためのサブブロックＳＢＬＫが挙げられる。不揮発性メモリ１０のメモリ容量と無関係に一定数の割当てが行われるサブブロックＳＢＬＫの例としては、ファームウェアを格納するためのサブブロックＳＢＬＫ、管理データを記憶するためのサブブロックＳＢＬＫ、電源断時にメモリコントローラ２０内のデータを退避するためのサブブロックＳＢＬＫ、及びＬＵＴを記憶するためのサブブロックＳＢＬＫのうち、ＬＵＴの書込み先として供給されるサブブロックＳＢＬＫが挙げられる。
【0035】
ユーザ領域１２は、ホスト２からの書込みデータを記憶するためのメモリ領域である。ユーザ領域１２には、複数のサブブロックＳＢＬＫが含まれる。ユーザ領域１２は、オーバープロビジョニングのためのサブブロックＳＢＬＫを含んでもよい。ユーザ領域１２には、例えば、不揮発性メモリ１０内のサブブロックＳＢＬＫのうち、システム領域１１に割り当てられたサブブロックＳＢＬＫを除く全てのサブブロックＳＢＬＫが割り当てられてもよい。ユーザ領域１２内のサブブロックＳＢＬＫには、例えば、有効なデータが記憶される。なお、ユーザ領域１２には、不揮発性メモリ１０のメモリ容量に比例した数の割当てが行われるサブブロックＳＢＬＫと、不揮発性メモリ１０のメモリ容量と無関係に一定数の割当てが行われるサブブロックＳＢＬＫと、が含まれる。不揮発性メモリ１０のメモリ容量と無関係に一定数の割当てが行われるサブブロックＳＢＬＫの例としては、性能安定化のためにプールされるフリーブロックＢＬＫ、消去済みブロックＢＬＫ、及び書込み先として供給されるブロックＢＬＫが挙げられる。
【0036】
なお、各サブブロックＳＢＬＫは、システム領域１１及びユーザ領域１２に動的に割り当てられる。すなわち、システム領域１１に割り当てられているサブブロックＳＢＬＫは、ユーザ領域１２に再割り当てされ得る。ユーザ領域１２に割り当てられているサブブロックＳＢＬＫは、システム領域１１に再割り当てされ得る。
【0037】
１．１．５．２ 回路構成
図４は、第１実施形態に係る不揮発性メモリの回路構成の一例を示す回路図である。図４では、一例として、１個のブロックＢＬＫの構成が示される。ブロックＢＬＫは、例えば、４個のストリングユニットＳＵ０～ＳＵ３を含む。なお、図４において、ストリングユニットＳＵ２及びＳＵ３の構成は簡略化して示される。
図４は、第１実施形態に係る不揮発性メモリの回路構成の一例を示す回路図である。図４では、一例として、１個のブロックＢＬＫの構成が示される。ブロックＢＬＫは、例えば、４個のストリングユニットＳＵ０～ＳＵ３を含む。なお、図４において、ストリングユニットＳＵ２及びＳＵ３の構成は簡略化して示される。
【0038】
各ストリングユニットＳＵは、ビット線ＢＬ０～ＢＬｋ（ｋは、１以上の整数）にそれぞれ関連付けられた複数のＮＡＮＤストリングＮＳを含む。各ＮＡＮＤストリングＮＳは、例えばメモリセルトランジスタＭＴ０～ＭＴ７、並びに選択トランジスタＳＴ１及びＳＴ２を含む。
【0039】
メモリセルトランジスタＭＴは、電荷蓄積層を含むトランジスタである。メモリセルトランジスタＭＴは、電荷蓄積層に蓄積される電荷の量に応じて、データを不揮発に記憶する。選択トランジスタＳＴ１及びＳＴ２のそれぞれは、各種処理時におけるストリングユニットＳＵの選択に使用される。
【0040】
各ＮＡＮＤストリングＮＳにおいて、メモリセルトランジスタＭＴ０～ＭＴ７は、直列接続される。直列接続されたメモリセルトランジスタＭＴ０～ＭＴ７の一端と、関連付けられたビット線ＢＬとの間には、選択トランジスタＳＴ１が接続される。直列接続されたメモリセルトランジスタＭＴ０～ＭＴ７の他端には、選択トランジスタＳＴ２のドレインが接続される。選択トランジスタＳＴ２のソースには、ソース線ＳＬが接続される。
【0041】
同一のブロックＢＬＫにおいて、ストリングユニットＳＵ０～ＳＵ３に含まれた複数の選択トランジスタＳＴ１の各々のゲートは、選択ゲート線ＳＧＤ０～ＳＧＤ３にそれぞれ共通接続される。複数のメモリセルトランジスタＭＴ０～ＭＴ７の各々の制御ゲートは、ワード線ＷＬ０～ＷＬ７にそれぞれ共通接続される。複数の選択トランジスタＳＴ２の各々のゲートは、選択ゲート線ＳＧＳに共通接続される。
【0042】
ビット線ＢＬ０～ＢＬｋは、複数のブロックＢＬＫ０～ＢＬＫｎで共有される。同じカラムアドレスに対応するＮＡＮＤストリングＮＳには、同じビット線ＢＬが接続される。ワード線ＷＬ０～ＷＬ７は、ブロックＢＬＫ０～ＢＬＫｎの各々に設けられる。ソース線ＳＬは、例えば、複数のブロックＢＬＫで共有される。
【0043】
１つのストリングユニットＳＵ内で共通のワード線ＷＬに接続された複数のメモリセルトランジスタＭＴの集合は、セルユニットＣＵとも呼ばれる。セルユニットＣＵは、例えば、データの書込み単位として使用される。各々が１ビットデータを記憶する複数のメモリセルトランジスタＭＴを含むセルユニットＣＵの記憶容量は、「１ページデータ」として定義される。つまり、１ページデータは、セルユニットＣＵ内のメモリセルトランジスタＭＴの数に応じた列数を有する１ビットデータ列を記憶するデータ領域である。１ページデータは、例えば、データの読出し単位として使用される。セルユニットＣＵは、メモリセルトランジスタＭＴが記憶するビットデータ数に応じて２ページデータ以上の記憶容量を有し得る。書込み処理は、メモリセルトランジスタＭＴに書き込むビットデータ数に応じた複数の書込みモードに分類される。例えば、１ビットデータを書き込む書込みモードは、ＳＬＣ（Single Level Cell）モードとも呼ばれる。２ビットデータを書き込む書込みモードは、ＭＬＣ（Multi Level Cell）モードとも呼ばれる。３ビットデータを書き込む書込みモードは、ＴＬＣ（Triple Level Cell）モードとも呼ばれる。４ビットデータを書き込む書込みモードは、ＱＬＣ（Quadruple Level Cell）モードとも呼ばれる。
【0044】
以上のような回路構成のブロックＢＬＫにおいて、複数のメモリセルトランジスタＭＴは、複数のサブブロックＳＢＬＫ０～ＳＢＬＫｍのいずれかに割り当てられる。具体的には、１個のＮＡＮＤストリングＮＳ内のメモリセルトランジスタＭＴ０～ＭＴ７のうち、或るサブブロックＳＢＬＫに含まれる全てのメモリセルトランジスタＭＴは、他のサブブロックＳＢＬＫに含まれるメモリセルトランジスタを介することなく、直列接続する。
【0045】
図４の例では、ブロックＢＬＫ内の複数のメモリセルトランジスタＭＴが、サブブロックＳＢＬＫ０及びＳＢＬＫ１のいずれかに含まれる場合が示される。この場合、ワード線ＷＬ０～ＷＬ３にそれぞれ接続された複数のメモリセルトランジスタＭＴは、サブブロックＳＢＬＫ０に含まれる。ワード線ＷＬ４～ＷＬ７にそれぞれ接続された複数のメモリセルトランジスタＭＴは、サブブロックＳＢＬＫ１に含まれる。言い換えると、ＮＡＮＤストリングＮＳのうち、メモリセルトランジスタＭＴ０～ＭＴ３を含むメモリストリングは、サブブロックＳＢＬＫ０に含まれる。ＮＡＮＤストリングＮＳのうち、メモリセルトランジスタＭＴ４～ＭＴ７を含むメモリストリングは、サブブロックＳＢＬＫ１に含まれる。
【0046】
なお、以上で説明したブロックＢＬＫの回路構成はあくまで一例であり、これに限定されない。例えば、不揮発性メモリ１０に含まれるブロックＢＬＫの個数は、任意の個数に設計され得る。各ブロックＢＬＫが含むサブブロックＳＢＬＫの個数は、任意の個数に設計され得る。各ブロックＢＬＫが含むストリングユニットＳＵの個数は、任意の個数に設計され得る。各ＮＡＮＤストリングＮＳが含むメモリセルトランジスタＭＴ並びに選択トランジスタＳＴ１及びＳＴ２の各々の個数は、それぞれ任意の個数に設計され得る。
【0047】
１．１．５．３ 平面レイアウト
以下に、不揮発性メモリ１０が備えるブロックＢＬＫの構造の一例について説明する。なお、以下で参照される図面において、Ｘ方向はワード線ＷＬの延伸方向に対応する。Ｙ方向はビット線ＢＬの延伸方向に対応する。Ｚ方向はブロックＢＬＫの形成に使用される半導体基板の表面に対する鉛直方向に対応する。
以下に、不揮発性メモリ１０が備えるブロックＢＬＫの構造の一例について説明する。なお、以下で参照される図面において、Ｘ方向はワード線ＷＬの延伸方向に対応する。Ｙ方向はビット線ＢＬの延伸方向に対応する。Ｚ方向はブロックＢＬＫの形成に使用される半導体基板の表面に対する鉛直方向に対応する。
【0048】
平面図において、図を見易くするために、ハッチングが適宜付加される。平面図に付加されたハッチングは、ハッチングが付加された構成要素の素材や特性とは必ずしも関連していない。断面図において、図を見易くするために、構成の図示が適宜省略される。
【0049】
図５は、第１実施形態に係る不揮発性メモリが備えるブロックの平面レイアウトの一例を示す平面図である。図５では、１個のブロックＢＬＫ（すなわち、ストリングユニットＳＵ０～ＳＵ３）の部分、並びに当該１個のブロックＢＬＫの部分に対応する複数のビット線ＢＬ、２個の部材ＳＬＴ、及び３個の部材ＳＨＥが示される。
【0050】
各部材ＳＬＴは、例えば、ＸＺ面に広がる板状の部材である。各部材ＳＬＴは、コンタクトＬＩ及びスペーサＳＰを含む。コンタクトＬＩは、ＸＺ平面に広がる板状の導電体である。スペーサＳＰは、コンタクトＬＩのＹ方向側の側面に設けられた絶縁体である。コンタクトＬＩは、Ｚ方向に見て、スペーサＳＰに囲まれる。２個の部材ＳＬＴは、１個のブロックＢＬＫを挟むように、Ｙ方向に並ぶ。
【0051】
各部材ＳＨＥは、例えば、ＸＺ面に広がる板状の絶縁体である。３個の部材ＳＨＥは、２個の部材ＳＬＴの間においてＹ方向に並ぶ。
【0052】
ブロックＢＬＫは、積層配線ＬＳ、複数のメモリピラーＭＰ、及び複数のコンタクトＣＶを含む。
【0053】
積層配線ＬＳは、各々がＺ方向に互いに離れて設けられた複数の導電体層を含む積層構造体である。積層配線ＬＳに含まれる複数の導電体層はそれぞれ、例えば、ソース線ＳＬ、ワード線ＷＬ、並びに選択ゲート線ＳＧＤ及びＳＧＳとして機能する。積層配線ＬＳに含まれる複数の導電体層のうちワード線ＷＬ、並びに選択ゲート線ＳＧＤ及びＳＧＳとして機能する導電体層は、各部材ＳＬＴによって分断される。積層配線ＬＳに含まれる複数の導電体層のうち選択ゲート線ＳＧＤとして機能する導電体層は、各部材ＳＨＥによって分断される。
【0054】
各メモリピラーＭＰは、Ｚ方向に見て、積層配線ＬＳに囲まれる柱状の構造体である。各メモリピラーＭＰは、例えば、１個のＮＡＮＤストリングＮＳとして機能する。複数のメモリピラーＭＰは、隣り合う部材ＳＬＴの間の領域において、例えば１９列の千鳥状に配置される。そして、例えば、紙面の上側から数えて、５列目のメモリピラーＭＰと、１０列目のメモリピラーＭＰと、１５列目のメモリピラーＭＰとのそれぞれに、１個の部材ＳＨＥが重なっている。
【0055】
複数のビット線ＢＬは、それぞれがＹ方向に延び、Ｘ方向に並ぶ。各ビット線ＢＬは、ストリングユニットＳＵ毎に、少なくとも１個のメモリピラーＭＰと重なるように配置される。図５の例では、２本のビット線ＢＬが、１個のメモリピラーＭＰと重なるように配置される場合が示される。メモリピラーＭＰと重なる複数のビット線ＢＬのうち１本のビット線ＢＬと、対応する１個のメモリピラーＭＰとの間は、コンタクトＣＶを介して電気的に接続される。
【0056】
例えば、部材ＳＨＥと接触しているメモリピラーＭＰと、ビット線ＢＬとの間のコンタクトＣＶは、省略される。言い換えると、異なる２つの選択ゲート線ＳＧＤに接したメモリピラーＭＰとビット線ＢＬとの間のコンタクトＣＶは、省略される。
【0057】
以上で説明された平面レイアウトが、Ｙ方向に繰り返し配置される。そして、部材ＳＬＴによって区切られた領域のそれぞれが、１個のブロックＢＬＫに対応する。また、部材ＳＬＴ又はＳＨＥによって区切られた領域のそれぞれが、１個のストリングユニットＳＵに対応する。
【0058】
なお、隣り合う部材ＳＬＴ間におけるメモリピラーＭＰや部材ＳＨＥ等の個数及び配置は、図５を用いて説明された構成に限定されず、適宜変更され得る。各メモリピラーＭＰと重なるビット線ＢＬの数は、任意の数に設計され得る。
【0059】
１．１．５．４ 断面構造
図６は、第１実施形態に係る不揮発性メモリが備えるブロックの断面構造の一例を示す、図５のＶＩ－ＶＩ線に沿った断面図である。図６に示すように、ブロックＢＬＫは、導電体層５０～５５を更に含む。
図６は、第１実施形態に係る不揮発性メモリが備えるブロックの断面構造の一例を示す、図５のＶＩ－ＶＩ線に沿った断面図である。図６に示すように、ブロックＢＬＫは、導電体層５０～５５を更に含む。
【0060】
導電体層５０は、例えば、ＸＹ平面に広がる板状の導電体である。導電体層５０は、ｐ型ウェル領域として使用される。導電体層５０は、例えば、リンがドープされたシリコンを含む。
【0061】
導電体層５０の上面上には、図示せぬ絶縁体層を介して導電体層５１が設けられる。導電体層５１は、例えば、ＸＹ平面に広がる板状の導電体である。導電体層５１は、選択ゲート線ＳＧＳとして使用される。導電体層５１は、例えば、タングステンを含む。
【0062】
導電体層５１の上面上には、図示せぬ絶縁体層及び導電体層５２が交互に積層される。導電体層５２は、例えば、ＸＹ平面に広がる板状の導電体である。積層された複数の導電体層５２は、導電体層５１側から順に、それぞれワード線ＷＬ０～ＷＬ３として使用される。導電体層５２は、例えば、タングステンを含む。
【0063】
複数の導電体層５２のうち最上層の導電体層５２（導電体層５２の最上層）の上面上には、図示せぬ絶縁体層及び導電体層５３が交互に積層される。導電体層５３は、例えば、ＸＹ平面に広がる板状の導電体である。積層された複数の導電体層５３は、導電体層５２側から順に、それぞれワード線ＷＬ４～ＷＬ７として使用される。導電体層５３は、例えば、タングステンを含む。
【0064】
複数の導電体層５３のうち最上層の導電体層５３（導電体層５３の最上層）の上面上には、図示せぬ絶縁体層を介して導電体層５４が設けられる。導電体層５４は、例えば、ＸＹ平面に広がる板状の導電体である。導電体層５４は、選択ゲート線ＳＧＤとして使用される。導電体層５４は、例えば、タングステンを含む。
【0065】
導電体層５４の上面上には、図示せぬ絶縁体層を介して導電体層５５が設けられる。導電体層５５は、例えば、Ｙ方向に延びるライン状の導電体である。導電体層５５は、ビット線ＢＬとして使用される。つまり、図示せぬ領域において、複数の導電体層５５が、Ｘ方向に沿って配列している。導電体層５５は、例えば、銅を含む。
【0066】
導電体層５１～５４を貫通するように、複数のメモリピラーＭＰが設けられる。各メモリピラーＭＰは、Ｚ方向に延びる。各メモリピラーＭＰの底部は、導電体層５０に達する。メモリピラーＭＰと導電体層５１とが交差した部分が、選択トランジスタＳＴ２として機能する。メモリピラーＭＰと１個の導電体層５２又は１個の導電体層５３とが交差した部分が、１個のメモリセルトランジスタＭＴとして機能する。メモリピラーＭＰと導電体層５４とが交差した部分が、選択トランジスタＳＴ１として機能する。
【0067】
各メモリピラーＭＰは、例えばコア膜６０、半導体膜６１、及び積層膜６２を含む。コア膜６０は、Ｚ方向に延びる。例えば、コア膜６０の上端は、導電体層５４よりも上層に位置する。コア膜６０の下端は、導電体層５１よりも下層に位置する。半導体膜６１は、コア膜６０の周囲を覆う。半導体膜６１の一部が、導電体層５０に接する。積層膜６２は、半導体膜６１と導電体層５０とが接触した部分を除いて、半導体膜６１の側面及び底面を覆う。コア膜６０は、例えば、酸化シリコン等の絶縁体を含む。半導体膜６１は、例えば、シリコンを含む。
【0068】
また、各メモリピラーＭＰは、上部ＵＭＰ及び下部ＬＭＰを含む。上部ＵＭＰの下端及び下部ＬＭＰの上端は、導電体層５２の最上層と、複数の導電体層５３のうち最下層の導電体層５３（導電体層５３の最下層）との間に位置する。上部ＵＭＰの下端及び下部ＬＭＰの上端は、半導体膜６１が連続するように接触する。下部ＬＭＰの側面と、上部ＵＭＰの側面の延長とは、一致しない（ずれている）。このような下部ＬＭＰの側面と、上部ＵＭＰの側面の延長との間のずれは、図６に示したＹＺ断面内に限らず、Ｚ方向を含む任意の断面において生じる。下部ＬＭＰのうち、複数の導電体層５２を含む部分は、サブブロックＳＢＬＫ０に対応する。上部ＵＭＰのうち、複数の導電体層５３を含む部分は、サブブロックＳＢＬＫ１に対応する。
【0069】
メモリピラーＭＰ内の半導体膜６１の上面には、柱状のコンタクトＣＶが設けられる。図示された領域には、部材ＳＬＴ及びＳＨＥによって区切られた断面領域のそれぞれにおいて２個のメモリピラーＭＰのうち、１個のメモリピラーＭＰにそれぞれ対応する１個のコンタクトＣＶが表示されている。部材ＳＨＥと重ならず、かつコンタクトＣＶが接続されていないメモリピラーＭＰには、図示されない領域において、対応するコンタクトＣＶが接続される。
【0070】
コンタクトＣＶの上面には、１個の導電体層５５、すなわち１本のビット線ＢＬが接する。１個の導電体層５５は、部材ＳＬＴ及びＳＨＥによって区切られた空間のそれぞれにおいて、１個のコンタクトＣＶと接する。つまり、導電体層５５の各々には、隣り合う部材ＳＬＴ及びＳＨＥの間に設けられたメモリピラーＭＰと、隣り合う２個の部材ＳＨＥの間に設けられたメモリピラーＭＰとが電気的に接続される。
【0071】
部材ＳＬＴは、導電体層５１～５４を分断する。部材ＳＬＴの上端は、メモリピラーＭＰの上端よりも上方に位置する。コンタクトＬＩの下端は、導電体層５０と接する。スペーサＳＰは、コンタクトＬＩと導電体層５１～５４との間に設けられる。つまり、コンタクトＬＩと、導電体層５１～５４との間は、スペーサＳＰによって離隔及び絶縁される。コンタクトＬＩは、ソース線ＳＬの一部として使用され得る。
【0072】
部材ＳＨＥは、導電体層５４を分断する。部材ＳＨＥの上端は、メモリピラーＭＰの上端よりも上方に位置する。部材ＳＨＥの下端は、導電体層５４と導電体層５３の最上層との間に位置する。
【0073】
図７は、第１実施形態に係る不揮発性メモリが備えるメモリピラーの断面構造の一例を示す、図６のＶＩＩ－ＶＩＩ線に沿った断面図である。より具体的には、図７は、導電体層５２を含む層におけるメモリピラーＭＰ及び積層配線ＬＳの断面構造を示す。
【0074】
積層膜６２は、例えばトンネル絶縁膜６３、電荷蓄積膜６４、及びブロック絶縁膜６５を含む。
【0075】
導電体層５２を含む断面において、コア膜６０は、例えばメモリピラーＭＰの中央部に設けられる。半導体膜６１は、コア膜６０の側面を囲む。トンネル絶縁膜６３は、半導体膜６１の側面を囲む。電荷蓄積膜６４は、トンネル絶縁膜６３の側面を囲む。ブロック絶縁膜６５は、電荷蓄積膜６４の側面を囲む。導電体層５２は、ブロック絶縁膜６５の側面を囲む。
【0076】
半導体膜６１は、メモリセルトランジスタＭＴ０～ＭＴ７並びに選択トランジスタＳＴ１及びＳＴ２のチャネル（電流経路）として使用される。トンネル絶縁膜６３及びブロック絶縁膜６５のそれぞれは、例えば、酸化シリコンを含む。電荷蓄積膜６４は、電荷を蓄積する機能を有する。電荷蓄積膜６４は、例えば、窒化シリコンを含む。これにより、各メモリピラーＭＰは、１個のＮＡＮＤストリングＮＳとして機能し得る。
【0077】
１．２ 動作
次に、第１実施形態に係るメモリシステムにおける動作について説明する。
次に、第１実施形態に係るメモリシステムにおける動作について説明する。
【0078】
１．２．１ サブブロック単位の消去処理
図８は、第１実施形態に係るメモリシステムにおけるサブブロック単位の消去処理の第１例を示す図である。図９は、第１実施形態に係るメモリシステムにおけるサブブロック単位の消去処理の第２例を示す図である。図８及び図９では、サブブロック単位の消去処理において、ＮＡＮＤストリングＮＳに印加される電圧の例が示される。第１例は、サブブロックＳＢＬＫ１に記憶されたデータを維持しつつ、サブブロックＳＢＬＫ０に記憶されたデータを消去する場合に対応する。第２例は、サブブロックＳＢＬＫ０に記憶されたデータを維持しつつ、サブブロックＳＢＬＫ１に記憶されたデータを消去する場合に対応する。
図８は、第１実施形態に係るメモリシステムにおけるサブブロック単位の消去処理の第１例を示す図である。図９は、第１実施形態に係るメモリシステムにおけるサブブロック単位の消去処理の第２例を示す図である。図８及び図９では、サブブロック単位の消去処理において、ＮＡＮＤストリングＮＳに印加される電圧の例が示される。第１例は、サブブロックＳＢＬＫ１に記憶されたデータを維持しつつ、サブブロックＳＢＬＫ０に記憶されたデータを消去する場合に対応する。第２例は、サブブロックＳＢＬＫ０に記憶されたデータを維持しつつ、サブブロックＳＢＬＫ１に記憶されたデータを消去する場合に対応する。
【0079】
図８及び図９に示すように、いずれの場合においても、ｐ型ウェル領域には、電圧ＶＥＲＡが印加される。電圧ＶＥＲＡは、消去電圧であり、例えば、２０Ｖである。選択ゲート線ＳＧＳ及びＳＧＤ、並びにビット線ＢＬは、フローティング状態にされる。
【0080】
サブブロックＳＢＬＫ１に記憶されたデータを維持しつつ、サブブロックＳＢＬＫ０に記憶されたデータを消去する場合、ワード線ＷＬ０～ＷＬ３には、電圧ＶＳＳが印加される。電圧ＶＳＳは、接地電圧であり、例えば、０Ｖである。これにより、メモリセルトランジスタＭＴ０～ＭＴ３では、電荷蓄積膜６４に正孔（ホール）が注入され、データは消去される。一方、ワード線ＷＬ４～ＷＬ７は、フローティング状態にされる。これにより、メモリセルトランジスタＭＴ４～ＭＴ７では、正孔が注入されず、データは維持される。
【0081】
サブブロックＳＢＬＫ０に記憶されたデータを維持しつつ、サブブロックＳＢＬＫ１に記憶されたデータを消去する場合、ワード線ＷＬ０～ＷＬ３は、フローティング状態にされる。これにより、メモリセルトランジスタＭＴ０～ＭＴ３では、正孔が注入されず、データは維持される。一方、ワード線ＷＬ４～ＷＬ７には、電圧ＶＳＳが印加される。これにより、メモリセルトランジスタＭＴ４～ＭＴ７では、正孔が注入され、データは消去される。
【0082】
以上のような動作により、サブブロック単位での消去処理が実行される。
【0083】
以下では、サブブロック単位の消去処理の対象となるサブブロックＳＢＬＫは、対象サブブロックＳＢＬＫとも呼ぶ。また、対象サブブロックＳＢＬＫ以外のサブブロックＳＢＬＫは、非対象サブブロックＳＢＬＫとも呼ぶ。
【0084】
１．２．２ 信頼性判定処理
対象サブブロックＳＢＬＫへのサブブロック単位の消去処理は、対象サブブロックＳＢＬＫを含むブロックＢＬＫ内の非対象サブブロックＳＢＬＫに記憶されたデータの一部にフェイルビットを生じさせる可能性がある。同様に、対象サブブロックＳＢＬＫへの書込み処理は、対象サブブロックＳＢＬＫを含むブロックＢＬＫ内の非対象サブブロックＳＢＬＫに記憶されたデータにフェイルビットを生じさせる可能性がある。このような、対象サブブロックＳＢＬＫへの消去処理又は書込み処理によって生じるフェイルビットの発生度合いを見積もる指標として、例えば、ＵＳＢＤ（Unselected Sub-Block Disturb）量が用いられる。
対象サブブロックＳＢＬＫへのサブブロック単位の消去処理は、対象サブブロックＳＢＬＫを含むブロックＢＬＫ内の非対象サブブロックＳＢＬＫに記憶されたデータの一部にフェイルビットを生じさせる可能性がある。同様に、対象サブブロックＳＢＬＫへの書込み処理は、対象サブブロックＳＢＬＫを含むブロックＢＬＫ内の非対象サブブロックＳＢＬＫに記憶されたデータにフェイルビットを生じさせる可能性がある。このような、対象サブブロックＳＢＬＫへの消去処理又は書込み処理によって生じるフェイルビットの発生度合いを見積もる指標として、例えば、ＵＳＢＤ（Unselected Sub-Block Disturb）量が用いられる。
【0085】
ＵＳＢＤ量は、不揮発性メモリ１０に記憶されたデータの信頼性を示す。ＵＳＢＤ量は、データの信頼性が低下するほど、増加する。ＵＳＢＤ量は、データに含まれるフェイルビットがエラー訂正処理等によって訂正されると、低下させることができる。ＵＳＢＤ量は、サブブロックＳＢＬＫ毎に見積もられる。具体的には、例えば、或るサブブロックＳＢＬＫのＵＳＢＤ量は、当該或るサブブロックＳＢＬＫに対応するカウンタ２５のカウント値に応じて見積もられる。ＵＳＢＤ量は、カウンタ２５のカウント値そのものであってもよい。ＵＳＢＤ量は、カウンタ２５のカウント値に基づく値として、制御回路２１によって管理されていてもよい。
【0086】
図１０は、第１実施形態に係るメモリシステムにおけるＵＳＢＤ量に基づく信頼性判定処理の一例を示すフローチャートである。
【0087】
対象サブブロックＳＢＬＫに対してサブブロック単位の消去処理又は書込み処理が実行されると（開始）、制御回路２１は、対象サブブロックＳＢＬＫを含むブロックＢＬＫを決定する（Ｓ１０）。なお、ステップＳ１０の開始条件は、対象サブブロックＳＢＬＫに対してサブブロック単位の消去処理が実行されることでもよい。あるいは、ステップＳ１０の開始条件は、対象サブブロックＳＢＬＫに対してサブブロック単位の書込み処理が実行されることでもよい。
【0088】
制御回路２１は、ステップＳ１０の処理で決定されたブロックＢＬＫに関して、変数ｘに基づくループ処理を実行する（Ｓ２０）。変数ｘは、０以上の整数である。ステップＳ２０のループ処理は、変数ｘが０の状態で開始する。ステップＳ２０のループ処理では、繰り返し単位が実行されるたび、変数ｘが１ずつインクリメントされる。ステップＳ２０のループ処理は、変数ｘがｍを超えると、終了する。Ｓ２０のループ処理は、ステップＳ２１～ステップＳ２６を繰り返し単位として含む。
【0089】
制御回路２１は、ステップＳ１０の処理で決定されたブロックＢＬＫ内のサブブロックＳＢＬＫｘが対象サブブロックＳＢＬＫであるか否かを判定する（Ｓ２１）。
【0090】
サブブロックＳＢＬＫｘが対象サブブロックＳＢＬＫである場合（Ｓ２１；ｙｅｓ）、制御回路２１は、信頼性判定処理の開始に際して対象サブブロックＳＢＬＫに対して実行された処理が消去処理であったか否かを判定する（Ｓ２２）。
【0091】
信頼性判定処理の開始に際して対象サブブロックＳＢＬＫに対して実行された処理が消去処理であった場合（Ｓ２２；ｙｅｓ）、制御回路２１は、サブブロックＳＢＬＫｘに対応するＵＳＢＤ量をリセットする（Ｓ２３）。具体的には、制御回路２１は、サブブロックＳＢＬＫｘに対応するカウンタ２５のカウント値を初期値にリセットさせる。カウンタ２５がアップカウンタである場合、制御回路２１は、カウンタ２５のカウント値を０に設定してもよい。カウンタ２５がダウンカウンタである場合、制御回路２１は、カウンタ２５のカウント値を閾値Ｔｈ１に設定してもよい。
【0092】
サブブロックＳＢＬＫｘが対象サブブロックＳＢＬＫでない場合（Ｓ２１；ｎｏ）、制御回路２１は、サブブロックＳＢＬＫｘに対応するＵＳＢＤ量をインクリメントする（Ｓ２４）。具体的には、カウンタ２５がアップカウンタである場合、制御回路２１は、サブブロックＳＢＬＫｘに対応するカウンタ２５のカウント値をインクリメントさせる。カウンタ２５がダウンカウンタである場合、制御回路２１は、サブブロックＳＢＬＫｘに対応するカウンタ２５のカウント値をデクリメントさせる。
【0093】
なお、ＵＳＢＤ量のインクリメント量は、信頼性判定処理の開始に際して対象サブブロックＳＢＬＫに対して実行された処理が消去処理であるか書込み処理であるかに応じて変化させてもよい。例えば、消去処理及び書込み処理に対応するＵＳＢＤ量のインクリメント量を、それぞれα及びβとする場合、α＞βでもよい。αとβの大小関係は、上述の例に限らず、β＞αでもよいし、α＝βでもよい。
【0094】
また、書込み処理に対応するＵＳＢＤ量のインクリメント量は、書込みモードに応じて変化させてもよい。例えば、書込みモードがＳＬＣモード、ＭＬＣモード、ＴＬＣモード、及びＱＬＣモードである場合におけるＵＳＢＤ量のインクリメント量を、それぞれβ＿Ｓ、β＿Ｍ、β＿Ｔ、及びβ＿Ｑとする場合、β＿Ｓ＜β＿Ｍ＜β＿Ｔ＜β＿Ｑとしてもよい。β＿Ｓ、β＿Ｍ、β＿Ｔ、及びβ＿Ｑの大小関係は、上述の例に限らず、β＿Ｓ＞β＿Ｍ＞β＿Ｔ＞β＿Ｑでもよいし、β＿Ｓ＝β＿Ｍ＝β＿Ｔ＝β＿Ｑでもよい。
【0095】
ステップＳ２４の後、制御回路２１は、サブブロックＳＢＬＫｘに対応するＵＳＢＤ量が閾値Ｔｈ１以上であるか否かを判定する（Ｓ２５）。なお、閾値Ｔｈ１は、サブブロックＳＢＬＫｘに適用される書込みモードに応じて変化させてもよい。例えば、サブブロックＳＢＬＫｘに適用される書込みモードがＳＬＣモード、ＭＬＣモード、ＴＬＣモード、及びＱＬＣモードである場合におけるＵＳＢＤ量の閾値を、それぞれＴｈ１＿Ｓ、Ｔｈ１＿Ｍ、Ｔｈ１＿Ｔ、及びＴｈ１＿Ｑとする場合、Ｔｈ１＿Ｓ＞Ｔｈ１＿Ｍ＞Ｔｈ１＿Ｔ＞Ｔｈ１＿Ｑとしてもよい。
【0096】
サブブロックＳＢＬＫｘに対応するＵＳＢＤ量が閾値Ｔｈ１以上である場合（Ｓ２５；ｙｅｓ）、制御回路２１は、サブブロックＳＢＬＫｘに記憶されているデータにおけるフェイルビットの発生度合いが大きいと判定する。具体的には、制御回路２１は、サブブロックＳＢＬＫｘのリフレッシュ処理を予約する（Ｓ２６）。
【0097】
リフレッシュ処理は、例えば、サブブロックＳＢＬＫｘに書き込まれたデータを、フェイルビットを含む状態からフェイルビットが訂正された状態に回復させる処理である。リフレッシュ処理の例として、サブブロックＳＢＬＫｘに書き込まれたデータは、ＥＣＣ回路２３によってエラー訂正された後、フェイルビットを含むデータが消去されたサブブロックＳＢＬＫｘに再度書き込まれ得る。また、リフレッシュ処理の別の例として、サブブロックＳＢＬＫｘに書き込まれたデータは、ＥＣＣ回路２３によってエラー訂正された後、他のサブブロックＳＢＬＫに書き写されてもよい。
【0098】
なお、カウンタ２５がアップカウンタである場合、制御回路２１は、ステップＳ２５の判定処理において、カウンタ２５のカウント値が閾値Ｔｈ１以上であるか否かを判定することによって、ＵＳＢＤ量が閾値Ｔｈ１以上であるか否かを判定してもよい。カウンタ２５がダウンカウンタである場合、制御回路２１は、ステップＳ２５の判定処理において、カウンタ２５のカウント値が０になったか否かを判定することによって、ＵＳＢＤ量が閾値Ｔｈ１以上であるか否かを判定してもよい。
【0099】
信頼性判定処理の開始に際して対象サブブロックＳＢＬＫに対して実行された処理が消去処理でなかった（つまり、書込み処理であった）場合（Ｓ２２；ｎｏ）、ステップＳ２６の処理の後、又は選択サブブロックＳＢＬＫに対応するＵＳＢＤ量が閾値Ｔｈ１未満である場合（Ｓ２５；ｎｏ）、ステップＳ２０のループ処理の繰り返し単位が終了する。そして、制御回路２１は、変数ｘをインクリメントさせた後、変数ｘがｍを超えたか否かを判定する。変数ｘがｍ以下の場合、ステップＳ２０のループ処理の繰り返し単位が実行される。変数ｘがｍを超えた場合、ステップＳ２０のループ処理は終了する。
【0100】
ステップＳ２０のループ処理が終了すると、信頼性判定処理は終了となる（終了）。
【0101】
なお、信頼性判定処理の後、メモリコントローラ２０は、例えば、所定のタイミングで、リフレッシュ処理が予約されたサブブロックＳＢＬＫに対して、リフレッシュ処理を実行する。このようなリフレッシュ処理は、信頼性判定処理と同期して実行されてもよいし、非同期に実行されてもよい。
【0102】
１．３ 第１実施形態に係る効果
第１実施形態によれば、制御回路２１は、サブブロックＳＢＬＫｘに対応するＵＳＢＤ量が閾値Ｔｈ１に達した場合、サブブロックＳＢＬＫｘのリフレッシュ処理を予約する。これにより、後続するリフレッシュ処理によって、サブブロックＳＢＬＫｘに書き込まれたデータを、フェイルビットが訂正された状態に回復することができる。このため、サブブロックＳＢＬＫｘの信頼性の低下を抑制できる。
第１実施形態によれば、制御回路２１は、サブブロックＳＢＬＫｘに対応するＵＳＢＤ量が閾値Ｔｈ１に達した場合、サブブロックＳＢＬＫｘのリフレッシュ処理を予約する。これにより、後続するリフレッシュ処理によって、サブブロックＳＢＬＫｘに書き込まれたデータを、フェイルビットが訂正された状態に回復することができる。このため、サブブロックＳＢＬＫｘの信頼性の低下を抑制できる。
【0103】
また、制御回路２１は、対象サブブロックＳＢＬＫに対する消去処理に応じて、対象サブブロックＳＢＬＫに対応するＵＳＢＤ量をリセットする。これにより、対象サブブロックＳＢＬＫに対する消去処理によって対象サブブロックＳＢＬＫのフェイルビットが低減することを、対象サブブロックＳＢＬＫに対応するＵＳＢＤ量に反映させることができる。
【0104】
また、制御回路２１は、対象サブブロックＳＢＬＫに対する消去処理又は書込み処理に応じて、対象サブブロックＳＢＬＫを含むブロックＢＬＫ内の非対象サブブロックＳＢＬＫに対応するＵＳＢＤ量をインクリメントする。これにより、対象サブブロックＳＢＬＫに対する消去処理又は書込み処理によって当該非対象サブブロックＳＢＬＫのフェイルビットが増加することを、当該非対象サブブロックＳＢＬＫに対応するＵＳＢＤ量に反映させることができる。
【0105】
また、カウンタ２５がアップカウンタの場合、制御回路２１は、カウント値が閾値Ｔｈ１に達した場合に、当該カウント値に対応するサブブロックＳＢＬＫのリフレッシュ処理を予約する。カウンタ２５がダウンカウンタの場合、制御回路２１は、カウント値が０に達した場合に、当該カウント値に対応するサブブロックＳＢＬＫのリフレッシュ処理を予約する。これにより、カウンタ２５がアップカウンタであるかダウンカウンタであるかに関わらず、カウンタ２５のカウント値に基づいてＵＳＢＤ量を評価することができる。
【0106】
２． 第２実施形態
次に、第２実施形態に係るメモリシステムについて説明する。第２実施形態は、同一ブロックＢＬＫ内のサブブロックＳＢＬＫ間の疲弊の偏りに伴って生じる信頼性の低下を抑制する点において、第１実施形態と異なる。以下では、第１実施形態と異なる構成及び動作について主に説明する。第１実施形態と同等の構成及び動作については、適宜説明を省略する。
次に、第２実施形態に係るメモリシステムについて説明する。第２実施形態は、同一ブロックＢＬＫ内のサブブロックＳＢＬＫ間の疲弊の偏りに伴って生じる信頼性の低下を抑制する点において、第１実施形態と異なる。以下では、第１実施形態と異なる構成及び動作について主に説明する。第１実施形態と同等の構成及び動作については、適宜説明を省略する。
【0107】
２．１ 信頼性判定処理
対象サブブロックＳＢＬＫに対して実行される書込み処理及び消去処理のサイクルは、当該対象サブブロックＳＢＬＫを疲弊させる。疲弊の蓄積は、当該対象サブブロックＳＢＬＫの故障を引き起こし得る。対象サブブロックＳＢＬＫが故障した場合、対象サブブロックＳＢＬＫを含むブロックＢＬＫ内の非対象サブブロックＳＢＬＫは、対象サブブロックＳＢＬＫと共に使用不可となる可能性がある。このため、不揮発性メモリ１０の信頼性低下を抑制する観点から、同一のブロックＢＬＫ内のサブブロックＳＢＬＫ間における疲弊の偏りは、小さくすることが望ましい。対象サブブロックＳＢＬＫへの書込み処理及び消去処理のサイクルによって生じる対象サブブロックＳＢＬＫの疲弊の蓄積の度合いを見積もる指標として、例えば、疲弊量が用いられる。
対象サブブロックＳＢＬＫに対して実行される書込み処理及び消去処理のサイクルは、当該対象サブブロックＳＢＬＫを疲弊させる。疲弊の蓄積は、当該対象サブブロックＳＢＬＫの故障を引き起こし得る。対象サブブロックＳＢＬＫが故障した場合、対象サブブロックＳＢＬＫを含むブロックＢＬＫ内の非対象サブブロックＳＢＬＫは、対象サブブロックＳＢＬＫと共に使用不可となる可能性がある。このため、不揮発性メモリ１０の信頼性低下を抑制する観点から、同一のブロックＢＬＫ内のサブブロックＳＢＬＫ間における疲弊の偏りは、小さくすることが望ましい。対象サブブロックＳＢＬＫへの書込み処理及び消去処理のサイクルによって生じる対象サブブロックＳＢＬＫの疲弊の蓄積の度合いを見積もる指標として、例えば、疲弊量が用いられる。
【0108】
疲弊量は、不揮発性メモリ１０のデータ保持能力の不可逆な劣化を示す。このため、疲弊量は、ＵＳＢＤ量とは異なり、いったん増加すると、低下させることができない。疲弊量は、サブブロックＳＢＬＫ毎に見積もられる。具体的には、例えば、或るサブブロックＳＢＬＫの疲弊量は、当該或るサブブロックＳＢＬＫに対応するカウンタ２５のカウント値に応じて見積もられる。疲弊量は、カウンタ２５のカウント値そのものであってもよい。疲弊量は、カウンタ２５のカウント値に基づく値として、制御回路２１によって管理されていてもよい。
【0109】
図１１は、第２実施形態に係るメモリシステムにおける信頼性判定処理の一例を示すフローチャートである。
【0110】
対象サブブロックＳＢＬＫに対して消去処理が実行されると（開始）、制御回路２１は、対象サブブロックＳＢＬＫに対応する疲弊量をインクリメントする（Ｓ３０）。具体的には、カウンタ２５がアップカウンタである場合、制御回路２１は、対象サブブロックＳＢＬＫに対応するカウンタ２５のカウント値をインクリメントさせる。カウンタ２５がダウンカウンタである場合、制御回路２１は、対象サブブロックＳＢＬＫに対応するカウンタ２５のカウント値をデクリメントさせる。
【0111】
制御回路２１は、対象サブブロックを含むブロックＢＬＫを決定する（Ｓ３１）。
【0112】
制御回路２１は、ステップＳ３１の処理で決定されたブロックＢＬＫにおけるサブブロックＳＢＬＫの疲弊量の代表値を検出する（Ｓ３２）。代表値は、ステップＳ３１の処理で決定されたブロックＢＬＫにおけるサブブロックＳＢＬＫの疲弊量の最大値でもよい。代表値は、ステップＳ３１の処理で決定されたブロックＢＬＫにおけるサブブロックＳＢＬＫの疲弊量の平均値でもよい。なお、カウンタ２５がアップカウンタである場合、疲弊量の最大値とは、カウント値の最大値に対応する。カウンタ２５がダウンカウンタである場合、疲弊量の最大値とは、カウント値の最小値に対応する。
【0113】
制御回路２１は、Ｓ３１の処理で決定されたブロックＢＬＫに関して、変数ｘに基づくループ処理を実行する（Ｓ４０）。変数ｘは、０以上の整数である。ステップＳ４０のループ処理は、変数ｘが０の状態で開始する。ステップＳ４０のループ処理では、繰り返し単位が実行されるたび、変数ｘが１ずつインクリメントされる。ステップＳ４０のループ処理は、変数ｘがｍを超えると、終了する。Ｓ４０のループ処理は、ステップＳ４１及びステップＳ４２を繰り返し単位として含む。
【0114】
制御回路２１は、ステップＳ３２の処理で検出された疲弊量の代表値と、サブブロックＳＢＬＫｘに対応する疲弊量と、の差が閾値Ｔｈ２以上であるか否かを判定する（Ｓ４１）。閾値Ｔｈ２は、例えば正の実数である。
【0115】
疲弊量の代表値と、サブブロックＳＢＬＫｘに対応する疲弊量との差が閾値Ｔｈ２以上である場合（Ｓ４１；ｙｅｓ）、制御回路２１は、サブブロックＳＢＬＫｘに対するウェアレベリング処理を予約する（Ｓ４２）。ウェアレベリング処理は、例えば、サブブロックＳＢＬＫｘに書き込まれたデータを、他のサブブロックＳＢＬＫに書き移す処理である。
【0116】
ウェアレベリング処理の例として、制御回路２１は、サブブロックＳＢＬＫｘをコンパクション元とするコンパクション処理を予約し得る。サブブロックＳＢＬＫｘをコンパクション元とするコンパクション処理は、例えば、サブブロックＳＢＬＫｘに書き込まれたデータを、コンパクション先となる他のサブブロックＳＢＬＫに書き込む処理である。他のサブブロックＳＢＬＫは、例えば、コンパクション元であるサブブロックＳＢＬＫｘを含むブロックＢＬＫ内のサブブロックＳＢＬＫである。他のサブブロックＳＢＬＫは、サブブロックＳＢＬＫｘを含むブロックＢＬＫとは異なるブロックＢＬＫ内のサブブロックＳＢＬＫであってもよい。
【0117】
また、ウェアレベリング処理の別の例として、制御回路２１は、サブブロックＳＢＬＫｘに書き込まれたデータと、疲弊量が大きいサブブロックＳＢＬＫに書き込まれたデータとを、交換させてもよい。例えば、制御回路２１は、疲弊量がステップＳ３２の処理で検出された疲弊量の最大値であるサブブロックＳＢＬＫ、又は疲弊量がステップＳ３２の処理で検出された疲弊量の平均値以上であるサブブロックＳＢＬＫを、疲弊量が大きいサブブロックＳＢＬＫとしてもよい。
【0118】
ステップＳ４２の処理の後、又は疲弊量の代表値と選択サブブロックＳＢＬＫに対応する疲弊量との差が閾値Ｔｈ２未満である場合（Ｓ４１；ｎｏ）、ステップＳ４０のループ処理の繰り返し単位が終了する。そして、制御回路２１は、変数ｘをインクリメントさせた後、変数ｘがｍを超えたか否かを判定する。変数ｘがｍ以下の場合、ステップＳ４０のループ処理の繰り返し単位が実行される。変数ｘがｍを超えた場合、ステップＳ４０のループ処理は終了する。
【0119】
ステップＳ４０のループ処理が終了すると、信頼性判定処理は終了となる（終了）。
【0120】
なお、信頼性判定処理の後、メモリコントローラ２０は、例えば、所定のタイミングで、ウェアレベリング処理を実行する。このようなウェアレベリング処理は、信頼性判定処理と同期して実行されてもよいし、非同期に実行されてもよい。
【0121】
２．２ 第２実施形態に係る効果
第２実施形態によれば、制御回路２１は、選択サブブロックＳＢＬＫに対応する疲弊量と、サブブロックＳＢＬＫｘを含むブロックＢＬＫ内の各サブブロックＳＢＬＫに対応する疲弊量のうちの代表値との差が閾値Ｔｈ２に達した場合、サブブロックＳＢＬＫｘのウェアレベリング処理を予約する。これにより、後続するウェアレベリング処理によって、サブブロックＳＢＬＫｘに対して実行される書込み処理及び消去処理のサイクルの頻度を、変化させることができる。このため、疲弊量が大きいサブブロックＳＢＬＫの信頼性の低下を抑制できる。
第２実施形態によれば、制御回路２１は、選択サブブロックＳＢＬＫに対応する疲弊量と、サブブロックＳＢＬＫｘを含むブロックＢＬＫ内の各サブブロックＳＢＬＫに対応する疲弊量のうちの代表値との差が閾値Ｔｈ２に達した場合、サブブロックＳＢＬＫｘのウェアレベリング処理を予約する。これにより、後続するウェアレベリング処理によって、サブブロックＳＢＬＫｘに対して実行される書込み処理及び消去処理のサイクルの頻度を、変化させることができる。このため、疲弊量が大きいサブブロックＳＢＬＫの信頼性の低下を抑制できる。
【0122】
補足すると、疲弊量が小さいサブブロックＳＢＬＫには、書き込まれてから消去されるまでの保持期間が長いデータが書き込まれていることが推測される。ウェアレベリング処理では、このような保持期間が長いデータが、疲弊量が小さいサブブロックＳＢＬＫから他のサブブロックＳＢＬＫへ書き移される。これにより、疲弊量が小さいサブブロックＳＢＬＫに、より保持期間が短いデータが書き込まれる機会を与えることができる。このため、疲弊量が小さいサブブロックＳＢＬＫと、疲弊量が大きいサブブロックＳＢＬＫとの間の疲弊量の差を小さくすることが期待できる。したがって、疲弊量が大きいサブブロックＳＢＬＫの信頼性の低下を抑制できる。
【0123】
また、制御回路２１は、対象サブブロックＳＢＬＫに対する消去処理及び書込み処理のサイクルに応じて、対象サブブロックＳＢＬＫに対応する疲弊量をインクリメントする。これにより、消去処理及び書込み処理のサイクルが対象サブブロックＳＢＬＫを疲弊させる効果を、当該対象サブブロックＳＢＬＫに対応する疲弊量に反映させることができる。
【0124】
３． 第３実施形態
次に、第３実施形態に係るメモリシステムについて説明する。第３実施形態では、互いに異なるブロックＢＬＫに含まれるサブブロックＳＢＬＫ間の疲弊の偏りに伴って生じる信頼性低下を抑制する点において、第２実施形態と異なる。以下では、第２実施形態と異なる構成及び動作について主に説明する。第２実施形態と同等の構成及び動作については、適宜説明を省略する。
次に、第３実施形態に係るメモリシステムについて説明する。第３実施形態では、互いに異なるブロックＢＬＫに含まれるサブブロックＳＢＬＫ間の疲弊の偏りに伴って生じる信頼性低下を抑制する点において、第２実施形態と異なる。以下では、第２実施形態と異なる構成及び動作について主に説明する。第２実施形態と同等の構成及び動作については、適宜説明を省略する。
【0125】
３．１ 信頼性判定処理
対象サブブロックＳＢＬＫが故障した場合、ユーザ領域１２内の、ホスト２からの書込みデータを記憶するためのサブブロックＳＢＬＫの数が減少する。これにより、１つのサブブロックＳＢＬＫあたりに実行される消去処理及び書込み処理のサイクルの数が増加する可能性がある。このため、不揮発性メモリ１０の信頼性低下を抑制する観点から、互いに異なるブロックＢＬＫに含まれるサブブロックＳＢＬＫ間の疲弊の偏りは、小さくすることが望ましい。
対象サブブロックＳＢＬＫが故障した場合、ユーザ領域１２内の、ホスト２からの書込みデータを記憶するためのサブブロックＳＢＬＫの数が減少する。これにより、１つのサブブロックＳＢＬＫあたりに実行される消去処理及び書込み処理のサイクルの数が増加する可能性がある。このため、不揮発性メモリ１０の信頼性低下を抑制する観点から、互いに異なるブロックＢＬＫに含まれるサブブロックＳＢＬＫ間の疲弊の偏りは、小さくすることが望ましい。
【0126】
図１２は、第３実施形態に係るメモリシステムにおける信頼性判定処理の一例を示すフローチャートである。
【0127】
対象サブブロックＳＢＬＫに対して消去処理が実行されると（開始）、制御回路２１は、対象サブブロックＳＢＬＫに対応する疲弊量をインクリメントする（Ｓ５０）。
【0128】
制御回路２１は、不揮発性メモリ１０におけるサブブロックＳＢＬＫの疲弊量の代表値を検出する（Ｓ５１）。代表値は、不揮発性メモリ１０におけるサブブロックＳＢＬＫの疲弊量の最大値でもよい。代表値は、不揮発性メモリ１０におけるサブブロックＳＢＬＫの疲弊量の平均値でもよい。
【0129】
制御回路２１は、不揮発性メモリ１０に関して、変数ｙに基づく第１ループ処理を実行する（Ｓ６０Ａ）。変数ｙは、０以上の整数である。ステップＳ６０Ａの第１ループ処理は、変数ｙが０の状態で開始する。ステップＳ６０Ａの第１ループ処理では、繰り返し単位が実行されるたび、変数ｙが１ずつインクリメントされる。ステップＳ６０Ａの第１ループ処理は、変数ｙがｎを超えると、終了する。ステップＳ６０Ａの第１ループ処理は、変数ｘに基づく第２ループ処理（Ｓ６０Ｂ）を繰り返し単位として含む。変数ｘは、０以上の整数である。ステップＳ６０Ｂの第２ループ処理は、変数ｘが０の状態で開始する。ステップＳ６０Ｂの第２ループ処理では、繰り返し単位が実行されるたび、変数ｘが１ずつインクリメントされる。ステップＳ６０Ｂの第２ループ処理は、変数ｘがｍを超えると、終了する。ステップＳ６０Ｂの第２ループ処理は、ステップＳ６１及びステップＳ６２を繰り返し単位として含む。
【0130】
制御回路２１は、ステップＳ５１の処理で検出された疲弊量の代表値と、ブロックＢＬＫｙ内のサブブロックＳＢＬＫｘに対応する疲弊量と、の差が閾値Ｔｈ２以上であるか否かを判定する（Ｓ６１）。
【0131】
疲弊量の代表値と、ブロックＢＬＫｙ内のサブブロックＳＢＬＫｘに対応する疲弊量との差が閾値Ｔｈ２以上である場合（Ｓ６１；ｙｅｓ）、制御回路２１は、ブロックＢＬＫｙ内のサブブロックＳＢＬＫｘに対するウェアレベリング処理を予約する（Ｓ６２）。
【0132】
ウェアレベリング処理の例として、制御回路２１は、ブロックＢＬＫｙ内のサブブロックＳＢＬＫｘをコンパクション元とするコンパクション処理を予約し得る。この場合、コンパクション先となる他のサブブロックＳＢＬＫは、例えば、コンパクション元であるブロックＢＬＫｙとは異なるブロックＢＬＫ内のサブブロックＳＢＬＫである。他のサブブロックＳＢＬＫは、ブロックＢＬＫｙ内のサブブロックＳＢＬＫであってもよい。
【0133】
また、ウェアレベリング処理の別の例として、制御回路２１は、ブロックＢＬＫｙ内のサブブロックＳＢＬＫｘに書き込まれたデータと、疲弊量が大きいサブブロックＳＢＬＫに書き込まれたデータとを、交換させてもよい。例えば、制御回路２１は、疲弊量がステップＳ５１の処理で検出された疲弊量の最大値であるサブブロックＳＢＬＫ、又は疲弊量がステップＳ５１の処理で検出された疲弊量の平均値以上であるサブブロックＳＢＬＫを、疲弊量が大きいサブブロックＳＢＬＫとしてもよい。
【0134】
ステップＳ６２の処理の後、又は疲弊量の代表値とブロックＢＬＫｙ内のサブブロックＳＢＬＫｘに対応する疲弊量との差が閾値Ｔｈ２未満である場合（Ｓ６１；ｎｏ）、ステップＳ６０Ｂの第２ループ処理の繰り返し単位が終了する。そして、制御回路２１は、変数ｘをインクリメントさせた後、変数ｘがｍを超えたか否かを判定する。変数ｘがｍ以下の場合、ステップＳ６０Ｂの第２ループ処理の繰り返し単位が繰り返される。変数ｘがｍを超えた場合、ステップＳ６０Ｂの第２ループ処理（すなわち、ステップＳ６０Ａの第１ループ処理の繰り返し単位）が終了する。そして、制御回路２１は、変数ｙをインクリメントさせた後、変数ｙがｎを超えたか否かを判定する。変数ｙがｎ以下の場合、ステップＳ６０Ａの第１ループ処理の繰り返し単位が実行される。変数ｙがｎを超えた場合、ステップＳ６０Ａの第１ループ処理が終了する。
【0135】
ステップＳ６０Ａの第１ループ処理が終了すると、信頼性判定処理は終了となる（終了）。
【0136】
なお、信頼性判定処理の後、メモリコントローラ２０は、例えば、所定のタイミングで、ウェアレベリング処理を実行する。このようなウェアレベリング処理は、信頼性判定処理と同期して実行されてもよいし、非同期に実行されてもよい。
【0137】
３．２ 第３実施形態に係る効果
第３実施形態によれば、制御回路２１は、ブロックＢＬＫｙ内のサブブロックＳＢＬＫｘに対応する疲弊量と、不揮発性メモリ１０内の各サブブロックＳＢＬＫに対応する疲弊量のうちの代表値との差が閾値Ｔｈ２に達した場合、ブロックＢＬＫｙ内のサブブロックＳＢＬＫｘのウェアレベリング処理を予約する。これにより、後続するウェアレベリング処理によって、ブロックＢＬＫｙ内のサブブロックＳＢＬＫｘに対して実行される書込み処理及び消去処理のサイクルの頻度を、変化させることができる。このため、疲弊量が大きいサブブロックＳＢＬＫの信頼性の低下を抑制できる。
第３実施形態によれば、制御回路２１は、ブロックＢＬＫｙ内のサブブロックＳＢＬＫｘに対応する疲弊量と、不揮発性メモリ１０内の各サブブロックＳＢＬＫに対応する疲弊量のうちの代表値との差が閾値Ｔｈ２に達した場合、ブロックＢＬＫｙ内のサブブロックＳＢＬＫｘのウェアレベリング処理を予約する。これにより、後続するウェアレベリング処理によって、ブロックＢＬＫｙ内のサブブロックＳＢＬＫｘに対して実行される書込み処理及び消去処理のサイクルの頻度を、変化させることができる。このため、疲弊量が大きいサブブロックＳＢＬＫの信頼性の低下を抑制できる。
【0138】
４． 変形例等
上述の第１実施形態、第２実施形態、及び第３実施形態は、種々の変形を適用することができる。
上述の第１実施形態、第２実施形態、及び第３実施形態は、種々の変形を適用することができる。
【0139】
上述の第１実施形態、第２実施形態、及び第３実施形態では、メモリピラーＭＰの下部ＬＭＰ及び上部ＵＭＰがそれぞれサブブロックＳＢＬＫ０及びＳＢＬＫ１に対応する場合について説明したが、これに限られない。例えば、サブブロックＳＢＬＫ０及びＳＢＬＫ１は、メモリピラーＭＰの下部ＬＭＰ及び上部ＵＭＰと対応していなくてもよい。具体的には、下部ＬＭＰ及び上部ＵＭＰに分かれていないメモリピラーＭＰを含むブロックＢＬＫが、サブブロックＳＢＬＫ０及びＳＢＬＫ１に分かれていてもよい。また、メモリピラーＭＰが下部ＬＭＰ及び上部ＵＭＰに分かれている場合に、下部ＬＭＰと上部ＵＭＰとの境界とは異なる境界において、ブロックＢＬＫがサブブロックＳＢＬＫ０及びＳＢＬＫ１に分かれていてもよい。また、例えば、サブブロックＳＢＬＫ０及びＳＢＬＫ１は、同一のビット線ＢＬに対して並列接続された互いに異なるメモリピラーＭＰの部分に対応していてもよい。
【0140】
また、上述の第２実施形態及び第３実施形態では、カウンタ２５のカウント値の増加量に基づいて疲弊量が増加する場合について説明したが、これに限られない。疲弊量の増加量は、書込み処理及び消去処理のサイクルが実行される際の不揮発性メモリ１０の温度に更に基づいて算出されてもよい。例えば、書込み処理及び消去処理のサイクルが実行される際の不揮発性メモリ１０の温度が高い場合における疲弊量の増加量は、書込み処理及び消去処理のサイクルが実行される際の不揮発性メモリ１０の温度が低い場合における疲弊量の増加量よりも小さくてもよい。
【0141】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
【符号の説明】
【0142】
１…情報処理システム
２…ホスト
３…メモリシステム
１０…不揮発性メモリ
１１…システム領域
１２…ユーザ領域
２０…メモリコントローラ
２１…制御回路
２２…ホストインタフェース回路
２３…ＥＣＣ回路
２４…メモリインタフェース回路
２５…カウンタ
５０，５１，５２，５３，５４，５５…導電体層
６０…コア膜
６１…半導体膜
６２…積層膜
６３…トンネル絶縁膜
６４…電荷蓄積膜
６５…ブロック絶縁膜
２…ホスト
３…メモリシステム
１０…不揮発性メモリ
１１…システム領域
１２…ユーザ領域
２０…メモリコントローラ
２１…制御回路
２２…ホストインタフェース回路
２３…ＥＣＣ回路
２４…メモリインタフェース回路
２５…カウンタ
５０，５１，５２，５３，５４，５５…導電体層
６０…コア膜
６１…半導体膜
６２…積層膜
６３…トンネル絶縁膜
６４…電荷蓄積膜
６５…ブロック絶縁膜
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
