特開 2023-168180 メモリデバイス、回路構造、及びその製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2023168180

(43)【公開日】2023-11-24

(54)【発明の名称】メモリデバイス、回路構造、及びその製造方法

(51)【国際特許分類】

   H10B 41/40 20230101AFI20231116BHJP

   H10B 41/27 20230101ALI20231116BHJP

   H01L 21/336 20060101ALI20231116BHJP

   H10B 41/30 20230101ALI20231116BHJP

【ＦＩ】

H01L27/11526

H01L27/11556

H01L29/78 371

H01L27/11521

【審査請求】有

【請求項の数】20

【出願形態】ＯＬ

【外国語出願】

(21)【出願番号】P 2022114956

(22)【出願日】2022-07-19

(31)【優先権主張番号】17/742,159

(32)【優先日】2022-05-11

(33)【優先権主張国・地域又は機関】US

(71)【出願人】

【識別番号】599129074

【氏名又は名称】旺宏電子股▲ふん▼有限公司

(74)【代理人】

【識別番号】100107423

【弁理士】

【氏名又は名称】城村 邦彦

(74)【代理人】

【識別番号】100120949

【弁理士】

【氏名又は名称】熊野 剛

(74)【代理人】

【識別番号】100093997

【弁理士】

【氏名又は名称】田中 秀佳

(72)【発明者】

【氏名】沈 冠源

(72)【発明者】

【氏名】葉 騰豪

(72)【発明者】

【氏名】邱 家榮

【テーマコード（参考）】

5F083

5F101

【Ｆターム（参考）】

5F083EP02

5F083EP23

5F083EP33

5F083EP34

5F083EP76

5F083GA10

5F083GA27

5F083KA01

5F083MA06

5F083MA16

5F083MA19

5F083NA01

5F083NA03

5F083ZA01

5F101BA01

5F101BB05

5F101BD16

5F101BD30

5F101BD34

5F101BD35

5F101BD36

5F101BH21

(57)【要約】      （修正有）

【課題】メモリデバイス、製造プロセスにおいて蓄積電荷の放電動作を実行するように放電路を形成する回路構造及び製造方法を提供する。
【解決手段】回路構造１００は、トランジスタＴ１、Ｔ２を含む周辺回路１２０、金属層１５０、バッファ層１４０、ポリシリコン層１３０、ビアアレイ１６０及び複数のワード線ＷＬによって形成されたワード線構造１７０を含む。周辺回路は、基板１１０上に配置される。金属層は、周辺回路上を覆い、周辺回路に電気的に結合され、金属層上にバッファ層が配置される。ポリシリコン層は、バッファ層上に配置され、基準接地電圧ＧＮＤを受ける。ビアアレイは、バッファ層内に配置され、金属層とポリシリコン層とを電気的に接続する。ポリシリコン層に蓄積された電荷は、放電路ＤＰ１１、ＤＰ１２を介して放電される。
【選択図】図１

【特許請求の範囲】

【請求項1】

基板上に配置された周辺回路と、
前記周辺回路上を覆い、前記周辺回路に電気的に結合された金属層と、
前記金属層上に配置されたバッファ層と、
前記バッファ層上に配置され、基準接地電圧を受けるポリシリコン層と、
前記バッファ層内に形成され、前記金属層と前記ポリシリコン層とを電気的に接続するために使用されるビアアレイと、
を備える、回路構造。

【請求項2】

前記周辺回路が駆動回路であり、前記駆動回路が少なくとも１つのトランジスタを備え、前記ビアアレイが、前記少なくとも１つのトランジスタの少なくとも１つの高濃度ドープ領域に電気的に結合される、請求項１に記載の回路構造。

【請求項3】

少なくとも１つの第１の放電路が、前記ビアアレイ、前記金属層、及び前記周辺回路を介して、前記ポリシリコン層と前記基板との間に形成される、請求項１に記載の回路構造。

【請求項4】

絶縁層に形成され、前記金属層に電気的に接続される送信アレイ貫通ビアと、
前記絶縁層上に形成され、前記送信アレイ貫通ビアに電気的に結合され、かつ接触窓を介して前記ポリシリコン層に電気的に結合される導電線構造と、
をさらに備え、
前記絶縁層が前記ポリシリコン層上を覆い、少なくとも１つの第２の放電路が、前記導電線構造、前記送信アレイ貫通ビア、前記金属層、及び前記周辺回路を介して、前記ポリシリコン層と前記基板との間に形成される、
請求項１に記載の回路構造。

【請求項5】

前記周辺回路が、
第１の電圧を受ける第１のウェル内に配置された第１のトランジスタと、
第２の電圧を受ける第２のウェル内に配置された第２のトランジスタと、
を備え、
前記第１のトランジスタと前記第２のトランジスタの導電型が異なり、前記第１のウェルと前記第２のウェルの導電型が異なり、前記第１の電圧と前記第２の電圧の電圧極性が異なる、
請求項１に記載の回路構造。

【請求項6】

前記ポリシリコン層上に形成された複数のワード線が積層態様である、請求項４に記載の回路構造。

【請求項7】

基板と、
前記基板に形成された、複数のメモリブロックにそれぞれ対応する複数の駆動回路と、
複数のビアアレイと、
前記ビアアレイ及び複数の金属層をそれぞれ介して前記駆動回路に電気的に結合された複数のポリシリコン層と、
前記ポリシリコン層の周囲に形成された周辺ポリシリコン層と、
を備え、
前記周辺ポリシリコン層及び前記ポリシリコン層が基準接地電圧を受ける、
メモリデバイス。

【請求項8】

前記周辺ポリシリコン層を複数の周辺金属層に結合するために使用される複数の周辺ビアアレイと、
前記周辺金属層にそれぞれ結合された複数の高濃度ドープ領域と、
をさらに備える、請求項７に記載のメモリデバイス。

【請求項9】

前記周辺ビアアレイが、前記周辺ポリシリコン層の複数の角部にそれぞれ配置された、請求項８に記載のメモリデバイス。

【請求項10】

前記ビアアレイが、前記ポリシリコン層の角部にそれぞれ配置された、請求項７に記載のメモリデバイス。

【請求項11】

前記周辺ポリシリコン層が、複数の分離窓を形成し、前記分離窓のそれぞれが、少なくとも１つのメモリブロックを収容するために使用される、請求項７に記載のメモリデバイス。

【請求項12】

前記少なくとも１つのメモリブロックの長さが、ウェハのベベル境界とウェハ境界との間のベベル距離未満である、請求項１１に記載のメモリデバイス。

【請求項13】

基板上に周辺回路を形成するステップと、
前記周辺回路上を覆うための金属層を形成し、前記金属層を前記周辺回路に電気的に結合するステップと、
前記金属層上を覆うためのバッファ層を形成するステップと、
バッファ層を覆うためのポリシリコン層を前記ポリシリコン層が基準接地電圧を受けるように形成するステップと、
前記バッファ層内にビアアレイを、前記ビアアレイが前記金属層及び前記ポリシリコン層に電気的に接続されるように形成するステップと、
前記ビアアレイ、前記金属層、及び前記周辺回路を介して、前記ポリシリコン層と前記基板との間に少なくとも１つの第１の放電路を形成するステップと、
を含む、
回路構造の製造方法。

【請求項14】

前記周辺回路内の少なくとも１つのトランジスタの少なくとも１つの高濃度ドープ領域に前記ビアアレイを電気的に結合するステップをさらに含む、請求項１３に記載の回路構造の製造方法。

【請求項15】

前記ポリシリコン層にプラズマが照射されるときに、前記ポリシリコン層上の蓄積電荷を放電するために前記少なくとも１つの第１の放電路を設けるステップをさらに含む、請求項１３に記載の回路構造の製造方法。

【請求項16】

送信アレイ貫通ビアを絶縁層内に、前記送信アレイ貫通ビアが前記金属層に電気的に接続されるように、形成するステップであって、前記絶縁層が前記ポリシリコン層上を覆う、ステップと、
導電線構造を前記絶縁層上に、前記導電線構造が前記送信アレイ貫通ビアに電気的に結合されるように、形成するステップと、
前記導電線構造を接触窓を介して前記ポリシリコン層に電気的に結合するステップと、
前記導電線構造、前記送信アレイ貫通ビア、前記金属層、及び前記周辺回路を介して、前記ポリシリコン層と前記基板との間に、少なくとも１つの第２の放電路を形成するステップと、
をさらに含む、請求項１３に記載の回路構造の製造方法。

【請求項17】

複数のワード線を前記ポリシリコン層上に積層態様に形成するステップと、
エッチング処理を行うために前記ワード線にプラズマが照射されるときに前記ポリシリコン層上の蓄積電荷を放電するために、前記少なくとも１つの第１の放電路及び前記少なくとも１つの第２の放電路を提供するステップと、
をさらに含む、請求項１６に記載の回路構造の製造方法。

【請求項18】

前記ビアアレイが前記ポリシリコン層の角部に形成される、請求項１３に記載の回路構造の製造方法。

【請求項19】

前記ポリシリコン層がメモリブロックに対応し、前記メモリブロックの長さがウェハのベベル境界とウェハ境界との間のベベル距離未満である、請求項１３に記載の回路構造の製造方法。

【請求項20】

周辺ポリシリコン層を前記ポリシリコン層の周辺に、前記周辺ポリシリコン層が前記基準接地電圧を受けるように形成するステップと、
複数の周辺ビアアレイを、前記周辺ポリシリコン層が複数の周辺金属層を介して複数の高濃度ドープ領域に結合されるように、形成するステップと、
をさらに含む、請求項１３に記載の回路構造の製造方法。

【発明の詳細な説明】

【技術分野】

【0001】

本開示は、メモリデバイス、回路構造、及びその製造方法に関し、特に、蓄積電荷の放電路を効果的に生成するメモリデバイス、回路構造、及びその製造方法に関する。

【背景技術】

【0002】

３次元メモリデバイスの製造技術では、高密度のプラズマを用いてエッチング処理を行うことが一般的な手段である。このような高密度のプラズマの照射は、メモリデバイス内に過度に高いエネルギー電荷の蓄積をもたらすことが多く、アーク効果のリスクをもたらす。したがって、製造プロセスにおいて、アーク効果のリスクを低減するために蓄積電荷の放電路をどのように改善するかは、当業者にとって重要な問題である。

【発明の概要】

【発明が解決しようとする課題】

【0003】

本開示は、メモリデバイス、回路構造、及びその製造方法を提供する。この回路構造は、製造プロセスにおいて蓄積電荷の放電動作を実行するように、放電路を提供する。

【課題を解決するための手段】

【0004】

本開示における回路構造は、周辺回路、金属層、バッファ層、ポリシリコン層、及びビアアレイを含む。周辺回路が基板上に配置される。金属層は、周辺回路上を覆い、周辺回路に電気的に結合される。金属層上にバッファ層が配置される。ポリシリコン層は、基準接地電圧を受け、バッファ層上に形成される。ビアアレイは、バッファ層内に配置され、金属層とポリシリコン層とを電気的に接続するために使用される。少なくとも１つの第１の放電路が、ビアアレイ、金属層、及び周辺回路を介して、ポリシリコン層と基板との間に配置される。

【0005】

本開示におけるメモリデバイスは、基板と、複数の駆動回路と、複数のビアアレイと、複数のポリシリコン層と、周辺ポリシリコン層とを含む。駆動回路が基板上に形成される。駆動回路は、複数のメモリブロックにそれぞれ対応する。ポリシリコン層は、ビアアレイ及び金属層を介してそれぞれ駆動回路に電気的に結合される。周辺ポリシリコン層はポリシリコン層の周辺に形成され、周辺ポリシリコン層及びポリシリコン層は基準接地電圧を受ける。

【0006】

本開示の回路構造の製造方法は、以下の工程を含む。基板上に周辺回路が形成される。金属層が形成されて周辺回路上を覆い、周辺回路に電気的に結合される。バッファ層が形成されて金属層上を覆う。ポリシリコン層が形成されてバッファ層を覆うので、ポリシリコン層は基準接地電圧を受ける。ビアアレイがバッファ層内に形成されるので、ビアアレイは、金属層とポリシリコン層とを電気的に接続する。少なくとも１つの第１の放電路が、ビアアレイ、金属層、及び周辺回路を介して、ポリシリコン層と基板との間に形成される。

【発明の効果】

【0007】

以上のことから、本開示の回路構造では、ビアアレイをバッファ層内に配置することによって、ポリシリコン層をビアアレイを介して周辺回路に電気的に結合することができ、それによってポリシリコン層と基板との間に少なくとも１つの放電路を生成することができる。このようにして、プロセス動作に起因してポリシリコン層上に生成された蓄積電荷を上記の放電路を介して放電することができ、それによって蓄積電荷による回路構造の損傷の可能性が効果的に低減される。

【図面の簡単な説明】

【0008】

【図1】本開示の一実施形態に係る回路構造のクロス構造を示す概略断面図である。

【0009】

【図2】本開示の一実施形態に係る回路構造の製造プロセスにおける、他の実施形態における蓄積電荷の放電動作を示す模式図である。

【0010】

【図3】本開示の別の実施形態に係る回路構造のクロス構造を示す概略断面図である。

【0011】

【図4】本開示の一実施形態に係るメモリデバイスの構造を示す模式的な３次元図である。

【0012】

【図5】本開示の一実施形態に係る図４のメモリデバイスを示す上面図である。

【0013】

【図6】本開示の一実施形態に係るメモリデバイスの等価回路を示す模式図である。

【0014】

【図7】本開示の一実施形態に係るメモリデバイスのアーキテクチャを示す模式的な３次元図である。

【0015】

【図8A】本開示の一実施形態に係るメモリデバイスのメモリブロックを示す模式図である。

【0016】

【図8B】メモリブロックとウェハとの寸法関係を示す模式図である。

【0017】

【図9A】本開示の一実施形態に係る回路構造の製造プロセスを示す模式図である。

【図9B】本開示の一実施形態に係る回路構造の製造プロセスを示す模式図である。

【図9C】本開示の一実施形態に係る回路構造の製造プロセスを示す模式図である。

【図9D】本開示の一実施形態に係る回路構造の製造プロセスを示す模式図である。

【図9E】本開示の一実施形態に係る回路構造の製造プロセスを示す模式図である。

【図9F】本開示の一実施形態に係る回路構造の製造プロセスを示す模式図である。

【図9G】本開示の一実施形態に係る回路構造の製造プロセスを示す模式図である。

【発明を実施するための形態】

【0018】

図１を参照する。図１は、本開示の一実施形態に係る回路構造のクロス構造を示す概略断面図である。回路構造１００は、基板１１０と、周辺回路１２０と、ポリシリコン層１３０と、バッファ層１４０と、金属層１５０と、ビアアレイ１６０と、複数のワード線ＷＬによって形成されたワード線構造１７０とを含む。周辺回路１２０は、基板１１０に配置される。本実施形態では、周辺回路１２０は、トランジスタＴ１，Ｔ２を含む。トランジスタＴ１は、Ｎ型トランジスタであってもよく、Ｎ型高濃度ドープ領域（Ｎ＋）によって形成されたソース及びドレインを有する。トランジスタＴ２は、Ｐ型トランジスタであってもよく、Ｐ型高濃度ドープ領域（Ｐ＋）によって形成されたソース及びドレインを有する。

【0019】

金属層１５０は、周辺回路１２０上を覆い、複数の接触窓を介してトランジスタＴ１及びＴ２の高濃度ドープ領域のうちの一方に電気的に結合し得る。バッファ層１４０は金属層１５０上を覆い、ポリシリコン層１３０はバッファ層１４０上を覆う。ビアアレイ１６０は、バッファ層１４０内に配置され、ポリシリコン層１３０と金属層１５０とを電気的に結合するために使用される。このようにして、ビアアレイ１６０と、金属層１５０と、周辺回路１２０内のトランジスタＴ１の高濃度ドープ領域Ｎ＋とを介して、ポリシリコン層１３０と基板１１０との間に放電路ＤＰ１１を形成してもよい。また、ビアアレイ１６０と、金属層１５０と、周辺回路１２０内のトランジスタＴ２の高濃度ドープ領域Ｐ＋とを介して、ポリシリコン層１３０と基板１１０との間に別の放電路ＤＰ１２を形成してもよい。

【0020】

本実施形態では、ポリシリコン層１３０が基準接地電圧ＧＮＤを受けることは言及に値する。加えて、基板１１０は、基準接地電圧ＧＮＤも受けることができる。

【0021】

この実施形態では、回路構造１００の製造プロセスにおいて、ポリシリコン層１３０にプラズマが照射されてポリシリコン層１３０上に蓄積電荷を生成すると、ポリシリコン層１３０上の蓄積電荷は、放電路ＤＰ１１及びＤＰ１２を介して放電され得る。ポリシリコン層１３０上の電圧が負である場合（例えば、０．７Ｖ以下）、蓄積電荷は放電路ＤＰ１１を通じて放電され得る。ポリシリコン層１３０上の電圧が正である場合（例えば、０．７Ｖ超）、蓄積電荷は放電路ＤＰ１２を通じて放電され得る。

【0022】

本開示の他の実施形態において、周辺回路１２０がトランジスタＴ１のみを有し得ることに言及する価値がある。トランジスタＴ１の高濃度ドープ領域Ｎ＋は、バイポーラ電荷の放電動作も提供し得る。ポリシリコン層１３０上の電圧が負であるとき（例えば、０．７Ｖ未満）、蓄積電荷は放電路ＤＰ１１を通じて放電され得る。ポリシリコン層１３０上の電圧が正であり、トランジスタＴ１の高濃度ドープ領域Ｎ＋と基板１１０との間の接合降伏電圧よりも大きいときも、放電路ＤＰ１１を通じて蓄積電荷が放電され得る。

【0023】

なお、ワード線構造１７０上のワード線ＷＬは階段状に配置され、ポリシリコン層１３０上に配置される。

【0024】

以下、図２を併せて参照する。図２は、本開示の一実施形態に係る回路構造の製造プロセスにおける、他の実施形態における蓄積電荷の放電動作を示す模式図である。図１の回路構造１００についても説明する。回路構造１００上のワード線ＷＬに対してエッチングプロセスが実行されると、ワード線構造１７０の上面にプラズマを照射することによってエッチング処理が実行され、バッファ層１４０を露出させ得る複数の溝によりワード線構造１７０が形成される。エッチング処理下で、ポリシリコン層１３０に蓄積された電荷もまた、放電路ＤＰ１１及びＤＰ１２を介して放電されてもよく、これにより、製造プロセスにおける蓄積電荷によって回路構造１００が損傷されないことを保証できる。

【0025】

以下、図３を参照する。図３は、本開示の別の実施形態に係る回路構造のクロス構造を示す概略断面図である。回路構造３００は、基板３１０と、周辺回路３２０と、ポリシリコン層３３０と、バッファ層３４０と、金属層３５０と、ビアアレイ３６０と、複数のワード線によって形成されたワード線構造３７０と、送信アレイ貫通ビア３８０と、導電線構造３９０と、接触窓３１００とを含む。

【0026】

周辺回路３２０は、基板３１０に形成される。本実施形態では、周辺回路３２０は、トランジスタＴ１，Ｔ２を含む。トランジスタＴ１は、Ｎ型トランジスタであってもよく、Ｎ型高濃度ドープ領域（Ｎ＋）によって形成されたソース及びドレインを有する。トランジスタＴ２は、Ｐ型トランジスタであってもよく、Ｐ型高濃度ドープ領域（Ｐ＋）によって形成されたソース及びドレインを有する。金属層３５０は、周辺回路３２０上を覆い、複数の接触窓を介してトランジスタＴ１及びＴ２の高濃度ドープ領域のうちの一方に電気的に結合し得る。バッファ層３４０は金属層３５０上を覆い、ポリシリコン層３３０はバッファ層３４０上を覆う。ビアアレイ３６０は、バッファ層３４０内に形成され、ポリシリコン層３３０と金属層３５０とを電気的に結合するために使用される。このようにして、ビアアレイ３６０と、金属層３５０と、周辺回路３２０内のトランジスタＴ１の高濃度ドープ領域Ｎ＋とを介して、ポリシリコン層３３０と基板３１０との間に放電路を形成してもよい。また、ビアアレイ３６０と、金属層３５０と、周辺回路３２０内のトランジスタＴ２の高濃度ドープ領域Ｐ＋とを介して、ポリシリコン層３３０と基板３１０との間に別の放電路を形成してもよい。

【0027】

この実施形態では、回路構造３００が、送信アレイ貫通ビア３８０をさらに含むことに言及する価値がある。送信アレイ貫通ビア３８０が絶縁層３１２０に形成される。送信アレイ貫通ビア３８０は、ポリシリコン層３３０及びバッファ層３４０を貫通し、金属層３５０と電気的に接続される。また、導電線構造３９０が絶縁層３１２０の上方に形成される。導電線構造３９０の一端が金属層３５０に電気的に結合され、導電線構造３９０の他端が接触窓３１００を介してポリシリコン層３３０に電気的に結合される。

【0028】

このようにして、この実施形態では、導電線構造３９０、送信アレイ貫通ビア３８０、金属層３５０、及び周辺回路３２０を介して、ポリシリコン層３３０と基板３１０との間に別の放電路ＤＰ２を形成することができる。放電路ＤＰ２は、ポリシリコン層３３０の放電路を提供するために、回路構造３００の通常動作に適用されてもよい。

【0029】

この実施形態では、送信アレイ貫通ビア３８０、導電線構造３９０、及び接触窓３１００を、バックエンドプロセスで完成させることができる。

【0030】

上記の説明から、本開示の実施形態における回路構造３００のアーキテクチャで放電路を形成することができ、ポリシリコン層３３０上の蓄積電荷を効果的に放電して回路構造３００の正常動作を維持できることが分かる。

【0031】

以下、図４と図５を参照する。図４は、本開示の一実施形態によるメモリデバイスの構造を示す模式的な３次元図であり、図５は、本開示の一実施形態に係る図４のメモリデバイスを示す上面図である。メモリデバイス４００は３次元メモリデバイスであってもよく、基板（不図示）と、複数の駆動回路ＧＤと、複数のビアアレイＶＡＤと、複数のポリシリコン層ＧＰと、周辺ポリシリコン層ＰＧＰとを含む。駆動回路ＧＤは、基板内にアレイ状に配置されてもよい。ポリシリコン層ＧＰは、配置用の駆動回路ＧＤにそれぞれ対応する。ビアアレイＶＡＤは、ポリシリコン層ＧＰ上にそれぞれ形成される。駆動回路ＧＤは、複数の金属層ＢＭ及びビアアレイＶＡＤをそれぞれ介してポリシリコン層ＧＰに電気的に結合される。

【0032】

この実施形態では、ポリシリコン層ＧＰが複数のメモリブロックにそれぞれ対応できる。対応するビアアレイＶＡＤ、対応する金属層ＢＭ、及び周辺回路としての対応する駆動回路ＧＤを介して、ポリシリコン層ＧＰと基板との間に少なくとも１つの放電路が形成されてもよい。本実施形態における放電の形成方法は、図１の実施形態における放電路ＤＰ１１及びＤＰ１２と同様である。したがって、以下では同じ説明を繰り返さない。

【0033】

ビアアレイＶＡＤは、ポリシリコン層ＧＰの角部に形成されてもよい。

【0034】

なお、それぞれの金属層ＢＭとそれぞれの対応駆動回路ＧＤとは、接触窓を介して互いに電気的に結合され得る。

【0035】

ポリシリコン層ＧＰは、基準接地電圧ＧＮＤを受けることができる。

【0036】

一方、ポリシリコン層ＧＰの周囲には、周辺ポリシリコン層ＰＧＰが形成される。周辺ポリシリコン層ＰＧＰには、複数（本実施形態では３つ）の分離窓ＩＷ１～ＩＷ３が形成されてもよく、分離窓ＩＷ１～ＩＷ３のそれぞれに１つ以上のポリシリコン層ＧＰが配置されてもよい。この実施形態に示されるメモリデバイス４００は、ＮＯＲフラッシュメモリデバイス又はＡＮＤフラッシュメモリデバイスであってもよい。

【0037】

周辺ビアアレイＶＡＤＰは、周辺ポリシリコン層ＰＧＰの角部に形成されてもよい。それぞれの周辺ビアアレイＶＡＤＰが、それぞれの金属層ＢＭに電気的に結合され、接触窓を介して基板内の高濃度ドープ領域ＨＤＰに結合されてもよい。高濃度ドープ領域ＨＤＰは、基板に配置された駆動回路の一部であってもよい。

【0038】

図６を参照する。図６は、本開示の一実施形態に係るメモリデバイスの等価回路を示す模式図である。メモリデバイス６００は、複数のメモリセルアレイＭＡと、周辺回路６２０とを備える。メモリセルアレイＭＡが結合されたポリシリコン層ＧＰは、対応するビアアレイをそれぞれ介して、駆動回路として機能する周辺回路６２０と電気的に結合されてもよい。メモリセルアレイＭＡが結合されたポリシリコン層ＧＰと周辺回路６２０の結合路ＶＡＤＰとによって放電路が形成される。また、メモリデバイス６００は、送信アレイ貫通ビアＴＡＶと導電線構造ＷＩＲとをさらに含む。導電線構造ＷＩＲの一端は、接触窓を介してポリシリコン層ＧＰに電気的に結合され、導電線構造ＷＩＲの他端は、送信アレイ貫通ビアＴＡＶに結合される。送信アレイ貫通ビアＴＡＶは周辺回路６２０に電気的に結合される。このようにして、接触窓、導電線構造ＷＩＲ、及び送信アレイ貫通ビアＴＡＶが、周辺回路６２０の基板とポリシリコン層ＧＰとの間に別の放電路を形成できる。

【0039】

周辺回路６２０は、トランジスタＴ１及びＴ２を含む。トランジスタＴ２はウェル６１０内に形成される。トランジスタＴ１はウェル６３０内に形成されてもよい。この実施形態では、ウェル６３０がウェル６１０上に形成されてもよい。また、トランジスタＴ１及びＴ２は、異なる導電型を有してもよい。例えば、トランジスタＴ２がＰ型トランジスタで、トランジスタＴ１がＮ型トランジスタであってもよい。これに対応して、ウェル６１０及び６３０が異なる導電型を有してもよい。例えば、ウェル６１０がＮ型ウェルで、ウェル６３０がＰ型ウェルであってもよい。他方、この実施形態では、ウェル６１０が正極性の電圧を受けることができ、ウェル６３０が負極性の電圧を受けることができる。

【0040】

図７を参照する。図７は、本開示の一実施形態に係るメモリデバイスのアーキテクチャを示す模式的な３次元図である。メモリデバイス７００はメモリセルアレイＭＡを備える。メモリセルアレイＭＡはポリシリコン層ＧＰに結合され、ポリシリコン層ＧＰは基準接地電圧を受ける。本実施形態では、ポリシリコン層ＧＰがビアアレイＶＡＤを介して金属層ＢＭに電気的に結合される。金属層ＢＭは、接触窓を介して周辺回路７１０に電気的に結合される。ビアアレイＶＡＤ及び金属層ＢＭは、ポリシリコン層ＧＰと周辺回路７１０の基板との間に第１の放電路ＤＰ１を提供する。また、メモリデバイス７００は、接触窓ＣＷと、導電線構造ＷＩＲと、送信アレイ貫通ビアＴＡＶとをさらに含む。ポリシリコン層ＧＰと周辺回路７１０との間で接触窓ＣＷ、導電線構造ＷＩＲ、及び送信アレイ貫通ビアＴＡＶが順次に電気的に結合され、第２の放電路ＤＰ２を提供する。

【0041】

本実施形態のメモリデバイス７００は、二重の放電路を提供し、それにより、ポリシリコン層ＧＰ上の蓄積電荷を効果的に放電することができ、メモリデバイス７００の安全性を効果的に保証できる。

【0042】

以下、図８Ａと図８Ｂを参照する。図８Ａは、本開示の一実施形態に係るメモリデバイスのメモリブロックを示す模式図であり、図８Ｂは、メモリブロックとウェハとの寸法関係を示す模式図である。図８Ａにおいて、本開示の実施形態によるメモリデバイスのメモリブロック８１０は、複数のメモリセルアレイ８１１～８１Ｎを含み得る。メモリブロック８１０内の周辺回路（例えば、ワード線駆動回路）８２１及び８２２をメモリブロック８１０内の同じ側の対角に配置することができ、それによって電荷放電の効率を向上させることができる。

【0043】

図８Ｂにおいて、メモリブロック８１０内の放電路が遮断されないようにするために、メモリブロック８１０の長さＤ１は、ウェハのベベル境界ＢＧとウェハ境界ＷＧとの間のベベル距離ＢＤ未満である。

【0044】

図９Ａ～図９Ｇを参照する。図９Ａ～図９Ｇは、本開示の一実施形態に係る回路構造の製造プロセスを示す模式図である。図９Ａにおいて、回路構造９００は、基板９１０と、周辺回路９２０と、金属層９５０とを含む。周辺回路９２０が基板９１０に形成される。金属層９５０が周辺回路９２０上に形成され、接触窓を介して周辺回路９２０に電気的に結合される。次に、図９Ｂにおいて、金属層９５０上にバッファ層９４０が形成され、金属層９５０を覆う。バッファ層９４０上にポリシリコン層９３０が形成され、バッファ層９４０を覆う。

【0045】

図９Ｃにおいて、ビアアレイ９６０がバッファ層９４０に形成される。ビアアレイ９６０は、ポリシリコン層９３０と金属層９５０とを電気的に結合するために使用される。また、ビアアレイ９６０を介し、ポリシリコン層９３０と基板９１０との間に、ビアアレイ９６０と、金属層９５０と、周辺回路９２０とによって形成される放電路があってもよい。

【0046】

図９Ｄにおいて、ワード線によって形成されるワード線構造９７０がポリシリコン層９３０上に形成され得る。ワード線構造９７０は階段形状であってもよい。図９Ｅにおいて、エッチング処理を行うためにワード線構造９７０の上面にプラズマが照射される。エッチング処理により、ワード線構造９７０の一部のバッファ層９４０が露出され得る。また、ビアアレイ９６０、金属層９５０、及び周辺回路９２０によって形成された放電路は、プラズマによって生成された蓄積回路に対して連続的に放電動作を行い得る。

【0047】

図９Ｆにおいて、ポリシリコン層９３０上に絶縁層９１２０が形成されてもよく、絶縁層９１２０がポリシリコン層９３０及びワード線構造９７０を覆ってもよい。また、送信アレイ貫通ビア９８０と接触窓９１００が絶縁層９１２０に形成されてもよい。送信アレイ貫通ビア９８０は、ポリシリコン層９３０及びバッファ層９４０を貫通し、金属層９５０と電気的に結合され得る。接触窓９１００はポリシリコン層９３０に電気的に結合される。図９Ｇにおいて、導電線構造９９０が絶縁層９１２０に形成される。導電線構造９９０は、接触窓９１００と送信アレイ貫通ビア９８０との間に電気的に結合される。このようにして、接触窓９１００、導電線構造９９０、送信アレイ貫通ビア９８０、及び金属層９５０が、ポリシリコン層９３０と周辺回路９２０との間に別の放電路を形成することができる。

【0048】

以上、本開示の回路構造では、ビアアレイを形成することにより、基準接地電圧を受けるポリシリコン層が、ビアアレイを介して周辺回路に電気的に結合され、周辺回路内の高濃度ドープ領域を介して基板に結合され得る。このようにして、ポリシリコン層と基板との間に放電路を形成し、ポリシリコン層上の蓄積電荷に対して放電動作を行うことができる。製造プロセスにおいて、回路構造は、プラズマによって生成される蓄積電荷による損傷から効果的に保護され得る。

【産業上の利用可能性】

【0049】

本開示のメモリデバイス、回路構造、及びその製造方法は、蓄積電荷の放電路を効果的に生成するために適用され得る。

【符号の説明】

【0050】

１００，３００，９００：回路構造
１１０，３１０，９１０：基板
１２０，３２０，６２０，７１０，８２１，８２２，９２０：周辺回路
１３０，３３０，ＧＰ，９３０：ポリシリコン層
１４０，３４０，９４０：バッファ層
１５０，３５０，ＢＭ，９５０：金属層
１６０，３６０，ＶＡＤ，９６０：ビアアレイ
１７０，３７０，９７０：ワード線構造
３１００，ＣＷ，９１００：接触窓
３１２０，９１２０：絶縁層
３８０，ＴＡＶ，９８０：送信アレイ貫通ビア
３９０，ＷＩＲ，９９０：導電線構造
４００，６００，７００：メモリデバイス
６１０，６３０：ウェル
８１０：メモリブロック
８１１－８１Ｎ：メモリセルアレイ
ＢＤ：ベベル距離
ＢＧ：ベベル境界
Ｄ１：長さ
ＤＰ１１，ＤＰ１２，ＤＰ１，ＤＰ２：放電路
ＧＤ：駆動回路
ＧＮＤ：基準接地電圧
ＩＷ１－ＩＷ３：分離窓
ＭＡ：メモリセルアレイ
Ｐ＋，Ｎ＋，ＨＤＰ：高濃度ドープ領域
ＰＧＰ：周辺ポリシリコン層
Ｔ１，Ｔ２：トランジスタ
ＶＡＤＰ：周辺ビアアレイ
ＷＧ：ウェハ境界
ＷＬ：ワード線

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8A】

【図8B】

【図9A】

【図9B】

【図9C】

【図9D】

【図9E】

【図9F】

【図9G】

【外国語明細書】