(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2023168231
(43)【公開日】2023-11-24
(54)【発明の名称】メモリセレクタ
(51)【国際特許分類】
H10B 63/10 20230101AFI20231116BHJP
H10N 70/20 20230101ALI20231116BHJP
【ＦＩ】
H10B63/10
H10N70/20
【審査請求】有
【請求項の数】10
【出願形態】ＯＬ
(21)【出願番号】P 2023048807
(22)【出願日】2023-03-24
(31)【優先権主張番号】63/364,501
(32)【優先日】2022-05-11
(33)【優先権主張国・地域又は機関】US
(31)【優先権主張番号】17/889,043
(32)【優先日】2022-08-16
(33)【優先権主張国・地域又は機関】US
(71)【出願人】
【識別番号】500262038
【氏名又は名称】台湾積體電路製造股▲ふん▼有限公司
【氏名又は名称原語表記】Ｔａｉｗａｎ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｍａｎｕｆａｃｔｕｒｉｎｇ Ｃｏｍｐａｎｙ，Ｌｔｄ．
【住所又は居所原語表記】Ｎｏ．８， Ｌｉ－Ｈｓｉｎ Ｒｄ．６， Ｈｓｉｎｃｈｕ Ｓｃｉｅｎｃｅ Ｐａｒｋ， Ｈｓｉｎｃｈｕ， ＴＡＩＷＡＮ
(74)【代理人】
【識別番号】100165157
【弁理士】
【氏名又は名称】芝 哲央
(74)【代理人】
【識別番号】100182143
【弁理士】
【氏名又は名称】赤川 誠一
(72)【発明者】
【氏名】呉 政憲
(72)【発明者】
【氏名】鮑 新宇
(72)【発明者】
【氏名】アンブロシ エリア
【テーマコード（参考）】
5F083
【Ｆターム（参考）】
5F083FZ10
5F083GA10
5F083JA36
5F083JA37
5F083JA38
5F083JA39
5F083JA40
5F083JA60
5F083KA01
5F083KA05
5F083KA11
5F083LA12
5F083LA16
5F083LA20
5F083MA06
5F083MA16
5F083PR21
5F083PR22
(57)【要約】
【課題】メモリセレクタ及びある方法を提供する。
【解決手段】メモリセルのメモリ構造を形成し、メモリ構造が上部電極と下部電極との間に挿入されることと、メモリセルのセレクタ構造を形成し、セレクタ構造が上部電極と下部電極との間に挿入され、第１層に設けられる第１の材料及び第２層に設けられる第２の材料を含み、第１の材料が第２の材料及び付加エレメントを含み、第１の材料が双方向閾値スイッチング材料を含むことと、セレクタ構造の上方にワード線を形成し、ワード線がセレクタ構造の下方に設けられるビット線に縦方向に垂直となる縦方向を有することと、を備える方法。
【選択図】図１
【解決手段】メモリセルのメモリ構造を形成し、メモリ構造が上部電極と下部電極との間に挿入されることと、メモリセルのセレクタ構造を形成し、セレクタ構造が上部電極と下部電極との間に挿入され、第１層に設けられる第１の材料及び第２層に設けられる第２の材料を含み、第１の材料が第２の材料及び付加エレメントを含み、第１の材料が双方向閾値スイッチング材料を含むことと、セレクタ構造の上方にワード線を形成し、ワード線がセレクタ構造の下方に設けられるビット線に縦方向に垂直となる縦方向を有することと、を備える方法。
【選択図】図１
【特許請求の範囲】
【請求項1】
メモリセルのメモリ構造を形成し、前記メモリ構造が上部電極と下部電極との間に挿入されることと、
前記メモリセルのセレクタ構造を形成し、前記セレクタ構造が前記上部電極と前記下部電極との間に挿入され、第１層に設けられる第１の材料及び第２層に設けられる第２の材料を含み、前記第１の材料が前記第２の材料及び付加エレメントを含み、前記第１の材料が双方向閾値スイッチング材料を含むことと、
前記セレクタ構造の上方にワード線を形成し、前記ワード線がビット線に縦方向に垂直となる縦方向を有し、前記ビット線が前記セレクタ構造の下方に設けられることと、
を備える方法。
前記メモリセルのセレクタ構造を形成し、前記セレクタ構造が前記上部電極と前記下部電極との間に挿入され、第１層に設けられる第１の材料及び第２層に設けられる第２の材料を含み、前記第１の材料が前記第２の材料及び付加エレメントを含み、前記第１の材料が双方向閾値スイッチング材料を含むことと、
前記セレクタ構造の上方にワード線を形成し、前記ワード線がビット線に縦方向に垂直となる縦方向を有し、前記ビット線が前記セレクタ構造の下方に設けられることと、
を備える方法。
【請求項2】
前記第２層における前記第２の材料が前記第２層の厚さを貫通する濃度は、グラデーションの濃度変化を有する請求項１に記載の方法。
【請求項3】
前記グラデーションの濃度変化は、２種類の異なる傾きを含む請求項２に記載の方法。
【請求項4】
ビット線金属を形成することと、
ボトム電極金属を堆積することと、
前記ボトム電極金属の上方に複数のメモリ層を堆積することと、
前記ボトム電極金属の上方に複数のセレクタ層を堆積することと、
前記セレクタ層の上方にトップ電極金属を堆積することと、
前記トップ電極金属の上方に第１のマスクを形成し、且つ前記トップ電極金属、前記セレクタ層、前記メモリ層及び前記ボトム電極金属を、前記ビット線金属に対応するストライプ状のグループにパターニングすることと、
前記ストライプ状のグループを横方向に取り囲むように絶縁層を堆積することと、
前記絶縁層及び前記トップ電極金属の上方にワード線金属を形成することと、
前記ワード線金属の上方に第２のマスクを形成することと、
前記第２のマスクにより前記ワード線金属並びに前記トップ電極金属、前記セレクタ層、前記メモリ層及び前記ボトム電極金属を１組のポストにパターニングし、各ポストがメモリセルに対応することと、
を備える方法。
ボトム電極金属を堆積することと、
前記ボトム電極金属の上方に複数のメモリ層を堆積することと、
前記ボトム電極金属の上方に複数のセレクタ層を堆積することと、
前記セレクタ層の上方にトップ電極金属を堆積することと、
前記トップ電極金属の上方に第１のマスクを形成し、且つ前記トップ電極金属、前記セレクタ層、前記メモリ層及び前記ボトム電極金属を、前記ビット線金属に対応するストライプ状のグループにパターニングすることと、
前記ストライプ状のグループを横方向に取り囲むように絶縁層を堆積することと、
前記絶縁層及び前記トップ電極金属の上方にワード線金属を形成することと、
前記ワード線金属の上方に第２のマスクを形成することと、
前記第２のマスクにより前記ワード線金属並びに前記トップ電極金属、前記セレクタ層、前記メモリ層及び前記ボトム電極金属を１組のポストにパターニングし、各ポストがメモリセルに対応することと、
を備える方法。
【請求項5】
前記セレクタ層を堆積することは、
第１の双方向閾値スイッチング材料を含む第１のセレクタ層を堆積することと、
第２の双方向閾値スイッチング材料を含む第２のセレクタ層を堆積することと、
を更に備え、
前記第２の双方向閾値スイッチング材料は前記第１の双方向閾値スイッチング材料のサブセットを含む請求項４に記載の方法。
第１の双方向閾値スイッチング材料を含む第１のセレクタ層を堆積することと、
第２の双方向閾値スイッチング材料を含む第２のセレクタ層を堆積することと、
を更に備え、
前記第２の双方向閾値スイッチング材料は前記第１の双方向閾値スイッチング材料のサブセットを含む請求項４に記載の方法。
【請求項6】
前記セレクタ層を堆積することは、
第３の双方向閾値スイッチング材料を含む第３のセレクタ層を堆積することを更に備え、
前記第１のセレクタ層は前記第２のセレクタ層と前記第３のセレクタ層との間に挿入され、前記第１のセレクタ層と前記第２のセレクタ層は第１の共有界面を有し、前記第１のセレクタ層と前記第３のセレクタ層は第２の共有界面を有し、前記第３の双方向閾値スイッチング材料は前記第１の双方向閾値スイッチング材料のサブセットを含む請求項５に記載の方法。
第３の双方向閾値スイッチング材料を含む第３のセレクタ層を堆積することを更に備え、
前記第１のセレクタ層は前記第２のセレクタ層と前記第３のセレクタ層との間に挿入され、前記第１のセレクタ層と前記第２のセレクタ層は第１の共有界面を有し、前記第１のセレクタ層と前記第３のセレクタ層は第２の共有界面を有し、前記第３の双方向閾値スイッチング材料は前記第１の双方向閾値スイッチング材料のサブセットを含む請求項５に記載の方法。
【請求項7】
メモリ構造、セレクタ構造、トップ電極及びボトム電極を含み、前記セレクタ構造が第１の材料層及び第２の材料層を含み、前記第２の材料層が前記第１の材料層の材料のサブセットを含み、前記メモリ構造及び前記セレクタ構造が前記トップ電極と前記ボトム電極との間に挿入されるメモリセルと、
前記ボトム電極に結合されるビット線と、
前記トップ電極に結合されるソース線と、
を備える装置。
前記ボトム電極に結合されるビット線と、
前記トップ電極に結合されるソース線と、
を備える装置。
【請求項8】
前記第１の材料層の厚さ全体において、前記第１の材料層における第１の材料の第１の濃度は、実質的に安定した濃度プロファイルを有する請求項７に記載の装置。
【請求項9】
前記第１の材料層に固有の材料の第１の濃度パーセントは、前記第１の材料層及び前記第２の材料層の両方にも有する材料の第２の濃度パーセントよりも大きい請求項７～８の何れか１項に記載の装置。
【請求項10】
前記第２の材料層は、グラデーションのパーセント濃度を有する前記第１の材料層の材料を更に備える請求項７～８の何れか１項に記載の装置。
【発明の詳細な説明】
【技術分野】
【0001】
メモリセレクタに関する。
【背景技術】
【0002】
半導体メモリは、電子応用の集積回路に用いられ、例えば、ラジオ、テレビ、携帯電話、パソコン装置を含む。半導体メモリの１つのタイプは、カルコゲナイド（ｃｈａｌｃｏｇｅｎｉｄｅ）材料などの相変化材料に数値を保存することに関連する相変化ランダムアクセスメモリ（ｐｈａｓｅ－ｃｈａｎｇｅ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ；ＰＣＲＡＭ）である。相変化材料は、バイナリコードを表すために、非晶質状態（高抵抗を有する）と結晶状態（低抵抗を有する）との間に切り替えることができる。相変化ランダムアクセスメモリセルは、通常、２つの電極間の相変化材料（ｐｈａｓｅ ｃｈａｎｇｅ ｍａｔｅｒｉａｌ；ＰＣＭ）素子を含む。
【発明の概要】
【0003】
本開示に係るいくつかの実施例によれば、方法は、メモリセルのメモリ構造を形成し、メモリ構造が上部電極と下部電極との間に挿入されることと、メモリセルのセレクタ構造を形成し、セレクタ構造が上部電極と下部電極との間に挿入され、第１層に設けられる第１の材料及び第２層に設けられる第２の材料を含み、第１の材料が第２の材料及び付加エレメントを含み、第１の材料が双方向閾値スイッチング材料を含むことと、セレクタ構造の上方にワード線を形成し、ワード線がビット線に縦方向に垂直となる縦方向を有し、ビット線がセレクタ構造の下方に設けられることと、を備える。
本開示に係るいくつかの実施例によれば、方法は、ビット線金属を形成することと、ボトム電極金属を堆積することと、ボトム電極金属の上方に複数のメモリ層を堆積することと、ボトム電極金属の上方に複数のセレクタ層を堆積することと、セレクタ層の上方にトップ電極金属を堆積することと、トップ電極金属の上方に第１のマスクを形成し、且つトップ電極金属、セレクタ層、メモリ層及びボトム電極金属を、ビット線金属に対応するストライプ状のグループにパターニングすることと、ストライプ状のグループを横方向に取り囲むように絶縁層を堆積することと、絶縁層及びトップ電極金属の上方にワード線金属を形成することと、ワード線金属の上方に第２のマスクを形成することと、第２のマスクによりワード線金属並びにトップ電極金属、セレクタ層、メモリ層及びボトム電極金属を１組のポストにパターニングし、各ポストがメモリセルに対応することと、を備える。
本開示に係るいくつかの実施例によれば、装置は、メモリ構造、セレクタ構造、トップ電極及びボトム電極を含み、セレクタ構造が第１の材料層及び第２の材料層を含み、第２の材料層が第１の材料層の材料のサブセットを含み、メモリ構造及びセレクタ構造がトップ電極とボトム電極との間に挿入されるメモリセルと、ボトム電極に結合されるビット線と、トップ電極に結合されるソース線と、を備える。
本開示に係るいくつかの実施例によれば、方法は、ビット線金属を形成することと、ボトム電極金属を堆積することと、ボトム電極金属の上方に複数のメモリ層を堆積することと、ボトム電極金属の上方に複数のセレクタ層を堆積することと、セレクタ層の上方にトップ電極金属を堆積することと、トップ電極金属の上方に第１のマスクを形成し、且つトップ電極金属、セレクタ層、メモリ層及びボトム電極金属を、ビット線金属に対応するストライプ状のグループにパターニングすることと、ストライプ状のグループを横方向に取り囲むように絶縁層を堆積することと、絶縁層及びトップ電極金属の上方にワード線金属を形成することと、ワード線金属の上方に第２のマスクを形成することと、第２のマスクによりワード線金属並びにトップ電極金属、セレクタ層、メモリ層及びボトム電極金属を１組のポストにパターニングし、各ポストがメモリセルに対応することと、を備える。
本開示に係るいくつかの実施例によれば、装置は、メモリ構造、セレクタ構造、トップ電極及びボトム電極を含み、セレクタ構造が第１の材料層及び第２の材料層を含み、第２の材料層が第１の材料層の材料のサブセットを含み、メモリ構造及びセレクタ構造がトップ電極とボトム電極との間に挿入されるメモリセルと、ボトム電極に結合されるビット線と、トップ電極に結合されるソース線と、を備える。
【図面の簡単な説明】
【0004】
添付図面を参照しながら読むと、以下の詳細な記述から本開示の各態様を最適に理解することができる。産業上の標準的な慣行によれば、各種の特徴は縮尺通りに描かれていないことを強調すべきである。実は、明らかに記述するために、各種の特徴の寸法を任意に拡大又は縮小してよい。
【0005】
【図1】いくつかの実施例によるメモリアレイにおけるクロスポイント（ｃｒｏｓｓ－ｐｏｉｎｔ）又はクロスバー（ｃｒｏｓｓｂａｒ）メモリセルを示すアレイ透視図である。
【図2A】いくつかの実施例によるメモリセルを示す簡略図である。
【図2B】いくつかの実施例によるセレクタ切り替え構造の特性を示す。
【図3】いくつかの実施例によるメモリアレイを示す回路模式図である。
【図4】いくつかの実施例によるメモリセルの様々な配置を示す。
【図5】いくつかの実施例によるメモリセルのメモリ素子の様々な配置を示す。
【図6】いくつかの実施例によるメモリアレイ３００を形成する中間ビューである。
【図7】いくつかの実施例によるメモリアレイ３００を形成する中間ビューである。
【図8】いくつかの実施例によるメモリアレイ３００を形成する中間ビューである。
【図9】いくつかの実施例によるメモリアレイ３００を形成する中間ビューである。
【図10A】いくつかの実施例によるメモリアレイ３００を形成する中間ビューである。
【図10B】いくつかの実施例によるメモリアレイ３００を形成する中間ビューである。
【図11】いくつかの実施例によるメモリアレイ３００を形成する中間ビューである。
【図12A】いくつかの実施例によるメモリアレイ３００を形成する中間ビューである。
【図12B】いくつかの実施例によるメモリアレイ３００を形成する中間ビューである。
【図13】いくつかの実施例によるメモリアレイ３００を形成する中間ビューである。
【図14A】いくつかの実施例によるメモリアレイ３００を形成する中間ビューである。
【図14B】いくつかの実施例によるメモリアレイ３００を形成する中間ビューである。
【図15】いくつかの実施例によるメモリアレイ３００を形成する中間ビューである。
【図16A】いくつかの実施例によるメモリアレイ３００を形成する中間ビューである。
【図16B】いくつかの実施例によるメモリアレイ３００を形成する中間ビューである。
【図17】いくつかの実施例によるメモリアレイ３００を形成する中間ビューである。
【図18A】いくつかの実施例によるメモリアレイ３００を形成する中間ビューである。
【図18B】いくつかの実施例によるメモリアレイ３００を形成する中間ビューである。
【図19】いくつかの実施例によるメモリアレイ３００を形成する中間ビューである。
【図20A】いくつかの実施例によるメモリアレイ３００を形成する中間ビューである。
【図20B】いくつかの実施例によるメモリアレイ３００を形成する中間ビューである。
【図21】いくつかの実施例によるメモリアレイ３００を形成する中間ビューである。
【図22A】いくつかの実施例によるメモリアレイ３００を形成する中間ビューである。
【図22B】いくつかの実施例によるメモリアレイ３００を形成する中間ビューである。
【図23】いくつかの実施例によるメモリアレイ３００を形成する中間ビューである。
【図24A】いくつかの実施例によるメモリアレイ３００を形成する中間ビューである。
【図24B】いくつかの実施例によるメモリアレイ３００を形成する中間ビューである。
【図25】いくつかの実施例によるメモリアレイ３００を形成する中間ビューである。
【図26A】いくつかの実施例によるメモリアレイ３００を形成する中間ビューである。
【図26B】いくつかの実施例によるメモリアレイ３００を形成する中間ビューである。
【図27A】いくつかの実施例による様々な配置を示す。
【図27B】いくつかの実施例による様々な配置を示す。
【図28】いくつかの実施例による濃度プロファイルを示す。
【図29】いくつかの実施例による濃度プロファイルを示す。
【図30A】いくつかの実施例によるメモリアレイ３００を形成する中間ビューである。
【図30B】いくつかの実施例によるメモリアレイ３００を形成する中間ビューである。
【図31A】いくつかの実施例によるメモリアレイ３００を形成する中間ビューである。
【図31B】いくつかの実施例によるメモリアレイ３００を形成する中間ビューである。
【発明を実施するための形態】
【0006】
以下の開示は、本開示の異なる特徴を実施するための多くの異なる実施例又は実例を提供する。以下、本開示を簡略化するように、部材や配置などの具体的な実例を記述する。勿論、これらは単に実例に過ぎず、制限しようとするものではない。例えば、以下の記述では、第２の特徴上又はその上に第１の特徴を形成することは、第１の特徴と第２の特徴を直接接触させるように形成する実施例を含んでもよく、第１の特徴と第２の特徴との間に付加の特徴を形成して第１の特徴と第２の特徴が直接接触しないことを可能にする実施例を含んでもよい。また、本開示において、各種の実例において数字及び／又はアルファベットを繰り返し参照してよい。この繰り返しは、簡単且つ明瞭にするためであり、それ自身は、説明される各種の実施例及び／又は配置の間の関係を指示しない。
【0007】
また、本明細書において、「～の下」、「～の下方」、「下部」、「～の上」、「～の上方」、「上部」などの空間相対用語を使用してよく、これらによって、１つの素子（要素）又は特徴と図示するようなもう１つの素子又は特徴との関係を記述しやすくする。図面に示す方向以外に、空間相対用語は、装置の使用中又は操作中の異なる方向を含むことを図る。装置に他の配向（９０度回転又は他の方向）がある可能性もあるし、且つここで使用される空間相対説明符号も対応して解釈されることがある。
【0008】
実施例に用いられるメモリセルは、複数層のセレクタ層構造を有する。切り替え材料は、外から内へ徐々に濃度パーセントを増加させて、より優れた切り替え表現をもたらす。切り替え層と隣接する金属層との間に低い干渉を有する。また、切り替え表現の改善は、単層セレクタ構造よりも感度の高いスイッチ（ｏｎ／ｏｆｆ）切り替えプロファイル、より小さなサイクル間閾値電圧変化（ＶＴＨ ｖａｒｉａｔｉｏｎ）及びより小さな装置間（ｄｅｖｉｃｅ－ｔｏ－ｄｅｖｉｃｅ）閾値電圧変化）を含む。複数層のセレクタ構造及びメモリ素子の多様な配置を用いてメモリセルを形成することができる。
【0009】
図１は、いくつかの実施例によるメモリアレイ３００におけるクロスポイント（ｃｒｏｓｓ－ｐｏｉｎｔ）又はクロスバー（ｃｒｏｓｓｂａｒ）メモリセル２００を示すアレイ透視図である。メモリアレイ３００は、ビット線１２、ワード線１１２及びメモリセル２００がクロスポイントとなるように接続された配置を含み、特定のビット線１２及び特定のワード線１１２の位置が共に特定のメモリセル２００を選択する。いくつかの実施例において、メモリアレイ３００をスタックして三次元（ｔｈｒｅｅ ｄｉｍｅｎｓｉｏｎａｌ；３Ｄ）メモリアレイ（未図示）を製造することができる。メモリアレイ３００は、半導体基板又は別のタイプの基板であってよい基板（例えば、図６の基板２を参照する）に形成してよい。いくつかの実施例において、基板は、能動及び／又は受動装置（例えば、トランジスタ、ダイオード、コンデンサ、抵抗器又は類似的なもの）を含んでよい。適用する製造プロセスに応じて装置を形成することができる。いくつかの実施例において、基板形成される装置がない。いくつかの実施例において、メモリアレイ３００は、基板の上方の相互接続構造の金属化層に形成される。メモリアレイ３００は、１つ又は複数の金属化層に電気的接続されてよい。例えば、いくつかの実施例において、ワード線１１２及び／又はビット線１２は、金属化層の導線であってよい。
【0010】
図１に示す実施例において、各メモリセル２００は、ボトム電極２４、メモリ記憶構造３４、中間層４４、セレクタ構造５４及びトップ電極６４を含む。トップ電極６４とボトム電極２４との間の素子（例えばメモリ記憶構造３４、中間層４４及びセレクタ構造５４を含む）は、メモリ素子７６と称されてよい。ビット線１２は、メモリアレイ３００におけるメモリセル２００の対応する行のボトム電極２４に電気的接続される。メモリアレイ３００の各行は、関連するビット線１２（例えば、ビット線１２Ａ、ビット線１２Ｂ又はビット線１２Ｃ）を有し、且つ１行におけるメモリセル２００が同じ行のビット線１２に接続される。ワード線１１２は、メモリアレイ３００におけるメモリセル２００の対応する列のトップ電極６４に接続される。メモリアレイ３００の各列は、関連するワード線１１２（例えば、ワード線１１２Ａ、ワード線１１２Ｂ、ワード線１１２Ｃ）を有し、且つ１列におけるメモリセル２００が同じ列のワード線１１２に接続される。このような配置によれば、適切なワード線１１２及びビット線１２の組み合わせは、メモリアレイ３００の各メモリセル２００を選択してよい。例えば、メモリセル２００Ｂに接続される単一のワード線１１２Ｂにアクセスし且つメモリセル２００に接続される単一のビット線１２Ｂにアクセスすることで（例えば、読み出しや書き込みのために）特定のメモリセル２００Ｂを選択することができる。図１において具体的に示す他のメモリセルは、メモリセル２００Ａ、メモリセル２００Ｃ、メモリセル２００Ｄ及びメモリセル２００Ｅを含み、これらのメモリセルが、いくつかの以降の図面で断面基準線として用いるリファレンス切断線Ａ－Ａ（メモリセル２００Ａ、メモリセル２００Ｂ、メモリセル２００Ｃ）及び切断線Ｂ－Ｂ（メモリセル２００Ｄ、メモリセル２００Ｂ、メモリセル２００Ｅ）に沿う。
【0011】
いくつかの実施例において、各メモリセル２００のメモリ記憶構造３４の電気抵抗はプログラム可能であり、且つ高電気抵抗状態と低電気抵抗状態との間に変化でき、高電気抵抗状態及び低電気抵抗状態がバイナリコード（ｂｉｎａｒｙ ｃｏｄｅ）という２つの状態に対応することができる。メモリ記憶構造３４は、任意の適切な技術を利用でき、且つ本開示は任意の特定のメモリ記憶技術タイプに限定されない。例えば、メモリ記憶構造３４は、相変化ランダムアクセスメモリ（ｐｈａｓｅ－ｃｈａｎｇｅ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ；ＰＣＲＡＭ）装置の相変化材料（ｐｈａｓｅ－ｃｈａｎｇｅ ｍａｔｅｒｉａｌ；ＰＣＭ）、可変抵抗アクセスメモリ（ｒｅｓｉｓｔｉｖｅ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ；ＲＲＡＭ）装置の２つの抵抗状態の抵抗材料、磁気ランダムアクセスメモリ（ｍａｇｎｅｔｉｃ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ；ＭＲＡＭ）装置の磁気トンネル接合（ｍａｇｎｅｔｉｃ ｔｕｎｎｅｌ ｊｕｎｃｔｉｏｎ；ＭＴＪ）を含んでよい。他のメモリタイプを利用してもよい。
【0012】
いくつかの実施例において、メモリセル２００にまたがる適切な電流パルスを印加して対応するメモリ記憶構造３４にまたがる電流パルスを発生させることにより、メモリセル２００のメモリ記憶構造３４の電気抵抗状態をプログラムする（例えば、書き込む）ことができる。メモリ記憶構造３４の電気抵抗状態を変えるための必要な電流は、特定して設計される。メモリセル２００の抵抗の大きなパーセントがメモリ記憶構造３４によって提供されるため、使用される電流パルスはメモリ記憶構造３４の抵抗に依存する。例えば、いくつかの実施例において、プログラム電流パルス強度は、約５０μＡ～約８００μＡの範囲であってよいが、他の電流であってもよい。印加されるプログラム電圧もメモリ記憶構造３４に依存する。例えば、特定のメモリセル２００を読み出すと順方向にバイアス電圧を印加してもよく、書き込むと逆方向にバイアス電圧を印加してもよく、逆も同様である。いくつかの例示において、プログラム電圧パルス強度は、約１Ｖ～約２Ｖの範囲であってよいが、他の電圧であってもよい。いくつかの実施例において、メモリセル２００にまたがる比較的に小さい電流を印加してメモリ記憶構造３４の電気抵抗状態を邪魔せずにメモリセル２００の抵抗を測定することにより、メモリセル２００の状態を読み出すことができる。他のタイプのメモリ又はメモリ構造は、本例示と異なる読み出しポリシー又は強度を使用してよい。
【0013】
各メモリセル２００のセレクタ構造５４は、セレクタとして用いられて、独立して対応するメモリセル２００にアクセスする（例えば、書き込む又は読み出す）。このような方式で、メモリセル２００のセレクタ構造５４は本文において、セレクタ（ｓｅｌｅｃｔｏｒ）と称されてよい。セレクタ構造５４は、双方向閾値スイッチ（ｏｖｏｎｉｃ ｔｈｒｅｓｈｏｌｄ ｓｗｉｔｃｈｉｎｇ；ＯＴＳ）又はその変化、例えば混合イオン電子伝導（ｍｉｘｅｄ－ｉｏｎｉｃ－ｅｌｅｃｔｒｏｎｉｃ ｃｏｎｄｕｃｔｉｏｎ；ＭＩＥＣ）及び類似的なものを使用してよい。説明を簡単にするため、これらの変化は双方向閾値スイッチとも呼ばれる。
【0014】
図２Ａ及び図２Ｂを参照されたく、双方向閾値スイッチセレクタ材料は、閾値電圧（ＶＴＨ）と呼ばれる特性を有する。印加される電圧が閾値電圧（例えば、印加されるサブ閾値電圧）よりも小さい場合、双方向閾値スイッチセレクタ材料は高電気抵抗状態にあり、双方向閾値スイッチセレクタ材料を流れる電流を制限する。印加される電圧が閾値電圧よりも大きい場合、双方向閾値スイッチセレクタ材料は低電気抵抗状態にあり、双方向閾値スイッチセレクタ材料を流れる電流経路を形成する。メモリセル２００のメモリ素子７６において双方向閾値スイッチセレクタ材料を使用する場合、双方向閾値スイッチセレクタ材料のこれらの性質は、隣接するメモリセルに影響を与えることなく、特定のメモリセル２００の書き込み又は読み出し動作の起動に利用することができる。このような方式で、セレクタ構造５４にまたがる電圧が閾値電圧よりも大きい場合だけで、メモリセル２００に書き込み操作を行うことができる。
【0015】
図２Ａは、メモリアレイ３００の（例えば図１に示す）簡略化のものである。図２Ａにおけるメモリアレイ３００は、ビット線１２（ＢＬ（１）～ＢＬ（ｎ）と表記する）及びワード線１１２（ＷＬ（１）～ＷＬ（ｍ）と表記する）を含み、ｎはメモリアレイ３００におけるビット線の総数であり且つｍはワード線の総数であり、これによりメモリアレイ３００におけるメモリセル２００の数はｍ × ｎである。図２Ａに示すように、セレクタ構造５４により特定のメモリセル２００（ｍ，ｎ）を選択することは、電圧Ｖａｐｐｌｉｅｄをワード線ＷＬ（ｍ）に印加し且つビット線ＢＬ（ｎ）を接地させてよく、電圧Ｖａｐｐｌｉｅｄがメモリセル２００（ｍ，ｎ）のセレクタ構造５４の閾値電圧ＶＴＨよりも大きい。他のビット線１２及びワード線１１２に対して１／２電圧Ｖａｐｐｌｉｅｄに等しいリファレンス電圧、又はセレクタ構造５４を高電気抵抗状態にする他の電圧を印加してよい。
【0016】
図２Ｂにおいて、上記のセレクタ構造５４の表現を模擬する。リファレンス電圧Ｖｒｅｆは、図２Ａの電圧Ｖａｐｐｌｉｅｄに等しくてよい。閾値電圧ＶＴＨに達する場合、セレクタ構造５４はオン状態（ｏｎ）にあり且つこれで低電気抵抗状態を呈して、電流がセレクタ構造５４を流れるようにする。これに対して、閾値電圧ＶＴＨに達しない場合、セレクタ構造５４はオフ状態（ｏｆｆ）にあり且つこれで高電気抵抗状態を呈して、セレクタ構造５４を流れる電流を少なくする。リファレンス電圧Ｖｒｅｆは閾値電圧ＶＴＨよりも高く、１／２リファレンス電圧Ｖｒｅｆは閾値電圧ＶＴＨよりも低い。
【0017】
いくつかの実施例において、閾値電圧ＶＴＨの強度は、約１Ｖ～約２Ｖの範囲であるが、他の電圧であってもよい。いくつかの例示において、例えば複数層の材料又は厚さを調整することにより閾値電圧ＶＴＨを制御することができる。
【0018】
図３は、メモリアレイ３００を示す回路模式図である。明らかにするために、いくつかの素子は取り除かれた。ビット線ドライバは複数の導電性ビット線１２に到達する電圧信号を制御し、ワード線ドライバは複数の導電性ワード線１１２に到達する電圧信号を制御する。メモリセル２００は、メモリ記憶構造３４及びセレクタ構造５４を含む。メモリ記憶構造３４及びセレクタ構造５４は、任意の順序であってよい。リファレンス電圧を提供してメモリセル２００をオンにする場合、読み込み操作で発生した電流応答を読み込んでその数値が「１」又は「０」であるかを定義することができる。書き込み操作は、使用されるメモリ記憶構造３４のタイプに依存してよい。例えば、いくつかの実施例において、大きなバイアス電圧を印加してもよいし、他の実施例では逆方向にバイアス電圧を印加してもよい。
【0019】
図４（図４Ａ、図４Ｂ、図４Ｃ及び図４Ｄ）は、メモリセル２００の様々な配置を示す。様々な配置は、メモリセル２００に対応するポストを形成するパターニングプロセスに由来する。図４Ａにおいて、メモリセル２００は、長方柱に類似した形状を有する。いくつかの実施例においてコーナーは円弧であってもよく、又は他の実施例において比較的正方形である。図４Ｂにおいて、メモリセル２００は円筒形を有する。図４Ｃにおいて、メモリセル２００はピラミッド型を有する。図４Ｄにおいて、メモリセル２００はテーパ形状を有する。図７に示すメモリセルの各層を堆積し且つマスクにより許容可能なマイクロシェーディングプロセスによりメモリセル２００をパターニングして、図４Ａ、図４Ｂ、図４Ｃ及び図４Ｄのメモリセル２００のこれらの形状を実現することができる。このような実施例において、メモリセル２００の複数層を堆積する前にビット線１２を形成して分離し、許容可能なマイクロシェーディングプロセス及び堆積技術を再び利用する。メモリセル２００をパターニングしてから、インナーライナー層を含む周囲誘電体層を堆積してよく、メモリセル２００を横方向に取り囲み、且つ次にワード線１１２を形成しパターニングすることに用いられる。図４Ａ及び図４Ｃのメモリセル２００は、代替して下記の図６～図２１のプロセスにより形成されることができ、エッチングプロセスにより例えばメモリセル２００の側壁が図４Ｃに示すように傾いたり又は図４Ａに示すようにまっすぐになったりすることができる。
【0020】
図５（図５Ａ、図５Ｂ、図５Ｃ及び図５Ｄ）は、メモリ素子７６の様々な配置を示す。理解すべきなのは、これらの配置はそれぞれ下記の実施例に用いられてよい。特に説明するために、図５Ａに示すメモリ素子７６のレイアウトは残りの図面で使用されるが、図５Ａ、図５Ｂ、図５Ｃ及び図５Ｄに示す任意のレイアウトは置き換えられてよい。また、理解すべきなのは、具体的に示されていない可変配置が使用されてもよい。例えば、メモリ記憶構造３４、中間層４４及びセレクタ構造５４の各々は、一連に形成する抵抗素子を構成している。このような場合、上記の素子（使用する場合）の順序はメモリセル２００の操作及び本開示に検討される原則に大きな影響を与えない。図５Ａは、メモリ記憶構造３４がメモリ素子７６のベース部に形成され、セレクタ構造５４がメモリ素子７６のトップ部に形成され、且つ中間層４４が両者の間に挿入されることを示す。図５Ｂは、メモリ記憶構造３４がメモリ素子７６のベース部に形成され、中間層４４がメモリ素子７６のトップ部に形成され、且つセレクタ構造５４が両者の間に挿入されることを示す。図５Ｃ及び図５Ｄは、中間層４４を省略する。図５Ｃにおいて、メモリ記憶構造３４がメモリ素子７６のベース部に形成され、且つセレクタ構造５４がメモリ素子７６のトップ部に形成される。図５Ｄにおいて、反転動作によりセレクタ構造５４がメモリ素子７６のベース部に形成され、且つメモリ記憶構造３４がメモリ素子７６のトップに形成される。
【0021】
いくつかの実施例によれば、図６～図２６Ｂ及び図３０Ａ～図３１Ｂは、メモリアレイ３００を形成する中間ビューである。図６、図９、図１１、図１３、図１５の各々は、メモリアレイ３００の中間プロセスを形成する三次元ビューを示す。明らかに示すために、いくつかの特徴を省略または簡略化した。これらの図の各々は、上記の図１に関するリファレンス切断線Ａ－Ａ及び切断線Ｂ－Ｂに対応するものを提供する。特に明記しない限り、図番がＡで終わるものはリファレンス切断線Ａ－Ａに沿うものを示し、図番がＢで終わるものはリファレンス切断線Ｂ－Ｂに沿うものを示す。
【0022】
図６及び図７は、メモリアレイ３００の複数層を形成して、これらの複数層がそれからメモリセル２００としてパターニングされることを示す。この例示において、図７は、図６のリファレンス切断線Ａ－Ａ及びリファレンス切断線Ｂ－Ｂという両者を代表する断面図を示す。
【0023】
まず基板２を提供する。基板２は、任意の層数又は層の組み合わせであってよく、メモリアレイが形成される位置に依存する。例として、上記のように、メモリアレイは相互接続構造に形成されてよい。このような実施例において、基板２は、半導体基板とその中の装置の組み合わせであってよく又はその中に形成される装置を有しなくてよく、且つ上方に形成される任意の数の金属化層を有する。いくつかの実施例において、基板２は、半導体材料、例えばシリコン、シリコンゲルマニウム又は類似的なものを含んでよい。いくつかの実施例において、基板２は、結晶半導体基板、例えば格子状シリコン基板、格子状シリコンカーボン基板、格子状シリコンゲルマニウム基板、ＩＩＩ－Ｖ族化合物半導体基板又は類似的なものを含む。一実施例において、基板２は、ドープ又はアンドープのバルクシリコン、又は絶縁体上シリコン（ｓｉｌｉｃｏｎ－ｏｎ－ｉｎｓｕｌａｔｏｒ；ＳＯＩ）基板の能動層を含んでよい。一般的に、絶縁体上シリコン基板は、例えばシリコン、ゲルマニウム、シリコンゲルマニウム又は絶縁体上シリコンゲルマニウム（ｓｉｌｉｃｏｎ ｇｅｒｍａｎｉｕｍ ｏｎ ｉｎｓｕｌａｔｏｒ；ＳＧＯＩ）のような上記の組み合わせの半導体材料層を含む。使用可能な他の基板は、多層基板、グラデーション基板又はハイブリッド結晶相（ｈｙｂｒｉｄ ｏｒｉｅｎｔａｔｉｏｎ）基板を含む。
【0024】
他の実施例において、基板２は、支持基板、例えばガラスキャリア基板、セラミックキャリア基板又は類似的なものであってよく、且つメモリアレイ３００が支持基板に形成される。
【0025】
ビット線層１０は基板２の上方に形成される。任意の数の介在層及び構造が基板２とビット線層１０との間に形成されてよく、例えばビット線層１０がその上部の金属化層に位置する相互接続部材を含む。いくつかの実施例において、これらの介在層は、能動及び／又は受動装置を含んでよい。
【0026】
ビット線層１０は、任意の適切な導電性材料によって形成されてよい。例えば、いくつかの実施例において、ビット線層１０は、銅、金、アルミニウム、ルテニウム、ニッケル、コバルト、チタン、タングステン、窒化チタン、タンタル、窒化タンタル、類似的なもの及び上記の組み合わせによって形成されてよい。いくつかの実施例において、ビット線層１０は、複数の分離層によって形成されてよい。例えば物理的気相成長（ｐｈｙｓｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ；ＰＶＤ）、化学的気相成長（ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ；ＣＶＤ）、電気めっき、原子層成長（ａｔｏｍｉｃ ｌａｙｅｒ ｄｅｐｏｓｉｔｉｏｎ；ＡＬＤ）、スパッタリング及び類似的なことのような任意の適切なプロセスによりビット線層１０を形成してよい。ビット線層１０は、ブランケット堆積として描かれているが、モザイク、デュアルダマシン、又は他の適切なプロセスなど、他のプロセスを使用してビット線層１０を形成することができる。
【0027】
ボトム電極層２０は、ビット線層１０の上に堆積する。ボトム電極層２０は、ビット線層１０と異なる材料又は同じ材料で形成し、同様のプロセスを用いることができる。その後のプロセスでは、ボトム電極層２０がメモリセル２００のボトム電極としてパターニングされる。
【0028】
次に、メモリスタック層７０がボトム電極層２０の上方に形成される。それからのプロセスにおいて、これらの層はメモリセル２００のポスト７４としてパターニングされる。図６及び図７に関する検討のために、示されるメモリスタック層７０は、メモリ構造層３０、界面層４０及びセレクタ構造層５０を含むが、理解すべきなのは、これらの層の順序及び／又は存在は具体的に使用する実施形態に依存する。例えば、上記の図５Ａ、図５Ｂ、図５Ｃ及び図５Ｄについて示されるように、メモリスタック層７０をポスト７４としてパターニングしてから、対応するメモリ記憶構造３４、中間層４４及びセレクタ構造５４は異なる順序に配置されてよく、且ついくつかの実施例において中間層４４を略してよい。簡略化するために、図面は図５Ａによる配置のみを示すが、他の配置により取り換えてよい。
【0029】
メモリ構造層３０は、任意の用いられるメモリ技術に適する層を含んでよい。例えば、メモリ技術が相変化ランダムアクセスメモリである場合、メモリ構造層３０は、バリア層及びカルコゲナイド（ｃｈａｌｃｏｇｅｎｉｄｅ）材料層を含んでよい。メモリ技術が磁気ランダムアクセスメモリである場合、メモリ構造層３０は、フリー層の磁気ランダムアクセスメモリの磁気モーメントを切り替えるためのフリー層（ｆｒｅｅ ｌａｙｅｒ）、リファレンス層及びピン止め層（ｐｉｎｎｅｄ ｌａｙｅｒ）を含んでよい。適切な他の層又は他のメモリ技術を使用してよい。これらの層は、例えば物理的気相成長、原子層成長、化学的気相成長、スピンコート及び類似的なことのようなこれらの層に適するプロセスを使用してよい。
【0030】
中間層４０はメモリ構造層３０の上に形成される。中間層４０は、ボトム電極層２０に記載の材料又は技術と類似しているものにより形成することができる。セレクタ構造層５０は中間層４０の上に形成される。下文において、図８（図８Ａ、図８Ｂ、図８Ｃ及び図８Ｄ）を参照してセレクタ構造層５０の形成及び材料を更に詳しく説明する。
【0031】
セレクタ構造層５０を形成してから、トップ電極層６０を形成する。ボトム電極層２０のプロセス及び材料と類似しているものによりトップ電極層６０を形成することができる。
【0032】
図８Ａ、図８Ｂ、図８Ｃ及び図８Ｄは、セレクタ構造層５０の様々な配置を示し、その後セレクタ構造５４としてパターニングされる。図８Ａ、図８Ｂ、図８Ｃ及び図８Ｄに示すように、セレクタ構造層５０の各配置は、第１の双方向閾値スイッチング材料層５５及び第２の双方向閾値スイッチング材料層５７を含む少なくとも両層を備える。図８Ａは、第１の双方向閾値スイッチング材料層５５が２つの第２の双方向閾値スイッチング材料層５７の間に挟まれていることを示す。図８Ａにおいて、２つの第２の双方向閾値スイッチング材料層５７は同じ材料からなる。図８Ｂは、第１の双方向閾値スイッチング材料層５５が第２の双方向閾値スイッチング材料層５７と第３の双方向閾値スイッチング材料層５９との間に挟まれていることを示す。図８Ｃ及び図８Ｄの各々は、第１の双方向閾値スイッチング材料層５５及びただ１つの第２の双方向閾値スイッチング材料層５７を含み、第２の双方向閾値スイッチング材料層５７が第１の双方向閾値スイッチング材料層５５の上（図８Ｃ）又は下（図８Ｄ）に設けられる。
【0033】
二層又はサンドイッチ層セレクタ構造により複数層の間のグラデーション成分プロファイルを提供して、より安定した装置の表現を提供する。単層双方向閾値スイッチング材料層は、大きなサイクル間及び装置間の閾値電圧変化を有する可能があり、且つ感度の低い切り替え動作がある。これに対して、実施例のセレクタ構造５４の複数層構造は、低い閾値電圧変化及び感度が高い切り替え動作の改善表現を提供する。切り替え動作は、主に第１の双方向閾値スイッチング材料層５５に依存し、それが第２の双方向閾値スイッチング材料層５７及び（使用する場合）第３の双方向閾値スイッチング材料層５９よりも高い抵抗を有する。したがって、電圧を印加する場合、大部分の電圧降下は第１の双方向閾値スイッチング材料層５５にまたがる。第２の双方向閾値スイッチング材料層５７（及び使用する場合の第３の双方向閾値スイッチング材料層５９）が徐々に少なくなり又は干渉を除くことにより、駆動が切り替える時に上方又は下方の金属層の間に位置する界面の干渉を改善する。例えば感度が高いオン／オフ、より小さなサイクル間の閾値電圧変化及びより小さな装置間の閾値電圧変化のようなより優れた切り替え動作にする。下文において、図２８及び図２９を参照してセレクタ構造５４の成分プロファイルをより詳しく検討する。
【0034】
第１の双方向閾値スイッチング材料層５５は、例えばＳｉＧｅＣＴｅ、ＮＳｉＧｅＣＴｅ、ＮＳｎＺｎＴｅ、ＳｉＳｎＴｅ、ＳｉＺｎＴｅ、ＮＳｉＺｎＳｎＴｅ、類似的なもの又は上記の組み合わせのような合金又は任意の適切な双方向材料成分によって形成されてよい。第２の双方向閾値スイッチング材料層５７（及び使用する場合の第３の双方向閾値スイッチング材料層５９）は、例えばＣＴｅ、ＧｅＣＴｅ、ＳｉＣＴｅ、ＺｎＴｅ、ＳｎＴｅ、類似的なもの又は上記の組み合わせのような合金又は任意の適切な双方向材料成分によって形成されてよい。理解すべきなのは、挙げられた各双方向閾値スイッチング材料は、適切且つ適当な挙げられた各エレメント比率を含み、且つ特定の比率を表すことを意図していない。
【0035】
いくつかの実施例において、第２の双方向閾値スイッチング材料層５７（及び／又は使用する場合の第３の双方向閾値スイッチング材料層５９）は、第１の双方向閾値スイッチング材料層５５に用いられる材料のサブセットを含んでよい。例えば、第２の双方向閾値スイッチング材料層５７又は第３の双方向閾値スイッチング材料層５９がＣＴｅである場合、第１の双方向閾値スイッチング材料層５５は、ＧｅＣＴｅ、ＳｉＧｅＣＴｅ又はＮＳｉＧｅＣＴｅであってよい。第２の双方向閾値スイッチング材料層５７又は第３の双方向閾値スイッチング材料層５９がＧＣＴｅである場合、第１の双方向閾値スイッチング材料層５５は、ＳｉＧｅＣＴｅ又はＮＳｉＧｅＣＴｅであってよい。第２の双方向閾値スイッチング材料層５７又は第３の双方向閾値スイッチング材料層５９がＳｉＣＴｅである場合、第１の双方向閾値スイッチング材料層５５は、ＳｉＧｅＣＴｅ又はＮＳｉＧｅＣＴｅであってよい。第２の双方向閾値スイッチング材料層５７又は第３の双方向閾値スイッチング材料層５９がＺｎＴｅである場合、第１の双方向閾値スイッチング材料層５５は、ＮＳｎＺｎＴｅ、ＳｉＺｎＴｅ又はＮＳｉＺｎＳｎＴｅであってよい。第２の双方向閾値スイッチング材料層５７又は第３の双方向閾値スイッチング材料層５９がＳｎＴｅである場合、第１の双方向閾値スイッチング材料層５５は、ＮＳｎＺｎＴｅ、ＳｉＳｎＴｅ又はＮＳｉＺｎＳｎＴｅであってよい。
【0036】
第２の双方向閾値スイッチング材料層５７及び第３の双方向閾値スイッチング材料層５９の両者を使う実施例において、両者は何れも第１の双方向閾値スイッチング材料層５５のサブセットであり、又は少なくとも一方は第１の双方向閾値スイッチング材料層５５のサブセットであってよい。例えば、第２の双方向閾値スイッチング材料層５７及び第３の双方向閾値スイッチング材料層５９の両者が第１の双方向閾値スイッチング材料層５５のサブセットである実施例において、第１の双方向閾値スイッチング材料層５がＮＳｉＧｅＣＴｅ又はＳｉＧｅＣＴｅである場合、第２の双方向閾値スイッチング材料層５７及び第３の双方向閾値スイッチング材料層５９は、ＧｅＣＴｅ、ＣＴｅ又はＳｉＣＴｅのうちの一方であってよい。第１の双方向閾値スイッチング材料層５５がＮＳｎＺｎＴｅ、ＳｉＺｎＴｅ、ＮＳｉＺｎＳｎＴｅである場合、第２の双方向閾値スイッチング材料層５７及び第３の双方向閾値スイッチング材料層５９は、ＺｎＴｅ又はＳｎＴｅであってよい。第２の双方向閾値スイッチング材料層５７又は第３の双方向閾値スイッチング材料層５９のうちの一方だけが第１の双方向閾値スイッチング材料層５５のサブセットであり、且つ他方が１つ又は複数の付加エレメントを有する実施例において、第１の双方向閾値スイッチング材料層５５がＮＳｉＧｅＣＴｅ又はＳｉＧｅＣＴｅである場合、第２の双方向閾値スイッチング材料層５７又は第３の双方向閾値スイッチング材料層５９のうちの一方は、ＺｎＴｅ、ＳｎＴｅ、ＧｅＣＴｅ、ＣＴｅ又はＳｉＣＴｅであってよく、他方は、ＧｅＣＴｅ、ＣＴｅ又はＳｉＣＴｅであってよい。第１の双方向閾値スイッチング材料層５５がＮＳｎＺｎＴｅ、ＳｉＺｎＴｅ、ＮＳｉＺｎＳｎＴｅである場合、第２の双方向閾値スイッチング材料層５７又は第３の双方向閾値スイッチング材料層５９のうちの一方は、ＺｎＴｅ、ＳｎＴｅ、ＧｅＣＴｅ、ＣＴｅ又はＳｉＣＴｅであってよく、他方は、ＺｎＴｅ又はＳｎＴｅであってよい。第１の双方向閾値スイッチング材料層５５がＳｉＳｎＴｅである場合、第２の双方向閾値スイッチング材料層５７又は第３の双方向閾値スイッチング材料層５９のうちの一方は、ＺｎＴｅ、ＳｎＴｅ、ＧｅＣＴｅ、ＣＴｅ又はＳｉＣＴｅであってよく、他方は、ＳｎＴｅであってよい。いくつかの実施例において、第２の双方向閾値スイッチング材料層５７及び第３の双方向閾値スイッチング材料層５９の両者は、第１の双方向閾値スイッチング材料層５５に現れない付加エレメントを有してよい。
【0037】
任意の適切な技術及び形成順序（例えば、図８Ａ、図８Ｂ、図８Ｃ及び図８Ｄを参照する）により第１の双方向閾値スイッチング材料層５５、第２の双方向閾値スイッチング材料層５７及び第３の双方向閾値スイッチング材料層５９（使用する場合）を堆積することができる。例として、例えば物理的気相成長、化学的気相成長、プラズマ励起化学的気相成長（ｐｌａｓｍａ－ｅｎｈａｎｃｅｄ ＣＶＤ；ＰＥＣＶＤ）、原子層成長又は類似的なことのような適切な堆積プロセスによりこれらの層を堆積することができる。
【0038】
第１の双方向閾値スイッチング材料層５５は、約５ｎｍ～１５ｎｍの間の厚さに堆積することができる。第２の双方向閾値スイッチング材料層５７は、約２．５ｎｍ～５ｎｍの間の厚さに堆積することができる。第１の双方向閾値スイッチング材料層５５の両側に共に両層の第２の双方向閾値スイッチング材料層５７（図８Ａに示される）を使用する場合、両層の第２の双方向閾値スイッチング材料層５７は、同じ厚さ又は異なる厚さを有してよい。第３の双方向閾値スイッチング材料層５９（図８Ｂに示される）は、約２．５ｎｍ～５ｎｍの間の厚さに堆積することができる。図８Ｂにおいて、第２の双方向閾値スイッチング材料層５７の厚さ及び第３の双方向閾値スイッチング材料層５９の厚さは、同じであってもよく異なってもよい。
【0039】
図９、図１０Ａ及び図１０Ｂにおいて、ハードマスク層８４はメモリスタック層７０の上方に形成される。ハードマスク層８４は、例えばドープ又はアンドープの酸化ケイ素、窒化ケイ素、酸窒化ケイ素、炭化ケイ素、ドープの珪酸塩ガラス、流動性酸化物、他の高誘電率材料、低誘電率材料、類似的なもの又は上記の組み合わせのような任意の適切な材料によって形成されてよい。例えば流動性化学的気相成長（ｆｌｏｗａｂｌｅ ＣＶＤ）、スピンコート、物理的気相成長及び類似的なことのような任意の適切なプロセスによりハードマスク層８４を形成することができる。ハードマスク層８４を形成した後、フォトマスク８８がハードマスク層８４の上方に堆積され、且つ許容可能なマイクロシェーディング技術によりフォトマスク８８をパターニングする。
【0040】
図１１、図１２Ａ及び図１２Ｂにおいて、フォトマスク８８のパターンはハードマスク層８４のパターニングに用いられて、ハードマスク８６を形成する。そしてハードマスク８６をマスクとして使用して順次にメモリスタック層７０の各層をエッチングし及びビット線層１０をエッチングし続ける。各層のエッチングに用いられるエッチングプロセスは、各層の材料に適するエッチング技術を使用してよい。例えば、いくつかの実施例において、エッチング剤に適するドライエッチングを使用して各層のエッチングに用いられてよい。他の実施例において、反応性イオンエッチングを使用してよい。他の実施例において、エッチング剤に適するウェットエッチングを使用してよい。他の実施例において、エッチング技術の組み合わせを使用する。エッチングにより、ビット線層１０はビット線１２となり、ボトム電極層２０はボトム電極層２２となり、メモリ構造層３０はメモリ構造層３２となり、界面層４０は界面層４２となり、セレクタ構造層５０はセレクタ構造層５２となり、トップ電極層６０はトップ電極層６２となり、且つメモリスタック層７０は共にメモリスタック層７２となる。メモリスタック層７０をパターニングした後、メモリセル２００を部分的にエッチングすることにより、メモリセル２００をアライメント根拠の列に分離する。
【0041】
図１３、図１４Ａ及び図１４Ｂにおいて、保護層９０はパターニングされたメモリスタック層７２の上方にコンフォーマルに形成することができ、及び堆積された充填誘電体１００は横方向にメモリスタックスタック層７２を取り囲んでパッケージする。保護層９０は、任意の適切な絶縁材料を含んでよい。いくつかの実施例において、保護層９０は、例えば約４．０未満の誘電率（ｋ ｖａｌｕｅ）を有する極低誘電率材料を含んでよい。いくつかの実施例において、保護層９０は、極低誘電率材料及び低誘電率材料に対する保護に寄与する被覆層を含有する複数層構造を含んでよい。例えば、いくつかの実施例において、低誘電率材料は、酸炭窒化ケイ素又は酸窒化ケイ素を含んでよく、被覆層は、炭化ケイ素又は窒化ケイ素を含んでよい。これらは例示だけであり、他の適切な材料を代用することができる。充填誘電体１００は任意の適切なプロセスにより任意の適切な絶縁材料を使用して形成することができる。いくつかの実施例において、充填誘電体１００は、酸化ケイ素又は絶縁ポリマーであってよい。充填誘電体１００は、例えばスピンコート、化学的気相成長、物理的気相成長、類似的なもの又は上記の組み合わせのような任意の適切なプロセスにより形成することができる。充填誘電体１００が酸化ケイ素を含む場合、充填誘電体１００の形成は、テトラエトキシシラン（ｔｅｔｒａｅｔｈｙｌ ｏｒｔｈｏｓｉｌｉｃａｔｅ；ＴＥＯＳ）の堆積プロセスを使用することもできる。
【0042】
図１５、図１６Ａ及び図１６Ｂにおいて、平坦化プロセス（例えば化学機械研磨（ｃｈｅｍｉｃａｌ ｍｅｃｈａｎｉｃａｌ ｐｏｌｉｓｈｉｎｇ；ＣＭＰ）プロセス）により充填誘電体１００の上表面とトップ電極層６２の上表面を面一に充填する。
【0043】
図１７、図１８Ａ及び図１８Ｂにおいて、ワード線層１１０は、充填誘電体１００及びメモリスタック層７２の上方にブランケット堆積することができる。ビット線層１０を形成するプロセス及び材料と類似するものによりワード線層１１０を形成することができる。
【0044】
図１９、図２０Ａ及び図２０Ｂにおいて、ハードマスク層１１４はワード線層１１０の上方に形成される。上記のハードマスク層８４と類似しているプロセス及び材料によりハードマスク層１１４を形成することができる。ハードマスク層１１４を形成した後、フォトマスク１１８をハードマスク層１１４の上方に堆積し、且つ使用許容可能なマイクロシェーディング技術によりフォトマスク１１８をパターニングする。
【0045】
図２１、図２２Ａ及び図２２Ｂにおいて、フォトマスク１１８のパターンはハードマスク層１１４のパターニングに用いられて、ハードマスク１１６を形成する。そしてハードマスク１１６をマスクとして使用してワード線層１１０をエッチングし順次にメモリスタック層７２の各層をエッチングし続ける。各層のエッチングに用いられるエッチングプロセスは、各層の材料に適するエッチング技術を使用してよい。例えば、いくつかの実施例において、エッチング剤に適するドライエッチングを使用して各層のエッチングに用いられてよい。他の実施例において、反応性イオンエッチングを使用してよい。他の実施例において、エッチング剤に適するウェットエッチングを使用してよい。他の実施例において、エッチング技術の組み合わせを使用する。エッチングにより、ワード線層１１０はワード線１１２となり、トップ電極層６２はトップ電極６４となり、セレクタ層５２はセレクタ構造５４となり、界面層４２は界面層４４となり、メモリ構造層３２はメモリ記憶構造３４となり、ボトム電極層２２はボトム電極２４となり、且つメモリスタック層７２は共にポスト７４となる。ポスト７４をパターニングし続けてから、メモリセル２００は既に完全にエッチングされる。ビット線１２を形成する場合、メモリセル２００は列として分離され、ワード線１１２をエッチングする場合、メモリセル２００は更に行として分離されて、完全的なメモリセル２００を形成し、メモリセル２００はトップ電極６４とボトム電極２４との間（図４Ａ、図４Ｂ、図４Ｃ及び図４Ｄを参照する）に挿入されるメモリ素子７６を含む。
【0046】
いくつかの実施例において、図２１、図２２Ａ及び図２２Ｂのエッチングプロセスにより完全に充填誘電体１００の露出領域を除去して充填誘電体１００ｂを形成することができるが、いくつかの実施例において、充填誘電体１００の残部１００ａはエッチングプロセスで保留でき、残部１００ａの上表面がビット線１２の上表面とほぼ面一となる。
【0047】
図２３、図２４Ａ及び図２４Ｂにおいて、保護層１２０は、パターニングされたポスト７４の上方にコンフォーマルに形成することができ、及び堆積された充填誘電体１３０は横方向にポスト７４を取り囲んでパッケージする。保護層９０を形成するプロセス及び材料と類似しているものにより保護層１２０を形成し、且つ充填誘電体１００を形成するプロセス及び材料と類似しているものにより充填誘電体１３０を形成することができる。
【0048】
パターニングし続けて保護層１２０を形成した後、保護層９０及び保護層１２０の組み合わせは横方向に各ポスト７４をパッケージする。また、充填誘電体１００及び充填誘電体１３０の組み合わせは、横方向に各ポスト７４をパッケージする。
【0049】
図２５、図２６Ａ及び図２６Ｂにおいて、平坦化プロセス（例えば化学機械研磨プロセス）は、充填誘電体１３０の上表面とワード線１１２の上表面を面一にすることに用いられる。したがって、図２５、図２６Ａ及び図２６Ｂに示すように、例えばメモリセル２００Ａ、メモリセル２００Ｂ、メモリセル２００Ｃ、メモリセル２００Ｄ及びメモリセル２００Ｅを含むメモリセル２００を形成する。
【0050】
理解すべきなのは、他のプロセスは、メモリセルの形成に用いられてよい。例えば、誘電体層と面一となるビット線１２は誘電体層（例えば、残部１００ａ）に形成されてよい。次に、各メモリスタック層７０を形成する。次に、ポスト７４を形成するように各メモリスタック層７０をパターニングしてよい。次に例えば保護層９０又は保護層１２０のような保護層は、ポスト７４を覆うことができる。次に、例えば充填誘電体１００又は充填誘電体１３０のような充填誘電体は、横方向にポスト７４をパッケージすることができる。次に、充填誘電体を平坦化し且つ充填誘電体をポスト７４のトップ部と面一にし、及び次にワード線１１２形成することができる。
【0051】
図２７Ａ及び図２７Ｂにおいて、図２６Ａ及び図２６Ｂと同じ構造を示し、ポスト７４を除いて、傾斜又はテーパ状（ｔａｐｅｒｅｄ）の側壁を有するように示される。いくつかの実施例において、ポスト７４は、例えば図４Ａ、図４Ｂ、図４Ｃ及び図４Ｄに示される異なる形状であってよい。図２７Ａ及び図２７Ｂにおいて、複数層（ボトム電極２４、メモリ記憶構造３４、界面層４４、セレクタ構造５４及びトップ電極６４）エッチングしてポストを形成する時、エッチングにより非垂直な側壁が発生することができる。いくつかの実施例において、側壁は外へ傾斜（図２７Ａ及び図２７Ｂに示される）し、他の実施例において、側壁は内へ傾斜（例えば反転ポスト７４の形状）してよい。他の例示においてこれらの変化を取り換えることができるが、図面を簡略化するために具体的に示されない。
【0052】
図２８及び図２９は、第１の双方向閾値スイッチング材料層５５及び第２の双方向閾値スイッチング材料層５７のグラデーションプロファイルの様々な変化を示す。各図面の左側は、図８Ａのレイアウトを含むセレクタ構造５４を表し、第１の双方向閾値スイッチング材料層５５が２つの第２の双方向閾値スイッチング材料層５７の間に挟まれている。これらの層はポスト７４の一部であり、ポスト７４がセレクタ構造５４の上方層及びセレクタ構造５４の下方層を含む。これらの上方層及び下方層は、例えば上記の図５Ａ、図５Ｂ、図５Ｃ及び図５Ｄのようにレイアウトに応じて変化することができる。
【0053】
各図面の右側には、セレクタ構造５４の深さプロファイルを一方の軸とし、セレクタ構造５４における材料の原子濃度パーセントを他方の軸としたグラフが示されている。第１の双方向閾値スイッチング材料層５５と第２の双方向閾値スイッチング材料層５７との間の層と層の境界線は、左側から延出しグラフを貫通する。
【0054】
表記されるライン２５０Ａ、ライン２５０Ｂ及びライン２５０Ｃは、第１の双方向閾値スイッチング材料層５５及び第２の双方向閾値スイッチング材料層５７で共有されるエレメントの原子濃度パーセントを示している。表記されるライン２６０Ａ及びライン２６０Ｂは、第１の双方向閾値スイッチング材料層５５に固有のエレメントの原子濃度の百分率を示している。上述したように、第１の双方向閾値スイッチング材料層５５は、第２の双方向閾値スイッチング材料層５７（及び第３の双方向閾値スイッチング材料層５９）と同じエレメントのサブセットと、第１の双方向閾値スイッチング材料層５５に固有の付加エレメントと、を含む。
【0055】
図２８において、共有エレメントは、非共有エレメントよりも高い濃度を有する。したがって、共有エレメントの濃度パーセントは、第１の双方向閾値スイッチング材料層５５に固有のエレメントの濃度パーセントよりも大きい。図２９において、第１の双方向閾値スイッチング材料層５５に固有のエレメントは、共有エレメントよりも高い濃度パーセントを有する。したがって、第１の双方向閾値スイッチング材料層５５における固有のエレメントの濃度パーセントは、第２の双方向閾値スイッチング材料層５７よりも大きくなるように示される。
【0056】
図２８において、第１のグラフのライン２５０Ａは、第１の双方向閾値スイッチング材料層５５及び第２の双方向閾値スイッチング材料層５７における共有エレメントが下部の第２の双方向閾値スイッチング材料層５７から第１の双方向閾値スイッチング材料層５５へ徐々に増加し、第１の双方向閾値スイッチング材料層５５の厚さを貫通する濃度が穏やかで均一であることを説明する。次に、共有エレメントは、上部の第２の双方向閾値スイッチング材料層５７を貫通する時に徐々に減少する。第２のグラフのライン２５０Ｂにより、第１の双方向閾値スイッチング材料層５５及び第２の双方向閾値スイッチング材料層５７における共有エレメントは、下部の第２の双方向閾値スイッチング材料層５７を貫通し第１の双方向閾値スイッチング材料層５５に入る２つの増加勾配を有することを説明する。第１の双方向閾値スイッチング材料層５５の厚さを貫通する濃度が穏やかで均一である。次に、共有エレメントは、第２の双方向閾値スイッチング材料層５７を貫通する２つの減少勾配を有する。第３のグラフのライン２５０Ｃにより、第１の双方向閾値スイッチング材料層５５及び第２の双方向閾値スイッチング材料層５７における共有エレメントは、下部の第２の双方向閾値スイッチング材料層５７を貫通し第１の双方向閾値スイッチング材料層５５に入る時に増加することを説明する。次に、共有エレメントは第１の双方向閾値スイッチング材料層５５に入る時に減少する。次に、第１の双方向閾値スイッチング材料層５５の厚さを貫通する濃度が穏やかで均一である。次に、共有エレメントは上部の第２の双方向閾値スイッチング材料層５７に入る時に増加し、且つ引き続き上部第２の双方向閾値スイッチング材料層５７の残部を貫通する時に減少する。
【0057】
図２８の第１のグラフ、第２のグラフ及び第３のグラフのライン２６０Ａにより、第１の双方向閾値スイッチング材料層５５に固有のエレメントは、実質的に下部の第２の双方向閾値スイッチング材料層５７の厚さを貫通する時に徐々に増加することを説明する。例えば、堆積した後、第１の双方向閾値スイッチング材料層５５に固有のエレメントは、隣接する第２の双方向閾値スイッチング材料層５７に拡散していてもよい。第１の双方向閾値スイッチング材料層５５の厚さについて、固有のエレメントの濃度は実質的に安定であってよい。次に、上部の第２の双方向閾値スイッチング材料層５７について、固有のエレメントの濃度（ライン２６０Ａ）は上部第２の双方向閾値スイッチング材料層５７の厚さを貫通する時に減少してよい。
【0058】
図２９において、ライン２５０Ａ、ライン２５０Ｂ及びライン２５０Ｃに対して、共有エレメントの濃度は、上方の図２８に記載の性質及び特徴と類似しているものを有してよい。ライン２６０Ｂは、ライン２６０Ａと類似している濃度特徴を有するが、第１の双方向閾値スイッチング材料層５５に固有のエレメント濃度は、第１の双方向閾値スイッチング材料層５５及び第２の双方向閾値スイッチング材料層５７の共有エレメント濃度よりも大きい。
【0059】
図２８及び図２９は、第２の双方向閾値スイッチング材料層５７が第１の双方向閾値スイッチング材料層５５の上方及び下方に用いられることを示す。いくつかの実施例において、第３の双方向閾値スイッチング材料層５９は、第１の双方向閾値スイッチング材料層５５の上方又は下方に用いられてよい。このような実施例において、濃度曲線は、図２８及び図２９に示すようなものと同じであってよく、第２の双方向閾値スイッチング材料層５７及び第３の双方向閾値スイッチング材料層５９の各々は、第１の双方向閾値スイッチング材料層５５との共有エレメントを有するが、第２の双方向閾値スイッチング材料層５７及び第３の双方向閾値スイッチング材料層５９のエレメントが共有しない。いくつかの実施例において、第１の双方向閾値スイッチング材料層５５の上方又は下方の第２の双方向閾値スイッチング材料層５７を使用しなくてもよい。このような実施例において、示される曲線は、第１の双方向閾値スイッチング材料層５５と第２の双方向閾値スイッチング材料層５７との間の側／界面のグラデーション濃度を含む。第１の双方向閾値スイッチング材料層５５は、第２の双方向閾値スイッチング材料層５７の別の側の曲線に対して、示されるものと類似しているが更に圧縮される。このような実施例において、隣接層が第２の双方向閾値スイッチング材料層５７である場合と比べると、第１の双方向閾値スイッチング材料層５５の材料はより浅く拡散する。代わりに、曲線は約１０％～２５％で示される深さの深さ距離内に圧縮される。
【0060】
図３０Ａ及び図３０Ｂは、ワード線１１２及びビット線を金属化層に結合させるように貫通孔１５０を形成することを示す。いくつかの実施例において、充填誘電体１３０は、平坦化せずに且つ貫通孔１５０を形成するように保留してよい。他の実施例において、誘電体層１４０は、ワード線１１２の上方に堆積され且つ充填誘電体１３０を覆う。次に、貫通孔１５０に対応して誘電体層１４０及び充填誘電体１３０を貫通して開口を形成する。次に、開口の中に導電性材料を堆積して貫通孔１５０を形成してよい。例えば原子層成長、化学的気相成長、電気めっき又は類似的なことのような任意の適切なプロセスにより、貫通孔１５０を堆積してよい。いくつかの実施例において、バリア層を誘電体層１４０と貫通孔１５０との間に形成してよい。
【0061】
図３１Ａ及び図３１Ｂにおいて、貫通孔１５０の上方のメタルバックを形成するように金属化層１７０を形成してよい。金属化層１７０の形成は、まず例えば層間誘電体（ｉｎｔｅｒ－ｌａｙｅｒ ｄｉｅｌｅｃｔｒｉｃ；ＩＬＤ）のような誘電体層１４０の上方に絶縁層１６０を堆積して、且つ絶縁層１６０に形成される金属化層パターンに対応する開口を形成してよい。次に、例えば原子層成長、化学的気相成長、電気めっき又は類似的なことのような任意の適切なプロセスにより金属化層１７０を形成してよい。いくつかの実施例において、バリア層を絶縁層１６０と金属化層１７０との間に形成してよい。
【0062】
本開示の実施例は、いくつかのメリットが達成される。複数層セレクタ構造により、単層セレクタ構造よりも感度が高いスイッチ切り替えプロファイル、並びにより小さなサイクル間の閾値電圧変化及び装置間の閾値電圧変化を含む切り替え表現に対する改善を提供する。グラデーション成分を有する双方向閾値スイッチ切り替えは、隣接金属層の干渉を減少し又は除くことにより、更に装置セレクタの表現を強化することができる。複数層のセレクタ構造及びメモリ素子の多様化配置によりメモリセルを形成することができる。
【0063】
本開示の実施例は、メモリセルのメモリ構造を形成し、メモリ構造が上部電極と下部電極との間に挿入されることと、メモリセルのセレクタ構造を形成し、セレクタ構造が上部電極と下部電極との間に挿入され、セレクタ構造が第１層に設けられる第１の材料及び第２層に設けられる第２の材料を含み、第１の材料が第２の材料及び付加エレメントを含んでよく、第１の材料が双方向閾値スイッチング材料を含んでよいことと、セレクタ構造の上方にワード線を形成し、ワード線がビット線に縦方向に垂直となる縦方向を有し、ビット線がセレクタ構造の下方に設けられることと、を備える方法である。
【0064】
一実施例において、第１層における第１の材料が第１層の厚さ全体を貫通する濃度は、実質的に均一である。一実施例において、第２層における第２の材料が第２層の厚さを貫通する濃度は、グラデーションの濃度変化を有する。一実施例において、グラデーションの濃度変化は、２種類の異なる傾きを含む。一実施例において、第１の勾配は第２層における第２の材料の濃度を増加させ、且つ第２の勾配は第２層における第２の材料の濃度を減少させる。一実施例において、第２層はグラデーション濃度を持つ第１層における付加エレメントを含み、グラデーション濃度が第１層と第２層との間の界面へ増加する。一実施例において、セレクタ構造は、メモリ構造の上方に設けられる。一実施例において、方法は、メモリ構造とセレクタ構造との間の界面層を形成することを含んでよい。一実施例において、セレクタ構造は、第３の材料を含んでよい第３層を備え、第１層が第２層と第３層との間に挿入される。一実施例において、第３の材料は第２層の第２の材料と異なり、第１層は第３の材料を更に含んでよい。
【0065】
本開示の別の実施例は、ビット線金属を形成することと、ボトム電極金属を堆積することと、ボトム電極金属の上方に複数のメモリ層を堆積することと、ボトム電極金属の上方に複数のセレクタ層を堆積することと、セレクタ層の上方にトップ電極金属を堆積することと、トップ電極金属の上方に第１のマスクを形成し、且つトップ電極金属、セレクタ層、メモリ層及びボトム電極金属を、ビット線金属に対応するストライプ状のグループにパターニングすることと、ストライプ状のグループを横方向に取り囲むように絶縁層を堆積することと、絶縁層及びトップ電極金属の上方にワード線金属を形成することと、ワード線金属の上方に第２のマスクを形成することと、第２のマスクによりワード線金属並びにトップ電極金属、セレクタ層、メモリ層及びボトム電極金属を１組のポストにパターニングし、各ポストがメモリセルに対応することと、を備える方法である。
【0066】
一実施例において、方法は、第１の双方向閾値スイッチング材料を含んでよい第１のセレクタ層を堆積することと、及び第２の双方向閾値スイッチング材料を含んでよい第２のセレクタ層を堆積することと、を備え、第２の双方向閾値スイッチング材料が第１の双方向閾値スイッチング材料のサブセットを含む。一実施例において、セレクタ層を堆積することは、第３の双方向閾値スイッチング材料の第３のセレクタを堆積することを更に含んでよく、第１のセレクタ層は第２のセレクタ層と第３のセレクタ層との間に挿入され、第１のセレクタ層と第２のセレクタ層は第１の共有界面を有し、第１のセレクタ層と第３のセレクタ層は第２の共有界面を有し、第３の双方向閾値スイッチング材料は第１の双方向閾値スイッチング材料のサブセットを含んでよい。一実施例において、第３の双方向閾値スイッチング材料は、第２の双方向閾値スイッチング材料と異なる。
【0067】
本開示の別の実施例は、メモリ構造、セレクタ構造、トップ電極及びボトム電極を含んでよく、セレクタ構造が第１の材料層及び第２の材料層を含んでよく、第２の材料層が第１の材料層の材料のサブセットを含んでよく、メモリ構造及びセレクタ構造がトップ電極とボトム電極との間に挿入されるメモリセルと、ボトム電極に結合されるビット線と、トップ電極に結合されるソース線と、を備える装置である。
【0068】
一実施例において、セレクタ構造は、第１の材料層の材料のサブセットを含んでよい第３の材料層を更に備えてよい。一実施例において、第３の材料層及び第２の材料層は同じ材料成分を有する。一実施例において、第１の材料層の厚さ全体において、第１の材料層における第１の材料の第１の濃度は、実質的に安定した濃度プロファイルを有する。一実施例において、第１の材料層に固有の材料の第１の濃度パーセントは、第１の材料層及び第２の材料層の両方にも有する材料の第２の濃度パーセントよりも大きい。一実施例において、第２の材料層は、グラデーションパーセント濃度を持つ第１の材料層の材料を更に含んでよい。
【0069】
上記内容はいくつかの実施例の特徴を概括し、これにより当業者が本開示の態様をよりよく理解することができる。当業者は、同じ目的を実現し及び／又は本明細書に組み込まれた実施例の同じ利点を達成するように、他のプロセス及び構造を設計又は修正するための基礎として本開示を容易に使用することができることを理解すべきである。当業者は、このような等価構造は本開示の精神及び範囲から逸脱せず、且つ本開示の精神及び範囲から逸脱せずに様々な変更、置換、及び代替を行うことができることを認識すべきである。
【符号の説明】
【0070】
２：基板
１０：ビット線層
１２、１２Ａ、１２Ｂ、１２Ｃ：ビット線
２０：ボトム電極層
２２：ボトム電極層
２４：ボトム電極
３０：メモリ構造層
３２：メモリ構造層
３４：メモリ記憶構造
４０：界面層
４２：界面層
４４：中間層／界面層
５０：セレクタ構造層
５２：セレクタ構造層
５４：セレクタ構造
５５：第１の双方向閾値スイッチング材料層
５７：第２の双方向閾値スイッチング材料層
５９：第３の双方向閾値スイッチング材料層
６０：トップ電極層
６２：トップ電極層
６４：トップ電極
７０：メモリスタック層
７２：メモリスタック層
７４：ポスト
７６：メモリ素子
８４：ハードマスク層
８６：ハードマスク
８８：フォトマスク
９０：保護層
１００：充填誘電体
１００ａ：残部
１００ｂ：充填誘電体
１１０：ワード線層
１１２、１１２Ａ、１１２Ｂ、１１２Ｃ：ワード線
１１４：ハードマスク層
１１６：ハードマスク
１１８：フォトマスク
１２０：保護層
１３０：充填誘電体
１４０：誘電体層
１５０：貫通孔
１６０：絶縁層
１７０：金属化層
２００、２００Ａ、２００Ｂ、２００Ｃ、２００Ｄ、２００Ｅ、２００（ｍ，ｎ）：メモリセル
２５０Ａ、２５０Ｂ、２５０Ｃ：ライン
２６０Ａ、２６０Ｂ：ライン
３００：メモリアレイ
Ａ－Ａ、Ｂ－Ｂ：切断線
ＢＬ（１）、ＢＬ（２）、ＢＬ（ｎ）：ビット線
ＧＮＤ：接地端
Ｖａｐｐｌｉｅｄ：電圧
ＶＴＨ：閾値電圧
Ｖｒｅｆ：リファレンス電圧
ＷＬ（１）、ＷＬ（２）、ＷＬ（ｎ）：ワード線
ｘ、ｙ、ｚ：軸
１０：ビット線層
１２、１２Ａ、１２Ｂ、１２Ｃ：ビット線
２０：ボトム電極層
２２：ボトム電極層
２４：ボトム電極
３０：メモリ構造層
３２：メモリ構造層
３４：メモリ記憶構造
４０：界面層
４２：界面層
４４：中間層／界面層
５０：セレクタ構造層
５２：セレクタ構造層
５４：セレクタ構造
５５：第１の双方向閾値スイッチング材料層
５７：第２の双方向閾値スイッチング材料層
５９：第３の双方向閾値スイッチング材料層
６０：トップ電極層
６２：トップ電極層
６４：トップ電極
７０：メモリスタック層
７２：メモリスタック層
７４：ポスト
７６：メモリ素子
８４：ハードマスク層
８６：ハードマスク
８８：フォトマスク
９０：保護層
１００：充填誘電体
１００ａ：残部
１００ｂ：充填誘電体
１１０：ワード線層
１１２、１１２Ａ、１１２Ｂ、１１２Ｃ：ワード線
１１４：ハードマスク層
１１６：ハードマスク
１１８：フォトマスク
１２０：保護層
１３０：充填誘電体
１４０：誘電体層
１５０：貫通孔
１６０：絶縁層
１７０：金属化層
２００、２００Ａ、２００Ｂ、２００Ｃ、２００Ｄ、２００Ｅ、２００（ｍ，ｎ）：メモリセル
２５０Ａ、２５０Ｂ、２５０Ｃ：ライン
２６０Ａ、２６０Ｂ：ライン
３００：メモリアレイ
Ａ－Ａ、Ｂ－Ｂ：切断線
ＢＬ（１）、ＢＬ（２）、ＢＬ（ｎ）：ビット線
ＧＮＤ：接地端
Ｖａｐｐｌｉｅｄ：電圧
ＶＴＨ：閾値電圧
Ｖｒｅｆ：リファレンス電圧
ＷＬ（１）、ＷＬ（２）、ＷＬ（ｎ）：ワード線
ｘ、ｙ、ｚ：軸
【図1】
【図2A】
【図2B】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10A】
【図10B】
【図11】
【図12A】
【図12B】
【図13】
【図14A】
【図14B】
【図15】
【図16A】
【図16B】
【図17】
【図18A】
【図18B】
【図19】
【図20A】
【図20B】
【図21】
【図22A】
【図22B】
【図23】
【図24A】
【図24B】
【図25】
【図26A】
【図26B】
【図27A】
【図27B】
【図28】
【図29】
【図30A】
【図30B】
【図31A】
【図31B】