(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2023168251
(43)【公開日】2023-11-24
(54)【発明の名称】半導体装置及び製造方法
(51)【国際特許分類】
H10B 43/30 20230101AFI20231116BHJP
H01L 21/336 20060101ALI20231116BHJP
H01L 29/786 20060101ALI20231116BHJP
H01L 21/8238 20060101ALI20231116BHJP
【ＦＩ】
H10B43/30
H01L29/78 371
H01L29/78 301H
H01L29/78 301S
H01L29/78 301P
H01L29/78 301X
H01L29/78 618C
H01L27/092 A
【審査請求】未請求
【請求項の数】20
【出願形態】ＯＬ
(21)【出願番号】P 2023071585
(22)【出願日】2023-04-25
(31)【優先権主張番号】10-2022-0057662
(32)【優先日】2022-05-11
(33)【優先権主張国・地域又は機関】KR
(71)【出願人】
【識別番号】390019839
【氏名又は名称】三星電子株式会社
【氏名又は名称原語表記】Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ．
【住所又は居所原語表記】１２９，Ｓａｍｓｕｎｇ－ｒｏ，Ｙｅｏｎｇｔｏｎｇ－ｇｕ，Ｓｕｗｏｎ－ｓｉ，Ｇｙｅｏｎｇｇｉ－ｄｏ，Ｒｅｐｕｂｌｉｃ ｏｆ Ｋｏｒｅａ
(74)【代理人】
【識別番号】100107766
【弁理士】
【氏名又は名称】伊東 忠重
(74)【代理人】
【識別番号】100070150
【弁理士】
【氏名又は名称】伊東 忠彦
(74)【代理人】
【識別番号】100135079
【弁理士】
【氏名又は名称】宮崎 修
(72)【発明者】
【氏名】金 成▲みん▼
【テーマコード（参考）】
5F048
5F083
5F101
5F110
5F140
【Ｆターム（参考）】
5F048AA07
5F048AB10
5F048AC01
5F048AC03
5F048BA02
5F048BA14
5F048BA15
5F048BA20
5F048BB05
5F048BB09
5F048BB19
5F048BD06
5F048BE03
5F048BF02
5F048BF03
5F048BF06
5F048BF07
5F048BG13
5F048BG14
5F083EP17
5F083EP22
5F083EP76
5F083ER21
5F083JA05
5F083JA19
5F083JA35
5F083JA36
5F083JA37
5F083JA39
5F083JA40
5F083PR21
5F101BA46
5F101BB02
5F101BD34
5F101BE07
5F101BH02
5F101BH13
5F110AA30
5F110BB03
5F110BB04
5F110CC02
5F110DD05
5F110EE01
5F110EE02
5F110EE03
5F110EE04
5F110EE06
5F110EE08
5F110EE31
5F110FF01
5F110FF02
5F110GG01
5F110GG02
5F110GG03
5F110GG04
5F110GG22
5F110HJ30
5F110HL01
5F110HL02
5F110HL03
5F110HL04
5F110HL06
5F110HM02
5F110NN22
5F110NN23
5F110NN25
5F110NN26
5F140AB03
5F140AB05
5F140AC36
5F140BA01
5F140BA02
5F140BA03
5F140BA05
5F140BA06
5F140BA07
5F140BA08
5F140BB05
5F140BC12
5F140BC15
5F140BD05
5F140BD11
5F140BF04
5F140BF05
5F140BF07
5F140BF08
5F140BF10
5F140BG02
5F140BG04
5F140BG08
5F140BG11
5F140BG12
5F140BG14
5F140BH06
5F140BJ07
5F140BJ10
5F140BJ15
5F140BJ16
5F140BJ17
5F140BK18
5F140CA03
5F140CB04
5F140CC02
5F140CC05
5F140CC06
5F140CC07
(57)【要約】
【課題】本発明は、半導体装置及び製造方法に関する。
【解決手段】本発明の一実施形態は、基板の上面に第１方向に延びており、第１フィン部分、及び上記第１フィン部分上の第２フィン部分を有する活性フィンと、上記第１フィン部分と上記第２フィン部分との間に配置された分離パターン（ｉｓｏｌａｔｉｏｎ ｐａｔｔｅｒｎ）と、上記活性フィンを横切って上記第１方向と交差する第２方向に延びたゲート構造物と、上記ゲート構造物の両側の上記第２フィン部分の領域にそれぞれ配置されたソース／ドレイン領域と、を含み、上記ゲート構造物は、上記活性フィンの一領域と交差して上記第２方向に延びるゲート電極と、上記ゲート電極の上記第１方向における両側面に沿って上記第２方向に延び、上記分離パターンの物質と同一の物質を含む一対のゲートスペーサーと、上記ゲート電極と上記活性フィンとの間に配置されたゲート絶縁膜と、を含む、半導体装置を提供する。
【選択図】図４
【解決手段】本発明の一実施形態は、基板の上面に第１方向に延びており、第１フィン部分、及び上記第１フィン部分上の第２フィン部分を有する活性フィンと、上記第１フィン部分と上記第２フィン部分との間に配置された分離パターン（ｉｓｏｌａｔｉｏｎ ｐａｔｔｅｒｎ）と、上記活性フィンを横切って上記第１方向と交差する第２方向に延びたゲート構造物と、上記ゲート構造物の両側の上記第２フィン部分の領域にそれぞれ配置されたソース／ドレイン領域と、を含み、上記ゲート構造物は、上記活性フィンの一領域と交差して上記第２方向に延びるゲート電極と、上記ゲート電極の上記第１方向における両側面に沿って上記第２方向に延び、上記分離パターンの物質と同一の物質を含む一対のゲートスペーサーと、上記ゲート電極と上記活性フィンとの間に配置されたゲート絶縁膜と、を含む、半導体装置を提供する。
【選択図】図４
【特許請求の範囲】
【請求項1】
基板の上面に第１方向に延びており、第１フィン部分、及び前記第１フィン部分上の第２フィン部分を有する活性フィンと、
前記第１フィン部分と前記第２フィン部分との間に配置された分離パターン（ｉｓｏｌａｔｉｏｎ ｐａｔｔｅｒｎ）と、
前記活性フィンを横切って前記第１方向と交差する第２方向に延びたゲート構造物と、
前記ゲート構造物の両側の前記第２フィン部分の領域にそれぞれ配置されたソース／ドレイン領域と、を含み、
前記ゲート構造物は、
前記活性フィンの一領域と交差して前記第２方向に延びるゲート電極と、前記ゲート電極の前記第１方向における両側面に沿って前記第２方向に延び、前記分離パターンの物質と同一の物質を含む一対のゲートスペーサーと、前記ゲート電極と前記活性フィンとの間に配置されたゲート絶縁膜と、を含む、半導体装置。
前記第１フィン部分と前記第２フィン部分との間に配置された分離パターン（ｉｓｏｌａｔｉｏｎ ｐａｔｔｅｒｎ）と、
前記活性フィンを横切って前記第１方向と交差する第２方向に延びたゲート構造物と、
前記ゲート構造物の両側の前記第２フィン部分の領域にそれぞれ配置されたソース／ドレイン領域と、を含み、
前記ゲート構造物は、
前記活性フィンの一領域と交差して前記第２方向に延びるゲート電極と、前記ゲート電極の前記第１方向における両側面に沿って前記第２方向に延び、前記分離パターンの物質と同一の物質を含む一対のゲートスペーサーと、前記ゲート電極と前記活性フィンとの間に配置されたゲート絶縁膜と、を含む、半導体装置。
【請求項2】
前記分離パターンは、前記第１フィン部分の上面から成長した第１部分と、前記第１部分と境界面を有して前記第２フィン部分の下面から成長した第２部分と、を含む、請求項１に記載の半導体装置。
【請求項3】
前記一対のゲートスペーサーのそれぞれは、前記ゲート電極の前記両側面のそれぞれに順に配置された第１スペーサー膜と第２スペーサー膜を含む、請求項２に記載の半導体装置。
【請求項4】
前記分離パターンの第１部分及び第２部分のそれぞれは、前記境界面を基準として対称配列された第１絶縁膜及び第２絶縁膜を含み、
前記第１絶縁膜は、前記第１スペーサー膜の物質と同一の物質を含み、前記第２絶縁膜は、前記第２スペーサー膜の物質と同一の物質を含む、請求項３に記載の半導体装置。
前記第１絶縁膜は、前記第１スペーサー膜の物質と同一の物質を含み、前記第２絶縁膜は、前記第２スペーサー膜の物質と同一の物質を含む、請求項３に記載の半導体装置。
【請求項5】
前記分離パターンの第１部分及び第２部分のそれぞれは、前記第１スペーサー膜と同一の絶縁物質で構成される、請求項３に記載の半導体装置。
【請求項6】
前記活性フィンにおいて、前記ゲート構造物が位置した部分の前記第２方向における断面で、前記分離パターンは、前記第１及び第２フィン部分の隣接した部分の幅より小さい幅を有する、請求項１に記載の半導体装置。
【請求項7】
前記活性フィンにおいて、前記ゲート構造物が位置した部分の前記第２方向における断面で、前記分離パターンは、前記第１及び第２フィン部分の隣接した部分の幅より大きい幅を有する、請求項１に記載の半導体装置。
【請求項8】
前記ゲート電極は、前記第２フィン部分を前記第２方向に取り囲むように前記第１フィン部分と前記第２フィン部分との間の一領域を通る延長電極部を有し、
前記分離パターンは、前記延長電極部により前記第１方向に沿って第１パターン及び第２パターンに分離される、請求項１に記載の半導体装置。
前記分離パターンは、前記延長電極部により前記第１方向に沿って第１パターン及び第２パターンに分離される、請求項１に記載の半導体装置。
【請求項9】
前記ゲート絶縁膜は、前記延長電極部を前記第１方向に取り囲む延長部分を有する、請求項８に記載の半導体装置。
【請求項10】
前記活性フィンは複数の活性フィンを含み、前記ソース／ドレイン領域は前記複数の活性フィンにわたって配置され、
前記複数の活性フィンのそれぞれの分離パターンは互いに同一のレベルに位置する、請求項１に記載の半導体装置。
前記複数の活性フィンのそれぞれの分離パターンは互いに同一のレベルに位置する、請求項１に記載の半導体装置。
【請求項11】
前記活性フィンにおいて、前記ソース／ドレイン領域が位置した部分の前記第２方向における断面で、前記分離パターンは、前記活性フィンの側壁に延びた側壁延長部を有する、請求項１に記載の半導体装置。
【請求項12】
第１領域及び第２領域を含む上面を有する基板と、
前記基板の第１領域上に配置された第１トランジスターと、
前記基板の第２領域上に配置された第２トランジスターと、を含み、
前記第１トランジスターは、
前記基板の第１領域で第１方向に延びており、第１フィン部分、及び前記第１フィン部分上の第２フィン部分を有する第１活性フィンと、前記第１フィン部分と前記第２フィン部分との間に配置された第１分離パターンと、前記第１活性フィンを横切って前記第１方向と交差する第２方向に延び、前記第１分離パターンと同一の物質を含む一対の第１ゲートスペーサーを有する第１ゲート構造物と、前記第１ゲート構造物の両側の前記第２フィン部分の領域にそれぞれ配置された第１ソース／ドレイン領域と、を含み、
前記第２トランジスターは、
前記基板の第２領域で前記第１方向に延びた第２活性フィンと、前記第２活性フィンを横切って前記第２方向に延びた第２ゲート構造物と、前記第２ゲート構造物の両側の前記第２活性フィンの領域にそれぞれ配置された第２ソース／ドレイン領域と、を含む、半導体装置。
前記基板の第１領域上に配置された第１トランジスターと、
前記基板の第２領域上に配置された第２トランジスターと、を含み、
前記第１トランジスターは、
前記基板の第１領域で第１方向に延びており、第１フィン部分、及び前記第１フィン部分上の第２フィン部分を有する第１活性フィンと、前記第１フィン部分と前記第２フィン部分との間に配置された第１分離パターンと、前記第１活性フィンを横切って前記第１方向と交差する第２方向に延び、前記第１分離パターンと同一の物質を含む一対の第１ゲートスペーサーを有する第１ゲート構造物と、前記第１ゲート構造物の両側の前記第２フィン部分の領域にそれぞれ配置された第１ソース／ドレイン領域と、を含み、
前記第２トランジスターは、
前記基板の第２領域で前記第１方向に延びた第２活性フィンと、前記第２活性フィンを横切って前記第２方向に延びた第２ゲート構造物と、前記第２ゲート構造物の両側の前記第２活性フィンの領域にそれぞれ配置された第２ソース／ドレイン領域と、を含む、半導体装置。
【請求項13】
前記第１活性フィンの前記第１ゲート構造物により覆われた上端は、前記第２活性フィンの前記第２ゲート構造物により覆われた上端と同一のレベルを有する、請求項１２に記載の半導体装置。
【請求項14】
前記第１ゲート構造物は、前記第１フィン部分と前記第２フィン部分との間に延び、前記第２フィン部分を前記第２方向に取り囲むように構成される、請求項１２に記載の半導体装置。
【請求項15】
前記基板の上面は、第３トランジスターが配置された第３領域をさらに含み、
前記第３トランジスターは、
前記基板の第３領域で第１方向に延びており、第３フィン部分、及び前記第３フィン部分上の第４フィン部分を有する第３活性フィンと、前記第３フィン部分と前記第４フィン部分との間に配置された第２分離パターンと、前記第３活性フィンを横切って前記第２方向に延びた第３ゲート構造物と、前記第３ゲート構造物の両側の前記第４フィン部分の領域にそれぞれ配置された第３ソース／ドレイン領域と、を含み、
前記第２分離パターンは、前記第１分離パターンと同一のレベルに位置する、請求項１４に記載の半導体装置。
前記第３トランジスターは、
前記基板の第３領域で第１方向に延びており、第３フィン部分、及び前記第３フィン部分上の第４フィン部分を有する第３活性フィンと、前記第３フィン部分と前記第４フィン部分との間に配置された第２分離パターンと、前記第３活性フィンを横切って前記第２方向に延びた第３ゲート構造物と、前記第３ゲート構造物の両側の前記第４フィン部分の領域にそれぞれ配置された第３ソース／ドレイン領域と、を含み、
前記第２分離パターンは、前記第１分離パターンと同一のレベルに位置する、請求項１４に記載の半導体装置。
【請求項16】
基板上に配置され、第１方向に延びており、第１フィン部分、及び前記第１フィン部分上の第２フィン部分を有する活性フィンと、
前記第１フィン部分と前記第２フィン部分との間に配置された分離パターンと、
前記活性フィンを横切って前記第１方向と交差する第２方向に延びたゲート構造物と、
前記ゲート構造物の両側の前記第２フィン部分の領域にそれぞれ配置されたソース／ドレイン領域と、を含み、
前記ゲート構造物は、
前記活性フィンの一領域と交差し、前記第２フィン部分を前記第２方向に取り囲むように前記第１及び第２フィン部分の間の一領域を通る延長電極部を有するゲート電極と、
前記ゲート電極の前記第１方向における両側面に沿って前記第２方向に延び、前記分離パターンの物質と同一の物質を含む一対のゲートスペーサーと、
前記ゲート電極と前記活性フィンとの間に配置されたゲート絶縁膜と、を含む、半導体装置。
前記第１フィン部分と前記第２フィン部分との間に配置された分離パターンと、
前記活性フィンを横切って前記第１方向と交差する第２方向に延びたゲート構造物と、
前記ゲート構造物の両側の前記第２フィン部分の領域にそれぞれ配置されたソース／ドレイン領域と、を含み、
前記ゲート構造物は、
前記活性フィンの一領域と交差し、前記第２フィン部分を前記第２方向に取り囲むように前記第１及び第２フィン部分の間の一領域を通る延長電極部を有するゲート電極と、
前記ゲート電極の前記第１方向における両側面に沿って前記第２方向に延び、前記分離パターンの物質と同一の物質を含む一対のゲートスペーサーと、
前記ゲート電極と前記活性フィンとの間に配置されたゲート絶縁膜と、を含む、半導体装置。
【請求項17】
基板の上面に第１方向に延びており、前記基板の上面に垂直な方向に第１部分と第２部分に分離された活性パターンと、
前記活性パターンの第１部分と第２部分との間に配置された分離パターンと、
前記活性パターン上に、前記垂直な方向に互いに離隔して配置された複数のチャンネル層と、
前記複数のチャンネル層のそれぞれを取り囲むように前記第１方向と交差する第２方向に延びたゲート構造物と、
前記ゲート構造物の両側で前記第２部分の領域上に配置され、前記複数のチャンネル層のそれぞれに連結されたソース／ドレイン領域と、を含み、
前記ゲート構造物は、
前記複数のチャンネル層のそれぞれを取り囲むように前記第２方向に延びたゲート電極と、前記ゲート電極の前記第１方向における両側面に沿って前記第２方向に延び、前記分離パターンの物質と同一の物質を含む一対のゲートスペーサーと、前記ゲート電極と前記複数のチャンネル層との間に配置されたゲート絶縁膜と、を含む、半導体装置。
前記活性パターンの第１部分と第２部分との間に配置された分離パターンと、
前記活性パターン上に、前記垂直な方向に互いに離隔して配置された複数のチャンネル層と、
前記複数のチャンネル層のそれぞれを取り囲むように前記第１方向と交差する第２方向に延びたゲート構造物と、
前記ゲート構造物の両側で前記第２部分の領域上に配置され、前記複数のチャンネル層のそれぞれに連結されたソース／ドレイン領域と、を含み、
前記ゲート構造物は、
前記複数のチャンネル層のそれぞれを取り囲むように前記第２方向に延びたゲート電極と、前記ゲート電極の前記第１方向における両側面に沿って前記第２方向に延び、前記分離パターンの物質と同一の物質を含む一対のゲートスペーサーと、前記ゲート電極と前記複数のチャンネル層との間に配置されたゲート絶縁膜と、を含む、半導体装置。
【請求項18】
第１領域及び第２領域に区分された上面を有する半導体基板を準備する段階と、
前記半導体基板の第１領域に犠牲パターンを形成する段階と、
前記半導体基板上に前記犠牲パターンを覆うように半導体層を成長させる段階と、
前記半導体層及び前記半導体基板の一部領域までエッチングすることで、前記半導体基板の第１領域及び第２領域上にそれぞれ第１方向に延びた第１活性フィン及び第２活性フィンを形成する段階と、ここで、前記第１活性フィンは、第１フィン部分、及び前記第１フィン部分上の第２フィン部分を有し、前記第１フィン部分及び前記第２フィン部分は前記犠牲パターンにより分離されており、
前記第１活性フィン及び前記第２活性フィンにそれぞれ交差するように第１ダミーゲート構造物と第２ダミーゲート構造物を形成する段階と、
前記第１フィン部分と前記第２フィン部分との間の分離空間が形成されるように、前記第１活性フィンから犠牲パターンを除去する段階と、
前記第１ダミーゲート構造物及び前記第２ダミーゲート構造物の両側面にそれぞれ一対の第１ゲートスペーサーと一対の第２ゲートスペーサーを形成し、前記第１及び第２ゲートスペーサーと同一の物質で前記分離空間を充填することで分離パターンを形成する段階と、
前記第１ダミーゲート構造物の両側の前記第１活性フィンの領域、及び前記第２ダミーゲート構造物の両側の前記第２活性フィンの領域に、それぞれ第１ソース／ドレイン領域と第２ソース／ドレイン領域を形成する段階と、
第１ゲート空間及び第２ゲート空間が形成されるように前記第１ダミーゲート構造物及び前記第２ダミーゲート構造物を除去する段階と、
前記第１ゲート空間及び前記第２ゲート空間にそれぞれ第１ゲート構造物及び第２ゲート構造物を形成する段階と、を含む、半導体装置の製造方法。
前記半導体基板の第１領域に犠牲パターンを形成する段階と、
前記半導体基板上に前記犠牲パターンを覆うように半導体層を成長させる段階と、
前記半導体層及び前記半導体基板の一部領域までエッチングすることで、前記半導体基板の第１領域及び第２領域上にそれぞれ第１方向に延びた第１活性フィン及び第２活性フィンを形成する段階と、ここで、前記第１活性フィンは、第１フィン部分、及び前記第１フィン部分上の第２フィン部分を有し、前記第１フィン部分及び前記第２フィン部分は前記犠牲パターンにより分離されており、
前記第１活性フィン及び前記第２活性フィンにそれぞれ交差するように第１ダミーゲート構造物と第２ダミーゲート構造物を形成する段階と、
前記第１フィン部分と前記第２フィン部分との間の分離空間が形成されるように、前記第１活性フィンから犠牲パターンを除去する段階と、
前記第１ダミーゲート構造物及び前記第２ダミーゲート構造物の両側面にそれぞれ一対の第１ゲートスペーサーと一対の第２ゲートスペーサーを形成し、前記第１及び第２ゲートスペーサーと同一の物質で前記分離空間を充填することで分離パターンを形成する段階と、
前記第１ダミーゲート構造物の両側の前記第１活性フィンの領域、及び前記第２ダミーゲート構造物の両側の前記第２活性フィンの領域に、それぞれ第１ソース／ドレイン領域と第２ソース／ドレイン領域を形成する段階と、
第１ゲート空間及び第２ゲート空間が形成されるように前記第１ダミーゲート構造物及び前記第２ダミーゲート構造物を除去する段階と、
前記第１ゲート空間及び前記第２ゲート空間にそれぞれ第１ゲート構造物及び第２ゲート構造物を形成する段階と、を含む、半導体装置の製造方法。
【請求項19】
前記半導体層を成長させる段階は、
前記犠牲パターン上にマスクを形成する段階と、
前記マスクを用いて、前記基板の第２領域に前記犠牲パターンの上面と同一のレベルの上面を有するように第１半導体層を成長させる段階と、
前記犠牲パターン及び前記第１半導体層上に第２半導体層を再成長させる段階と、を含む、請求項１８に記載の半導体装置の製造方法。
前記犠牲パターン上にマスクを形成する段階と、
前記マスクを用いて、前記基板の第２領域に前記犠牲パターンの上面と同一のレベルの上面を有するように第１半導体層を成長させる段階と、
前記犠牲パターン及び前記第１半導体層上に第２半導体層を再成長させる段階と、を含む、請求項１８に記載の半導体装置の製造方法。
【請求項20】
前記第１活性フィンから犠牲パターンを除去する段階は、前記第１ダミーゲート構造物と重なった領域に位置した前記犠牲パターン部分を残留させる段階を含み、
前記分離空間は、前記残留した犠牲パターン部分により、前記第１方向に第１分離空間と第２分離空間に区分され、
前記分離パターンを形成する段階は、前記第１及び第２分離空間にそれぞれ第１及び第２分離パターンを形成する段階を含む、請求項１８に記載の半導体装置の製造方法。
前記分離空間は、前記残留した犠牲パターン部分により、前記第１方向に第１分離空間と第２分離空間に区分され、
前記分離パターンを形成する段階は、前記第１及び第２分離空間にそれぞれ第１及び第２分離パターンを形成する段階を含む、請求項１８に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体装置及び製造方法に関する。
【背景技術】
【0002】
半導体装置の高性能、高速化、及び／または多機能化などに対する要求の増加とともに、半導体装置の集積度の要求も増大している。半導体装置の高集積化の要求に応えるべく、３次元構造のチャンネルを備える半導体素子の開発が活発に行われている。
【発明の概要】
【発明が解決しようとする課題】
【0003】
本発明が解決しようとする課題の１つは、信頼性に優れた半導体装置を提供することにある。
【0004】
本発明が解決しようとする課題の１つは、簡素化された工程により信頼性に優れた半導体装置を製造する方法を提供することにある。
【課題を解決するための手段】
【0005】
本発明の一実施形態は、基板の上面に第１方向に延びており、第１フィン部分、及び上記第１フィン部分上の第２フィン部分を有する活性フィンと、上記第１フィン部分と上記第２フィン部分との間に配置された分離パターン（ｉｓｏｌａｔｉｏｎ ｐａｔｔｅｒｎ）と、上記活性フィンを横切って上記第１方向と交差する第２方向に延びたゲート構造物と、上記ゲート構造物の両側の上記第２フィン部分の領域にそれぞれ配置されたソース／ドレイン領域と、を含み、上記ゲート構造物は、上記活性フィンの一領域と交差して上記第２方向に延びるゲート電極と、上記ゲート電極の上記第１方向における両側面に沿って上記第２方向に延び、上記分離パターンの物質と同一の物質を含む一対のゲートスペーサーと、上記ゲート電極と上記活性フィンとの間に配置されたゲート絶縁膜と、を含む、半導体装置を提供する。
【0006】
本発明の一実施形態は、第１領域及び第２領域を含む上面を有する基板と、上記基板の第１領域上に配置された第１トランジスターと、上記基板の第２領域上に配置された第２トランジスターと、を含み、上記第１トランジスターは、上記基板の第１領域で第１方向に延びており、第１フィン部分、及び上記第１フィン部分上の第２フィン部分を有する第１活性フィンと、上記第１フィン部分と上記第２フィン部分との間に配置された第１分離パターンと、上記第１活性フィンを横切って上記第１方向と交差する第２方向に延び、上記第１分離パターンと同一の物質を含む一対の第１ゲートスペーサーを有する第１ゲート構造物と、上記第１ゲート構造物の両側の上記第２フィン部分の領域にそれぞれ配置された第１ソース／ドレイン領域と、を含み、上記第２トランジスターは、上記基板の第２領域で上記第１方向に延びた第２活性フィンと、上記第２活性フィンを横切って上記第２方向に延びた第２ゲート構造物と、上記第２ゲート構造物の両側の上記第２活性フィンの領域にそれぞれ配置された第２ソース／ドレイン領域と、を含む、半導体装置を提供する。
【0007】
本発明の一実施形態は、基板上に配置され、第１方向に延びており、第１フィン部分、及び上記第１フィン部分上の第２フィン部分を有する活性フィンと、上記第１フィン部分と上記第２フィン部分との間に配置された分離パターンと、上記活性フィンを横切って上記第１方向と交差する第２方向に延びたゲート構造物と、上記ゲート構造物の両側の上記第２フィン部分の領域にそれぞれ配置されたソース／ドレイン領域と、を含み、上記ゲート構造物は、上記活性フィンの一領域と交差し、上記第２フィン部分を上記第２方向に取り囲むように上記第１及び第２フィン部分の間の一領域を通る延長電極部を有するゲート電極と、上記ゲート電極の上記第１方向における両側面に沿って上記第２方向に延び、上記分離パターンの物質と同一の物質を含む一対のゲートスペーサーと、上記ゲート電極と上記活性フィンとの間に配置されたゲート絶縁膜と、を含む、半導体装置を提供する。
【0008】
本発明の一実施形態は、基板の上面に第１方向に延びており、上記基板の上面に垂直な方向に第１部分と第２部分に分離された活性パターンと、上記活性パターンの第１部分と第２部分との間に配置された分離パターンと、上記活性パターン上に、上記垂直な方向に互いに離隔して配置された複数のチャンネル層と、上記複数のチャンネル層のそれぞれを取り囲むように上記第１方向と交差する第２方向に延びたゲート構造物と、上記ゲート構造物の両側で上記第２部分の領域上に配置され、上記複数のチャンネル層のそれぞれに連結されたソース／ドレイン領域と、を含み、上記ゲート構造物は、上記複数のチャンネル層のそれぞれを取り囲むように上記第２方向に延びたゲート電極と、上記ゲート電極の上記第１方向における両側面に沿って上記第２方向に延び、上記分離パターンの物質と同一の物質を含む一対のゲートスペーサーと、上記ゲート電極と上記複数のチャンネル層との間に配置されたゲート絶縁膜と、を含む、半導体装置を提供する。
【0009】
本発明の一実施形態は、第１領域及び第２領域に区分された上面を有する半導体基板を準備する段階と、上記半導体基板の第１領域に犠牲パターンを形成する段階と、上記半導体基板上に上記犠牲パターンを覆うように半導体層を成長させる段階と、上記半導体層及び上記半導体基板の一部領域までエッチングすることで、上記半導体基板の第１領域及び第２領域上にそれぞれ第１方向に延びた第１活性フィン及び第２活性フィンを形成し、この時、上記第１活性フィンは、第１フィン部分、及び上記第１フィン部分上の第２フィン部分を有し、上記第１フィン部分及び上記第２フィン部分が上記犠牲パターンにより分離されている、段階と、上記第１活性フィン及び上記第２活性フィンにそれぞれ交差するように第１ダミーゲート構造物と第２ダミーゲート構造物を形成する段階と、上記第１フィン部分と上記第２フィン部分との間の分離空間が形成されるように、上記第１活性フィンから犠牲パターンを除去する段階と、上記第１ダミーゲート構造物及び上記第２ダミーゲート構造物の両側面にそれぞれ一対の第１ゲートスペーサーと一対の第２ゲートスペーサーを形成し、上記第１及び第２ゲートスペーサーと同一の物質で上記分離空間を充填することで分離パターンを形成する段階と、上記第１ダミーゲート構造物の両側の上記第１活性フィンの領域、及び上記第２ダミーゲート構造物の両側の上記第２活性フィンの領域に、それぞれ第１ソース／ドレイン領域と第２ソース／ドレイン領域を形成する段階と、第１ゲート空間及び第２ゲート空間が形成されるように上記第１ダミーゲート構造物及び上記第２ダミーゲート構造物を除去する段階と、上記第１ゲート空間及び上記第２ゲート空間にそれぞれ第１ゲート構造物及び第２ゲート構造物を形成する段階と、を含む、半導体装置の製造方法を提供する。
【発明の効果】
【0010】
ＳＯＩ（ｓｉｌｉｃｏｎ ｏｎ ｉｎｓｕｌａｔｏｒ）基板を用いることなく、埋め込まれた犠牲パターンを活性フィンの形成後に除去し、その除去された空間に、ゲートスペーサーの形成時に同一の物質を充填することで、所望のＳＯＩフィンフェット（ＦｉｎＦＥＴ）構造のような半導体装置を製造することができる。
【0011】
このように、短チャンネル効果特性が改善されたＳＯＩフィンフェット構造のような半導体装置（例えば、ＳＧ（Ｓｉｎｇｌｅ Ｇａｔｅ）トランジスターまたはＮ－ＭＯＳＦＥＴ）は、簡素化された工程により製造されることができ、１つの基板上にバルクフィンフェットのような半導体装置（例えば、ＥＧ（Ｅｎｈａｎｃｅｄ Ｇａｔｅ）トランジスターまたはＰ－ＭＯＳＦＥＴ）とともに実現することができる。
【0012】
本発明の多様で且つ有益な利点と効果は上述の内容に限定されず、本発明の具体的な実施形態を説明する過程でより容易に理解されることができる。
【図面の簡単な説明】
【0013】
【図1】本発明の一実施形態による半導体装置を示す平面図である。
【図5】本発明の多様な実施形態による半導体装置を示す断面図である。
【図6】本発明の一実施形態による半導体装置を示す平面図である。
【図8】本発明の一実施形態による半導体装置を示す断面図である。
【図9】本発明の一実施形態による半導体装置を示す平面図である。
【図11a】本発明の一実施形態による半導体装置の製造方法（基板製造過程）を説明するための主要工程の断面図である。
【図11b】本発明の一実施形態による半導体装置の製造方法（基板製造過程）を説明するための主要工程の断面図である。
【図11c】本発明の一実施形態による半導体装置の製造方法（基板製造過程）を説明するための主要工程の断面図である。
【図11d】本発明の一実施形態による半導体装置の製造方法（基板製造過程）を説明するための主要工程の断面図である。
【図12a】本発明の一実施形態による半導体装置の製造方法（フィンアイソレーション過程）を説明するための主要工程の断面図である。
【図12b】本発明の一実施形態による半導体装置の製造方法（フィンアイソレーション過程）を説明するための主要工程の断面図である。
【図12c】本発明の一実施形態による半導体装置の製造方法（フィンアイソレーション過程）を説明するための主要工程の断面図である。
【図12d】本発明の一実施形態による半導体装置の製造方法（フィンアイソレーション過程）を説明するための主要工程の断面図である。
【図12e】本発明の一実施形態による半導体装置の製造方法（フィンアイソレーション過程）を説明するための主要工程の断面図である。
【図12f】本発明の一実施形態による半導体装置の製造方法（フィンアイソレーション過程）を説明するための主要工程の断面図である。
【図13a】本発明の一実施形態による半導体装置の製造方法（ゲート構造物形成過程）を説明するための主要工程の断面図である。
【図13b】本発明の一実施形態による半導体装置の製造方法（ゲート構造物形成過程）を説明するための主要工程の断面図である。
【図13c】本発明の一実施形態による半導体装置の製造方法（ゲート構造物形成過程）を説明するための主要工程の断面図である。
【図13d】本発明の一実施形態による半導体装置の製造方法（ゲート構造物形成過程）を説明するための主要工程の断面図である。
【図15a】本発明の一実施形態による半導体装置の製造方法を説明するための主要工程の断面図である。
【図15b】本発明の一実施形態による半導体装置の製造方法を説明するための主要工程の断面図である。
【図15c】本発明の一実施形態による半導体装置の製造方法を説明するための主要工程の断面図である。
【図15d】本発明の一実施形態による半導体装置の製造方法を説明するための主要工程の断面図である。
【図15e】本発明の一実施形態による半導体装置の製造方法を説明するための主要工程の断面図である。
【図15f】本発明の一実施形態による半導体装置の製造方法を説明するための主要工程の断面図である。
【図16】本発明の一実施形態による半導体装置を示す平面図である。
【図18】本発明の一実施形態による半導体装置を示す平面図である。
【図20a】本発明の一実施形態による半導体装置の製造方法を説明するための主要工程の断面図である。
【図20b】本発明の一実施形態による半導体装置の製造方法を説明するための主要工程の断面図である。
【図20c】本発明の一実施形態による半導体装置の製造方法を説明するための主要工程の断面図である。
【図20d】本発明の一実施形態による半導体装置の製造方法を説明するための主要工程の断面図である。
【図20e】本発明の一実施形態による半導体装置の製造方法を説明するための主要工程の断面図である。
【図20f】本発明の一実施形態による半導体装置の製造方法を説明するための主要工程の断面図である。
【図20g】本発明の一実施形態による半導体装置の製造方法を説明するための主要工程の断面図である。
【図20h】本発明の一実施形態による半導体装置の製造方法を説明するための主要工程の断面図である。
【発明を実施するための形態】
【0014】
以下、添付図面を参照して、本発明の具体的な実施形態を詳細に説明する。
【0015】
図１は本発明の一実施形態による半導体装置を示す平面図であり、図２（ａ）及び（ｂ）はそれぞれ図１に示された半導体装置をＩａ－Ｉａ’及びＩｂ－Ｉｂ’に沿って切開して見た断面図であり、図３（ａ）及び（ｂ）はそれぞれ図１に示された半導体装置をＩＩ１ａ－ＩＩ１ａ’及びＩＩ１ｂ－ＩＩ１ｂ’に沿って切開して見た断面図であり、図４（ａ）及び（ｂ）はそれぞれ図１に示された半導体装置をそれぞれＩＩ２ａ－ＩＩ２ａ’及びＩＩ２ｂ－ＩＩ２ｂ’に沿って切開して見た断面図である。
【0016】
図１（ａ）から図４（ｂ）を参照すると、本実施形態による半導体装置１００は、基板１０１と、基板１０１の互いに異なる領域に配置された第１トランジスター１００Ａ及び第２トランジスター１００Ｂと、を含む。図１（ａ）、図２（ａ）、図３（ａ）、及び図４（ａ）はそれぞれ第１トランジスター１００Ａを示し、図１（ｂ）、図２（ｂ）、図３（ｂ）、及び図４（ｂ）はそれぞれ第２トランジスター１００Ｂを示す。
【0017】
先ず、図１（ａ）を参照すると、第１トランジスター１００Ａは、基板１０１の第１領域に第１方向（例えば、Ｄ１）に延びた第１活性フィン１０５Ａと、第１活性フィン１０５Ａと交差し、上記第１方向に垂直な第２方向（例えば、Ｄ２）に延びた複数の第１ゲート構造物１６０Ａと、を含む。これと類似して、図１（ｂ）を参照すると、第２トランジスター１００Ｂは、基板１０１の第２領域に第１方向（例えば、Ｄ１）に延びた第２活性フィン１０５Ｂと、第２活性フィン１０５Ｂと交差し、上記第１方向に垂直な第２方向（例えば、Ｄ２）に延びた複数の第２ゲート構造物１６０Ｂと、を含む。
【0018】
基板１０１は、例えば、ＳｉまたはＧｅのような半導体、またはＳｉＧｅ、ＳｉＣ、ＧａＡｓ、ＩｎＡｓ、またはＩｎＰのような化合物半導体を含むことができる。基板１０１は、不純物がドープされたウェル（ｗｅｌｌ）、または不純物がドープされた構造物のような活性領域を含むことができる。例えば、上記第１領域の活性領域は、Ｎ－ＭＯＳＦＥＴのためのｐ型ウェル（ｗｅｌｌ）を有し、上記第２領域の活性領域は、Ｐ－ＭＯＳＦＥＴのためのｎ型ウェルを有することができる。
【0019】
一部の実施形態において、第１トランジスター１００ＡはＳＧ（Ｓｉｎｇｌｅ Ｇａｔｅ）トランジスターを含み、第２トランジスター１００ＢはＥＧ（Ｅｎｈａｎｃｅｄ Ｇａｔｅ）トランジスターを含むことができる。一部の実施形態では、第１トランジスター１００ＡはＮ－ＭＯＳＦＥＴを含み、第２トランジスター１００ＢはＰ－ＭＯＳＦＥＴを含むことができるが、本発明の範囲がこれに限定されるものではない。
【0020】
【0021】
第１及び第２活性フィン１０５Ａ、１０５Ｂはそれぞれ、基板１０１（または活性領域）の上面から第３方向（例えば、Ｄ３）に突出したパターンを有する。第１及び第２活性フィン１０５Ａ、１０５Ｂは、各トランジスター１００Ａ、１００Ｂのチャンネル領域として提供されることができる。本実施形態において、第１及び第２活性フィン１０５Ａ、１０５Ｂはそれぞれ１個が示されているが、上記第２方向（例えば、Ｄ１）に並んで配列された複数個が提供されることができる（図１６及び図１７ａから図１７ｃ参照）。
【0022】
素子分離膜１１０は、第１及び第２活性フィン１０５Ａ、１０５Ｂを定義する（図３（ａ）及び図３（ｂ）、図４（ａ）及び図４（ｂ）参照）。素子分離膜１１０は浅いトレンチ素子分離（シャロートレンチアイソレーション）膜（ｓｈａｌｌｏｗ ｔｒｅｎｃｈ ｉｓｏｌｉａｔｉｏｎ ｆｉｌｍ）であることができる。例えば、素子分離膜１１０は、シリコン酸化物またはシリコン酸化物系の絶縁性物質を含むことができる。第１及び第２活性フィン１０５Ａ、１０５Ｂは、素子分離膜１１０を貫通し、且つその一部が素子分離膜１１０の上部から突出することができる。
【0023】
第１及び第２トランジスター１００Ａ、１００Ｂはそれぞれ第１及び第２ゲート構造物１６０Ａ、１６０Ｂを含むことができる。図１に示されたように、第１及び第２ゲート構造物１６０Ａ、１６０Ｂはそれぞれ、第１及び第２領域で上記第２方向（例えば、Ｄ２）に延びたライン状を有することができる。第１及び第２ゲート構造物１６０Ａ、１６０Ｂはそれぞれ、第１及び第２活性フィン１０５Ａ、１０５Ｂのそれぞれの一領域と重なることができる。第１及び第２ゲート構造物１６０Ａ、１６０Ｂはそれぞれ、一対のゲートスペーサー１６２と、一対のゲートスペーサー１６２の間に順に配置されたゲート絶縁膜１６４及びゲート電極１６５と、ゲート電極１６５上に配置されたゲートキャッピング（ｃａｐｐｉｎｇ）層１６６と、を含むことができる。すなわち、ゲート電極１６５はそれぞれ第１及び第２活性フィン１０５Ａ、１０５Ｂの一領域と交差して第２方向（例えば、Ｄ２）に延び、一対のゲートスペーサー１６２は、ゲート電極１６５のそれぞれの第１方向（例えば、Ｄ１）における両側面にそれぞれ配置されることができる。
【0024】
例えば、ゲート絶縁膜１６４は、シリコン酸化物及び／またはｈｉｇｈ－ｋ誘電体（ｈｉｇｈ－ｋ ｄｉｅｌｅｃｔｒｉｃ）を含むことができる。ゲート電極１６５は、ドープされたシリコン、金属窒化物（例えば、ＴｉＮ、ＴａＮ、またはＷＮなど）または金属（例えば、Ｗなど）などのような導電性物質を含むことができる。例えば、ゲートスペーサー１６２は、ＳｉＯ、ＳｉＮ、ＳｉＯＮ、またはＳｉＯＣなどのような絶縁性物質で形成されることができ、ゲートキャッピング層１６６は、ＳｉＮまたはＳｉＯＮなどのような絶縁性物質で形成されることができる。
【0025】
一部の実施形態において、第１ゲート構造物１６０Ａと第２ゲート構造物１６０Ｂの各構成要素は互いに異なって構成されることができる。例えば、第１トランジスター１００ＡはＳＧトランジスターであり、第２トランジスター１００ＢはＥＧトランジスターである場合、第２ゲート構造物１６０Ｂのゲート絶縁膜１６４は、第１ゲート構造物１６０Ａのゲート絶縁膜１６４の厚さより大きい厚さで形成されることができる。
【0026】
本実施形態において、第１トランジスター１００Ａは、短チャンネル効果（ｓｈｏｒｔ ｃｈａｎｎｅｌ ｅｆｆｅｃｔ）を防止するために、ＳＯＩフィンフェット（ＦｉｎＦＥＴ）構造と類似して、第１活性フィン１０５Ａに埋め込まれた絶縁膜である分離パターン（ｉｓｏｌａｔｉｏｎ ｐａｔｔｅｒｎ）１２０を有することができる。
【0027】
本実施形態に採用された第１活性フィン１０５Ａは、基板１０１の上面に垂直な第３方向（例えば、Ｄ３）に第１フィン部分１０５ａと第２フィン部分１０５ｂに区分され、分離パターン１２０は第１フィン部分１０５ａと第２フィン部分１０５ｂとの間に配置されることができる。分離パターン１２０は、第１ゲート構造物１６０Ａのゲートスペーサー１６２とともに形成されることができる。
【0028】
例えば、本実施形態に採用された分離パターン１２０は、基板１０１として予め製造されたＳＯＩ（ｓｉｌｉｃｏｎ ｏｎ ｉｎｓｕｌａｔｏｒ）基板を用いず、基板１０１の第１領域に予め埋め込まれた犠牲パターン（図１２ａの１３１）を用いて提供されることができる。具体的に、第１活性フィン１０５Ａの形成後に犠牲パターンを除去し、ゲートスペーサー１６２を形成する過程で、その除去された空間を、ゲートスペーサー１６２の絶縁物質と同一の絶縁物質で充填させることで、所望の分離パターン１２０を形成することができる（図１２ｄ及び図１２ｅ参照）。このような充填過程で、分離パターン１２０は、第１フィン部分１０５ａの上面及び第２フィン部分１０５ｂの下面からそれぞれ成長して互いにマージ（ｍｅｒｇｅ）されることができる。
【0029】
図２（ａ）、図３（ａ）、及び図４（ａ）に示されたように、本実施形態に採用された分離パターン１２０は、第１フィン部分１０５ａの上面から成長した第１部分１２０ａと、第２フィン部分１０５ｂの下面から成長した第２部分１２０ｂと、を含み、第１部分１２０ａと第２部分１２０ｂとの間に境界面ＢＬを有することができる。かかる境界面ＢＬは、第１部分１２０ａ及び第２部分１２０ｂが互いにマージされた面であり、電子マイクロ顕微鏡（例えば、ＳＥＭ、ＴＥＭ）により撮影された写真で視覚的に識別されることができる。
【0030】
但し、図２（ａ）の断面で、分離パターン１２０の形成過程が他の領域とやや異なるため、境界面ＢＬがやや異なって現われるか、明確ではないことがある。具体的に、分離パターン１２０の形成時に、図２（ａ）に示された断面では、ダミーゲート構造物により取り囲まれた空間に形成されるため、絶縁物質が、第１フィン部分１０５ａの上面及び第２フィン部分１０５ｂの下面だけでなく、ダミーゲート構造物により提供される表面（上記空間の側面）から成長して充填される方式により形成されることができる。したがって、境界面ＢＬが他の領域（例えば、図４（ａ））とは異なって現われるか、確認されないことがある。
【0031】
第１活性フィン１０５Ａにおいて、第１ソース／ドレイン領域１５０Ａが位置した部分の上記第２方向（例えば、Ｄ２）における断面（図４（ａ）参照）で、分離パターン１２０は、第１活性フィン１０５Ａ、すなわち、第１フィン部分１０５ａ及び第２フィン部分１０５ｂの側壁に延びた側壁延長部１２０Ｅを有することができる。これと類似して、図４（ｂ）を参照すると、第２ソース／ドレイン領域１５０Ｂの下で、第２活性フィン１０５Ｂの第２方向（例えば、Ｄ２）における両側壁のそれぞれに、ゲートスペーサー１６２と同一の物質膜１２０Ｅ’が形成されることができる。
【0032】
本実施形態では、ＳＯＩ基板を用いず、第１トランジスター１００ＡをＳＯＩフィンフェットと類似して、第１活性フィン１０５Ａ内に分離パターン１２０が導入された構造で実現し、第２トランジスター１００Ｂをバルクフィンフェットと類似のＦｉｎＦＥＴ構造で実現することができる。
【0033】
このように、本実施形態では、基板１０１の第１領域のみに、選択的に分離パターン１２０のための犠牲パターンを導入する（図１１ｂ参照）。かかる選択的な犠牲パターンの導入にもかかわらず、基板１０１は、第１領域及び第２領域にわたって平坦な上面を有することができる（図１１ｃ及び図１１ｄ参照）。その結果、第１及び第２活性フィン１０５Ａ、１０５Ｂの高さを実質的に同一に形成することができる。図３（ａ）及び図３（ｂ）に示されたように、第１活性フィン１０５Ａの第１ゲート構造物１６０Ａで覆われた上端は、第２活性フィン１０５Ｂの第２ゲート構造物１６０Ｂで覆われた上端と同一のレベルを有することができる。
【0034】
第１トランジスター１００Ａは、第１ゲート構造物１６０Ａの両側に位置した第１活性フィン１０５Ａの領域に位置した第１ソース／ドレイン領域１５０Ａを含むことができる。これと類似して、第２トランジスター１００Ｂは、第２ゲート構造物１６０Ｂの両側に位置した第２活性フィン１０５Ｂの領域に位置した第２ソース／ドレイン領域１５０Ｂを含むことができる。
【0035】
第１及び第２ソース／ドレイン領域１５０Ａ、１５０ＢはＳｉ、ＳｉＧｅ、またはＧｅを含むことができ、ＮまたはＰ－ＭＯＳＦＥＴによって、第１及び第２ソース／ドレイン領域１５０Ａ、１５０Ｂは互いに異なる物質または他の形状を有することができる。例えば、第１トランジスター１００ＡがＮ－ＭＯＳＦＥＴである場合、第１ソース／ドレイン領域１５０Ａはシリコンを含み、Ｎ型不純物（例えば、リン（Ｐ）、窒素（Ｎ）、ヒ素（Ａｓ）、アンチモン（Ｓｂ））でドープされることができる。第１ソース／ドレイン領域１５０Ａは、六角形状、または緩やかな角を有する多角形状の断面を有することができる。第２トランジスター１００ＢがＰＭＯＳトランジスターである場合、第２ソース／ドレイン領域１５０Ｂはシリコン－ゲルマニウム（ＳｉＧｅ）を含むことができ、Ｐ型不純物（例えば、ホウ素（Ｂ）、インジウム（Ｉｎ）、ガリウム（Ｇａ））でドープされることができる。第２ソース／ドレイン領域１５０Ｂは、五角形状の断面を有することができる。
【0036】
このように、第１及び第２トランジスター１００Ａ、１００Ｂはそれぞれ、第１及び第２活性フィン１０５Ａ、１０５Ｂと、第１及び第２ゲート構造物１６０Ａ、１６０Ｂと、第１及び第２ソース／ドレイン領域１５０Ａ、１５０Ｂと、から構成されることができる。
【0037】
素子分離膜１１０上には層間絶縁膜１８０が配置されることができる。層間絶縁膜１８０は、第１及び第２ゲート構造物１６０Ａ、１６０Ｂを取り囲み、且つ第１及び第２ソース／ドレイン領域１５０Ａ、１５０Ｂ上に配置されることができる。例えば、層間絶縁膜１８０は、ＦＯＸ（Ｆｌｏｗａｂｌｅ Ｏｘｉｄｅ）、ＴＯＳＺ（Ｔｏｎｅｎ ＳｉｌａＺｅｎ）、ＵＳＧ（Ｕｎｄｏｐｅｄ Ｓｉｌｉｃａ Ｇｌａｓｓ）、ＢＳＧ（Ｂｏｒｏｓｉｌｉｃａ Ｇｌａｓｓ）、ＰＳＧ（ＰｈｏｓｐｈｏＳｉｌａｃａ Ｇｌａｓｓ）、ＢＰＳＧ（ＢｏｒｏＰｈｏｓｐｈｏＳｉｌｉｃａ Ｇｌａｓｓ）、ＰＥＴＥＯＳ（Ｐｌａｓｍａ Ｅｎｈａｎｃｅｄ Ｔｅｔｒａ Ｅｔｈｙｌ Ｏｒｔｈｏ Ｓｉｌｉｃａｔｅ）、ＦＳＧ（Ｆｌｕｏｒｉｄｅ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）、ＨＤＰ（Ｈｉｇｈ Ｄｅｎｓｉｔｙ Ｐｌａｓｍａ）ｏｘｉｄｅ、ＰＥＯＸ（Ｐｌａｓｍａ Ｅｎｈａｎｃｅｄ Ｏｘｉｄｅ）、ＦＣＶＤ（Ｆｌｏｗａｂｌｅ ＣＶＤ）酸化物、またはこれらの組み合わせが挙げられる。層間絶縁膜１８０は、化学気相成長（ＣＶＤ）、流動性（ｆｌｏｗａｂｌｅ）－ＣＶＤ工程、またはスピンコーティング工程を用いて形成されることができる。
【0038】
図２（ａ）及び図２（ｂ）と図４（ａ）及び図４（ｂ）を参照すると、第１及び第２トランジスター１００Ａ、１００Ｂはそれぞれ、第１及び第２ソース／ドレイン領域１５０Ａ、１５０Ｂにそれぞれ連結された第１及び第２コンタクト構造物１９０Ａ、１９０Ｂを含む。第１及び第２コンタクト構造物１９０Ａ、１９０Ｂはそれぞれ、上記第３方向（例えば、Ｄ３）に層間絶縁膜１８０を貫通して形成されることができる。第１及び第２コンタクト構造物１９０Ａ、１９０Ｂはそれぞれ、コンタクトプラグ１９５と、コンタクトプラグ１９５の側壁及び底面を取り囲む導電性バリアー膜１９２を含むことができる。例えば、導電性バリアー膜１９２は、Ｔｉ、Ｔａ、ＴｉＮ、ＴａＮ、またはこれらの組み合わせを含むことができ、コンタクトプラグ１９５は、タングステン（Ｗ）、コバルト（Ｃｏ）、チタン（Ｔｉ）、これらの合金、またはこれらの組み合わせを含むことができる。第１及び第２ソース／ドレイン領域１５０Ａ、１５０Ｂはそれぞれ、第１及び第２コンタクト構造物１９０Ａ、１９０Ｂと接触する領域に、コンタクト抵抗を減少させるための金属シリサイド膜を含むことができる。例えば、金属シリサイド膜は、ＣｏＳｉ、ＮｉＳｉ、またはＴｉＳｉを含むことができる。
【0039】
このように、本実施形態による半導体装置１００は、基板１０１として、比較的高価であるＳＯＩ基板を用いることなく、第１活性フィン１０５Ａにゲートスペーサー１６２の物質と同一の物質である分離パターン１２０を導入することで、第１トランジスター１００Ａで効果的に短チャンネル効果を防止することができる。また、単一の基板１０１で、ＳＯＩフィンフェットと類似に分離パターン１２０を有する第１トランジスター１００Ａと、バルクフィンフェットと類似の第２トランジスター１００Ｂをともに形成することができる。
【0040】
【0041】
図５（ａ）及び図５（ｂ)に示された断面はどちらも図３（ａ）の断面に対応するものであり、活性フィン１０５のそれぞれにおいて、ゲート構造物１６０（またはゲート電極１６５）が位置した部分の第２方向（例えば、Ｄ２）での断面と理解されることができる。
【0042】
図５（ａ）及び図５（ｂ)を参照すると、それぞれの実施形態による半導体装置１００Ａ’、１００Ａ’’は、活性フィン１０５内、すなわち、第１フィン部分１０５ａと第２フィン部分１０５ｂとの間の分離パターン１２０’、１２０’’を含む。
【0043】
分離パターン１２０’、１２０’’はそれぞれ、上述の実施形態と類似して、第１フィン部分１０５ａの上面から成長した第１部分１２０ａと、第２フィン部分１０５ｂの下面から成長した第２部分１２０ｂと、を含み、第１部分１２０ａと第２部分１２０ｂとの間に境界面ＢＬを有することができる。但し、本実施形態による分離パターン１２０’、１２０’’は活性フィン１０５の幅と異なる幅を有することができる。
【0044】
図５（ａ）を参照すると、分離パターン１２０’は、第１及び第２フィン部分１０５ａ、１０５ｂの隣接した部分の幅Ｗ２より小さい幅Ｗ１を有することができる。
【0045】
これと異なって、図５（ｂ)を参照すると、分離パターン１２０’’は、第１及び第２フィン部分１０５ａ、１０５ｂの隣接した部分の幅Ｗｂより大きい幅Ｗａを有することができる。
【0046】
かかる分離パターン１２０’、１２０’’の幅は、活性フィン１０５の形成のためのエッチング工程条件と、基板１０１を構成する物質と犠牲パターン（図１１ｂの１３１）の物質のエッチング選択比によって決定されることができる。具体的に、活性フィン１０５の形成過程で犠牲パターンがオーバーエッチングされる場合、図５（ａ）に示されたように、分離パターン１２０’の幅Ｗ１が相対的に小さくなることができ、反対の場合には、図５（ｂ)に示されたように、分離パターン１２０’’の幅Ｗａが相対的に大きくなることができる。
【0047】
【0048】
図６、及び図７ａから図７ｃを参照すると、本実施形態による半導体装置１００Ｃは、ゲートスペーサー１６２が複数のスペーサー膜１６２ａ、１６２ｂで形成される点と、分離パターン１２０を構成する膜の積層構造が異なる点を除き、図１（ａ）から図４（ｂ）に示された実施形態と類似すると理解することができる。また、本実施形態の構成要素は、特に反対される説明がない限り、図１（ａ）から図４（ｂ）に示された実施形態の同一または類似の構成要素についての説明を参照して理解されることができる。
【0049】
本実施形態に採用されたゲートスペーサー１６２は、上述の実施形態と異なって、ゲート電極１６５の両側面上に順に積層された複数のスペーサー膜１６２ａ、１６２ｂを含むことができる。
【0050】
図６及び図７ａに示されたように、ゲートスペーサー１６２は、ゲート電極１６５の両側壁上に順に積層された第１スペーサー膜１６２ａと第２スペーサー膜１６２ｂを含むことができる。第１及び第２スペーサー膜１６２ａ、１６２ｂは、互いに異なる誘電率を有する絶縁膜を含むことができる。例えば、第１及び第２スペーサー膜１６２ａ、１６２ｂの少なくとも１つは、シリコン酸化物（ＳｉＯｘ）、シリコン窒化物（ＳｉＮｘ）、シリコン酸窒化物（ＳｉＯｘＮｙ）、シリコン炭化窒化物（ＳｉＣｘＮｙ）、及びシリコン酸化炭化窒化物（ＳｉＯｘＣｙＮｚ）を含むことができる。
【0051】
分離パターン１２０は、境界面ＢＬを有する第１部分１２０ａ及び第２部分１２０ｂを有し、第１及び第２部分１２０ａ、１２０ｂはそれぞれ、境界面ＢＬを基準として対称配列された第１絶縁膜１２１ａ、１２１ｂ及び第２絶縁膜１２２ａ、１２２ｂを含む。すなわち、第１フィン部分１０５ａの上面から、第１絶縁膜１２１ａ、第２絶縁膜１２２ａ、第２絶縁膜１２２ｂ、及び第１絶縁膜１２１ｂの順に配置されることができる。第１絶縁膜１２１ａ、１２１ｂは第１スペーサー膜１６２ａの物質と同一の物質を含み、第２絶縁膜１２２ａ、１２２ｂは第２スペーサー膜１６２ｂの物質と同一の物質を含むことができる。
【0052】
このように、ゲートスペーサー１６２のスペーサー膜１６２ａ、１６２ｂの堆積順序によって、第１フィン部分１０５ａの上面及び第２フィン部分１０５ｂの下面から、それぞれ対応する物質の絶縁膜（１２１ａ、１２１ｂと１２２ａ、１２２ｂ）が順に成長することができる。
【0053】
但し、図７ｂを参照すると、第１絶縁膜１２１ａ、１２１ｂは、ゲート絶縁膜１６４に沿って第２絶縁膜１２２ａ、１２２ｂの部分を取り囲むように配置されることができる。上述のように、分離パターン１２０の形成過程が、図７ｂに示された断面では他の領域とやや異なる。具体的に、分離パターン１２０の形成時に、図７ｂに示された断面では、両側面がダミーゲート構造物により取り囲まれた空間を有するため、第１絶縁膜１２１ａ、１２１ｂは、第１フィン部分１０５ａの上面及び第２フィン部分１０５ｂの下面だけでなく、ダミーゲート構造物により提供される側面からも成長する。したがって、図７ｂに示されたように、第１絶縁膜１２１ａ、１２１ｂが取り囲まれた構造を有し、その内部空間に第２絶縁膜１２２ａ、１２２ｂが充填される方式により形成されることができる。
【0054】
【0055】
図８を参照すると、本実施形態による半導体装置１００Ｃ’は、上述の実施形態と類似して、二重膜のゲートスペーサー１６２を有する。具体的に、本実施形態に採用されたゲートスペーサー１６２は、ゲート電極１６５の両側面上に順に積層された第１及び第２スペーサー膜１６２ａ、１６２ｂを含むことができる。
【0056】
しかし、本実施形態に採用された分離パターン１２０の第１及び第２部分１２０ａ、１２０ｂのそれぞれは、第１スペーサー膜１６２ａと同一の物質の絶縁膜で構成されることができる。第１及び第２部分１２０ａ、１２０ｂの絶縁膜は接する境界面ＢＬを有することができる。
【0057】
本実施形態では、ゲートスペーサー１６２の形成時に、第１スペーサー膜１６２ａの堆積過程で、第１スペーサー膜１６２ａと同一の物質の絶縁膜のみで分離パターン１２０を形成することができる。例えば、分離パターン１２０の厚さが薄い場合、ゲートスペーサー１６２が多数のスペーサー膜１６２ａ、１６２ｂで構成されても、先に堆積されるスペーサー膜１６２ａと同一の物質のみで分離パターン１２０が形成されてもよい。
【0058】
図９は本発明の一実施形態による半導体装置を示す平面図であり、図１０ａから図１０ｃはそれぞれ、図９に示された半導体装置をＩ－Ｉ’、ＩＩ１－ＩＩ１’、及びＩＩ２－ＩＩ２’に沿って切開して見た断面図である。
【0059】
図９、及び図１０ａから図１０ｃを参照すると、本実施形態による半導体装置１００Ｄは、ゲート構造体１６０（特に、ゲート電極１６５）が、第２フィン部分１０５ｂを第２方向（例えば、Ｄ２）に取り囲むゲートオールアラウンド（Ｇａｔｅ－Ａｌｌ－Ａｒｏｕｎｄ、ＧＡＡ）構造である点を除き、図１（ａ）から図４（ｂ）に示された実施形態と類似すると理解することができる。また、本実施形態の構成要素は、特に別段の説明がない限り、図１（ａ）から図４（ｂ）に示された実施形態の同一または類似の構成要素についての説明を参照して理解されることができる。
【0060】
本実施形態に採用されたゲート電極１６５は、上記第２フィン部分１０５ｂを上記第２方向（例えば、Ｄ２）に取り囲む延長電極部１６５Ｅを有することができる（図１０ｂ参照）。また、ゲート絶縁膜１６４は、延長電極部１６５Ｅを上記第１方向（例えば、Ｄ１）に取り囲む延長部分１６４Ｅを有することができる（図１０ａ及び図１０ｂ参照）。
【0061】
図１０ａに示されたように、延長電極部１６５Ｅは、上記第１フィン部分１０５ａと上記第２フィン部分１０５ｂとの間の一領域（すなわち、ゲート電極と重なった部分）を通るため、分離パターン１２０は延長電極部１６５Ｅにより、第１方向（例えば、Ｄ１）に沿って複数のパターンに分離されることができる。
【0062】
一方、図１０ａ及び図１０ｃに示されたように、本実施形態によるＧＡＡ構造の半導体装置１００Ｄにおいて、分離パターン１２０は、ゲート電極１６５と第３方向（例えば、Ｄ３）に重なった部分を除いた活性フィン１０５の部分、すなわち、ソース／ドレイン領域１５０が位置した活性フィン１０５の部分に位置することができる。
【0063】
このように、本発明による分離パターン１２０を備えた半導体装置は多様な構造（例えば、ＦｉｎＦＥＴ、ＧＡＡ－ＦＥＴ）で形成されることができ、図１に示された実施形態のように、単一の基板上に、分離パターンを備えないバルクフェット（ｂｕｌｋ－ＦＥＴ）とともに実現されることができる。例えば、図９及び図１０ａから図１０ｃに示された半導体装置１００Ｄ（ＧＡＡ－ＦＥＴ）は、図１の第１トランジスター１００Ａを代替するか、第１及び第２トランジスター１００Ａ、１００Ｂとともに、同一の基板１０１に形成されることができる。
【0064】
以下、本発明の一実施形態による半導体装置の製造方法の一例を説明する。以下の製造方法（図１１ａから図１４ｆ）は、図１から図４（ｂ）に示された半導体装置と類似して、同一の基板上にＳＯＩフィンフェットとバルクフィンフェットを形成する例を説明する。
【0065】
図１１ａから図１１ｄは本発明の一実施形態による半導体装置の製造方法（基板製造過程）を説明するための主要工程毎の断面図であり、図１４ａ及び図１４ｂはそれぞれ図１１ａ及び図１１ｃの半導体装置を示す平面図である。
【0066】
【0067】
半導体基板１０１’は、異なる形態の素子が形成される第１領域Ａ及び第２領域Ｂに区分されることができる。犠牲層１３１Ｌは、半導体基板１０１’の物質とエッチング選択比を有する半導体物質を含むことができる。例えば、半導体基板１０１’はシリコン（Ｓｉ）基板であることができ、犠牲層１３１Ｌはシリコン－ゲルマニウム（ＳｉＧｅ）を含むことができる。犠牲層１３１Ｌの厚さは、最終構造の分離パターン（図１３ｄの１２０）の厚さを定義することができる。
【0068】
図１１ｂを参照すると、半導体基板１０１’の第１領域Ａを覆うマスクパターン１３９及び犠牲パターン１３１を形成することができる。
【0069】
犠牲層１３１Ｌ上にマスク物質層を形成し、第２領域Ｂを開放するフォトレジスト膜ＰＲを用いて、第２領域Ｂに位置したマスク物質層部分及び犠牲層部分を選択的に除去することができる。本実施形態において、マスク物質層またはマスクパターン１３９は非晶質物質層であり、エピタキシャル成長を抑える層として提供されることができる。例えば、マスクパターン１３９は、シリコン酸化物（ＳｉＯｘ）、シリコン窒化物（ＳｉＮｘ）、シリコン酸窒化物（ＳｉＯｘＮｙ）、シリコン炭化窒化物（ＳｉＣｘＮｙ）、またはシリコン酸化炭化窒化物（ＳｉＯｘＣｙＮｚ）を含むことができる。
【0070】
【0071】
本工程で、第１半導体層１０１Ｐは、犠牲パターン１３１の上面と同一のレベルの上面を有するように形成することができる。第１半導体層１０１Ｐは半導体基板１０１’と同一の物質で形成することができる。例えば、第１半導体層１０１Ｐはシリコンを含むことができる。このように、第１半導体層１０１Ｐは平坦化層として提供されることができる。本工程により、最終基板１０１は、追加的な平坦化工程を行うことなく平坦な上面を有することができる。
【0072】
図１１ｄを参照すると、犠牲パターン１３１及び第１半導体層１０１Ｐ上に第２半導体層１０１Ｕを再成長させることで、所望の基板１０１を得ることができる。
【0073】
基板１０１は、第１領域Ａに埋め込まれた犠牲パターン１３１を有するが、第２領域Ｂは単一のバルク（例えば、Ｓｉバルク）で構成されることができる。本実施形態により製造された基板１０１は、第１領域Ａのみに犠牲パターン１３１を有しても、追加的な平坦化工程を行うことなく平坦な上面を有することができる。
【0074】
図１２ａから図１２ｆは本発明の一実施形態による半導体装置の製造方法（フィン（ｆｉｎ）アイソレーション過程）を説明するための主要工程毎の断面図であり、図１４ｃ、図１４ｄ、及び図１４ｅはそれぞれ、図１２ａ、図１２ｃ、及び図１２ｆの半導体装置を示す平面図である。
【0075】
図１２ａ及び図１４ｃを参照すると、図１１ｄの工程で得られた基板１０１を部分的にエッチングすることで、上記基板１０１の第１領域Ａ及び第２領域Ｂ上に、それぞれ第１方向（例えば、Ｄ１）に延びた第１活性フィン１０５Ａ及び第２活性フィン１０５Ｂを形成する。
【0076】
フィンを形成するためのエッチング工程は、マスクを用いた異方性エッチング工程により行うことができる。例えば、異方性エッチング工程では、ダブルパターニング技術（Ｄｏｕｂｌｅ Ｐａｔｔｅｒｎｉｎｇ Ｔｅｃｈｎｏｌｏｇｙ、ＤＰＴ）またはクアッドパターニング技術（Ｑｕａｄｒａｐｌｅ Ｐａｔｔｅｒｎｉｎｇ Ｔｅｃｈｎｏｌｏｇｙ、ＱＰＴ）を用いることができる。第１及び第２活性フィン１０５Ａ、１０５Ｂは、第１及び第２半導体層１０１Ｐ、１０１Ｕより深く、且つ少なくとも犠牲パターン１３１の下に位置した半導体基板１０１’の一部領域までエッチングして形成することができる。
【0077】
図１２ａに示されたように、第１活性フィン１０５Ａは、第１フィン部分１０５ａと、第１フィン部分１０５ａ上の第２フィン部分１０５ｂと、を有し、第１フィン部分１０５ａ及び第２フィン部分１０５ｂは犠牲パターン１３１により分離されることができる。
【0078】
本実施形態において、第１及び第２活性フィン１０５Ａ、１０５Ｂの形成過程で犠牲パターン１３１がオーバーエッチングされる場合、犠牲パターン１３１は、第１活性フィン１０５Ａの側面より内部に入り込んだ凹状の側面ＣＳを有することができる。犠牲パターン１３１は後続工程で形成される分離パターン（図１２ｅの１２０）を定義するため、かかるオーバーエッチングにより、分離パターンは隣接した第１活性フィン１０５Ａの部分の幅より小さくなることができる（図５（ａ）参照）。本実施形態と異なって、犠牲パターン１３１がより少なくエッチングされる場合、犠牲パターン１３１が第１活性フィン１０５Ａの側面より突出した構造を有することができる。その結果、分離パターン１２０は、隣接した第１活性フィン１０５Ａの部分の幅より大きくなることができる（図５（ｂ)参照）。
【0079】
図１２ｂを参照すると、第１及び第２活性フィン１０５Ａ、１０５Ｂを取り囲む素子分離膜１１０を形成することができる。
【0080】
素子分離膜１１０は、第１及び第２活性フィン１０５Ａ、１０５Ｂを覆うように絶縁性物質層を形成した後、その絶縁性物質層を平坦化する工程が先に行われることができる。例えば、素子分離膜１１０は、ＥＯＳ、ＵＳＧ、ＰＳＧ、ＢＳＧ、ＢＰＳＧ、ＦＳＧ、ＳＯＧ、ＴＯＳＺ、またはその組み合わせであることができる。
【0081】
平坦化工程が進行される間に、フィンの形成のためのマスク（不図示）は除去することができる。平坦化工程の後に、第１及び第２活性フィン１０５Ａ、１０５Ｂの一部領域が露出するように絶縁性物質層をエッチバック（ｅｔｃｈ－ｂａｃｋ）することで、素子分離膜１１０を形成することができる。第１及び第２活性フィン１０５Ａ、１０５Ｂが露出した一部領域はチャンネル領域として提供されることができる。本実施形態において、素子分離膜１１０のエッチバック工程時に、第１活性フィン１０５Ａの犠牲パターン１３１が露出するように行うことができる。
【0082】
【0083】
第１及び第２ダミーゲート構造物１７０Ａ、１７０Ｂはそれぞれダミーゲートパターン１７５とキャップマスク１７６を含むことができる。キャップマスク１７６は、上述の工程でダミーゲートパターンを形成するのに用いられたマスクパターンであることができる。例えば、ダミーゲートパターン１７５はポリシリコンを含み、キャップマスク１７６はシリコン窒化物を含むことができる。
【0084】
図１２ｄを参照すると、第１活性フィン１０５Ａから犠牲パターン１３１を除去する。
【0085】
本工程は、第１及び第２ダミーゲート構造物１７０Ａ、１７０Ｂを形成（図１２ｃ）した後、そして第１及び第２ゲートスペーサー１６２Ａ、１６２Ｂを形成（図１２ｅ）する前に行うことができる。犠牲パターン１３１が選択的に除去されることで、第１フィン部分１０５ａと第２フィン部分１０５ｂとの間に分離パターン１２０のための分離空間ＳＲが形成されることができる。
【0086】
図１２ｅを参照すると、第１及び第２ゲートスペーサー１６２Ａ、１６２Ｂを形成し、分離空間ＳＲに分離パターン１２０を形成することができる。
【0087】
本実施形態において、分離パターン１２０を形成する工程は、第１及び第２ゲートスペーサー１６２Ａ、１６２Ｂを形成する工程と同時に行うことができる。
【0088】
第１及び第２ダミーゲート構造物１７０Ａ、１７０Ｂのそれぞれの両側面に、それぞれ一対の第１ゲートスペーサー１６２Ａと一対の第２ゲートスペーサー１６２Ｂを形成し、第１及び第２ゲートスペーサー１６２Ａ、１６２Ｂと同一の物質で分離空間ＳＲもともに充填されることで、分離パターン１２０が形成されることができる。例えば、第１及び第２ゲートスペーサー１６２Ａ、１６２Ｂは、シリコン窒化物（ＳｉＮｘ）、シリコン酸窒化物（ＳｉＯｘＮｙ）、シリコン炭化窒化物（ＳｉＣｘＮｙ）、シリコン酸化炭化窒化物（ＳｉＯｘＣｙＮｚ）、またはこれらの組み合わせを含むことができる。
【0089】
具体的に、第１及び第２ゲートスペーサー１６２Ａ、１６２Ｂのためのスペーサー物質層は、基板１０１の上面に第１及び第２活性フィン１０５Ａ、１０５Ｂと第１及び第２ダミーゲート構造物１７０Ａ、１７０Ｂを覆うようにコンフォーマルに形成することができる。かかるスペーサー物質層の形成過程で、第１活性フィン１０５Ａの分離空間ＳＲも充填されることができる。このような充填工程は、第１活性フィン１０５Ａの幅が第２方向（例えば、Ｄ２）に相対的に狭いため、容易に行うことができる（図４（ａ）参照）。
【0090】
次に、異方性エッチングによりスペーサー物質層が選択的に除去される。すなわち、各構造物（例えば、第１及び第２活性フィン１０５Ａ、１０５Ｂ及び第１及び第２ダミーゲート構造物１７０Ａ、１７０Ｂ）の側面に位置した部分と分離空間ＳＲに位置した分離パターン１２０を除き、各構造物の上面に位置した部分が除去され、その結果、第１及び第２ゲートスペーサー１６２Ａ、１６２Ｂ及び分離パターン１２０を含むことができる。また、分離パターン１２０は、第１活性フィン１０５Ａの露出した部分（すなわち、第１ダミーゲート構造物１７０Ａにより覆われていない部分）の側面に延びた側壁延長部を有することができ、第２活性フィン１０５Ｂの露出した部分（すなわち、第２ダミーゲート構造物１７０Ｂにより覆われていない部分）の側面にもスペーサー物質層が残留することができる（図４（ａ）及び図４（ｂ）参照）。
【0091】
また、分離パターン１２０は、第１フィン部分１０５ａの上面から成長した第１部分１２０ａと、第２フィン部分１０５ｂの下面から成長した第２部分１２０ｂとがマージされて形成されるため、第１部分１２０ａと第２部分１２０ｂとの間に境界面ＢＬを有することができる。
【0092】
図１２ｆ及び図１４ｅを参照すると、第１ダミーゲート構造物１７０Ａの両側の第１活性フィン１０５Ａの領域に第１ソース／ドレイン領域１５０Ａを形成し、第２ダミーゲート構造物１７０Ｂの両側の第２活性フィン１０５Ｂの領域に第２ソース／ドレイン領域１５０Ｂを形成することができる。
【0093】
第１及び第２活性フィン１０５Ａ、１０５Ｂの上記露出した部分がリセスされるようにエッチングした後、第１及び第２活性フィン１０５Ａ、１０５Ｂのリセスされた上面に、選択的エピタキシャル成長（Ｓｅｌｅｃｔｉｖｅ Ｅｐｉｔａｘｉａｌ Ｇｒｏｗｔｈ、ＳＥＧ）により第１及び第２ソース／ドレイン領域１５０Ａ、１５０Ｂを形成することができる。第１及び第２ソース／ドレイン領域１５０Ａ、１５０Ｂは、上述のように、異なるタイプのＭＯＳＦＥＴ素子を形成するために、異なるエピタキシャル層で形成することができる。
【0094】
【0095】
【0096】
層間絶縁膜は、素子分離膜１１０上に第１及び第２活性フィン１０５Ａ、１０５Ｂと第１及び第２ダミーゲート構造物１７０Ａ、１７０Ｂを覆うように形成することができる。層間絶縁膜１８０は、ダミーゲート構造物１７０Ａ、１７０Ｂを取り囲みながら第１及び第２ソース／ドレイン領域１５０Ａ、１５０Ｂ上に配置されることができる。例えば、層間絶縁膜１８０は、ＦＯＸ、ＴＯＳＺ、ＵＳＧ、ＢＳＧ、ＰＳＧ、ＢＰＳＧ、ＰＥＴＥＯＳ、ＦＳＧ、ＨＤＰ、ＰＥＯＸ、ＦＣＶＤ酸化物、またはこれらの組み合わせを含むことができる。層間絶縁膜１８０は、化学気相成長（ＣＶＤ）、流動性（ｆｌｏｗａｂｌｅ）－ＣＶＤ工程、またはスピンコーティング工程により形成することができる。
【0097】
【0098】
ダミーゲートパターン１７５の露出は、図１３ａのラインＰＬまで層間絶縁膜１８０に対する平坦化工程を適用することで行うことができる。第１及び第２ゲート開口部ＤＲ１、ＤＲ２は第１及び第２活性フィン１０５Ａ、１０５Ｂの一部領域を露出させることができる。第１及び第２ゲート開口部ＤＲ１、ＤＲ２はそれぞれ、第１及び第２ゲート構造物１６０Ａ、１６０Ｂを形成するための空間として提供されることができる。
【0099】
図１３ｃを参照すると、第１及び第２ゲート開口部ＤＲ１、ＤＲ２内に第１及び第２ゲート構造物１６０Ａ、１６０Ｂを形成することができる。
【0100】
第１及び第２ゲート構造物１６０Ａ、１６０Ｂはそれぞれ、第１及び第２ゲート絶縁膜１６４Ａ、１６４Ｂ、第１及び第２ゲート電極１６５Ａ、１６５Ｂ、及び第１及び第２ゲートキャッピング層１６６Ａ、１６６Ｂを含むことができる。第１及び第２ゲート絶縁膜１６４Ａ、１６４Ｂは、第１及び第２ゲート開口部ＤＲ１、ＤＲ２の内部側面及び下面に沿って実質的にコンフォーマルに形成することができる。
【0101】
例えば、第１及び第２ゲート絶縁膜１６４Ａ、１６４Ｂは、酸化物、窒化物、または高誘電率（ｈｉｇｈ－ｋ）物質を含むことができ、多層構造で形成することができる。また、第１及び第２ゲート電極１６５Ａ、１６５Ｂは、ドープされたポリシリコン、金属、導電性金属窒化物、導電性金属炭化物、またはこれらの組み合わせを含むことができる。例えば、第１及び第２ゲート電極１６５Ａ、１６５Ｂは、Ａｌ、Ｃｕ、Ｔｉ、Ｔａ、Ｗ、Ｍｏ、ＴａＮ、ＮｉＳｉ、ＣｏＳｉ、ＴｉＮ、ＷＮ、ＴｉＡｌ、ＴｉＡｌＮ、ＴａＣＮ、ＴａＣ、ＴａＳｉＮ、またはこれらの組み合わせからなることができるが、これに限定されるものではない。
【0102】
上述のように、第１ゲート絶縁膜１６４Ａ及び／または第１ゲート電極１６５Ａは、第２ゲート絶縁膜１６４Ｂ及び／または第２ゲート電極１６５Ｂと異なる物質を含むか、異なる数の層で形成されることができる。
【0103】
図１３ｄを参照すると、層間絶縁膜１８０を貫通する第１及び第２コンタクト構造物１９０Ａ、１９０Ｂをそれぞれ形成することができる。
【0104】
層間絶縁膜１８０に第１及び第２ソース／ドレイン領域１５０Ａ、１５０Ｂにそれぞれ連結される第１及び第２コンタクトホールを形成し、第１及び第２コンタクトホールに第１及び第２コンタクト構造物１９０Ａ、１９０Ｂを形成することができる。第１及び第２コンタクト構造物１９０Ａ、１９０Ｂは、同一の工程によりともに形成することができる。
【0105】
第１及び第２コンタクト構造物１９０Ａ、１９０Ｂは、コンタクトプラグ１９５の物質の拡散を防止する導電性バリアー１９１を含むことができる。導電性バリアー１９１は、ＡＬＤまたはＣＶＤ工程によりコンフォーマルに形成することができる。例えば、導電性バリアー１９１は、ＴｉＮ、ＴａＮ、ＡｌＮ、ＷＮ、及びこれらの組み合わせを含むことができる。また、コンタクトプラグ１９５は、タングステン（Ｗ）、コバルト（Ｃｏ）、チタン（Ｔｉ）、これらの合金、またはこれらの組み合わせを含むことができる。
【0106】
図１５ａから図１５ｆは本発明の一実施形態による半導体装置の製造方法を説明するための主要工程毎の断面図である。本製造工程は、図８及び図９ａから図９ｃに示された半導体装置１００Ｄと類似して、ＧＡＡフィンフェット構造の製造方法を例示する。
【0107】
図１５ａを参照すると、活性フィン１０５は第１フィン部分と第２フィン部分を含み、第１及び第２フィン部分の間に犠牲パターンを有する。活性フィン１０５と交差するようにダミーゲート構造物１７０を形成する。ダミーゲート構造物１７０は、ダミーゲートパターン１７５とキャップマスク１７６を含むことができる。図１２ｃの左側素子領域に対応する結果物と理解されることができる。
【0108】
図１５ｂを参照すると、第１活性フィン１０５Ａから犠牲パターン１３１を除去するが、ダミーゲート構造物１７０と重なった領域に位置した犠牲パターン部分１３１Ｒを残留する。
【0109】
本工程では、上述の実施形態と異なって、犠牲パターン１３１が部分的に除去される。残留の犠牲パターン部分１３１Ｒはダミーゲート構造物１７０と重なるため、犠牲パターン１３１の他の部分と異なってエッチング遅延により残留することができる。残留の犠牲パターン部分１３１Ｒの両側には第１及び第２分離空間ＳＲ１、ＳＲ２が存在することができる。
【0110】
図１５ｃを参照すると、ダミーゲート構造物１７０の両側面にゲートスペーサー１６２を形成し、第１及び第２分離空間ＳＲ１、ＳＲ２に第１及び第２分離パターン１２０＿１、１２０＿２を形成することができる。
【0111】
本実施形態において、第１及び第２分離パターン１２０＿１、１２０＿２を形成する工程は、ゲートスペーサー１６２を形成する工程と同時に行うことができる。
【0112】
ダミーゲート構造物１７０の両側面に一対のゲートスペーサー１６２を形成し、ゲートスペーサー１６２Ａ、１６２Ｂと同一の物質で第１及び第２分離空間ＳＲ１、ＳＲ２もともに充填されることで、第１及び第２分離パターン１２０＿１、１２０＿２が形成されることができる。
【0113】
図１５ｄを参照すると、素子分離膜１１０上に活性フィン１０５及びダミーゲート構造物１７０を覆うように層間絶縁膜１８０を形成し、図１５ｅを参照すると、研磨工程によりダミーゲートパターン１７５を露出させた後、ダミーゲートパターン１７５を除去してゲート開口部ＤＲを形成することができる。次に、残留の犠牲パターン１３１Ｒが除去されるように、エッチング工程をさらに行うことができる。残留の犠牲パターン１３１Ｒが除去されることで、第１及び第２フィン部分１０５ａ、１０５ｂの間に第３分離空間ＳＲが形成されることができる。かかる除去工程は、２回のエッチング工程により行うことができる。例えば、ダミーゲートパターン１７５の除去工程はポリシリコンのエッチング工程により行い、残留の犠牲パターン１３１Ｒの除去工程はシリコンゲルマニウムのエッチング工程により行うことができる。
【0114】
図１５ｆを参照すると、ゲート開口部ＤＲと第３分離空間ＳＲ３にゲート構造物１６０を形成することができる。
【0115】
ゲート開口部ＤＲの内部側面及び下面と第３分離空間ＳＲ３の内部面に沿ってゲート絶縁膜１６４をコンフォーマルに形成し、残りの空間にゲート電極１６５を形成することができる。さらに、ゲート開口部ＤＲの残った空間にはゲートキャッピング層１６６を形成することができる。
【0116】
このゲート電極１６５は、第２フィン部分１０５ｂを上記第２方向（例えば、Ｄ２）に取り囲む延長電極部１６５Ｅを有し、ゲート絶縁膜１６４は、延長電極部１６５Ｅを上記第１方向（例えば、Ｄ１）に取り囲む延長部分１６４Ｅを有することができる。このように、本実施形態による半導体装置はＧＡＡ構造で実現されることができる。
【0117】
図１６は本発明の一実施形態による半導体装置を示す平面図であり、図１７ａから図１７ｃはそれぞれ、図１６に示された半導体装置をＩ－Ｉ’、ＩＩ１－ＩＩ１’、及びＩＩ２－ＩＩ２’に沿って切開して見た断面図である。
【0118】
図１６、及び図１７ａから図１７ｃを参照すると、本実施形態による半導体装置１００Ｅは、活性フィン１０５が複数個で構成され、複数の活性フィン１０５にわたって１つのソース／ドレイン領域１５０を有する点を除き、図１（ａ）から図４（ｂ）に示された実施形態と類似すると理解することができる。また、本実施形態の構成要素は、特に別段の説明がない限り、図１（ａ）から図４（ｂ）に示された実施形態の同一または類似の構成要素についての説明を参照して理解されることができる。
【0119】
本実施形態による半導体装置１００Ｅは、複数（例えば、３個）の活性フィン１０５を含み、ソース／ドレイン領域１５０はそれぞれ上記３個の活性フィン１０５にわたって形成されることができる。上記複数の活性フィン１０５はそれぞれ第１フィン部分１０５ａと第２フィン部分１０５ｂとの間に分離パターン１２０を含み、かかる分離パターン１２０は互いに同一のレベル上に位置することができる。また、それぞれの分離パターン１２０は互いに同一の厚さを有することができる。
【0120】
本実施形態において、１つのソース／ドレイン領域１５０に連結される活性フィン１０５が３個であることを例示したが、異なる数（例えば、２個）の活性フィンも、これと類似の配列で形成されることができる。
【0121】
図１８は本発明の一実施形態による半導体装置を示す平面図であり、図１９ａから図１９ｃはそれぞれ、図１８に示された半導体装置をＩ－Ｉ’、ＩＩ１－ＩＩ１’、及びＩＩ２－ＩＩ２’に沿って切開して見た断面図である。
【0122】
図１８及び図１９ａから図１９ｃを参照すると、本実施形態による半導体装置１００Ｆは、複数のチャンネル層１４１、１４２、１４３を用いた多重チャンネル構造１４０で実現された点を除き、図１から図４（ｂ）に示された実施形態と類似すると理解することができる。また、本実施形態の構成要素は、特に別段の説明がない限り、図１から図４（ｂ）に示された実施形態の同一または類似の構成要素についての説明を参照して理解されることができる。
【0123】
第１方向（例えば、Ｄ１）に延びた活性フィン（ここでは、「活性パターン１０５」という）上に、基板１０１の上面に垂直な方向（例えば、Ｄ３）に互いに離隔して配置されたそれぞれ３個のチャンネル層１４１、１４２、１４３と、上記３個のチャンネル層１４１、１４２、１４３を取り囲み、上記第１方向（例えば、Ｄ１）と交差する第２方向（例えば、Ｄ２）に延びるゲート電極１６５と、を含むことができる。このように、本実施形態に採用されたゲート電極１６５は、ゲートスペーサー１６２の間だけでなく、チャンネル層１４１、１４２、１４３の間にも介在されるように形成されることができる。
【0124】
半導体装置１００Ｆは、ゲート電極１６５の両側に位置した活性パターン１０５に配置され、チャンネル層１４１、１４２、１４３に連結されたソース／ドレイン領域１５０を含むことができる。本実施形態において、ソース／ドレイン領域１５０は、ゲート電極１６５の両側に位置した活性パターン１０５に配置され、チャンネル層１４１、１４２、１４３の第１方向（例えば、Ｄ１）における両側にそれぞれ連結されることができる。本実施形態において、チャンネル層１４１、１４２、１４３は３個であることが例示されているが、これらの個数は特に限定されない。チャンネル層１４１、１４２、１４３は半導体パターンからなることができる。例えば、上記半導体パターンは、シリコン（Ｓｉ）、シリコンゲルマニウム（ＳｉＧｅ）、及びゲルマニウム（Ｇｅ）の少なくとも１つを含むことができる。
【0125】
ソース／ドレイン領域１５０は、上記複数のチャンネル層１４１、１４２、１４３と活性パターン１０５をシードとして用いて形成されたエピタキシャル層を含むことができる。ソース／ドレイン領域１５０は、シリコンゲルマニウム（ＳｉＧｅ）、シリコン（Ｓｉ）、及び炭化シリコン（ＳｉＣ）の少なくとも１つを含むことができる。
【0126】
ソース／ドレイン領域１５０のそれぞれとゲート電極１６５との間に提供された内部スペーサーＩＳを含むことができる。内部スペーサーＩＳはゲート電極１６５の一側に提供されることができる。内部スペーサーＩＳ及びチャンネル層１４１、１４２、１４３は、基板１０１の上記上面に垂直な上記方向（例えば、Ｄ３）に沿って交互に位置することができる。ソース／ドレイン領域１５０のそれぞれはチャンネル層１４１、１４２、１４３と接することができ、内部スペーサーＩＳを挟んでゲート電極１６５から離隔することができる。ゲート絶縁膜１６４は、ゲート電極１６５とチャンネル層１４１、１４２、１４３のそれぞれの間に介在され、ゲート電極１６５と内部スペーサーＩＳのそれぞれの間に延びることができる。
【0127】
図１９ａから図１９ｃに示されたように、活性パターン１０５は、第１フィン部分１０５ａと、第１フィン部分１０５ａ上の第２フィン部分１０５ｂとに区分され、分離パターン１２０は第１フィン部分１０５ａと第２フィン部分１０５ｂとの間に配置されることができる。分離パターン１２０は、ゲート構造物１６０のゲートスペーサー１６２とともに形成されることができる。
【0128】
本実施形態に採用された分離パターン１２０は、上述の実施形態と類似して、第１フィン部分１０５ａの上面から成長した第１部分１２０ａと、第２フィン部分１０５ｂの下面から成長した第２部分１２０ｂと、を含み、第１部分１２０ａと第２部分１２０ｂとの間に境界面ＢＬを有することができる。かかる境界面ＢＬは、第１部分１２０ａ及び第２部分１２０ｂが互いにマージされた面であることができる。
【0129】
図１９ｃに示されたように、分離パターン１２０は、活性パターン１０５の側壁、すなわち、第１フィン部分１０５ａ及び第２フィン部分１０５ｂの側壁に延びた側壁延長部１２０Ｅを有することができる。
【0130】
【0131】
図２０ａを参照すると、基板１０１上に第２犠牲層１３５とチャンネル層１４１、１４２、１４３を交互に積層することができる。また、基板１０１は、埋め込まれた第１犠牲層１３１をさらに含むことができる。すなわち、基板１０１の上面には、上部半導体層１０１Ｕにより覆われた第１犠牲層１３１を含むことができる。
【0132】
第２犠牲層１３５は、多重チャンネル構造を形成するための犠牲層であり、図１９ａ及び図１９ｂに示されたゲート絶縁膜１６２及びゲート電極１６５のための空間を提供する。第２犠牲層１３５は、チャンネル層１４１、１４２、１４３に対してエッチング選択性を有する物質からなることができる。チャンネル層１４１、１４２、１４３は、第２犠牲層１３５と異なる物質を含むことができる。第２犠牲層１３５及びチャンネル層１４１、１４２、１４３は、例えば、シリコン（Ｓｉ）、シリコンゲルマニウム（ＳｉＧｅ）、及びゲルマニウム（Ｇｅ）の少なくとも１つを含む半導体物質を含み、互いに異なる物質を含むことができる。チャンネル層１４１、１４２、１４３は不純物を含むことができるが、これに限定されない。
【0133】
例えば、第２犠牲層１３５はシリコンゲルマニウム（Ｓｉ１－ｘ２Ｇｅｘ２）を含み、チャンネル層１４１、１４２、１４３はシリコン（Ｓｉ）を含むことができる。
【0134】
第１犠牲層１３１は、分離パターンのための犠牲層として用いられる。例えば、基板１０１はシリコン基板であり、第１犠牲層１３１はＳｉ１－ｘ１Ｇｅｘ１であることができる。第１犠牲層１３１は、第２犠牲層１３５とエッチング選択比が要求されるため、第１犠牲層１３１の第１ゲルマニウムの含量（ｘ１）は、第２犠牲層１３５の第２ゲルマニウムの含量（ｘ２）より大きいことができる。一部の実施形態において、第１ゲルマニウムの含量（ｘ１）は、第２ゲルマニウムの含量（ｘ２）より０．３以上大きいことができる。
【0135】
次に、図２０ｂを参照すると、第２犠牲層１３５及びチャンネル層１４１、１４２、１４３の積層構造物及び第１犠牲層１３１が埋め込まれた基板１０１の一部を除去して活性構造物を形成することができる。
【0136】
上記活性構造物は、第１方向（例えば、Ｄ１）に延びた活性パターン１０５上に互いに交互に積層される第２犠牲層１３５及びチャンネル層１４１、１４２、１４３を含むことができる。活性パターン１０５は、第１及び第２フィン部分１０５ａ、１０５ｂと、第１フィン部分１０５ａと第２フィン部分１０５ｂとの間の第１犠牲層１３１と、を含む。基板１０１の一部が除去された領域には、絶縁性物質を埋め込んだ後、活性領域１０５が突出するようにリセスすることで、素子分離膜１１０を形成することができる。素子分離膜１１０の上面は、活性パターン１０５に埋め込まれた第１犠牲層１３１より低く形成されることができる。
【0137】
次に、図２０ｃを参照すると、上記活性構造物と交差するダミーゲート構造物１７０を形成し、第１犠牲層１３１を除去して分離空間ＳＲを用意する。
【0138】
ダミーゲート構造物１７０は、後続工程により、チャンネル構造物１４０の上部でゲート絶縁層１６４及びゲート電極１６５が配置される空間のための犠牲構造物であることができる。ダミーゲート構造物１７０は、上記活性構造物と交差して第２方向（例えば、Ｄ２方向）に延びるライン状を有し、第１方向（例えば、Ｄ１方向）に互いに離隔して配列されることができる。ダミーゲート構造物１７０は、順に積層される第１及び第２犠牲ゲートパターン１７２、１７５、及びキャップマスク１７６を含むことができる。
【0139】
一部の実施形態において、第１犠牲ゲートパターン１７２はシリコン酸化物を含み、第２犠牲ゲートパターン１７５はポリシリコンを含むことができる。キャップマスク１７６は、シリコン酸化物及び／またはシリコン窒化物を含むことができる。
【0140】
ダミーゲート構造物１７０を形成した後、そしてゲートスペーサー１６２を形成する前に、第１犠牲層１３１を選択的に除去する。これにより、第１フィン部分１０５ａと第２フィン部分１０５ｂとの間に分離パターン１２０のための分離空間ＳＲを形成することができる。
【0141】
次に、図２０ｄを参照すると、上記活性構造物上にダミーゲート構造物１７０の両側面にそれぞれゲートスペーサー１６２を形成し、分離空間ＳＲに分離パターン１２０を形成することができる。
【0142】
本実施形態において、分離パターン１２０を形成する工程は、ゲートスペーサー１６２を形成する工程と同時に行うことができる。
【0143】
ダミーゲート構造物１７０のそれぞれの両側面にそれぞれ一対のゲートスペーサー１６２を形成し、ゲートスペーサー１６２と同一の物質で分離空間ＳＲもともに充填されることで、分離パターン１２０が形成されることができる。
【0144】
具体的に、ゲートスペーサー１６２のためのスペーサー物質層は、基板１０１の上面に活性構造物とダミーゲート構造物１７０を覆うようにコンフォーマルに形成することができる。かかるスペーサー物質層の形成過程で、活性パターン１０５の分離空間ＳＲも充填されることができる。次に、異方性エッチングによりスペーサー物質層を選択的に除去することで、図２０ｄに示されたように、ゲートスペーサー１６２及び分離パターン１２０を形成することができる。また、分離パターン１２０は、第１フィン部分１０５ａの上面から成長した第１部分１２０ａと、第２フィン部分１０５ｂの下面から成長した第２部分１２０ｂとがマージされて形成されるため、第１部分１２０ａと第２部分１２０ｂとの間に境界面ＢＬを有することができる。
【0145】
次に、図２０ｅを参照すると、ダミーゲート構造物１７０の両側に露出した第２犠牲層１３５及びチャンネル層１４１、１４２、１４３を除去してリセスＲＣを形成することができる。このような過程を経てチャンネル構造物１４０が形成されることができる。
【0146】
ダミーゲート構造物１７０及びゲートスペーサー１６２をマスクとして用いて、露出した犠牲層１３５及びチャンネル層１４１、１４２、１４３を除去することができる。かかる除去によりリセスＲＣが形成された後、チャンネル層１４１、１４２、１４３は、第１方向（例えば、Ｄ１）に沿って限定された長さを有する。ダミーゲート構造物１７０の下部で、第２犠牲層１３５及びチャンネル構造物１４０が側面から一部除去され、第１方向（例えば、Ｄ１）に沿った両側面がダミーゲート構造物１７０及びゲートスペーサー１６２の下部に位置することもできる。
【0147】
次に、図２０ｆを参照すると、露出した第２犠牲層１３５を側面から一部除去し、犠牲層１３５が除去された領域に内部スペーサー層１３０を形成することができる。次に、ダミーゲート構造物１７０の両側に位置したリセスＲＣにソース／ドレイン領域１５０を形成することができる。
【0148】
第２犠牲層１３５は、例えば、湿式エッチング工程によりチャンネル構造物１４０に対して選択的にエッチングされ、第１方向（例えば、Ｄ１）に沿った側面から所定の深さ除去されることができる。第２犠牲層１３５は、上記のような側面のエッチングにより、内側に入り込んだ空間が用意されることができる。第２犠牲層１３５の一部除去された空間に内部スペーサー層１３０を形成することができる。例えば、内部スペーサー層１３０は、ＳｉＮ、ＳｉＣＮ、ＳｉＯＣＮ、ＳｉＢＣＮ、ＳｉＢＮの少なくとも１つを含むことができる。
【0149】
本実施形態において、ソース／ドレイン領域１５０は、組成（例えば、Ｇｅの含量）または不純物濃度が異なる第１エピタキシャル層１５０ａ及び第２エピタキシャル層１５０ｂを順に形成することで得られる。
【0150】
次に、図２０ｇを参照すると、ダミーゲート構造物１７０の間に層間絶縁膜１８０を形成し、第２犠牲層１３５及びダミーゲート構造物１７０を除去することができる。
【0151】
層間絶縁膜１８０は、ダミーゲート構造物１７０及びソース／ドレイン領域１５０を覆う絶縁膜を形成し、平坦化工程を行うことで形成することができる。第２犠牲層１３５及びダミーゲート構造物１７０は、ゲートスペーサー１６２、層間絶縁膜１８０、及びチャンネル構造物１４０に対して選択的に除去されることができる。先ず、ダミーゲート構造物１７０を除去して上部ギャップ領域ＵＲを形成した後、上部ギャップ領域ＵＲを介して露出した第２犠牲層１３５を除去して下部ギャップ領域ＬＲを形成することができる。例えば、第２犠牲層１３５がシリコンゲルマニウム（Ｓｉ１－ｘ２Ｇｅｘ２）を含み、チャンネル構造物１４０がシリコン（Ｓｉ）を含む場合、犠牲層１３５は過酢酸（ｐｅｒａｃｅｔｉｃ ａｃｉｄ）をエッチング剤として用いる湿式エッチング工程を行うことで選択的に除去することができる。上記除去工程の間に、ソース／ドレイン領域１５０は、層間絶縁層１８０及び内部スペーサーＩＳにより保護されることができる。
【0152】
次に、図２０ｈを参照すると、上部ギャップ領域ＵＲ及び下部ギャップ領域ＬＲ内にゲート構造物１６０を形成することができる。
【0153】
ゲート絶縁膜１６４は、上部ギャップ領域ＵＲ及び下部ギャップ領域ＬＲの内面をコンフォーマルに覆うように形成することができる。ゲート電極１６５は、上部ギャップ領域ＵＲ及び下部ギャップ領域ＬＲを完全に埋め込むように形成した後、上部ギャップ領域ＵＲで上部から所定の深さ除去されることができる。上部ギャップ領域ＵＲでゲート電極１６５が除去された領域に、ゲートキャッピング層１６６を形成することができる。これにより、ゲート絶縁膜１６４、ゲート電極１６５、ゲートスペーサー１６２、及びゲートキャッピング層１６６を含むゲート構造物１６０が形成されることができる。
【0154】
【0155】
以上で説明した本発明は、前述の実施形態及び添付図面に限定されず、本発明の技術的思想から外れない範囲内で多様な置換、変形、及び変更が可能であることは、本発明が属する技術分野において通常の知識を有する者にとって明白である。
【符号の説明】
【0156】
１００、１００Ａ、１００Ｂ、１００Ｃ、１００Ｄ、１００Ｆ 半導体装置
１０１ 基板
１０５ 活性フィン（または活性パターン）
１１０ 素子分離膜
１２０ 分離パターン
１２１ 第１絶縁膜
１２２ 第２絶縁膜
１２０Ｅ 側壁延長部
１４０ チャンネル構造物
１４１、１４２、１４３ チャンネル層
ＩＳ 内部スペーサー
１５０ ソース／ドレイン領域
１６０ ゲート構造物
１６２ ゲートスペーサー
ＢＬ 境界面
１６２ａ 第１スペーサー膜
１６２ｂ 第２スペーサー膜
１６４ ゲート絶縁膜
１６５ ゲート電極
１６５Ｅ 延長電極部
１６６ ゲートキャッピング層
１７０ ダミーゲート構造物
１８０ 層間絶縁層
１９０ コンタクト構造体
１０１ 基板
１０５ 活性フィン（または活性パターン）
１１０ 素子分離膜
１２０ 分離パターン
１２１ 第１絶縁膜
１２２ 第２絶縁膜
１２０Ｅ 側壁延長部
１４０ チャンネル構造物
１４１、１４２、１４３ チャンネル層
ＩＳ 内部スペーサー
１５０ ソース／ドレイン領域
１６０ ゲート構造物
１６２ ゲートスペーサー
ＢＬ 境界面
１６２ａ 第１スペーサー膜
１６２ｂ 第２スペーサー膜
１６４ ゲート絶縁膜
１６５ ゲート電極
１６５Ｅ 延長電極部
１６６ ゲートキャッピング層
１７０ ダミーゲート構造物
１８０ 層間絶縁層
１９０ コンタクト構造体
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7a】
【図7b】
【図7c】
【図8】
【図9】
【図10a】
【図10b】
【図10c】
【図11a】
【図11b】
【図11c】
【図11d】
【図12a】
【図12b】
【図12c】
【図12d】
【図12e】
【図12f】
【図13a】
【図13b】
【図13c】
【図13d】
【図14a】
【図14b】
【図14c】
【図14d】
【図14e】
【図14f】
【図15a】
【図15b】
【図15c】
【図15d】
【図15e】
【図15f】
【図16】
【図17a】
【図17b】
【図17c】
【図18】
【図19a】
【図19b】
【図19c】
【図20a】
【図20b】
【図20c】
【図20d】
【図20e】
【図20f】
【図20g】
【図20h】