(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2023168263
(43)【公開日】2023-11-24
(54)【発明の名称】半導体メモリ装置および電子システム
(51)【国際特許分類】
H10B 43/27 20230101AFI20231116BHJP
H01L 21/336 20060101ALI20231116BHJP
H10B 43/40 20230101ALI20231116BHJP
【ＦＩ】
H10B43/27
H01L29/78 371
H10B43/40
【審査請求】未請求
【請求項の数】20
【出願形態】ＯＬ
(21)【出願番号】P 2023076342
(22)【出願日】2023-05-02
(31)【優先権主張番号】10-2022-0058190
(32)【優先日】2022-05-12
(33)【優先権主張国・地域又は機関】KR
(71)【出願人】
【識別番号】390019839
【氏名又は名称】三星電子株式会社
【氏名又は名称原語表記】Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ．
【住所又は居所原語表記】１２９，Ｓａｍｓｕｎｇ－ｒｏ，Ｙｅｏｎｇｔｏｎｇ－ｇｕ，Ｓｕｗｏｎ－ｓｉ，Ｇｙｅｏｎｇｇｉ－ｄｏ，Ｒｅｐｕｂｌｉｃ ｏｆ Ｋｏｒｅａ
(74)【代理人】
【識別番号】100107766
【弁理士】
【氏名又は名称】伊東 忠重
(74)【代理人】
【識別番号】100070150
【弁理士】
【氏名又は名称】伊東 忠彦
(74)【代理人】
【識別番号】100135079
【弁理士】
【氏名又は名称】宮崎 修
(72)【発明者】
【氏名】崔 茂林
(72)【発明者】
【氏名】成 政泰
(72)【発明者】
【氏名】張 允▲そん▼
【テーマコード（参考）】
5F083
5F101
【Ｆターム（参考）】
5F083EP18
5F083EP33
5F083EP34
5F083EP76
5F083ER03
5F083ER09
5F083ER14
5F083ER19
5F083GA09
5F083GA10
5F083GA16
5F083HA02
5F083HA06
5F083JA02
5F083JA03
5F083JA04
5F083JA05
5F083JA06
5F083JA12
5F083JA19
5F083JA36
5F083JA37
5F083JA39
5F083KA01
5F083KA05
5F083KA11
5F083LA16
5F083LA21
5F083MA06
5F083MA16
5F083MA19
5F083NA01
5F083PR25
5F083PR40
5F083ZA01
5F083ZA23
5F101BA45
5F101BB05
5F101BD16
5F101BD22
5F101BD30
5F101BD34
5F101BD35
5F101BE02
5F101BE05
5F101BE06
5F101BH11
5F101BH21
(57)【要約】 （修正有）
【課題】消去制御性能が向上した半導体記憶装置、その製造方法及びそれを含む電子システムを提供する。
【解決手段】半導体メモリ装置は、周辺回路構造体ＰＥＲＩと、周辺回路構造体上に積層されたセル構造体ＣＥＬＬと、を含み、セル構造体は、周辺回路構造体と対向する第１面と第１面１００ａと反対の第２面１００ｂとを含み、第１導電型を有するセル基板１００と、セル基板の第１面上に順次積層される複数のゲート電極ＧＳＬ、ＷＬ１１～ＷＬ１ｎ、ＷＬ２１～ＷＬ２ｎ、ＳＳＬと、複数のゲート電極と交差し、セル基板と接続されるチャネル構造体ＣＨと、第２面に、隣接するセル基板内に、第１導電型とは異なる第２導電型を有する第１不純物領域１０２と、第１不純物領域から離間するセル基板内に、セル基板よりも高い不純物濃度で第１導電型を有する第２不純物領域１０４と、を含む。
【選択図】図４
【解決手段】半導体メモリ装置は、周辺回路構造体ＰＥＲＩと、周辺回路構造体上に積層されたセル構造体ＣＥＬＬと、を含み、セル構造体は、周辺回路構造体と対向する第１面と第１面１００ａと反対の第２面１００ｂとを含み、第１導電型を有するセル基板１００と、セル基板の第１面上に順次積層される複数のゲート電極ＧＳＬ、ＷＬ１１～ＷＬ１ｎ、ＷＬ２１～ＷＬ２ｎ、ＳＳＬと、複数のゲート電極と交差し、セル基板と接続されるチャネル構造体ＣＨと、第２面に、隣接するセル基板内に、第１導電型とは異なる第２導電型を有する第１不純物領域１０２と、第１不純物領域から離間するセル基板内に、セル基板よりも高い不純物濃度で第１導電型を有する第２不純物領域１０４と、を含む。
【選択図】図４
【特許請求の範囲】
【請求項1】
周辺回路構造体；および
前記周辺回路構造体上に積層されるセル構造体を含み、
前記セル構造体は、
前記周辺回路構造体と対向する第１面および前記第１面と反対になる第２面を含み、第１導電型を有するセル基板と、
前記セル基板の前記第１面上に順に積層される複数のゲート電極と、
前記複数のゲート電極と交差して、前記セル基板と接続されるチャネル構造体と、
前記第２面に隣接する前記セル基板内に、前記第１導電型と異なる第２導電型を有する第１不純物領域と、
前記第１不純物領域から離隔する前記セル基板内に、前記セル基板より高い不純物濃度で前記第１導電型を有する第２不純物領域を含む、半導体メモリ装置。
前記周辺回路構造体上に積層されるセル構造体を含み、
前記セル構造体は、
前記周辺回路構造体と対向する第１面および前記第１面と反対になる第２面を含み、第１導電型を有するセル基板と、
前記セル基板の前記第１面上に順に積層される複数のゲート電極と、
前記複数のゲート電極と交差して、前記セル基板と接続されるチャネル構造体と、
前記第２面に隣接する前記セル基板内に、前記第１導電型と異なる第２導電型を有する第１不純物領域と、
前記第１不純物領域から離隔する前記セル基板内に、前記セル基板より高い不純物濃度で前記第１導電型を有する第２不純物領域を含む、半導体メモリ装置。
【請求項2】
前記セル基板は、複数の前記チャネル構造体が配置されるセルアレイ領域と、前記複数のゲート電極が階段状に積層される拡張領域を含み、
前記第１不純物領域は前記セルアレイ領域内に形成され、
前記第２不純物領域は平面的な観点で前記第１不純物領域の少なくとも一部を囲む、請求項１に記載の半導体メモリ装置。
前記第１不純物領域は前記セルアレイ領域内に形成され、
前記第２不純物領域は平面的な観点で前記第１不純物領域の少なくとも一部を囲む、請求項１に記載の半導体メモリ装置。
【請求項3】
前記第２不純物領域は前記拡張領域内に形成される、請求項２に記載の半導体メモリ装置。
【請求項4】
前記第２不純物領域は前記セル基板の前記第２面に隣接する、請求項１に記載の半導体メモリ装置。
【請求項5】
前記セル基板の前記第２面上に、前記第１不純物領域を覆うソースプレート；および
前記ソースプレートと接続されるソースコンタクトをさらに含む、請求項１に記載の半導体メモリ装置。
前記ソースプレートと接続されるソースコンタクトをさらに含む、請求項１に記載の半導体メモリ装置。
【請求項6】
前記セル基板の前記第２面上に、前記第２不純物領域と接続される消去制御コンタクトをさらに含む、請求項１に記載の半導体メモリ装置。
【請求項7】
前記セル基板の前記第２面上に、前記第２不純物領域を覆う導電パッドをさらに含み、
前記消去制御コンタクトは前記導電パッドと接続される、請求項６に記載の半導体メモリ装置。
前記消去制御コンタクトは前記導電パッドと接続される、請求項６に記載の半導体メモリ装置。
【請求項8】
前記第１導電型はＰ型であり、前記第２導電型はＮ型である、請求項１に記載の半導体メモリ装置。
【請求項9】
前記チャネル構造体は、前記複数のゲート電極と交差して前記セル基板と接続される半導体パターンと、それぞれの前記ゲート電極と前記半導体パターンの間に介在する情報格納膜を含む、請求項１ないし８のうちの何れか１項に記載の半導体メモリ装置。
【請求項10】
前記半導体パターンは前記セル基板の前記第１面を貫通してその一端が前記セル基板内に埋め込まれ、前記情報格納膜は前記セル基板の前記第１面上に配置される、請求項９に記載の半導体メモリ装置。
【請求項11】
周辺回路構造体および前記周辺回路構造体上に積層されるセル構造体を含む半導体メモリ装置であって、
前記周辺回路構造体は：
周辺回路基板；
前記周辺回路基板上の周辺回路素子；および
前記周辺回路素子と電気的に接続される周辺回路配線構造体を含み、
前記セル構造体は：
前記周辺回路構造体と対向する第１面および前記第１面と反対になる第２面を含むＰ型のセル基板；
前記セル基板の前記第１面上に、順に積層される複数のゲート電極を含むモールド構造体；
前記セル基板の前記第１面と交差する垂直方向にそれぞれ延びて前記モールド構造体を貫通して、前記セル基板とそれぞれ接続される複数のチャネル構造体；
前記周辺回路構造体と前記モールド構造体の間に、前記チャネル構造体と接続されるビット線；
前記モールド構造体上に、前記複数のゲート電極と接続される複数のゲートコンタクト；
前記ビット線および前記複数のゲートコンタクトと電気的に接続され、前記周辺回路配線構造体上にボンディングされるセル配線構造体；
前記第２面に隣接する前記セル基板内に、前記垂直方向で前記複数のチャネル構造体と重なる、Ｎ型の第１不純物領域；および
前記セル基板内に、平面的な観点で前記第１不純物領域の少なくとも一部を囲んで、前記セル基板より高い不純物濃度を有する、Ｐ型の第２不純物領域を含む、半導体メモリ装置。
前記周辺回路構造体は：
周辺回路基板；
前記周辺回路基板上の周辺回路素子；および
前記周辺回路素子と電気的に接続される周辺回路配線構造体を含み、
前記セル構造体は：
前記周辺回路構造体と対向する第１面および前記第１面と反対になる第２面を含むＰ型のセル基板；
前記セル基板の前記第１面上に、順に積層される複数のゲート電極を含むモールド構造体；
前記セル基板の前記第１面と交差する垂直方向にそれぞれ延びて前記モールド構造体を貫通して、前記セル基板とそれぞれ接続される複数のチャネル構造体；
前記周辺回路構造体と前記モールド構造体の間に、前記チャネル構造体と接続されるビット線；
前記モールド構造体上に、前記複数のゲート電極と接続される複数のゲートコンタクト；
前記ビット線および前記複数のゲートコンタクトと電気的に接続され、前記周辺回路配線構造体上にボンディングされるセル配線構造体；
前記第２面に隣接する前記セル基板内に、前記垂直方向で前記複数のチャネル構造体と重なる、Ｎ型の第１不純物領域；および
前記セル基板内に、平面的な観点で前記第１不純物領域の少なくとも一部を囲んで、前記セル基板より高い不純物濃度を有する、Ｐ型の第２不純物領域を含む、半導体メモリ装置。
【請求項12】
前記第２不純物領域は前記垂直方向で前記複数のチャネル構造体と重畳していない、請求項１１に記載の半導体メモリ装置。
【請求項13】
前記第２不純物領域は、前記第１不純物領域の側面に沿って延びるライン状の不純物領域を含む、請求項１１に記載の半導体メモリ装置。
【請求項14】
前記第２不純物領域は、互いに離隔して前記第１不純物領域の側面に沿って配列される複数のアイランド状の不純物領域を含む、請求項１１に記載の半導体メモリ装置。
【請求項15】
前記セル基板の前記第２面上に、前記第１不純物領域および前記第２不純物領域と電気的に接続される入出力配線構造体をさらに含む、請求項１１ないし１４のうちの何れか１項に記載の半導体メモリ装置。
【請求項16】
前記セル基板の前記第２面上に、前記第１不純物領域を覆うソースプレート；および
前記垂直方向に延びて、前記入出力配線構造体と前記ソースプレートを連結するソースコンタクトをさらに含む、請求項１５に記載の半導体メモリ装置。
前記垂直方向に延びて、前記入出力配線構造体と前記ソースプレートを連結するソースコンタクトをさらに含む、請求項１５に記載の半導体メモリ装置。
【請求項17】
前記垂直方向に延びて、前記セル配線構造体と前記入出力配線構造体を連結するコンタクトプラグをさらに含む、請求項１５に記載の半導体メモリ装置。
【請求項18】
メイン基板；
前記メイン基板上に、周辺回路構造体および前記周辺回路構造体上に積層されるセル構造体を含む半導体メモリ装置；および
前記メイン基板上に、前記半導体メモリ装置と電気的に接続されるコントローラを含み、
前記セル構造体は、
前記周辺回路構造体と対向する第１面および前記第１面と反対になる第２面を含み、第１導電型を有するセル基板と、
前記セル基板の前記第１面上に順に積層される複数のゲート電極と、
前記複数のゲート電極と交差して、前記セル基板と接続されるチャネル構造体と、
前記第２面に隣接する前記セル基板内に、前記第１導電型と異なる第２導電型を有する第１不純物領域と、
前記第１不純物領域から離隔する前記セル基板内に、前記セル基板より高い不純物濃度で前記第１導電型を有する第２不純物領域を含む、電子システム。
前記メイン基板上に、周辺回路構造体および前記周辺回路構造体上に積層されるセル構造体を含む半導体メモリ装置；および
前記メイン基板上に、前記半導体メモリ装置と電気的に接続されるコントローラを含み、
前記セル構造体は、
前記周辺回路構造体と対向する第１面および前記第１面と反対になる第２面を含み、第１導電型を有するセル基板と、
前記セル基板の前記第１面上に順に積層される複数のゲート電極と、
前記複数のゲート電極と交差して、前記セル基板と接続されるチャネル構造体と、
前記第２面に隣接する前記セル基板内に、前記第１導電型と異なる第２導電型を有する第１不純物領域と、
前記第１不純物領域から離隔する前記セル基板内に、前記セル基板より高い不純物濃度で前記第１導電型を有する第２不純物領域を含む、電子システム。
【請求項19】
前記コントローラは前記第１不純物領域を介して読み出し動作を行って、
前記コントローラは前記第２不純物領域を介して消去動作を行う、請求項１８に記載の電子システム。
前記コントローラは前記第２不純物領域を介して消去動作を行う、請求項１８に記載の電子システム。
【請求項20】
前記第１導電型はＰ型であり、前記第２導電型はＮ型である、請求項１８又は１９に記載の電子システム。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は半導体メモリ装置、その製造方法およびそれを含む電子システムに関する。より具体的には、本発明は３次元的に配列されるメモリセルを含む半導体メモリ装置、その製造方法およびそれを含む電子システムに関する。
【背景技術】
【0002】
電子システムにおいて高容量のデータを保存できる半導体メモリ装置が求められるにつれ、半導体メモリ装置のデータ記憶容量を増加させる方案が研究されている。半導体メモリ装置のデータ記憶容量を増加させるための方案の一つとして、２次元的に配列されるメモリセルの代わりに３次元的に配列されるメモリセルを含む半導体メモリ装置が提案されている。
【発明の概要】
【発明が解決しようとする課題】
【0003】
本発明が解決しようとする技術的課題は、消去制御性能が向上した半導体メモリ装置を提供することにある。
【0004】
本発明が解決しようとする他の技術的課題は、消去制御性能が向上した半導体メモリ装置を含む電子システムを提供することにある。
【0005】
本発明が解決しようとするまた他の技術的課題は、消去制御性能が向上した半導体メモリ装置の製造方法を提供することにある。
【0006】
本発明の技術的課題は以上で言及した技術的課題に制限されず、言及されていないまた他の技術的課題は以下の記載から当業者に明確に理解されるものである。
【課題を解決するための手段】
【0007】
技術的課題を達成するためのいくつかの実施形態による半導体メモリ装置は、周辺回路構造体、および、周辺回路構造体上に積層されるセル構造体を含み、セル構造体は、周辺回路構造体と対向する第１面および第１面と反対になる第２面を含み、第１導電型を有するセル基板と、セル基板の第１面上に順に積層される複数のゲート電極と、複数のゲート電極と交差して、セル基板と接続されるチャネル構造体と、第２面に隣接するセル基板内に、第１導電型と異なる第２導電型を有する第１不純物領域と、第１不純物領域から離隔するセル基板内に、セル基板より高い不純物濃度で第１導電型を有する第２不純物領域を含む。
【0008】
技術的課題を達成するためのいくつかの実施形態による半導体メモリ装置は、周辺回路構造体および周辺回路構造体上に積層されるセル構造体を含む半導体メモリ装置であって、周辺回路構造体は周辺回路基板、周辺回路基板上の周辺回路素子、および、周辺回路素子と電気的に接続される周辺回路配線構造体を含み、セル構造体は、周辺回路構造体と対向する第１面および第１面と反対になる第２面を含むＰ型のセル基板、セル基板の第１面上に、順に積層される複数のゲート電極を含むモールド構造体、セル基板の第１面と交差する垂直方向にそれぞれ延びてモールド構造体を貫通して、セル基板とそれぞれ接続される複数のチャネル構造体、周辺回路構造体とモールド構造体の間に、チャネル構造体と接続されるビット線、モールド構造体上に、複数のゲート電極と接続される複数のゲートコンタクト、ビット線および複数のゲートコンタクトと電気的に接続され、周辺回路配線構造体上にボンディングされるセル配線構造体、第２面に隣接するセル基板内に、垂直方向で複数のチャネル構造体と重なる、Ｎ型の第１不純物領域、および、セル基板内に、平面的な観点で第１不純物領域の少なくとも一部を囲んで、セル基板より高い不純物濃度を有する、Ｐ型の第２不純物領域を含む。
【0009】
技術的課題を達成するためのいくつかの実施形態による電子システム、メイン基板、メイン基板上に、周辺回路構造体および周辺回路構造体上に積層されるセル構造体を含む半導体メモリ装置、および、メイン基板上に、半導体メモリ装置と電気的に接続されるコントローラを含み、セル構造体は、周辺回路構造体と対向する第１面および第１面と反対になる第２面を含み、第１導電型を有するセル基板と、セル基板の第１面上に順に積層される複数のゲート電極と、複数のゲート電極と交差して、セル基板と接続されるチャネル構造体と、第２面に隣接するセル基板内に、第１導電型と異なる第２導電型を有する第１不純物領域と、第１不純物領域から離隔するセル基板内に、セル基板より高い不純物濃度で第１導電型を有する第２不純物領域を含む。
【0010】
その他実施形態の具体的な内容は詳細な説明および図面に含まれている。
【図面の簡単な説明】
【0011】
図１はいくつかの実施形態による半導体メモリ装置を説明するための例示的なブロック図である。
【0012】
図２はいくつかの実施形態による半導体メモリ装置を説明するための例示的な回路図である。
【0013】
図３はいくつかの実施形態による半導体メモリ装置を説明するための概略的なレイアウト図である。
【0014】
【0015】
【0016】
【0017】
図７はいくつかの実施形態による半導体メモリ装置の読み出し（ｒｅａｄ）動作を説明するための図である。
【0018】
図８はいくつかの実施形態による半導体メモリ装置の消去（ｅｒａｓｅ）動作を説明するための図である。
【0019】
図９はいくつかの実施形態による半導体メモリ装置を説明するための他の拡大図である。
【0020】
【0021】
図１１はいくつかの実施形態による半導体メモリ装置を説明するための他の断面図である。
【0022】
【0023】
図１３はいくつかの実施形態による半導体メモリ装置を説明するための他の断面図である。
【0024】
【0025】
図１５はいくつかの実施形態による半導体メモリ装置を説明するための他の断面図である。
【0026】
【0027】
図１７はいくつかの実施形態による半導体メモリ装置を説明するための他の断面図である。
【0028】
【0029】
【0030】
【0031】
【0032】
図３９はいくつかの実施形態による電子システムを説明するための例示的なブロック図である。
【0033】
図４０はいくつかの実施形態による電子システムを説明するための例示的な斜視図である。
【0034】
【発明を実施するための形態】
【0035】
本明細書で、第１、第２などが多様な素子や構成要素を叙述するために使われるが、これらの素子や構成要素はこれらの用語によって制限されないのはもちろんである。これらの用語は単に一つの素子や構成要素を他の素子や構成要素と区別するために使用する。したがって、以下で言及される第１素子や構成要素は本発明の技術的思想内で第２素子や構成要素であり得るのはもちろんである。
【0036】
【0037】
図１はいくつかの実施形態による半導体メモリ装置を説明するための例示的なブロック図である。
【0038】
図１を参照すると、いくつかの実施形態による半導体メモリ装置１０はメモリセルアレイ２０および周辺回路３０を含む。
【0039】
メモリセルアレイ２０は複数のメモリセルブロックＢＬＫ１～ＢＬＫｎを含み得る。それぞれのメモリセルブロックＢＬＫ１～ＢＬＫｎは複数のメモリセルを含み得る。メモリセルアレイ２０はビット線ＢＬ、ワード線ＷＬ、少なくとも一つのストリング選択線ＳＳＬおよび少なくとも一つのグラウンド選択線ＧＳＬを介して周辺回路３０に連結され得る。具体的には、メモリセルブロックＢＬＫ１～ＢＬＫｎはワード線ＷＬ、ストリング選択線ＳＳＬおよびグラウンド選択線ＧＳＬを介してロウデコーダ３３に連結され得る。また、メモリセルブロックＢＬＫ１～ＢＬＫｎはビット線ＢＬを介してページバッファ３５に連結され得る。
【0040】
周辺回路３０は半導体メモリ装置１０の外部からアドレスＡＤＤＲ、コマンドＣＭＤおよび制御信号ＣＴＲＬを受信することができ、半導体メモリ装置１０の外部の装置とデータＤＡＴＡを送受信し得る。周辺回路３０は制御ロジック３７、ロウデコーダ３３およびページバッファ３５を含み得る。図面に示していないが、周辺回路３０は入出力回路、半導体メモリ装置１０の動作に必要な多様な電圧を生成する電圧生成回路、およびメモリセルアレイ２０から読み出したデータＤＡＴＡのエラーを訂正するためのエラー訂正回路など多様なサブ回路をさらに含むこともできる。
【0041】
制御ロジック３７はロウデコーダ３３、入出力回路および電圧生成回路に連結され得る。制御ロジック３７は半導体メモリ装置１０の全般的な動作を制御し得る。制御ロジック３７は制御信号ＣＴＲＬに応答して半導体メモリ装置１０内で使用される各種内部制御信号を生成し得る。例えば、制御ロジック３７はプログラム（ｐｒｏｇｒａｍ）動作または消去（ｅｒａｓｅ）動作などのメモリ動作実行時ワード線ＷＬおよびビット線ＢＬに提供される電圧レベルを調節することができる。
【0042】
ロウデコーダ３３はアドレスＡＤＤＲに応答して複数のメモリセルブロックＢＬＫ１～ＢＬＫｎの少なくとも一つを選択することができ、選択されたメモリセルブロックＢＬＫ１～ＢＬＫｎの少なくとも一つのワード線ＷＬ、少なくとも一つのストリング選択線ＳＳＬおよび少なくとも一つのグラウンド選択線ＧＳＬを選択し得る。また、ロウデコーダ３３は選択されたメモリセルブロックＢＬＫ１～ＢＬＫｎのワード線ＷＬにメモリ動作実行のための電圧を伝達し得る。
【0043】
ページバッファ３５はビット線ＢＬを介してメモリセルアレイ２０に連結され得る。ページバッファ３５はライタドライバ（ｗｒｉｔｅｒ ｄｒｉｖｅｒ）または感知増幅器（ｓｅｎｓｅ ａｍｐｌｉｆｉｅｒ）として動作し得る。具体的には、プログラム動作の実行時、ページバッファ３５はライタドライバとして動作してメモリセルアレイ２０に保存しようとするデータＤＡＴＡによる電圧をビット線ＢＬに印加し得る。一方、読み出し動作の実行時、ページバッファ３５は感知増幅器として動作してメモリセルアレイ２０に保存されたデータＤＡＴＡを感知することができる。
【0044】
図２はいくつかの実施形態による半導体メモリ装置を説明するための例示的な回路図である。
【0045】
【0046】
複数のビット線ＢＬは第１方向Ｘおよび第２方向Ｙを含む平面で２次元的に配列され得る。例えば、ビット線ＢＬはそれぞれ第２方向Ｙに延び、互いに離隔して第１方向Ｘに沿って配列され得る。それぞれのビット線ＢＬには複数のセルストリングＣＳＴＲが並列に連結され得る。セルストリングＣＳＴＲは共通ソース線ＣＳＬに共通して連結され得る。すなわち、ビット線ＢＬと共通ソース線ＣＳＬの間に複数のセルストリングＣＳＴＲが配置されることができる。
【0047】
それぞれのセルストリングＣＳＴＲは共通ソース線ＣＳＬに接続されるグラウンド選択トランジスタＧＳＴ、ビット線ＢＬに接続されるストリング選択トランジスタＳＳＴおよびグラウンド選択トランジスタＧＳＴとストリング選択トランジスタＳＳＴの間に配置される複数のメモリセルトランジスタＭＣＴを含み得る。それぞれのメモリセルトランジスタＭＣＴはデータ記憶素子（ｄａｔａ ｓｔｏｒａｇｅ ｅｌｅｍｅｎｔ）を含み得る。グラウンド選択トランジスタＧＳＴ、ストリング選択トランジスタＳＳＴおよびメモリセルトランジスタＭＣＴは直列に連結され得る。
【0048】
共通ソース線ＣＳＬはグラウンド選択トランジスタＧＳＴのソースに共通して連結され得る。また、共通ソース線ＣＳＬとビット線ＢＬの間にはグラウンド選択線ＧＳＬ、複数のワード線ＷＬ１１～ＷＬ１ｎ，ＷＬ２１～ＷＬ２ｎおよびストリング選択線ＳＳＬが配置され得る。グラウンド選択線ＧＳＬはグラウンド選択トランジスタＧＳＴのゲート電極として使用することができ、ワード線ＷＬ１１～ＷＬ１ｎ，ＷＬ２１～ＷＬ２ｎはメモリセルトランジスタＭＣＴのゲート電極として使用することができ、ストリング選択線ＳＳＬはストリング選択トランジスタＳＳＴのゲート電極として使用し得る。
【0049】
図３はいくつかの実施形態による半導体メモリ装置を説明するための概略的なレイアウト図である。図４は図３のＡ－Ａに沿って切断した断面図である。図５は図４のＲ１領域を説明するための拡大図である。図６は図３ないし図５の半導体メモリ装置の第１不純物領域および第２不純物領域を説明するための概略的なレイアウト図である。
【0050】
【0051】
セル構造体ＣＥＬＬはセル基板１００、絶縁基板１０１、モールド構造体ＭＳ１，ＭＳ２、層間絶縁膜１４０ａ，１４０ｂ、チャネル構造体ＣＨ、ワード線切断領域ＷＣ、ビット線ＢＬ、ゲートコンタクト１６２、セル配線構造体１８０、第１不純物領域１０２および第２不純物領域１０４を含み得る。
【0052】
セル基板１００は例えば、シリコン基板、ゲルマニウム基板あるいはシリコン－ゲルマニウム基板などのような半導体基板を含むことができる。または、セル基板１００はシリコンオンインシュレータ（Ｓｉｌｉｃｏｎ－Ｏｎ－Ｉｎｓｕｌａｔｏｒ：ＳＯＩ）基板あるいはゲルマニウム－オン－インシュレータ（Ｇｅｒｍａｎｉｕｍ－Ｏｎ－Ｉｎｓｕｌａｔｏｒ：ＧＯＩ）基板などを含むこともできる。いくつかの実施形態で、セル基板１００はポリシリコン（ｐｏｌｙ Ｓｉ）を含むことができる。
【0053】
いくつかの実施形態で、セル基板１００は不純物を含んで第１導電型を有することができる。例えば、セル基板１００はＰ型不純物（例えば、ホウ素（Ｂ）、アルミニウム（Ａｌ）、インジウム（Ｉｎ）またはガリウム（Ｇａ）など）を含むことができる。以下の説明では、第１導電型はＰ型であることを中心に説明するが、これは例示的なものであり、第１導電型はＮ型であり得るのはもちろんである。
【0054】
セル基板１００はセルアレイ領域ＣＡＲおよび拡張領域ＥＸＴを含むことができる。
【0055】
セルアレイ領域ＣＡＲ上には複数のメモリセルを含むメモリセルアレイ（例えば、図１の２０）が形成され得る。例えば、セルアレイ領域ＣＡＲ上には後述するチャネル構造体ＣＨ、ゲート電極ＧＳＬ，ＷＬ１１～ＷＬ１ｎ，ＷＬ２１～ＷＬ２ｎ，ＳＳＬおよびビット線ＢＬなどが配置され得る。以下の説明において、メモリセルアレイが配置されるセル基板１００の表面は第１面１００ａまたは前面（ｆｒｏｎｔ ｓｉｄｅ）と称することができる。逆に、セル基板１００の第１面（１００ａ；または前面）と反対になるセル基板１００の表面はセル基板１００の第２面１００ｂまたは後面（ｂａｃｋ ｓｉｄｅ）と称することができる。
【0056】
拡張領域ＥＸＴはセルアレイ領域ＣＡＲの周辺に定義され得る。例えば、拡張領域ＥＸＴは平面的な観点でセルアレイ領域ＣＡＲを囲み得る。拡張領域ＥＸＴには後述するゲート電極ＧＳＬ，ＷＬ１１～ＷＬ１ｎ，ＷＬ２１～ＷＬ２ｎ，ＳＳＬが階段状に積層され得る。
【0057】
絶縁基板１０１はセル基板１００の周辺に形成され得る。絶縁基板１０１はセル基板１００の周辺に絶縁領域を形成し得る。絶縁基板１０１は例えば、シリコン酸化物、シリコン窒化物、シリコン酸窒化物およびシリコン炭化物の少なくとも一つを含み得るが、これに制限されるものではない。
【0058】
絶縁基板１０１の下面はセル基板１００の下面と共面に配置される場合のみ示されたが、これは例示的なものである。他の例として、絶縁基板１０１の下面はセル基板１００の下面より低くてもよい。
【0059】
いくつかの実施形態で、セル基板１００および絶縁基板１０１は外部領域ＰＡを含むことができる。外部領域ＰＡは拡張領域ＥＸＴの外側に定義されることができる。例えば、外部領域ＰＡは平面的な観点で拡張領域ＥＸＴを囲み得る。外部領域ＰＡには後述するコンタクトプラグ３６０が配置され得る。
【0060】
モールド構造体ＭＳ１，ＭＳ２はセル基板１００の第１面１００ａ上に形成され得る。モールド構造体ＭＳ１，ＭＳ２はセル基板１００上に積層される複数のゲート電極ＧＳＬ，ＷＬ１１～ＷＬ１ｎ，ＷＬ２１～ＷＬ２ｎ，ＳＳＬおよび複数のモールド絶縁膜１１０，１１５を含み得る。それぞれのゲート電極ＧＳＬ，ＷＬ１１～ＷＬ１ｎ，ＷＬ２１～ＷＬ２ｎ，ＳＳＬおよびそれぞれのモールド絶縁膜１１０，１１５はセル基板１００の第１面１００ａと平行に延びる層状構造であり得る。ゲート電極ＧＳＬ，ＷＬ１１～ＷＬ１ｎ，ＷＬ２１～ＷＬ２ｎ，ＳＳＬはモールド絶縁膜１１０，１１５により相互離隔してセル基板１００上に順に積層され得る。
【0061】
いくつかの実施形態で、モールド構造体ＭＳ１，ＭＳ２はセル基板１００上に順に積層される第１モールド構造体ＭＳ１および第２モールド構造体ＭＳ２を含むことができる。
【0062】
第１モールド構造体ＭＳ１はセル基板１００上に交互に積層される第１ゲート電極ＧＳＬ，ＷＬ１１～ＷＬ１ｎおよび第１モールド絶縁膜１１０を含み得る。いくつかの実施形態で、第１ゲート電極ＧＳＬ，ＷＬ１１～ＷＬ１ｎはセル基板１００上に順に積層されるグラウンド選択線ＧＳＬおよび複数の第１ワード線ＷＬ１１～ＷＬ１ｎを含み得る。グラウンド選択線ＧＳＬおよび第１ワード線ＷＬ１１～ＷＬ１ｎの個数および配置などは例示的なものでありあり、図示されたものに制限されない。
【0063】
第２モールド構造体ＭＳ２は第１モールド構造体ＭＳ１上に交互に積層される第２ゲート電極ＷＬ２１～ＷＬ２ｎ，ＳＳＬおよび第２モールド絶縁膜１１５を含み得る。いくつかの実施形態で、第２ゲート電極ＷＬ２１～ＷＬ２ｎ，ＳＳＬは第１モールド構造体ＭＳ１上に順に積層される複数の第２ワード線ＷＬ２１～ＷＬ２ｎおよびストリング選択線ＳＳＬを含み得る。第２ワード線ＷＬ２１～ＷＬ２ｎおよびストリング選択線ＳＳＬの個数および配置などは例示的なものであり、図示されたものに制限されない。
【0064】
ゲート電極ＧＳＬ，ＷＬ１１～ＷＬ１ｎ，ＷＬ２１～ＷＬ２ｎ，ＳＳＬはそれぞれ導電物質、例えば、タングステン（Ｗ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）などの金属やシリコンのような半導体物質を含み得るが、これに制限されるものではない。
【0065】
モールド絶縁膜１１０，１１５はそれぞれ絶縁物質、例えば、シリコン酸化物、シリコン窒化物およびシリコン酸窒化物の少なくとも一つを含み得るが、これに制限されるものではない。
【0066】
層間絶縁膜１４０ａ，１４０ｂはセル基板１００の第１面１００ａ上に形成されてモールド構造体ＭＳ１，ＭＳ２を覆い得る。いくつかの実施形態で、層間絶縁膜１４０ａ，１４０ｂはセル基板１００上に順に積層される第１層間絶縁膜１４０ａおよび第２層間絶縁膜１４０ｂを含むことができる。第１層間絶縁膜１４０ａは第１モールド構造体ＭＳ１を覆うことができ、第２層間絶縁膜１４０ｂは第２モールド構造体ＭＳ２を覆い得る。層間絶縁膜１４０ａ，１４０ｂは例えば、シリコン酸化物、シリコン酸窒化物およびシリコン酸化物より誘電率が小さい低誘電率（ｌｏｗ－ｋ）物質の少なくとも一つを含み得るが、これに制限されるものではない。
【0067】
複数のチャネル構造体ＣＨはセル基板１００のセルアレイ領域ＣＡＲ上に形成され得る。それぞれのチャネル構造体ＣＨはセル基板１００の第１面１００ａと交差する垂直方向（以下、第３方向Ｚ）に延びてモールド構造体ＭＳ１，ＭＳ２を貫通し得る。例えば、チャネル構造体ＣＨは第３方向Ｚに延びるピラー（ｐｉｌｌａｒ）形状（例えば、円柱形）であり得る。そのため、チャネル構造体ＣＨは複数のゲート電極ＧＳＬ，ＷＬ１１～ＷＬ１ｎ，ＷＬ２１～ＷＬ２ｎ，ＳＳＬと交差することができる。いくつかの実施形態で、それぞれのチャネル構造体ＣＨは第１モールド構造体ＭＳ１と第２モールド構造体ＭＳ２の間で折り曲げ部を有することができる。
【0068】
図５に示すように、それぞれのチャネル構造体ＣＨは半導体パターン１３０および情報格納膜１３２を含むことができる。
【0069】
半導体パターン１３０は第３方向Ｚに延びてモールド構造体ＭＳ１，ＭＳ２を貫通し得る。半導体パターン１３０はカップ（ｃｕｐ）形状である場合のみ示されたが、これは例示的なものである。例えば、半導体パターン１３０は円筒形状、四角筒形状、充填されたピラー形状など多様な形状を有することもできる。半導体パターン１３０は例えば、単結晶シリコン、多結晶シリコン、有機半導体物および炭素ナノ構造体などの半導体物質を含み得るが、これに制限されるものではない。
【0070】
いくつかの実施形態で、半導体パターン１３０はセル基板１００の第１面１００ａを貫通することができる。例えば、図５に示すように、半導体パターン１３０の一端はセル基板１００内に埋め込まれ得る。このような半導体パターン１３０はセル基板１００との接触面積を向上させることによって接触抵抗を改善することができる。いくつかの実施形態で、情報格納膜１３２はセル基板１００の第１面１００ａから延びることができる。
【0071】
情報格納膜１３２は半導体パターン１３０とそれぞれのゲート電極ＧＳＬ，ＷＬ１１～ＷＬ１ｎ，ＷＬ２１～ＷＬ２ｎ，ＳＳＬの間に介在し得る。例えば、情報格納膜１３２は半導体パターン１３０の外側面に沿って延び得る。情報格納膜１３２は例えば、シリコン酸化物、シリコン窒化物、シリコン酸窒化物およびシリコン酸化物より誘電率が大きい高誘電率物質の少なくとも一つを含むことができる。高誘電率物質は例えば、アルミニウム酸化物（ａｌｕｍｉｎｕｍ ｏｘｉｄｅ）、ハフニウム酸化物（ｈａｆｎｉｕｍ ｏｘｉｄｅ）、ランタン酸化物（ｌａｎｔｈａｎｕｍ ｏｘｉｄｅ）、タンタル酸化物（ｔａｎｔａｌｕｍ ｏｘｉｄｅ）、チタン酸化物（ｔｉｔａｎｉｕｍ ｏｘｉｄｅ）、ランタンハフニウム酸化物（ｌａｎｔｈａｎｕｍ ｈａｆｎｉｕｍ ｏｘｉｄｅ）、ランタンアルミニウム酸化物（ｌａｎｔｈａｎｕｍ ａｌｕｍｉｎｕｍ ｏｘｉｄｅ）、ジスプロシウムスカンジウム酸化物（ｄｙｓｐｒｏｓｉｕｍ ｓｃａｎｄｉｕｍ ｏｘｉｄｅ）およびこれらの組み合わせの少なくとも一つを含むことができる。
【0072】
いくつかの実施形態で、情報格納膜１３２は多重膜で形成されることができる。例えば、図５に示すように、情報格納膜１３２は半導体パターン１３０の外側面上に順に積層されるトンネル絶縁膜１３２ａ、電荷貯蔵膜１３２ｂおよびブロッキング絶縁膜１３２ｃを含み得る。
【0073】
トンネル絶縁膜１３２ａは例えば、シリコン酸化物またはシリコン酸化物より高い誘電率を有する高誘電率物質（例えば、アルミニウム酸化物（Ａｌ２Ｏ３）、ハフニウム酸化物（ＨｆＯ２））を含むことができる。電荷貯蔵膜１３２ｂは例えば、シリコン窒化物を含むことができる。ブロッキング絶縁膜１３２ｃは例えば、シリコン酸化物またはシリコン酸化物より高い誘電率を有する高誘電率物質（例えば、アルミニウム酸化物（Ａｌ２Ｏ３）、ハフニウム酸化物（ＨｆＯ２））を含むことができる。
【0074】
いくつかの実施形態で、チャネル構造体ＣＨは充填パターン１３４をさらに含むことができる。充填パターン１３４はカップ形状である半導体パターン１３０の内部を埋めるように形成されることができる。充填パターン１３４は絶縁物質、例えば、シリコン酸化物を含み得るが、これに制限されるものではない。
【0075】
いくつかの実施形態で、チャネル構造体ＣＨは第１チャネルパッド１３６をさらに含むことができる。第１チャネルパッド１３６は半導体パターン１３０の他端と接続されるように形成され得る。第１チャネルパッド１３６は例えば、不純物がドープされたポリシリコンなどを含み得るが、これに制限されるものではない。
【0076】
いくつかの実施形態で、複数のチャネル構造体ＣＨはジグザグ（ｚｉｇｚａｇ）形状に配列されることができる。例えば、図３に示すように、複数のチャネル構造体ＣＨは第２方向Ｙおよび第１方向Ｘで互いにずれるように配列され得る。このようなチャネル構造体ＣＨは半導体メモリ装置の集積度をより向上させることができる。チャネル構造体ＣＨの個数および配置などは例示的なものであり、図示されたものに制限されない。他のいくつかの実施形態で、複数のチャネル構造体ＣＨは蜂の巣（ｈｏｎｅｙｃｏｍｂ）形状に配列されることもできる。
【0077】
複数のワード線切断領域ＷＣは第１方向Ｘおよび第２方向Ｙを含む平面で２次元的に配列され得る。例えば、ワード線切断領域ＷＣはそれぞれ第１方向Ｘに延びて、互いに離隔して第２方向Ｙに沿って配列され得る。
【0078】
モールド構造体ＭＳ１，ＭＳ２はワード線切断領域ＷＣにより分割されて複数のメモリセルブロック（例えば、図１のＢＬＫ１～ＢＬＫｎ）を形成することができる。ワード線切断領域ＷＣは絶縁物質、例えば、シリコン酸化物、シリコン窒化物およびシリコン酸窒化物の少なくとも一つを含み得るが、これに制限されるものではない。
【0079】
ビット線ＢＬはモールド構造体ＭＳ１，ＭＳ２上に形成され得る。ビット線ＢＬはワード線切断領域ＷＣと交差し得る。例えば、ビット線ＢＬはそれぞれ第２方向Ｙに延びて、互いに離隔して第１方向Ｘに沿って配列され得る。
【0080】
それぞれのビット線ＢＬは第２方向Ｙに沿って配列されるチャネル構造体ＣＨと接続され得る。例えば、第２層間絶縁膜１４０ｂ内に第１チャネルパッド１３６と接続されるビット線コンタクト１８２が形成され得る。ビット線ＢＬはビット線コンタクト１８２を介してチャネル構造体ＣＨと電気的に接続され得る。
【0081】
複数のゲートコンタクト１６２は複数のゲート電極ＧＳＬ，ＷＬ１１～ＷＬ１ｎ，ＷＬ２１～ＷＬ２ｎ，ＳＳＬと接続され得る。例えば、それぞれのゲートコンタクト１６２はモールド構造体ＭＳ１，ＭＳ２上で第３方向Ｚに延びて対応するゲート電極ＧＳＬ，ＷＬ１１～ＷＬ１ｎ，ＷＬ２１～ＷＬ２ｎ，ＳＳＬと接続され得る。
【0082】
セル配線構造体１８０はモールド構造体ＭＳ１，ＭＳ２上に形成され得る。例えば、第２層間絶縁膜１４０ｂ上に第１配線間絶縁膜１４２を形成することができ、セル配線構造体１８０は第１配線間絶縁膜１４２内に形成され得る。セル配線構造体１８０はビット線ＢＬおよびゲートコンタクト１６２と電気的に接続され得る。これにより、セル配線構造体１８０はチャネル構造体ＣＨおよびゲート電極ＧＳＬ，ＷＬ１１～ＷＬ１ｎ，ＷＬ２１～ＷＬ２ｎ，ＳＳＬと電気的に接続され得る。図示されるセル配線構造体１８０の層数および配置などは例示的なものであり、これに制限されるものではない。
【0083】
第１不純物領域１０２は第２面１００ｂに隣接するセル基板１００内に形成され得る。例えば、第１不純物領域１０２はセル基板１００の第２面１００ｂからセル基板１００の内部に向かって延び得る。第１不純物領域１０２は第１導電型と異なる第２導電型を有することができる。例えば、第１不純物領域１０２はＰ型であるセル基板１００内に高濃度のＮ型不純物（例えば、リン（Ｐ）またはヒ素（Ａｓ）など）がイオン注入されて形成されることができる。このような第１不純物領域１０２はいくつかの実施形態による半導体メモリ装置の共通ソース線（例えば、図２のＣＳＬ）として提供されることができる。
【0084】
いくつかの実施形態で、セル基板１００の第２面１００ｂ上にソースプレート３１０が形成されることができる。ソースプレート３１０は第１不純物領域１０２と接続され得る。例えば、ソースプレート３１０は第１不純物領域１０２を覆い得る。ソースプレート３１０は例えば、タングステン（Ｗ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）などの金属を含み得るが、これに制限されるものではない。
【0085】
いくつかの実施形態で、第１不純物領域１０２は第３方向Ｚで複数のチャネル構造体ＣＨと重なってもよい。例えば、図６に示すように、第１不純物領域１０２はセル基板１００のセルアレイ領域ＣＡＲの内に形成されることができる。いくつかの実施形態で、第１不純物領域１０２は第１方向Ｘおよび第２方向Ｙを含む平面内で延びる板（ｐｌａｔｅ）状の不純物領域であり得る。
【0086】
第２不純物領域１０４は第１不純物領域１０２から離隔するセル基板１００内に形成され得る。第２不純物領域１０４はセル基板１００より高い不純物濃度で第１導電型を有することができる。例えば、第２不純物領域１０４はＰ型であるセル基板１００内に高濃度のＰ型不純物（例えば、ホウ素（Ｂ）、アルミニウム（Ａｌ）、インジウム（Ｉｎ）またはガリウム（Ｇａ）など）がイオン注入されて形成されることができる。
【0087】
いくつかの実施形態で、第２不純物領域１０４はセル基板１００の第２面１００ｂに隣接することができる。例えば、第２不純物領域１０４はセル基板１００の第２面１００ｂからセル基板１００の内部に向かって延び得る。
【0088】
いくつかの実施形態で、セル基板１００の第２面１００ｂを基準として、第２不純物領域１０４が形成される深さＤ２は第１不純物領域１０２が形成される深さＤ１より大きくてもよい。
【0089】
いくつかの実施形態で、セル基板１００の第２面１００ｂ上に導電パッド３２０が形成されることができる。導電パッド３２０は第２不純物領域１０４と接続され得る。例えば、導電パッド３２０は第２不純物領域１０４を覆い得る。導電パッド３２０は例えば、タングステン（Ｗ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）などの金属を含み得るが、これに制限されるものではない。
【0090】
いくつかの実施形態で、ソースプレート３１０および導電パッド３２０は同一レベルで形成されることができる。本明細書で、「同一レベル」とは同じ製造工程により形成されることを意味する。
【0091】
いくつかの実施形態で、第２不純物領域１０４は平面的な観点で第１不純物領域１０２の少なくとも一部を囲み得る。例えば、図６に示すように、第２不純物領域１０４は第１不純物領域１０２の側面の少なくとも一部に沿って延び得る。
【0092】
いくつかの実施形態で、第２不純物領域１０４は第３方向Ｚで複数のチャネル構造体ＣＨと重ならない。例えば、図６に示すように、第２不純物領域１０４はセル基板１００の拡張領域ＥＸＴ内に形成されることができる。
【0093】
いくつかの実施形態で、第２不純物領域１０４は第１不純物領域１０２の側面に沿って延びるライン（ｌｉｎｅ）状の不純物領域を含むことができる。例えば、図６に示すように、第２不純物領域１０４は第１方向Ｘに延びる第１のライン状の不純物領域１０４ｘおよび第２方向Ｙに延びる第２のライン状の不純物領域１０４ｙを含み得る。いくつかの実施形態で、第１のライン状の不純物領域１０４ｘおよび第２のライン状の不純物領域１０４ｙは相互連結されて第１不純物領域１０２を完全に囲むことができる。
【0094】
周辺回路構造体ＰＥＲＩは周辺回路基板２００、周辺回路素子ＰＴおよび周辺回路配線構造体２６０を含み得る。
【0095】
周辺回路基板２００は例えば、シリコン基板、ゲルマニウム基板あるいはシリコン－ゲルマニウム基板などのような半導体基板を含むことができる。または、周辺回路基板２００はシリコンオンインシュレータ（ＳＯＩ；Ｓｉｌｉｃｏｎ－Ｏｎ－Ｉｎｓｕｌａｔｏｒ）基板あるいはゲルマニウム－オン－インシュレータ（ＧＯＩ；Ｇｅｒｍａｎｉｕｍ－Ｏｎ－Ｉｎｓｕｌａｔｏｒ）基板などを含むこともできる。
【0096】
周辺回路素子ＰＴは周辺回路基板２００上に形成され得る。周辺回路素子ＰＴは半導体メモリ装置の動作を制御する周辺回路（例えば、図１の３０）を構成することができる。例えば、周辺回路素子ＰＴは制御ロジック（例えば、図１の３７）、ロウデコーダ（例えば、図１の３３）およびページバッファ（例えば、図１の３５）などを含むことができる。以下の説明では、周辺回路素子ＰＴが配置される周辺回路基板２００の表面は周辺回路基板２００の前面（ｆｒｏｎｔ ｓｉｄｅ）と称することができる。逆に、周辺回路基板２００の前面と反対になる周辺回路基板２００の表面は周辺回路基板２００の後面（ｂａｃｋ ｓｉｄｅ）と称することができる。
【0097】
周辺回路素子ＰＴは例えば、トランジスタを含み得るが、これに制限されるものではない。例えば、周辺回路素子ＰＴはトランジスタなどの多様な能動素子（ａｃｔｉｖｅ ｅｌｅｍｅｎｔ）だけでなく、キャパシタ（ｃａｐａｃｉｔｏｒ）、レジスタ（ｒｅｓｉｓｔｏｒ）、インダクタ（ｉｎｄｕｃｔｏｒ）などの多様な受動素子（ｐａｓｓｉｖｅ ｅｌｅｍｅｎｔ）を含むこともできる。
【0098】
周辺回路配線構造体２６０は周辺回路素子ＰＴ上に形成される。例えば、周辺回路基板２００の前面上に第２配線間絶縁膜２４０を形成することができ、周辺回路配線構造体２６０は第２配線間絶縁膜２４０内に形成され得る。周辺回路配線構造体２６０は周辺回路素子ＰＴと電気的に接続され得る。図示される周辺回路配線構造体２６０の層数および配置などは例示的なものであり、これに制限されるものではない。
【0099】
いくつかの実施形態で、セル構造体ＣＥＬＬは周辺回路構造体ＰＥＲＩ上に積層されることができる。例えば、セル構造体ＣＥＬＬは第２配線間絶縁膜２４０上に積層されることができる。
【0100】
いくつかの実施形態で、セル基板１００の第１面１００ａは周辺回路構造体ＰＥＲＩと対向することができる。例えば、セル基板１００の前面（すなわち、第１面１００ａ）は周辺回路基板２００の前面と対向することができる。
【0101】
いくつかの実施形態による半導体メモリ装置はＣ２Ｃ（ｃｈｉｐ ｔｏ ｃｈｉｐ）構造であり得る。Ｃ２Ｃ構造は第１ウエハ（例えば、セル基板１００）上にセル構造体ＣＥＬＬを含む上部チップを製作し、第１ウエハと異なる第２ウエハ（例えば、周辺回路基板２００）上に周辺回路構造体ＰＥＲＩを含む下部チップを製作した後、上部チップと下部チップをボンディング（ｂｏｎｄｉｎｇ）方式により互いに連結することを意味する。
【0102】
一例として、ボンディング方式は、上部チップの最上部金属層に形成された第１ボンディング金属１９０と下部チップの最上部金属層に形成された第２ボンディング金属２９０を互いに電気的に接続する方式を意味する。例えば、第１ボンディング金属１９０および第２ボンディング金属２９０が銅（Ｃｕ）で形成された場合、ボンディング方式はＣｕ－Ｃｕボンディング方式であり得る。しかし、これは例示的なものであり、第１ボンディング金属１９０および第２ボンディング金属２９０はアルミニウム（Ａｌ）またはタングステン（Ｗ）など他の多様な金属で形成されることもできるのはもちろんである。
【0103】
第１ボンディング金属１９０と第２ボンディング金属２９０がボンディングされることにより、セル配線構造体１８０は周辺回路配線構造体２６０と連結され得る。これにより、ビット線ＢＬおよび／またはそれぞれのゲート電極ＥＣＬ，ＧＳＬ，ＷＬ１１～ＷＬ１ｎ，ＷＬ２１～ＷＬ２ｎ，ＳＳＬは周辺回路素子ＰＴと電気的に接続され得る。
【0104】
入出力配線構造体３８０はセル基板１００の第２面１００ｂ上に形成され得る。例えば、セル基板１００の第２面１００ｂ上に、セル基板１００および絶縁基板１０１を覆う第３層間絶縁膜３４０が形成され得る。入出力配線構造体３８０は第３層間絶縁膜３４０上に形成され得る。図示される入出力配線構造体３８０の層数および配置などは例示的なものであり、これに制限されるものではない。
【0105】
いくつかの実施形態で、第３層間絶縁膜３４０はソースプレート３１０および／または導電パッド３２０を覆うことができる。第３層間絶縁膜３４０は例えば、シリコン酸化物、シリコン酸窒化物およびシリコン酸化物より誘電率が小さい低誘電率（ｌｏｗ－ｋ）物質の少なくとも一つを含み得るが、これに制限されるものではない。
【0106】
入出力配線構造体３８０はセル構造体ＣＥＬＬおよび／または周辺回路構造体ＰＥＲＩと電気的に接続され得る。
【0107】
いくつかの実施形態で、入出力配線構造体３８０と第１不純物領域１０２を連結するソースコンタクト３１５が形成されることができる。ソースコンタクト３１５は例えば、第３層間絶縁膜３４０内で第３方向Ｚに延びてソースプレート３１０と入出力配線構造体３８０を連結し得る。第１不純物領域１０２はソースプレート３１０およびソースコンタクト３１５を介して入出力配線構造体３８０と電気的に接続され得る。ソースコンタクト３１５は例えば、タングステン（Ｗ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）などの金属を含み得るが、これに制限されるものではない。
【0108】
いくつかの実施形態で、入出力配線構造体３８０と第２不純物領域１０４を連結する消去制御コンタクト３２５が形成されることができる。消去制御コンタクト３２５は例えば、第３層間絶縁膜３４０内で第３方向Ｚに延びて導電パッド３２０と入出力配線構造体３８０を連結し得る。第２不純物領域１０４は導電パッド３２０および消去制御コンタクト３２５を介して入出力配線構造体３８０と電気的に接続され得る。消去制御コンタクト３２５は例えば、タングステン（Ｗ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）などの金属を含み得るが、これに制限されるものではない。
【0109】
いくつかの実施形態で、ソースコンタクト３１５の幅および消去制御コンタクト３２５の幅はそれぞれセル基板１００の第２面１００ｂに近づくにつれて減少し得る。これは、ソースコンタクト３１５および消去制御コンタクト３２５を形成するためのエッチング工程の特性に起因する。いくつかの実施形態で、ソースコンタクト３１５および消去制御コンタクト３２５は同一レベルで形成されることができる。
【0110】
いくつかの実施形態で、入出力配線構造体３８０とセル配線構造体１８０を連結するコンタクトプラグ３６０が形成されることができる。コンタクトプラグ３６０は外部領域ＰＡ内に形成されることができる。コンタクトプラグ３６０は例えば、第３方向Ｚに延びて第３層間絶縁膜３４０、絶縁基板１０１、第１層間絶縁膜１４０ａおよび第２層間絶縁膜１４０ｂを貫通し得る。セル配線構造体１８０はコンタクトプラグ３６０を介して入出力配線構造体３８０と電気的に接続されることができる。
【0111】
いくつかの実施形態で、コンタクトプラグ３６０の幅はセル配線構造体１８０に近づくにつれて減少し得る。これは、コンタクトプラグ３６０を形成するためのエッチング工程の特性に起因する。いくつかの実施形態で、ソースコンタクト３１５、消去制御コンタクト３２５およびコンタクトプラグ３６０は同一レベルで形成されることができる。
【0112】
いくつかの実施形態で、入出力配線構造体３８０を覆うキャッピング絶縁膜３４２が形成されることができる。キャッピング絶縁膜３４２は例えば、入出力配線構造体３８０の一部を露出させるパッド開口ＯＰを含むことができる。パッド開口ＯＰにより露出する入出力配線構造体３８０の一部は入出力パッド（Ｉ／Ｏ ｐａｄ）として機能することができる。
【0113】
図７はいくつかの実施形態による半導体メモリ装置の読み出し（ｒｅａｄ）動作を説明するための図である。
【0114】
図７を参照すると、いくつかの実施形態による半導体メモリ装置は第１不純物領域１０２を介して読み取り動作を行う。
【0115】
例えば、いくつかの実施形態による半導体メモリ装置の読み取り動作時に、半導体パターン１３０の電子（ｅｌｅｃｔｒｏｎｓ）はセル基板１００を介して第１不純物領域１０２に流れ込むことができ、第１不純物領域１０２と接続されるソースプレート３１０および／またはソースコンタクト３１５を介して抜け出ることができる。
【0116】
図８はいくつかの実施形態による半導体メモリ装置の消去（ｅｒａｓｅ）動作を説明するための図である。
【0117】
図８を参照すると、いくつかの実施形態による半導体メモリ装置は第２不純物領域１０４を介して消去動作を行う。
【0118】
例えば、消去制御コンタクト３２５および／または導電パッド３２０を介して第２不純物領域１０４に高電圧が印加されると、正孔（ｈｏｌｅｓ）は第２不純物領域１０４が形成されるセル基板１００を介して半導体パターン１３０に供給され得る。そのため、電荷貯蔵膜１３２ｂ内に保存された電子（ｅｌｅｃｔｒｏｎｓ）はトンネル絶縁膜１３２ａを通過して半導体パターン１３０にトンネリング（ｔｕｎｎｅｌｉｎｇ）することができ、半導体メモリ装置の消去動作を行うことができる。
【0119】
半導体メモリ装置で、セルストリング（例えば、図２のＣＳＴＲ）と共通ソース線（例えば、図２のＣＳＬ）の間の連結通路を確保するために、半導体パターン（例えば、図５の１３０）の側面と接続される共通ソース線（以下、側面接続ソース構造体）が提案されている。しかし、側面接続ソース構造体は工程コストが高い問題があるので、これの代案としてＣ２Ｃ構造の半導体メモリ装置が研究されている。上述したようにＣ２Ｃ構造では上部チップと下部チップをボンディング方式により連結できるので、半導体パターンは上部チップのウエハ（例えば、第１ウエハ）に対する平坦化工程（例えば、化学的機械的研磨工程；ＣＭＰ工程）などにより簡潔に露出することができる。すなわち、Ｃ２Ｃ構造は半導体パターンと接続される共通ソース線を容易に形成できる長所がある。
【0120】
一方、このようなＣ２Ｃ構造の半導体メモリ装置は消去制御性能が落ちる問題がある。例えば、半導体メモリ装置の消去動作のために、消去制御トランジスタを含むセルストリング（例えば、図２のＣＳＴＲ）が提供されることができる。消去制御トランジスタはゲート誘導ドレイン漏洩（Ｇａｔｅ Ｉｎｄｕｃｅｄ Ｄｒａｉｎ Ｌｅａｋａｇｅ；ＧＩＤＬ）を用いて半導体メモリ装置の消去動作を行うことができる。しかし、上述したように側面接続ソース構造体が省略されると、消去制御トランジスタのゲートとドレインの間の距離が増大してゲート誘導ドレイン漏洩を用いる消去制御性能が劣化し得る。
【0121】
これとは異なり、図３ないし図８を用いて上述したように、いくつかの実施形態による半導体メモリ装置は半導体パターン１３０と接続されるセル基板１００およびセル基板１００内に形成される第２不純物領域１０４を用いて消去動作を行うことができる。例えば、いくつかの実施形態による半導体メモリ装置の消去動作は、第２不純物領域１０４に印加される高電圧により半導体パターン１３０に正孔（ｈｏｌｅｓ）が供給されることによって行われることができる。すなわち、いくつかの実施形態による半導体メモリ装置はボディ（ｂｏｄｙ）として提供されるセル基板１００を用いて消去動作を行うことができるので、ゲート誘導ドレイン漏洩（Ｇａｔｅ Ｉｎｄｕｃｅｄ Ｄｒａｉｎ Ｌｅａｋａｇｅ；ＧＩＤＬ）を用いる半導体メモリ装置に比べて向上した消去制御性能を有することができる。これにより、Ｃ２Ｃ構造でも優れた消去制御性能を有する半導体メモリ装置が提供されることができる。
【0122】
図９はいくつかの実施形態による半導体メモリ装置を説明するための他の拡大図である。図１０は図９の半導体メモリ装置の第１不純物領域および第２不純物領域を説明するための概略的なレイアウト図である。説明の便宜上、図１ないし図８を用いて上述した内容と重複する部分は簡略に説明するか省略する。
【0123】
【0124】
例えば、図１０に示すように、第２不純物領域１０４は互いに離隔する複数のアイランド状の不純物領域１０４ｉを含むことができる。アイランド状の不純物領域１０４ｉは第２方向Ｙに延びる第１不純物領域１０２の側面に沿って配列されることのみ示されたが、これは例示的なものである。他の例として、アイランド状の不純物領域１０４ｉは第１方向Ｘに延びる第１不純物領域１０２の側面に沿って配列されることもできる。また他の例として、アイランド状の不純物領域１０４ｉは第１不純物領域１０２の周囲に沿って配列されることもできる。
【0125】
いくつかの実施形態で、消去制御コンタクト３２５は第２不純物領域１０４と接触することができる。例えば、図３ないし図８を用いて上述した導電パッド３２０は省略することができ、アイランド状の第２不純物領域１０４と接触する複数の消去制御コンタクト３２５が形成されることができる。しかし、これは例示的なものであり、第２不純物領域１０４を覆う導電パッド３２０が形成されることもできるのはもちろんである。例えば、アイランド状の第２不純物領域１０４を覆う複数の導電パッド３２０が形成されることもできる。
【0126】
図１１はいくつかの実施形態による半導体メモリ装置を説明するための他の断面図である。図１２は図１１の半導体メモリ装置の第１不純物領域および第２不純物領域を説明するための概略的なレイアウト図である。説明の便宜上、図１ないし図８を用いて上述した内容と重複する部分は簡略に説明するか省略する。
【0127】
図１１および図１２を参照すると、いくつかの実施形態による半導体メモリ装置において、第１不純物領域１０２はセルアレイ領域ＣＡＲおよび拡張領域ＥＸＴ内に形成されることができる。例えば、第１不純物領域１０２はセルアレイ領域ＣＡＲおよび拡張領域ＥＸＴにわたって延びる板（ｐｌａｔｅ）状の不純物領域であり得る。
【0128】
いくつかの実施形態で、第２不純物領域１０４は平面的な観点で第１不純物領域１０２の少なくとも一部を囲むことができる。例えば、第２不純物領域１０４は外部領域ＰＡのセル基板１００内に形成されることができる。
【0129】
いくつかの実施形態で、第２不純物領域１０４は第１不純物領域１０２の側面に沿って延びるライン（ｌｉｎｅ）状の不純物領域を含むことができる。例えば、第２不純物領域１０４は第１方向Ｘに延びる第１のライン状の不純物領域１０４ｘおよび第２方向Ｙに延びる第２のライン状の不純物領域１０４ｙを含むことができる。
【0130】
図１３はいくつかの実施形態による半導体メモリ装置を説明するための他の断面図である。図１４は図１３の半導体メモリ装置の第１不純物領域および第２不純物領域を説明するための概略的なレイアウト図である。説明の便宜上、図１ないし図１２を用いて上述した内容と重複する部分は簡略に説明するか省略する。
【0131】
図１３および図１４を参照すると、いくつかの実施形態による半導体メモリ装置で、第２不純物領域１０４はセル基板１００の第１面１００ａに隣接することができる。例えば、第２不純物領域１０４はセル基板１００の第１面１００ａからセル基板１００の内部に向かって延び得る。
【0132】
いくつかの実施形態で、第２不純物領域１０４は外部領域ＰＡのセル基板１００内に形成されることができる。このような第２不純物領域１０４はモールド構造体ＭＳ１，ＭＳ２から露出し得る。すなわち、第２不純物領域１０４は第３方向Ｚでモールド構造体ＭＳ１，ＭＳ２と重ならない。
【0133】
いくつかの実施形態で、導電パッド３２０はセル基板１００の第１面１００ａ上に形成されることができる。導電パッド３２０は第２不純物領域１０４と接続され得る。例えば、導電パッド３２０は第２不純物領域１０４を覆い得る。
【0134】
いくつかの実施形態で、消去制御コンタクト３２５はセル配線構造体１８０と第２不純物領域１０４を連結することができる。消去制御コンタクト３２５は例えば、層間絶縁膜１４０ａ，１４０ｂ内で第３方向Ｚに延びて導電パッド３２０とセル配線構造体１８０を連結し得る。第２不純物領域１０４は導電パッド３２０および消去制御コンタクト３２５を介してセル配線構造体１８０と電気的に接続され得る。いくつかの実施形態で、消去制御コンタクト３２５はゲートコンタクト１６２と同一レベルで形成されることができる。
【0135】
図１５はいくつかの実施形態による半導体メモリ装置を説明するための他の断面図である。図１６は図１５の半導体メモリ装置の第１不純物領域および第２不純物領域を説明するための概略的なレイアウト図である。説明の便宜上、図１ないし図１４を用いて上述した内容と重複する部分は簡略に説明するか省略する。
【0136】
【0137】
例えば、図１６に示すように、第２不純物領域１０４は互いに離隔する複数のアイランド状の不純物領域１０４ｉを含むことができる。
【0138】
いくつかの実施形態で、第２不純物領域１０４はセル基板１００の第１面１００ａに隣接することができる。いくつかの実施形態で、第２不純物領域１０４は外部領域ＰＡのセル基板１００内に形成されることができる。
【0139】
図１７はいくつかの実施形態による半導体メモリ装置を説明するための他の断面図である。図１８は図１７のＲ２領域を説明するための拡大図である。説明の便宜上、図１ないし図１６を用いて上述した内容と重複する部分は簡略に説明するか省略する。
【0140】
【0141】
第２チャネルパッド１３８は半導体パターン１３０の一端と接続されるように形成され得る。第２チャネルパッド１３８は例えば、不純物がドープされたポリシリコンなどを含み得るが、これに制限されるものではない。いくつかの実施形態で、第２チャネルパッド１３８は選択的エピタキシャル成長（Ｓｅｌｅｃｔｉｖｅ Ｅｐｉｔａｘｉａｌ Ｇｒｏｗｔｈ；ＳＥＧ）工程により形成されるエピタキシャルパターンであり得る。
【0142】
いくつかの実施形態で、第２チャネルパッド１３８はセル基板１００の第１面１００ａを貫通することができる。例えば、第２チャネルパッド１３８の一端はセル基板１００内に埋め込まれ得る。このような第２チャネルパッド１３８はセル基板１００との接触面積を向上させることによって接触抵抗を改善することができる。
【0143】
いくつかの実施形態で、第２チャネルパッド１３８の少なくとも一部はゲート電極ＧＳＬ，ＷＬ１１～ＷＬ１ｎ，ＷＬ２１～ＷＬ２ｎ，ＳＳＬのうちセル基板１００に隣接するゲート電極と水平方向（例えば、第１方向Ｘまたは第２方向Ｙ）で重なってもよい。一例として、第２チャネルパッド１３８はグラウンド選択線ＧＳＬと水平方向で重なってもよい。
【0144】
【0145】
【0146】
図１９を参照すると、ベース基板１００Ｐ上に第１予備モールドｐＭＳ１および第１予備チャネルｐＣＨ１を形成する。
【0147】
第１予備モールドｐＭＳ１はベース基板１００Ｐの前面上に形成され得る。第１予備モールドｐＭＳ１はベース基板１００Ｐ上に交互に積層される複数の第１モールド絶縁膜１１０および複数の第１モールド犠牲膜１１２を含み得る。第１モールド犠牲膜１１２は第１モールド絶縁膜１１０に対してエッチング選択比を有する物質を含むことができる。一例として、第１モールド絶縁膜１１０はシリコン酸化膜を含むことができ、第１モールド犠牲膜１１２はシリコン窒化膜を含むことができる。
【0148】
拡張領域ＥＸＴ上の第１予備モールドｐＭＳ１は階段状にパターニングされ得る。そのため、拡張領域ＥＸＴ上の第１予備モールドｐＭＳ１は階段状に積層されることができる。
【0149】
第１予備チャネルｐＣＨ１はセルアレイ領域ＣＡＲ上の第１予備モールドｐＭＳ１を貫通し得る。また、第１予備チャネルｐＣＨ１はベース基板１００Ｐと接続され得る。例えば、ベース基板１００Ｐ上に第１予備モールドｐＭＳ１を覆う第１層間絶縁膜１４０ａが形成され得る。第１予備チャネルｐＣＨ１は第１層間絶縁膜１４０ａおよび第１予備チャネルｐＣＨ１を貫通してベース基板１００Ｐと接続され得る。
【0150】
第１予備チャネルｐＣＨ１は第１モールド絶縁膜１１０および第１モールド犠牲膜１１２に対してエッチング選択比を有する物質を含むことができる。一例として、第１予備チャネルｐＣＨ１はポリシリコン（ｐｏｌｙ Ｓｉ）を含むことができる。
【0151】
図２０を参照すると、第１予備モールドｐＭＳ１上に第２予備モールドｐＭＳ２および第２予備チャネルｐＣＨ２を形成する。
【0152】
第２予備モールドｐＭＳ２は第１予備モールドｐＭＳ１上に交互に積層される複数の第２モールド絶縁膜１１５および複数の第２モールド犠牲膜１１７を含み得る。第２予備モールドｐＭＳ２を形成することは第１予備モールドｐＭＳ１を形成すること類似するので、以下では詳しい説明は省略する。
【0153】
第２予備チャネルｐＣＨ２はセルアレイ領域ＣＡＲ上の第２予備モールドｐＭＳ２を貫通し得る。また、第２予備チャネルｐＣＨ２は第１予備チャネルｐＣＨ１と接続され得る。第２予備チャネルｐＣＨ２を形成することは第１予備チャネルｐＣＨ１を形成することと類似するので、以下では詳しい説明は省略する。
【0154】
図２１を参照すると、チャネル構造体ＣＨを形成する。
【0155】
例えば、第１予備チャネルｐＣＨ１および第２予備チャネルｐＣＨ２が選択的に除去され得る。次に、第１予備チャネルｐＣＨ１および第２予備チャネルｐＣＨ２が除去された領域を代替するチャネル構造体ＣＨが形成され得る。これにより、セルアレイ領域ＣＡＲ上にチャネル構造体ＣＨが形成され得る。
【0156】
図２２を参照すると、ワード線切断領域ＷＣを形成する。
【0157】
ワード線切断領域ＷＣは第１方向（例えば、図３のＸ）に延びて第１予備モールドｐＭＳ１および第２予備モールドｐＭＳ２を切断することができる。
【0158】
図２３を参照すると、複数のゲート電極ＧＳＬ，ＷＬ１１～ＷＬ１ｎ，ＷＬ２１～ＷＬ２ｎ，ＳＳＬを形成する。
【0159】
例えば、ワード線切断領域ＷＣにより露出するモールド犠牲膜１１２，１１７が選択的に除去され得る。次に、モールド犠牲膜１１２，１１７が除去された領域を代替するゲート電極ＧＳＬ，ＷＬ１１～ＷＬ１ｎ，ＷＬ２１～ＷＬ２ｎ，ＳＳＬが形成され得る。これにより、複数の第１ゲート電極ＧＳＬ，ＷＬ１１～ＷＬ１ｎを含む第１モールド構造体ＭＳ１および複数の第２ゲート電極ＷＬ２１～ＷＬ２ｎ，ＳＳＬを含む第２モールド構造体ＭＳ２が形成され得る。第１モールド構造体ＭＳ１および第２モールド構造体ＭＳ２が形成された後に、ワード線切断領域ＷＣは絶縁物質で満たされることができる。
【0160】
図２４を参照すると、モールド構造体ＭＳ１，ＭＳ２上にゲートコンタクト１６２、ビット線コンタクト１８２、ビット線ＢＬおよびセル配線構造体１８０を形成する。
【0161】
複数のゲートコンタクト１６２は複数のゲート電極ＧＳＬ，ＷＬ１１～ＷＬ１ｎ，ＷＬ２１～ＷＬ２ｎ，ＳＳＬと接続され得る。ビット線ＢＬは第２層間絶縁膜１４０ｂ上に形成され得る。ビット線ＢＬはビット線コンタクト１８２を介してチャネル構造体ＣＨと電気的に接続され得る。セル配線構造体１８０はビット線ＢＬおよびゲートコンタクト１６２と電気的に接続され得る。
【0162】
【0163】
いくつかの実施形態で、セル構造体ＣＥＬＬおよび周辺回路構造体ＰＥＲＩはベース基板１００Ｐの前面と周辺回路基板２００の前面が対向するように積層されることができる。例えば、セル配線構造体１８０は周辺回路配線構造体２６０上に積層されることができる。
【0164】
一例として、セル構造体ＣＥＬＬの最上部金属層に形成された第１ボンディング金属１９０と周辺回路構造体ＰＥＲＩの最上部金属層に形成された第２ボンディング金属２９０はボンディングされ得る。第１ボンディング金属１９０および第２ボンディング金属２９０が銅（Ｃｕ）で形成された場合、ボンディング方式はＣｕ－Ｃｕボンディング方式であり得る。しかし、これは例示的なものであり、第１ボンディング金属１９０および第２ボンディング金属２９０はアルミニウム（Ａｌ）またはタングステン（Ｗ）など他の多様な金属で形成されることもできるのはもちろんである。
【0165】
【0166】
例えば、ベース基板１００Ｐの後面に対する平坦化工程またはリセス工程が行われ得る。これにより、ベース基板１００Ｐの少なくとも一部が除去されてチャネル構造体ＣＨの一端が露出することができる。また、露出するチャネル構造体ＣＨの情報格納膜１３２の一部が除去されることができる。
【0167】
いくつかの実施形態で、半導体パターン１３０の一端は情報格納膜１３２の一端より突出することができる。いくつかの実施形態で、情報格納膜１３２の一端は第１モールド絶縁膜１１０の表面と共面に配置されることができる。
【0168】
図２８を参照すると、半導体パターン１３０と接続されるセル基板１００を形成する。
【0169】
例えば、ベース基板１００Ｐが除去された第１モールド絶縁膜１１０の表面上に蒸着され得る。セル基板１００はチャネル構造体ＣＨおよびゲート電極ＧＳＬ，ＷＬ１１～ＷＬ１ｎ，ＷＬ２１～ＷＬ２ｎ，ＳＳＬが配置される第１面１００ａおよび第１面１００ａと反対になる第２面１００ｂを含み得る。
【0170】
いくつかの実施形態で、セル基板１００は不純物を含んで第１導電型を有することができる。例えば、セル基板１００はＰ型不純物（例えば、ホウ素（Ｂ）、アルミニウム（Ａｌ）、インジウム（Ｉｎ）またはガリウム（Ｇａ）など）を含むことができる。
【0171】
図２９を参照すると、セル基板１００内に第１不純物領域１０２および第２不純物領域１０４を形成する。
【0172】
例えば、セル基板１００の第２面１００ｂに対する第１イオン注入工程が行われることができる。これにより、第２面１００ｂに隣接するセル基板１００内に第１不純物領域１０２が形成されることができる。第１不純物領域１０２は第１導電型と異なる第２導電型を有することができる。例えば、第１不純物領域１０２はＰ型であるセル基板１００内に高濃度のＮ型不純物（例えば、リン（Ｐ）またはヒ素（Ａｓ）など）がイオン注入されて形成されることができる。
【0173】
また、例えば、セル基板１００の第２面１００ｂに対する第２イオン注入工程が行われ得る。これにより、第２面１００ｂに隣接するセル基板１００内に第２不純物領域１０４が形成されることができる。第２不純物領域１０４はセル基板１００より高い不純物濃度で第１導電型を有することができる。例えば、第２不純物領域１０４はＰ型であるセル基板１００内に高濃度のＰ型不純物（例えば、ホウ素（Ｂ）、アルミニウム（Ａｌ）、インジウム（Ｉｎ）またはガリウム（Ｇａ）など）がイオン注入されて形成されることができる。
【0174】
図３０を参照すると、セル基板１００の第２面１００ｂに対する不純物活性化（ｄｏｐａｎｔ ａｃｔｉｖａｔｉｏｎ）工程を行う。
【0175】
不純物活性化工程が行われることにより、第１不純物領域１０２および／または第２不純物領域１０４の不純物が活性化することができる。いくつかの実施形態で、不純物活性化工程はレーザアニーリング（ｌａｓｅｒ ａｎｎｅａｌｉｎｇ）工程を含むことができる。レーザアニーリング工程を用いると、Ｃ２Ｃ構造でも（例えば、周辺回路構造体ＰＥＲＩ上にセル構造体ＣＥＬＬを積層した後にも）第１不純物領域１０２および／または第２不純物領域１０４の不純物を活性化させることができる。仮に、一般的なアニーリング工程が行われる場合、セル配線構造体１８０および／または周辺回路配線構造体２６０の相対的に低い融点により、Ｃ２Ｃ構造の半導体メモリ装置が損傷し得る。これとは異なり、レーザアニーリング工程はセル基板１００の第２面１００ｂに対して局部的に行われるので、セル配線構造体１８０および／または周辺回路配線構造体２６０の損傷なしに第１不純物領域１０２および／または第２不純物領域１０４の不純物を活性化させることができる。
【0176】
図３１を参照すると、セル基板１００の第２面１００ｂ上にソースプレート３１０、導電パッド３２０、ソースコンタクト３１５および消去制御コンタクト３２５を形成する。
【0177】
ソースプレート３１０は第１不純物領域１０２と接続され得る。導電パッド３２０は第２不純物領域１０４と接続され得る。また、ソースプレート３１０および導電パッド３２０を覆う第３層間絶縁膜３４０が形成され得る。ソースコンタクト３１５は第３層間絶縁膜３４０内で第３方向Ｚに延びてソースプレート３１０と接続され得る。消去制御コンタクト３２５は第３層間絶縁膜３４０内で第３方向Ｚに延びて導電パッド３２０と接続され得る。
【0178】
いくつかの実施形態で、セル配線構造体１８０と接続されるコンタクトプラグ３６０が形成されることができる。コンタクトプラグ３６０は外部領域ＰＡ内に形成され得る。コンタクトプラグ３６０は例えば、第３方向Ｚに延びて第３層間絶縁膜３４０、絶縁基板１０１、第１層間絶縁膜１４０ａおよび第２層間絶縁膜１４０ｂを貫通することができる。
【0179】
【0180】
図３２ないし図３５はいくつかの実施形態による半導体メモリ装置の製造方法を説明するための他の中間段階図面である。説明の便宜上、図１ないし図３１を用いて上述した内容と重複する部分は簡略に説明するか省略する。
【0181】
図３２を参照すると、ベース基板１００Ｐ内に第２不純物領域１０４を形成する。
【0182】
例えば、ベース基板１００Ｐの前面に対するイオン注入工程が行われ得る。これにより、ベース基板１００Ｐの前面に隣接する第２不純物領域１０４が形成されることができる。第２不純物領域１０４はベース基板１００Ｐより高い不純物濃度で第１導電型を有することができる。例えば、第２不純物領域１０４はＰ型であるベース基板１００Ｐ内に高濃度のＰ型不純物（例えば、ホウ素（Ｂ）、アルミニウム（Ａｌ）、インジウム（Ｉｎ）またはガリウム（Ｇａ）など）がイオン注入されて形成されることができる。
【0183】
いくつかの実施形態で、第２不純物領域１０４は外部領域ＰＡのセル基板１００内に形成されることができる。
【0184】
第２不純物領域１０４は第１予備モールドｐＭＳ１および第１予備チャネルｐＣＨ１を形成する前に形成されることもでき、第１予備モールドｐＭＳ１および第１予備チャネルｐＣＨ１を形成した後に形成されることもできる。
【0185】
いくつかの実施形態で、ベース基板１００Ｐの前面上に導電パッド３２０が形成されることができる。導電パッド３２０は第２不純物領域１０４と接続され得る。
【0186】
図３３を参照すると、第２不純物領域１０４と接続される消去制御コンタクト３２５を形成する。
【0187】
例えば、図２０ないし図２３を用いて上述した段階が行われ得る。ゲートコンタクト１６２および消去制御コンタクト３２５が形成される。消去制御コンタクト３２５は例えば、層間絶縁膜１４０ａ，１４０ｂ内で第３方向Ｚに延びて導電パッド３２０と接続され得る。いくつかの実施形態で、消去制御コンタクト３２５はゲートコンタクト１６２と同一レベルで形成されることができる。
【0188】
次に、モールド構造体ＭＳ１，ＭＳ２上にビット線コンタクト１８２、ビット線ＢＬおよびセル配線構造体１８０が形成され得る。ゲートコンタクト１６２、ビット線コンタクト１８２、ビット線ＢＬおよびセル配線構造体１８０を形成することは図２４を用いて上述した内容と類似するので、以下では詳しい説明は省略する。
【0189】
図３４を参照すると、周辺回路構造体ＰＥＲＩ上にセル構造体ＣＥＬＬを積層する。
【0190】
周辺回路構造体ＰＥＲＩ上にセル構造体ＣＥＬＬを積層することは、図２５および図２６を用いて上述した内容と類似するので、以下では詳しい説明は省略する。セル構造体ＣＥＬＬが周辺回路構造体ＰＥＲＩ上に積層された後に、ベース基板１００Ｐの少なくとも一部が除去されてセル基板１００を形成することができる。例えば、ベース基板１００Ｐの一部を代替する絶縁基板１０１が形成されることができる。これにより、第２不純物領域１０４が形成されたセル基板１００が提供されることができる。
【0191】
図３５を参照すると、セル基板１００内に第１不純物領域１０２を形成する。
【0192】
第１不純物領域１０２を形成することは、図２９を用いて上述した内容と類似するので、以下では詳しい説明は省略する。
【0193】
【0194】
図３６ないし図３８はいくつかの実施形態による半導体メモリ装置の製造方法を説明するための他の中間段階図面である。説明の便宜上、図１ないし図３１を用いて上述した内容と重複する部分は簡略に説明するか省略する。参考までに、図３６は図２０以後の段階を説明するための中間段階図である。
【0195】
図３６を参照すると、第２チャネルパッド１３８を含むチャネル構造体ＣＨを形成する。
【0196】
例えば、第１予備チャネルｐＣＨ１および第２予備チャネルｐＣＨ２が選択的に除去されることができる。次に、選択的エピタキシャル成長（Ｓｅｌｅｃｔｉｖｅ Ｅｐｉｔａｘｉａｌ Ｇｒｏｗｔｈ；ＳＥＧ）工程によりベース基板１００Ｐから成長する第２チャネルパッド１３８が形成されることができる。これにより、ベース基板１００Ｐと接続される第２チャネルパッド１３８を含むチャネル構造体ＣＨが形成されることができる。
【0197】
図３７を参照すると、周辺回路構造体ＰＥＲＩ上にセル構造体ＣＥＬＬを積層する。
【0198】
例えば、図２２ないし図２６を用いて上述した段階が行われ得る。セル構造体ＣＥＬＬが周辺回路構造体ＰＥＲＩ上に積層された後に、ベース基板１００Ｐの少なくとも一部が除去されてセル基板１００を形成することができる。例えば、ベース基板１００Ｐの一部を代替する絶縁基板１０１が形成されることができる。これにより、第２チャネルパッド１３８と接続されるセル基板１００が提供されることができる。
【0199】
図３８を参照すると、セル基板１００内に第１不純物領域１０２および第２不純物領域１０４を形成する。
【0200】
【0201】
【0202】
【0203】
図３９はいくつかの実施形態による電子システムを説明するための例示的なブロック図である。図４０はいくつかの実施形態による電子システムを説明するための例示的な斜視図である。図４１は図４０のＩ－Ｉに沿って切断した概略的な断面図である。説明の便宜上、図１ないし図１８を用いて上述した内容と重複する部分は簡略に説明するか省略する。
【0204】
図３９を参照すると、いくつかの実施形態による電子システム１０００は半導体メモリ装置１１００および半導体メモリ装置１１００と電気的に接続されるコントローラ１２００を含むことができる。電子システム１０００は一つまたは複数の半導体メモリ装置１１００を含むストレージ装置（ｓｔｏｒａｇｅ ｄｅｖｉｃｅ）またはストレージ装置を含む電子装置（ｅｌｅｃｔｒｏｎｉｃ ｄｅｖｉｃｅ）であり得る。例えば、電子システム１０００は一つまたは複数の半導体メモリ装置１１００を含むＳＳＤ装置（ｓｏｌｉｄ ｓｔａｔｅ ｄｒｉｖｅ ｄｅｖｉｃｅ）、ＵＳＢ（Ｕｎｉｖｅｒｓａｌ Ｓｅｒｉａｌ Ｂｕｓ）、コンピューティングシステム、医療装置または通信装置であり得る。
【0205】
半導体メモリ装置１１００は不揮発性メモリ装置（例えば、ＮＡＮＤフラッシュ メモリ装置）であってもよく、例えば、図１ないし図１８を用いて上述した半導体メモリ装置であり得る。半導体メモリ装置１１００は第１構造物１１００Ｆおよび第１構造物１１００Ｆ上の第２構造物１１００Ｓを含むことができる。
【0206】
第１構造物１１００Ｆはデコーダ回路（１１１０；例えば、図１のロウデコーダ３３）、ページバッファ（１１２０；例えば、図１のページバッファ３５）およびロジック回路（１１３０；例えば、図１の制御ロジック３７）を含む周辺回路構造物であり得る。第１構造物１１００Ｆは例えば、図１ないし図１８を用いて上述した周辺回路構造体ＰＥＲＩに対応する。
【0207】
第２構造物１１００Ｓは図２を用いて上述した共通ソース線ＣＳＬ、複数のビット線ＢＬおよび複数のセルストリングＣＳＴＲを含むことができる。セルストリングＣＳＴＲはワード線ＷＬ、少なくとも一つのストリング選択線ＳＳＬおよび少なくとも一つのグラウンド選択線ＧＳＬを介してデコーダ回路１１１０に連結され得る。また、セルストリングＣＳＴＲはビット線ＢＬを介してページバッファ１１２０に連結され得る。第２構造物１１００Ｓは例えば、図１ないし図１８を用いて上述したセル構造体ＣＥＬＬに対応する。
【0208】
いくつかの実施形態で、共通ソース線ＣＳＬおよびセルストリングＣＳＴＲは、第１構造物１１００Ｆから第２構造物１１００Ｓまで延びる第１連結配線１１１５を介してデコーダ回路１１１０と電気的に接続されることができる。第１連結配線１１１５は例えば、図１ないし図１８を用いて上述したゲートコンタクト１６２に対応する。すなわち、ゲートコンタクト１６２はゲート電極ＧＳＬ，ＷＬ，ＳＳＬとデコーダ回路（１１１０；例えば、図１のロウデコーダ３３）を電気的に接続することができる。
【0209】
いくつかの実施形態で、ビット線ＢＬは第２連結配線１１２５を介してページバッファ１１２０と電気的に接続されることができる。第２連結配線１１２５は例えば、図１ないし図１８を用いて上述したビット線コンタクト１８２に対応する。すなわち、ビット線コンタクト１８２はビット線ＢＬとページバッファ（１１２０；例えば、図１のページバッファ３５）を電気的に接続することができる。
【0210】
半導体メモリ装置１１００はロジック回路（１１３０；例えば、図１の制御ロジック３７）と電気的に接続される入出力パッド１１０１を介して、コントローラ１２００と通信し得る。入出力パッド１１０１は第１構造物１１００Ｆ内で第２構造物１１００Ｓまで延びる入出力連結配線１１３５を介してロジック回路１１３０と電気的に接続され得る。連結配線１１３５は例えば、図１ないし図１８を用いてコンタクトプラグ３６０に対応する。
【0211】
コントローラ１２００はプロセッサ１２１０、ＮＡＮＤコントローラ１２２０およびホストインターフェース１２３０を含み得る。いくつかの実施形態で、電子システム１０００は複数の半導体メモリ装置１１００を含むことができ、この場合、コントローラ１２００は複数の半導体メモリ装置１１００を制御することができる。
【0212】
プロセッサ１２１０はコントローラ１２００を含む電子システム１０００全般の動作を制御し得る。プロセッサ１２１０は所定のファームウェアにより動作することができ、ＮＡＮＤコントローラ１２２０を制御して半導体メモリ装置１１００にアクセスすることができる。ＮＡＮＤコントローラ１２２０は半導体メモリ装置１１００との通信を処理するＮＡＮＤインターフェース１２２１を含むことができる。ＮＡＮＤインターフェース１２２１を介して、半導体メモリ装置１１００を制御するための制御命令、半導体メモリ装置１１００のメモリセルトランジスタＭＣＴに記録しようとするデータ、半導体メモリ装置１１００のメモリセルトランジスタＭＣＴからリードしようとするデータなどが転送されることができる。ホストインターフェース１２３０は電子システム１０００と外部ホストの間の通信機能を提供することができる。ホストインターフェース１２３０を介して外部ホストから制御命令を受信すると、プロセッサ１２１０は制御命令に応答して半導体メモリ装置１１００を制御することができる。
【0213】
図４０および図４１を参照すると、いくつかの実施形態による電子システムはメイン基板２００１と、メイン基板２００１に実装するメインコントローラ２００２、一つ以上の半導体パッケージ２００３およびＤＲＡＭ２００４を含むことができる。半導体パッケージ２００３およびＤＲＡＭ２００４はメイン基板２００１に形成される配線パターン２００５によりメインコントローラ２００２と互いに連結されることができる。
【0214】
メイン基板２００１は外部ホストと結合される複数のピンを含むコネクタ２００６を含み得る。コネクタ２００６で複数のピンの個数と配置は、電子システム２０００と外部ホストの間の通信インターフェースによって変わり得る。いくつかの実施形態で、電子システム２０００はＵＳＢ（Ｕｎｉｖｅｒｓａｌ Ｓｅｒｉａｌ Ｂｕｓ）、ＰＣＩ－Ｅｘｐｒｅｓｓ（Ｐｅｒｉｐｈｅｒａｌ Ｃｏｍｐｏｎｅｎｔ Ｉｎｔｅｒｃｏｎｎｅｃｔ Ｅｘｐｒｅｓｓ）、ＳＡＴＡ（Ｓｅｒｉａｌ Ａｄｖａｎｃｅｄ Ｔｅｃｈｎｏｌｏｇｙ Ａｔｔａｃｈｍｅｎｔ）、ＵＦＳ（Ｕｎｉｖｅｒｓａｌ Ｆｌａｓｈ Ｓｔｏｒａｇｅ）用Ｍ－Ｐｈｙなどのインターフェースのいずれか一つにより外部ホストと通信することができる。いくつかの実施形態で、電子システム２０００はコネクタ２００６を介して外部ホストから供給を受ける電源により動作することができる。電子システム２０００は外部ホストから供給を受ける電源をメインコントローラ２００２および半導体パッケージ２００３に分配するＰＭＩＣ（Ｐｏｗｅｒ Ｍａｎａｇｅｍｅｎｔ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）をさらに含むこともできる。
【0215】
メインコントローラ２００２は半導体パッケージ２００３にデータを記録するか、半導体パッケージ２００３からデータをリードすることができ、電子システム２０００の動作速度を改善することができる。
【0216】
ＤＲＡＭ２００４はデータストレージ空間である半導体パッケージ２００３と外部ホストの速度差異を緩和するためのバッファメモリであり得る。電子システム２０００に含まれるＤＲＡＭ２００４は一種のキャッシュメモリとしても動作することができ、半導体パッケージ２００３に対する制御動作で一時的にデータを保存するための空間を提供することもできる。電子システム２０００にＤＲＡＭ２００４が含まれる場合、メインコントローラ２００２は半導体パッケージ２００３を制御するためのＮＡＮＤコントローラの他にＤＲＡＭ２００４を制御するためのＤＲＡＭコントローラをさらに含むことができる。
【0217】
半導体パッケージ２００３は互いに離隔した第１半導体パッケージ２００３ａおよび第２半導体パッケージ２００３ｂを含み得る。第１半導体パッケージ２００３ａおよび第２半導体パッケージ２００３ｂはそれぞれ複数の半導体チップ２２００を含む半導体パッケージであり得る。第１半導体パッケージ２００３ａおよび第２半導体パッケージ２００３ｂはそれぞれ、パッケージ基板２１００、パッケージ基板２１００上の半導体チップ２２００、半導体チップ２２００それぞれの下部面に配置される接着層２３００、半導体チップ２２００とパッケージ基板２１００を電気的に接続する連結構造物２４００、およびパッケージ基板２１００上で半導体チップ２２００および連結構造物２４００を覆うモールディング層２５００を含み得る。
【0218】
パッケージ基板２１００はパッケージ上部パッド２１３０を含む印刷回路基板であり得る。それぞれの半導体チップ２２００は入出力パッド２２１０を含み得る。入出力パッド２２１０は図３９の入出力パッド１１０１に該当する。
【0219】
いくつかの実施形態で、連結構造物２４００は入出力パッド２２１０とパッケージ上部パッド２１３０を電気的に接続するボンディングワイヤであり得る。したがって、それぞれの第１半導体パッケージ２００３ａおよび第２半導体パッケージ２００３ｂで、半導体チップ２２００はボンディングワイヤ方式で互いに電気的に接続されることが可能であり、パッケージ基板２１００のパッケージ上部パッド２１３０と電気的に接続されることができる。いくつかの実施形態で、それぞれの第１半導体パッケージ２００３ａおよび第２半導体パッケージ２００３ｂで、半導体チップ２２００はボンディングワイヤ方式の連結構造物２４００の代わりに、貫通電極（Ｔｈｒｏｕｇｈ Ｓｉｌｉｃｏｎ Ｖｉａ，ＴＳＶ）を含む連結構造物によって互いに電気的に接続されることもできる。
【0220】
いくつかの実施形態で、メインコントローラ２００２と半導体チップ２２００は一つのパッケージに含まれることもできる。いくつかの実施形態で、メイン基板２００１と他の別途のインターポーザ基板にメインコントローラ２００２と半導体チップ２２００が実装し、インターポーザ基板に形成される配線によってメインコントローラ２００２と半導体チップ２２００が互いに連結されることもできる。
【0221】
いくつかの実施形態で、パッケージ基板２１００は印刷回路基板であり得る。パッケージ基板２１００はパッケージ基板ボディ部２１２０、パッケージ基板ボディ部２１２０の上面に配置されるパッケージ上部パッド２１３０、パッケージ基板ボディ部２１２０の下面に配置されるか下面により露出する下部パッド２１２５、およびパッケージ基板ボディ部２１２０の内部で上部パッド２１３０と下部パッド２１２５を電気的に接続する内部配線２１３５を含むことができる。上部パッド２１３０は連結構造物２４００と電気的に接続され得る。下部パッド２１２５は導電性連結部２８００を介して図４０のように電子システム２０００のメイン基板２００１の配線パターン２００５に連結され得る。
【0222】
いくつかの実施形態による電子システムにおいて、半導体チップ２２００それぞれは図１ないし図１８を用いて上述した半導体メモリ装置を含むことができる。例えば、半導体チップ２２００それぞれは周辺回路構造体ＰＥＲＩおよび周辺回路構造体ＰＥＲＩ上に積層されるセル構造体ＣＥＬＬを含み得る。例示的に、周辺回路構造体ＰＥＲＩは図３ないし８を用いて上述した周辺回路基板２００および周辺回路配線構造体２６０を含み得る。また、例示的に、セル構造体ＣＥＬＬは図３ないし図８を用いて上述したセル基板１００、モールド構造体ＭＳ１，ＭＳ２、チャネル構造体ＣＨ、ビット線ＢＬ、ゲートコンタクト１６２、第１不純物領域１０２、第２不純物領域１０４、ソースプレート３１０、ソースコンタクト、導電パッド３２０および消去制御コンタクト３２５を含み得る。周辺回路構造体ＰＥＲＩおよびセル構造体ＣＥＬＬは第１ボンディング金属１９０および第２ボンディング金属２９０を介して相互ボンディングされることができる。
【0223】
以上、添付する図面を参照して本発明の実施形態について説明したが、本発明は実施形態に限定されるものではなく、互いに異なる多様な形態で製造でき、本発明が属する技術分野における通常の知識を有する者は、本発明の技術的思想や必須の特徴を変更せず他の具体的な形態で実施できることを理解することができる。したがって、上記一実施形態はすべての面で例示的なものであり、限定的なものではないと理解しなければならない。
【符号の説明】
【0224】
１００:セル基板
１０１:絶縁基板
１０２：第１不純物領域
１０４：第２不純物領域
１１０：第１モールド絶縁膜
１１５：第２モールド絶縁膜
１３０：半導体パターン
１３２：情報記憶膜
１４０ａ、１４０ｂ：層間絶縁膜
１４２：第１配線間絶縁膜
１８０：セル配線構造体
１９０：第１ボンディングメタル
２００：周辺回路基板
２４０：第２配線間絶縁膜
２６０：周辺回路配線構造体
２９０：第２ボンディングメタル
３１０：ソースプレート
３１５：ソースコンタクト
３２０:チャレンジパッド
３２５:消去制御コンタクト
３６０：コンタクトプラグ
３８０：入出力配線構造体
ＢＬ：ビットライン
ＣＡＲ：セルアレイ領域
ＣＥＬＬ:セル構造体
ＣＨ:チャネル構造体
ＥＸＴ：拡張領域
ＧＳＬ：グラウンド選択線
ＭＳ１、ＭＳ２:モールド構造
ＰＡ:外部領域
ＰＥＲＩ:周辺回路構造
ＳＳＬ:ストリング選択ライン
ＷＣ：ワードライン切断領域
ＷＬ１１～ＷＬ２ｎ：ワードライン
１０１:絶縁基板
１０２：第１不純物領域
１０４：第２不純物領域
１１０：第１モールド絶縁膜
１１５：第２モールド絶縁膜
１３０：半導体パターン
１３２：情報記憶膜
１４０ａ、１４０ｂ：層間絶縁膜
１４２：第１配線間絶縁膜
１８０：セル配線構造体
１９０：第１ボンディングメタル
２００：周辺回路基板
２４０：第２配線間絶縁膜
２６０：周辺回路配線構造体
２９０：第２ボンディングメタル
３１０：ソースプレート
３１５：ソースコンタクト
３２０:チャレンジパッド
３２５:消去制御コンタクト
３６０：コンタクトプラグ
３８０：入出力配線構造体
ＢＬ：ビットライン
ＣＡＲ：セルアレイ領域
ＣＥＬＬ:セル構造体
ＣＨ:チャネル構造体
ＥＸＴ：拡張領域
ＧＳＬ：グラウンド選択線
ＭＳ１、ＭＳ２:モールド構造
ＰＡ:外部領域
ＰＥＲＩ:周辺回路構造
ＳＳＬ:ストリング選択ライン
ＷＣ：ワードライン切断領域
ＷＬ１１～ＷＬ２ｎ：ワードライン
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
【図28】
【図29】
【図30】
【図31】
【図32】
【図33】
【図34】
【図35】
【図36】
【図37】
【図38】
【図39】
【図40】
【図41】