(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2023168757
(43)【公開日】2023-11-29
(54)【発明の名称】増幅器、増幅回路、および電流検出装置
(51)【国際特許分類】
H03F 3/45 20060101AFI20231121BHJP
【ＦＩ】
H03F3/45
【審査請求】未請求
【請求項の数】6
【出願形態】ＯＬ
(21)【出願番号】P 2022080046
(22)【出願日】2022-05-16
(71)【出願人】
【識別番号】000116024
【氏名又は名称】ローム株式会社
(74)【代理人】
【識別番号】110001933
【氏名又は名称】弁理士法人 佐野特許事務所
(72)【発明者】
【氏名】大田 明宏
【テーマコード（参考）】
5J500
【Ｆターム（参考）】
5J500AA01
5J500AA12
5J500AA18
5J500AA51
5J500AC54
5J500AF12
5J500AF15
5J500AH10
5J500AH17
5J500AH25
5J500AH29
5J500AH39
5J500AK05
5J500AK09
5J500AK27
5J500AK33
5J500AK34
5J500AM08
5J500AM13
5J500AS15
5J500AT01
5J500DN01
5J500DN22
5J500DN23
5J500DP01
(57)【要約】
【課題】外部にコンデンサを接続した負帰還回路を構成した場合でも発振を抑制することができる増幅器を提供する。
【解決手段】増幅器（１）は、入力信号が入力可能な差動増幅段（Ｘ）と、前記差動増幅段の後段に接続される出力段（Ｙ）と、前記出力段の出力端に接続される第１出力端子（Ｔｏｕｔ）と、前記出力端子に接続される第１端を有する抵抗（ＲＡ）と、前記抵抗と前記出力段の入力端との間に接続される内部コンデンサ（Ｃ１）と、前記抵抗に対して前記出力端子を流れる出力電流（Ｉｏｕｔ）に比例した比例電流を供給する電流源２と、を備える。
【選択図】図４
【解決手段】増幅器（１）は、入力信号が入力可能な差動増幅段（Ｘ）と、前記差動増幅段の後段に接続される出力段（Ｙ）と、前記出力段の出力端に接続される第１出力端子（Ｔｏｕｔ）と、前記出力端子に接続される第１端を有する抵抗（ＲＡ）と、前記抵抗と前記出力段の入力端との間に接続される内部コンデンサ（Ｃ１）と、前記抵抗に対して前記出力端子を流れる出力電流（Ｉｏｕｔ）に比例した比例電流を供給する電流源２と、を備える。
【選択図】図４
【特許請求の範囲】
【請求項1】
入力信号が入力可能な差動増幅段と、
前記差動増幅段の後段に接続される出力段と、
前記出力段の出力端に接続される第１出力端子と、
前記出力端子に接続される第１端を有する抵抗と、
前記抵抗と前記出力段の入力端との間に接続される内部コンデンサと、
前記抵抗に対して前記出力端子を流れる出力電流に比例した比例電流を供給する電流源と、
を備える増幅器。
前記差動増幅段の後段に接続される出力段と、
前記出力段の出力端に接続される第１出力端子と、
前記出力端子に接続される第１端を有する抵抗と、
前記抵抗と前記出力段の入力端との間に接続される内部コンデンサと、
前記抵抗に対して前記出力端子を流れる出力電流に比例した比例電流を供給する電流源と、
を備える増幅器。
【請求項2】
前記出力段は、
第１電源電圧の印加端に接続されるソースと、前記出力端子に接続されるドレインと、を含む第１ＰＭＯＳトランジスタと、
グランド電位の印加端に接続されるソースと、前記出力端子に接続されるドレインと、を含む第１ＮＭＯＳトランジスタと、
前記差動増幅段の出力に基づき前記第１ＰＭＯＳトランジスタのゲートを駆動する第１ドライバと、
前記差動増幅段の出力に基づき前記第１ＮＭＯＳトランジスタのゲートを駆動する第２ドライバと、
を有し、
前記電流源は、
前記第１ＰＭＯＳトランジスタのソースに接続されるソースと、前記第１ＰＭＯＳトランジスタのゲートに接続されるゲートと、前記抵抗と前記内部コンデンサとが接続される第１ノードに接続されるドレインと、を含む第２ＰＭＯＳトランジスタと、
前記第１ＮＭＯＳトランジスタのソースに接続されるソースと、前記第１ＮＭＯＳトランジスタのゲートに接続されるゲートと、前記第１ノードに接続されるドレインと、を含む第２ＮＭＯＳトランジスタと、
を有する、請求項１に記載の増幅器。
第１電源電圧の印加端に接続されるソースと、前記出力端子に接続されるドレインと、を含む第１ＰＭＯＳトランジスタと、
グランド電位の印加端に接続されるソースと、前記出力端子に接続されるドレインと、を含む第１ＮＭＯＳトランジスタと、
前記差動増幅段の出力に基づき前記第１ＰＭＯＳトランジスタのゲートを駆動する第１ドライバと、
前記差動増幅段の出力に基づき前記第１ＮＭＯＳトランジスタのゲートを駆動する第２ドライバと、
を有し、
前記電流源は、
前記第１ＰＭＯＳトランジスタのソースに接続されるソースと、前記第１ＰＭＯＳトランジスタのゲートに接続されるゲートと、前記抵抗と前記内部コンデンサとが接続される第１ノードに接続されるドレインと、を含む第２ＰＭＯＳトランジスタと、
前記第１ＮＭＯＳトランジスタのソースに接続されるソースと、前記第１ＮＭＯＳトランジスタのゲートに接続されるゲートと、前記第１ノードに接続されるドレインと、を含む第２ＮＭＯＳトランジスタと、
を有する、請求項１に記載の増幅器。
【請求項3】
前記第１および第２ＰＭＯＳトランジスタの第１ゲートと前記第１ドライバの出力端との間と、前記第１ゲートと前記グランド電位の印加端との間の各導通を切り替えるように構成される第１スイッチと、
前記第１および第２ＮＭＯＳトランジスタの第２ゲートと前記第２ドライバの出力端との間と、前記第２ゲートと前記グランド電位の印加端との間の各導通を切り替えるように構成される第２スイッチと、
を備える、請求項２に記載の増幅器。
前記第１および第２ＮＭＯＳトランジスタの第２ゲートと前記第２ドライバの出力端との間と、前記第２ゲートと前記グランド電位の印加端との間の各導通を切り替えるように構成される第２スイッチと、
を備える、請求項２に記載の増幅器。
【請求項4】
前記第１および第２ＰＭＯＳトランジスタの第１ゲートと前記第１ドライバの出力端との間と、前記第１ゲートと第２電源電圧の印加端との間の各導通を切り替えるように構成される第３スイッチと、
前記第１および第２ＮＭＯＳトランジスタの第２ゲートと前記第２ドライバの出力端との間と、前記第２ゲートと第３電源電圧の印加端との間の各導通を切り替えるように構成される第４スイッチと、
を備える、請求項２または請求項３に記載の増幅器。
前記第１および第２ＮＭＯＳトランジスタの第２ゲートと前記第２ドライバの出力端との間と、前記第２ゲートと第３電源電圧の印加端との間の各導通を切り替えるように構成される第４スイッチと、
を備える、請求項２または請求項３に記載の増幅器。
【請求項5】
請求項１に記載の増幅器と、
前記増幅器の前記第１出力端子に接続され、外部に外部コンデンサを接続可能な第２出力端子と、を備える、増幅回路。
前記増幅器の前記第１出力端子に接続され、外部に外部コンデンサを接続可能な第２出力端子と、を備える、増幅回路。
【請求項6】
負荷に流れる電流を電流・電圧変換するように構成されるセンス抵抗と、
請求項５に記載の増幅回路と、を備え、
前記増幅回路は、
前記センス抵抗の第１端に接続される正側入力端子と、
前記センス抵抗の第２端に接続される負側入力端子と、
をさらに備える、電流検出装置。
請求項５に記載の増幅回路と、を備え、
前記増幅回路は、
前記センス抵抗の第１端に接続される正側入力端子と、
前記センス抵抗の第２端に接続される負側入力端子と、
をさらに備える、電流検出装置。
【発明の詳細な説明】
【技術分野】
【0001】
本開示は、増幅器に関する。
【背景技術】
【0002】
従来、２つの入力端子を有し、当該入力端子間の電圧差を増幅して出力する増幅器（オペアンプとも称される）が知られている。当該増幅器は、種々の増幅回路に用いられる（例えば特許文献１）。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特開２０２０－８０４８６号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
増幅器は、信号を増幅するための負帰還回路を構成するように使用される。増幅器は、内部に位相補償のための内部コンデンサを有していることが多い。しかしながら、増幅器の出力端に外部に配置される外部コンデンサを接続した場合、当該外部コンデンサによって負帰還回路の位相余裕がなくなり、発振しやすい場合があった。
【0005】
本開示は、外部にコンデンサを接続した負帰還回路を構成した場合でも発振を抑制することができる増幅器を提供することを目的とする。
【課題を解決するための手段】
【0006】
例えば、本開示に係る増幅器は、入力信号が入力可能な差動増幅段と、
前記差動増幅段の後段に接続される出力段と、
前記出力段の出力端に接続される第１出力端子と、
前記出力端子に接続される第１端を有する抵抗と、
前記抵抗と前記出力段の入力端との間に接続される内部コンデンサと、
前記抵抗に対して前記出力端子を流れる出力電流に比例した比例電流を供給する電流源と、を備える構成としている。
前記差動増幅段の後段に接続される出力段と、
前記出力段の出力端に接続される第１出力端子と、
前記出力端子に接続される第１端を有する抵抗と、
前記抵抗と前記出力段の入力端との間に接続される内部コンデンサと、
前記抵抗に対して前記出力端子を流れる出力電流に比例した比例電流を供給する電流源と、を備える構成としている。
【発明の効果】
【0007】
本開示に係る増幅器によれば、外部にコンデンサを接続した負帰還回路を構成した場合でも発振を抑制することができる。
【図面の簡単な説明】
【0008】
【発明を実施するための形態】
【0009】
以下、例示的な実施形態について、図面を参照して説明する。
【0010】
＜１．比較例＞
ここでは、本開示の実施形態との対比のための比較例について説明する。比較例との対比により、本開示の実施形態の有効性が明らかになる。
ここでは、本開示の実施形態との対比のための比較例について説明する。比較例との対比により、本開示の実施形態の有効性が明らかになる。
【0011】
【0012】
増幅回路１０１は、増幅器１００と、抵抗Ｒ１～Ｒ４と、を有する。抵抗値は、Ｒ１＝Ｒ３、Ｒ２＝Ｒ４である。また、増幅回路１０１は、正側入力端子Ｔｉｎｐと、負側入力端子Ｔｉｎｍと、基準電圧端子Ｔｒｅｆと、出力端子Ｔｏと、を有する。
【0013】
抵抗Ｒ１の一端は、正側入力端子Ｔｉｎｐに接続される。抵抗Ｒ１の他端と抵抗Ｒ２の一端とが接続されるノードは、増幅器１００の正側入力端子（＋）に接続される。抵抗Ｒ２の他端は、基準電圧端子Ｔｒｅｆに接続される。基準電圧端子Ｔｒｅｆには、基準電圧ＲＥＦが印加される。
【0014】
抵抗Ｒ３の一端は、負側入力端子Ｔｉｎｍに接続される。抵抗Ｒ３の他端と抵抗Ｒ４の一端とが接続されるノードは、増幅器１００の負側入力端子（－）に接続される。抵抗Ｒ４の他端は、増幅器１００の出力端に接続される。増幅器１００の出力端は、出力端子Ｔｏに接続される。
【0015】
このような構成により、増幅回路１０１は、正側入力端子Ｔｉｎｐに印加される電圧ＩＮＰと負側入力端子Ｔｉｎｍに印加される電圧ＩＮＭとの電圧差を反転増幅して出力端子Ｔｏから出力電圧ＯＵＴを出力する。
【0016】
図２は、比較例に係る増幅器１００の構成を示す図である。図２に示す増幅器１００は、差動増幅段Ｘと、出力段Ｙと、を有する半導体集積回路である。また、増幅器１００は、外部との電気的接続を確立するための正側入力端子Ｔｐ、負側入力端子Ｔｎ、および出力端子Ｔｏｕｔを有する。なお、増幅器１００は、位相補償のための内部コンデンサＣ１を内蔵している。
【0017】
差動増幅段Ｘは、ＰＭＯＳトランジスタ（Ｐチャネル型ＭＯＳＦＥＴ（metal-oxide-semiconductor field-effect transistor））Ｍ１，Ｍ２と、ＮＭＯＳトランジスタ（Ｎチャネル型ＭＯＳＦＥＴ）Ｍ３，Ｍ４と、定電流源Ｉ１と、を有する。
【0018】
ＰＭＯＳトランジスタＭ１のゲートは、負側入力端子Ｔｎに接続される。ＰＭＯＳトランジスタＭ２のゲートは、正側入力端子Ｔｐに接続される。ＰＭＯＳトランジスタＭ１，Ｍ２のソースは、定電流源Ｉ１に共通接続される。ＰＭＯＳトランジスタＭ１のドレインは、ＮＭＯＳトランジスタＭ３のドレインに接続される。ＮＭＯＳトランジスタＭ３のゲートとドレインは、短絡される。ＮＭＯＳトランジスタＭ３，Ｍ４のゲート同士は接続される。ＮＭＯＳトランジスタＭ３，Ｍ４のソースは、グランド電位の印加端に共通接続される。ＮＭＯＳトランジスタＭ４のドレインは、ＰＭＯＳトランジスタＭ２のドレインに接続される。
【0019】
ＰＭＯＳトランジスタＭ２とＮＭＯＳトランジスタＭ４とが接続されるノードは、出力段Ｙの入力端に接続される。出力段Ｙの出力端は、出力端子Ｔｏｕｔに接続される。また、内部コンデンサＣ１は、出力端子Ｔｏｕｔと出力段Ｙの入力端との間に接続される。
【0020】
このような構成により、増幅器１００は、正側入力端子Ｔｐと負側入力端子Ｔｎ間の電圧差を増幅して出力端子Ｔｏｕｔから出力する。
【0021】
ここで、図１に示すように、増幅回路１０１の出力端子Ｔｏには、外部に設けられる外部コンデンサＣ２が接続される。外部コンデンサＣ２は、ノイズ対策などのために設けられる。増幅器１００には位相補償用の内部コンデンサＣ１が設けられるが、使用する増幅器１００では許容できないほどの大きな容量の外部コンデンサＣ２を接続すると、負帰還回路である増幅回路１０１において発振が生じやすくなる場合があった。
【0022】
図３は、増幅回路１０１（負帰還回路）におけるゲイン（利得）（実線）と位相（破線）の周波数特性（いわゆるボード線図）を示すグラフである。このように、大きな容量の外部コンデンサＣ２を接続することで、ゲインは、周波数が上昇する方向において、０ｄＢ付近で傾きが緩やかになった後、一旦増加し、急激に減少する。このとき、位相は、ゲインが０ｄＢとなる付近で急激に下がる。これにより、位相余裕およびゲイン余裕がなくなり、発振が生じやすくなっている。
【0023】
＜２．本開示の実施形態＞
上記のような比較例における課題を解決すべく、本開示の実施形態が実施される。図４は、本開示の実施形態に係る増幅器１の構成を示す図である。
上記のような比較例における課題を解決すべく、本開示の実施形態が実施される。図４は、本開示の実施形態に係る増幅器１の構成を示す図である。
【0024】
図４に示す増幅器１は、先述した比較例に係る構成（図２）と同様に、差動増幅段Ｘと、出力段Ｙと、位相補償用の内部コンデンサＣ１と、を有する。さらに、本実施形態の増幅器１では、抵抗ＲＡと、電流源２が設けられる。
【0025】
抵抗ＲＡの一端は、出力端子Ｔｏｕｔに接続される。抵抗ＲＡの他端は、内部コンデンサＣ１の一端に接続される。内部コンデンサＣ１の他端は、出力段Ｙの入力端に接続される。電流源２は、抵抗ＲＡと内部コンデンサＣ１とが接続されるノードＮＡに接続され、抵抗ＲＡに対して出力端子Ｔｏｕｔに流れる出力電流Ｉｏｕｔに比例した比例電流（＝ａ×Ｉｏｕｔ）を供給するように構成される。
【0026】
このような構成の本実施形態に係る増幅器１を用いて先述した比較例に係る構成（図１）と同様な増幅回路（負帰還回路）を構成した場合、増幅回路の出力端子Ｔｏに外部コンデンサＣ２を接続することができる。図５は、このような増幅回路（負帰還回路）におけるゲイン（実線）と位相（破線）の周波数特性を示すグラフである。
【0027】
図５に示すように、ゲインが０ｄＢの付近でゲインの傾きが大きくなり、位相の傾きは小さくなる。これにより、位相余裕およびゲイン余裕が確保され、増幅回路において発振が生じにくくなる。従って、ノイズ耐性を向上させるなどのために容量の大きい外部コンデンサＣ２を接続することが可能となる。また、増幅回路における増幅率を増加させやすくなる。
【0028】
【0029】
ＰＭＯＳトランジスタＰ１のソースは、電源電圧の印加端に接続される。ＮＭＯＳトランジスタＮ１のソースは、グランド電位の印加端に接続される。ＰＭＯＳトランジスタＰ１のドレインとＮＭＯＳトランジスタＮ１のドレインは、出力端子Ｔｏｕｔに共通接続される。ドライバＤｒ１は、差動増幅段ＸにおけるＰＭＯＳトランジスタＭ２とＮＭＯＳトランジスタＭ４とが接続されるノードＮｘ（差動増幅段Ｘの出力端）の電圧に基づきＰＭＯＳトランジスタＰ１のゲートを駆動する。ドライバＤｒ２は、ノードＮｘの電圧に基づきＮＭＯＳトランジスタＮ１のゲートを駆動する。出力電流Ｉｏｕｔは、ＰＭＯＳトランジスタＰ１を流れて出力端子Ｔｏｕｔから外部へ流れ出る場合（実線）と、外部から出力端子Ｔｏｕｔを介してＮＭＯＳトランジスタＮ１を流れ込む場合（破線）がある。
【0030】
また、図６に示す構成において、電流源２は、ＰＭＯＳトランジスタＰ２と、ＮＭＯＳトランジスタＮ２と、を有する。ＰＭＯＳトランジスタＰ２のソースは、ＰＭＯＳトランジスタＰ１のソースに接続される。ＰＭＯＳトランジスタＰ２のゲートは、ＰＭＯＳトランジスタＰ１のゲートに接続される。ＰＭＯＳトランジスタＰ２のドレインは、ノードＮＡに接続される。ＮＭＯＳトランジスタＮ２のソースは、ＮＭＯＳトランジスタＮ１のソースに接続される。ＮＭＯＳトランジスタＮ２のゲートは、ＮＭＯＳトランジスタＮ１のゲートに接続される。ＮＭＯＳトランジスタＮ２のドレインは、ノードＮＡに接続される。
【0031】
ＰＭＯＳトランジスタＰ１，Ｐ２のＶｇｓ（ゲート・ソース間電圧）は共通であり、ＰＭＯＳトランジスタＰ２のサイズをＰＭＯＳトランジスタＰ１のサイズと異ならせることで、抵抗ＲＡに出力電流Ｉｏｕｔに比例した比例電流（ａ×Ｉｏｕｔ）（実線）を流すことができる。同様に、ＮＭＯＳトランジスタＮ１，Ｎ２のＶｇｓは共通であり、ＮＭＯＳトランジスタＮ２のサイズをＮＭＯＳトランジスタＮ１のサイズと異ならせることで、抵抗ＲＡに出力電流Ｉｏｕｔに比例した比例電流（ａ×Ｉｏｕｔ）（破線）を流すことができる。
【0032】
図７は、第１変形例に係る増幅器１の構成を示す図である。図７に示す増幅器１は、先述した図６に示す構成に加えて、スイッチＳＷ１，ＳＷ２を設けている。スイッチＳＷ１は、ＰＭＯＳトランジスタＰ１，Ｐ２のゲートとドライバＤｒ１の出力端との間と、上記ゲートとグランド電位の印加端との間の各導通を切り替えるように構成される。スイッチＳＷ２は、ＮＭＯＳトランジスタＮ１，Ｎ２のゲートとドライバＤｒ２の出力端との間と、上記ゲートとグランド電位の印加端との間の各導通を切り替えるように構成される。
【0033】
通常時は、スイッチＳＷ１，ＳＷ２は、各ゲートとドライバＤｒ１，Ｄｒ２との間を導通させる。異常発生時には、スイッチＳＷ１，ＳＷ２は、各ゲートとグランド電位の印加端との間を導通させる。これにより、異常発生時には、出力端子Ｔｏｕｔがハイレベルに固定され、車載用などの機能安全として異常発生を通知することができる。
【0034】
図７に示す構成の増幅器１では、出力端子Ｔｏｕｔの電位に追従してノードＮＡの電位が変動するため、出力端子Ｔｏｕｔの電位が電源電圧に近いと比例電流（ａ×Ｉｏｕｔ）を流すためのＰＭＯＳトランジスタＰ２のＶｄｓ（ドレイン・ソース間電圧）が確保できない。しかしながら、増幅器１は、上記のように機能安全で出力端子Ｔｏｕｔをハイレベルに固定して異常を通知する機能を有するため、出力端子Ｔｏｕｔの電位を電源電圧に近い領域まで増幅させる必要はなくなり、上記のようなＶｄｓを確保できない点は問題とならない。
【0035】
図８は、第２変形例に係る増幅器１の構成を示す図である。図８に示す増幅器１は、先述した図６に示す構成に加えて、スイッチＳＷ３，ＳＷ４を設けている。スイッチＳＷ３は、ＰＭＯＳトランジスタＰ１，Ｐ２のゲートとドライバＤｒ１の出力端との間と、上記ゲートと電源電圧の印加端との間の各導通を切り替えるように構成される。スイッチＳＷ４は、ＮＭＯＳトランジスタＮ１，Ｎ２のゲートとドライバＤｒ２の出力端との間と、上記ゲートと電源電圧の印加端との間の各導通を切り替えるように構成される。
【0036】
通常時は、スイッチＳＷ３，ＳＷ４は、各ゲートとドライバＤｒ１，Ｄｒ２との間を導通させる。異常発生時には、スイッチＳＷ３，ＳＷ４は、各ゲートと電源電圧の印加端との間を導通させる。これにより、異常発生時には、出力端子Ｔｏｕｔがローレベルに固定され、機能安全として異常発生を通知することができる。
【0037】
図８に示す構成の増幅器１では、出力端子Ｔｏｕｔの電位に追従してノードＮＡの電位が変動するため、出力端子Ｔｏｕｔの電位がグランド電位に近いと比例電流（ａ×Ｉｏｕｔ）を流すためのＮＭＯＳトランジスタＮ２のＶｄｓが確保できない。しかしながら、増幅器１は、上記のように機能安全で出力端子Ｔｏｕｔをローレベルに固定して異常を通知する機能を有するため、出力端子Ｔｏｕｔの電位をグランド電位に近い領域まで増幅させる必要はなくなり、上記のようなＶｄｓを確保できない点は問題とならない。
【0038】
なお、上記スイッチＳＷ１～ＳＷ４を１つの増幅器に設けてもよい。
【0039】
＜３．アプリケーションへの適用＞
先述した本開示の実施形態に係る増幅器１は、各種のアプリケーションに適用することが可能である。図９は、アプリケーションの一例として、増幅回路１０を電流検出装置１５に適用した場合の構成を示す図である。なお、増幅回路１０は、増幅器１を用いた反転増幅回路である。
先述した本開示の実施形態に係る増幅器１は、各種のアプリケーションに適用することが可能である。図９は、アプリケーションの一例として、増幅回路１０を電流検出装置１５に適用した場合の構成を示す図である。なお、増幅回路１０は、増幅器１を用いた反転増幅回路である。
【0040】
図９に示す電流検出装置１５は、増幅回路１０と、センス抵抗Ｒｓと、を備える。センス抵抗Ｒｓの一端は、電源電圧ＶＣＣの印加端に接続される。センス抵抗Ｒｓの他端は、負荷Ｌに接続される。センス抵抗Ｒｓの一端は、増幅回路１０の正側入力端子Ｔｉｎｐに接続される。センス抵抗Ｒｓの他端は、増幅回路１０の負側入力端子Ｔｉｎｍに接続される。
【0041】
これにより、負荷Ｌを流れる負荷電流は、センス抵抗Ｒｓにより電流・電圧変換され、電圧ＩＮＰ，ＩＮＭ間の電圧差として増幅回路１０に入力される。増幅回路１０により増幅された後の電圧は、出力ＯＵＴとして出力端子Ｔｏから出力される。出力ＯＵＴは、ＡＤＣ（ＡＤコンバータ）２０によりＡＤ変換され、マイコン３０へ入力される。
【0042】
周辺回路が激しく動作している環境下で、電流検出装置１５により高精度の信号検出を行うため、出力端子ＴｏとＡＤＣ２０との間には、ノイズ対策用に外部コンデンサＣ２が接続される。容量の大きな外部コンデンサＣ２を接続しても、先述した増幅器１の構成により、発振が生じにくくなる。
【0043】
なお、増幅回路１０は、電流検出装置１５以外にも、例えば、磁気センサ、圧力センサ、車載用センサＡＦＥ（アナログフロントエンド）、または医療用センサＡＦＥなどに適用することが可能である。
【0044】
＜４．その他＞
本明細書中に開示されている種々の技術的特徴は、上記実施形態のほか、その技術的創作の主旨を逸脱しない範囲で種々の変更を加えることが可能である。すなわち、上記実施形態は、全ての点で例示であって制限的なものではないと考えられるべきであり、本発明の技術的範囲は、上記実施形態に限定されるものではなく、特許請求の範囲と均等の意味および範囲内に属する全ての変更が含まれると理解されるべきである。
本明細書中に開示されている種々の技術的特徴は、上記実施形態のほか、その技術的創作の主旨を逸脱しない範囲で種々の変更を加えることが可能である。すなわち、上記実施形態は、全ての点で例示であって制限的なものではないと考えられるべきであり、本発明の技術的範囲は、上記実施形態に限定されるものではなく、特許請求の範囲と均等の意味および範囲内に属する全ての変更が含まれると理解されるべきである。
【0045】
＜５．付記＞
以上のように、例えば、本開示の一側面に係る増幅器（１）は、
入力信号が入力可能な差動増幅段（Ｘ）と、
前記差動増幅段の後段に接続される出力段（Ｙ）と、
前記出力段の出力端に接続される第１出力端子（Ｔｏｕｔ）と、
前記出力端子に接続される第１端を有する抵抗（ＲＡ）と、
前記抵抗と前記出力段の入力端との間に接続される内部コンデンサ（Ｃ１）と、
前記抵抗に対して前記出力端子を流れる出力電流（Ｉｏｕｔ）に比例した比例電流を供給する電流源２と、を備える構成としている（第１の構成）。
以上のように、例えば、本開示の一側面に係る増幅器（１）は、
入力信号が入力可能な差動増幅段（Ｘ）と、
前記差動増幅段の後段に接続される出力段（Ｙ）と、
前記出力段の出力端に接続される第１出力端子（Ｔｏｕｔ）と、
前記出力端子に接続される第１端を有する抵抗（ＲＡ）と、
前記抵抗と前記出力段の入力端との間に接続される内部コンデンサ（Ｃ１）と、
前記抵抗に対して前記出力端子を流れる出力電流（Ｉｏｕｔ）に比例した比例電流を供給する電流源２と、を備える構成としている（第１の構成）。
【0046】
また、上記第１の構成において、前記出力段（Ｙ）は、
第１電源電圧の印加端に接続されるソースと、前記出力端子（Ｔｏｕｔ）に接続されるドレインと、を含む第１ＰＭＯＳトランジスタ（Ｐ１）と、
グランド電位の印加端に接続されるソースと、前記出力端子に接続されるドレインと、を含む第１ＮＭＯＳトランジスタ（Ｎ１）と、
前記差動増幅段（Ｘ）の出力に基づき前記第１ＰＭＯＳトランジスタのゲートを駆動する第１ドライバ（Ｄｒ１）と、
前記差動増幅段の出力に基づき前記第１ＮＭＯＳトランジスタのゲートを駆動する第２ドライバ（Ｄｒ２）と、
を有し、
前記電流源（２）は、
前記第１ＰＭＯＳトランジスタのソースに接続されるソースと、前記第１ＰＭＯＳトランジスタのゲートに接続されるゲートと、前記抵抗（ＲＡ）と前記内部コンデンサ（Ｃ１）とが接続される第１ノード（ＮＡ）に接続されるドレインと、を含む第２ＰＭＯＳトランジスタ（Ｐ２）と、
前記第１ＮＭＯＳトランジスタのソースに接続されるソースと、前記第１ＮＭＯＳトランジスタのゲートに接続されるゲートと、前記第１ノードに接続されるドレインと、を含む第２ＮＭＯＳトランジスタ（Ｎ２）と、を有する構成としてもよい（第２の構成）。
第１電源電圧の印加端に接続されるソースと、前記出力端子（Ｔｏｕｔ）に接続されるドレインと、を含む第１ＰＭＯＳトランジスタ（Ｐ１）と、
グランド電位の印加端に接続されるソースと、前記出力端子に接続されるドレインと、を含む第１ＮＭＯＳトランジスタ（Ｎ１）と、
前記差動増幅段（Ｘ）の出力に基づき前記第１ＰＭＯＳトランジスタのゲートを駆動する第１ドライバ（Ｄｒ１）と、
前記差動増幅段の出力に基づき前記第１ＮＭＯＳトランジスタのゲートを駆動する第２ドライバ（Ｄｒ２）と、
を有し、
前記電流源（２）は、
前記第１ＰＭＯＳトランジスタのソースに接続されるソースと、前記第１ＰＭＯＳトランジスタのゲートに接続されるゲートと、前記抵抗（ＲＡ）と前記内部コンデンサ（Ｃ１）とが接続される第１ノード（ＮＡ）に接続されるドレインと、を含む第２ＰＭＯＳトランジスタ（Ｐ２）と、
前記第１ＮＭＯＳトランジスタのソースに接続されるソースと、前記第１ＮＭＯＳトランジスタのゲートに接続されるゲートと、前記第１ノードに接続されるドレインと、を含む第２ＮＭＯＳトランジスタ（Ｎ２）と、を有する構成としてもよい（第２の構成）。
【0047】
また、上記第２の構成において、前記第１および第２ＰＭＯＳトランジスタ（Ｐ１，Ｐ２）の第１ゲートと前記第１ドライバ（Ｄｒ１）の出力端との間と、前記第１ゲートと前記グランド電位の印加端との間の各導通を切り替えるように構成される第１スイッチ（ＳＷ１）と、
前記第１および第２ＮＭＯＳトランジスタ（Ｎ１，Ｎ２）の第２ゲートと前記第２ドライバ（Ｄｒ２）の出力端との間と、前記第２ゲートと前記グランド電位の印加端との間の各導通を切り替えるように構成される第２スイッチ（ＳＷ２）と、を備える構成としてもよい（第３の構成）。
前記第１および第２ＮＭＯＳトランジスタ（Ｎ１，Ｎ２）の第２ゲートと前記第２ドライバ（Ｄｒ２）の出力端との間と、前記第２ゲートと前記グランド電位の印加端との間の各導通を切り替えるように構成される第２スイッチ（ＳＷ２）と、を備える構成としてもよい（第３の構成）。
【0048】
また、上記第２または第３の構成において、前記第１および第２ＰＭＯＳトランジスタ（Ｐ１，Ｐ２）の第１ゲートと前記第１ドライバ（Ｄｒ１）の出力端との間と、前記第１ゲートと第２電源電圧の印加端との間の各導通を切り替えるように構成される第３スイッチ（ＳＷ３）と、
前記第１および第２ＮＭＯＳトランジスタ（Ｎ１，Ｎ２）の第２ゲートと前記第２ドライバ（Ｄｒ２）の出力端との間と、前記第２ゲートと第３電源電圧の印加端との間の各導通を切り替えるように構成される第４スイッチ（ＳＷ４）と、を備える構成としてもよい（第４の構成）。
前記第１および第２ＮＭＯＳトランジスタ（Ｎ１，Ｎ２）の第２ゲートと前記第２ドライバ（Ｄｒ２）の出力端との間と、前記第２ゲートと第３電源電圧の印加端との間の各導通を切り替えるように構成される第４スイッチ（ＳＷ４）と、を備える構成としてもよい（第４の構成）。
【0049】
また、本開示の一側面に係る増幅回路（１０）は、上記第１から第４のいずれかの構成の増幅器（１）と、前記増幅器の前記第１出力端子（Ｔｏｕｔ）に接続され、外部に外部コンデンサ（Ｃ２）を接続可能な第２出力端子（Ｔｏ）と、を備える（第５の構成）。
【0050】
また、本開示の一側面に係る電流検出装置（１５）は、負荷（Ｌ）に流れる電流を電流・電圧変換するように構成されるセンス抵抗（Ｒｓ）と、
上記第５の構成の増幅回路（１０）と、を備え、
前記増幅回路は、
前記センス抵抗の第１端に接続される正側入力端子（Ｔｉｎｐ）と、
前記センス抵抗の第２端に接続される負側入力端子（Ｔｉｎｍ）と、
をさらに備える。
上記第５の構成の増幅回路（１０）と、を備え、
前記増幅回路は、
前記センス抵抗の第１端に接続される正側入力端子（Ｔｉｎｐ）と、
前記センス抵抗の第２端に接続される負側入力端子（Ｔｉｎｍ）と、
をさらに備える。
【産業上の利用可能性】
【0051】
本開示は、例えば、各種用途の増幅回路に利用することが可能である。
【符号の説明】
【0052】
１ 増幅器
２ 電流源
１０ 増幅回路
１５ 電流検出装置
３０ マイコン
１００ 増幅器
１０１ 増幅回路
Ｃ１ 内部コンデンサ
Ｃ２ 外部コンデンサ
Ｉ１ 定電流源
Ｄｒ１，Ｄｒ２ ドライバ
Ｌ 負荷
Ｍ１，Ｍ２ ＰＭＯＳトランジスタ
Ｍ３，Ｍ４ ＮＭＯＳトランジスタ
Ｎ１，Ｎ２ ＮＭＯＳトランジスタ
Ｐ１，Ｐ２ ＰＭＯＳトランジスタ
Ｒ１～Ｒ４ 抵抗
ＲＡ 抵抗
Ｒｓ センス抵抗
ＳＷ１～ＳＷ４ スイッチ
Ｔｉｎｐ 正側入力端子
Ｔｎ 負側入力端子
Ｔｏ 出力端子
Ｔｏｕｔ 出力端子
Ｔｐ 正側入力端子
Ｔｒｅｆ 基準電圧端子
Ｘ 差動増幅段
Ｙ 出力段
２ 電流源
１０ 増幅回路
１５ 電流検出装置
３０ マイコン
１００ 増幅器
１０１ 増幅回路
Ｃ１ 内部コンデンサ
Ｃ２ 外部コンデンサ
Ｉ１ 定電流源
Ｄｒ１，Ｄｒ２ ドライバ
Ｌ 負荷
Ｍ１，Ｍ２ ＰＭＯＳトランジスタ
Ｍ３，Ｍ４ ＮＭＯＳトランジスタ
Ｎ１，Ｎ２ ＮＭＯＳトランジスタ
Ｐ１，Ｐ２ ＰＭＯＳトランジスタ
Ｒ１～Ｒ４ 抵抗
ＲＡ 抵抗
Ｒｓ センス抵抗
ＳＷ１～ＳＷ４ スイッチ
Ｔｉｎｐ 正側入力端子
Ｔｎ 負側入力端子
Ｔｏ 出力端子
Ｔｏｕｔ 出力端子
Ｔｐ 正側入力端子
Ｔｒｅｆ 基準電圧端子
Ｘ 差動増幅段
Ｙ 出力段
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】