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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2023169097
(43)【公開日】2023-11-29
(54)【発明の名称】半導体装置および半導体装置の製造方法
(51)【国際特許分類】
H10B 43/40 20230101AFI20231121BHJP
H10B 41/27 20230101ALI20231121BHJP
H01L 21/336 20060101ALI20231121BHJP
H01L 21/3205 20060101ALI20231121BHJP
H01L 21/822 20060101ALI20231121BHJP
H10B 41/40 20230101ALI20231121BHJP
H10B 43/27 20230101ALI20231121BHJP
【ＦＩ】
H10B43/40
H10B41/27
H01L29/78 371
H01L21/88 S
H01L27/04 T
H10B41/40
H10B43/27
【審査請求】未請求
【請求項の数】23
【出願形態】ＯＬ
(21)【出願番号】P 2022193286
(22)【出願日】2022-12-02
(31)【優先権主張番号】10-2022-0059307
(32)【優先日】2022-05-16
(33)【優先権主張国・地域又は機関】KR
(71)【出願人】
【識別番号】310024033
【氏名又は名称】エスケーハイニックス株式会社
【氏名又は名称原語表記】ＳＫ ｈｙｎｉｘ Ｉｎｃ．
【住所又は居所原語表記】２０９１， Ｇｙｅｏｎｇｃｈｕｎｇ－ｄａｅｒｏ，Ｂｕｂａｌ－ｅｕｂ，Ｉｃｈｅｏｎ－ｓｉ，Ｇｙｅｏｎｇｇｉ－ｄｏ，Ｋｏｒｅａ
(74)【代理人】
【識別番号】110000796
【氏名又は名称】弁理士法人三枝国際特許事務所
(72)【発明者】
【氏名】キム ジェ ホ
【テーマコード（参考）】
5F033
5F038
5F083
5F101
【Ｆターム（参考）】
5F033GG01
5F033HH04
5F033HH07
5F033HH08
5F033HH11
5F033HH19
5F033JJ08
5F033JJ11
5F033JJ19
5F033KK03
5F033KK07
5F033KK08
5F033KK11
5F033KK19
5F033QQ08
5F033QQ09
5F033QQ10
5F033QQ37
5F033RR02
5F033RR05
5F033RR29
5F033TT01
5F033VV01
5F033VV07
5F033VV16
5F033XX37
5F038BE07
5F038CA10
5F038CA13
5F038CA18
5F038DF05
5F038DT04
5F038DT12
5F038EZ02
5F038EZ06
5F038EZ19
5F083EP02
5F083EP18
5F083EP76
5F083GA10
5F083GA27
5F083JA04
5F083JA19
5F083JA35
5F083JA36
5F083JA37
5F083JA39
5F083JA53
5F083KA01
5F083LA21
5F083MA06
5F083MA16
5F083MA19
5F083NA01
5F083PR07
5F083PR25
5F083ZA01
5F083ZA20
5F083ZA28
5F101BA01
5F101BA45
5F101BB05
5F101BD16
5F101BD30
5F101BD34
5F101BD35
5F101BH11
5F101BH21
(57)【要約】
【課題】安定した構造および改善された特性を有する半導体装置および半導体装置の製造方法を提供する。
【解決手段】半導体装置の製造方法は、基板１のチップ領域２の間に位置したスクライブレーン領域３のうちクロス領域３Ｂにテスト回路ＴＣを形成するステップと、テスト回路ＴＣ上に第１ダミー構造ＤＭ１を形成するステップと、基板１のスクライブレーン領域３のうちライン領域３Ａにテストパッド２９を形成するステップと、スクライブレーン領域３に沿って基板１をカッティングするステップとを含むことができる。
【選択図】図２Ａ
【解決手段】半導体装置の製造方法は、基板１のチップ領域２の間に位置したスクライブレーン領域３のうちクロス領域３Ｂにテスト回路ＴＣを形成するステップと、テスト回路ＴＣ上に第１ダミー構造ＤＭ１を形成するステップと、基板１のスクライブレーン領域３のうちライン領域３Ａにテストパッド２９を形成するステップと、スクライブレーン領域３に沿って基板１をカッティングするステップとを含むことができる。
【選択図】図２Ａ
【特許請求の範囲】
【請求項1】
基板のチップ領域の間に位置したスクライブレーン領域のうちクロス領域にテスト回路を形成するステップと、
前記テスト回路上に第１ダミー構造を形成するステップと、
前記基板のスクライブレーン領域のうちライン領域にテストパッドを形成するステップと、
前記スクライブレーン領域に沿って前記基板をカッティングするステップと
を含む半導体装置の製造方法。
前記テスト回路上に第１ダミー構造を形成するステップと、
前記基板のスクライブレーン領域のうちライン領域にテストパッドを形成するステップと、
前記スクライブレーン領域に沿って前記基板をカッティングするステップと
を含む半導体装置の製造方法。
【請求項2】
前記テスト回路と電気的に連結されたインターコネクション構造を形成するステップ
をさらに含む、請求項１に記載の半導体装置の製造方法。
をさらに含む、請求項１に記載の半導体装置の製造方法。
【請求項3】
前記第１ダミー構造を形成するステップは、
前記テスト回路上に少なくとも１つのダミー導電パターンを形成するステップと、
前記少なくとも１つのダミー導電パターン上にダミー積層物を形成するステップと、
前記ダミー積層物を貫通し、前記少なくとも１つのダミー導電パターンそれぞれと連結されたダミーコンタクトプラグを形成するステップとを含む、
請求項１に記載の半導体装置の製造方法。
前記テスト回路上に少なくとも１つのダミー導電パターンを形成するステップと、
前記少なくとも１つのダミー導電パターン上にダミー積層物を形成するステップと、
前記ダミー積層物を貫通し、前記少なくとも１つのダミー導電パターンそれぞれと連結されたダミーコンタクトプラグを形成するステップとを含む、
請求項１に記載の半導体装置の製造方法。
【請求項4】
前記少なくとも１つのダミー導電パターンを形成するステップは、
ダミー導電膜およびソース膜を形成するステップと、
前記ダミー導電膜をエッチングして少なくとも１つのダミー導電パターンを形成するステップと、
前記ソース膜をエッチングしてソース構造を形成するステップとを含む、
請求項３に記載の半導体装置の製造方法。
ダミー導電膜およびソース膜を形成するステップと、
前記ダミー導電膜をエッチングして少なくとも１つのダミー導電パターンを形成するステップと、
前記ソース膜をエッチングしてソース構造を形成するステップとを含む、
請求項３に記載の半導体装置の製造方法。
【請求項5】
前記少なくとも１つのダミー導電パターンを形成する時、前記チップ領域それぞれにソース構造を形成する、
請求項３に記載の半導体装置の製造方法。
請求項３に記載の半導体装置の製造方法。
【請求項6】
前記ダミー積層物を形成する時、前記チップ領域にセル積層物を形成する、
請求項３に記載の半導体装置の製造方法。
請求項３に記載の半導体装置の製造方法。
【請求項7】
前記ダミーコンタクトプラグを形成する時、前記チップ領域にセル積層物を貫通し、ソース構造それぞれと連結された支持台を形成する、
請求項３に記載の半導体装置の製造方法。
請求項３に記載の半導体装置の製造方法。
【請求項8】
前記少なくとも１つのダミー導電パターンを貫通し、前記テスト回路と電気的に連結された第１コンタクトプラグを形成するステップと、
前記ダミー積層物を貫通し、前記第１コンタクトプラグと電気的に連結された第２コンタクトプラグを形成するステップと
をさらに含む、請求項３に記載の半導体装置の製造方法。
前記ダミー積層物を貫通し、前記第１コンタクトプラグと電気的に連結された第２コンタクトプラグを形成するステップと
をさらに含む、請求項３に記載の半導体装置の製造方法。
【請求項9】
前記ダミーコンタクトプラグを形成する時、前記第２コンタクトプラグを形成する、
請求項８に記載の半導体装置の製造方法。
請求項８に記載の半導体装置の製造方法。
【請求項10】
前記ダミーコンタクトプラグを形成するステップは、
前記ダミー積層物を貫通する第１開口部および第２開口部を形成するステップと、
前記第１開口部および前記第２開口部上にキャッピング膜を形成するステップと、
前記第１開口部を選択的にオープンさせるステップと、
前記第１開口部内に前記ダミーコンタクトプラグを形成するステップとを含む、
請求項３に記載の半導体装置の製造方法。
前記ダミー積層物を貫通する第１開口部および第２開口部を形成するステップと、
前記第１開口部および前記第２開口部上にキャッピング膜を形成するステップと、
前記第１開口部を選択的にオープンさせるステップと、
前記第１開口部内に前記ダミーコンタクトプラグを形成するステップとを含む、
請求項３に記載の半導体装置の製造方法。
【請求項11】
前記第２開口部を選択的にオープンさせるステップと、
前記第２開口部内に前記テスト回路と電気的に連結された第２コンタクトプラグを形成するステップと
をさらに含む、請求項１０に記載の半導体装置の製造方法。
前記第２開口部内に前記テスト回路と電気的に連結された第２コンタクトプラグを形成するステップと
をさらに含む、請求項１０に記載の半導体装置の製造方法。
【請求項12】
前記基板をカッティングするステップは、
前記第１ダミー構造が壊れながら前記チップ領域を保護する、
請求項１に記載の半導体装置の製造方法。
前記第１ダミー構造が壊れながら前記チップ領域を保護する、
請求項１に記載の半導体装置の製造方法。
【請求項13】
前記ライン領域に第２ダミー構造を形成するステップ
をさらに含む、請求項１に記載の半導体装置の製造方法。
をさらに含む、請求項１に記載の半導体装置の製造方法。
【請求項14】
前記スクライブレーン領域は、第１方向に拡張された第１領域と、前記第１方向と交差した第２方向に拡張された第２領域とを含み、前記クロス領域は、前記第１領域と前記第２領域とが交差する領域である、
請求項１に記載の半導体装置の製造方法。
請求項１に記載の半導体装置の製造方法。
【請求項15】
チップ領域と、前記チップ領域の間に位置したスクライブレーン領域とを含む基板と、
前記スクライブレーン領域のライン領域に位置するテストパッドと、
前記スクライブレーン領域のクロス領域に位置するテスト回路と、
前記テストパッドと前記テスト回路とを電気的に連結させるインターコネクション構造と、
前記クロス領域に位置する第１ダミー構造とを含む
半導体装置。
前記スクライブレーン領域のライン領域に位置するテストパッドと、
前記スクライブレーン領域のクロス領域に位置するテスト回路と、
前記テストパッドと前記テスト回路とを電気的に連結させるインターコネクション構造と、
前記クロス領域に位置する第１ダミー構造とを含む
半導体装置。
【請求項16】
前記スクライブレーン領域は、第１方向に拡張された第１領域と、前記第１方向と交差した第２方向に拡張された第２領域とを含み、前記クロス領域は、前記第１領域と前記第２領域とが交差する領域である、
請求項１５に記載の半導体装置。
請求項１５に記載の半導体装置。
【請求項17】
前記第１ダミー構造は、
前記テスト回路上に位置した少なくとも１つのダミー導電パターンと、
前記少なくとも１つのダミー導電パターンから突出した少なくとも１つのダミーコンタクトプラグとを含む、
請求項１５に記載の半導体装置。
前記テスト回路上に位置した少なくとも１つのダミー導電パターンと、
前記少なくとも１つのダミー導電パターンから突出した少なくとも１つのダミーコンタクトプラグとを含む、
請求項１５に記載の半導体装置。
【請求項18】
前記チップ領域に位置し、前記少なくとも１つのダミー導電パターンに対応するレベルに位置したソース構造と、
前記ソース構造上に位置したゲート構造と、
前記ゲート構造を貫通して前記テスト回路と連結され、前記少なくとも１つのダミーコンタクトプラグに対応するレベルに位置したコンタクトプラグと
をさらに含む、請求項１７に記載の半導体装置。
前記ソース構造上に位置したゲート構造と、
前記ゲート構造を貫通して前記テスト回路と連結され、前記少なくとも１つのダミーコンタクトプラグに対応するレベルに位置したコンタクトプラグと
をさらに含む、請求項１７に記載の半導体装置。
【請求項19】
前記ダミー導電パターンは、第１方向および前記第１方向と交差した第２方向に配列された、
請求項１７に記載の半導体装置。
請求項１７に記載の半導体装置。
【請求項20】
前記少なくとも１つのダミーコンタクトプラグは、酸化物を含む、
請求項１７に記載の半導体装置。
請求項１７に記載の半導体装置。
【請求項21】
前記インターコネクション構造は、
前記テスト回路と電気的に連結され、前記少なくとも１つのダミー導電パターンのダミー導電パターンの間および前記少なくとも１つのダミーコンタクトプラグのダミーコンタクトプラグの間に拡張された少なくとも１つのコンタクトプラグを含む、
請求項１７に記載の半導体装置。
前記テスト回路と電気的に連結され、前記少なくとも１つのダミー導電パターンのダミー導電パターンの間および前記少なくとも１つのダミーコンタクトプラグのダミーコンタクトプラグの間に拡張された少なくとも１つのコンタクトプラグを含む、
請求項１７に記載の半導体装置。
【請求項22】
前記少なくとも１つのダミーコンタクトプラグおよび前記少なくとも１つのコンタクトプラグは、第１方向および前記第１方向と交差した第２方向に配列された、
請求項２１に記載の半導体装置。
請求項２１に記載の半導体装置。
【請求項23】
前記ライン領域に位置した第２ダミー構造
をさらに含む、請求項１５に記載の半導体装置。
をさらに含む、請求項１５に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、電子装置およびその製造方法に関し、より詳しくは、半導体装置および半導体装置の製造方法に関する。
【背景技術】
【0002】
半導体装置の集積度は、単位メモリセルの占める面積によって主に決定される。最近、基板上に単層でメモリセルを形成する半導体装置の集積度の向上が限界に達していることから、基板上にメモリセルを積層する３次元半導体装置が提案されている。また、このような半導体装置の動作信頼性を向上させるために、多様な構造および製造方法が開発されている。
【発明の概要】
【発明が解決しようとする課題】
【0003】
本発明の一実施例は、安定した構造および改善された特性を有する半導体装置および半導体装置の製造方法を提供する。
【課題を解決するための手段】
【0004】
本発明の一実施例による半導体装置の製造方法は、基板のチップ領域の間に位置したスクライブレーン領域のうちクロス領域にテスト回路を形成するステップと、前記テスト回路上に第１ダミー構造を形成するステップと、前記基板のスクライブレーン領域のうちライン領域にテストパッドを形成するステップと、前記スクライブレーン領域に沿って前記基板をカッティングするステップとを含むことができる。
【0005】
本発明の一実施例による半導体装置は、チップ領域と、前記チップ領域の間に位置したスクライブレーン領域とを含む基板と、前記スクライブレーン領域のライン領域に位置するテストパッドと、前記スクライブレーン領域のクロス領域に位置するテスト回路と、前記テストパッドと前記テスト回路とを電気的に連結させるインターコネクション構造と、前記クロス領域に位置する第１ダミー構造とを含むことができる。
【発明の効果】
【0006】
本技術によれば、安定した構造を有し、信頼性が向上した半導体装置を提供することができる。
【図面の簡単な説明】
【0007】
【図1】本発明の一実施例による半導体装置の構造を示す図である。
【図2A】本発明の一実施例による半導体装置の構造を示す図である。
【図2B】本発明の一実施例による半導体装置の構造を示す図である。
【図2C】本発明の一実施例による半導体装置の構造を示す図である。
【図3A】本発明の一実施例による半導体装置の構造を示す図である。
【図3B】本発明の一実施例による半導体装置の構造を示す図である。
【図3C】本発明の一実施例による半導体装置の構造を示す図である。
【図4A】本発明の一実施例による半導体装置の構造を示す図である。
【図4B】本発明の一実施例による半導体装置の構造を示す図である。
【図5】本発明の一実施例による半導体装置の製造方法のフローチャートである。
【図6】本発明の一実施例による半導体装置の製造方法を説明するための図である。
【図7A】本発明の一実施例による半導体装置の製造方法を説明するための図である。
【図7B】本発明の一実施例による半導体装置の製造方法を説明するための図である。
【図8A】本発明の一実施例による半導体装置の製造方法を説明するための図である。
【図8B】本発明の一実施例による半導体装置の製造方法を説明するための図である。
【図9A】本発明の一実施例による半導体装置の製造方法を説明するための図である。
【図9B】本発明の一実施例による半導体装置の製造方法を説明するための図である。
【図10A】本発明の一実施例による半導体装置の製造方法を説明するための図である。
【図10B】本発明の一実施例による半導体装置の製造方法を説明するための図である。
【図11A】本発明の一実施例による半導体装置の製造方法を説明するための図である。
【図11B】本発明の一実施例による半導体装置の製造方法を説明するための図である。
【図12A】本発明の一実施例による半導体装置の製造方法を説明するための図である。
【図12B】本発明の一実施例による半導体装置の製造方法を説明するための図である。
【図13A】本発明の一実施例による半導体装置の製造方法を説明するための図である。
【図13B】本発明の一実施例による半導体装置の製造方法を説明するための図である。
【図14】本発明の一実施例による半導体装置の製造方法を説明するための図である。
【図15】本発明の一実施例による半導体装置の製造方法を説明するための図である。
【発明を実施するための形態】
【0008】
以下、添付した図面を参照して、本発明の技術的思想による実施例を説明する。
【0009】
図１は、本発明の一実施例による半導体装置の構造を示す図である。
【0010】
図１を参照すれば、半導体装置は、基板１を含むことができる。基板１は、チップ領域２と、スクライブレーン領域３とを含むことができる。基板１は、シリコンウエハ、ＳｉＧｅウエハ、ＳＯＩウエハなどの半導体基板であってもよい。
【0011】
チップ領域２は、半導体チップが形成された領域であってもよい。基板１に半導体チップが繰り返し形成され、チップ領域２が第１方向Ｉおよび第１方向Ｉと交差した第２方向ＩＩに配列される。スクライブレーン領域３は、チップ領域２の間に位置できる。
【0012】
スクライブレーン領域３は、ライン領域３Ａと、クロス領域３Ｂとを含むことができる。ライン領域３Ａは、第１方向Ｉに拡張された第１領域３Ａ１、または第１方向Ｉと交差した第２方向ＩＩに拡張された第２領域３Ａ２を含むことができる。クロス領域３Ｂは、ライン領域３Ａが交差する領域に位置できる。クロス領域３Ｂは、第１領域３Ａ１と第２領域３Ａ２とが交差する領域に位置できる。
【0013】
スクライブレーン領域３に、チップ領域２に位置した半導体チップをテストするためのテスト構造が位置できる。テスト構造は、テスト回路、テストパッド、テスト回路とテストパッドとを電気的に連結させるインターコネクション構造などを含むことができる。また、スクライブレーン領域３にオーバーレイキーやアラインキーのような整列パターンが位置できる。
【0014】
スクライブレーン領域３は、半導体チップを分離するためのダイシング工程で切断される部分であってもよい。スクライブレーン領域３に沿って基板１をカッティングしてチップ領域２それぞれを分離させることができる。ブレードを用いるソーイング工程や、レーザを用いるレーザ工程、またはステルスダイシング工程などの方式で基板１をカッティングすることができる。基板１をカッティングする過程でチップ領域２を保護するためのダミー構造がスクライブレーン領域３に位置できる。
【0015】
前述のような構造によれば、スクライブレーン領域３にテスト構造またはダミー構造が位置してもよい。チップ領域２ではない、スクライブレーン領域３にテスト構造を位置させることにより、半導体チップの集積度を向上させることができる。スクライブレーン領域３にダミー構造を位置させることにより、基板１をカッティングする時、チップ領域２を保護することができる。
【0016】
図２Ａ～図２Ｃは、本発明の一実施例による半導体装置の構造を示す図である。図２Ｂは、図２ＡのＡ－Ａ’断面図であり、図２Ｃは、図２ＡのＢ－Ｂ’断面図である。以下、先に説明された内容と重複した内容は省略して説明する。
【0017】
図２Ａを参照すれば、半導体装置は、スクライブレーン領域３に位置したダミー構造ＤＭまたはテスト構造Ｔを含むことができる。
【0018】
ダミー構造ＤＭは、スクライブレーン領域３のライン領域３Ａまたはクロス領域３Ｂに位置してもよい。ダミー構造ＤＭは、ダミー導電パターン２４、ダミーコンタクトプラグ２６、またはダミー積層物を含むか、これらを組み合わせて含むことができる。
【0019】
ダミー導電パターン２４は、第１方向Ｉおよび第１方向Ｉと交差した第２方向ＩＩに配列される。ダミー導電パターン２４それぞれは、第１方向Ｉまたは第２方向ＩＩに拡張された形状を有することができる。
【0020】
ダミーコンタクトプラグ２６は、第１方向Ｉおよび第１方向Ｉと交差した第２方向ＩＩに配列される。ダミー導電コンタクトプラグ２６は、ダミー導電パターン２４と連結される。例えば、１つのダミー導電パターン２４に少なくとも１つのダミー導電コンタクトプラグ２６が連結される。ダミー導電コンタクトプラグ２６は、ダミー導電パターン２４の長手方向に沿って第１方向Ｉまたは第２方向ＩＩに配列される。
【0021】
テスト構造Ｔは、スクライブレーン領域３のライン領域３Ａまたはクロス領域３Ｂに位置してもよい。テスト構造Ｔは、テスト回路、テストパッド２９、またはインターコネクション構造を含むか、これらを組み合わせて含むことができる。
【0022】
インターコネクション構造は、コンタクトプラグ２３またはテスト配線２２Ｅを含むことができる。コンタクトプラグ２３は、第１方向Ｉまたは第２方向ＩＩに配列される。コンタクトプラグ２３は、ダミー導電パターン２４の間に位置できる。例えば、コンタクトプラグ２３は、第１方向Ｉに拡張された形状を有するダミー導電パターン２４の間に位置できる。
【0023】
テスト配線２２Ｅは、ライン領域３Ａまたはクロス領域３Ｂに位置してもよい。テスト配線２２Ｅは、コンタクトプラグ２３を介してテスト回路とテストパッド２９とを連結することができる。
【0024】
図２Ａおよび図２Ｂを参照すれば、半導体装置は、基板１、テスト構造Ｔ、またはダミー構造ＤＭを含むことができる。ダミー構造ＤＭは、ダミー導電パターン２４、ダミーコンタクトプラグ２６、またはダミー積層物２７を含むか、これらを組み合わせて含むことができる。
【0025】
ダミー導電パターン２４は、クロス領域３Ｂに位置できる。ダミー導電パターン２４は、単一膜または多層膜構造を有することができる。ダミー導電パターン２４は、第１ダミー導電パターン２４Ａ、第２ダミー導電パターン２４Ｂ、または第３ダミー導電パターン２４Ｃを含むか、これらを組み合わせて含むことができる。
【0026】
第１ダミー導電パターン２４Ａは、ダミー積層物２７と離隔して位置できる。第２ダミー導電パターン２４Ｂは、ダミー積層物２７と隣接して位置できる。第３ダミー導電パターン２４Ｃは、第１ダミー導電パターン２４Ａと第２ダミー導電パターン２４Ｂとの間に位置できる。第１ダミー導電パターン２４Ａ、第２ダミー導電パターン２４Ｂ、または第３ダミー導電パターン２４Ｃは、ポリシリコン、金属などの導電物質を含むことができる。
【0027】
ダミー導電パターン２４は、第１保護膜２４Ｄまたは第２保護膜２４Ｅをさらに含むか、これらを組み合わせてさらに含むことができる。第１保護膜２４Ｄは、第１ダミー導電パターン２４Ａと第３ダミー導電パターン２４Ｃとの間に位置できる。第２保護膜２４Ｅは、第２ダミー導電パターン２４Ｂと第３ダミー導電パターン２４Ｃとの間に位置できる。また、第１保護膜２４Ｄまたは第２保護膜２４Ｅは、酸化物、窒化物などの絶縁物質を含むことができる。
【0028】
ダミー積層物２７は、クロス領域３Ｂに位置できる。ダミー積層物２７は、ダミー導電パターン２４上に位置できる。ダミー積層物２７は、犠牲膜２７Ｂおよび絶縁膜２７Ａを含むことができる。例えば、ダミー積層物２７は、交互に積層された犠牲膜２７Ｂおよび絶縁膜２７Ａを含むことができる。
【0029】
ダミーコンタクトプラグ２６は、クロス領域３Ｂに位置できる。ダミーコンタクトプラグ２６は、ダミー積層物２７を貫通できる。ダミーコンタクトプラグ２６は、ダミー導電パターン２４上に位置できる。ダミーコンタクトプラグ２６は、ダミー導電パターン２４の上部面から突出した形状を有することができる。ダミーコンタクトプラグ２６は、酸化物などの絶縁物質を含むことができる。
【0030】
ダミー導電パターン２４、ダミー積層物２７、またはダミーコンタクトプラグ２６は、基板１をカッティングする時、壊れながらチップ領域２にストレスが伝達されることを防止または最小化することができる。したがって、基板１をカッティングする時、チップ領域２を保護することができる。
【0031】
コンタクトプラグ２３、第１スペーサ２５および第２スペーサ２８は、ダミー構造ＤＭの一部であるか、テスト構造Ｔの一部であってもよい。コンタクトプラグ２３は、クロス領域３Ｂに位置できる。コンタクトプラグ２３それぞれは、第１コンタクトプラグ２３Ａと、第２コンタクトプラグ２３Ｂとを含むことができる。第１コンタクトプラグ２３Ａは、ダミー導電パターン２４を貫通できる。第２コンタクトプラグ２３Ｂは、ダミー積層物２７を貫通できる。コンタクトプラグ２３はそれぞれ、タングステン、金属などの導電物質を含むことができる。
【0032】
図２Ａおよび図２Ｃを参照すれば、半導体装置は、基板１、テスト構造Ｔ、またはダミー構造ＤＭを含むことができる。テスト構造Ｔは、テスト回路ＴＣ、テストパッド２９、またはインターコネクション構造２２を含むか、これらを組み合わせて含むことができる。
【0033】
テスト回路ＴＣは、クロス領域３Ｂに位置できる。テスト回路ＴＣは、基板１上に位置できる。テスト回路ＴＣは、トランジスタ２１、キャパシタ、レジスタなどを含むことができる。例えば、トランジスタ２１は、第１ジャンクション２１Ａ、第２ジャンクション２１Ｂ、ゲート絶縁膜２１Ｃ、またはゲート電極２１Ｄを含むことができる。ゲート電極２１Ｄは、基板１上に位置できる。ゲート電極２１Ｄは、導電物質を含むことができる。ゲート電極２１Ｄの両側の基板１内に第１ジャンクション２１Ａおよび第２ジャンクション２１Ｂが位置できる。第１ジャンクション２１Ａまたは第２ジャンクション２1Ｂは、ｎ型またはｐ型不純物を含むことができる。ゲート電極２１Ｄと基板１との間にゲート絶縁膜２１Ｃが位置できる。ゲート絶縁膜２１Ｃは、酸化物、窒化物などの絶縁物質を含むことができる。
【0034】
テストパッド２９は、ライン領域３Ａに位置できる。テストパッド２９はそれぞれ、半導体チップと電気的に連結可能である。また、テストパッド２９は、インターコネクション構造２２を介してテスト回路ＴＣと電気的に連結されて、半導体チップをテストするのに用いられる。
【0035】
インターコネクション構造２２は、テストパッド２９とテスト回路ＴＣとを電気的に連結することができる。インターコネクション構造２２は、ライン領域３Ａまたはクロス領域３Ｂに位置してもよい。インターコネクション構造２２は、第１インターコネクション構造２２＿１、コンタクトプラグ２３、または第２インターコネクション構造２２＿２を含むことができる。第１インターコネクション構造２２＿１または第２インターコネクション構造２２＿２は、コンタクトプラグ２２Ａ、２２Ｄ、テスト配線２２Ｂ、２２Ｅ、または連結パッド２２Ｃを含むか、これらを組み合わせて含むことができる。基板１とダミー導電パターン２４との間に第１層間絶縁膜４が位置してもよく、ダミー積層物２７上に第２層間絶縁膜５が位置してもよい。第１層間絶縁膜４内に第１インターコネクション構造２２＿１が位置してもよく、第２層間絶縁膜５内に第２インターコネクション構造２２＿２が位置してもよい。第１インターコネクション構造２２＿１または第２インターコネクション構造２２＿２は、アルミニウム、銅、またはタングステンなどの導電物質を含むことができる。
【0036】
コンタクトプラグ２３それぞれは、第１コンタクトプラグ２３Ａと、第２コンタクトプラグ２３Ｂとを含むことができる。第１コンタクトプラグ２３Ａの側壁が第１スペーサ２５によって取り囲まれる。第１スペーサ２５は、ダミー導電パターン２４と第１コンタクトプラグ２３Ａとを相互絶縁させるためのものであってもよい。第１スペーサ２５は、酸化物などの絶縁物質を含むことができる。
【0037】
第２コンタクトプラグ２３Ｂは、ダミー積層物２７を貫通してもよく、第１コンタクトプラグ２３Ａと連結される。第２コンタクトプラグ２３Ｂは、第１コンタクトプラグ２３Ａ上に位置できる。第２コンタクトプラグ２３Ｂは、第１コンタクトプラグ２３Ａと電気的に連結可能である。第２コンタクトプラグ２３Ｂは、第１コンタクトプラグ２３Ａと同一の物質を含むか、異なる物質を含むことができる。第２コンタクトプラグ２３Ｂは、タングステン、金属などの導電物質を含むことができる。
【0038】
第２コンタクトプラグ２３Ｂの側壁が第２スペーサ２８によって取り囲まれる。第２スペーサ２８は、ダミー積層物２７と第２コンタクトプラグ２３Ｂとの間に位置できる。第２スペーサ２８は、酸化物などの絶縁物質を含むことができる。
【0039】
前述のような構造によれば、スクライブレーン領域３にダミー構造ＤＭが位置する。基板１をカッティングする時、ダミー構造ＤＭが壊れながらチップ領域２にストレスが伝達されることを防止または最小化することができる。したがって、基板１をカッティングする時、チップ領域２を保護することができる。また、クロス領域３Ｂのダミー構造ＤＭがカッティング時に発生するストレスを吸収することができる。したがって、クロス領域３Ｂにテスト構造を位置させてもチップ領域２の角を保護することができる。
【0040】
【0041】
図３Ａを参照すれば、半導体装置は、スクライブレーン領域３に位置したテスト構造Ｔまたはダミー構造ＤＭを含むことができる。テスト構造Ｔは、スクライブレーン領域３のライン領域３Ａまたはクロス領域３Ｂに位置してもよい。ダミー構造ＤＭは、スクライブレーン領域３のライン領域３Ａまたはクロス領域３Ｂに位置してもよい。
【0042】
【0043】
第１ダミー構造ＤＭ１は、第１ダミー導電パターン３４＿１、第１ダミーコンタクトプラグ３６＿１、または第１ダミー積層物３７＿１を含むか、これらを組み合わせて含むことができる。第１ダミー構造ＤＭ１は、クロス領域３Ｂに位置できる。
【0044】
第１ダミー導電パターン３４＿１は、クロス領域３Ｂに位置できる。第１ダミー導電パターン３４＿１はそれぞれ、クロス領域３Ｂに位置できる。第１ダミー導電パターン３４＿１それぞれは、単一膜または多層膜構造を有することができる。第１ダミー導電パターン３４＿１は、相互離隔してもよく、第１ダミー導電パターン３４＿１の間に絶縁膜６が位置してもよい。
【0045】
第１ダミー積層物３７＿１は、クロス領域３Ｂに位置できる。第１ダミー積層物３７＿１は、第１ダミー導電パターン３４＿１上に位置できる。第１ダミー積層物３７＿１は、第１犠牲膜３７＿１Ｂおよび第１絶縁膜３７＿１Ａを含むことができる。例えば、第１ダミー積層物３７＿１は、交互に積層された第１犠牲膜３７＿１Ｂおよび第１絶縁膜３７＿１Ａを含むことができる。
【0046】
第１ダミーコンタクトプラグ３６＿１は、クロス領域３Ｂに位置できる。第１ダミーコンタクトプラグ３６＿１は、第１ダミー積層物３７＿１を貫通できる。第１ダミーコンタクトプラグ３６＿１は、第１ダミー導電パターン３４＿１上に位置できる。第１ダミーコンタクトプラグ３６＿１は、第１ダミー導電パターン３４＿１から突出した形状を有することができる。第１ダミーコンタクトプラグ３６＿１は、酸化物などの絶縁物質を含むことができる。
【0047】
第２ダミー構造ＤＭ２は、第２ダミー導電パターン３４＿２または第２ダミー積層物３７＿２を含むか、これらを組み合わせて含むことができる。第２ダミー構造ＤＭ２は、ライン領域３Ａに位置できる。
【0048】
第２ダミー導電パターン３４＿２は、ライン領域３Ａに位置できる。第２ダミー導電パターン３４＿２は、第１ダミー導電パターン３４＿１と実質的に同一のレベルに位置できる。第２ダミー導電パターン３４＿２は、第１ダミー導電パターン３４＿１と連結されるか、相互離隔してもよい。第２ダミー導電パターン３４＿２は、単一膜または多層膜構造を有することができる。
【0049】
第２ダミー積層物３７＿２は、ライン領域３Ａに位置できる。第２ダミー積層物３７＿２は、第２ダミー導電パターン３４＿２上に位置できる。第２ダミー積層物３７＿２は、第１ダミー積層物３７＿１と実質的に同一のレベルに位置できる。第２ダミー積層物３７＿２は、第１ダミー積層物３７＿１と連結されるか、相互離隔してもよい。
【0050】
第２ダミー積層物３７＿２は、第２犠牲膜３７＿２Ｂと、第２絶縁膜３７＿２Ａとを含むことができる。例えば、第２ダミー積層物３７＿２は、交互に積層された第２犠牲膜３７＿２Ｂおよび第２絶縁膜３７＿２Ａを含むことができる。第２犠牲膜３７＿２Ｂは、第１犠牲膜３７＿１Ｂと実質的に同一のレベルに位置できる。互いに対応するレベルに位置した第２犠牲膜３７＿２Ｂと第１犠牲膜３７＿１Ｂとは連結されるか、相互離隔してもよい。第２絶縁膜３７＿２Ａは、第1絶縁膜３７＿１Ａと実質的に同一のレベルに位置できる。互いに対応するレベルに位置した第２絶縁膜３７＿２Ａと第1絶縁膜３７＿１Ａとは連結されるか、相互離隔してもよい。
【0051】
テスト構造Ｔは、クロス領域３Ｂおよびライン領域３Ａに分散して位置できる。テスト回路ＴＣは、クロス領域３Ｂに位置できる。テスト回路ＴＣは、基板１上に位置できる。テスト回路ＴＣは、トランジスタ３１を含むことができる。例えば、トランジスタ３１は、第１ジャンクション３１Ａ、第２ジャンクション３１Ｂ、ゲート絶縁膜３１Ｃ、またはゲート電極３１Ｄを含むことができる。テストパッド３９は、ライン領域３Ａに位置できる。テストパッド３９はそれぞれ、半導体チップと電気的に連結可能である。また、テストパッド３９は、インターコネクション構造３２を介してテスト回路ＴＣと電気的に連結されて、半導体チップをテストするのに用いられる。
【0052】
インターコネクション構造３２は、テストパッド２９とテスト回路ＴＣとを電気的に連結することができる。インターコネクション構造３２は、ライン領域３Ａまたはクロス領域３Ｂに位置してもよい。インターコネクション構造３２は、第１インターコネクション構造３２＿１、コンタクトプラグ２３、または第２インターコネクション構造３２＿２を含むことができる。第１インターコネクション構造３２＿１または第２インターコネクション構造３２＿２は、コンタクトプラグ３２Ａ、３２Ｄ、テスト配線３２Ｂ、３２Ｅ、または連結パッド３２Ｃを含むか、これらを組み合わせて含むことができる。互いに異なるコンタクトプラグ３２Ｄに連結されたテスト配線３２Ｅは、実質的に同一のレベルに位置するか、互いに異なるレベルに位置してもよい。
【0053】
コンタクトプラグ３３は、クロス領域３Ｂに位置できる。コンタクトプラグ３３それぞれは、第１コンタクトプラグ３３Ａと、第２コンタクトプラグ３３Ｂとを含むことができる。第１コンタクトプラグ３３Ａは、第１ダミー導電パターン３４＿１を貫通できる。第１コンタクトプラグ３３Ａの側壁が第１スペーサ３５によって取り囲まれる。第２コンタクトプラグ３３Ｂは、第１ダミー積層物３７＿１を貫通できる。コンタクトプラグ２３はそれぞれ、タングステン、金属などの導電物質を含むことができる。
【0054】
基板１と第１ダミー導電パターン３４との間に第１層間絶縁膜４が位置してもよく、第１ダミー積層物３７上に第２層間絶縁膜５が位置してもよい。第１層間絶縁膜４内に第１インターコネクション構造３２＿１が位置してもよく、第２層間絶縁膜５内に第２インターコネクション構造３２＿２が位置してもよい。第１インターコネクション構造３２＿１または第２インターコネクション構造３２＿２は、アルミニウム、銅、またはタングステンなどの導電物質を含むことができる。
【0055】
【0056】
第２ダミー構造ＤＭ２は、第２ダミー導電パターン３４＿２Ａ、第２ダミーコンタクトプラグ３６＿２、または第２ダミー積層物３７＿２を含むか、これらを組み合わせて含むことができる。
【0057】
第２ダミー導電パターン３４＿２Ａは、ライン領域３Ａに位置できる。第２ダミー導電パターン３４＿２Ａは、第１ダミー導電パターン３４＿１と類似の形状を有することができる。例えば、第２ダミー導電パターン３４＿２Ａは、相互連結されるか、相互離隔してもよい。第２ダミー導電パターン３４＿２Ａは、第１ダミー導電パターン３４＿１と実質的に同一のレベルに位置できる。第２ダミー導電パターン３４＿２Ａは、単一膜または多層膜構造を有することができる。
【0058】
第２ダミー積層物３７＿２は、ライン領域３Ａに位置できる。第２ダミー積層物３７＿２は、第２ダミー導電パターン３４＿２Ａ上に位置できる。第２ダミー積層物３７＿２は、第１ダミー積層物３７＿１と実質的に同一のレベルに位置できる。第２ダミー積層物３７＿２は、犠牲膜３７＿２Bおよび絶縁膜３７＿２Aを含むことができる。
【0059】
第２ダミーコンタクトプラグ３６＿２は、ライン領域３Ａに位置できる。第２ダミーコンタクトプラグ３６＿２は、第２ダミー積層物３７＿２を貫通できる。第２ダミーコンタクトプラグ３６＿２は、第２ダミー導電パターン３４＿２Ａ上に位置できる。第２ダミーコンタクトプラグ３６＿２は、第１ダミーコンタクトプラグ３６＿１と実質的に同一のレベルに位置できる。第２ダミーコンタクトプラグ３６＿２は、第２ダミー導電パターン３４＿２Ａの上部面から突出した形状を有することができる。第２ダミーコンタクトプラグ３６＿２は、酸化物などの絶縁物質を含むことができる。
【0060】
前述のような構造によれば、クロス領域３Ｂに第１ダミー構造ＤＭ１が位置してもよく、ライン領域３Ａに第２ダミー構造ＤＭ２が位置してもよい。基板１をカッティングする時、第１ダミー構造ＤＭ１と第２ダミー構造ＤＭ２が連鎖的に壊れながらチップ領域２にストレスが伝達されることを防止または最小化することができる。したがって、基板１をカッティングする時、チップ領域２を保護することができる。
【0061】
【0062】
図４Ａを参照すれば、半導体装置は、チップ領域２に位置したチャネル構造７、ソースコンタクト構造８、ソース構造４４、またはセル積層物４７を含むことができる。半導体装置は、基板１、トランジスタ４１、インターコネクション構造４２、またはディスチャージコンタクトプラグＤＣＣをさらに含むか、これらを組み合わせてさらに含むことができる。
【0063】
ソース構造４４は、単一膜または多層膜構造を有することができる。ソース構造４４は、図２Ｂ、図２Ｃ、図３Ｂまたは図３Ｃのダミー導電パターン２４、３４＿１、３４＿２、３４＿２Ａと実質的に同一のレベルに位置できる。ダミー導電パターン２４、３４＿１、３４＿２、３４＿２Ａを形成する時、ソース構造４４が形成される。ソース構造４４は、第１ソース膜４４Ａ、第２ソース膜４４Ｂ、または第３ソース膜４４Ｆを含むか、これらを組み合わせて含むことができる。ソース構造４４は、ポリシリコン、金属などの導電物質を含むことができる。
【0064】
第３ソース膜４４Ｆは、第１ソース膜４４Ａおよび第２ソース膜４４Ｂの間に位置できる。第３ソース膜４４Ｆは、図２Ｂまたは図２Ｃの第３ダミー導電パターン２４Ｃと実質的に同一のレベルに位置できる。第３ソース膜４４Ｆは、メモリ膜７＿１を貫通してチャネル膜７＿２と連結される。第３ソース膜４４Ｆは、ポリシリコンを含むことができる。
【0065】
セル積層物４７は、ソース構造４４上に位置できる。セル積層物４７は、図２Ｂ、図２Ｃ、図３Ｂまたは図３Ｃのダミー積層物２７、３７＿１、３７＿２と実質的に同一のレベルに位置できる。ダミー積層物２７、３７＿１、３７＿２を形成する時、セル積層物４７を形成することができる。セル積層物４７は、絶縁膜４７Ａまたは導電膜４７Ｃを含むことができる。例えば、セル積層物４７は、交互に積層された絶縁膜４７Ａおよび導電膜４７Ｃを含むことができる。ここで、導電膜４７Ｃは、タングステンなどの金属物質を含むことができる。また、導電膜４７Ｃは、ワードラインまたは選択ラインであってもよい。
【0066】
チャネル構造７は、セル積層物４７を貫通できる。例えば、チャネル構造７は、交互に積層された絶縁膜４７Aおよび導電膜４７Ｃを貫通できる。チャネル構造７は、セル積層物４７を貫通するチャネル膜７＿２を含むことができる。チャネル構造７は、チャネル膜７＿２の側壁を取り囲むメモリ膜７＿１またはチャネル膜７＿２内の絶縁コア７＿３の少なくとも１つをさらに含むことができる。チャネル膜７＿２は、シリコン、ゲルマニウムなどの半導体物質を含むことができる。メモリ膜７＿１は、ブロッキング膜、データ保存膜、またはトンネリング膜を含むか、これらを組み合わせて含むことができる。絶縁コア７＿３は、酸化物、窒化物、エアギャップなどの絶縁物質を含むことができる。チャネル構造７は、セル積層物４７を貫通してソース構造４４と連結される。例えば、チャネル膜７＿２とソース構造４４とが直接連結されるか、エピタキシャル方式で成長した半導体パターンを介してチャネル膜７＿２とソース構造４４とが連結される。
【0067】
ソースコンタクト構造８は、セル積層物４７を貫通できる。例えば、ソースコンタクト構造８は、交互に積層された絶縁膜４７Ａおよび導電膜４７Ｃを貫通できる。ソースコンタクト構造８は、図２Ｂ、図２Ｃ、図３Ｂまたは図３Ｃの第２コンタクトプラグ２３Ｂ、３３Ｂと実質的に同一のレベルに位置できる。ソースコンタクト構造８は、ソースコンタクトプラグ８＿１を含むことができ、絶縁スペーサ８＿２をさらに含むことができる。ソースコンタクトプラグ８＿１は、セル積層物４７を貫通してソース構造４４と連結される。例えば、ソースコンタクトプラグ８＿１は、セル積層物４７を貫通して第１ソース膜４４Ａと電気的に連結可能である。第２コンタクトプラグ２３Ｂ、３３Ｂを形成する時、ソースコンタクトプラグ８＿１を形成することができる。ソースコンタクトプラグ８＿１は、絶縁スペーサ８＿２によって取り囲まれる。ソースコンタクトプラグ８＿１は、ポリシリコン、金属などを含むことができる。絶縁スペーサ８＿２は、酸化物、窒化物、エアギャップなどの絶縁物質を含むことができる。
【0068】
基板１上に周辺回路ＰＣが位置できる。基板１は、シリコンウエハなどのような半導体基板であってもよい。基板１内に素子分離膜ＩＳＯが位置してもよく、素子分離膜ＩＳＯによってアクティブ領域が定義される。周辺回路ＰＣは、図２Ｂ、図３Ｂまたは図３Ｃのテスト回路ＴＣと実質的に同一のレベルに位置できる。テスト回路ＴＣを形成する時、周辺回路ＰＣを形成することができる。周辺回路ＰＣは、トランジスタ４１、キャパシタ、レジスタなどを含むことができる。例えば、トランジスタ４１は、第１ジャンクション４１Ａ、第２ジャンクション４１Ｂ、ゲート絶縁膜４１Ｃ、またはゲート電極４１Ｄを含むことができる。ゲート電極４１Ｄと基板１との間にゲート絶縁膜４１Ｃが位置できる。ゲート絶縁膜４１Ｃおよび素子分離膜ＩＳＯは、酸化物、窒化物などの絶縁物質を含むことができる。
【0069】
インターコネクション構造４２は、コンタクトプラグ４２Ａまたは配線４２Ｂなどを含むことができる。基板１とソース構造４４との間に第１層間絶縁膜４が位置してもよく、第１層間絶縁膜４内にインターコネクション構造４２が位置してもよい。インターコネクション構造４２は、図２Ｃ、図３Ｂまたは図３Ｃのインターコネクション構造３２＿１と実質的に同一のレベルに位置してもよい。インターコネクション構造３２＿１を形成する時、インターコネクション構造４２を形成することができる。コンタクトプラグ４２Ａまたは配線４２Ｂは、アルミニウム、銅、またはタングステンなどの導電物質を含むことができる。
【0070】
ディスチャージコンタクトプラグＤＣＣは、ソース構造４４を貫通できる。ディスチャージコンタクトプラグＤＣＣは、図２Ｂ、図２Ｃ、図３Ｂまたは図３Ｃの第１コンタクトプラグ２３Ａ、３３Ａと実質的に同一のレベルに位置できる。第１コンタクトプラグ２３Ａ、３３Ａを形成する時、ディスチャージコンタクトプラグＤＣＣを形成することができる。ディスチャージコンタクトプラグＤＣＣは、半導体装置の製造過程でソース構造４４内に蓄積される電荷を放出するためのものであってもよい。ディスチャージコンタクトプラグＤＣＣは、インターコネクション構造４２を介して基板１に連結される。例えば、基板１がディスチャージ不純物領域ＤＣＩを含むことができ、ディスチャージコンタクトプラグＤＣＣは、インターコネクション構造４２を介してディスチャージ不純物領域ＤＣＩに連結される。ディスチャージコンタクトプラグＤＣＣ上に絶縁膜ＩＬが位置できる。絶縁膜ＩＬは、セル積層物４７と実質的に同一のレベルに位置するか、異なるレベルに位置してもよい。
【0071】
図４Ａおよび図４Ｂを参照すれば、半導体装置は、チップ領域２に位置したソース構造４４、セル積層物４７、コンタクトプラグ４３、ダミーセル積層物４７Ｄ、支持台４６Ａ、または第１絶縁スペーサ４５Ａを含むか、これらを組み合わせて含むことができる。
【0072】
セル積層物４７は、ソース構造４４上に位置できる。セル積層物４７は、絶縁膜４７Ａまたは導電膜４７Ｃを含むことができる。例えば、セル積層物４７は、交互に積層された導電膜４７Ｃおよび絶縁膜４７Ａを含むことができる。導電膜４７Ｃは、ワードライン、ビットライン、選択ラインなどであってもよい。
【0073】
ダミーセル積層物４７Ｄは、ソース構造４４上に位置できる。ダミーセル積層物４７Ｄは、セル積層物４７と実質的に同一のレベルに位置できる。ダミーセル積層物４７Ｄは、図２Ｂ、図２Ｃ、図３Ｂまたは図３Ｃのダミー積層物２７、３７＿１、３７＿２と実質的に同一のレベルに位置できる。ダミー積層物２７、３７＿１、３７＿２を形成する時、ダミーセル積層物４７Ｄを形成することができる。ダミーセル積層物４７Ｄは、絶縁膜４７Ａまたは犠牲膜４７Ｂを含むことができる。例えば、ダミーセル積層物４７Ｄは、交互に積層された犠牲膜４７Bおよび絶縁膜４７Aを含むことができる。犠牲膜４７Ｂは、製造過程で導電膜４７Ｃに代替されずに残留したものであってもよい。犠牲膜４７Ｂと導電膜４７Ｃは、互いに対応するレベルに位置できる。
【0074】
コンタクトプラグ４３それぞれは、第１コンタクトプラグ４３Ｃと、第２コンタクトプラグ４３Ｄとを含むことができる。第１コンタクトプラグ４３Ｃは、ソース構造４４を貫通できる。第１コンタクトプラグ４３Ｃは、第１絶縁スペーサ４5Ａによって取り囲まれる。第１コンタクトプラグ４３Ｃは、ディスチャージコンタクトプラグＤＣＣ、図２Ｂ、図２Ｃ、図３Ｂまたは図３Ｃの第１コンタクトプラグ２３Ａ、３３Ａと実質的に同一のレベルに位置できる。
【0075】
第２コンタクトプラグ４３Ｄは、ダミーセル積層物４７Ｄを貫通できる。第２コンタクトプラグ４３Ｄは、第２絶縁スペーサ４８Ａによって取り囲まれる。第２コンタクトプラグ４３Ｄは、図２Ｂ、図２Ｃ、図３Ｂまたは図３Ｃの第２コンタクトプラグ２３Ｂ、３３Ｂと実質的に同一のレベルに位置できる。第２コンタクトプラグ２３Ｂ、３３Ｂを形成する時、第２コンタクトプラグ４３Ｄを形成することができる。コンタクトプラグ４３はそれぞれ、タングステン、金属などの導電物質を含むことができる。
【0076】
支持台４６Ａは、ソース構造４４上に位置できる。支持台４６Ａは、セル積層物４７またはダミーセル積層物４７Ｄを貫通できる。例えば、支持台４６Ａは、交互に積層された絶縁膜４７Ｂおよび導電膜４７Ｃを貫通できる。支持台４６Ａは、交互に積層された犠牲膜４７Ａおよび絶縁膜４７Ｂを貫通できる。支持台４６Ａは、図２Ｂ、図２Ｃ、図３Ｂまたは図３Ｃのダミーコンタクトプラグ２６、３６＿１、３６＿２と実質的に同一のレベルに位置できる。ダミーコンタクトプラグ２６、３６＿１、３６＿２を形成する時、支持台４６Ａを形成することができる。
【0077】
支持台４６Ａは、ソース構造４４上に位置できる。支持台４６Ａは、セル積層物４７とダミーセル積層物４７Ｄとの間に位置できる。支持台４６Ａは、図２Ｂ、図２Ｃ、図３Ｂまたは図３Ｃのダミーコンタクトプラグ２６、３６＿１、３６＿２と実質的に同一のレベルに位置できる。ダミーコンタクトプラグ２６、３６＿１、３６＿２を形成する時、支持台４６Ａを形成することができる。支持台４６Ａは、犠牲膜４７Ｂを導電膜４７Ｃに代替する過程で、セル積層物４７またはダミーセル積層物４７Ｄが傾斜することを防止または最小化するためのものであってもよい。例えば、支持台４６Ａの一側の犠牲膜４７Ｂは、導電膜４７Ｃに代替されてもよく、支持台４６Ａの他側の犠牲膜４７Ｂは残留できる。支持台４６Ａは、酸化物、窒化物、エアギャップなどの絶縁物質を含むことができる。
【0078】
前述のような構造によれば、チップ領域２に位置したソース構造４４とスクライブレーン領域３のダミー導電パターン２４、３４＿１、３４＿２、３４＿２Ａとが相互対応するレベルに位置してもよく、類似の構造を有することができる。また、セル積層物４７またはダミーセル積層物４７Ｄとダミー積層物２７、３７＿１、３７＿２とが相互対応するレベルに位置してもよく、類似の構造を有することができる。さらに、支持台４６Ａとダミーコンタクトプラグ２６、３６＿１、３６＿２とが相互対応するレベルに位置してもよく、類似の構造を有することができる。
【0079】
チップ領域２に半導体チップを形成する時、スクライブレーン領域３にダミー構造を形成することができる。したがって、別の工程を追加することなくスクライブレーン領域３にダミー構造を形成することができる。
【0080】
図５は、本発明の一実施例による半導体装置の製造方法のフローチャートである。
【0081】
図５を参照すれば、基板のスクライブレーン領域にテスト構造の少なくとも一部を形成することができる（Ｓ５１０）。スクライブレーン領域は、基板のチップ領域の間に位置できる。スクライブレーン領域は、ライン領域と、ライン領域が交差したクロス領域とを含むことができる。テスト構造は、テスト回路を含むことができる。
【0082】
次いで、基板のスクライブレーン領域に第１ダミー構造の少なくとも一部を形成することができる（Ｓ５２０）。第１ダミー構造は、ダミー導電膜、ダミー積層物、またはダミーコンタクトプラグを含むことができる。第１ダミー構造を形成する時、第２ダミー構造を形成することができる。第１ダミー構造は、クロス領域に位置してもよく、第２ダミー構造は、ライン領域に位置してもよい。参照として、第１ダミー構造を形成した後にテスト構造を形成するか、第１ダミー構造を形成する時にテスト構造を形成することも可能である。
【0083】
次いで、スクライブレーン領域に沿って基板をカッティングすることができる（Ｓ５３０）。基板をカッティングする時、第１ダミー構造が壊れる。第１ダミー構造が壊れながらチップ領域を保護することができる。
【0084】
図６、図７Ａおよび図７Ｂ、図８Ａおよび図８Ｂ、図９Ａおよび図９Ｂ、図１０Ａおよび図１０Ｂ、図１１Ａおよび図１１Ｂ、図１２Ａおよび図１２Ｂ、図１３Ａおよび図１３Ｂ、図１４および図１５は、本発明の一実施例による半導体装置の製造方法を説明するための図である。図６は、レイアウトであり、各番号のＡ図は、スクライブレーン領域６０の断面図であり、各番号のＢ図は、チップ領域７０の断面図であり、図１４は、スクライブレーン領域６０の断面図であり、図１５は、レイアウトである。
【0085】
図６を参照すれば、基板１００は、スクライブレーン領域６０と、チップ領域７０とを含むことができる。スクライブレーン領域６０は、ライン領域６０Ａと、クロス領域６０Ｂとを含むことができる。ライン領域６０Ａは、第１方向Ｉに拡張された第１領域６０Ａ１、または第１方向Ｉと交差した第２方向ＩＩに拡張された第２領域６０Ａ２を含むことができる。クロス領域６０Ｂは、ライン領域６０Ａが交差する領域であってもよい。クロス領域は、第１領域６０Ａ１と第２領域６０Ａ２とが交差する領域であってもよい。チップ領域７０は、半導体チップが形成される領域であってもよい。チップ領域７０の間にスクライブレーン領域６０が位置できる。
【0086】
図６および図７Ａを参照すれば、基板１００のスクライブレーン領域６０に半導体チップをテストするためのテスト構造を形成することができる。ライン領域６０Ａまたはクロス領域６０Ｂにテスト構造を形成することができる。テスト構造は、テスト回路ＴＣ、テストパッド、テスト回路とテストパッドとを電気的に連結させるインターコネクション構造などを含むことができる。
【0087】
基板１００のクロス領域６０Ｂにテスト回路ＴＣを形成することができる。テスト回路ＴＣは、トランジスタ、キャパシタ、レジスタなどを含むことができる。テスト回路ＴＣ上にインターコネクション構造を形成することができる。インターコネクション構造は、テスト回路ＴＣに電気的に連結可能である。インターコネクション構造は、テスト配線、コンタクトプラグ、または連結パッドを含むことができる。参照として、ライン領域６０Ａにテスト回路ＴＣの少なくとも一部が形成されることも可能である。
【0088】
ライン領域６０Ａまたはクロス領域６０Ｂにダミー構造ＤＭを形成することができる。ダミー構造ＤＭは、ダミー導電膜５４、ダミー積層物、またはダミーコンタクトプラグを含むか、これらを組み合わせて含むことができる。クロス領域６０Ｂに形成されるダミー構造ＤＭを第１ダミー構造と定義することができる。ライン領域６０Ａに形成されるダミー構造ＤＭを第２ダミー構造と定義することができる。第１ダミー構造と第２ダミー構造を同時に形成するか、別の工程で形成することができる。
【0089】
ライン領域６０Ａまたはクロス領域６０Ｂにダミー導電膜５４を形成することができる。ダミー導電膜５４は、第１ダミー導電膜５４Ａ、第１保護膜５４Ｄ、第３ダミー導電膜５４Ｃ、第２保護膜５４Ｅ、または第２ダミー導電膜５４Ｂを含むか、これらを組み合わせて含むことができる。
【0090】
図６、図７Ａおよび図７Ｂを参照すれば、基板１００のチップ領域７０に周辺回路ＰＣを形成することができる。周辺回路ＰＣは、トランジスタ、キャパシタ、レジスタなどを含むことができる。スクライブレーン領域６０にテスト回路ＴＣを形成する時、チップ領域７０に周辺回路ＰＣを形成することができる。
【0091】
周辺回路ＰＣ上にセル構造ＣＳを形成することができる。セル構造ＣＳは、ソース膜６４、セル積層物、ダミーセル積層物、または支持台を含むか、これらを組み合わせて含むことができる。スクライブレーン領域６０にダミー構造ＤＭを形成する時、チップ領域７０にセル構造ＣＳを形成することができる。
【0092】
チップ領域７０にソース膜６４を形成することができる。スクライブレーン領域６０にダミー導電膜５４を形成する時、チップ領域７０にソース膜６４を形成することができる。ソース膜６４は、第１ソース膜６４Ａ、第１保護膜６４Ｄ、ソース犠牲膜６４Ｃ、第２保護膜６４Ｅ、または第２ソース膜６４Ｂを含むか、これらを組み合わせて含むことができる。ソース犠牲膜６４Ｃは、後続の工程で第３ソース膜に代替されてもよい。ソース膜は、ポリシリコン、金属などの導電物質を含むことができる。
【0093】
図６および図８Ａを参照すれば、スクライブレーン領域６０にダミー導電膜５４を貫通する第１コンタクトプラグ５３Ａを形成することができる。まず、ダミー導電膜５４をエッチングして第１トレンチＴ１を形成することができる。これにより、ダミー導電膜５４がダミー導電パターン５４＿１にパターニングされる。次いで、第１トレンチＴ１内に第１コンタクトプラグ５３Ａを形成することができる。第１コンタクトプラグ５３Ａは、テスト回路ＴＣと電気的に連結可能である。第１コンタクトプラグ５３Ａは、タングステン、金属などの導電物質を含むことができる。
【0094】
第１コンタクトプラグ５３Ａを形成する前に、トレンチＴ１の内壁に第１スペーサ５５を形成することができる。第１スペーサ５５は、第１トレンチＴ１を全体的に満たすようにスペーサ膜を形成した後、マスクパターンをエッチングバリアとしてスペーサ膜をエッチングすることにより形成される。あるいは、第１トレンチＴ１の内面に沿ってコンフォーマルにスペーサ膜を形成した後、スペーサ膜を全面エッチングして第１スペーサ５５を形成することができる。第１スペーサ５５は、窒化物、酸化物などの絶縁物質を含むことができる。
【0095】
図６、図８Ａおよび図８Ｂを参照すれば、チップ領域７０にソース膜６４を貫通する第１コンタクトプラグ６３Ｃを形成することができる。スクライブレーン領域６０の第１コンタクトプラグ５３Ａを形成する時、チップ領域７０の第１コンタクトプラグ６３Ｃを形成することができる。まず、ソース膜６４をエッチングして第１トレンチＴ１Ａを形成することができる。これにより、ソース膜６４がソース構造６４＿１にパターニングされる。第１トレンチＴ１Ａ内に第１コンタクトプラグ６３Ｃを形成することができる。第１コンタクトプラグ６３Ｃは、タングステン、金属などの導電物質を含むことができる。第１コンタクトプラグ６３Ｃは、周辺回路ＰＣと電気的に連結可能である。
【0096】
スクライブレーン領域６０の第１スペーサ５５を形成する時、チップ領域７０の第１絶縁スペーサ６５Ａを形成することができる。第１絶縁スペーサ６５Ａは、窒化物、酸化物などの絶縁物質を含むことができる。
【0097】
図６および図９Ａを参照すれば、スクライブレーン領域６０にダミー積層物５７を形成することができる。ダミー導電パターン５４＿１上にダミー積層物５７を形成することができる。ダミー積層物５７は、交互に積層された第１物質膜５７Ａおよび第２物質膜５７Ｂを含むことができる。第１物質膜５７Ａは、酸化物などの絶縁物質を含むことができ、第２物質膜５７Ｂは、窒化物などの犠牲物質を含むことができる。
【0098】
図６、図９Ａおよび図９Ｂを参照すれば、チップ領域７０にセル積層物６７を形成することができる。ソース膜６４上にセル積層物６７を形成することができる。スクライブレーン領域６０のダミー積層物５７を形成する時、チップ領域７０にセル積層物６７を形成することができる。セル積層物６７は、交互に積層された第１物質膜６７Ａおよび第２物質膜６７Ｂを含むことができる。第１物質膜６７Ａは、酸化物などの絶縁物質を含むことができ、第２物質膜６７Ｂは、窒化物などの犠牲物質を含むことができる。
【0099】
次いで、チップ領域７０にソース構造６４＿１と連結されるチャネル構造７Ａを形成することができる。チャネル構造７Ａは、チャネル膜７Ａ＿２を含むことができる。チャネル構造７Ａは、チャネル膜７Ａ＿２の側壁を取り囲むメモリ膜７Ａ＿１またはチャネル膜７Ａ＿２内の絶縁コア７Ａ＿３の少なくとも１つをさらに含むことができる。チャネル膜７Ａ＿２は、シリコン、ゲルマニウムなどの半導体物質を含むことができる。メモリ膜７Ａ＿１は、ブロッキング膜、データ保存膜、またはトンネリング膜を含むか、これらを組み合わせて含むことができる。絶縁コア７Ａ＿３は、酸化物、窒化物、エアギャップなどの絶縁物質を含むことができる。
【0100】
図６および図１０Ａを参照すれば、スクライブレーン領域６０に第１開口部ＯＰ１を形成することができる。第１開口部ＯＰ１は、ダミー積層物５７を貫通してもよく、ダミー導電パターン５４＿１を露出させることができる。スクライブレーン領域６０に第２開口部ＯＰ２を形成することができる。第２開口部ＯＰ２は、ダミー積層物５７を貫通してもよく、第１コンタクトプラグ５３Ａを露出させることができる。第１開口部ＯＰ１と第２開口部ＯＰ２は、同時に形成されるか、別の工程で形成されてもよい。第１開口部ＯＰ１と第２開口部ＯＰ２は、実質的に同一の幅を有するか、異なる幅を有することができる。
【0101】
次いで、ダミー積層物５７上に第１キャッピング膜５Ａを形成することができる。第１キャッピング膜５Ａは、ダミー積層物５７の上部に形成され、第１開口部ＯＰ１または第２開口部ＯＰ２を密閉させることができる。第１キャッピング膜５Ａは、第１開口部ＯＰ１または第２開口部ＯＰ２の内面に沿って形成される。第１開口部ＯＰ１または第２開口部ＯＰ２の内面において、第１キャッピング膜５Ａは、第１開口部ＯＰ１または第２開口部ＯＰ２を完全に満たさない厚さに形成される。第１キャッピング膜５Ａは、酸化物、窒化物などの絶縁物質を含むことができる。
【0102】
図６、図１０Ａおよび図１０Ｂを参照すれば、チップ領域７０に第１開口部ＯＰ１Ａまたは第２開口部ＯＰ２Ａを形成することができる。第１開口部ＯＰ１Ａは、セル積層物６７を貫通してもよく、ソース構造６４＿１を露出させることができる。第２開口部ＯＰ２Ａは、セル積層物６７を貫通してもよく、第１コンタクトプラグ６３Ｃを露出させることができる。第１開口部ＯＰ１Ａと第２開口部ＯＰ２Ａは、同時に形成されるか、別の工程で形成されてもよい。スクライブレーン領域６０の第１開口部ＯＰ１を形成する時、チップ領域７０の第１開口部ＯＰ１Ａを形成することができる。スクライブレーン領域６０の第２開口部ＯＰ２を形成する時、チップ領域７０の第２開口部ＯＰ２Ａを形成することができる。
【0103】
次いで、セル積層物６７上に第１キャッピング膜５Ａ１を形成することができる。スクライブレーン領域６０の第１キャッピング膜５Ａを形成する時、チップ領域７０の第１キャッピング膜５Ａ１を形成することができる。第１キャッピング膜５Ａ１は、セル積層物６７の上部に形成され、第１開口部ＯＰ１Ａまたは第２開口部ＯＰ２Ａを密閉させることができる。第１キャッピング膜５Ａ１は、第１開口部ＯＰ１Ａまたは第２開口部ＯＰ２Ａの内面に沿って形成される。第１キャッピング膜５Ａ１は、酸化物、窒化物などの絶縁物質を含むことができる。
【0104】
図６および図１１Ａを参照すれば、スクライブレーン領域６０の第１開口部ＯＰ１を選択的にオープンさせることができる。例えば、マスクパターンをエッチングバリアとして第１キャッピング膜５Ａをエッチングして第１開口部ＯＰ１をオープンさせることができる。次いで、第１開口部ＯＰ１のの底面に形成された第１キャッピング膜５Ａをエッチングしてダミー導電パターン５４＿１を露出させることができる。これにより、第１開口部ＯＰ１の内壁に第１キャッピングパターン５ＡＡが残留できる。
【0105】
図６、図１１Ａおよび図１１Ｂを参照すれば、チップ領域７０の第１開口部ＯＰ１Ａを選択的にオープンさせることができる。例えば、マスクパターンをエッチングバリアとして第１キャッピング膜５Ａ１をエッチングして第１開口部ＯＰ１Ａをオープンさせることができる。スクライブレーン領域６０の第１開口部ＯＰ１をオープンさせる時、チップ領域７０の第１開口部ＯＰ１Ａをオープンさせることができる。
【0106】
次いで、第１開口部ＯＰ１Ａの底面に形成された第１キャッピング膜５Ａ１をエッチングしてソース構造６４＿１を露出させることができる。これにより、第１開口部ＯＰ１Ａの内壁に第１キャッピングパターン５Ａ１Ａが残留できる。スクライブレーン領域６０の第１キャッピングパターン５ＡＡを形成する時、チップ領域７０の第１キャッピングパターン５Ａ１Ａを形成することができる。
【0107】
図６および図１２Ａを参照すれば、スクライブレーン領域６０にダミーコンタクトプラグ５６を形成することができる。第１開口部ＯＰ１内にダミーコンタクトプラグ５６を形成することができる。ダミーコンタクトプラグ５６は、酸化物などの絶縁物質を含むことができる。第１開口部ＯＰ１内に残留する第１キャッピングパターン５ＡＡは、ダミーコンタクトプラグ５６として用いられる。
【0108】
ダミーコンタクトプラグ５６を形成する時、第２キャッピング膜５Ｂが共に形成される。第２キャッピング膜５Ｂは、第１キャッピング膜５Ａによって露出したダミー積層物５７上に形成され、第１キャッピング膜５Ａ上に形成されてもよい。
【0109】
図６、図１２Ａおよび図１２Ｂを参照すれば、チップ領域７０に支持台６６Ａを形成することができる。スクライブレーン領域６０のダミーコンタクトプラグ５６を形成する時、チップ領域７０の支持台６６Ａを形成することができる。支持台６６Ａは、セル積層物６７を貫通してもよく、ソース構造６４＿１上に形成される。支持台６６Ａは、酸化物、窒化物、エアギャップなどの絶縁物質を含むことができる。
【0110】
支持台６６Ａを形成する時、第２キャッピング膜５Ｂ１が共に形成される。第２キャッピング膜５Ｂ１は、第１キャッピング膜５Ａ１によって露出したソース構造６４＿１上に形成され、第１キャッピング膜５Ａ１上に形成されてもよい。スクライブレーン領域６０の第２キャッピング膜５Ｂを形成する時、チップ領域７０の第２キャッピング膜５Ｂ１を形成することができる。
【0111】
図６および図１３Ａを参照すれば、スクライブレーン領域６０に第２コンタクトプラグ５３Ｂを形成することができる。まず、第２開口部ＯＰ２を選択的にオープンさせることができる。例えば、マスクパターンをエッチングバリアとして第１キャッピング膜５Ａおよび第２キャッピング膜５Ｂをエッチングして第２開口部ＯＰ２をオープンさせることができる。次いで、第２開口部ＯＰ２の底面に形成された第１キャッピング膜５Ａをエッチングして第１コンタクトプラグ５３Ａを露出させることができる。これにより、第２開口部ＯＰ２内に第２キャッピングパターン５ＢＢが残留できる。第２開口部ＯＰ２内に残留する第２キャッピングパターン５ＢＢは、後続の工程で形成される第２コンタクトプラグ５３Ｂを絶縁させるための第２スペーサ５８として用いられる。
【0112】
次いで、第２開口部ＯＰ２内に第２コンタクトプラグ５３Ｂを形成することができる。第２コンタクトプラグ５３Ｂは、第１コンタクトプラグ５３Ａと電気的に連結可能である。第２コンタクトプラグ５３Ｂは、タングステン、金属などの導電物質を含むことができる。
【0113】
図６、図１３Ａおよび図１３Ｂを参照すれば、チップ領域７０に第２コンタクトプラグ６３Ｄを形成することができる。スクライブレーン領域６０の第２コンタクトプラグ５３Ｂを形成する時、チップ領域７０の第２コンタクトプラグ６３Ｄを形成することができる。まず、第２開口部ＯＰ２Ａを選択的にオープンさせることができる。例えば、マスクパターンをエッチングバリアとして第１キャッピング膜５Ａ１および第２キャッピング膜５Ｂ１をエッチングして第２開口部ＯＰ２Ａをオープンさせることができる。
【0114】
次いで、第２開口部ＯＰ２Ａの底面に形成された第１キャッピング膜５Ａ１をエッチングして第１コンタクトプラグ６３Ｃを露出させることができる。これにより、第２開口部ＯＰ２Ａ内に第２キャッピングパターン５Ｂ１Ｂが残留できる。スクライブレーン領域６０の第２キャッピングパターン５ＢＢを形成する時、チップ領域７０の第２キャッピングパターン５Ｂ１Ｂを形成することができる。
【0115】
次いで、チップ領域７０のソース構造６４＿１のソース犠牲膜６４Ｃが第３ソース膜６４Ｆに代替されてもよい。まず、セル積層物６７を貫通するスリット（図示せず）を形成した後、スリットを介してソース犠牲膜６４Ｃを除去して第３開口部ＯＰ３を形成することができる。次いで、第３開口部ＯＰ３を介してメモリ膜７Ａ＿１をエッチングしてチャネル膜７Ａ＿２を露出させることができる。メモリ膜７Ａ＿１をエッチングする時、第１保護膜６４Ｄおよび第２保護膜６４Ｅがエッチングされ、第１ソース膜６４Ａおよび第２ソース膜６４Ｂが露出できる。次いで、第３開口部ＯＰ３内に第３ソース膜６４Ｆを形成することができる。第３ソース膜６４Ｆは、チャネル膜７Ａ＿２と連結される。第３ソース膜６４Ｆは、ポリシリコンを含むことができる。
【0116】
次いで、チップ領域７０のセル積層物６７の第２物質膜６７Ｂが第３物質膜６７Ｃに代替されてもよい。第３物質膜６７Ｃは、導電膜であってもよい。第３物質膜６７Ｃは、タングステンなどの金属物質を含むか、シリサイド物質を含むことができる。第２物質膜６７Ｂそれぞれは、全体的に第３物質膜６７Ｃに代替されるか、一部が第３物質膜６７Ｃに代替されてもよい。第２物質膜６７Ｂのうちスリットと近い部分は、第３物質膜６７Ｃに代替されてもよく、離隔した部分は残留できる。例えば、支持台６６Ａの一側の第２物質膜６７Ｂは、第３物質膜６７Ｃに代替されてもよく、支持台６６Ａの他側の 第２物質膜６７Ｂは残留できる。これにより、セル積層物６７がリアルセル積層物６７Ｒとダミーセル積層物６７Ｄとに分けられる。リアルセル積層物６７Ｒは、交互に積層された第３物質膜６７Ｃおよび第１物質膜６７Ａを含むことができる。ダミーセル積層物６７Ｄは、交互に積層された第２物質膜６７Ｂおよび第１物質膜６７Ａを含むことができる。
【0117】
参照として、チャネル構造７Ａ、第３物質膜６７Ｃ、または第３ソース膜６４Ｆの形成時点は変更可能である。例えば、支持台６６Ａを形成する前にチャネル構造７Ａ、第３物質膜６７Ｃ、または第３ソース膜６４Ｆを形成するか、支持台６６Ａを形成した後にチャネル構造７Ａ、第３物質膜６７Ｃ、または第３ソース膜６４Ｆを形成することができる。
【0118】
図６および図１４を参照すれば、スクライブレーン領域６０に第２コンタクトプラグ５３Ｂと電気的に連結されるインターコネクション構造５２を形成することができる。インターコネクション構造５２は、ライン領域６０Ａまたはクロス領域６０Ｂに形成される。インターコネクション構造５２は、層間絶縁膜５Ｃ内に形成される。インターコネクション構造５２は、コンタクトプラグ５２Ｄおよびテスト配線５２Ｅを含むことができる。インターコネクション構造５２は、アルミニウム、銅、またはタングステンなどの導電物質を含むことができる。層間絶縁膜５Ｃは、酸化物などの絶縁物質を含むことができる。
【0119】
参照として、インターコネクション構造５２を形成する時、チップ領域に位置したインターコネクション構造を形成することができる。例えば、チャネル構造と連結されたビットラインなどの配線を形成することができる。
【0120】
次いで、スクライブレーン領域６０にインターコネクション構造５２と電気的に連結されるテストパッド５９を形成することができる。テストパッド５９は、ライン領域６０Ａに形成される。テストパッド５９は、インターコネクション構造５２を介してテスト回路ＴＣと電気的に連結可能である。例えば、テストパッド５９は、インターコネクション構造５２、第２コンタクトプラグ５３Ｂ、および第１コンタクトプラグ５３Ａを介してテスト回路ＴＣと電気的に連結可能である。テストパッド５９、インターコネクション構造５２、第２コンタクトプラグ５３Ｂ、第１コンタクトプラグ５３Ａ、またはテスト回路は、テスト構造Ｔに含まれる。
【0121】
図６および図１５を参照すれば、スクライブレーン領域６０に沿って基板１００をカッティングすることができる。スクライブレーン領域６０に沿って基板１００をカッティングすれば、チップ領域７０を分離させることができる。
【0122】
この時、スクライブレーン領域６０に形成されたダミー構造ＤＭが壊れながらチップ領域７０にストレスが伝達されることを防止または最小化することができる。例えば、クロス領域６０Ｂに第１ダミー構造が形成され、ライン領域６０Ａに第２ダミー構造が形成されてもよい。基板１００をカッティングする時、第１ダミー構造と第２ダミー構造が連鎖的に壊れながらチップ領域７０にストレスが伝達されることを防止または最小化することができる。したがって、基板１００をカッティングする時、チップ領域７０を保護することができる。
【0123】
クロス領域６０Ｂにテスト構造Ｔを形成する場合、基板１００のカッティング時に発生するストレスがチップ領域７０の角に集中し、スラントカット（ｓｌａｎｔ ｃｕｔ）が誘発できる。したがって、クロス領域６０Ｂにダミー構造ＤＭを位置させることにより、クロス領域６０Ｂで誘発されるストレスを吸収してチップ領域７０の角を保護することができる。これにより、ライン領域６０Ａだけでなく、クロス領域６０Ｂにもテスト構造Ｔを位置させることができる。
【0124】
前述のような製造方法によれば、スクライブレーン領域６０にテスト構造Ｔが形成される。チップ領域７０ではない、スクライブレーン領域６０にテスト構造Ｔを位置させることにより、半導体チップの集積度を向上させることができる。スクライブレーン領域６０にテスト構造Ｔまたはダミー構造ＤＭを形成する時、チップ領域７０にセル構造ＣＳを形成することができる。したがって、別の工程を追加することなくスクライブレーン領域６０にテスト構造Ｔまたはダミー構造ＤＭを形成することができる。
【0125】
また、スクライブレーン領域６０にダミー構造ＤＭを形成することにより、基板１００のカッティング時にチップ領域７０を保護することができる。クロス領域６０Ｂのダミー構造ＤＭがカッティング時に発生するストレスを吸収することができる。したがって、クロス領域６０Ｂにテスト構造Ｔを形成しても、基板１００のカッティング時にチップ領域７０の角が損傷することを最小化または防止することができる。
【0126】
以上、添付した図面を参照して、本発明の技術的思想による実施例を説明したが、これは本発明の概念による実施例を説明するためのものに過ぎず、本発明は上記の実施例に限定されない。特許請求の範囲に記載の本発明の技術的思想を逸脱しない範囲内で、本発明の属する技術分野における通常の知識を有する者によって実施例に対する多様な形態の置換、変形および変更が可能であり、これも本発明の範囲に属する。
【符号の説明】
【0127】
１、１００：基板 ２、７０：チップ領域
３、６０：スクライブレーン領域 ３Ａ、６０Ａ：ライン領域
３Ａ１、６０Ａ１：第１領域 ３Ａ２、６０Ａ２：第２領域
３Ｂ、６０Ｂ：クロス領域 ４、５、５Ｃ：層間絶縁膜
５Ａ、５Ａ１：第１キャッピング膜 ５ＡＡ、５Ａ１Ａ：第１キャッピングパターン
５Ｂ、５Ｂ１：第２キャッピング膜 ５ＢＢ、５Ｂ１Ｂ：第２キャッピングパターン
６：絶縁膜 ７、７Ａ：チャネル構造
７＿１、７Ａ＿１：メモリ膜 ７＿２、７Ａ＿２：チャネル膜
７＿３、７Ａ＿３：絶縁コア ８：ソースコンタクト構造
８＿１：ソースコンタクトプラグ ８＿２：絶縁スペーサ
２１、３１、４１：トランジスタ ２１Ａ、３１Ａ、４１Ａ：第１ジャンクション
２１Ｂ、３１Ｂ、４１Ｂ：第２ジャンクション ２１Ｃ、３１Ｃ、４１Ｃ：ゲート絶縁膜
２１Ｄ、３１Ｄ、４１Ｄ：ゲート電極
２２、３２、４２、５２：インターコネクション構造
２２＿１、３２＿１：第１インターコネクション構造
２２＿２、３２＿２：第２インターコネクション構造
２２Ａ、２２Ｄ、３２Ａ、３２Ｄ、４２Ａ、５２Ｄ：コンタクトプラグ
２２Ｂ、２２Ｅ、３２Ｂ、３２Ｅ、５２Ｅ：テスト配線
２２Ｃ、３２Ｃ：連結パッド ２３、３３、４３：コンタクトプラグ
２３Ａ、３３Ａ、４３Ｃ、５３Ａ、６３Ｃ：第１コンタクトプラグ
２３Ｂ、３３Ｂ、４３Ｄ、５３Ｂ、６３Ｄ：第２コンタクトプラグ
２４、３４＿１、３４＿２、５４＿１：ダミー導電パターン
２４Ａ：第１ダミー導電パターン
２４Ｂ：第２ダミー導電パターン ２４Ｃ：第３ダミー導電パターン
２４Ｄ、５４Ｄ、６４Ｄ：第１保護膜 ２４Ｅ、５４Ｅ、６４Ｅ：第２保護膜
２５、３５、５５：第１スペーサ
２６、３６＿１、３６＿２、５６：ダミーコンタクトプラグ
２７、３７＿１、３７＿２、５７：ダミー積層物
２７Ａ、３７＿１Ａ、３７＿２Ａ、４７Ａ：絶縁膜
２７Ｂ、３７＿１Ｂ、３７＿２Ｂ、４７Ｂ：犠牲膜
２８、５８：第２スペーサ
２９、３９、５９：テストパッド ４２Ｂ：配線
４４、６４＿１：ソース構造 ４４Ａ、６４Ａ：第１ソース膜
４４Ｂ、６４Ｂ：第２ソース膜 ４４Ｆ、６４Ｆ：第３ソース膜
４６Ａ、６６：支持台 ４５Ａ、６５Ａ：絶縁スペーサ
４７、６７：セル積層物 ４７Ｃ：導電膜
４７Ｄ：ダミーセル積層物 ４８Ａ：絶縁スペーサ
５４：ダミー導電膜 ５４Ａ：第１ダミー導電膜
５４Ｂ：第２ダミー導電膜 ５４Ｃ：第３ダミー導電膜
５７Ａ、６７Ａ：第１物質膜 ５７Ｂ、６７Ｂ：第２物質膜
６４：ソース膜 ６４Ｃ：ソース犠牲膜
６７Ｃ：第３物質膜 ６７Ｄ：ダミーセル積層物
６７Ｒ：リアルセル積層物 ＤＭ、ＤＭ１、ＤＭ２：ダミー構造
Ｔ：テスト構造 ＴＣ：テスト回路
ＰＣ：周辺回路 ＤＣＣ：ディスチャージコンタクトプラグ
ＤＣＩ：ディスチャージ不純物領域 ＩＳＯ：素子分離膜
ＩＬ：絶縁膜 ＣＳ：セル構造
Ｔ１、Ｔ１Ａ：第１トレンチ ＯＰ１、ＯＰ１Ａ：第１開口部
ＯＰ２、ＯＰ２Ａ：第２開口部 ＯＰ３：第３開口部
３、６０：スクライブレーン領域 ３Ａ、６０Ａ：ライン領域
３Ａ１、６０Ａ１：第１領域 ３Ａ２、６０Ａ２：第２領域
３Ｂ、６０Ｂ：クロス領域 ４、５、５Ｃ：層間絶縁膜
５Ａ、５Ａ１：第１キャッピング膜 ５ＡＡ、５Ａ１Ａ：第１キャッピングパターン
５Ｂ、５Ｂ１：第２キャッピング膜 ５ＢＢ、５Ｂ１Ｂ：第２キャッピングパターン
６：絶縁膜 ７、７Ａ：チャネル構造
７＿１、７Ａ＿１：メモリ膜 ７＿２、７Ａ＿２：チャネル膜
７＿３、７Ａ＿３：絶縁コア ８：ソースコンタクト構造
８＿１：ソースコンタクトプラグ ８＿２：絶縁スペーサ
２１、３１、４１：トランジスタ ２１Ａ、３１Ａ、４１Ａ：第１ジャンクション
２１Ｂ、３１Ｂ、４１Ｂ：第２ジャンクション ２１Ｃ、３１Ｃ、４１Ｃ：ゲート絶縁膜
２１Ｄ、３１Ｄ、４１Ｄ：ゲート電極
２２、３２、４２、５２：インターコネクション構造
２２＿１、３２＿１：第１インターコネクション構造
２２＿２、３２＿２：第２インターコネクション構造
２２Ａ、２２Ｄ、３２Ａ、３２Ｄ、４２Ａ、５２Ｄ：コンタクトプラグ
２２Ｂ、２２Ｅ、３２Ｂ、３２Ｅ、５２Ｅ：テスト配線
２２Ｃ、３２Ｃ：連結パッド ２３、３３、４３：コンタクトプラグ
２３Ａ、３３Ａ、４３Ｃ、５３Ａ、６３Ｃ：第１コンタクトプラグ
２３Ｂ、３３Ｂ、４３Ｄ、５３Ｂ、６３Ｄ：第２コンタクトプラグ
２４、３４＿１、３４＿２、５４＿１：ダミー導電パターン
２４Ａ：第１ダミー導電パターン
２４Ｂ：第２ダミー導電パターン ２４Ｃ：第３ダミー導電パターン
２４Ｄ、５４Ｄ、６４Ｄ：第１保護膜 ２４Ｅ、５４Ｅ、６４Ｅ：第２保護膜
２５、３５、５５：第１スペーサ
２６、３６＿１、３６＿２、５６：ダミーコンタクトプラグ
２７、３７＿１、３７＿２、５７：ダミー積層物
２７Ａ、３７＿１Ａ、３７＿２Ａ、４７Ａ：絶縁膜
２７Ｂ、３７＿１Ｂ、３７＿２Ｂ、４７Ｂ：犠牲膜
２８、５８：第２スペーサ
２９、３９、５９：テストパッド ４２Ｂ：配線
４４、６４＿１：ソース構造 ４４Ａ、６４Ａ：第１ソース膜
４４Ｂ、６４Ｂ：第２ソース膜 ４４Ｆ、６４Ｆ：第３ソース膜
４６Ａ、６６：支持台 ４５Ａ、６５Ａ：絶縁スペーサ
４７、６７：セル積層物 ４７Ｃ：導電膜
４７Ｄ：ダミーセル積層物 ４８Ａ：絶縁スペーサ
５４：ダミー導電膜 ５４Ａ：第１ダミー導電膜
５４Ｂ：第２ダミー導電膜 ５４Ｃ：第３ダミー導電膜
５７Ａ、６７Ａ：第１物質膜 ５７Ｂ、６７Ｂ：第２物質膜
６４：ソース膜 ６４Ｃ：ソース犠牲膜
６７Ｃ：第３物質膜 ６７Ｄ：ダミーセル積層物
６７Ｒ：リアルセル積層物 ＤＭ、ＤＭ１、ＤＭ２：ダミー構造
Ｔ：テスト構造 ＴＣ：テスト回路
ＰＣ：周辺回路 ＤＣＣ：ディスチャージコンタクトプラグ
ＤＣＩ：ディスチャージ不純物領域 ＩＳＯ：素子分離膜
ＩＬ：絶縁膜 ＣＳ：セル構造
Ｔ１、Ｔ１Ａ：第１トレンチ ＯＰ１、ＯＰ１Ａ：第１開口部
ＯＰ２、ＯＰ２Ａ：第２開口部 ＯＰ３：第３開口部
【図1】
【図2A】
【図2B】
【図2C】
【図3A】
【図3B】
【図3C】
【図4A】
【図4B】
【図5】
【図6】
【図7A】
【図7B】
【図8A】
【図8B】
【図9A】
【図9B】
【図10A】
【図10B】
【図11A】
【図11B】
【図12A】
【図12B】
【図13A】
【図13B】
【図14】
【図15】