特開 2023-169112 拡張された画像センサピクセルアレイ

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2023169112

(43)【公開日】2023-11-29

(54)【発明の名称】拡張された画像センサピクセルアレイ

(51)【国際特許分類】

   H04N 25/79 20230101AFI20231121BHJP

   H04N 25/76 20230101ALI20231121BHJP

   H01L 27/00 20060101ALI20231121BHJP

   H01L 21/8234 20060101ALI20231121BHJP

   H01L 27/146 20060101ALI20231121BHJP

【ＦＩ】

H04N25/79

H04N25/76

H01L27/00 301B

H01L27/088 E

H01L27/146 F

【審査請求】未請求

【請求項の数】6

【出願形態】ＯＬ

【外国語出願】

(21)【出願番号】P 2023072307

(22)【出願日】2023-04-26

(31)【優先権主張番号】17/660,860

(32)【優先日】2022-04-27

(33)【優先権主張国・地域又は機関】US

(71)【出願人】

【識別番号】300057230

【氏名又は名称】セミコンダクター・コンポーネンツ・インダストリーズ・リミテッド・ライアビリティ・カンパニー

(74)【代理人】

【識別番号】110002077

【氏名又は名称】園田・小林弁理士法人

(72)【発明者】

【氏名】コーリー， ニコラス ポール

(72)【発明者】

【氏名】タルボット， アンドリュー デーヴィッド

(57)【要約】      （修正有）

【課題】生成される画像データに対する異なる要件（ノイズ要件、解像度要件など）を満たす画像センサを形成する画像センサおアーキテクチャを提供する。
【解決手段】撮像システムにおいて、画像センサは、第１のダイを第２のダイに搭載することによって実装される。。第１のダイは、画像センサピクセルアレイを含み、第２のダイはダイ間接続を介して画像センサピクセルアレイに結合されるピクセル制御回路４８－２及び読み出し回路４８－１を含む。画像センサピクセルアレイは、ピクセル読み出し回路内の対応する列読み出し経路数を超えるピクセル列及び／又はピクセル制御回路内の対応する行制御経路の組数を超えるピクセル行を有する。選択された組のダイ間接続は、所望の組のピクセル列と限定された数の列読み出し経路との間の接続を提供し、所望の組のピクセル行と限定された組数の行制御経路との間の接続を提供するように実装される。
【選択図】図７

【特許請求の範囲】

【請求項1】

画像センサであって、
複数のピクセル列に配置されたアクティブピクセル及び非アクティブピクセルを有する画像センサピクセルアレイを含む第１の集積回路ダイと、
前記第１の集積回路ダイに搭載された第２の集積回路ダイであって、前記第２の集積回路ダイは、前記複数のピクセル列よりも少ない数の読み出し経路を有するピクセル読み出し回路を含み、前記画像センサピクセルアレイ内の第１の組の前記ピクセル列は、列ラインを介して前記ピクセル読み出し回路内の前記読み出し経路に結合されており、また前記画像センサピクセルアレイ内の第２の組の前記ピクセル列は、前記ピクセル読み出し回路から分離されている、第２の集積回路ダイと、を備える、
画像センサ。

【請求項2】

前記第１及び第２の集積回路ダイが、ダイ間接続を形成するためのそれぞれの相互接続構造を含み、前記列ラインが、前記ダイ間接続を使用して実装される、請求項１に記載の画像センサ。

【請求項3】

前記非アクティブピクセルが、ノイズレベルを示す基準信号を生成するように構成された光学的に黒いピクセルを含み、前記光学的に黒いピクセルが、前記画像センサピクセルアレイ内の前記第１の組の前記ピクセル列又は前記画像センサピクセルアレイ内の前記第２の組の前記ピクセル列内に配置されている、請求項１に記載の画像センサ。

【請求項4】

前記非アクティブピクセルが、ノイズレベルを示す基準信号を生成するように構成された電気的に黒いピクセルを含む、請求項１に記載の画像センサ。

【請求項5】

画像センサであって、
複数のピクセル行に配置されたアクティブピクセル及び非アクティブピクセルを有する画像センサピクセルアレイを含む第１の集積回路ダイと、
前記第１の集積回路ダイに搭載された第２の集積回路ダイであって、前記第２の集積回路ダイは、前記複数のピクセル行よりも少ない組数の制御経路を有するピクセル制御回路を含み、前記画像センサピクセルアレイ内の第１の組の前記ピクセル行は、行ラインを介して前記ピクセル制御回路内の前記組数の前記制御経路に結合されており、また前記画像センサピクセルアレイ内の第２の組の前記ピクセル行は、前記ピクセル制御回路から分離されている、第２の集積回路ダイと、を備える、
画像センサ。

【請求項6】

画像センサであって、
画像センサピクセルアレイと、
一組の並列導電ラインを介して前記画像センサピクセルアレイに結合された回路ブロックであって、各前記導電ラインは、前記画像センサピクセルアレイ内の対応する一組の画像センサピクセルに結合されており、前記画像センサピクセルアレイは、前記回路ブロックから分離された一組の冗長ピクセルを含む、回路ブロックと、を備える、
画像センサ。

【発明の詳細な説明】

【背景技術】

【0001】

本出願は、概して撮像システムに関し、より具体的には、撮像システム内の画像センサに関する。

【0002】

画像センサは、電子システム又はデバイスで画像データを生成するために一般的に使用される。典型的な構成では、画像センサは画像センサピクセルアレイを含む。制御経路に沿って受信された制御信号に基づいて、画像センサピクセルアレイは、入射光に応答して画像信号を生成する。生成された画像信号は、読み出し経路に沿って読み出され、電子システムにおいて使用可能な１つ以上の画像フレームを生成するために使用される。

【0003】

種々のシステム又はアプリケーションはそれぞれ、生成される画像データに対して異なる要件（例えば、異なるノイズ要件、異なる解像度要件など）を有し得る。異なる要件を満たす画像センサを形成するような、画像センサアーキテクチャを提供することが望ましい場合がある。

【0004】

この文脈の中で、本明細書の実施形態が生じている。

【図面の簡単な説明】

【0005】

【図1】いくつかの実施形態による、１つ以上の画像センサを有する例示的なシステムの機能ブロック図である。

【図2】いくつかの実施形態による、画像センサピクセルアレイと、ピクセルアレイのための制御及び読み出し回路とを有する例示的な画像センサ回路の機能ブロック図である。

【図3】いくつかの実施形態による、積層集積回路ダイを使用して実装される、例示的な画像センサの図である。

【図4】いくつかの実施形態による、例示的なセンサ集積回路ダイの平面図である。

【図5】いくつかの実施形態による、例示的なＡＳＩＣ（特定用途向け集積回路）ダイの平面図である。

【図6】いくつかの実施形態による、制御及び読み出し回路の一部と画像センサピクセルアレイの一部との間の例示的な接続を示す図である。

【図7】いくつかの実施形態による、例示的な拡張された画像センサピクセルアレイと、制御及び読み出し回路の一部への例示的な接続とを示す図である。

【図8】いくつかの実施形態による、第１の実施態様における、拡張された画像センサピクセルアレイの第１の部分と制御及び読み出し回路の一部との間の例示的な接続を示す図である。

【図9】いくつかの実施形態による、第２の実施態様における、拡張された画像センサピクセルアレイの第２の部分と制御及び読み出し回路の一部との間の例示的な接続を示す図である。

【発明を実施するための形態】

【0006】

電子システム及び／又はデバイスは、入射光を集光して画像をキャプチャする１つ以上の画像センサを含み得る。画像センサは、１つ以上の画像センサピクセルアレイを含み得る。画像センサ内のピクセルは、入射光を画像信号に変換するフォトダイオードなどの感光性素子を含み得る。画像センサは、任意の数のピクセル（例えば、数百又は数千以上）を有し得る。典型的な画像センサは、例えば、数十万又は数百万のピクセル（例えば、メガピクセル）を有し得る。画像センサは、画像ピクセルを動作させるための回路、及び感光性素子によって生成された電荷に対応する画像信号を読み出すための読み出し回路などの制御回路を含み得る。

【0007】

図１は、画像センサを使用して画像をキャプチャする電子デバイスなどの例示的な撮像システムの機能ブロック図である。図１の撮像システム１０は、カメラ、携帯電話、タブレットコンピュータ、ウェブカメラ、ビデオカメラ、ビデオ監視システム、自動車用撮像システム、撮像機能を有するビデオゲームシステム、拡張現実及び／若しくは仮想現実システム、無人航空機システム（例えば、ドローン）、産業システム、又は画像データをキャプチャする任意の他の所望の撮像システム若しくはデバイスなどの携帯用電子デバイスであってもよい。カメラモジュール１２（撮像モジュールと称されることもある）を使用して、入射光をデジタル画像データに変換することができる。カメラモジュール１２は、１つ以上のレンズ１４及び／又は１つ以上の画像センサ１６を含み得る。画像キャプチャ動作中、シーンからの光は、１つ以上のレンズ１４によって各画像センサ１６に集束され得る。画像センサ１６は、アナログピクセル画像信号を、記憶及び処理回路１８に提供される対応するデジタル画像データに変換するための回路を含んでもよい。

【0008】

記憶及び処理回路１８は、１つ以上の集積回路（例えば、画像処理回路、マイクロプロセッサ、ランダム・アクセス・メモリ及び不揮発性メモリなどの記憶デバイスなど）を含んでもよく、カメラモジュールとは別個の、かつ／又はカメラモジュールの一部を形成する構成要素（例えば、画像センサ１６を含む集積回路又は画像センサ１６に関連付けられたモジュール内の集積回路の一部を形成する回路）を使用して実装されてもよい。記憶及び処理回路１８が、画像センサ１６の集積回路とは異なる集積回路上に含まれる場合、回路１８を有する集積回路は、画像センサ１６を有する集積回路に対して垂直に積層又はパッケージ化され得る。カメラモジュール１２によってキャプチャされた画像データは、処理回路１８を使用して（例えば、処理回路１８上の画像処理エンジンを使用、処理回路１８上の撮像モード選択エンジンを使用など）処理及び記憶され得る。処理された画像データは、必要に応じて、処理回路１８に結合された有線及び／又は無線通信経路を使用して、外部機器（例えば、コンピュータ、外部ディスプレイ、又は他のデバイス）に提供され得る。

【0009】

図２に示すように、画像センサ１６は、行及び列に配置された画像センサピクセル２２（本明細書では、画像ピクセル又はピクセルと呼ばれることもある）を含むピクセルアレイ２０などのピクセルアレイと、制御及び処理回路２４（本明細書では、単に制御回路２４と呼ばれることもある）とを含み得る。ピクセルアレイ２０は、例えば、数百又は数千の行及び列の画像センサピクセル２２を含み得る。制御回路２４は、行制御回路２６（例えば、行ドライバ回路又は行ドライバ）及び列読み出し及び制御回路２８（列制御回路、列読み出し回路、画像読み出し回路、読み出し回路、又は列デコーダ回路と呼ばれることもある）に結合され得る。

【0010】

行制御回路２６は、制御回路２４から行アドレスを受信し、リセット信号、アンチブルーミング信号、行選択信号、電荷転送信号、二重変換利得信号、及び読み出し制御信号などの対応する行制御信号を、導電ライン又は経路３０（例えば、ピクセル行制御経路、又は単に制御経路）を介してピクセル２２に供給し得る。具体的には、各ピクセル行は、各ピクセル行が複数の導電経路３０に結合されるように、対応する数の制御経路を介して異なる制御信号を受信し得る。１つ以上の導電ライン又は経路３２（例えば、ピクセル列読み出し経路、又は単に読み出し経路）は、ピクセル２２の各列に結合され得る。導電経路３２は、ピクセル２２から画像信号を読み出し、またピクセル２２にバイアス信号（例えばバイアス電流又はバイアス電圧）を供給するために使用され得る。一例として、ピクセル読み出し動作中に、行制御回路２６を使用してピクセルアレイ２０内のピクセル行が選択されてもよく、その選択されたピクセル行内の画像ピクセル２２によって生成された画像信号が、導電経路３２に沿って読み出され得る。

【0011】

列読み出し回路２８は、導電経路３２を介して画像信号（例えば、ピクセル２２によって生成されるアナログピクセル値）を受信し得る。列読み出し回路２８は、アレイ２０から読み出される較正信号（例えば、リセットレベル信号、基準レベル信号）及び／若しくは画像信号（例えば、画像レベル信号）を一時的に記憶するためのメモリ回路又はバッファ回路、増幅器回路若しくは乗算回路、アナログデジタル変換（analog to digital conversion、ＡＤＣ）回路、バイアス回路、列読み出し回路２８の部分を選択的にイネーブル若しくはディセーブルにするためのラッチ回路、又はピクセル２２を駆動するため、かつ／又はピクセル２２から画像信号を読み出すためにアレイ２０内の１つ以上のピクセル列に結合された他の回路を含み得る。読み出し回路２８内のＡＤＣ回路は、アレイ２０から受信したアナログピクセル値を、対応するデジタルピクセル値（デジタル画像データ又はデジタルピクセルデータと呼ばれることもある）に変換し得る。列読み出し回路２８は、更なる処理及び／又は記憶を行うために、１つ以上のピクセル列内のピクセル２２からのデジタルピクセルデータを制御及び処理回路２４並びに／又はプロセッサ１８（図１）に供給し得る。

【0012】

必要に応じて、ピクセルアレイ２０は、単一の画像センサが異なる色又は波長のセットの光をサンプリングできるようにする、複数の（色）フィルタ素子（各素子がそれぞれのピクセルに対応する）を有するフィルタアレイを備え得る。

【0013】

画像センサピクセル２２は、相補型金属酸化膜半導体（complementary metal-oxide-semiconductor、ＣＭＯＳ）技術又は電荷結合素子（charge-coupled device、ＣＣＤ）技術、若しくは任意の他の好適な感光性素子技術を使用して半導体基板内に形成され得る。画像センサピクセル２２は、前面照射型（frontside illumination、ＦＳＩ）画像センサピクセル又は裏面照射型（backside illumination、ＢＳＩ）画像センサピクセルであってもよい。

【0014】

例示的な例として本明細書に記載されているいくつかの例示的な構成では、画像センサ１６は、集積回路パッケージ、又は複数の集積回路ダイ若しくはチップが互いに対して垂直に積み重ねられた他の構造を使用して実装され得る。図３は、第１のダイを第２のダイに搭載する（例えば、第２のダイ４２の上に第１のダイ４０を積み重ねる）ことによって実装される画像センサ１６を示す図である。図３の例では、第１のダイ４０はセンサ集積回路ダイであり、第２のダイ４２は特定用途向け集積回路（ＡＳＩＣ）ダイである。

【0015】

本構成では、センサ集積回路ダイ４０は、フォトダイオードなどのピクセル感光性素子、及びピクセルトランジスタ、浮遊拡散領域、コンデンサ又は他のアナログ電荷蓄積素子などの他の画像センサピクセル素子を実装してもよい。ＡＳＩＣダイ４０は、ピクセル制御回路（例えば、ピクセルトランジスタに制御信号を供給するように構成されたドライバ回路などのピクセル素子を駆動するための回路）、ピクセル読み出し回路（例えば、ピクセル素子から画像信号及び他のピクセル生成信号を受信かつ処理するための回路）、及び画像センサ１６の動作をサポートするための他のサポート又は周辺回路（例えば、クロック回路、インターフェース回路、電力管理回路などである）を実装してもよい。

【0016】

ダイ４０は、任意の適切な方法でダイ４２に搭載され得る。例示的な一例として、ダイ４０は、各ダイ上のそれぞれの接合面においてダイ４２に接合され得る。ダイ４０の接合面における導電性相互接続構造４１は、ダイ４２の接合面における導電性相互接続構造４３に（電気的に）接続され得る。したがって、それぞれのダイ間の電気的接続は、相互接続構造４１及び４３の対を通して行われてもよく、これによって２つのダイ間の信号伝達を容易にする。一例として、導電性相互接続構造（例えば、各相互接続構造４１又は４３）は、ダイコンタクトパッド、（コンタクトパッドに接続された）導電ビア、１つ以上の信号再分配ビア又は層、１つ以上の金属層などを含み得る。

【0017】

例示的な一構成では、ダイ４０は、ハイブリッド接合プロセスを使用してダイ４２に接合されてもよく、そのプロセス中に、ダイ４０及び４２のそれぞれの接合面における導電性構造（例えば、金属相互接続構造４１及び４３）と非導電性構造（例えば、誘電体材料、基板（半導体）材料）とが互いに融着されてもよい。必要に応じて、ダイ４０は、任意の他の適切な方法で（例えば、ワイヤボンド接続やフリップチップ接続を使用してなど）ダイ４２に搭載され得る。必要に応じて、ダイ４０とダイ４２との間の搭載及びダイ間接続プロセスの一部又はすべては、ウェハ・ツー・ウェハレベル、ダイ・ツー・ダイレベル、ダイ・ツー・ウェハレベルなどで行われ得る。ダイ４０のダイ４２への搭載方法、及び／又はダイ４０のダイ４２への電気的接続方法に応じて、はんだバンプ、マイクロバンプ、銅ピラーなどの介在接続要素が、対応する相互接続構造４１及び４３の対間に設けられ得る。必要に応じて、ダイ４０をダイ４２に搭載するために追加の基板又はインターポーザが使用され得る。

【0018】

ピクセル回路を実装する第１のダイ４０が、ピクセル制御及び読み出し回路を実装する第２のダイ４２に搭載される構成が、例示的な一例として本明細書に記載されている。しかしながら、上述したセンサ集積回路ダイ４０とＡＳＩＣダイ４２との間の要素の機能及び分離は、単に例示的なものである。必要に応じて、一部のピクセル素子は、ダイ４０の外側（例えば、ダイ４２上又は第３のダイ上）に実装され得る。必要に応じて、ピクセル制御、ピクセル読み出し、画像処理などのＡＳＩＣダイ機能は、単一のＡＳＩＣダイ４２内に実装される代わりに、複数のダイ上に別々に実装され得る。ダイ４２は、本明細書ではＡＳＩＣダイと呼ばれることがあるが、ダイ４２及び／又は画像センサ１６内の任意の他のダイは、任意の他のタイプのデバイスを使用して（例えば、フィールド・プログラマブル・ゲート・アレイ（ＦＰＧＡ）デバイス、システム・オン・チップ（ＳｏＣ）デバイスなどを使用して）その機能を実装することができる。

【0019】

図４は、ダイ４０のようなセンサ集積回路ダイの平面図であり、その周辺側面図が図３に示されている。図４の例では、集積回路ダイ４０は、ピクセル２２（例えば、トランジスタ、フォトダイオード、浮遊拡散領域などのピクセル素子）が実装される半導体基板４４（例えば、シリコン基板）などの半導体基板を含み得る。ピクセル２２は、ピクセルアレイ２０を集合的に形成する列及び行に配置され得る。

【0020】

図５は、ダイ４２のようなＡＳＩＣダイの平面図であり、その周辺側面図が図３に示されている。図５の例では、集積回路ダイ４２は、回路ブロック４８（回路ブロック４８－１、４８－２、４８－３、及び４８－４を集合的に指す）が、１つ以上の専用機能を実行するために適切な方法で相互接続される、受動及び能動的電気構造を作製することによって実装される、半導体基板４６（例えば、シリコン基板）などの半導体基板を含み得る。

【0021】

図５に示すように、回路ブロック４８は、基板４６の周縁部に沿って形成され得る。回路ブロック４８－１及び４８－３は、ダイ４２の基板４６の上周縁部及び下周縁部に沿って形成され得る。回路ブロック４８－２及び４８－４は、ダイ４２の基板４６の左周縁部及び右周縁部に沿って形成され得る。回路ブロック４８のうちの１つ以上は、ピクセル制御機能（例えば、図２の行制御回路２６）を実装してもよく、かつピクセル読み出し機能（例えば、図２の列読み出し回路２８）を実装してもよく、また標準タイミング制御及び／又は信号処理機能（例えば、図２の制御及び処理回路２４）を実装してもよい。

【0022】

例示的な一構成では、回路ブロック４８－１及び４８－３は、少なくともピクセル読み出し機能を実装してもよい（例えば、図２の列読み出し回路２８を形成し得る）。一例として、回路ブロック４８－１は、（例えば、第１の組の列に配置された第１の組のピクセルに結合されている、第１の組の列ラインを使用して）第１の組のピクセルからピクセル出力信号を受信することができる。回路ブロック４８－３は、（例えば、第２の組の列に配置された第２の組のピクセルに結合されている、第２の組の列ラインを使用して）第２の組のピクセルからピクセル出力信号を受信することができる。必要に応じて、回路ブロック４８－１又は４８－３のうちの一方が省略されてもよく、また回路ブロック４８－１又は４８－３のうちの他方が、アレイ内のすべてのピクセルからすべてのピクセル出力信号を受信してもよい（例えば、列ラインのすべてに結合されてもよい）。

【0023】

例示的な一構成では、回路ブロック４８－２及び４８－４は、少なくともピクセル制御機能を実装してもよい（例えば、図２の行制御回路２６を形成してもよい）。一例として、回路ブロック４８－２は、（例えば、第１の組の行に配置された第１の組のピクセルに結合されている、第１の組の行ラインを使用して）第１の組のピクセルにピクセル制御信号を提供してもよい。回路ブロック４８－４は、（例えば、第２の組の行に配置された第２の組のピクセルに結合されている、第２の組の行ラインを使用して）第２の組のピクセルにピクセル制御信号を提供してもよい。必要に応じて、回路ブロック４８－２又は４８－４のうちの一方が省略されてもよく、また回路ブロック４８－２又は４８－４のうちの他方が、アレイ内のすべてのピクセルにすべてのピクセル制御信号を提供してもよい（例えば、すべての行ラインに結合されてもよい）。

【0024】

必要に応じて、センサ集積回路ダイ４０及びＡＳＩＣダイ４２は、スティッチングに基づいて実装されてもよい（例えば、それぞれスティッチングされたダイであってもよい）。具体的には、１つ以上のスティッチングされたダイ（例えば、一次元又は二次元スティッチングを使用して形成された）は、４つのタイルなど、単一のレチクルセットに含まれる少数のタイルを使用して、ステップ・アンド・リピート式露光プロセスから構築されてもよい（例えば、同じタイルの各々が、センサダイにわたって複数の位置で露光されてもよい）。

【0025】

一例として、レチクルセットは、左右周辺タイル、上下周辺タイル、コーナー周辺タイル、及び中心タイルを含み得る。センサ集積回路ダイ４０は、中心（ピクセルアレイ）タイルの複数のインスタンスをスティッチングしてピクセルアレイ２０を形成することにより、ピクセルアレイ２０を実装してもよい。必要に応じて、中心タイルは、ピクセル制御及び／又は読み出し回路並びに他の機能回路の一部を更に形成してもよい（例えば、非ピクセル回路を含んでもよい）。ＡＳＩＣダイ４２は、左右周辺タイル及び上下周辺タイルの複数のインスタンスをスティッチングすることによって各回路ブロック４８－１、４８－２、４８－３、及び４８－４を実装してもよく、またコーナー周辺タイルの複数のインスタンスをスティッチングすることによって他の回路ブロック（例えば、クロック回路、電力管理回路、インターフェース回路など）を実装してもよい。必要に応じて、周辺タイル及びコーナータイルは、ピクセルアレイの一部分を更に形成することもできる（例えば、画像センサピクセル回路を含む）。

【0026】

必要に応じて、センサ集積回路ダイ４０及びＡＳＩＣダイ４２は、他のプロセスを使用して形成されてもよい（例えば、ダイ４０又は４２のうちの一方若しくは両方がスティッチングされたダイでなくてもよい）。

【0027】

図６は、ピクセル制御及び読み出し回路とピクセルアレイとの間の例示的な接続を示す図である。図６の例示的な例では、図２の行制御回路２６などのピクセル制御回路は、回路ブロック４８－２などの単一の回路ブロック（例えば、図５にあるダイ４２の両方の対向周縁部に沿った回路ブロックの代わりに、ダイ４２のうちの１つの周縁部に沿った回路ブロック）を使用して完全に実装されてもよい。図２の列読み出し回路２８などのピクセル読み出し回路は、回路ブロック４８－１などの単一の回路ブロック（例えば、図５にあるダイ４２の両方の対向周縁部に沿った回路ブロックの代わりに、ダイ４２のうちの１つの周縁部に沿った回路ブロック）を使用して完全に実装されてもよい。

【0028】

図３～図５に関連して記載されているように、集積回路ダイ４０上のピクセルアレイ２０は、集積回路ダイ４２上の回路ブロック４８－１及び４８－２に接続され得る。回路ブロック４８－１をピクセルアレイ２０内のピクセル列に接続する導電ライン５２（例えば、図２の列ライン３２）は、ダイ間接続を行うために、ダイ４０及び４２上のそれぞれの導電性相互接続構造から形成されてもよい（例えば、図３の導電性相互接続構造４１及び４３、並びに存在する場合は、それらの間の導電性相互接続構造から形成されてもよい）。回路ブロック４８－２をピクセルアレイ２０内のピクセル行に接続する導電ライン５０（例えば、図２の行ライン３０）は、ダイ間接続を行うために、ダイ４０及び４２上のそれぞれの導電性相互接続構造から形成されてもよい（例えば、図３の導電性相互接続構造４１及び４３、並びに存在する場合は、それらの間の導電性相互接続構造から形成されてもよい）。

【0029】

ピクセル読み出し回路４８－１（ピクセル読み出し機能を有する回路ブロック４８－１を指す）は、ピクセルアレイ２０内の列の数に一致する複数の（列）読み出し経路を含むことができ、これにより、各列内のすべてのピクセルが、その読み出し経路に結合された対応する導電ライン５２を介してアクセス可能になる。同様に、ピクセル制御回路４８－２（ピクセル制御機能を有する回路ブロック４８－２を指す）は、ピクセルアレイ２０内の行の数に一致する複数の（行）ドライバ回路を含むことができ、これにより、各行内のすべてのピクセルの制御が、その行の対応する一組の導電ライン５０を介して可能になる。

【0030】

しかしながら、種々の撮像システム及び撮像アプリケーションは、異なる画像センサを形成するための異なる要件（例えば、異なるノイズ要件、異なる解像度要件など）を有し得る。読み出し経路の数をピクセルアレイ上の列の数に一致させ、かつドライバ回路の数をピクセルアレイ上の行の数に一致させる上記のシステムは、異なる特性を有する複数のタイプの画像センサを形成するには非効率的であり得る。一例として、上記のシステムに基づいて、第１のピクセル解像度を有する第１のタイプの画像センサを形成するための１つのマスクセット（例えば、上記のような１つのレチクルセット）は、第２の異なるピクセル解像度を有する第２のタイプの画像センサを形成するために使用することができない。別の例として、上記のシステムに基づいて、第１の数のバッファ／基準ピクセル信号を提供するように構成された第１のタイプの画像センサを形成するための１つのマスクセット（例えば、上記のような１つのレチクルセット）を、異なる（例えば、より高い）ノイズ要件を有する異なるタイプの画像センサを形成するために使用することができない。したがって、異なるタイプの画像センサを設計かつ形成するために異なるマスク（レチクル）セットが必要となる場合があり、これによって複雑さ及びコストが増大する。

【0031】

異なるタイプの画像センサを形成する際の柔軟性を高めるために、画像センサは、冗長ピクセルを有する拡張された画像ピクセルアレイを用いて（例えば、センサ集積回路ダイ４０上に拡張された画像ピクセルアレイを形成するための単一のマスク（レチクル）セットと、ＡＳＩＣダイ４２上の対応するピクセル制御及び読み出し回路とを用いて）設計かつ形成されてもよい。図７は、冗長ピクセルを含む拡張された画像センサピクセルアレイを有する画像センサの例示的な部分を示す図である。

【0032】

図７に示すように、ピクセルアレイ２０の横方向寸法は、ピクセルの追加列が含まれるように拡張されてもよい。換言すれば、図６のピクセルアレイは、図７のピクセルアレイ２０に到達するように方向５４（図６に示す）に拡張されてもよい。したがって、拡張されたピクセルアレイ２０は、ピクセル読み出し回路４８－１上の読み出し経路の数に一致する数のピクセル列を有する第１の部分２０－１と、ピクセル列数が追加された第２の拡張された部分２０－１とを含む。拡張されたピクセルアレイ２０のピクセル行（例えば、部分２０－１及び２０－２の両方）は、図６に関連して同様に記載されているように、対応する組の行ラインを介してピクセル制御回路に結合され得る。

【0033】

ピクセル読み出し回路４８－１内の読み出し経路よりも多くのピクセル列が拡張されたピクセルアレイ２０内に存在するので、拡張されたピクセルアレイ２０内の複数のピクセル列は、ピクセル読み出し回路４８－１から分離される可能性があり、これによってこれらの分離されたピクセルが、ピクセル信号が読み出されないことに起因して冗長になる。図７に示されるように、２つ以上の異なる組の導電ライン（例えば、導電ライン５２－１及び導電ライン５２－１）が、ピクセル読み出し回路４８－１上の読み出し経路の一部の各読み出し経路に対して実装され得る。一組の導電ラインの形成又は実装は、ダイ間接続（例えば、図３の構造４１及び４３、並びに存在する場合には、それらの間の追加のダイ間構造）を形成する間に行われてもよい。

【0034】

画像センサの第１の構成又は実装形態では、導電ライン５２－１が設けられてもよく（例えば、実装されてもよい）、これにより、アレイ部分２０－１内のピクセル列をピクセル読み出し回路４８－１上の一組の読み出し経路に接続することができる一方、導電ライン５２－２は省略されてもよい（例えば、ダイ間接続の一部として実装又は形成されなくてもよい）。換言すれば、この第１の構成では、ピクセル読み出し回路４８－１の一組の読み出し経路は、導電ライン５２－１を介してアレイ部分２０－１のピクセル列の一部にアクセスすることができるが、アレイ部分２０－２のピクセル列の一部又はすべては、ピクセル読み出し回路４８－１によってアクセスすることができない（例えば、アレイ部分２０－２のピクセル列からのピクセル信号を、ピクセル読み出し回路４８－１によって受信することができない）。

【0035】

画像センサの第２の構成又は実装形態では、導電ライン５２－２が設けられてもよく（例えば、実装されてもよい）、これにより、アレイ部分２０－２内のピクセル列をピクセル読み出し回路４８－１上の一組の読み出し経路に接続することができる一方、導電ライン５２－１は省略されてもよい（例えば、ダイ間接続の一部として実装又は形成されなくてもよい）。換言すれば、この第２の構成では、ピクセル読み出し回路４８－１の一組の読み出し経路は、導電ライン５２－２を介してアレイ部分２０－２のピクセル列の一部にアクセスすることができるが、アレイ部分２０－１のピクセル列の一部又はすべては、ピクセル読み出し回路４８－１によってアクセスすることができない（例えば、アレイ部分２０－１のピクセル列からのピクセル信号を、ピクセル回路４８－１によって受信することができない）。

【0036】

冗長ピクセルを有する拡張されたピクセルアレイアーキテクチャを使用することに基づいて、拡張されたピクセルアレイを有するセンサ集積回路ダイと、対応するピクセル読み出し及び制御回路を有するＡＳＩＣダイとの両方を形成するための単一のマスク（レチクル）セットを使用して、標準の不完全な画像センサがまず形成され得る。次いで、不完全な画像センサは、所望のタイプのピクセル列への所望の組の接続（例えば、一組の導電ライン５２－１、一組の導電ライン５２－２、一部分が導電ライン５２－１の一部であり、別の部分が導電ライン５２－２の一部である一組の導電ラインなど）を実装する一組のダイ間接続（例えば、図３の構造４１及び４３、並びに／又は存在する場合はそれらの間の追加のダイ間構造）を形成することによって、その所望の機能又は用途（例えば、ピクセル解像度の向上、ノイズ性能の改善など）に特化され得る。有利なことに、こうした特化により、個々の仕様を満たす複数のタイプの画像センサの作製に同じマスク（レチクル）セットを使用できるようになり、これによって少なくとも設計コスト及び製造コストが低減する。

【0037】

図７に関連して上記で説明した例示的な例は、単なる例示に過ぎない。必要に応じて、ピクセルアレイ２０は、図７に示されるように左周縁部上に追加のピクセル列を含むように拡張される代わりに、又はそれに加えて、他の横方向に拡張されてもよい。例として、ピクセルアレイ２０は、右周縁部、上周縁部（図６に示す方向５６）、及び／又は下周縁部に追加のピクセル列を含むように拡張されてもよい。これらのシナリオの各々において、補足ピクセル列及び／又は補足ピクセル行は、選択された組のピクセル列がピクセル読み出し回路に接続され、かつ／又は選択された組のピクセル行がピクセル制御回路に接続される（例えば、一部の冗長ピクセル列及び／又は冗長ピクセル行を、対応する読み出し及び／又は制御回路に接続されないままにする）ときに、結果として取得される画像センサによって得られる特性の範囲を拡張するために設けられ得る。具体的な特性は、所望の行ライン及び／又は列ラインを実装するために、対応するダイ間接続を使用して確定され得る。必要に応じて、結果として得られる画像センサの特性が作製後に能動的に変更されてもよいように、複数組のダイ間接続（例えば、介在するスイッチング回路を有するなど）が形成され得る。

【0038】

必要に応じて、図５に示すように、制御及び／又は読み出し回路がＡＳＩＣダイ４２の対向縁部に沿って形成される構成において、拡張された画像ピクセルアレイが実装され得る。これらの構成では、拡張されたピクセルアレイは、ＡＳＩＣダイ４２の両方（上及び下）の縁部に沿った読み出し回路上の累積列読み出し経路数よりも多い数のピクセル列、及び／又はＡＳＩＣダイ４２の両方（左及び右）の縁部に沿った制御回路上の累積組数の制御経路よりも多い数のピクセル行を有し得る。

【0039】

回路ブロック４８－１及び４８－２（及び／又はダイ４２上の追加の回路）は、図７ではピクセルアレイ２０から横方向に分離されるように示されているが、センサ集積回路ダイ４０がＡＳＩＣダイ４２（例えば、その上部に積層される）に搭載されるときに、当該ブロックはピクセルアレイ２０に重なってもよい（例えば、ピクセルアレイ２０の下になってもよい）。必要に応じて、積層画像センサ上のピクセルアレイ及び回路ブロックは、（例えば、導電ライン５０及び５２を実装するために）良好なダイ間接続が行われ得る限り、任意の適切な相対的位置付けを有してもよい。

【0040】

例示的な例として本明細書に記載されているように、画像センサの特性は、ピクセル解像度、ノイズ要件、又は他の性能測定基準を含み得る。（例えば、異なるピクセル解像度、異なるノイズ要件などを満たすための）異なる実装形態又はダイ間接続を含む同じ基板の拡張されたピクセルアレイを有する例示的な画像センサについて、図８及び図９に関連して更に詳述する。

【0041】

図８は、第１の実装形態におけるピクセル制御回路に接続された、拡張されたピクセルアレイの例示的な部分を示す図である。図８に示されるように、拡張されたピクセルアレイ２０などのピクセルアレイは、複数の異なるタイプのピクセル、即ち、アクティブピクセル、バッファピクセル、及び／又は基準ピクセルを含み得る。アクティブピクセルは、本明細書では、撮像される１つ以上のシーンを表す画像信号を生成する（例えば、シーンからの入射光に応答して画像信号を生成する）ピクセルと見なされ、そこから１つ以上の画像が構築される。基準ピクセルは、本明細書では、１つ以上のノイズ源を表す基準信号を生成し、これにより、アクティブ信号によって生成された画像信号のノイズを除去するために使用可能なベースライン信号又は基準信号を形成するピクセルと見なされている。本明細書に記載されているいくつかの例示的な構成では、基準ピクセルは、シーンからの入射光から遮蔽された（例えば、シーンからの入射光を受け取らない）（光学的に）黒いピクセルを含み得る。バッファピクセルは、本明細書では、他のピクセル（例えば、アクティブピクセル、基準ピクセルなど）のためのスペーサとして機能するピクセル、及び／又は１つ以上のノイズ源を表す基準信号を更に生成し、これによって画像信号のノイズ除去にも使用可能なピクセルと見なされている。例として、バッファピクセルは、アクティブピクセルアレイ部分の縁部に沿うか、遮蔽構造に沿うか、ピクセルアレイ内の他の非ピクセル特徴部に沿うなどして設けられてもよく、これにより、アクティブピクセル及び／又は基準ピクセルからの分離をもたらす。一例として本明細書に記載されているいくつかの例示的な構成では、バッファピクセルは、入射光に応答して電荷を収集かつ／又は蓄積しない感光性素子を有する（電気的に）黒いピクセルを含んでもよく、これにより、画像信号のノイズを除去するために使用可能なノイズレベルを示す追加の基準信号を生成するように、これらの電気的に黒いピクセルを構成している。バッファピクセル、基準ピクセル、及び／又は任意の他のタイプの非アクティブピクセルは、概して、本明細書では集合的に非アクティブピクセルと呼ばれることがある。

【0042】

ピクセルアレイ２０の例示的な左上コーナー部が図８に示されている。具体的には、ピクセルアレイ２０は、複数のピクセル列５６を含み得る。各ピクセル列５６は、ピクセルアレイ２０を横切る垂直線内に配置されたＮ個のピクセルを含んでもよく、Ｎは、ピクセルアレイ２０内の行の数である。

【0043】

図８のピクセルアレイ２０の例示的な構成では、ピクセルアレイ２０は、ピクセルアレイ２０の周縁部又はその近傍のピクセルアレイ部分６４内に基準ピクセルのピクセル列５６を含み得る。これらの基準ピクセルは、光学的に黒いピクセルを含んでもよい。これらの光学的に黒いピクセルは、１つ以上の不透明材料及び／又は反射性材料から形成された遮光構造５４などの遮光構造を使用して、１つ以上の側面で入射光から遮蔽され得る。遮光構造５４は、これらの光学的に黒いピクセルを、通常ならアレイ部分６４の上周縁部及び右周縁部を通過する入射光から遮蔽することができる。他の例示的な遮光構造を使用して、他の方向から到来する入射光から光学的に黒いピクセルを遮蔽することもできる。具体的には、遮光構造は、ピクセルアレイ部分６４（例えば、部分６４内の光学的に黒いピクセル）が上から見下ろした場合に覆われる（例えば、不可視になり、したがって入射光を受け取らない）ように、ピクセルアレイ部分６４の全体に重なり得る。図８のピクセルアレイ部分６４の図は、ピクセルアレイ部分６４の相対的位置を示すために、重なり合う遮光構造を省略し、これによってアレイ部分６４内下にあるピクセル列５６を露出させている。

【0044】

基準ピクセルがピクセルアレイ２０の周辺領域（例えば、部分６４）に形成されるように示されているが、アクティブピクセルは、ピクセルアレイ２０の中心領域（例えば、アクティブピクセルアレイ部分６０）に形成される。ピクセルアレイ２０は、アクティブピクセルアレイ部分６０とピクセルアレイ部分６４との間にあるピクセルアレイ部分６２内に、バッファピクセルのピクセル列５６を更に含み得る。アクティブピクセルアレイ部分６０を取り囲むようにバッファピクセルを配置することは、（例えば、隣接する構造又はピクセルからの干渉を最小限に抑えることによって、又はアクティブピクセルアレイ部分６０を他の構造から離間させることによって、あるいは画像信号のノイズを除去するために電気的に黒いピクセル基準信号を提供することによってなど）アクティブピクセルの性能を向上させるのに寄与し得る。必要に応じて、１つ以上のバッファピクセルをピクセル部分６４内に実装して、基準ピクセルについて同様の効果を得ることができる。

【0045】

ピクセルアレイ２０の１つ以上の左（及び、必要に応じて右）周縁部に沿ったアレイ部分６２及び６４内の基準ピクセル並びにバッファピクセルの列に加えて、ピクセルアレイ部分６２’及び６４’内の基準ピクセル及びバッファピクセルの行が、ピクセルアレイ２０の１つ以上の上（及び、必要に応じて下）周縁部に沿って更に含まれ得る。これらの基準ピクセル及びバッファピクセルの行は、それらに対応する列と同様の構成及び機能を有してもよく、これらのピクセル行の更なる詳細は、本実施形態を不明瞭にしないように省略されている。

【0046】

図７に関連して（かつ図２の列読み出し回路２８に関連して）記載されているように、図２の読み出し回路２８のうちの１つ以上の部分を実装するピクセル読み出し回路４８－１は、複数の並列（列）読み出し経路を含み得る。ピクセル読み出し回路４８－１内の各読み出し経路により、対応する導電ライン５２（例えば、対応する列ライン３２）が、その導電ラインにおいて対応する読み出し回路に結合されてもよい。ピクセル読み出し回路４８－１内の各読み出し回路は、較正信号（例えば、リセットレベル信号、基準レベル信号）及び／又は画像信号（例えば、画像レベル信号）を一時的に記憶するためのメモリ回路又はバッファ回路、増幅器回路又は乗算回路、アナログデジタル変換（ＡＤＣ）回路、バイアス回路、ピクセル読み出し回路４８－１の部分を選択的にイネーブル若しくはディセーブルにするためのラッチ回路、又は他の回路のうちの１つ以上を含んでもよい。必要に応じて、ピクセル読み出し回路４８－１内の複数の並列読み出し経路は、１つ以上の共有読み出し回路（例えば、複数の列間で共有されるバッファ回路、複数のピクセル列間で共有される増幅器回路、複数の列間で共有されるＡＤＣ回路など）に結合されてもよい。

【0047】

図８のピクセルアレイ２０のような拡張されたピクセルアレイを使用する場合、ピクセル読み出し回路４８－１内のピクセル読み出し経路よりも多くのピクセル列５６が、ピクセルアレイ２０内に設けられてもよい。換言すれば、ピクセルアレイ２０がＸ個のピクセル列を含んでもよい一方、ピクセル読み出し回路４８－１はＹ個の読み出し経路を含み、ＹはＸよりも小さい。その結果、Ｙ個のピクセル列のみがピクセル読み出し回路４８－１に結合されて読み出しに利用可能になる一方で、残りのピクセル列は冗長になる。

【0048】

図８の例示的な構成では、ピクセル読み出し回路４８－１は、すべてのアクティブピクセルが少なくとも１つの列ラインによってアクセス可能になり、これにより、ピクセル読み出し回路４８－１内の１つの読み出し経路を介して少なくとも読み出し可能になるように、アクティブピクセルアレイ部分６０の各列に結合され得る。具体的には、導電ライン５２－１及び５２－３により、アクティブピクセルの各列がピクセル読み出し回路４８－１内の対応する読み出し経路に結合されてもよい。導電ライン５２－３は、固定実装される（例えば、アクティブピクセルアレイ列のサブセットをピクセル読み出し回路４８－１に接続するように常時実装される）列ラインを示してもよい。導電ライン５２－１は、可変実装される（例えば、実装するダイ間接続に応じて、異なる組のピクセル列をピクセル読み出し回路４８－１内の同じ読み出し経路に接続するように、実装され得る）列ラインを示してもよい。

【0049】

図８に示す例示的な実装形態では、導電ライン５２－１は、アクティブピクセルアレイ列をピクセル読み出し回路４８－１内の読み出し経路に接続するように実装されている。この例示的な実装形態では、ピクセルアレイ部分６２及び６４内のバッファピクセル列及び基準ピクセル列は、ピクセル読み出し回路４８－１内の任意の読み出し経路から分離されてもよい（例えば、当該経路から切り離されてもよいし、当該経路からアクセス不能になってもよいし、当該経路に接続されなくてもよい）。換言すれば、ピクセルアレイ部分６２及び／又は６４からの信号（生成される場合）は、ピクセル読み出し回路４８－１（又は任意の他の読み出し回路）によってアクセス可能又は読み出し可能にならない場合がある。

【0050】

図９は、第２の実装形態におけるピクセル制御回路に接続されている、拡張されたピクセルアレイの例示的な部分（図８と同じ部分）を示す図である。図８の実装とは対照的に、図９の導電ライン５２－２は、図８の導電ライン５２－１の代わりに実装されてもよい。換言すれば、アクティブピクセルアレイ部分６０の各列にアクセスするための導電ライン（例えば、列ライン）を設ける代わりに、一組のアクティブピクセルアレイ列へのアクセスを省略することができる一方、残りの組のアクティブピクセルアレイ列へのアクセスは、依然として導電ライン５２－３を介して提供される。一組のアクティブピクセルアレイ列をピクセル読み出し回路４８－１内の任意の読み出し経路に結合する任意の導電ラインを設けていない場合、一組のアクティブピクセルアレイ列は、ピクセル読み出し回路４８－１から分離されてもよい。導電ライン５２－２を使用することにより、ピクセル読み出し回路４８－１内の一部の読み出し経路は、ピクセルアレイ部分６２及び／又は６４内の（一部又はすべての）基準ピクセル列及び／又はバッファピクセル列に結合され得る。

【0051】

ピクセル解像度はアクティブピクセルの寸法によって決まるので、対応する列ラインを介して、図８に関連して記載されているように各アクティブピクセルへのアクセスを有効にすることにより、図８の構成を実装する画像センサのピクセル解像度が、図９の構成を実装する画像センサと比較して改善されてもよく、これにより、使用するアクティブピクセルの数を効果的に減少させることができる。一方、図９に関連して記載されているように、対応する列ラインを介して基準ピクセル及びバッファピクセルへのアクセスを有効にすることにより、図９の構成を実装する画像センサのノイズ性能が、図８の構成を実装する画像センサと比較して改善されてもよく、これにより、ノイズ除去性能を効果的に低下させることができる（例えば、ノイズ除去に利用できる参照データを生成しないか、又は生成される参照データの量を減少させることによって）。

【0052】

図８及び図９に関連して示している例示的な例は単なる例示に過ぎず、複数組の列ライン接続における実施可能性を２つ提供しているに過ぎない（例えば、１つはすべてのアクティブピクセルに接続するための例、１つはすべての基準ピクセル及び／又はバッファピクセル並びにすべてのアクティブピクセルのサブセットに接続するための例である）。必要に応じて、ピクセル読み出し回路上の限定された数の読み出し経路から、基準ピクセル列、バッファピクセル列、及び／又はアクティブピクセル列への接続を任意で適切に組み合わせることができる。

【0053】

ピクセル制御回路の詳細は、実施形態を不必要に不明瞭にしないために、図８及び図９から省略されている。必要に応じて、図５～図７に関連して記載されているピクセル制御回路が、図８及び図９に詳細に示すピクセル読み出し回路の実装に使用されてもよい。

【0054】

図７に関連して上述したように、補足（拡張された）ピクセル行は、補足（拡張された）ピクセル列（図８及び図９に関連して詳述されているような）の代わりに、又はそれらに加えて設けられてもよい。必要に応じて、図８及び図９に関連する記載は、（例えば、回路ブロック４８－１が回路ブロック４８－２と置き換えられ、ピクセル列がピクセル行と置き換えられ、その逆も同様に置き換えられ、各導電列ライン５２が対応する一組の導電行ライン５０と置き換えられるなどの構成を考慮することによって）補足ピクセル行の配置に同様に適用され得る。

【0055】

拡張された画像センサピクセルアレイを有する画像センサを例示する種々の実施形態について説明してきた。

【0056】

一例として、画像センサは、第１の集積回路ダイ上に実装された画像センサピクセルアレイを含み得る。画像センサピクセルは、アクティブピクセル及び非アクティブピクセル（例えば、光学的に黒いピクセルなどの基準ピクセル、電気的に黒いピクセルなどのバッファピクセルなど）を含み得る。画像センサは、一組の並列導電ラインを介して画像センサピクセルアレイに結合された回路ブロックを更に含んでもよく、各導電ラインは、画像センサピクセルアレイ内の対応する一組の画像センサピクセルに結合されており、回路ブロックは、第１の集積回路ダイに搭載された第２の集積回路ダイ上に実装されている。第１及び第２の集積回路ダイは、ダイ間接続を形成するためのそれぞれの相互接続構造を含み、並列導電ラインは、ダイ間接続を使用して実装されてもよい。

【0057】

画像センサピクセルアレイは、回路ブロックから分離された一組の冗長ピクセルを含み得る。この一組の冗長ピクセルに対するダイ間接続は、（回路ブロックから一組の冗長ピクセルを分離する１つ以上の開回路又は欠落接続を形成するために）少なくとも部分的に存在しなくてもよい。分離された一組の冗長ピクセルは、アクティブピクセル又は非アクティブピクセルを含み得る。

【0058】

例示的な一構成では、回路ブロックは、ピクセル読み出し回路を実装することができる。本構成では、導電ラインは列ラインであってもよく、一組のピクセルはピクセルの列であってもよく、また一組の冗長ピクセルは冗長ピクセルの列であってもよい。

【0059】

例示的な一構成では、回路ブロック（又は追加の回路ブロック）は、ピクセル制御回路を実装してもよい。本構成では、導電ラインは行ラインであってもよく、一組のピクセルはピクセルの行であってもよく、また一組の冗長ピクセルは冗長ピクセルの行であってもよい。

【0060】

必要に応じて、アクティブピクセルは画像センサピクセルアレイの中心部に配置されてもよく、また非アクティブピクセルは画像センサピクセルアレイの周辺部に配置されてもよい。必要に応じて、第１の集積回路ダイ及び第２の集積回路ダイは、（例えば、１つ以上のタイルの複数のインスタンス同士をスティッチングすることによって）スティッチングされたダイとして実装されてもよい。

【0061】

一実施形態によれば、画像センサは、複数のピクセル列に配置されたアクティブピクセル及び非アクティブピクセルを有する画像センサピクセルアレイを含む、第１の集積回路ダイを含み得る。画像センサは、第１の集積回路ダイに搭載された第２の集積回路ダイを含み得る。第２の集積回路ダイは、当該複数のピクセル列よりも少ない数の読み出し経路を有するピクセル読み出し回路を含み得る。画像センサピクセルアレイ内の第１の組のピクセル列は、列ラインを介してピクセル読み出し回路内の読み出し経路に結合されてもよく、また画像センサピクセルアレイ内の第２の組のピクセル列は、ピクセル読み出し回路から分離されてもよい。

【0062】

別の実施形態によれば、第１及び第２の集積回路ダイは、ダイ間接続を形成するためのそれぞれの相互接続構造を含み得る。列ラインは、ダイ間接続を使用して実装され得る。

【0063】

別の実施形態によれば、第２の組のピクセル列のダイ間接続は、少なくとも部分的に存在しなくてもよい。

【0064】

別の実施形態によれば、非アクティブピクセルは、ノイズレベルを示す基準信号を生成するように構成された、光学的に黒いピクセルを含み得る。

【0065】

別の実施形態によれば、光学的に黒いピクセルは、画像センサピクセルアレイ内の第１の組のピクセル列内に配置されてもよい。

【0066】

別の実施形態によれば、光学的に黒いピクセルは、画像センサピクセルアレイ内の第２の組のピクセル列内に配置されてもよい。

【0067】

別の実施形態によれば、非アクティブピクセルは、ノイズレベルを示す基準信号を生成するように構成された、電気的に黒いピクセルを含み得る。

【0068】

別の実施形態によれば、電気的に黒いピクセルは、画像センサピクセルアレイ内の第１の組のピクセル列内に配置されてもよい。

【0069】

別の実施形態によれば、電気的に黒いピクセルは、画像センサピクセルアレイ内の第２の組のピクセル列内に配置されてもよい。

【0070】

別の実施形態によれば、アクティブピクセルは、画像センサピクセルアレイの中心部に配置されてもよく、また非アクティブピクセルは、画像センサピクセルアレイの周辺部に配置されてもよい。

【0071】

別の実施形態によれば、第１の組のピクセル列及び第２の組のピクセル列はそれぞれ、画像センサピクセルアレイの中心部にアクティブピクセルを備え得る。

【0072】

別の実施形態によれば、第１の組のピクセル列は、画像センサピクセルアレイの中心部にアクティブピクセルを含んでもよく、また第２の組のピクセル列は、画像センサピクセルアレイの周辺部に配置された非アクティブピクセルを含んでもよい。

【0073】

別の実施形態によれば、第１の集積回路ダイ及び第２の集積回路ダイは、スティッチングされたダイとして実装されてもよい。

【0074】

一実施形態によれば、画像センサは、複数のピクセル行に配置されたアクティブピクセル及び非アクティブピクセルを有する画像センサピクセルアレイを含む、第１の集積回路ダイを含み得る。画像センサは、第１の集積回路ダイに搭載された第２の集積回路ダイを含み得る。第２の集積回路ダイは、当該複数のピクセル行よりも少ない組数の制御経路を有するピクセル制御回路を含み得る。画像センサピクセルアレイ内の第１の組のピクセル行は、行ラインを介してピクセル制御回路内の当該組数の制御経路に結合されてもよく、また画像センサピクセルアレイ内の第２の組のピクセル行は、ピクセル制御回路から分離されてもよい。

【0075】

別の実施形態によれば、第１及び第２の集積回路ダイは、ダイ間接続を形成するためのそれぞれの相互接続構造を含み得る。行ラインは、ダイ間接続を使用して実装され得る。

【0076】

別の実施形態によれば、第２の組のピクセル行のダイ間接続は、少なくとも部分的に存在しなくてもよい。

【0077】

一実施形態によれば、画像センサは、画像センサピクセルアレイと、一組の並列導電ラインを介して画像センサピクセルアレイに結合された回路ブロックとを含み得る。各導電ラインは、画像センサピクセルアレイ内の対応する一組の画像センサピクセルに結合され得る。画像センサピクセルアレイは、回路ブロックから分離された一組の冗長ピクセルを含み得る。

【0078】

別の実施形態によれば、画像センサピクセルアレイは、第１の集積回路ダイ上に実装されてもよく、また回路ブロックは、第１の集積回路ダイに搭載された第２の集積回路ダイ上に実装されてもよい。

【0079】

別の実施形態によれば、一組の冗長ピクセルはアクティブピクセルを含み得る。

【0080】

別の実施形態によれば、一組の冗長ピクセルは非アクティブピクセルを含み得る。

【0081】

前述の実施形態は、個別に、又は任意の組み合わせで実装され得る。当業者であれば、本例示的実施形態が、対応する具体的な詳細の一部又はすべてを伴わずに実施され得ることを認識するであろう。場合によっては、本明細書に記載の実施形態を不必要に不明瞭にしないよう、周知の動作については詳述していない。上記は、単に、本発明の原理の例示的なものに過ぎず、本発明の範囲及び趣旨を逸脱しない限り、当業者は、様々な修正を行うことができる。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【外国語明細書】